JPH084124B2 - メモリ・セル - Google Patents

Description

【発明の詳細な説明】 （技術分野） 本発明は、一般にはメモリ・セルに関し、更に詳細に
は実質上電気的に不導通の第１状態を有する材料から成
り、加えられる電気信号に応答して実質上電気的に導通
の第２状態にプログラム可能なメモリ領域を有するメモ
リ・セルに関する。

（背景技術） 当該技術分野において周知の如く、メモリ・セルは広
範な応用範囲を有し、例えばPROMやゲート・アレイのよ
うなプログラム可能メモリ・アレイに利用されている。
メモリ・セルの１つの型式は、「垂直ヒューズ」（Vert
ical fuse）メモリ・セルとして知られ、例えばEnergy
Conversion Devices,Inc.に譲渡された発明者Scott Hol
m berg等の米国特許第4,499,557号に記載されている。
垂直ヒューズ・メモリ・セルはアモルファス・シリコン
から成るメモリ領域を有し、そのメモリ領域は当初第１
の実質上電気的に不導通の状態にされている。そのメモ
リ領域は、半導体本体のドーピングされた（典型的には
ｎ形ドーパントによる）エピタキシャル層によって支持
される。メモリ領域はドーピングされたエピタキシャル
層内の金属接触上に配置される。その金属接触は、典型
的には白金から成り、ドーピングされたエピタキシャル
層とショットキ接合を形成する。メモリ・セルの第１入
力端子は、典型的には電気的伝導度の高い金属、例えば
アルミニウム製ストリップから成り、その端子と電気的
に連絡しているメモリ領域の上に配置される。障壁層
は、耐熱性金属、例えばチタニウム−タングステン（Ti
W）から成り、メモリ領域とアルミニウム・ストリップ
の間に配置され、その障壁層はアルミニウム原子がシリ
コン・メモリ領域に拡散してそれに損傷を与えることを
防止する。メモリ・セルの第２入力端子は、ドーピング
されたエピタキシャル層内に形成され、典型的には高度
にドープされた（例えば、n⁺形導電性ドーパント）シリ
コンから成る埋込みサブコレクタ領域から構成される。

当初、メモリ・セルの第１及び第２入力端子は当初電
気的に不導通のメモリ領域によって相互に電気的に分離
されている。その不導通状態はメモリ・セルの第１論理
状態を表わす。しかし、第１及び第２入力端子の間に適
当な電気的プログラム信号を加えると、メモリ領域のア
モルファス・シリコンの実質上電気的に不導通状態が実
質上電気的に導通状態にリセットできない態様で変換さ
れ、それによって第１及び第２入力端子が低抵抗、典型
的には100オームを介して電気的に結合され、メモリ・
セルが第２論理状態となる。

そのようなメモリ・セルはいくつかの適用例では充分
に機能するけれども、電気的プログラム信号、典型的に
は電流パルスがメモリ領域及びショットキ金属接触に熱
を発生する。電流パルス・レベルが大きすぎると、相当
な熱が発生され、それによってショットキ接触の金属が
メモリ領域の変換された電気的に導通しているシリコン
内に拡散又は移動してしまう。これによって、金属接触
から成るショットキ・ダイオードの逆漏れ電流が増大す
る。アレイに対する逆漏れ電流の総計は、他の個々のメ
モリ・セルが順次プログラムされるに従って増加する。
典型的メモリ・アレイには通常多くのメモリ・セル（従
ってショットキ・ダイオード）が含まれるので、増加す
る逆漏れ電流のためメモリ・アレイの電源から大きな漏
れ電流が引き出され、それによって電源がアレイ内の順
次プログラムされるメモリ・セルに供給できる電流パル
スの振幅が低下する。最初にプログラムされたメモリ・
セルに対するプログラム電流パルス・レベルは、この問
題を回避するために低下させることができるが、そのレ
ベルを低くしすぎると、メモリ領域の実質上電気的に不
導通状態は実質上電気的導通状態に変化できず、従って
メモリ・セルは第１論理状態から第２論理状態に適正に
プログラムされない。

（発明の概要） 本発明によれば、実質上電気的に不導通の第１状態を
有し、印加される電気信号に応答して実質上電気的に導
通の第２状態にプログラム可能なメモリ領域であって、
支持体の上方に配置されるメモリ領域と、メモリ領域及
び支持体間に配置され、前記メモリ領域の材料が支持体
の材料と結合するのを防止する手段と、から構成される
メモリ・セルが提供される。その構成によって、支持体
の材料は、ショットキ接触金属、例えばケイ化白金（Pt
Si）でよく、メモリ領域に移動や拡散をするのが実質上
防止され、それによってその金属接触から成るショット
キ・ダイオードに対して逆バイアス漏れ電流を低く保つ
ことができる。また、電気的プログラム信号のレベルは
増大させることができ、メモリ領域の第２の電気的導通
状態への完全なプログラムを可能にする。

本発明の好適実施例においては、複数のメモリ・セル
から成るプログラム可能メモリ・アレイが提供される。
各メモリ・セルは、実質上電気的に導通状態にセット可
能であるがそれからリセットできない実質上電気的に不
導通状態を有するメモリ領域から成る。入力端子はメモ
リ領域に電気的に結合される。第１障壁層は、耐熱性金
属から成り、メモリ領域及び入力端子間に配置される。
メモリ領域は、メモリ領域に電気的に結合されるショッ
トキ接触金属を含む本体の上に支持される。耐熱金属か
ら成る第２の障壁層は、メモリ領域及びショットキ接触
金属間に配置される。

本発明は、また、半導体材料から成る支持体を供給
し、その支持体の領域の上方に耐熱性金属から成る第１
層を被着し、耐熱性金属から成る第１層の上方にアモル
ファス・シリコンから成るメモリ領域を形成する、ステ
ップからメモリ・セル組立方法を提供する。

（実施例の説明） 第１図を参照すると、本発明のメモリ・セル10aの断
面図が示され、メモリ・セル10a〜10lから成るアレイ10
0が第２図に示される。各メモリ・セル10a〜10lは同じ
構造で、第２図に示すようにショットキ・ダイオード14
に電気的に結合される垂直ヒューズ12を有する。メモリ
・セル10a〜10lの詳細な構造については後述する。ここ
では、垂直ヒューズ12はメモリ領域16から成り、該メモ
リ領域は実質上電気的に不導通の第１状態を有し、メモ
リ領域16に後述の態様で加えられる電気信号に応答して
実質上電気的に導通の第２状態にプログラム可能である
ことを述べるにとどめる。メモリ領域16は支持体18の上
に配置される。ここで、支持体18は半導体部材22内に設
けられる金属のショットキ接触（コンタクト）20を有す
る。下側障壁層24は、耐熱性金属、例えばチタニウム−
タングステン（TiW）から成り、メモリ領域16と支持体1
8との間、更に詳細にはメモリ領域16と金属のショット
キ接触20との間に設けられる。その構成によって、ショ
ットキ接触20を形成する金属はメモリ領域16に移動ある
いは拡散することが実質上妨げられ、それによってショ
ットキ・ダイオード14の逆バイアス漏れ電流が低く保た
れる。また、導電性のサーマル・マス（thermal mass）
障壁が金属接触20及びメモリ領域16の間に下側障壁層24
によって与えられるので、メモリ・セル10aに加えられ
る電気的プログラム信号のレベルは、ショットキ接触20
の金属をメモリ領域16に拡散させずに増大させることが
でき、それによって後述するようにメモリ領域16のより
完全なプログラミングが可能となる。

より詳細には、メモリ領域16の支持体18は半導体部材
22から成り、該部材はここではシリコンから作られる。
半導体部材22はバルク基板領域26から成り、その厚さは
通常の厚さ、ここでは500ミクロン以上である。基板26
は、選定された導電性ドーパント、ここではｐ形ドーパ
ントにより適切な濃度にドーピングされ、＜100＞結晶
面内に表面を有する。サブコレクタ領域30は、n⁺形にド
ーピングされたシリコンから成り、バルク基板26の上方
部に形成される。従って、適切な濃度のｎ形導電性ドー
パントを有するエピタキシャル層28は周知の態様で基板
26の上側表面上に成長し、サブコレクタ領域30の一部が
第１図に示すように周知の態様でエピタキシャル層28の
下方部に拡散することが理解される。ここで、エピタキ
シャル層28の厚さは1.5〜3.5ミクロンである。また、エ
ピタキシャル層28内にはp⁺形分離領域32が周知の態様で
形成される。その分離領域32は、サブコレクタ領域30の
両サイドにp⁺形導電性ドーパントをエピタキシャル層28
に拡散することによって形成される。次に、二酸化シリ
コン（SiO₂）から成る絶縁層34がエピタキシャル層28の
上側表面上に通常の厚さ（ほぼ5000オングストローム）
で被着又は成長される。SiO₂層34内に開口35が通常の態
様でエッチングされ、ここではケイ化白金（PtSi）から
成る（白金の代りに他の金属を使用することも可能）シ
ョットキ接触金属20がエピタキシャル層28の上方部に形
成される。ショットキ接触20及びｎ形エピタキシャル層
28はショットキ接合、即ちショットキ・ダイオード14を
形成する。

前述の如く、メモリ・セル10aの垂直ヒューズ12はメ
モリ領域16から成り、該メモリ領域は実質上電気的に不
導通の第１状態を有しメモリ領域16に適切な電気信号を
加えることによって実質上電気的に導通の第２状態にプ
ログラムされる。ここで、メモリ領域16は250〜3000オ
ングストロームの厚さ（ここではほぼ1000オングストロ
ームに選定）を有するアモルファス・シリコン層17の領
域を有する。第１図に示すように、メモリ領域16は支持
体18の上、より詳細には金属のショットキ接触20の上に
形成される。メモリ領域16と金属接触20との間には下側
障壁層24が設けられる。第１図に示すように、下側障壁
層24は金属接触20及び絶縁層34の上に設けられ、その下
側障壁層24は開口35を少し越えた絶縁層34上で終ってい
る。アモルファス・シリコン層17は下側障壁層24の上に
設けられ、メモリ領域16は下側障壁層24によって金属接
触20から分離されている。図示するように、アモルファ
ス・シリコン層17は下側障壁層24の端部を少し越して延
び、絶縁層34上で終っている。下側障壁層24は、ここで
は耐熱性金属又は合金、例えばチタニウム−タングステ
ン（TiW）から成り、後述するように、シリコン・メモ
リ領域16とPtSiショットキ接触20との間に導電性のサー
マル・マスを供給する。下側障壁層24は、ここでは周知
のスパッタ技術によって形成されるが、化学的蒸着（CV
D）を使用して障壁層24を形成することも可能である。
下側障壁層24の厚さは、500〜3000オングストローム
で、ここではほぼ1250オングストロームに選定された。
下側障壁層24の必要な厚さは、使用される材料（ここで
はTiW）や、金属層20及び絶縁層34の上に下側障壁層材
料を被着するのに用いられるプロセス等の要因によって
決定されることは理解される。

上側障壁層36が、アモルファス・シリコン層17の上、
従ってメモリ領域の上に図示の如く設けられ、アモルフ
ァス・シリコン層17の端部を越えて絶縁層34の上を覆
う。上側障壁層36は、スパッタ又はCVDによって被着さ
れる耐熱性金属又は合金、例えばTiWから成り、500〜30
00オングストロームの厚さ（ここではほぼ1250オングス
トロームの厚さが選定）にされる。上側障壁層36は、金
属ストリップ（例えばアルミニウム）で、導電性が高
く、後述するようにメモリ・セル10aに対する電気的入
力端子を提供する。アルミニウム・コンタクト38とメモ
リ領域16の間に設けられる上側障壁層36は、アルミニウ
ム原子がシリコン・メモリ領域16に移動あるいは拡散す
ることを防止し、メモリ領域16のプログラム可能特性の
低下を防止する。即ち、上側障壁層36は、金属ストリッ
プ38のアルミニウムがシリコン・メモリ領域16に拡散
し、電気的プログラム信号がメモリ・セル10aに加えら
れるとき述べた態様でアルミニウム金属が加熱されるの
を防止する。

ここで第２図を参照すると、メモリ・セル10aが類似
のメモリ・セル10a〜10lから成るアレイ100の一部とし
て示される。ここでは、12個のメモリ・セルが示される
が、実際のアレイはそれよりもはるかに多いことは理解
できる。アレイ100は、Ｘアドレス・ライン38,138,238
とＹアドレス・ライン30,130,230,330とから構成される
Ｘ−Ｙアドレス可能アレイである。各メモリ・セル10a
〜10lはＸ−Ｙアドレス・ラインの選択された対を付勢
することによってアドレスされる。例えば、メモリ・セ
ル10aはＸアドレス・ライン38とＹアドレス・ライン30
とによってアドレスされる。ここで再び第１図を参照す
ると、Ｘアドレス・ライン38は上側障壁層36及びメモリ
領域16を覆うアルミニウム・ストリップ層38に対応する
ことがわかる。Ｙアドレス・ライン30は下側障壁層24及
びメモリ領域16の下のn⁺サブコレクタ領域30によって形
成される。従って、アルミニウム・ストリップ層38とサ
ブコレクタ30はメモリ・セル10aに対する第１及び第２
入力端子を形成することが理解できる。また、アルミニ
ウム・ストリップ38とサブコレクタ30は、夫々上側障壁
層36及び下側障壁層24を介してメモリ領域16に電気的に
結合されることがわかる。ここで、絶縁層34は充分高い
絶縁降服強度を有する程に厚くして、その絶縁層34によ
ってＸアドレス・ライン38,138,238及びＹアドレス・ラ
イン30,130,230,330の間の電気的絶縁を保たなければな
らないことを理解すべきである。

動作について説明する。各メモリ・セル10a〜10lは、
プログラムされてメモリ領域16内に論理「０」又は論理
「１」を記憶し、再びプログラムすることはできない。
メモリ・セル10aを例にとると、プログラムする前は、
アモルファス・シリコン・メモリ領域16は実質上電気的
に不導通状態従って、高抵抗（ここではほぼ100,000オ
ーム）の絶縁材料である。その不導通はメモリ・セル10
aの第１論理状態、例えば論理「０」に対応する。メモ
リ・セル10aは、適当な電気信号、典型的には充分な大
きさと持続時間（ここでは20μＳ）を有する電気パルス
の形態を有する信号をメモリ領域16に加えることによっ
て、論理「１」状態にプログラムされる。ここでは、そ
のプログラミング・パルスは、Ｘ−Ｙアドレス・ライン
38,30の間、従ってメモリ・セル10aのアルミニウム・ス
トリップ38及びサブコレクタ30の間に加えられる。これ
によって、20ミリアンペア（mA）の大きさの電流パルス
がストリップ38からサブコレクタ30にメモリ領域16を介
して与えられ、メモリ領域16の実質上電気的に不導通状
態を実質上電気的に導通の状態、従って低抵抗（ほぼ10
0オーム）を有する状態に変える。その実質上電気的に
導通の状態はメモリ・セル10aの第２の論理状態、例え
ば論理「１」に対応する。一旦、メモリ領域16の実質上
電気的に不導通の状態が実質上電気的に導通の状態に変
えられると、その過程は逆もどりできない。即ち、メモ
リ領域16は、第１の実質上電気的に不導通状態を第２の
実質上電気的に導通の状態にセットできるが、それをリ
セットできない。

前述したように、メモリ・セル10aの入力端子の両端
に（即ち、アルミニウム・ストリップ38及びシリコン基
板30の間）電気的プログラム・パルスを加えることによ
って、上側障壁層36、メモリ領域16、下側障壁層24及び
ショットキ・ダイオード14を通して電流パルスを発生さ
せる。メモリ領域16を通して流れるこの電流が、メモリ
領域16の高抵抗（即ち、100,000オーム）状態を低抵抗
性（即ち、100オーム）状態に変える。しかし、その電
流の流れは、またメモリ領域16内に熱を発生する。従来
技術においては、例えば前述の米国特許第4,499,557号
においては、下側障壁層24を有さず、電流パルスによっ
てメモリ・セル内に発生された熱がショットキ・ダイオ
ードに損傷を与える可能性があった。また、電流パルス
によって発生される熱はシリコン・メモリ領域16及びシ
ョットキ・ダイオード14のPtSiコンタクト20の共融温度
よりも大きくなる可能性があることがわかった。その場
合、PtSiショットキ接触の一部がメモリ領域のシリコン
と反応し、その内に移動（即ち、拡散）し、PtSi接触の
構造が劣化し、そのPtSi接触から成るショットキ・ダイ
オードの逆バイアス漏れ電流を増加させてしまう。メモ
リ・アレイの全逆漏れ電流は、個々のメモリ・セルが順
次プログラムされるに従って増加する。大きなメモリ・
アレイ、例えば数千のメモリ・セルを含む場合、アレイ
内のプログラムされた個々のメモリ・セルのショットキ
・ダイオードの逆バイアス漏れ電流の小さな増加は、メ
モリ・アレイ電源から大きな漏れ電流を引き出し、その
電源がアレイ内の順次プログラムされるメモリ・セルに
与えることができる電流パルス振幅を低下させてしま
う。最初にプログラムされる個々のメモリ・セルに加え
られるプログラミング・パルスの振幅及び持続時間は、
この問題を回避するため試みに減少させることができ
る。しかし、メモリ領域の実質上電気的に不導通の状態
を実質上電気的に導通の状態に変える、即ちメモリ・セ
ルをプログラムするのには最小量の電流は必要となる。
従来のメモリ・セル、例えば前述の米国特許第4,499,55
7号に記載されるメモリ・セルにおいては、電気的プロ
グラミング・パルスは狭い電流幅（ウインドウ）内にあ
るレベルを有する電流パルスを発生するように変更され
なければならず、電流が多すぎると前述したようにショ
ットキ・ダイオードにダメージを与え、小さすぎるとメ
モリ領域を電気的に不導通状態から電気的に導通状態に
変更することができず、従ってメモリ・セルをプログラ
ムすることができない。

本発明は、これらの問題を、ここでは耐熱性金属、例
えばチタニウム−タングステン（TiW）から成る下側障
壁層24を、メモリ領域16及び支持体18の間、より詳細に
はメモリ領域及びPtSi金属ショットキ接触20の間に設け
ることによって解決している。下側障壁層24にTiWを使
用することを例示したが、他の金属、例えば耐熱性金属
又はその合金を使用することができる。例えば、チタニ
ウム又はタングステン単独を下側障壁層24の材料として
使用することができる。下側障壁層24は、導電性で、メ
モリ領域16のシリコン又は金属ショットキ接触20（ここ
ではPtSi）の材料のいずれかよりも高い融解温度及び共
融温度を有すればよい。例えば、TiWは1200℃よりも高
い共融温度を有し、PtSi（23％のシリコンを含む）の最
低共融温度は約800℃である。下側障壁層24がPtSi金属
接触20及びメモリ領域16の間に与えられる分離は、PtSi
がプログラミング中にメモリ領域16のシリコン内に移動
あるいは拡散することを実質上防止し、それによってPt
Si接触20の構造を保守し、ショットキ・ダイオード14の
逆バイアス漏れ電流を比較的低く維持する。従って、下
側障壁層24はPtSiショットキ接触20及びシリコン・メモ
リ領域16の間に導電性熱障壁を提供することがわかる。
また、下側障壁層24の共融温度は非常に高いので、メモ
リ・セル10aに加えられるプログラミング信号（従っ
て、電流パルス）のレベル及び持続時間は、下側障壁層
24の耐熱性金属（例えば、TiW）がメモリ領域16に拡散
する程の熱を発生せずに、相当増大させることができ
る。その増大されたプログラミング信号レベル及び持続
時間は、メモリ領域16のシリコンの実質上電気的に導通
の状態への完全な変換を生じさせ、それによって変換さ
れたシリコンの低抵抗を低下させ、下側障壁層24の材料
がメモリ領域に拡散させずに、メモリ・セル10aのプロ
グラミングを改善する。

ここで、第３図を参照すると、本発明の第２実施例の
垂直ヒューズ・メモリ・セル410aが示される。メモリ・
セル410aは、同じく構成されたメモリ・セル410a〜410d
のアレイ600の一部として第４図に示される。各メモリ
・セル410a〜410dは垂直ヒューズ412及び電界効果トラ
ンジスタ（FET）415から成る。垂直ヒューズ412は、下
側障壁層424を覆うアモルファス・シリコンの層417内に
設けられるメモリ領域416から成る。上側障壁層436は、
図示の如くアモルファス・シリコン層417の上に配置さ
れ、層417及びメモリ領域416を金属ストリップ438から
分離する。金属ストリップ438は、ここではアルミニウ
ムから成り、メモリ・セル410aの第１入力端子として作
用する。

垂直ヒューズ412は、シリコン半導体部材422内に配置
される金属接触420から成る支持体418の絶縁層434（こ
こではSiO₂から成る）上に設けられる。半導体部材422
はバルク基板426から成り、この基板は500ミクロンより
も厚く、メモリ・セル410aに構造支持体を提供し、ｐ形
ドーパントによって適切な濃度にドーピングされる。ソ
ース領域427及びドレーン領域429は周知の態様で、ここ
ではn⁺形導電性ドーパントを基板426内に拡散させるこ
とによって、バルク基板426内に形成される。そして、
ソース及びドレーン領域427,429はn⁺形導電性シリコン
から成る。ポリシリコン領域431を成長させることによ
ってソース領域への接続が行なわれ、その接続は第４図
に示される。FET415のゲート電極は、ソース及びドレー
ン領域427,429間の基板426の表面上に被着される絶縁材
437（ここではSiO₂）の薄層上にポリシリコン領域433を
成長させることによって形成される。

ドレーン領域429の表面領域内に適当な金属接触420
（ここではPtSi）を周知の態様で形成することによって
n⁺ドレーン領域429にオーム接触が行なわれる。金属接
触420は、アモルファス・シリコン領域416の下に配置さ
れ、その領域から下側障壁層424によって分離される。
その代りに、金属接触420を除去して、下側障壁層をn⁺
ドレーン領域429上に直接的に配置することも可能であ
る。下側障壁層424及び上側障壁層436は耐熱性金属、例
えばTiWから成る。

動作について説明する。メモリ・セル410aは、アモル
ファス・シリコン・メモリ領域416の第１の電気的に不
導通状態に対応する第１論理状態、例えば論理「０」を
有する。メモリ・セル410aは、電気的プログラミング信
号をメモリ領域416に加えることによって、アモルファ
ス・シリコンを前述の如く実質上電気的に導通のシリコ
ンに変換して、第２の論理状態、例えば論理「１」にプ
ログラムされる。そのプログラミングは、典型的には電
気パルスの形態のプログラミング信号をFET415のドレー
ン及びゲート電極に加え、ソース電極はグランド電位に
結合することによって、行なわれる。そして、第４図か
らわかるように、プログラミング・パルスはポリシリコ
ン・ゲート・ライン433及びアルミニウム・ストリップ4
38に加えられ、ポリシリコン・ストリップ431はグラン
ドに結合される。また、メモリ・セル410aは典型的には
大きなアレイの一部であり、前述の如くライン433,438
及び431に電気的プログラミング・パルスを加えること
によってプログラムされることが理解できる。

再び第３図において、前述の如くプログラミング・パ
ルスをFET415に加えることによって、電流パルスが上側
障壁層436、メモリ領域416、下側障壁層424、金属接触4
20、及びn⁺ドレーン領域429に流れる。前述の如く、そ
の電流が、メモリ領域416の実質上導通不の状態を実質
上導通状態に変化させ、メモリ・セル410aを論理「０」
状態から論理「１」状態にプログラムする。前述したよ
うに、一旦そのプログラミングが行なわれると、メモリ
領域416は不導通状態にリセットされない（即ち、領域4
16内の導通性シリコンは不導通アモルファス・シリコン
に再び変換させることはできない）。下側障壁層424
は、耐熱性金属、例えばTiWから作られ、第１図を参照
して前述した態様で、メモリ領域416及び金属接触420の
間に導電性のサーマル・マス領域を供給する。即ち、下
側障壁層424は、金属接触420からの原子がプログラミン
グ電流パルス（金属接触420（例えばPtSi）の共融温度
よりも高く、下側障壁層424の高い共融温度よりも低い
温度を発生し得る）によってメモリ・セル410a内に発生
される熱に応答してシリコン・メモリ領域416内に移動
するのを防止する。更に、耐熱性金属、例えば、TiWの
高い共融温度のために、メモリ・セル410aに加えられる
電流パルスのレベル、及びそれによって発生される熱
は、下側障壁層424の金属のメモリ領域416への移動又は
拡散なしに、増加させることができる。こうして、メモ
リ領域416の実質上電気的に不導通のアモルファス・シ
リコンの実質上電気的に導通のシリコンへのより完全な
プログラミングが達成でき、それによってプログラムさ
れたメモリ領域416の抵抗を低くすることができる。

ここで第５図を参照すると、本発明の第３の実施例の
メモリ・セル510aが示され、該実施例は第２図のアレイ
100内のメモリ・セル10a（第１図）と置換させることが
できる。メモリ・セル510aは、下側障壁層524の形成を
除きメモリ・セル10aと同様に構成される。下側障壁層5
24は、ここでは耐熱性金属又は耐熱性金属合金（例え
ば、TiW）から成り第１図の下側障壁層24と同様に被着
され、金属接触（例えば、PtSi）層520を覆い、開口535
の傾斜した側壁に伸び、絶縁（SiO₂）層534の上側表面
の一部上に伸びる。金属接触520を直接的に覆って配置
される下側障壁の一部は、「エッチ・バック」技術とし
て知られる周知の写真平版（フォトリソグラフィック）
技術によって除去され、第５図に示すように開口535内
に配置され金属接触520の直接上の下側障壁層524の部分
の背後のみを残す。その下側障壁層524の部分はここで
はほぼ500オングストロームの厚さを有する。アモルフ
ァス・シリコン層517は、図示の如く、下側障壁層524及
びSiO₂層534の上に配置され、層517のメモリ領域516は
下側障壁層524の上に配置される。金属ストリップ538
は、ここではアルミニウムから成り、アモルファス・シ
リコン層517の上に配置され、上側障壁層536によって、
層517と該層517によって覆れない絶縁層534の部分とか
ら分離される。上側障壁層536は、ここでは耐熱性金
属、例えばTi又はその合金（例えばTiW）から形成され
る。その構成によって、下側障壁層524は下側障壁層524
がアモルファス・シリコン・メモリ領域516と金属接触5
20とを分離するメモリ・セル510aの領域にのみ残る。

以上、本発明を好適実施例に従って説明したが、多く
の修正及び変更が可能であることは当業者には明らかで
ある。例えば、実施例において示した各領域又は層の厚
さは例示のためのもので、別の厚さにすることが可能で
ある。また、スパッタリングやCVD以外の方法で障壁層
を形成することも可能である。

【図面の簡単な説明】

第１図は、本発明の垂直ヒューズ・メモリ・セルの断面
図である。 第２図は第１図のメモリ・セルのアレイの部分的回路図
である。 第３図は本発明のメモリ・セルの第２実施例の断面図で
ある。 第４図は、第３図のメモリ・セルから成るメモリ・セル
のアレイの部分的回路図である。 第５図は本発明のメモリ・セルの第３実施例の断面図で
ある。 （符号説明） 10a〜10l:メモリ・セル 12:垂直ヒューズ 14:ショットキ・ダイオード 16:メモリ領域 17:アモルファス・シリコン層 18:支持体 20:ショットキ接触 24:下側障壁層 28:エピタキシャル層 30:サブコレクタ領域 32:分離領域 34:絶縁層 36:上側障壁層

───────────────────────────────────────────────────── フロントページの続き (72)発明者 ジェイ・エッチ・チュン アメリカ合衆国カリフォルニア州フレモン ト，スティーブンソン・ブールバード 4261 アパートメント 223 (72)発明者 ブルース・ジー・アームストロング アメリカ合衆国カリフォルニア州ベルモン ト，ベルバーン・ドライブ 1824 (72)発明者 ジェリー・ダブリュー・ドレーク アメリカ合衆国カリフォルニア州ロス・ゲ ートス，マーティ・ロード 905 (56)参考文献 特開 昭50−65177（ＪＰ，Ａ) 特開 昭57−100693（ＪＰ，Ａ) 特開 昭58−118142（ＪＰ，Ａ)

Claims (7)

【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板に形成されたショットキ接触と、 前記ショットキ接触の上に配置され実質上電気的に不導
   通の第１状態を有するメモリ領域であって、印加される
   電気信号に応答して実質上電気的に導通の第２状態にプ
   ログラム可能なメモリ領域と、 前記ショットキ接触を覆うように前記メモリ領域と前記
   ショットキ接触との間に配置され、前記メモリ領域の材
   料が前記ショットキ接触の材料と結合するのを防止する
   障壁層と、 から構成されるメモリ・セル。
2. 【請求項２】前記障壁層が耐熱性金属からなる特許請求
   の範囲第１項記載のメモリ・セル。
3. 【請求項３】前記耐熱性金属がチタニウム（Ti）からな
   る特許請求の範囲第２項記載のメモリ・セル。
4. 【請求項４】前記耐熱性金属がチタニウム（Ti）とタン
   グステン（Ｗ）の合金からなる特許請求の範囲第２項記
   載のメモリ・セル。
5. 【請求項５】前記メモリ領域がアモルファス・シリコン
   からなる特許請求の範囲第１項記載のメモリ・セル。
6. 【請求項６】半導体基板と、 前記半導体基板に形成されたショットキ接触と、 前記ショットキ接触の上に配置され実質上電気的に不導
   通の状態を有するメモリ領域であって、実質上電気的に
   導通の状態にプログラム可能であるがリセットできない
   メモリ領域と、 前記メモリ領域に電気的に結合される第１入力端子と、 耐熱性金属からなり、前記第１入力端子と前記メモリ領
   域との間に配置される第１障壁層と、 前記ショットキ接触に電気的に結合される第２入力端子
   と、 耐熱性金属からなり、前記ショットキ接触を覆うように
   前記メモリ領域と前記ショットキ接触との間に配置され
   る第２障壁層と、 から構成されるメモリ・セル。
7. 【請求項７】前記メモリ領域がアモルファス・シリコン
   からなり、前記耐熱性金属がTiWからなる特許請求の範
   囲第６項記載のメモリ・セル。