JPS60254662A - 集積回路と両立可能な改良された薄膜電界効果トランジスタとその製造方法 - Google Patents

Abstract

(57)【要約】本公報は電子出願前の出願データであるた
め要約のデータは記録されません。

Description

【発明の詳細な説明】 １肚史史Ｉ 本発明は一般的に集積回路と両立可能な薄膜電界効果ト
ランジスタ及びその製造方法に係る。更に特定的には、
本発明は高速動作が不可欠である用途で従来得られなか
った高いスイッヂング速度で動作し得る薄Ｗ雷Ｗ効里ト
ランジス々（−信Ａ　−この種の用途は、アドレッシン
グ回路がアレイに集積されかつビデオ速度で動作するこ
とをめられるマトリックス・アレイ・アドレッシングシ
ステムを含む。本発明のトランジスタ及び方法は、マト
リックスアレイ構成部品に悪影響を与えない＠度条件で
これらのトランジスタが形成され得ることから、この種
のアドレッシング回路の用途に理想的に適合する。

発明の背景 電子マトリックスアレイは、例えば液晶表示及び高密度
メモリのようなシステムにかなり適用される。この種の
システムは概して垂直方向に離間し、複数個の交差点を
形成１−るようにある角度で交差し合うＸ及びＹのアド
レスラインを含んでいる。各文（差）点と選択的にアド
レスされるべき素子とが関連づけられている。素子は、
例えば液晶表示の液晶表示絵画素あるいは電子的にアド
レス可能なメモリアレイのメモリセルであり得る。

ある種の形式の分離デバイスは概して各アレイ素子に関
連づりられでいる。分離素子は、８対のＸ及びＹアドレ
スライン間に適正な読出し電位を印加することによって
各素子を選択的にアドレスせしめる。

アモルファス半導体１１８１ｍ界効果１−ランジスタは
、この種のアレイ内の分離デバイスに広い用途を見出し
ている。例えばアモルファスシリコン合金のような垣積
された半導体から形成された薄膜電界効果１−ランジス
タは、それらが非常に鼻い暗抵抗を示し、従っで非常に
低い逆方向漏れ電流をもつことから、これらの適用に理
想的に適している。逆方向漏れ電流は非常に小さいので
、アドレスされていないアレイ素子をアドレス中のアレ
イ素子から効果的に分離するための非常に高いオン対オ
フ電流比が可能になる。

アモルファス半導体合金から形成される先行技アレイ内
の分離デバイスとして理想的に適してはいるが、アレイ
素子の選択的アドレッシングに要求されるアドレッシン
グ回路を構成するために使用り゛るにはそれほど理想的
に適しているとはいえない。そのひとつの理由は、これ
らの適用にめられるスイッヂング速度をこれらのデバイ
スが示さなかったためである。

多くの適用に際して、電子的にアドレス可能なアレイの
アドレッシング回路を形成する構成部品はビデオ速度で
の切換え、例えば５０メガヘルツ程度での切換えが要求
される。これは特に液晶表示又は高連続読出しメモリの
場合にあてはまる。構造的には、蒲ｌＩ電界効果ｌ−ラ
ンジスタは一般に、ソース及びドレイン？１ｆｆｉ＆、
ソース及びドレイン電極間の半導体材料、及び半導体の
近傍の、ただしグー１〜絶縁膜によって半導体から電気
的に分離されたゲート電極を含んでいる。トランジスタ
のソース及びドレイン間を流れる電流は、ゲート電極に
電圧を印加することにＪ−って制御される。ゲート電極
の電圧は、半導体ゲート絶縁膜界面の近傍に帯電領域を
蓄積する電界を生じる。この帯電領域は、デバイス電流
が流れる導電チャネルを半導体内に形成する。

薄ｖＡ電界効宋１−ランジスタでは、出力電流と動作速
度とはデバイスの構造的配置及び半導体材料の電界効果
移動度に直接的に関係する。出力電流は電界効果移動度
に直接的に比例し、かつほとんど常に導電チャネル長に
逆比例する。この種のデバイスの最大動作周波数は、ソ
ース及びドレイン電極間の間隔によって規定されている
チ１シネル長にもう少し複雑な関係で依存する。ぞの理
由は、動作周波数はチャネル長だけに関係するのではな
く、デバイスの全キャパシタンスにも左右されるからで
ある。全キャパシタンスは基本的に２つの成分をもつ。

即ち、電極の重なりによる固定キャパシタンスと、導電
チャネルが形成される時に生じる動的キャパシタンスで
ある。固定キャパシタンスは電極の重なりの直接的関数
である。但し動的キャパシタンスはチャネル長に逆比例
する。出力電流と動的キャパシタンスは、両方ともチャ
ネル長に逆比例するから最大動作周波数は、固定キャパ
シタンスが関係しなりれば、チャネル長の２乗に逆比例
するはずである。しかし、固定キャパシタンスは無視で
きない重要な周波数制限要因になっている。しかし幸い
なことに、固定キャパシタンスを最小化する回路配置が
案出された。

他方では電界効果移動度はデバイスを形成するのに用い
られる半導体の形式によって一般に決定され、但し残念
ながらアモルファス半導体合金は０．１乃至１程疫の比
較的低い電界効果移動度を示１′。それ故、改良された
配置がアモルファス半導体薄膜トランジスタのキャパシ
タンスを減少させて−も、ビデオ速度スイッチングがし
ばしば要求されるアドレッシング回路のような適用にこ
れらのデバイスを用いることはそれらの電界効果移動度
の故に実際［不可能ぐある。更に、電界移動度はこれら
のデバイスのゲート酸化物をアニールすることによって
改良し得るにしても、このアニールはデバイス使用回路
又はシステムに組込まれる他の回路構成部品への損傷を
防ぐには高すぎる温度で実施されなければならない。例
えば、もし水素で補償されたアモルファス半導体合金デ
バイスが用いられる場合、アニール温度はデバイスを充
分脱水素するほど高くなり、このようにしてデバイスの
電気的特性に不利に作用する。

要するに、アモルファス半導体合金ＩＮ！ｆｆｉ界効果
トランジスタが、例えば選°択的にアドレスされるべき
マトリックスアレイ素子を分離するため等の数多くの適
用には理想的に適うとしても、デバイスの加工によって
不利な作用をうける他の構成部品と関連乃至結合してビ
デオ速度スイッチング、が要求される適用に用いるのに
は適していない。

この特殊で重要な適用のためには、新しい改良された集
積回路と両立する薄膜電界効果トランジスタが要求され
る。改良されたトランジスタは、高い電界効果移動度を
もつ半導体物質を含よなりればならない。好ましくはこ
のトランジスタは他の関連回路素子を傷つけないため、
低い温度でＩ！造されるよう適合され、またさらに例え
ば５０Ｈｈｚのビデオ速度の高速スイッチング速度を保
ちながら従来法の１０ミクロンホトリソグラフィを用い
て作られるよう適用されなければならない。

多結晶シリコンを含むＷＪＷＩＡ電界効果トランジスタ
が製造され、５０ＨｈＺの範囲のスイッチング速度を示
すことが報告された。しかし、これらのデバイスは高温
で製造されなければならないことも同時に報告されてい
る。結果として、この種のデバイスはアモルファスシリ
コン電界効果１〜ランジスタを用いる集積回路、あるい
番よ＾温加工ができない安価な基板材料、［につくられ
る回路とは両立することができない。

対照的に本発明は、薄ＩＩ！電界効果１−ランジスタ及
び集積回路の技術を顕茗に改良し得る。本発明によれば
、ビデオ速度でスイッチング動作し得る薄膜電界効果ト
ランジスタが提供されるのみでなく、この種のデバイス
を低温で製造できるので製造中に別の回路素子の損傷が
生じない。また、従来の１０ミクロンホトリソグラフィ
てＭＷ４ｍ界効果トランジスタを製造できるので一デバ
イスを１産でき広範な用途に使用することが可能である
。

発明の要約 本発明は、ビデオ速度でのスイッチング動作が可能であ
り且つ低温で形成することが可能な！積回路適合性薄！
１ｌｆｆｉ界効果トランジスタに係る。本発明のトラン
ジスタは、単一・半導体元素としてゲルマニウム４Ｎｌ
を会んだ半導体材料ボディを含もゲルマニウム半導体材
料の構造は、アモルファスゲルマニウム半導体材料より
も高秩序であり単結晶ゲルマニウム半導体物質よりも低
秩序である。

トランジスタは更に、ゲルマニウム半導体材料７３’デ
イとの整流性接触を形成するソース及びドレイ電極と、
ゲルマニウム半導体材料ボディに隣接σゲート電極とを
含む。ゲート電極はゲルマニラを半導体材料ボディから
絶縁されている。　ソーク及びドレイン電極はゲルマニ
ウム半々体材料層Ｖ又は上に形成することができる。ソ
ース及びドしイン電極がゲルマニウム半導体材料層内に
形成いれる時は、それらは層内にドープされた、例えば
イオン打込み又は拡散合金法によって形成された領域で
あることができる。ドープ、された領域は、好ましくは
、ゲルマニウム半導体材料が僅かにｐ形であればｎ影領
域、ゲルマニウム半導体材料が僅かにｎ形であればｐ影
領域ぐある。ソース及びドレイン電極がゲルマニウム半
々体材料層１−に゛形成される時は、それらは層上の金
属付着層が又は層上にドープされＬ：半導体＋１＠層で
あることができる。

ゲルマニウム半導体材料層は更に、水素又はフッ素のよ
うな補償元素を含むことができる。

本発明は更に、素子アレイの各素子を選択的にアドレス
するだめのシステムｆ捉供する。このシ１　ステムは第
１組のアドレスラインと、この第１アドレスラインと直
交してこれから距たり、複数個の交点を形成し、各交点
がアドレスされるべき所定の１素子と結合する第２組の
アドレスラインと＃！抹デバイスを含む。システムは更
に、第１及び第２１１のアドレスラインに結合され、ア
ドレッシング電位を第１及び第２組のアドレスラインの
８対に選択的に付加するためのアドレッシング回路を含
む。アドレッシング回路は単一・才導体元索としてゲル
マニウムを含んだゲルマニウム半導体材料層を含む集積
回路と両立し得る薄膜電界効果トランジスタを少なくと
も１個含んでいる。

ゲルマニウム半々体材料層はアモルファスゲルマニウム
半導体材料より高秩序で、単結晶ゲルマニウム半導体材
料より低秩序の構造をもつ。更にトランジスタはゲルマ
ニウム半導体材料層との整流性接触により形成されるソ
ース及びドレイン電極と、ゲルマニウム半導体材料層に
隣接し、該層から絶縁されたゲート電極を含んでいる。

本発明は更に、集積回路と両立し得る１ｌｌｌ！電界、
効果ｊ−ランシタを製造ケる方法を提供リーる。本方法
は単−生轡体元素どしてゲルマニウムを含んだゲルマニ
ウム半導体材料層を形成する二に程を含む。

本方法ではゲルマニウム半々体材料層はアモルファスゲ
ルマニウム半導体材料より高秩序で、単結晶ゲルマニウ
ム半導体物質にり低秩序のＳ造をもち、ソース及びドレ
イン電極をゲルマニウム半導体材料層と整流接続させ、
更にゲルマニウム半導体材料液に隣接し、ゲルマニウム
半導体材Ｐ！層から絶縁されたゲート電極を形成する。

ゲルマニウム半導体材料層は好ましくは、ゲルマニウム
半導体月利のデポジットコニ程中に２３０℃から３５０
℃までの温度Ｃ加熱される基板にゲルマニウム半導体材
料をｕｔ積させることｋよって形成される。ゲルマニウ
ム半導体材ｌＰ１層は分子ビームエビタギシによってデ
ポジットされるのが好ましい。

ゲルマニウム４′導体材別層は、ソース及びドレイン電
極を形成する前に、水素ガス雰囲気中、水素ガス及び形
成ガス雰囲気中、水素プラズマ中又はノッ索プラズマ中
で焼なましされることがｅきる。ゲルマニウム半導体材
料層はおよそ３５０℃の温度下で０．１から０．５トル
までの圧力でアニール（焼なまし）されることができる
。

次に、本発明の好ましい具体例を図面に基づいて説明す
る。

好ましい具　例の説明 本発明の第１の具体例に従って構成した集積回路と両立
可能な薄膜電界効果トランジスタ１０を第１図に示す。

トランジスタ１０は、例えばガラスのラム半導体材料層
１４が基板１２上に形成される。ゲルマニウム半導体材
料層１４は、アモルファスゲルマニウム材料より高秩序
Ｃ１単結晶性ゲルマニウム材料より低秩序の構造をもつ
べく形成されている。この種の物質は、例えば微結晶性
又は多結晶性のゲルマニウム半導体材Ｆｌ勢＃を含むこ
とができる。「アモルファス」という術語は、合金又は
物質が短距離、又（７Ｌ中間距離秩序をもち、あるいは
時々何らかの結晶質介在物を含む場合もあるとはいえ、
長距離秩序を持っていないことを意味する。

ゲルマニウム半導体材料ＩＰＪ１４は、例えば当業者に
よく知られたＭＢＥ（分子ビームエピタキシー）堆積に
よってゲルマニウム半導体材料を気相から堆積すること
によって、この種の構造をもつべく形成されることがで
きる。この方法は好ましくは、粉末状多結晶ゲルマニウ
ムのターゲットを使用して実現される。好ましくは、基
板１２は２３０℃から３５０℃までの温度に加熱され、
堆積圧力は好ましくは１０’　ｌ−ルまたはそれ以下に
保持される。これらの堆積条件の下で、堆積されるゲル
マニウム半導体材料Ｈ１４は実際にアモルファス材料よ
り高秩序で単結晶材料より低秩序の構造をもつであろう
。

さらに特定的には、このようにして堆積したゲルマニウ
ム半導体材料層は２，０００オングストロームから３，
０００オングストロームの範囲の粒子寸法乃至粒径をも
つであろう。

粉末化された多結晶及びゲルマニウムのターゲットが真
性である、即ち意図的にＶドープされていない時は、堆
積ゲルマニウム半導体材料層は僅かにｎ形（ｎ形）にな
るだろう。後に説明する通り、また本発明に従って、ゲ
ルマニウム半導体材料層を僅かにｎ形にすることがめら
れるだろう。

この種の材料は軽くドープされたｎ形である粉末状多結
晶のターゲットを使用して堆積することができる。

ゲルマニウム半導体材料層１４が形成された後、Ｍ１４
は、水素雰囲気、水素及び窒素のような生成ガス雰囲気
、水素プラズマ内又はフッ素プラズマ内の焼なましによ
って二次補償されることができる。焼なましＴ程は、好
ましくはおよそ３５０℃又はそれ以下の温度、０．１か
ら０．５トルまｅの圧力で達成される。

上述のようにゲルマニウム半導体材料層１４を焼なまし
することによって、水素又はフッ素のような補償元素が
、ダングリ□ングボンドや材料中に存在するかもしれな
いその他のｍ造的欠陥を補償づるため半導体材料の層１
４内に拡散される。焼きなまし後の材料は従って、水素
又はフッ素を含有するゲルマニウム半導体合金であると
考えることかできる。水素及び窒素雰囲気中の焼なよし
は、窒素が材料の粒界で欠陥を減少さヒるための形成乃
至生成ガスとしてはだら（ので、好ましい。

トランジスタ１０は更にソース１Ｇ及びドレイン１８を
含む。この好ましい具体例によれば、ソース１６及びド
レイン１８はゲルマニウム半導体材料層１４内で形成さ
れる。ソース１６及びドレイン１８は、半導体層１４内
においてドープされた領域の形をとることができる。好
ましくはドープされた領域はゲルマニウム半導体材料層
１４の導電性に対しく゛反対の導電性をもつ。例えば、
半導体１Ｐｊ１／ｌがｎ形（僅かにｎ形）である時は、
ソース１６及びドレイン１８は好ましくは半導体層１４
内のｎ影領域によって形成され、更に半導体層１４が僅
かにｎ形である時は、ソース１６及びドレイン１８は半
導体層１４内のｐ影領域によつ（好ましくは形成される
。

ソース１６及びドレイン１８は、ドープ物質の打ち込み
（ｉｍｐｌａｎｔａｔｉｏｎ）によって形成することが
できる。その目的で、Ｈ１４の頂上面は酸化ケイ素のよ
うな酸化物でマスクされ、打込みが行なわれる層１４の
部分を露出させる。イの後、ζ１形ソース及びドレイン
のためのリン、あるいはρ形ソース及びドレインのため
のホウ素のようなドープ物質が、ソース１６及びドレイ
ン１８を形成するべく層内に打ち込まれ、次にマスク用
酸化物が除去される。ソース及びドレインはまた、当業
者によく知られた方法で層１４内にドープ物質を拡散さ
せることによっても形成されることができる１゜ このようにしζ′影形成れたソース１６及びドレイン１
Ｂはゲルマニウム半導体材ｒ！ＡＢ１４と共に整流性接
触を提供するであろう。上に述べたように、整流性接触
の目的は完成デバイスの個れ電流を最小化することであ
る。

ソース１６及びドレイン１８が形成された後、ゲート絶
縁層２０がゲルマニウム半導体材料層１４上に形成され
る。ゲート絶縁層２０は酸化シリコン又は窒化シリコン
から形成され得る。ゲート絶縁層２０は、例えばスタッ
フォード・Ｒｏ・オプシンスキー（Ｓ　ｔａｎｆｏｒ（
ｌ　Ｒ、Ｏｖｓｈｉｎｓｋｙ）及びアルンーｖダン（Ａ
　ｒｕｎ　Ｍ　ａｄａｎ）を出願人とする１結晶半導体
と等価のアモルファス半導体（Ａ　ｍｏｒｐｂｏｕｓＳ
　ｅｍｉｃｏｎｄｕｃｔｏｒｓ　Ｅ　ｑｕｉｖａｌｅｎ
ｔ　Ｔ　。

ｃｒｙｓｔａ＋＋；ｎｅ　５ｅｌｌｉＣＯｎｄｕＣｔＯ
ｒＳ　）　Ｊと題する、１９８０年１０月　７日発行の
米国特許第４，２２６，８９８号に開示されているよう
なグロー放電１０セスによってデポジットすることかで
きる。ゲート絶縁層２０が酸化シリコンで形成される時
、この層は、例えばシラン（Ｓｉｔ−１４）及び酸素の
グロー放電分解によりデポジットされることができる。

ゲート絶縁層２０が窒化シリコンで形成される時は、シ
ラン及びアンモニア（Ｎｌ−１３）のグロー放電分解に
よりデポジットされることができる。

デバイスを完成するためには、ゲート電極２２がゲート
絶縁層２０上に形成される。ゲート電極２２はアルミニ
ウム又はり７ような導電ｖ１金属で形成されることがで
きる。

第１図の如く形成された薄膜電界効果トランジスタは実
際に集積回路と両立可能Ｃある。トランジスタ１０の形
成に要求される個々のブ［１セスは、３５０℃又はそれ
以下の温度で実施されることができる。これらの加工温
度で、形成中の集積回路と両立可能の薄膜電界効果１−
ランジスタと結合する他の構成部品が不利ム作用を受り
ることはない。

例えばトランジスタ１０が、加工済のアモルファスシリ
コン合金の薄膜電界効果トランジスタと結合して形成さ
れる場合は、アモルファスシリコン合金の電気的特性に
は影響がないであろう。加えて、ゲルマニウム半導体材
料＠１４は非常に高い電界効果移動度をもつだろう。ゲ
ルマニウム半導体材料層１４の電界効果移動度１度は４
０又はそれ以上のオーダーにあり、これはアモルファス
半導体合金の電界効果移動度よりかなり大である。加え
て、電界効果１〜ランジスタ１０は、デバイス１０の商
業的かつ広範囲の使用を可能にするため従来の１０ミク
ロンリソグラフィにより形成さ′れることができる。ソ
ース１６及びドレイン１８は１０ミクロンの特徴寸法だ
け離間しているが、トランジスタ１０はゲルマニウム半
導体材料の高い電界効果移動度によって、５０　Ｈｈｚ
ｌ又はそれ以−［のオーダーのスイッチング速度を示す
だろう。これはトランジスタ１０を、ビデオ速度スイッ
チングが要求される装置に利用するのに特に適したもの
にする。

次に第２図を参照すれば、本発明を具体化する別の集積
回路と両立１゛る薄膜電界効果トランジスタ３０が図示
しである。トランジスタ３０は例えばガラスから成る絶
縁基板３２を含んでいる。先に述べたような電気的特性
及び構造をもつゲルマニウム半導体材料層３４が先に説
明したような方法で基板３２上にデポジットされる。第
１図のトランジスタ１０とは違って、ソース電極３６と
ドレイン電極３８はゲルマニウム半導体材料層３４−Ｌ
に形成される。ゲルマニウム半導体材料がｎ−形である
時、ソース３６及びドレイン３８は白金又はパシジウｌ
へのような仕事関数の高い金属のデポジット層によって
形成されることができる。ゲルマニウム半導体材料がｐ
−形ぐあれば、ソース３６及びドレイン３８は、マグネ
シウム又はイッテルビウムのような仕事関数の低い金属
の４＝Ｊ着層によって形成されることができる。これら
の金属は比較的低温の加工法である蒸着法によって付着
されることができる。ソース電極３６、ドレイン電極３
８及びゲルマニウム半導体材料Ｉ！３４の残りの部分の
上にゲート絶縁層４０が形成される。ゲート絶縁層４０
は先に述べた通り、酸化ケイ素又は窒化ケイ素から形成
され得る。デバｇ仕上げとして、ゲート絶Ｂ層４０の上
にゲート′！ｌ１Ｗｉ４２が形成される。

ソース３６及びドレイン３８が、先に説明した通り、ゲ
ルマニウム半導体材料層の伝導形によって仕事関数の低
い又は高い金属で形成されるから、これらの電極はＭ３
４との間にめられる整流接点を形成するだろう。これら
の整流接点はトランジスタ次に第３図では、本発明を具
体化する更に別の集積回路と両立する薄膜電界効果トラ
ンジスタ５０がみられる。トランジスタ５０は、例えば
ガラスで形成される絶縁基板５２、先に述べた通り基板
５２上にデポジット・されたゲルマニウム半導体材料層
５４、及び層５４上に別々に離して形成したソース及び
ドレイン電極５６及び５８を含む。本発明のこの好まし
い具体例によれば、ソース及びドレイン５６．５８はそ
れぞれドープされた半導体物質の付着層の形をとる。好
ましくは、ドープされ！、二手導体物質は水素及び／又
はフッ素を含有するアモルファスシリコン合金を含む。

ソース及びドレイン５６．５８を形成するドープされた
半導体は、ゲルマニウム半導体材料層５４が僅かにｐ形
である時はリンにより好ましくはｎ形にドープされ、層
５４が僅かにｎ−形である時はホウ素によりｐ−形にド
ープされる。

好ましくはこれらのアモルファス半導体合金は、先に挙
げた米国特許第４．２２６．８９８号に詳細に説明され
ているような方法でデポジットされる。好ましくは、ソ
ース及びドレイン５６．５８を形成するドープされた半
導体材料は、フッ素を含有するｎ形である。この種の材
料は、非常に高い導電性と置換形ドーピング特性を有°
するより優れたｎ彫物質であることが発見されている。

ゲルマニウム半導体材料！１５４がπ形であり、ソース
及びドレイン５６゜５８がｎ−形アモルファスシリコン
合金材料Ｃ形成されている場合は、ソース及びドレイン
５６．５８はデバイスの逆漏れを除去づ−る目的でゲル
マニウム半々体材料層５４との整流接続を形成するだろ
う。

ソース５６、ドレイン５８及びゲルマニウム半導体材料
層５４上にゲート絶縁層６０が形成され、この層はやは
り酸化ケイ素又は窒化ケイ素を含有することができる。

ゲート絶縁層は先の説明の通りに形成できる。

デバイス５０はゲート絶縁１ｉ１６０上にグー１〜電極
６２性金属から形成できる。

以上説明した第１図から第３図までの具体例のそれぞれ
に関して、ゲルマニウム半導体材料層は好ましくはおよ
そ２０００オングストロームから１ミクロンまでの厚さ
に伺看される。ソースとドレインは、好ましくはｐ形又
はｎ影領域で形成される時は１００から５００オンゲス
ドロ〜ム捏痕の厚さ、高い仕事関数の金属で形成される
時はおよそ１００から１０００オングストロームの厚さ
をもつように形成されるのが好ましい。ゲート絶縁層は
好ましくは、ゲルマニウム半々体材料層に隣接しこれが
ら電気的に絶縁されているゲート電極をデポジットする
ための３００から５０００オンゲスト　ｏ−ムの範囲の
厚さをもつように形成されている。

やはり第１図から第３図までの具体例のそれぞれに関し
て、簿膜電界効果トランジスタＬ二轡通性を与えるため
には、デバイスのゲート及びソースの両方に正電位が与
えられる。正のゲート電位は、ゲルマニウム半導体材料
層内でキャリヤ反転をひきおこし、その結果電子の蓄積
がゲート絶縁層とゲルマニウム半導体材料層との間の界
面に生じるであろう。この電荷の蓄積はソース及びトレ
イン電極間にデバイス電流を導通さＵるためｉバイス内
に導電チャネルを形成づ°る。

デバイス内の導通を終了させたい時は、正のゲート電位
を除去して、ゲート酸化物と空乏化されるべきゲルマニ
ウム半導体材料層との界面に蓄積電荷を生じさゼる。こ
れが生じると、電流はソース及びドレイン電極間を流れ
なくなる。ソース及びドレインはゲルマニウム半導体＋
４料層との整流性接触を形成づ°るから逆方向のキャリ
ヤ注入がさまたげられ、従ってデバイスの逆方向漏れ電
流が最小化されよう。

次に第４図を参照すれば、本発明の集に回路と両立可能
な簿膜電界効果トランジスタを利用することができるシ
ステム７０が示されている。システム７０は複数個のＸ
アドレスライン７２．７４．７６、７８゜８０及び８２
と、複数個のＹアドレスライン８４．８６゜８８、９０
及び９２を含むタイプである。Ｘ及びＹのアドレスライ
ンは鉛直方向で相互に離間しており所定角度ぐ交差して
例えばＸアドレスライン７４とＹアドレスライン８４に
よっ又形成される交点９４のような複数個の交差点を形
成り−る。１つのアレイ素子が各交点に対応する。例え
ば交点９４と素子９６とが対□応する。更に例えば電界
効果１−ランジスタ９８のような分離デバイスが各交点
にス・１応する。先に述べた通り、電界効果ｌ−ランジ
スタ９８のような分離デバイスは、例えば９６のような
アレイ素子の選択的アドレッシングを可能にすべく機能
し、更にアドレス中の素子からアドレスされない素子を
事実上分離する。更に先に述べｌ〔通り、薄膜電界効果
トランジスタ分離デバイスは、かかるトランジスタが極
度に低い逆方向の漏れを示すため、アモルファスシリコ
ン合金簿膜電界効果トランシタの形をとることが好まし
い。第４図に示す通り、トランジスタ９８のゲートはＸ
アドレスライン７４と結合し、トランジスタ９８のソー
スはＹアドレスライン８４と結合する。トランジスタ９
８のドレインは素子９６と結合してアドレスされ、素子
９６の反対側は、例えばアース電位のような共通電位と
結合する。

Ｘアドレスライン１２から８２までの各々は、Ｘアドレ
ッシング回路１０２と結合し、更にＹアドレスライン８
４から９２までの各々はＹアドレッシング回路１０４と
結合する。このタイプのアドレッシング回路は、利点を
きわだたせるため、本発明の集積回路と両立しうる薄膜
電界効果トランシタを含むことかできる。電界効果トラ
ンジスタを用いるこのタイプの回路は例えば、ＳＩＤダ
イジェスト第８２巻第４８．４９頁に掲載されている１
駆動装Ｎ（ドライバ）を備えた液晶ＴＶ表示パネル（、
Ａ　Ｌ　１ｑｕｉｄ　Ｃｒｙｓｔａｌ　Ｔ　Ｖ　Ｄ　１
ｓｐｌａｙＰａｎｅｌ　ｗｉｔｈ　Ｄ　Ｉ’１Ｖｅｒｓ
）　Ｊと題する記ＩＳｋｍ紹介されている。Ｘアドレッ
シング回路１０２及びＹアドレッシング回路１０４は、
例えば素子９６のようなアレイの素子を選択的にアドレ
スするため、それぞれの対のＸアドレスラインどＹアド
レスラインの間に読出し電位を提供する。アレイが液晶
表示であれば、素子９６は液晶表示栓１Ｔｉｉ木（ｐｉ
ｘｅｌ）であり、更にアレイが記憶７１−リックスぐあ
れば、素子９６は個々のメモリセルの形をとることがで
きる。

本発明によって、Ｘアドレッシング回路１０２とＹアド
レッシング回路１０４とは、アドレッシングライン、分
離デバイス及び選択的にアドレスされるべぎ素子共に共
通基板上に集積されることができる。本発明の集積回路
と両立可能な薄膜電界効果トランジスタを形成するため
に必要な加工温度が低いからである。

以上の説明から理解ぐきる通り、本発明は、既存の半導
体デバイスと集積可能なばかりでなく、例えばビデオ速
度でのスイッチングのような高速動作をも可能にする集
積回路と事実上両立？］１能のＭｌ！２電界効果トラン
ジスタを提供１−る。従って、本発明の集積回路と両立
可能のｖＪ膜電界効果１−ランジスタは、液晶ビデオ表
示用のアドレッシング回路、あるいは電子的にアドレス
可能な高速読出しメモリアレイへの使用（二理想的に適
している。

更に本発明の薄膜電界効果ｌ−ランジスタは、従来式の
１０ミク１コンホ１〜リソグラフイを用い（形成りるこ
とができる。これによってデバイスは商業的並びに広範
囲な適用に理想的に二適うものである。

【図面の簡単な説明】 第１図は本発明を具体化Ｊる集積回路と両立しうる薄膜
電界効果トランジスタの側面断面図、第２図は本発明を
具体化するもう１つの集積′回路と両立可能な薄膜電界
効果１〜ランジスタの側面断面図、第３図は本発明を具
体化する更に別の集積回路と両立可能な薄膜電界効果１
ランジスタの側面断面図、及び第４図は本発明の集積回
路と両立可能な薄膜電界効果］−ノンジスクを使用し得
るタイプの電子的にアドレス可能の７１−リックスアレ
イを部分的に構成図どして示しｔ：：ｍ略図である。 １０、３０．５０・−・・・・薄膜電界効果１−ランジ
スタ、１２、３２．５２・・・・・・共通基板、１４、
３４．５４・・・・・・ゲルマニウム半導体材料層、１
６、３６．５Ｇ・・・・・・ソース電極、１Ｂ、　３８
．５８・・・・・・ドレインＮ極、２０、４０．６０・
・・・・・ゲート絶縁層、２２、４２．６２・・・・・
・ゲート電極。

Claims (1)

1. 【特許請求の範囲】 （１）　半導体材料の本体部と、この本体部と整流性接
   触を形成するドレイン及びソース電極と、前記本体部に
   隣接しこの本体部から絶縁されたゲート電極とをもつ形
   式の薄膜電界効果トランジスタであって、前記本体部が
   単一半導体元素を含み前記元素が゛ゲルマニウムであり
   、前記ゲルマニウム半導体材料はアモルファスゲルマニ
   ウム４′導体材料より秩序性が高く、単結晶性ゲルマニ
   ウム半導体材料より秩序ｆ’ｌが低い構造を有しており
   、集積回路と両立し得るｉｌｌ！！〜ランジスタである
   ことを特徴とする薄膜電界効果トランジスタ。 （２）　前記ソース及びドレイン電極が前記ゲルマニウ
   ム半導体材料の春休部内のドープされた領域により形成
   されており、前記ゲルマニウム半導体材料の本体部が１
   つの伝導形をもら、前記ドープされた領域が逆の伝導形
   をもつことを特徴とする特許請求の範囲第１項に記載の
   薄膜電界効果トランジスタ。 （３）　前記ソース及びドレイン電極が前記ゲルマニウ
   ム半導体材料本体部の上に形成されていることを特徴と
   する特許請求の範囲第１項に記載の薄膜電界効果トラン
   ジスタ。 （４）　前記ソース及びドレイン電極が前記ゲルマニウ
   ム半導体材料本体部上の金属デポジット部であり、前記
   金属が前記ゲルマニウム半導体材料の本体部と整流性の
   ショットキ障壁接合を形成する形式のものであることを
   特徴とする特許請求の範囲第３項に記載の簿膜電界効果
   トランジスタ。 （５）　前記ソース及びドレイン電極が前記ゲルマニウ
   ム半導体材料本体部上のドープされた半導体デポジット
   部であることを特徴とする特許請求の範囲第３項に記載
   の薄膜電界効果１〜ランジスタ。 （６）　前記ドープされた半導体がアモルファス半導体
   合金であることを特徴とする特許請求の範囲第５項に記
   載の薄膜電界効果トランジスタ。 （７）　前記アモルファス半導体合金がシリコンを含有
   することを特徴とする特許請求の範囲第６項に記載の薄
   膜電界効果１−ランジスタ。 （８）　前記アモルファスシリコン合金が水素を含有す
   ることを特徴とする特許請求の範囲第７項に記載の薄膜
   電界効果トランジスタ。 （９）　前記アモルファスシリコン合金がフッ素を含有
   することを特徴とする特許請求の範囲第７項に記載の薄
   膜電界効果Ｉ・ランジスタ。 （１０）前記ゲルマニウム半導体材料本体部が第１伝導
   形をもち、前記ドープされた半導体が逆の伝導形をもつ
   ことを特徴とする特許請求の範囲第５「１に記載の薄膜
   電界効果トランジスタ。 （１１）前記ゲルマニウム半導体材料本体部が水素を含
   有することを特徴とする特許請求の範囲第１項に記載の
   薄膜電界効果１−ランジスタ。 （１２）前記ゲルマニウム半導体材料本体部が更にフッ
   素を含有することを特徴とする特許請求の範囲第１項に
   記載の薄膜電解効果トランジスタ。 （１３）素子アレイの各素子を選択的にアドレスするた
   めの改良されたシステムであって、このシステムは、第
   １組のアドレスラインど、この第１組のアドレスライン
   から距たり第１組のアドレスラインとある角度で交わり
   第１組のアドレスラインと複数個の交点を形成し、この
   秤の各交点がアドレスされるべき前記素子のうちの所定
   の１素子と関連づけられている第２組のアドレスライン
   と、アドレスされるべき前記各素子と関連づけられてい
   る分離デバイスと、前記第１及び第２組のアドレスライ
   ン８対に対してアドレッシング電位を選択的に印加する
   ため、前記第１及び第２組のアドレスラインと結合した
   アドレッシング回路とを含む形式のものであり、前記ア
   ドレッシング回路が単一半導体元素としてゲルマニウム
   を含んだ半導体材料本体部を含む、集積回路と両立可能
   の薄膜電界効果トランジスタを少なくとも１個有してお
   り、前記ゲルマニウム半導体材料がアモルファスゲルマ
   ニウム半導体材料より秩序性が高く、単結晶性ゲルマニ
   ウム半導体材料より秩序性の低い構造をもち、前記トラ
   ンジスタのソース及びドレイン電極が前記ゲルマニウム
   半導体材料本体部との整流性接触によって形成されてお
   り、そして前記トランジスタのゲート電極が前記本体部
   に隣接しこの本体部から絶縁されていることを特徴とす
   るシステム。 （１４）前記薄膜電界効果トランジスタの前記ソース及
   びドレイン電極が前記ゲルマニウム半導体材料本体部内
   に形成されでいることを特徴とする特許請求の範囲第１
   ３項に記載のシステム。 （１５）前記ソース及びドレイン電極が前記ゲルマニウ
   ム半導体材料本体部内のドープされた領域によって形成
   されていること、及び前記本体部が１の伝導形であり、
   前記ドープされた領域が逆の伝導形であることを特徴と
   する特許請求の範囲第１４項に記載のシステム。 （１６）前記薄膜電界効果トランジスタの前記ソース及
   びドレイン電極が前記ゲルマニウム半導体材料本体部の
   上に形成されていることを特徴とする特許請求の範囲第
   １３項に記載のシステム。 （１１）前記ソース及びトレイン電極が前記ゲルマニウ
   ム半導体材料本体部上の金属のデポジット部であり、前
   記金属がゲルマニウム干尋体材料の前記本体部と整流性
   ショツト４陣壁接合を形成する形式のものであることを
   特徴とする特許請求の範囲第１６項に記載のシステム。 （１８）前記ソース及びドレイン電極が前記ゲルマニウ
   ム半導休材料本体部上のドープされた半導体のデポジッ
   ト部であることを特徴とする特許請求の範囲第１６項に
   記載のシステム。 （１９）前記ドープされた半導体がアモルファス半導体
   合金であることを特徴とする特ｆｒ請求の範囲第１８項
   に記載のシステム。 （２０）前記アモルファス半導体合金がシリコンを含有
   することを特徴とする特許請求の範囲第１９項に記載の
   システム。 （２１）前記アモルファスシリコン合金が水素を含有す
   ることを特徴とする特許請求の範囲第２０項に記載のシ
   ステム。 （２２）前記アモルファスシリコン合金がフッ素を含む
   ことを特徴とする特許請求の範囲第２０項に記載のシス
   テム。 （２３）前記ゲルマニウ半導体材料本体部が第１伝導形
   をもち、前記ドープされた半導体が逆の伝導形をもつこ
   とを特徴とする特許請求の範囲第１８項に記載のシステ
   ム。 （２４）前記薄膜電界効果１〜ランジスタの前記ゲルマ
   ニウム半導体材料本体部が更に水素を含有していること
   を特徴とする特許請求の範囲第１３項に記載のシステム
   。 （２５）前記薄ｌＮ！電界効果１−ランジスタの前記ゲ
   ルマニウム半導体材料本体部が更にフッ素を含有してい
   ることを特徴とする特許請求の範囲第１３項に記載のシ
   ステム。 （２６）前記分離デバイスがアモルファス半導体合金物
   質を含有する薄膜電界効果トランジスタであることを特
   徴とする特許請求の範囲第１３項に記載のシステム。 （２７）薄膜電界効果トランジスタを製造する方法であ
   って、半導体材料の本体部を形成し、この本体部と整流
   性接触状態でソース及びドレイン電極を形成し、更に前
   記本体部に隣接し、この本体部から絶縁されたゲート電
   極を形成するという工程から成る形式のものであり、前
   記半導体材利水休部を、単一・半導体元素としてゲルマ
   ニウムを含む材料から形成しこのゲルマニウム半導体材
   料にアモルファスゲルマニウム半導体材料より秩序性が
   高く、中給品性ゲルマニウム半導休材料より秩序性の低
   い構造を与えることによって、前記トランジスタを集積
   回路と両立可能な薄膜電界効果トランシタとすることを
   特徴とする方法。 （２８）前記ゲルマニウム半導体材料本体部が、基板上
   に前記ゲルマニウム半導体材料をデポジットすることに
   よって形成されること、更に前記基板が前記ゲルマニウ
   ム半導体材料のデポジット工程中、２３０℃から３５０
   ℃までの間の温度に加熱されることを特徴とする特ム１
   請求の範囲第２７項に記載の方法。 （２９）前記ゲルマニウム半導体材料本体部を気相から
   の堆積によって形成づ°ることを特徴とする特許請求の
   範囲第２８項に記載の方法、。 （３０）前記ゲルマニウム半導体材料本体部を分子ビー
   ムエピタキシーによってデポジットすることを特徴とす
   る特許請求の範囲第２８項に記載の方法。 （３１）前記ドレイン及びソースを形成す？前に前記ゲ
   ルマニウム半導体本体部をアニールする工程を有するこ
   とを特徴とする特許請求の範囲第２７項に記載の方法。 （３２）前記ゲルマニウム半導体本体部を水素ガス雰囲
   気中でアニールすることを特徴とする特許請求の範囲第
   ３１項に記載の方法。 （３３）前記ゲルマニウム半導体本体部をはは３５０℃
   の温度でアニールすることを特徴とする特許請求の範囲
   第３２項に記載の方法。 （３４）前記ゲルマニウム半導体本体部を水素ガス及び
   形成ガスの雰囲気中でアニールすることを特徴とする特
   許請求の範囲第３１項に記載の方法。 （３５）前記形成ガスが窒素であることを特徴とする特
   許請求の範囲第３４項に記載の方法。 （３６）前記ゲルマニウム半導体本体部をおよそ３５０
   ℃の温度でアニールすることを特徴とする特許請求の範
   囲第３４項に記載の方法。 （３７）前記ゲルマニウム半導体本体部を水素プラズマ
   中でアニールすることを特徴とする特許請求の範囲第３
   １項に記載の方法。 （３８）前記ゲルマニウム半導体本体部をフッ素プラズ
   マ中でアニールすることを特徴とする特許請求の範囲第
   ３１項に記載の方法。 （３９）前記ソース及びドレイン電極を形成する前記工
   程が前記ゲルマニウム４′尋休材別本体部内への前記電
   極の形成を含むことを特徴とする特許請求の範囲第２７
   項に記載の方法。 （４０）前記ソース及びドレイン電極を、前記ゲルマニ
   ウム半導体材料本体部中の別々の領域にドープ物質をド
   ープすることにより形成することを特徴とする特許請求
   の範囲第３９項に記載の方法。 （４１）前記ゲルマニウム半導体材料本体部を第１伝導
   形に形成し、前記ドープ物質が、逆の伝導形を形成する
   ドープ物質Ｃあることを特徴とする特許請求の範囲第３
   ９項に記載の方法。 （４２）前記ソース及びドレイン電極を形成する前記工
   程が前記ゲルマニウム半導体材料本体部上への前記電極
   の形成を含むことを特徴とする特許請求の範囲第２７項
   に記載の方法。 （４３）前記ソース及びドレイン電極を、前記ゲルマニ
   ウム半導体材料本体部上の少なくとも２箇所の互いに離
   間した領域内に金属をデポジットすることによって形成
   すること、更に前記金属が前記本体部と整流性ショット
   キ障壁接合を形成する形式のものであることを特徴とす
   る特許請求の範囲第４２項に記載の方法。 （４４）前記ソース及びドレイン電極を、前記ゲルマニ
   ウム半導体材料本体部上の少なくとも２箇所の互いに離
   間した領域内にドープされた半導体をデポジットするこ
   とによっで形成ターることを特徴とする特許請求の範囲
   第４２項に記載の方法。 （４５）前記ドープされた半導体がアモルファス半導体
   合金であることを特徴とする特許請求の範囲第４４項に
   記載の方法。 （４６）前記アモルファス半導体合金がシリコンを含有
   することを特徴とする特許請求の範囲第４５項Ｌしリ帖
   の有体 （４７）前記アモルファスシリコン合金が水素を含有す
   ることを特徴とする特許請求の範囲第４６項に記載の方
   法。 （４８）前記アモルファスシリコン合金がフッ素を含有
   することを特徴とする特許請求の範囲第４６項に記載の
   方法。 （４９）前記ゲルマニウム半導体材料本体部が第１伝導
   形を有しており、前記ドープ半導体が逆の伝導形をもつ
   ことを特徴とする特許請求の範囲第４４項に記載の方法
   。