WO2024053453A1 - マルチレベルインバータ - Google Patents

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WO2024053453A1
WO2024053453A1 PCT/JP2023/030965 JP2023030965W WO2024053453A1 WO 2024053453 A1 WO2024053453 A1 WO 2024053453A1 JP 2023030965 W JP2023030965 W JP 2023030965W WO 2024053453 A1 WO2024053453 A1 WO 2024053453A1
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WO
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voltage
switching element
gate drivers
voltage vector
vector
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PCT/JP2023/030965
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English (en)
French (fr)
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裕一 中村
アナンタ ヘガデ
朝実良 鈴木
康弘 新井
Original Assignee
パナソニックＩｐマネジメント株式会社
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    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M1/00—Details of apparatus for conversion
    • H02M1/08—Circuits specially adapted for the generation of control voltages for semiconductor devices incorporated in static converters
    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
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    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • the present disclosure relates to a multilevel inverter, and more particularly, to a multilevel inverter with a bootstrap circuit.
  • Patent Document 1 discloses a three-phase voltage type PWM inverter circuit using a bootstrap circuit.
  • the three-phase voltage type PWM inverter circuit disclosed in Patent Document 1 includes six switching elements, six gate drive circuits, a microcomputer, a main DC power supply, and three bootstrap circuits. are doing.
  • Patent Document 1 discloses that by giving a predetermined switching pattern to each phase of a three-phase inverter, a desired voltage vector is obtained and supplied to the load, and a control voltage is supplied by a bootstrap circuit for each phase.
  • An inverter control method is disclosed.
  • the bootstrap circuit can charge a voltage vector selected during a period that does not affect the output voltage within a period in which the bootstrap circuit of any phase maintains a discharged state at predetermined intervals. Switching control is performed to replace it with a voltage vector.
  • Patent Document 1 is a technology related to a two-level inverter, and does not disclose a control method for a multi-level inverter.
  • An object of the present disclosure is to provide a multilevel inverter that can suppress voltage drop in a bootstrap circuit.
  • a multilevel inverter includes a DC power supply section, a plurality of inverter circuits, and a control device.
  • the DC power supply section has a positive electrode, a negative electrode, and an intermediate potential point.
  • the plurality of inverter circuits are connected between the positive electrode and the negative electrode of the DC power supply section.
  • the control device controls the plurality of inverter circuits.
  • Each of the plurality of inverter circuits includes a switching circuit, a first diode, a second diode, a third diode, a fourth diode, a fifth diode, and a sixth diode.
  • the first switching element, the second switching element, the third switching element, and the fourth switching element are connected from the positive electrode side to the negative electrode side.
  • the element and the fourth switching element are connected in series so as to be lined up in this order.
  • the first diode is connected in antiparallel to the first switching element.
  • the second diode is connected in antiparallel to the second switching element.
  • the third diode is connected in antiparallel to the third switching element.
  • the fourth diode is connected in antiparallel to the fourth switching element.
  • the fifth diode has a cathode connected to a first connection point between the first switching element and the second switching element, and an anode connected to the intermediate potential point.
  • the sixth diode has an anode connected to a second connection point between the third switching element and the fourth switching element, and a cathode connected to the intermediate potential point.
  • the control device includes a plurality of first gate drivers, a plurality of second gate drivers, a plurality of third gate drivers, a plurality of fourth gate drivers, a plurality of first bootstrap circuits, and a plurality of second gate drivers. It has a bootstrap circuit, a plurality of third bootstrap circuits, a power supply section, and a control section.
  • the plurality of first gate drivers drive the first switching elements of each of the plurality of inverter circuits.
  • the plurality of second gate drivers drive the second switching elements of each of the plurality of inverter circuits.
  • the plurality of third gate drivers drive the third switching elements of each of the plurality of inverter circuits.
  • the plurality of fourth gate drivers drive the fourth switching elements of each of the plurality of inverter circuits.
  • the plurality of first bootstrap circuits correspond one-to-one to the plurality of first gate drivers. Each of the plurality of first bootstrap circuits supplies a voltage to a corresponding first gate driver.
  • the plurality of second bootstrap circuits correspond one-to-one to the plurality of second gate drivers. Each of the plurality of second bootstrap circuits supplies a voltage to a corresponding second gate driver.
  • the plurality of third bootstrap circuits correspond one-to-one to the plurality of third gate drivers.
  • Each of the plurality of third bootstrap circuits supplies a voltage to a corresponding third gate driver.
  • the power supply unit supplies voltage to the plurality of fourth gate drivers.
  • the control unit controls the plurality of first gate drivers, the plurality of second gate drivers, the plurality of third gate drivers, and the plurality of fourth gate drivers.
  • the control unit selects a first voltage vector, a second voltage vector, and a third voltage vector adjacent to the command voltage vector from among the first group of voltage vectors.
  • Each of the first group of voltage vectors is determined by a combination of potential levels at a third connection point between the second switching element and the third switching element of the plurality of inverter circuits in the first vector space.
  • the control unit converts the first voltage vector, the second voltage vector, and the third voltage vector into a second group of voltage vectors in a second vector space different from the first vector space.
  • the combination is changed to a zero vector and a fourth voltage vector and a fifth voltage vector adjacent to the command voltage vector.
  • Each of the second group of voltage vectors is determined by a combination of potential levels at a third connection point between the second switching element and the third switching element of the plurality of inverter circuits.
  • the zero vector is a combination of voltage vectors of the second group in which the potential level of the third connection point between the second switching element and the third switching element of the plurality of inverter circuits is the potential of the negative electrode. , and a voltage vector of a combination that becomes the potential of the positive electrode.
  • the control unit is configured within a predetermined control period to match a composite vector of the zero vector, the fourth voltage vector, and the fifth voltage vector in the second vector space with the command voltage vector.
  • the plurality of first gate drivers, the plurality of second gate drivers, the plurality of third gate drivers, and the plurality of fourth gate drivers are controlled.
  • a multilevel inverter includes a DC power supply section, a plurality of inverter circuits, and a control device.
  • the DC power supply section has a positive electrode, a negative electrode, and an intermediate potential point.
  • the plurality of inverter circuits are connected between the positive electrode and the negative electrode of the DC power supply section.
  • the control device controls the plurality of inverter circuits.
  • Each of the plurality of inverter circuits includes a first switching element, a second switching element, a third switching element, a fourth switching element, and a first diode, a second diode, a third diode, and a fourth diode.
  • the first diode, the second diode, the third diode, and the fourth diode are connected in antiparallel to the first switching element, the second switching element, the third switching element, and the fourth switching element, respectively. ing.
  • the first switching element and the second switching element are connected in series such that the first switching element and the second switching element are arranged in this order from the positive electrode side to the negative electrode side.
  • a series circuit of the third switching element and the fourth switching element is connected between the intermediate potential point and the output point.
  • the output point is a connection point between the first switching element and the second switching element.
  • the control device includes a plurality of first gate drivers, a plurality of second gate drivers, a plurality of third gate drivers, a plurality of fourth gate drivers, a plurality of bootstrap circuits, a power supply section, and a control section. and has.
  • the plurality of first gate drivers drive the first switching elements of each of the plurality of inverter circuits.
  • the plurality of second gate drivers drive the second switching elements of each of the plurality of inverter circuits.
  • the plurality of third gate drivers drive the third switching elements of each of the plurality of inverter circuits.
  • the plurality of fourth gate drivers drive the fourth switching elements of each of the plurality of inverter circuits.
  • the plurality of bootstrap circuits correspond one-to-one to the plurality of first gate drivers, and supply voltage to the corresponding first gate drivers.
  • the power supply unit supplies voltage to the plurality of second gate drivers and the plurality of third gate drivers.
  • the control unit controls the plurality of first gate drivers, the plurality of second gate drivers, the plurality of third gate drivers, and the plurality of fourth gate drivers.
  • the control unit selects a first voltage vector, a second voltage vector, and a third voltage vector adjacent to the command voltage vector from among the first group of voltage vectors.
  • Each of the first group of voltage vectors is determined by a combination of potential levels of the plurality of connection points in the plurality of inverter circuits in the first vector space.
  • the control unit converts the first voltage vector, the second voltage vector, and the third voltage vector into a second group of voltage vectors in a second vector space different from the first vector space.
  • the combination is changed to a zero vector and a fourth voltage vector and a fifth voltage vector adjacent to the command voltage vector.
  • Each of the second group of voltage vectors is determined by a combination of potential levels of the plurality of connection points in the plurality of inverter circuits.
  • the zero vector is a combination of voltage vectors among the second group of voltage vectors in which the potential level of the plurality of connection points in the plurality of inverter circuits becomes the potential of the negative electrode, and a combination of voltage vectors in which the potential level of the plurality of connection points in the plurality of inverter circuits becomes the potential of the positive electrode. It is a voltage vector.
  • the control unit is configured within a predetermined control period to match a composite vector of the zero vector, the fourth voltage vector, and the fifth voltage vector in the second vector space with the command voltage vector. In the method, the plurality of first gate drivers, the plurality of second gate drivers, the plurality of third gate drivers, and the plurality of fourth gate drivers are controlled.
  • FIG. 1 is a circuit diagram of a system including a multilevel inverter according to a first embodiment.
  • FIG. 2 is an explanatory diagram of the current path when the switching circuit is in the first switching state in the multilevel inverter same as above.
  • FIG. 3 is an explanatory diagram of a discharging path and a charging path when the switching circuit is in the first switching state in the multilevel inverter same as above.
  • FIG. 4 is an explanatory diagram of the current path when the switching circuit is in the second switching state in the above multilevel inverter.
  • FIG. 5 is an explanatory diagram of a discharging path and a charging path when the switching circuit is in the second switching state in the multilevel inverter same as above.
  • FIG. 6 is an explanatory diagram of the current path when the switching circuit is in the third switching state in the multilevel inverter same as above.
  • FIG. 7 is an explanatory diagram of the discharging path and the charging path when the switching circuit is in the third switching state in the multilevel inverter same as above.
  • FIG. 8 is an explanatory diagram of voltage command values for each phase in the multilevel inverter same as above.
  • FIG. 9 is an explanatory diagram of the first group of voltage vectors regarding the multilevel inverter same as above.
  • FIG. 10 is a more detailed explanatory diagram of the first group of voltage vectors regarding the multilevel inverter.
  • FIG. 11 is a vector diagram for explaining the operation of the control section in the multilevel inverter.
  • FIG. 12A is an explanatory diagram of a command voltage vector, a first voltage vector, a second voltage vector, and a third voltage vector regarding the multilevel inverter.
  • FIG. 12B is an explanatory diagram of a command voltage vector, a zero vector, a fourth voltage vector, and a fifth voltage vector regarding the multilevel inverter.
  • FIG. 13 is a time chart of the switching state of each phase of the multilevel inverter according to the comparative example.
  • FIG. 14 is a time chart of the on/off states of the first to fourth switching elements of the multilevel inverter according to the comparative example.
  • FIG. 15 shows that in the multilevel inverter according to the first embodiment, the combination of the first voltage vector, the second voltage vector, and the third voltage vector is changed to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector. It is a time chart of the switching state of each phase when the inverter circuit of each phase is controlled.
  • FIG. 16 shows how to control the inverter circuit by changing the combination of the first voltage vector, the second voltage vector, and the third voltage vector to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector in the same multilevel inverter as above.
  • 12 is a time chart of the on/off states of the first to fourth switching elements in the case of FIG. FIG.
  • FIG. 17 is a time chart of the switching states of each phase of the multilevel inverter according to the comparative example.
  • FIG. 18 is a time chart of the on/off states of the first to fourth switching elements of the multilevel inverter according to the comparative example.
  • FIG. 19 shows that in the multilevel inverter according to Embodiment 1, the combination of the first voltage vector, the second voltage vector, and the third voltage vector is changed to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector. It is a time chart of the switching state of each phase when the inverter circuit of each phase is controlled.
  • FIG. 20 shows how to control the inverter circuit by changing the combination of the first voltage vector, the second voltage vector, and the third voltage vector to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector in the same multilevel inverter as above.
  • 12 is a time chart of the on/off states of the first to fourth switching elements in the case of FIG.
  • FIG. 21 is a circuit diagram of a system including a multilevel inverter according to a modification.
  • FIG. 22 is a circuit diagram of a system including a multilevel inverter according to the second embodiment.
  • FIG. 23 is an explanatory diagram of the current path when the switching circuit is in the first switching state in the multilevel inverter same as above.
  • FIG. 24 is an explanatory diagram of the discharge path when the switching circuit is in the first switching state in the above multilevel inverter.
  • FIG. 25 is an explanatory diagram of the current path when the switching circuit is in the second switching state in the multilevel inverter same as above.
  • FIG. 26 is an explanatory diagram of the discharge path when the switching circuit is in the second switching state in the above multilevel inverter.
  • FIG. 27 is an explanatory diagram of the current path when the switching circuit is in the third switching state in the multilevel inverter same as above.
  • FIG. 28 is an explanatory diagram of the discharging path and the charging path when the switching circuit is in the third switching state in the multilevel inverter same as above.
  • FIG. 29 is an explanatory diagram of the discharge path when the switching circuit is in the second switching state in the multilevel inverter same as above.
  • FIG. 30 is an explanatory diagram of voltage command values for each phase in the multilevel inverter same as above.
  • FIG. 31 is an explanatory diagram of the first group of voltage vectors regarding the multilevel inverter same as above.
  • FIG. 32 is a more detailed explanatory diagram of the first group of voltage vectors regarding the multilevel inverter.
  • FIG. 33 is a vector diagram for explaining the operation of the control section in the multilevel inverter.
  • FIG. 34A is an explanatory diagram of a command voltage vector, a first voltage vector, a second voltage vector, and a third voltage vector regarding the multilevel inverter same as above.
  • FIG. 34B is an explanatory diagram of a command voltage vector, a zero vector, a fourth voltage vector, and a fifth voltage vector regarding the same multilevel inverter.
  • FIG. 35 is a time chart of the switching state of each phase of the multilevel inverter according to the comparative example.
  • FIG. 36 is a time chart of the on/off states of the first to fourth switching elements of the multilevel inverter according to the comparative example.
  • FIG. 37 shows that in the multilevel inverter according to the second embodiment, the combination of the first voltage vector, the second voltage vector, and the third voltage vector is changed to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector. It is a time chart of the switching state of each phase when the inverter circuit of each phase is controlled.
  • FIG. 35 is a time chart of the switching state of each phase of the multilevel inverter according to the comparative example.
  • FIG. 36 is a time chart of the on/off states of the first to fourth switching elements of the multilevel in
  • FIG. 38 shows how to control the inverter circuit by changing the combination of the first voltage vector, the second voltage vector, and the third voltage vector to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector in the same multilevel inverter as above.
  • 12 is a time chart of the on/off states of the first to fourth switching elements in the case of the present invention.
  • FIG. 39 is a time chart of the switching state of each phase of the multilevel inverter according to the comparative example.
  • FIG. 40 is a time chart of the on/off states of the first to fourth switching elements of the multilevel inverter according to the comparative example.
  • FIG. 41 shows that in the multilevel inverter according to the second embodiment, the combination of the first voltage vector, the second voltage vector, and the third voltage vector is changed to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector. It is a time chart of the switching state of each phase when the inverter circuit of each phase is controlled.
  • FIG. 42 shows how to control the inverter circuit by changing the combination of the first voltage vector, the second voltage vector, and the third voltage vector to the combination of the zero vector, the fourth voltage vector, and the fifth voltage vector in the same multilevel inverter as above.
  • 12 is a time chart of the on/off states of the first to fourth switching elements in the case of FIG.
  • FIG. 43 is a circuit diagram of a system including a multilevel inverter according to the third embodiment.
  • FIG. 44 is a circuit diagram of a system including a multilevel inverter according to the fourth embodiment.
  • FIG. 45 is a circuit diagram of a system including a multilevel inverter according to the fifth embodiment.
  • FIG. 46 is a circuit diagram of a system including a multilevel inverter according to the sixth embodiment.
  • the multilevel inverter 100 includes, for example, as shown in FIG. 1, a DC power supply section 3, a plurality of (for example, three) inverter circuits 1, and a control device 6.
  • the DC power supply section 3 has a positive electrode P1, a negative electrode N1, and an intermediate potential point M1.
  • the plurality of inverter circuits 1 are connected between the positive electrode P1 and the negative electrode N1 of the DC power supply section 3.
  • the control device 6 controls the plurality of inverter circuits 1.
  • the multilevel inverter 100 is a diode clamp type three-level, three-phase inverter.
  • each of the plurality of inverter circuits 1 has an output terminal 41.
  • an AC load RA1 is connected to a plurality of output terminals (AC terminals) 41.
  • AC load RA1 is, for example, a three-phase motor.
  • one of the plurality of inverter circuits 1 is an inverter circuit 1U that outputs a U-phase voltage
  • another one is an inverter circuit 1V that outputs a V-phase voltage
  • the remaining One is an inverter circuit 1W that outputs a W-phase voltage.
  • Each of the plurality of inverter circuits 1 includes a switching circuit 10, a first diode D1, a second diode D2, a third diode D3, and a fourth diode D4. Moreover, each of the plurality of inverter circuits 1 includes a fifth diode D5 and a sixth diode D6. In the multilevel inverter 100, the potential at the intermediate potential point M1 is clamped by the fifth diode D5 and the sixth diode D6 of each inverter circuit 1.
  • the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are connected from the positive electrode P1 side of the DC power supply section 3 to the negative electrode N1 side of the first switching element Q1,
  • the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are connected in series in this order.
  • the first diode D1 is connected in antiparallel to the first switching element Q1.
  • the second diode D2 is connected in antiparallel to the second switching element Q2.
  • the third diode D3 is connected in antiparallel to the third switching element Q3.
  • the fourth diode D4 is connected in antiparallel to the fourth switching element Q4.
  • the fifth diode D5 has a cathode connected to the first connection point 11 between the first switching element Q1 and the second switching element Q2, and an anode connected to the intermediate potential point M1.
  • the sixth diode D6 has an anode connected to the second connection point 12 between the third switching element Q3 and the fourth switching element Q4, and a cathode connected to the intermediate potential point M1.
  • the control device 6 includes a plurality of (for example, three) first gate drivers 61, a plurality of (for example, three) second gate drivers 62, a plurality of (for example, three) third gate drivers 63, A plurality of (for example, three) fourth gate drivers 64 are included.
  • the control device 6 also includes a plurality of (for example, three) first bootstrap circuits 71, a plurality of (for example, three) second bootstrap circuits 72, and a plurality of (for example, three) third bootstrap circuits 71, and a plurality of (for example, three) third bootstrap circuits 71. It has a strap circuit 73, a power supply section 9, and a control section 60.
  • the plurality of first gate drivers 61 drive the first switching elements Q1 of each of the plurality of inverter circuits 1.
  • the plurality of second gate drivers 62 drive the second switching elements Q2 of each of the plurality of inverter circuits 1.
  • the plurality of third gate drivers 63 drive each third switching element Q3 of the plurality of inverter circuits 1.
  • the plurality of fourth gate drivers 64 drive the fourth switching elements Q4 of each of the plurality of inverter circuits 1.
  • the plurality of first bootstrap circuits 71 correspond to the plurality of first gate drivers 61 on a one-to-one basis. Each of the plurality of first bootstrap circuits 71 supplies a voltage to the corresponding first gate driver 61.
  • the plurality of second bootstrap circuits 72 correspond to the plurality of second gate drivers 62 on a one-to-one basis. Each of the plurality of second bootstrap circuits 72 supplies a voltage to the corresponding second gate driver 62.
  • the plurality of third bootstrap circuits 73 correspond to the plurality of third gate drivers 63 on a one-to-one basis. Each of the plurality of third bootstrap circuits 73 supplies voltage to the corresponding third gate driver 63.
  • the power supply section 9 supplies voltage to the plurality of fourth gate drivers 64.
  • the control unit 60 controls a plurality of first gate drivers 61 , a plurality of second gate drivers 62 , a plurality of third gate drivers 63 , and a plurality of fourth gate drivers 64 .
  • the DC power supply unit 3 includes a first capacitor C1 and a second capacitor C2.
  • a first capacitor C1 and a second capacitor C2 are connected in series.
  • the DC power supply section 3 further includes a first DC terminal 31 connected to the positive electrode P1 and a second DC terminal 32 connected to the negative electrode N1.
  • the first end of the first capacitor C1 is connected to the first DC terminal 31
  • the second end of the first capacitor C1 is connected to the first end of the second capacitor C2
  • the first end of the first capacitor C1 is connected to the first end of the second capacitor C2.
  • the second end of the two capacitor C2 is connected to the second DC terminal 32.
  • the connection point between the first capacitor C1 and the second capacitor C2 is an intermediate potential point M1.
  • a DC voltage source E1 is connected between the first DC terminal 31 and the second DC terminal 32.
  • the output voltage Vdc of the DC voltage source E1 is applied between the positive pole P1 and the negative pole N1 of the DC power supply section 3.
  • the capacitance of the second capacitor C2 is the same as that of the first capacitor C1.
  • the capacitance of the second capacitor C2 is the same as the capacitance of the first capacitor C1" is not limited to the case where the capacitance of the second capacitor C2 completely matches the capacitance of the first capacitor C1; It is sufficient that the capacitance of C2 is within the range of 95% or more and 105% or less of the capacitance of the first capacitor C1.
  • the switching circuit 10 included in the inverter circuit 1U will be referred to as the switching circuit 10U
  • the switching circuit 10 included in the inverter circuit 1V will be referred to as the switching circuit 10V
  • the switching circuit 10 included in the inverter circuit 1W will be referred to as the switching circuit 10V
  • the included switching circuit 10 may also be referred to as a switching circuit 10W.
  • the output terminal 41 included in the inverter circuit 1U is referred to as an output terminal 41U
  • the output terminal 41 included in the inverter circuit 1V is referred to as an output terminal 41V
  • the output terminal 41 included in the inverter circuit 1W is referred to as an output terminal 41V. is sometimes referred to as the output terminal 41W.
  • the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of each switching circuit 10 have a control terminal, a first main terminal, and a second main terminal.
  • the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of each switching circuit 10 are, for example, MOSFETs. Therefore, the control terminal, the first main terminal, and the second main terminal of each of the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 of each switching circuit 10 are as follows. These are a gate terminal, a drain terminal, and a source terminal.
  • the MOSFETs forming each of the first switching element Q1, the second switching element Q2, the third switching element Q3, and the fourth switching element Q4 are, for example, normally-off type n-channel MOSFETs.
  • the MOSFET is, for example, a Si-based MOSFET or a SiC-based MOSFET.
  • the control terminal of the first switching element Q1 of each switching circuit 10 is connected to the corresponding first gate driver 61 among the plurality of first gate drivers 61. Further, a control terminal of the second switching element Q2 of each switching circuit 10 is connected to a corresponding second gate driver 62 among the plurality of second gate drivers 62. Further, the control terminal of the third switching element Q3 of each switching circuit 10 is connected to a corresponding third gate driver 63 among the plurality of third gate drivers 63. Further, a control terminal of the fourth switching element Q4 of each switching circuit 10 is connected to a corresponding fourth gate driver 64 among the plurality of fourth gate drivers 64.
  • the first main terminal of the first switching element Q1 is connected to the positive electrode P1 of the DC power supply section 3, and the second main terminal of the first switching element Q1 is connected to the first main terminal of the second switching element Q2. It is connected. Furthermore, in each switching circuit 10, the second main terminal of the second switching element Q2 is connected to the first main terminal of the third switching element Q3. In each switching circuit 10, the second main terminal of the third switching element Q3 is connected to the first main terminal of the fourth switching element Q4, and the second main terminal of the fourth switching element Q4 is connected to the negative terminal of the DC power supply section 3. Connected to N1.
  • the third connection point 13 between the second switching element Q2 and the third switching element Q3 in the switching circuit 10U is connected to the output terminal 41U. Further, in the inverter circuit 1V, the third connection point 13 between the second switching element Q2 and the third switching element Q3 in the switching circuit 10V is connected to the output terminal 41V. Further, in the inverter circuit 1W, the third connection point 13 between the second switching element Q2 and the third switching element Q3 in the switching circuit 10W is connected to the output terminal 41W.
  • the U phase of the AC load RA1 is connected to the third connection point 13 of the inverter circuit 1U via the output terminal 41U.
  • the V phase of the AC load RA1 is connected to the third connection point 13 of the inverter circuit 1V via the output terminal 41V.
  • the W phase of the AC load RA1 is connected to the third connection point 13 of the inverter circuit 1W via the output terminal 41W.
  • the anode of the first diode D1 is connected to the second main terminal (source terminal) of the first switching element Q1, and the cathode of the first diode D1 is connected to the first main terminal of the first switching element Q1. (drain terminal). Furthermore, in each inverter circuit 1, the anode of the second diode D2 is connected to the second main terminal (source terminal) of the second switching element Q2, and the cathode of the second diode D2 is connected to the first main terminal of the second switching element Q2. Connected to the main terminal (drain terminal).
  • the anode of the third diode D3 is connected to the second main terminal (source terminal) of the third switching element Q3, and the cathode of the third diode D3 is connected to the first main terminal of the third switching element Q3. Connected to the main terminal (drain terminal).
  • the anode of the fourth diode D4 is connected to the second main terminal (source terminal) of the fourth switching element Q4, and the cathode of the fourth diode D4 is connected to the first main terminal of the fourth switching element Q4. Connected to the main terminal (drain terminal).
  • the first diode D1 may be replaced by a parasitic diode of a MOSFET that constitutes the first switching element Q1.
  • the second diode D2 may be replaced by a parasitic diode of a MOSFET that constitutes the second switching element Q2.
  • the third diode D3 may be replaced by a parasitic diode of a MOSFET that constitutes the third switching element Q3.
  • the fourth diode D4 may be replaced by a parasitic diode of a MOSFET that constitutes the fourth switching element Q4.
  • the cathode of the fifth diode D5 is connected to the first connection point 11 between the first switching element Q1 and the second switching element Q2. Further, the anode of the fifth diode D5 is connected to the intermediate potential point M1 of the DC power supply section 3.
  • the "intermediate potential point M1" is a point at which the potential is intermediate between the potential of the positive electrode P1 and the potential of the negative electrode N1 of the DC power supply unit 3.
  • the intermediate potential point M1 is connected to the ground, so the potential of the intermediate potential point M1 is 0V. In this case, assuming that the voltage across the DC power supply section 3 is Vdc, the potential of the positive electrode P1 is Vdc/2, and the potential of the negative electrode N1 is -Vdc/2.
  • the cathode of the sixth diode D6 is connected to the intermediate potential point M1.
  • the anode of the sixth diode D6 is connected to the second connection point 12 between the third switching element Q3 and the fourth switching element Q4.
  • the plurality of first gate drivers 61 correspond one-to-one to the plurality of first switching elements Q1.
  • the plurality of first gate drivers 61 are connected to the control terminals of the corresponding first switching elements Q1.
  • the plurality of first gate drivers 61 drive corresponding first switching elements Q1.
  • the plurality of first gate drivers 61 are connected to the control section 60.
  • the control unit 60 outputs a plurality of first control signals S1 (see FIG. 2) corresponding one-to-one to the plurality of first gate drivers 61.
  • Each of the plurality of first gate drivers 61 controls on/off of the first switching element Q1 based on the applied first control signal S1.
  • the plurality of second gate drivers 62 correspond one-to-one to the plurality of second switching elements Q2.
  • the plurality of second gate drivers 62 are connected to the control terminals of the corresponding second switching elements Q2.
  • the plurality of second gate drivers 62 drive corresponding second switching elements Q2.
  • the plurality of second gate drivers 62 are connected to the control section 60.
  • the control unit 60 outputs a plurality of second control signals S2 (see FIG. 2) corresponding one-to-one to the plurality of second gate drivers 62.
  • Each of the plurality of second gate drivers 62 controls on/off of the second switching element Q2 based on the applied second control signal S2.
  • the plurality of third gate drivers 63 correspond one-to-one to the plurality of third switching elements Q3.
  • the plurality of third gate drivers 63 are connected to the control terminals of the corresponding third switching elements Q3.
  • the plurality of third gate drivers 63 drive corresponding third switching elements Q3.
  • the plurality of third gate drivers 63 are connected to the control section 60.
  • the control unit 60 outputs a plurality of third control signals S3 (see FIG. 2) corresponding one-to-one to the plurality of third gate drivers 63.
  • Each of the plurality of third gate drivers 63 controls on/off of the third switching element Q3 based on the applied third control signal S3.
  • the plurality of fourth gate drivers 64 correspond one-to-one to the plurality of fourth switching elements Q4.
  • the plurality of fourth gate drivers 64 are connected to the control terminals of the corresponding fourth switching elements Q4.
  • the plurality of fourth gate drivers 64 drive corresponding fourth switching elements Q4.
  • the plurality of fourth gate drivers 64 are connected to the control section 60.
  • the control unit 60 outputs a plurality of fourth control signals S4 (see FIG. 2) corresponding one-to-one to the plurality of fourth gate drivers 64.
  • Each of the plurality of fourth gate drivers 64 controls on/off of the fourth switching element Q4 based on the applied fourth control signal S4.
  • the plurality of first bootstrap circuits 71 correspond to the plurality of first gate drivers 61 on a one-to-one basis.
  • the plurality of first bootstrap circuits 71 supply voltage to the corresponding first gate drivers 61.
  • Each of the plurality of first bootstrap circuits 71 includes a diode D17, a resistor R17, and a capacitor C17 (also referred to as a boost capacitor C17).
  • the anode of the diode D17 is connected to the positive terminal of the power supply section 9, and the cathode of the diode D17 is connected to the first end of the capacitor C17 via the resistor R17.
  • the first end of the capacitor C17 is connected to the high potential side power supply terminal 61H (see FIG.
  • the first bootstrap circuit 71 supplies the first gate driver 61 with a voltage necessary to turn on the first switching element Q1 in the first gate driver 61.
  • Each of the plurality of first bootstrap circuits 71 further includes a Zener diode Z17 connected in parallel to the capacitor C17.
  • the plurality of second bootstrap circuits 72 correspond to the plurality of second gate drivers 62 on a one-to-one basis.
  • the plurality of second bootstrap circuits 72 supply voltages to the corresponding second gate drivers 62.
  • Each of the plurality of second bootstrap circuits 72 includes a diode D27, a resistor R27, and a capacitor C27 (also referred to as a boost capacitor C27).
  • the anode of the diode D27 is connected to the positive terminal of the power supply section 9, and the cathode of the diode D27 is connected to the first end of the capacitor C27 via the resistor R27.
  • the first end of the capacitor C27 is connected to the high potential side power supply terminal 62H (see FIG.
  • the second bootstrap circuit 72 supplies the second gate driver 62 with a voltage necessary to turn on the second switching element Q2 in the second gate driver 62.
  • Each of the plurality of second bootstrap circuits 72 further includes a Zener diode Z27 connected in parallel to the capacitor C27.
  • the plurality of third bootstrap circuits 73 correspond to the plurality of third gate drivers 63 on a one-to-one basis.
  • the plurality of third bootstrap circuits 73 supply voltage to the corresponding third gate drivers 63.
  • Each of the plurality of third bootstrap circuits 73 includes a diode D37, a resistor R37, and a capacitor C37 (also referred to as a boost capacitor C37).
  • the anode of the diode D37 is connected to the positive terminal of the power supply section 9, and the cathode of the diode D37 is connected to the first end of the capacitor C37 via the resistor R37.
  • the first end of the capacitor C37 is connected to the high potential power supply terminal 63H (see FIG.
  • the third bootstrap circuit 73 supplies the third gate driver 63 with a voltage necessary to turn on the third switching element Q3 in the third gate driver 63.
  • Each of the plurality of third bootstrap circuits 73 further includes a Zener diode Z37 connected in parallel to the capacitor C37.
  • the power supply section 9 includes a plurality (three) of first bootstrap circuits 71, a plurality (three) of second bootstrap circuits 72, a plurality (three) of third bootstrap circuits 73, and a plurality (three) of third bootstrap circuits 73.
  • a voltage is supplied to the fourth gate driver 64.
  • the power supply unit 9 is, for example, a DC power supply including an isolated DC-DC converter 91.
  • the positive side terminal of the power supply unit 9 is connected to the high potential side power supply terminal 64H (see FIG. 3) of each of the plurality of fourth gate drivers 64, and the negative side terminal of the power supply unit 9 is connected to the high potential side power supply terminal 64H (see FIG. 3) of each of the plurality of fourth gate drivers 64. It is connected to the low potential side power supply terminal 64L (see FIG. 3) of each driver 64.
  • the control unit 60 controls a plurality of first gate drivers 61 , a plurality of second gate drivers 62 , a plurality of third gate drivers 63 , and a plurality of fourth gate drivers 64 . Thereby, the control unit 60 controls the plurality of first switching elements Q1, the plurality of second switching elements Q2, the plurality of third switching elements Q3, and the plurality of fourth switching elements Q4.
  • the main body that executes the control unit 60 includes a computer system.
  • a computer system includes one or more computers.
  • a computer system mainly consists of a processor and a memory as hardware.
  • the function of the control unit 60 as an execution entity in the present disclosure is realized by the processor executing a program recorded in the memory of the computer system.
  • the program may be pre-recorded in the computer system's memory, or may be provided via a telecommunications line, or may be stored in a non-temporary storage device such as a memory card, optical disk, hard disk drive (magnetic disk), etc. that can be read by the computer system. It may also be provided recorded on a digital recording medium.
  • a processor of a computer system is composed of one or more electronic circuits including a semiconductor integrated circuit (IC) or a large-scale integrated circuit (LSI).
  • the plurality of electronic circuits may be integrated into one chip, or may be provided in a distributed manner over a plurality of chips.
  • a plurality of chips may be integrated into one device, or may be distributed and provided in a plurality of devices.
  • the control unit 60 receives a plurality of (three) first control signals S1 (see FIG. 2) for controlling a plurality of (three) first switching elements Q1 and a plurality of (three) second switching elements Q2.
  • a plurality of (three) second control signals S2 for controlling the plurality of third switching elements Q3, and a plurality of (three) third control signals S3 (see FIG. 2) for controlling the plurality of third switching elements Q3.
  • a plurality of (three) fourth control signals S4 for controlling the plurality of (three) fourth switching elements Q4. Note that, in FIG. 2, only one inverter circuit 1 among the three inverter circuits 1 (see FIG. 1) is illustrated, and illustration of the remaining two inverter circuits 1 is omitted.
  • FIG. 2 a plurality of first gate drivers 61, a plurality of second gate drivers 62, a plurality of third gate drivers 63, a plurality of fourth gate drivers 64, and a plurality of first gate drivers 61 in FIG.
  • the illustration of the bootstrap circuit 71, the plurality of second bootstrap circuits 72, the plurality of third bootstrap circuits 73, and the power supply section 9 is omitted. Further, in FIG. 3, only one inverter circuit 1 among the three inverter circuits 1 (see FIG. 1) is illustrated, and illustration of the remaining two inverter circuits 1 is omitted. 3, two first gate drivers 61, two second gate drivers 62, two third gate drivers 63, two fourth gate drivers 64, and two first The illustration of the bootstrap circuit 71, two second bootstrap circuits 72, and two third bootstrap circuits 73 is omitted.
  • the three first control signals S1 are a first control signal S1U that controls the first switching element Q1 of the switching circuit 10U, a first control signal S1V that controls the first switching element Q1 of the switching circuit 10V, and a first control signal S1V that controls the first switching element Q1 of the switching circuit 10V. and a first control signal S1W that controls the first switching element Q1.
  • the three second control signals S2 include a second control signal S2U that controls the second switching element Q2 of the switching circuit 10U, a second control signal S2V that controls the second switching element Q2 of the switching circuit 10V, and a second control signal S2V that controls the second switching element Q2 of the switching circuit 10V. and a second control signal S2W that controls the second switching element Q2.
  • the three third control signals S3 include a third control signal S3U that controls the third switching element Q3 of the switching circuit 10U, a third control signal S3V that controls the third switching element Q3 of the switching circuit 10V, and a third control signal S3V that controls the third switching element Q3 of the switching circuit 10V. and a third control signal S3W that controls the third switching element Q3.
  • the three fourth control signals S4 include a fourth control signal S4U that controls the fourth switching element Q4 of the switching circuit 10U, a fourth control signal S4V that controls the fourth switching element Q4 of the switching circuit 10V, and a fourth control signal S4V that controls the fourth switching element Q4 of the switching circuit 10V. and a fourth control signal S4W that controls the fourth switching element Q4.
  • Each of the plurality of first control signals S1, the plurality of second control signals S2, the plurality of third control signals S3, and the plurality of fourth control signals S4 have, for example, a potential level at a first potential level (hereinafter also referred to as low level). This is a signal that changes between a second potential level (hereinafter also referred to as a high level) that is higher than the first potential level.
  • the first potential level is, for example, 0V
  • the second potential level is a potential level higher than the gate threshold voltage of the MOSFET.
  • the first potential level is The second potential level is a potential level for turning off the switching element corresponding to the control signal, and the second potential level is a potential level for turning on the switching element corresponding to the control signal.
  • Each of the plurality of first switching elements Q1 is in an on state when the corresponding first control signal S1 is at a high level, and is in an off state when it is at a low level. Further, each of the plurality of second switching elements Q2 is turned on when the corresponding second control signal S2 is at a high level, and turned off when the corresponding second control signal S2 is at a low level. Furthermore, each of the plurality of third switching elements Q3 is turned on when the corresponding third control signal S3 is at a high level, and turned off when the corresponding third control signal S3 is at a low level. Further, each of the plurality of fourth switching elements Q4 is turned on when the corresponding fourth control signal S4 is at a high level, and turned off when the corresponding fourth control signal S4 is at a low level.
  • each of the plurality of inverter circuits 1 is controlled to the first switching state, the second switching state, or the third switching state. That is, in the multilevel inverter 100, in each of the three inverter circuits 1U, 1V, and 1W, the switching state of the switching circuit 10 is one of the first switching state, the second switching state, and the third switching state. controlled by.
  • the first switching state, the second switching state, and the third switching state differ in the combinations of on/off states of the first to fourth switching elements Q1 to Q4.
  • the output voltage in the first switching state, the output voltage in the second switching state, and the output voltage in the third switching state are different from each other.
  • the potential level of the output voltage changes in three levels depending on the states of the first to fourth switching elements Q1 to Q4.
  • the output voltage of the U-phase inverter circuit 1U, the output voltage of the V-phase inverter circuit 1V, and the output voltage of the W-phase inverter circuit 1W are out of phase with each other. different.
  • the first switching state is a combination in which both the first switching element Q1 and the second switching element Q2 are in the on state, and both the third switching element Q3 and the fourth switching element Q4 are in the off state.
  • Each of the plurality of inverter circuits 1 can output an output voltage at the potential level of the positive electrode P1 of the DC power supply section 3 when controlled to the first switching state.
  • the potential of the third connection point 13 becomes the potential level of the positive electrode P1 of the DC power supply section 3 (for example, Vdc/2).
  • the second switching state is a combination in which both the first switching element Q1 and the fourth switching element Q4 are in the off state, and both the second switching element Q2 and the third switching element Q3 are in the on state.
  • Each of the plurality of inverter circuits 1 can output an output voltage at the potential level of the intermediate potential point M1 of the DC power supply section 3 when controlled to the second switching state.
  • the potential at the third connection point 13 becomes the potential level (for example, 0) of the intermediate potential point M1.
  • the third switching state is a combination in which both the first switching element Q1 and the second switching element Q2 are in the off state, and both the third switching element Q3 and the fourth switching element Q4 are in the on state.
  • Each of the plurality of inverter circuits 1 can output an output voltage at the potential level of the negative electrode N1 of the DC power supply section 3 when controlled to the third switching state.
  • the potential at the third connection point 13 becomes the potential level of the negative electrode N1 of the DC power supply section 3 (for example, ⁇ Vdc/2).
  • the capacitor C17 of the first bootstrap circuit 71 is connected to the first gate driver 61 so that the first gate driver 61 turns on the first switching element Q1. Necessary voltage is supplied. Therefore, as shown in FIG. - Discharged on the discharge path Ru1 of the capacitor C17. As a result, in the first bootstrap circuit 71, the voltage across the capacitor C17 decreases over time.
  • the capacitor C27 of the second bootstrap circuit 72 is connected to the second gate driver 62 so that the second gate driver 62 turns on the second switching element Q2. Necessary voltage is supplied. Therefore, the electric charge of the capacitor C27 of the second bootstrap circuit 72 is transferred to the discharge path Ru2 of the capacitor C27 - the high potential power supply terminal 62H of the second gate driver 62 - the low potential power supply terminal 62L of the second gate driver 62 - the discharge path Ru2 of the capacitor C27. is discharged. As a result, in the second bootstrap circuit 72, the voltage across the capacitor C27 decreases over time.
  • the capacitor C17 is charged by the capacitor C27 if the first condition is satisfied.
  • the voltage across the capacitor C17 is Vo1
  • the voltage across the capacitor C27 is Vo2
  • the voltage across the diode D17 is Vd1
  • the voltage across the resistor R17 is VR1
  • the voltage across the second switching element Q2 is Vd1.
  • the first condition is Vo2>(Vo1+Vd1+VR1+Vf2).
  • a charging path Ru21 for charging the capacitor C17 by the capacitor C27 is a path of the capacitor C27, the resistor R27, the diode D17, the resistor R17, the capacitor C17, the first connection point 11, the second switching element Q2, and the capacitor C27.
  • the switching circuit 10 of the inverter circuit 1 when the switching circuit 10 of the inverter circuit 1 is in the second switching state, for example, as shown in FIG. 13-A current flows through the path of the output terminal 41 (the path indicated by the thick solid arrow), and the voltage value of the output voltage to the AC load RA1 becomes zero. More specifically, when the switching circuits 10U, 10V, and 10W are in the second switching state, the third switching state, and the third switching state, respectively, the intermediate potential point M1 of the DC power supply unit 3 - the midpoint potential point M1 of the inverter circuit 1U A current flows through the path from the 5 diode D5 to the second switching element Q2 of the switching circuit 10U to the third connection point 13 to the output terminal 41.
  • the switching circuit 10 of the inverter circuit 1 when the switching circuit 10 of the inverter circuit 1 is in the second switching state, for example, as shown in FIG. A current may flow through the path D6 (the path indicated by the thick broken line arrow), and the voltage value of the output voltage to the AC load RA1 may become zero. More specifically, when the switching circuits 10U, 10V, and 10W are in the second switching state, the second switching state, and the first switching state, respectively, in the inverter circuit 1U, the output terminal 41-third connection point 13- A current flows through the path of the third switching element Q3, the second connection point 12, and the sixth diode D6 (the path indicated by the thick broken line arrow), and the voltage value of the output voltage to the AC load RA1 becomes zero.
  • the capacitor C27 of the second bootstrap circuit 72 is connected to the second gate driver 62 so that the second gate driver 62 turns on the second switching element Q2. Necessary voltage is supplied. Therefore, as shown in FIG. 5, the charge on the capacitor C27 of the second bootstrap circuit 72 is as follows: - Discharged on the discharge path Ru2 of the capacitor C27. Further, when the switching circuit 10 of the inverter circuit 1 is in the second switching state, the capacitor C37 of the third bootstrap circuit 73 is connected to the third gate driver 63 so that the third gate driver 63 turns on the third switching element Q3. Necessary voltage is supplied.
  • the electric charge of the capacitor C37 of the third bootstrap circuit 73 is transferred to the discharge path Ru3 of the capacitor C37 - the high potential power supply terminal 63H of the third gate driver 63 - the low potential power supply terminal 63L of the third gate driver 63 - the discharge path Ru3 of the capacitor C37. is discharged.
  • the capacitor C27 is charged by the capacitor C37 when the second condition is satisfied, and the capacitor C17 is charged by the capacitor C27 when the third condition is satisfied.
  • the voltages across the capacitors C17, C27, and C37 are Vo1, Vo2, and Vo3
  • the voltages across the diodes D17 and D27 are Vd1 and Vd2
  • the voltages across the resistors R17 and R27 are VR1, Vd1, and Vd2, respectively.
  • VR2 is Vf2 and Vf3 are the voltages across the second switching element Q2 and third switching element Q3, respectively
  • the second condition is Vo3>(Vo2+Vd2+VR2+Vf3).
  • a charging path Ru32 for charging the capacitor C27 by the capacitor C37 is a path from the capacitor C37 to the resistor R37 to the diode D27 to the resistor R27 to the capacitor C27 to the third connection point 13 to the third switching element Q3 to the capacitor C37.
  • a charging path Ru21 for charging the capacitor C17 by the capacitor C27 is a path of the capacitor C27, the resistor R27, the diode D17, the resistor R17, the capacitor C17, the first connection point 11, the second switching element Q2, and the capacitor C27.
  • the switching circuit 10 of the inverter circuit 1 when the switching circuit 10 of the inverter circuit 1 is in the third switching state, as shown in FIG. A current flows through the path of the terminal 41, and the voltage value of the output voltage to the AC load RA1 becomes -Vdc/2. Furthermore, when the switching circuit 10 of the inverter circuit 1 is in the third switching state, the capacitor C27 of the second bootstrap circuit 72 (see FIG. 1) is charged by the capacitor C37, so the voltage of the capacitor C27 increases over time. , the capacitor C27 becomes fully charged. Further, when the switching circuit 10 of the inverter circuit 1 is in the third switching state, the capacitor C37 of the third bootstrap circuit 73 is connected to the third gate driver 63 so that the third gate driver 63 turns on the third switching element Q3.
  • the electric charge of the capacitor C37 of the third bootstrap circuit 73 is transferred to the discharge path Ru3 of the capacitor C37 - the high potential power supply terminal 63H of the third gate driver 63 - the low potential power supply terminal 63L of the third gate driver 63 - the discharge path Ru3 of the capacitor C37. is discharged. Further, when the switching circuit 10 of the inverter circuit 1 is in the third switching state, the capacitor C37 is charged by the power supply section 9 when the fourth condition is satisfied, and the capacitor C27 is charged by the capacitor C37 when the fifth condition is satisfied. . As shown in FIG.
  • the voltage across the power supply section 9 is Voo
  • the voltages across the capacitors C27 and C37 are Vo2 and Vo3
  • the voltages across the diodes D27 and D37 are Vd2 and Vd3
  • the resistors R27 and R37 are respectively
  • the fourth condition is Voo>(Vo3+Vd3+VR3+Vf4)
  • the fifth condition is Vo3>(Vo2+Vd2+VR2+Vf3).
  • a charging path Ru93 for charging the capacitor C37 by the power supply section 9 includes the positive side terminal of the power supply section 9 - the diode D37 - the resistor R37 - the capacitor C37 - the second connection point 12 - the fourth switching element Q4 - the negative side terminal of the power supply section 9. This is the route.
  • a charging path Ru32 for charging the capacitor C27 by the capacitor C37 is a path from the capacitor C37 to the resistor R37 to the diode D27 to the resistor R27 to the capacitor C27 to the third connection point 13 to the third switching element Q3 to the capacitor C37.
  • the control unit 60 generates first to fourth control signals S1U to S4U and first to fourth control signals based on voltage commands Vu, Vv, and Vw (see FIG. 8) regarding the output voltages of the inverter circuits 1U, 1V, and 1W, respectively.
  • Signals S1V to S4V and first to fourth control signals S1W to S4W are generated.
  • the first to fourth control signals S1U to S4U are the first to fourth control signals S1 to S4 for the first to fourth switching elements Q1 to Q4 of the inverter circuit 1U.
  • the first to fourth control signals S1V to S4V are the first to fourth control signals S1 to S4 for the first to fourth switching elements Q1 to Q4 of the inverter circuit 1V.
  • the first to fourth control signals S1W to S4W are the first to fourth control signals S1 to S4 for the first to fourth switching elements Q1 to Q4 of the inverter circuit 1W.
  • the voltage command Vu, the voltage command Vv, and the voltage command Vw are, for example, sinusoidal signals whose phases differ by 120 degrees, and their respective values (voltage command values) change over time. Change. Note that the length of one cycle of each of the voltage command Vu, voltage command Vv, and voltage command Vw is the same.
  • the control unit 60 may perform PI (Proportional Integral) control of the voltage commands Vu, Vv, and Vw based on information output from the detection unit 8 (see FIG. 1) that detects the state of the AC load RA1.
  • PI Proportional Integral
  • the information output from the detection unit 8 is, for example, the detection results of a plurality of current sensors that detect the output currents flowing in each of the U phase, V phase, and W phase of the AC load RA1. and information on the detection results of an encoder that detects the rotation speed, rotation angle, etc. of the three-phase motor.
  • the operation of one of the three inverter circuits 1 (for example, the U-phase inverter circuit 1U) will be described.
  • the operations of the V-phase inverter circuit 1V and the W-phase inverter circuit 1W are similar to the operations of the U-phase inverter circuit 1U.
  • the output voltage of the U-phase inverter circuit 1U, the output voltage of the V-phase inverter circuit 1V, and the output voltage of the W-phase inverter circuit 1W have different phases.
  • the control unit 60 controls the plurality of first gate drivers 61, the plurality of second gate drivers 62, the plurality of third gate drivers 63, and the plurality of fourth gate drivers 64 by performing voltage vector control.
  • the control unit 60 stores in advance a first group of voltage vectors in the first vector space and a second group of voltage vectors in a second vector space different from the first vector space.
  • first group of voltage vectors will be explained with reference to FIGS. 9 to 12A, and then the second group of voltage vectors will be explained with reference to FIG. 12B.
  • Each of the first group of voltage vectors is determined by a combination of potential levels at the connection point (third connection point 13) between the second switching element Q2 and the third switching element Q3 of the plurality of inverter circuits 1.
  • the first group of voltage vectors includes the switching state of the switching circuit 10U corresponding to the U phase, the switching state of the switching circuit 10V corresponding to the V phase, the switching state of the switching circuit 10W corresponding to the W phase, It is determined by
  • the first vector space is a three-level voltage vector space as shown in FIG. 9, and each includes 24 equilateral triangular sectors.
  • the first group of voltage vectors includes three zero vectors V0p, V0n, and V0o, each having a magnitude of zero. Further, the first group of voltage vectors includes six voltage vectors V1, V2, V3, V4, V5, and V6, each having a magnitude of (2/3) 1/2 ⁇ 2 Vdc and having different directions. Furthermore, the first group of voltage vectors includes 12 voltage vectors V7p, V7n, V8p, V8n, V9p, V9n, V10p, V10n, V11p, each having a magnitude of (2/3) 1/2 ⁇ Vdc, Contains V11n, V12p, and V12n.
  • the first group of voltage vectors includes six voltage vectors V13, V14, V15, V16, V17, each having a magnitude of (2/3) 1/2 ⁇ 3 1/2 ⁇ Vdc and having different directions. Including V18.
  • the angle between two adjacent voltage vectors among six voltage vectors V1, V2, V3, V4, V5, and V6 is 60 degrees.
  • the angle between two adjacent voltage vectors among the six voltage vectors V13, V14, V15, V16, V17, and V18 is 60 degrees.
  • the first group of voltage vectors represents the first switching state, the second switching state, and the third switching state with the symbols “P”, “0”, and “N”, respectively, and represents the U phase, V phase, W phase, and When written in order of phase, it can be expressed as shown in FIGS. 10 to 12A.
  • the three zero vectors V0p, V0n, and V0o in the first group of voltage vectors can be expressed as V0p[PPP], V0n[NNN], and V0o[000], respectively.
  • V0p[PPP] with respect to the zero vector V0p, the switching state of the U-phase switching circuit 10U is "P", the switching state of the V-phase switching circuit 10V is "P”, and the switching state of the W-phase switching circuit This represents that the switching state of 10W is "P".
  • a voltage vector appended with "p” such as V10p includes "P” as a switching state and does not include "N” as a switching state. This point is the same below.
  • a voltage vector with an "n” attached such as V10n, includes “N” as a switching state and does not include “P” as a switching state. This point is the same below. Further, a voltage vector with an “o” attached, such as V10o, includes “0” as a switching state, and does not include “P” or “N” as a switching state.
  • the switching state of the switching circuit 10 is "P"
  • the potential of the third connection point 13 in the switching circuit 10 becomes the potential of the positive electrode P1 of the DC power supply section 3.
  • the switching state of the switching circuit 10 is "N”
  • the potential of the third connection point 13 in the switching circuit 10 becomes the potential of the negative electrode N1 of the DC power supply section 3.
  • the switching state of the switching circuit 10 is "0" the potential of the third connection point 13 in the switching circuit 10 becomes the potential of the intermediate potential point M1 of the DC power supply section 3.
  • the six voltage vectors V1, V2, V3, V4, V5, and V6 in the first group of voltage vectors are V1[PNN], V2[PPN], V3[NPN], V4[NPP], and V5, respectively. [NNP], V6[PNP].
  • Voltage vectors without any "o” include “P” and "N” as three-phase switching states.
  • V7p, V7n, V8p, V8n, V9p, V9n, V10p, V10n, V11p, V11n, V12p, and V12n in the first group of voltage vectors are V7p[P00] and V7n[0NN], respectively.
  • V13, V14, V15, V16, V17, and V18 in the first group of voltage vectors are V13[P0N], V14[0PN], V15[NP0], V16[N0P], and V17, respectively. [0NP], V18[PN0].
  • the control unit 60 converts the instantaneous value of the command voltage regarding the output voltage of each of the plurality of inverter circuits 1 into a command voltage vector V * (see FIG. 11). If the d-axis component of the command voltage vector V * on the orthogonal d-q coordinates is Vd, and the q-axis component of the command voltage vector V * on the orthogonal d-q coordinates is Vq, then the command voltage vector V * is It can be determined using equation (1).
  • the control unit 60 selects a first voltage vector VV1, a second voltage vector VV2, and a third voltage vector VV3 (see FIG. 12A) that are adjacent to the command voltage vector V * from among the first group of voltage vectors.
  • the first voltage vector VV1 has a reference size among the plurality of voltage vectors and is the voltage vector closest to the command voltage vector V * .
  • the reference size is, for example, (2/3) 1/2 ⁇ Vdc. Therefore, the plurality of voltage vectors are 12 voltage vectors V7p[P00], V7n[0NN], V8p[PP0], V8n[00N], V9p as voltage vectors (reference vectors) whose magnitude is the reference magnitude.
  • the angle between the first voltage vector VV1 closest to the command voltage vector V * and the command voltage vector V * is smaller than 30 degrees.
  • the first voltage vector VV1 is the voltage vector V8p[PP0] and the voltage vector V8n[00N].
  • the second voltage vector VV2 is the voltage vectors V7p[P00] and V7n[0NN].
  • the third voltage vector VV3 is the voltage vector V13[P0N].
  • Each of the second group of voltage vectors is determined by a combination of potential levels at the connection point (third connection point 13) between the second switching element Q2 and the third switching element Q3 of the plurality of inverter circuits 1.
  • the second group of voltage vectors includes the switching state of the switching circuit 10U corresponding to the U phase, the switching state of the switching circuit 10V corresponding to the V phase, the switching state of the switching circuit 10W corresponding to the W phase, It is determined by
  • the second vector space is a level vector space as shown in FIG. 12B, and each includes six equilateral triangular sectors. The number of voltage vectors included in the second group of voltage vectors is nine.
  • the second group of voltage vectors includes three zero vectors V0p[PPP], V0n[NNN], and V0o[000], and six voltage vectors V1[PNN] and V2[PPN]. , V3[NPN], V4[NPP], V5[NNP], and V6[PNP].
  • the representation of the second group of voltage vectors is similar to the representation of the first group of voltage vectors.
  • the control unit 60 converts the combination of the first voltage vector VV1, second voltage vector VV2, and third voltage vector VV3 in the first vector space (see FIG. 12A) into a zero vector and a command voltage in the second vector space.
  • the combination is changed to a fourth voltage vector VV4 and a fifth voltage vector VV5 adjacent to the vector V * .
  • the zero vector at this time is the zero vector V0n[NNN] of the combination in which the potential level of the third connection point 13 between the second switching element Q2 and the third switching element Q3 of the plurality of inverter circuits 1 is a negative potential.
  • the zero vector V0p[PPP] is a combination of potentials.
  • the angle between the fourth voltage vector VV4 closest to the command voltage vector V * and the command voltage vector V * is smaller than 30 degrees.
  • the control unit 60 controls zero vectors V0n[NNN], V0p[PPP], a fourth voltage vector VV4 (in the example of FIG. 12B, voltage vector V2[PPN]), and a fifth voltage vector VV5 in the second vector space.
  • the voltage vector V1 [PNN] and the plurality of first gate drivers 61 within a predetermined control period Ts are arranged to match the composite vector of the command voltage vector V * .
  • the predetermined control period Ts is, for example, one period of the carrier signal.
  • the combination of the first voltage vector VV1, the second voltage vector VV2, and the third voltage vector VV3 in the first vector space is the zero vector, the fourth voltage vector VV4, and the fifth voltage vector VV5 in the second vector space.
  • the first voltage vector VV1 in the example of FIG. 12A, voltage vector V8p[PP0] and voltage vector V8n[00N]
  • the second voltage vector VV2 voltage vector V7p[P00] and voltage vector V7n) [0NN]
  • the third voltage vector VV3 in the example of FIG.
  • voltage vector V13[P0N]) is made to match the command voltage vector V * .
  • the control period Ts is one period of the carrier signal.
  • the switching state of only one phase among the U phase, V phase, and W phase is "P ” and “0” or between “0” and “N”, and the same voltage vector is output twice within the control period Ts.
  • the distribution time of the first voltage vector VV1 (voltage vector V8p[PP0] and voltage vector V8n[00N]) with respect to the control period Ts is set as T0
  • the distribution time of the third voltage vector VV3 (voltage vector V13[P0N]) is The case where the distribution time is T1 and the distribution time of the second voltage vector VV2 (voltage vector V7p[P00]) is T2 is illustrated.
  • T0, T1, and T2 if the voltage vectors at the vertices of an equilateral triangle surrounding the command voltage vector V * are Va, Vb, and Vc, the magnitude of the command voltage vector V * is V, and the angle is ⁇ , then the formula (2 ) and formula (3) are determined.
  • the voltage vector Va is the first voltage vector VV1 (voltage vectors V8p[PP0] and V8n[00N])
  • the voltage vector Vb is the third voltage vector VV3 (voltage vector V13[P0N]).
  • the voltage vector Vc is the second voltage vector VV2 (voltage vector V7p[P00]).
  • the second switching element Q2 is in the on state during the entire period within the control period Ts, as shown in FIG. As a result, the voltage drop width of the second bootstrap circuit 72 becomes large.
  • the control unit 60 of the multilevel inverter 100 within one cycle of the carrier signal, for example, as shown in FIG.
  • the voltage vectors are output in the following order: voltage vector V2[PPN] ⁇ zero vector V0p[PPP] ⁇ zero vector V0p[PPP] ⁇ voltage vector V2[PPN] ⁇ voltage vector V1[PNN] ⁇ zero vector V0n[NNN].
  • the distribution time of the zero vector (zero vector V0n [NNN] and zero vector V0p [PPP]) with respect to the control period Ts is T0
  • the distribution time of the fifth voltage vector VV5 (voltage vector V1 [PNN])
  • the distribution time of the fourth voltage vector VV4 (voltage vector V2 [PPN]) is T2.
  • T0, T1, and T2 if the voltage vectors at the vertices of the equilateral triangle surrounding the command voltage vector V * are Va, Vb, and Vc, and the magnitude of the command voltage vector V * is V and the angle is ⁇ , then the above equations are obtained.
  • T0, T1, and T2 are determined so as to satisfy (2) and equation (3).
  • the voltage vector Va is a zero vector (zero vector V0n[NNN] and zero vector V0p[PPP]), and the voltage vector Vb is the fifth voltage vector VV5 (voltage vector V1[PNN]). ), and the voltage vector Vc is the fourth voltage vector VV4 (voltage vector V2 [PPN]).
  • the control unit 60 converts the combination of the first voltage vector VV1, second voltage vector VV2, and third voltage vector VV3 in the comparative example into a zero vector (zero vector V0n [NNN] and zero vector V0p [PPP]) Since the combination is changed to the fourth voltage vector VV4 (voltage vector V2[PPN] in the example of FIG. 15) and the fifth voltage vector VV5 (voltage vector V1[PNN] in the example of FIG. 15), the combination shown in FIG. Thus, a period in which the U-phase switching state is "N" can be generated. As a result, in the multilevel inverter 100 according to the first embodiment, as shown in FIG.
  • both the first switching element Q1 and the second switching element Q2 are in the OFF state, and the third switching element Q3 and the fourth switching element A third switching state can occur in which both Q4 are in the on state. Therefore, the multilevel inverter 100 according to the first embodiment can suppress the voltage drop of the capacitor C27 of the second bootstrap circuit 72.
  • the order of the voltage vectors within the control period Ts may differ depending on the initial value of the carrier signal at the start of the control period Ts.
  • voltage vector V8p[PP0] ⁇ voltage vector V7p[P00] ⁇ voltage vector V13[P0N] ⁇ voltage vector V8n[00N] ⁇ voltage vector V8n[00N] ⁇ voltage vector V13[P0N] ⁇ voltage vector The voltage vectors are output in the order of V7p[P00] ⁇ voltage vector V8p[PP0].
  • FIG. 17 as in the example of FIG.
  • the distribution time of voltage vectors V8p and V8n is T0
  • the distribution time of voltage vector V13 is T1
  • the distribution time of voltage vectors V7p and V7n is T2.
  • An example is shown below. In this case, as shown in FIG. 18, the third switching state does not occur during the entire period within the control period Ts, and the voltage drop width of the second bootstrap circuit 72 becomes large.
  • the zero vector V0p[PPP] ⁇ voltage vector V2[PPN] ⁇ The voltage vectors are output in the following order: voltage vector V1[PNN] ⁇ zero vector V0n[NNN] ⁇ zero vector V0n[NNN] ⁇ voltage vector V1[PNN] ⁇ voltage vector V2[PPN] ⁇ zero vector V0p[PPP].
  • the first voltage vector VV1 (voltage vector V8p[PP0] and voltage vector V8n[00N]), second voltage vector VV2 (voltage vector V7p[P00]), and third voltage vector in the example of FIG. VV3 (voltage vector V13[P0N]) is combined with zero vector (zero vector V0n[NNN] and zero vector V0p[PPP]) and fourth voltage vector VV4 (in the example of FIG. 18, voltage vector V2[PPN]). ) and the fifth voltage vector VV5 (in the example of FIG. 18, voltage vector V1 [PNN]), a period in which the switching state of the U phase is "N" is generated as shown in FIG. 19. can be done.
  • the multilevel inverter 100 according to the first embodiment can generate the third switching state within the control period Ts, as shown in FIG. 20. Therefore, the multilevel inverter 100 according to the first embodiment can suppress the voltage drop of the capacitor C27 of the second bootstrap circuit 72.
  • the control unit 60 controls the first voltage vector VV1, the second voltage vector VV2, and the third voltage.
  • the combination with the vector VV3 is not changed to the combination of the zero vector (V0n[NNN], V0p[PPP]), the fourth voltage vector VV4, and the fifth voltage vector VV5.
  • control unit 60 controls the plurality of first gate drivers so that the output voltage of each of the plurality of first bootstrap circuits 71 and the plurality of second bootstrap circuits 72 does not fall below a predetermined value. 61, a plurality of second gate drivers 62, a plurality of third gate drivers 63, and a plurality of fourth gate drivers 64.
  • the control unit 60 controls the first voltage vector VV1, the second voltage vector, which is adjacent to the command voltage vector V * , among the first group (27) of voltage vectors.
  • Each of the first group of voltage vectors is determined by a combination of potential levels at the third connection point 13 between the second switching element Q2 and the third switching element Q3 of the plurality of inverter circuits 1 in the first vector space.
  • the control unit 60 sets the first voltage vector VV1, the second voltage vector VV2, and the third voltage vector VV3 to zero among the second group of voltage vectors in a second vector space different from the first vector space.
  • Each of the second group of voltage vectors is determined by a combination of potential levels at the third connection point 13 between the second switching element Q2 and the third switching element Q3 of the plurality of inverter circuits 1.
  • the zero vectors V0n[NNN] and V0p[PPP] are the potential level of the third connection point 13 between the second switching element Q2 and the third switching element Q3 of the plurality of inverter circuits 1 among the voltage vectors of the second group.
  • the control unit 60 makes the composite vector of the zero vectors V0n[NNN], V0p[PPP], the fourth voltage vector VV4, and the fifth voltage vector VV5 match the command voltage vector V * in the second vector space.
  • the plurality of first gate drivers 61, the plurality of second gate drivers 62, the plurality of third gate drivers 63, and the plurality of fourth gate drivers 64 are controlled within a predetermined control period Ts.
  • the multilevel inverter 100 it is possible to suppress voltage drop in the bootstrap circuit. More specifically, according to this aspect, the voltage drop in the capacitor C17 of the plurality of first bootstrap circuits 71, the capacitor C27 of the plurality of second bootstrap circuits 72, and the capacitor C37 of the plurality of third bootstrap circuits 73 is reduced. It becomes possible to suppress this.
  • the DC-DC converter 91 included in the power supply section 9 supplies voltage to the plurality of fourth gate drivers 64 and the plurality of third bootstrap circuits 73.
  • the multilevel inverter 100 according to the first embodiment can be made smaller.
  • Embodiment 1 above is just one of various embodiments of the present disclosure.
  • the first embodiment described above can be modified in various ways depending on the design, etc., as long as the objective of the present disclosure can be achieved.
  • each of the plurality of first switching elements Q1, the plurality of second switching elements Q2, the plurality of third switching elements Q3, and the plurality of fourth switching elements Q4 are not limited to MOSFETs, but are, for example, IGBTs (Insulated Gate Bipolar Transistors).
  • the control terminal, the first main terminal, and the second main terminal in each of the plurality of first switching elements Q1, the plurality of second switching elements Q2, the plurality of third switching elements Q3, and the plurality of fourth switching elements Q4. are the gate terminal, collector terminal and emitter terminal, respectively.
  • the control unit 60 controls the control unit 60 in the first vector space not only when the polarity of the command voltage corresponding to the command voltage vector V , the combination of the first voltage vector VV1, the second voltage vector VV2, and the third voltage vector VV3 is changed to the combination of the zero vector, the fourth voltage vector VV4, and the fifth voltage vector VV5 in the second vector space. Good too.
  • each of the plurality of first bootstrap circuits 71 includes the Zener diode Z17, but may have a configuration that does not include the Zener diode Z17.
  • each of the plurality of second bootstrap circuits 72 includes the Zener diode Z27, but may have a configuration that does not include the Zener diode Z27.
  • each of the plurality of third bootstrap circuits 73 includes the Zener diode Z37, but may have a configuration in which the Zener diode Z37 is not included.
  • the multilevel inverter 100 is not limited to the configuration including one DC-DC converter 91 as shown in FIG.
  • the power supply unit 9 may have a configuration including a plurality (three) of DC-DC converters 91.
  • the plurality of DC-DC converters 91 correspond to the plurality of (three) fourth gate drivers 64 and supply voltage to the corresponding fourth gate drivers 64.
  • the anode of the diode D17 is connected to the positive side terminal of the corresponding DC-DC converter 91 among the plurality of DC-DC converters 91. It is connected.
  • the anode of the diode D27 is connected to the positive side terminal of the corresponding DC-DC converter 91 among the plurality of DC-DC converters 91.
  • the anode of the diode D37 is connected to the positive side terminal of the corresponding DC-DC converter 91 among the plurality of DC-DC converters 91.
  • the multilevel inverter 100 may be a multilevel inverter of three or more levels, and may be a five-level inverter, for example.
  • the multilevel inverter 100a includes a DC power supply section 3, a plurality of (for example, three) inverter circuits 1a, and a control device 6a.
  • the DC power supply section 3 has a positive electrode P1, a negative electrode N1, and an intermediate potential point M1.
  • the plurality of inverter circuits 1a are connected between the positive electrode P1 and the negative electrode N1 of the DC power supply section 3.
  • the control device 6a controls the plurality of inverter circuits 1a.
  • the multilevel inverter 100a is a T-type three-level, three-phase inverter.
  • each of the plurality of inverter circuits 1a has an output terminal 41a.
  • an AC load RA1 is connected to a plurality of output terminals (AC terminals) 41a.
  • AC load RA1 is, for example, a three-phase motor.
  • one of the plurality of inverter circuits 1a is an inverter circuit 1Ua that outputs a U-phase voltage
  • another one is an inverter circuit 1Va that outputs a V-phase voltage
  • the remaining One is an inverter circuit 1Wa that outputs a W-phase voltage.
  • Each of the plurality of inverter circuits 1a includes a first switching element Q1a, a second switching element Q2a, a third switching element Q3a, a fourth switching element Q4a, a first diode D1a, a second diode D2a, a third diode D3a, and a third switching element Q4a. 4 diode D4a.
  • the first diode D1a, the second diode D2a, the third diode D3a, and the fourth diode D4a are connected in antiparallel to the first switching element Q1a, the second switching element Q2a, the third switching element Q3a, and the fourth switching element Q4a, respectively. ing.
  • a first switching element Q1a and a second switching element Q2a are connected in series such that the first switching element Q1a and the second switching element Q2a are lined up in this order from the positive electrode P1 side to the negative electrode N1 side.
  • a series circuit (first circuit 11a) of the first switching element Q1a and the second switching element Q2a is connected between the positive electrode P1 and the negative electrode N1.
  • a series circuit (second circuit 12a) of a third switching element Q3a and a fourth switching element Q4a is connected between an intermediate potential point M1 and an output point.
  • the output point is a connection point 13a between the first switching element Q1a and the second switching element Q2a.
  • the second circuit 12a has a bidirectional switch including a third switching element Q3a, a fourth switching element Q4a, a third diode D3a, and a fourth diode D4a.
  • the control device 6a includes a plurality of (for example, three) first gate drivers 61a, a plurality of (for example, three) second gate drivers 62a, a plurality of (for example, three) third gate drivers 63a, A plurality of (for example, three) fourth gate drivers 64a are included.
  • the control device 6a also includes a plurality of (for example, three) bootstrap circuits 71a (hereinafter also referred to as first bootstrap circuits 71a), a plurality of (for example, three) second bootstrap circuits 72a, and a power source. It has a section 9a and a control section 60a.
  • the plurality of first gate drivers 61a drive the first switching elements Q1a of the plurality of inverter circuits 1a.
  • the plurality of second gate drivers 62a drive the second switching elements Q2a of the plurality of inverter circuits 1a.
  • the plurality of third gate drivers 63a drive the third switching elements Q3a of the plurality of inverter circuits 1a.
  • the plurality of fourth gate drivers 64a drive the fourth switching elements Q4a of the plurality of inverter circuits 1a.
  • the plurality of first bootstrap circuits 71a correspond to the plurality of first gate drivers 61a on a one-to-one basis.
  • the plurality of first bootstrap circuits 71a supply voltage to the corresponding first gate drivers 61a.
  • the plurality of second bootstrap circuits 72a correspond to the plurality of third gate drivers 63a and the plurality of fourth gate drivers 64a.
  • the plurality of second bootstrap circuits 72a supply voltages to the corresponding third gate drivers 63a and the corresponding fourth gate drivers 64a.
  • the power supply section 9a supplies voltage to the plurality of second gate drivers 62a.
  • the control unit 60a controls the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, the plurality of third gate drivers 63a, and the plurality of fourth gate drivers 64a.
  • the DC power supply unit 3 includes a first capacitor C1 and a second capacitor C2.
  • a first capacitor C1 and a second capacitor C2 are connected in series.
  • the DC power supply section 3 further includes a first DC terminal 31 connected to the positive electrode P1 and a second DC terminal 32 connected to the negative electrode N1.
  • the first end of the first capacitor C1 is connected to the first DC terminal 31
  • the second end of the first capacitor C1 is connected to the first end of the second capacitor C2
  • the first end of the first capacitor C1 is connected to the first end of the second capacitor C2.
  • the second end of the two capacitor C2 is connected to the second DC terminal 32.
  • the connection point between the first capacitor C1 and the second capacitor C2 is an intermediate potential point M1.
  • a DC voltage source E1 is connected between the first DC terminal 31 and the second DC terminal 32.
  • the output voltage Vdc of the DC voltage source E1 is applied between the positive pole P1 and the negative pole N1 of the DC power supply section 3.
  • the capacitance of the second capacitor C2 is the same as that of the first capacitor C1.
  • the capacitance of the second capacitor C2 is the same as the capacitance of the first capacitor C1" is not limited to the case where the capacitance of the second capacitor C2 completely matches the capacitance of the first capacitor C1; It is sufficient that the capacitance of C2 is within the range of 95% or more and 105% or less of the capacitance of the first capacitor C1.
  • the output terminal 41a included in the inverter circuit 1Ua among the plurality of output terminals 41a will be referred to as the output terminal 41Ua
  • the output terminal 41a included in the inverter circuit 1Va will be referred to as the output terminal 41Va
  • the output terminal 41a included in the inverter circuit 1Wa will be referred to as the output terminal 41Va
  • the included output terminal 41a may also be referred to as an output terminal 41Wa.
  • the first switching element Q1a, second switching element Q2a, third switching element Q3a, and fourth switching element Q4a of each inverter circuit 1a have a control terminal, a first main terminal, and a second main terminal.
  • the first switching element Q1a, the second switching element Q2a, the third switching element Q3a, and the fourth switching element Q4a of each inverter circuit 1a are, for example, MOSFETs. Therefore, the control terminal, the first main terminal, and the second main terminal of each of the first switching element Q1a, the second switching element Q2a, the third switching element Q3a, and the fourth switching element Q4a of each inverter circuit 1a are as follows. These are a gate terminal, a drain terminal, and a source terminal.
  • the MOSFETs forming each of the first switching element Q1a, the second switching element Q2a, the third switching element Q3a, and the fourth switching element Q4a are, for example, normally-off type n-channel MOSFETs.
  • the MOSFET is, for example, a Si-based MOSFET or a SiC-based MOSFET.
  • a control terminal of the first switching element Q1a of each inverter circuit 1a is connected to a corresponding first gate driver 61a among the plurality of first gate drivers 61a. Further, a control terminal of the second switching element Q2a of each inverter circuit 1a is connected to a corresponding second gate driver 62a among the plurality of second gate drivers 62a. Further, a control terminal of the third switching element Q3a of each inverter circuit 1a is connected to a corresponding third gate driver 63a among the plurality of third gate drivers 63a. Further, a control terminal of the fourth switching element Q4a of each inverter circuit 1a is connected to a corresponding fourth gate driver 64a among the plurality of fourth gate drivers 64a.
  • the first main terminal of the first switching element Q1a is connected to the positive electrode P1 of the DC power supply section 3, and the second main terminal of the first switching element Q1a is connected to the first main terminal of the second switching element Q2a.
  • the second main terminal of the second switching element Q2a is connected to the negative electrode N1 of the DC power supply section 3.
  • the bidirectional switch included in the second circuit 12a is a common source bidirectional switch in which the second main terminals (source terminals) of the third switching element Q3a and the fourth switching element Q4a are connected to each other.
  • the "intermediate potential point M1" is a point at which the potential is intermediate between the potential of the positive electrode P1 and the potential of the negative electrode N1 of the DC power supply unit 3.
  • the intermediate potential point M1 is connected to the ground, so the potential of the intermediate potential point M1 is 0V.
  • the potential of the positive electrode P1 is Vdc/2
  • the potential of the negative electrode N1 is -Vdc/2.
  • connection point 13a between the first switching element Q1a and the second switching element Q2a is connected to the output terminal 41Ua.
  • a connection point 13a between the first switching element Q1a and the second switching element Q2a is connected to the output terminal 41Va.
  • a connection point 13a between the first switching element Q1a and the second switching element Q2a is connected to the output terminal 41Wa.
  • the U phase of AC load RA1 is connected to connection point 13a of inverter circuit 1Ua via output terminal 41Ua.
  • the V phase of the AC load RA1 is connected to the connection point 13a of the inverter circuit 1Va via the output terminal 41Va.
  • the W phase of the AC load RA1 is connected to the connection point 13a of the inverter circuit 1Wa via the output terminal 41Wa.
  • the anode of the first diode D1a is connected to the second main terminal (source terminal) of the first switching element Q1a, and the cathode of the first diode D1a is connected to the first main terminal of the first switching element Q1a. (drain terminal).
  • the anode of the second diode D2a is connected to the second main terminal (source terminal) of the second switching element Q2a, and the cathode of the second diode D2a is connected to the first main terminal of the second switching element Q2a. Connected to the main terminal (drain terminal).
  • the anode of the third diode D3a is connected to the second main terminal (source terminal) of the third switching element Q3a, and the cathode of the third diode D3a is connected to the first main terminal of the third switching element Q3a. Connected to the main terminal (drain terminal).
  • the anode of the fourth diode D4a is connected to the second main terminal (source terminal) of the fourth switching element Q4a, and the cathode of the fourth diode D4a is connected to the first main terminal of the fourth switching element Q4a. Connected to the main terminal (drain terminal).
  • the first diode D1a may be replaced by a parasitic diode of a MOSFET that constitutes the first switching element Q1a.
  • the second diode D2a may be replaced by a parasitic diode of a MOSFET that constitutes the second switching element Q2a.
  • the third diode D3a may be replaced by a parasitic diode of a MOSFET that constitutes the third switching element Q3a.
  • the fourth diode D4a may be replaced by a parasitic diode of a MOSFET that constitutes the fourth switching element Q4a.
  • the plurality of first gate drivers 61a correspond one-to-one to the plurality of first switching elements Q1a.
  • the plurality of first gate drivers 61a are connected to the control terminals of the corresponding first switching elements Q1a.
  • the plurality of first gate drivers 61a drive corresponding first switching elements Q1a.
  • the plurality of first gate drivers 61a are connected to the control section 60a.
  • the control unit 60a outputs a plurality of first control signals S1a (see FIG. 23) that correspond one-to-one to the plurality of first gate drivers 61a.
  • Each of the plurality of first gate drivers 61a controls on/off of the first switching element Q1a based on the applied first control signal S1a.
  • the plurality of second gate drivers 62a correspond one-to-one to the plurality of second switching elements Q2a.
  • the plurality of second gate drivers 62a are connected to the control terminals of the corresponding second switching elements Q2a.
  • the plurality of second gate drivers 62a drive corresponding second switching elements Q2a.
  • the plurality of second gate drivers 62a are connected to the control section 60a.
  • the control unit 60a outputs a plurality of second control signals S2a (see FIG. 23) in one-to-one correspondence to the plurality of second gate drivers 62a.
  • Each of the plurality of second gate drivers 62a controls on/off of the second switching element Q2a based on the applied second control signal S2a.
  • the plurality of third gate drivers 63a correspond one-to-one to the plurality of third switching elements Q3a.
  • the plurality of third gate drivers 63a are connected to the control terminals of the corresponding third switching elements Q3a.
  • the plurality of third gate drivers 63a drive corresponding third switching elements Q3a.
  • the plurality of third gate drivers 63a are connected to the control section 60a.
  • the control unit 60a outputs a plurality of third control signals S3a (see FIG. 23) in one-to-one correspondence to the plurality of third gate drivers 63a.
  • Each of the plurality of third gate drivers 63a controls on/off of the third switching element Q3a based on the applied third control signal S3a.
  • the plurality of fourth gate drivers 64a correspond one-to-one to the plurality of fourth switching elements Q4a.
  • the plurality of fourth gate drivers 64a are connected to the control terminals of the corresponding fourth switching elements Q4a.
  • the plurality of fourth gate drivers 64a drive corresponding fourth switching elements Q4a.
  • the plurality of fourth gate drivers 64a are connected to the control section 60a.
  • the control unit 60a outputs a plurality of fourth control signals S4a (see FIG. 23) in one-to-one correspondence to the plurality of fourth gate drivers 64a.
  • Each of the plurality of fourth gate drivers 64a controls on/off of the fourth switching element Q4a based on the applied fourth control signal S4a.
  • the plurality of first bootstrap circuits 71a correspond to the plurality of first gate drivers 61a on a one-to-one basis.
  • the plurality of first bootstrap circuits 71a supply voltage to the corresponding first gate drivers 61a.
  • each of the plurality of first bootstrap circuits 71a includes a diode D11, a resistor R11, and a capacitor C11 (also referred to as a boost capacitor C11).
  • the anode of the diode D11 is connected to the positive terminal of the power supply section 9a, and the cathode of the diode D11 is connected to the first end of the capacitor C11 via the resistor R11.
  • the first end of the capacitor C11 is connected to the high potential power supply terminal 61Ha (see FIG. 24) of the first gate driver 61a, and the second end of the capacitor C11 is connected to the low potential power terminal 61Ha of the first gate driver 61a. 61La (see FIG. 24).
  • the first bootstrap circuit 71a supplies the first gate driver 61a with a voltage necessary to turn on the first switching element Q1a in the first gate driver 61a.
  • Each of the plurality of first bootstrap circuits 71a further includes a Zener diode Z11 connected in parallel to the capacitor C11.
  • the plurality of second bootstrap circuits 72a correspond to the plurality of third gate drivers 63a and the plurality of fourth gate drivers 64a.
  • the plurality of second bootstrap circuits 72a supply voltages to the corresponding third gate drivers 63a and the corresponding fourth gate drivers 64a.
  • Each of the plurality of second bootstrap circuits 72a includes a diode D21, a resistor R21, and a capacitor C21 (also referred to as a boost capacitor C21).
  • the anode of the diode D21 is connected to the positive terminal of the power supply section 9a, and the cathode of the diode D21 is connected to the first end of the capacitor C21 via the resistor R21.
  • the first end of the capacitor C21 is connected to the high potential power terminal 63Ha (see FIG. 24) of the third gate driver 63a and the high potential power terminal 64Ha (see FIG. 24) of the fourth gate driver 64a.
  • the second end of C21 is connected to a low potential power terminal 63La (see FIG. 24) of the third gate driver 63a and a low potential power terminal 64La (see FIG. 24) of the fourth gate driver 64a.
  • the second bootstrap circuit 72a supplies the third gate driver 63a with a voltage necessary to turn on the third switching element Q3a in the third gate driver 63a, and supplies the voltage necessary to turn on the third switching element Q3a in the fourth gate driver 64a.
  • the voltage necessary to turn on the fourth gate driver 64a is supplied to the fourth gate driver 64a.
  • Each of the plurality of second bootstrap circuits 72a further includes a Zener diode Z21 connected in parallel to the capacitor C21.
  • the power supply section 9a supplies voltage to a plurality (three) of first bootstrap circuits 71a, a plurality (three) of second bootstrap circuits 72a, and a plurality (three) of second gate drivers 62a.
  • the power supply unit 9a is, for example, a DC power supply including an isolated DC-DC converter 91a.
  • the positive side terminal of the power supply unit 9a is connected to the high potential side power supply terminal 62Ha (see FIG. 24) of each of the plurality of second gate drivers 62a, and the negative side terminal of the power supply unit 9a is connected to the high potential side power supply terminal 62Ha (see FIG. 24) of each of the plurality of second gate drivers 62a. It is connected to the low potential side power supply terminal 62La (see FIG. 24) of each driver 62a.
  • the control unit 60a controls the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, the plurality of third gate drivers 63a, and the plurality of fourth gate drivers 64a. Thereby, the control unit 60a controls the plurality of first switching elements Q1a, the plurality of second switching elements Q2a, the plurality of third switching elements Q3a, and the plurality of fourth switching elements Q4a.
  • the main body that executes the control unit 60a includes a computer system.
  • a computer system includes one or more computers.
  • a computer system mainly consists of a processor and a memory as hardware. When a processor executes a program recorded in the memory of the computer system, the function of the control unit 60a as an execution entity in the present disclosure is realized.
  • the program may be pre-recorded in the computer system's memory, or may be provided via a telecommunications line, or may be stored in a non-temporary storage device such as a memory card, optical disk, hard disk drive (magnetic disk), etc. that can be read by the computer system. It may also be provided recorded on a digital recording medium.
  • a processor of a computer system is composed of one or more electronic circuits including a semiconductor integrated circuit (IC) or a large-scale integrated circuit (LSI).
  • the plurality of electronic circuits may be integrated into one chip, or may be provided in a distributed manner over a plurality of chips.
  • a plurality of chips may be integrated into one device, or may be distributed and provided in a plurality of devices.
  • the control unit 60a receives a plurality of (three) first control signals S1a (see FIG. 23) for controlling a plurality of (three) first switching elements Q1a, and a plurality of (three) second switching elements Q2a. a plurality of (three) second control signals S2a (see FIG. 23) for controlling the plurality of third switching elements Q3a, and a plurality of (three) third control signals S3a (see FIG. 23) for controlling the plurality of third switching elements Q3a. ) and a plurality of (three) fourth control signals S4a for controlling the plurality of (three) fourth switching elements Q4a.
  • FIG. 23 receives a plurality of (three) first control signals S1a (see FIG. 23) for controlling a plurality of (three) first switching elements Q1a, and a plurality of (three) second switching elements Q2a.
  • a plurality of (three) second control signals S2a for controlling the plurality of third switching elements Q3a
  • FIG. 23 only one inverter circuit 1a among the three inverter circuits 1a is illustrated, and illustration of the remaining two inverter circuits 1a is omitted. Further, in FIG. 23, a plurality of first gate drivers 61a, a plurality of second gate drivers 62a, a plurality of third gate drivers 63a, a plurality of fourth gate drivers 64a, and a plurality of first bootstrap circuits 71a are shown. The illustrations of the plurality of second bootstrap circuits 72a and the power supply section 9a are omitted. Moreover, in FIG. 24, only one inverter circuit 1a among the three inverter circuits 1a is illustrated, and illustration of the remaining two inverter circuits 1a is omitted. Further, in FIG. 24, two first gate drivers 61a, two second gate drivers 62a, two third gate drivers 63a, two fourth gate drivers 64a, and two first bootstrap circuits 71a. , and two second bootstrap circuits 72a are omitted from illustration.
  • the three first control signals S1a are a first control signal S1Ua that controls the first switching element Q1a of the inverter circuit 1Ua, a first control signal S1Va that controls the first switching element Q1a of the inverter circuit 1Va, and a first control signal S1Va that controls the first switching element Q1a of the inverter circuit 1Va. and a first control signal S1Wa that controls the first switching element Q1a.
  • the three second control signals S2a include a second control signal S2Ua that controls the second switching element Q2a of the inverter circuit 1Ua, a second control signal S2Va that controls the second switching element Q2a of the inverter circuit 1Va, and a second control signal S2Va that controls the second switching element Q2a of the inverter circuit 1Va. and a second control signal S2Wa that controls the second switching element Q2a.
  • the three third control signals S3a are a third control signal S3Ua that controls the third switching element Q3a of the inverter circuit 1Ua, a third control signal S3Va that controls the third switching element Q3a of the inverter circuit 1Va, and a third control signal S3Va that controls the third switching element Q3a of the inverter circuit 1Va. and a third control signal S3Wa that controls the third switching element Q3a.
  • the three fourth control signals S4a are a fourth control signal S4Ua that controls the fourth switching element Q4a of the inverter circuit 1Ua, a fourth control signal S4Va that controls the fourth switching element Q4a of the inverter circuit 1Va, and a fourth control signal S4Va that controls the fourth switching element Q4a of the inverter circuit 1Va. and a fourth control signal S4Wa that controls the fourth switching element Q4a.
  • Each of the plurality of first control signals S1a, the plurality of second control signals S2a, the plurality of third control signals S3a, and the plurality of fourth control signals S4a have, for example, a potential level at a first potential level (hereinafter also referred to as low level). This is a signal that changes between a second potential level (hereinafter also referred to as a high level) that is higher than the first potential level.
  • the first potential level is, for example, 0V
  • the second potential level is a potential level higher than the gate threshold voltage of the MOSFET.
  • the first potential level is The second potential level is a potential level for turning off the switching element corresponding to the control signal, and the second potential level is a potential level for turning on the switching element corresponding to the control signal.
  • Each of the plurality of first switching elements Q1a is turned on when the corresponding first control signal S1a is at a high level, and turned off when the corresponding first control signal S1a is at a low level. Further, each of the plurality of second switching elements Q2a is turned on when the corresponding second control signal S2a is at a high level, and turned off when the corresponding second control signal S2a is at a low level. Further, each of the plurality of third switching elements Q3a is turned on when the corresponding third control signal S3a is at a high level, and turned off when the corresponding third control signal S3a is at a low level. Further, each of the plurality of fourth switching elements Q4a is turned on when the corresponding fourth control signal S4a is at a high level, and turned off when the corresponding fourth control signal S4a is at a low level.
  • each of the plurality of inverter circuits 1a is controlled to a first switching state, a second switching state, or a third switching state. That is, in the multilevel inverter 100a, the switching state of each of the three inverter circuits 1Ua, 1Va, and 1Wa is controlled to be one of the first switching state, the second switching state, and the third switching state. .
  • the first switching state, the second switching state, and the third switching state differ in the combinations of on/off states of the first to fourth switching elements Q1a to Q4a.
  • the output voltage in the first switching state, the output voltage in the second switching state, and the output voltage in the third switching state are different from each other. That is, in each of the plurality of inverter circuits 1a, the potential level of the output voltage changes in three levels depending on the states of the first to fourth switching elements Q1a to Q4a. Regarding the output voltages of the plurality of inverter circuits 1a, the output voltage of the U-phase inverter circuit 1Ua, the output voltage of the V-phase inverter circuit 1Va, and the output voltage of the W-phase inverter circuit 1Wa are out of phase with each other. different.
  • the first switching state is a combination in which both the first switching element Q1a and the third switching element Q3a are in the on state, and both the second switching element Q2a and the fourth switching element Q4a are in the off state.
  • Each of the plurality of inverter circuits 1a can output an output voltage at the potential level of the positive electrode P1 of the DC power supply section 3 when controlled to the first switching state.
  • the potential at the connection point 13a becomes the potential level of the positive electrode P1 of the DC power supply section 3 (for example, Vdc/2).
  • the second switching state is a combination in which both the first switching element Q1a and the second switching element Q2a are in the off state, and both the third switching element Q3a and the fourth switching element Q4a are in the on state.
  • Each of the plurality of inverter circuits 1a can output an output voltage at the potential level of the intermediate potential point M1 of the DC power supply section 3 when controlled to the second switching state.
  • the potential at the connection point 13a in the second switching state, the potential at the connection point 13a becomes the potential level (for example, 0) of the intermediate potential point M1.
  • the third switching state is a combination in which both the first switching element Q1a and the third switching element Q3a are in the off state, and both the second switching element Q2a and the fourth switching element Q4a are in the on state.
  • Each of the plurality of inverter circuits 1a can output an output voltage at the potential level of the negative electrode N1 of the DC power supply section 3 when controlled to the third switching state.
  • the potential at the connection point 13a becomes the potential level of the negative electrode N1 of the DC power supply section 3 (for example, ⁇ Vdc/2).
  • the inverter circuit 1a When the inverter circuit 1a is in the first switching state, as shown in FIG. 23, a current flows in the path from the positive electrode P1 of the DC power supply section 3 to the first switching element Q1a to the connection point 13a to the output terminal 41a (see FIG. 22). , the voltage value of the output voltage to the AC load RA1 (see FIG. 22) is Vdc/2.
  • the capacitor C11 of the first bootstrap circuit 71a is not charged from the power supply section 9a, and the capacitor C11 of the first bootstrap circuit 71a is charged to the first gate driver 61a.
  • the voltage necessary to turn on the first switching element Q1a is supplied by the first gate driver 61a. Therefore, as shown in FIG. 24, the charge on the capacitor C11 of the first bootstrap circuit 71a is as follows: capacitor C11 - high potential side power supply terminal 61Ha of the first gate driver 61a - low potential side power supply terminal 61La of the first gate driver 61a. - Discharged on the discharge path Ru1a of the capacitor C11. As a result, in the first bootstrap circuit 71a, the voltage across the capacitor C11 decreases over time.
  • the capacitor C21 of the second bootstrap circuit 72a is not charged from the power supply section 9a, and the capacitor C21 of the second bootstrap circuit 72a is charged to the third gate driver 63a.
  • the voltage necessary to turn on the third switching element Q3a is supplied by the third gate driver 63a. Therefore, as shown in FIG. 24, the electric charge of the capacitor C21 of the second bootstrap circuit 72a is as follows: capacitor C21 - high potential side power supply terminal 63Ha of the third gate driver 63a - low potential side power supply terminal 63La of the third gate driver 63a. - Discharged through the discharge path Ru3a of the capacitor C21. As a result, in the second bootstrap circuit 72a, the voltage across the capacitor C21 decreases over time.
  • inverter circuit 1a when the inverter circuit 1a is in the second switching state (when changing from the first switching state to the second switching state), for example, as shown in FIG. A current flows through the path of switching element Q3a - fourth switching element Q4a - connection point 13a - output terminal 41a (see FIG. 22), and the voltage value of the output voltage to AC load RA1 (see FIG. 22) becomes 0.
  • the inverter circuit 1a when the inverter circuit 1a is in the second switching state, the voltage necessary for turning on the third switching element Q3a is applied from the capacitor C21 of the second bootstrap circuit 72a to the third gate driver 63a. Supplied. Therefore, as shown in FIG. 26, the electric charge of the capacitor C21 of the second bootstrap circuit 72a is as follows: capacitor C21 - high potential side power supply terminal 63Ha of the third gate driver 63a - low potential side power supply terminal 63La of the third gate driver 63a. - Discharged through the discharge path Ru3a of the capacitor C21.
  • the inverter circuit 1a when the inverter circuit 1a is in the second switching state, the voltage required for turning on the fourth switching element Q4a is applied from the capacitor C21 of the second bootstrap circuit 72a to the fourth gate driver 64a. Supplied. Therefore, the electric charge of the capacitor C21 of the second bootstrap circuit 72a is transmitted through the discharge path Ru4a of the capacitor C21 - the high potential side power supply terminal 64Ha of the fourth gate driver 64a - the low potential side power supply terminal 64La of the fourth gate driver 64a - the capacitor C21. is discharged.
  • the inverter circuit 1a when the inverter circuit 1a is in the third switching state, as shown in FIG. flows, and the voltage value of the output voltage to the AC load RA1 (see FIG. 22) becomes -Vdc/2. Furthermore, when the inverter circuit 1a is in the third switching state, the capacitor C11 of the first bootstrap circuit 71a is charged by the power supply section 9a, so the voltage of the capacitor C11 increases over time, and the capacitor C11 becomes fully charged. Become. As shown in FIG.
  • the charging path Ru91 for charging the capacitor C11 by the power supply section 9a is as follows: positive terminal of the power supply section 9a - diode D11 - resistor R11 - capacitor C11 - connection point 13a - second switching element Q2a - power supply section This is the path of the negative terminal of 9a.
  • the capacitor C21 of the second bootstrap circuit 72a is charged by the power supply section 9a.
  • the charging path Ru92 for charging the capacitor C21 by the power supply section 9a is as follows: positive side terminal of the power supply section 9a - diode D21 - resistor R21 - capacitor C21 - fourth switching element Q4a - connection point 13a - second This is a path from the switching element Q2a to the negative terminal of the power supply section 9a.
  • inverter circuit 1a when the inverter circuit 1a is in the second switching state (when changing from the third switching state to the second switching state), for example, as shown in FIG. A current flows through the path of - fourth switching element Q4a - third switching element Q3a - intermediate potential point M1, and the voltage value of the output voltage to AC load RA1 becomes zero.
  • the inverter circuit 1a when the inverter circuit 1a is in the second switching state, it is discharged through each of the discharge paths Ru3a and Ru4a shown in FIG. 26 described above.
  • control unit 60a controls the first to fourth switching elements Q1a to Q4a of the inverter circuit 1Ua based on voltage commands Vu, Vv, and Vw (see FIG. 30) regarding the output voltages of the inverter circuits 1Ua, 1Va, and 1Wa, respectively.
  • 1 to 4th control signals S1a to S4a (S1Ua to S4Ua)
  • first to fourth control signals S1a to S4a S1Va to S4Va
  • First to fourth control signals S1a to S4a (S1Wa to S4Wa) for the first to fourth switching elements Q1a to Q4a are generated.
  • the voltage command Vu, the voltage command Vv, and the voltage command Vw are, for example, sinusoidal signals whose phases differ by 120 degrees, and their respective values (voltage command values) change over time. Change. Note that the length of one cycle of each of the voltage command Vu, voltage command Vv, and voltage command Vw is the same.
  • the control unit 60a may perform PI (Proportional Integral) control of the voltage commands Vu, Vv, and Vw based on information output from the detection unit 8 (see FIG. 22) that detects the state of the AC load RA1.
  • PI Proportional Integral
  • the information output from the detection unit 8 is, for example, the detection results of a plurality of current sensors that detect the output currents flowing in each of the U phase, V phase, and W phase of the AC load RA1. and information on the detection results of an encoder that detects the rotation speed, rotation angle, etc. of the three-phase motor.
  • the operation of one of the three inverter circuits 1a (for example, the U-phase inverter circuit 1Ua) will be described.
  • the operations of the V-phase inverter circuit 1Va and the W-phase inverter circuit 1Wa are similar to the operations of the U-phase inverter circuit 1Ua.
  • the output voltage of the U-phase inverter circuit 1Ua, the output voltage of the V-phase inverter circuit 1Va, and the output voltage of the W-phase inverter circuit 1Wa are different in phase from each other.
  • the control unit 60a controls the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, the plurality of third gate drivers 63a, and the plurality of fourth gate drivers 64a by performing voltage vector control.
  • the control unit 60a stores in advance a first group of voltage vectors in a first vector space and a second group of voltage vectors in a second vector space different from the first vector space.
  • first group of voltage vectors will be explained with reference to FIGS. 30 to 34A, and then the second group of voltage vectors will be explained with reference to FIG. 34B.
  • the first group of voltage vectors is determined by a combination of potential levels at the connection point 13a between the first switching element Q1a and the second switching element Q2a of the plurality of inverter circuits 1a.
  • the first group of voltage vectors is a switching state of the inverter circuit 1Ua corresponding to the U phase, a switching state of the inverter circuit 1Va corresponding to the V phase, a switching state of the inverter circuit 1Wa corresponding to the W phase, It is determined by
  • the first vector space is a three-level voltage vector space as shown in FIG. 31, and each includes 24 equilateral triangular sectors.
  • the first group of voltage vectors includes three zero vectors V0p, V0n, and V0o, each having a magnitude of zero. Further, the first group of voltage vectors includes six voltage vectors V1, V2, V3, V4, V5, and V6, each having a magnitude of (2/3) 1/2 ⁇ 2 Vdc and having different directions. Furthermore, the first group of voltage vectors includes 12 voltage vectors V7p, V7n, V8p, V8n, V9p, V9n, V10p, V10n, V11p, each having a magnitude of (2/3) 1/2 ⁇ Vdc, Contains V11n, V12p, and V12n.
  • the first group of voltage vectors includes six voltage vectors V13, V14, V15, V16, V17, each having a magnitude of (2/3) 1/2 ⁇ 3 1/2 ⁇ Vdc and having different directions. Including V18.
  • the angle between two adjacent voltage vectors among six voltage vectors V1, V2, V3, V4, V5, and V6 is 60 degrees.
  • the angle between two adjacent voltage vectors among the six voltage vectors V13, V14, V15, V16, V17, and V18 is 60 degrees.
  • the first group of voltage vectors represents the first switching state, the second switching state, and the third switching state with the symbols “P”, “0”, and “N”, respectively, and represents the U phase, V phase, W phase, and When written in the order of the phases, it can be expressed as shown in FIGS. 32 to 34A.
  • the three zero vectors V0p, V0n, and V0o in the first group of voltage vectors can be expressed as V0p[PPP], V0n[NNN], and V0o[000], respectively.
  • V0p[PPP] with respect to the zero vector V0p, the switching state of the U-phase inverter circuit 1Ua is "P"
  • the switching state of the V-phase inverter circuit 1Va is "P”
  • the switching state of the W-phase inverter circuit 1Ua is "P”. It expresses that the switching state of 1Wa is "P".
  • a voltage vector appended with “p” such as V10p includes “P” as a switching state and does not include “N” as a switching state.
  • a voltage vector with an “n” attached, such as V10n includes “N” as a switching state and does not include “P” as a switching state.
  • a voltage vector with an “o” attached, such as V10o includes “0” as a switching state, and does not include “P” or “N” as a switching state.
  • the six voltage vectors V1, V2, V3, V4, V5, and V6 in the first group of voltage vectors are V1[PNN], V2[PPN], V3[NPN], V4[NPP], and V5, respectively. [NNP], V6[PNP].
  • Voltage vectors without any "o” include “P” and "N” as three-phase switching states.
  • V7p, V7n, V8p, V8n, V9p, V9n, V10p, V10n, V11p, V11n, V12p, and V12n in the first group of voltage vectors are V7p[P00] and V7n[0NN], respectively.
  • V13, V14, V15, V16, V17, and V18 in the first group of voltage vectors are V13[P0N], V14[0PN], V15[NP0], V16[N0P], and V17, respectively. [0NP], V18[PN0].
  • the control unit 60a converts the instantaneous value of the command voltage regarding the output voltage of each of the plurality of inverter circuits 1a into a command voltage vector V * (see FIG. 33). If the d-axis component of the command voltage vector V * on the orthogonal d-q coordinates is Vd, and the q-axis component of the command voltage vector V * on the orthogonal d-q coordinates is Vq, then the command voltage vector V * is It can be determined using equation (4).
  • the control unit 60a selects a first voltage vector VV1, a second voltage vector VV2, and a third voltage vector VV3 (see FIG. 34A) that are adjacent to the command voltage vector V * from among the first group of voltage vectors.
  • the first voltage vector VV1 has a reference size among the plurality of voltage vectors and is the voltage vector closest to the command voltage vector V * .
  • the reference size is, for example, (2/3) 1/2 ⁇ Vdc. Therefore, the plurality of voltage vectors are 12 voltage vectors V7p[P00], V7n[0NN], V8p[PP0], V8n[00N], V9p as voltage vectors (reference vectors) whose magnitude is the reference magnitude.
  • the angle between the first voltage vector VV1 closest to the command voltage vector V * and the command voltage vector V * is smaller than 30 degrees.
  • the first voltage vector VV1 is the voltage vector V8p[PP0] and the voltage vector V8n[00N].
  • the second voltage vector VV2 is the voltage vectors V7p[P00] and V7n[0NN].
  • the third voltage vector VV3 is the voltage vector V13[P0N].
  • Each of the second group of voltage vectors is determined by a combination of potential levels at the connection point 13a between the first switching element Q1a and the second switching element Q2a in the plurality of inverter circuits 1a.
  • the second group of voltage vectors is based on the switching state of the inverter circuit 1Ua corresponding to the U phase, the switching state of the inverter circuit 1Va corresponding to the V phase, the switching state of the inverter circuit 1Wa corresponding to the W phase, It is determined by
  • the second vector space is a two-level vector space as shown in FIG. 34B, each including six equilateral triangular sectors.
  • the number of voltage vectors included in the second group of voltage vectors is nine.
  • the second group of voltage vectors includes three zero vectors V0p[PPP], V0n[NNN], and V0o[000] and six voltage vectors V1[PNN] and V2[PPN]. , V3[NPN], V4[NPP], V5[NNP], and V6[PNP].
  • the representation of the second group of voltage vectors is similar to the representation of the first group of voltage vectors.
  • the control unit 60a converts the combination of the first voltage vector VV1, second voltage vector VV2, and third voltage vector VV3 in the first vector space (see FIG. 34A) into a zero vector and a command voltage in the second vector space.
  • the combination is changed to a fourth voltage vector VV4 and a fifth voltage vector VV5 adjacent to the vector V * .
  • the zero vector at this time is the zero vector V0n[NNN] and the positive potential of the combination in which the potential level of the connection point 13a between the first switching element Q1a and the second switching element Q2a in the plurality of inverter circuits 1a is a negative potential. This is the zero vector V0p[PPP] of the combination.
  • the angle between the fourth voltage vector VV4 closest to the command voltage vector V * and the command voltage vector V * is smaller than 30 degrees.
  • the control unit 60a controls zero vectors V0n[NNN], V0p[PPP], a fourth voltage vector VV4 (voltage vector V2[PPN] in the example of FIG. 34B), and a fifth voltage vector VV5 in the second vector space.
  • the voltage vector V1 [PNN] the voltage vector V1 [PNN]
  • the plurality of first gate drivers 61a within a predetermined control period Ts (see FIG. 37) so as to match the composite vector of the command voltage vector V * .
  • the predetermined control period Ts is, for example, one period of the carrier signal.
  • the combination of the first voltage vector VV1, the second voltage vector VV2, and the third voltage vector VV3 in the first vector space is the zero vector, the fourth voltage vector VV4, and the fifth voltage vector VV5 in the second vector space.
  • the first voltage vector VV1 in the example of FIG. 34A, voltage vector V8p[PP0] and voltage vector V8n[00N]
  • the second voltage vector VV2 voltage vector V7p[P00] and voltage vector V7n) [0NN]
  • the third voltage vector VV3 in the example of FIG.
  • control period Ts is one period of the carrier signal.
  • the switching state of only one phase among the U phase, V phase, and W phase is "P ” and “0” or between “0” and “N”, and the same voltage vector is output twice within the control period Ts.
  • the distribution time of the first voltage vector VV1 (voltage vector V8p[PP0] and voltage vector V8n[00N]) with respect to the control period Ts is set as T0
  • the distribution time of the third voltage vector VV3 (voltage vector V13[P0N]) is The case where the distribution time is T1 and the distribution time of the second voltage vector VV2 (voltage vector V7p[P00]) is T2 is illustrated.
  • T0, T1, and T2 if the voltage vectors at the vertices of an equilateral triangle surrounding the command voltage vector V * are Va, Vb, and Vc, the magnitude of the command voltage vector V * is V, and the angle is ⁇ , then the formula (5 ) and formula (6) are determined.
  • the voltage vector Va is the first voltage vector VV1 (voltage vector V8p[PP0] and V8n[00N]), and the voltage vector Vb is the third voltage vector VV3 (voltage vector V13[P0N]). ), and the voltage vector Vc is the second voltage vector VV2 (voltage vector V7p[P00]).
  • the third switching element Q3a is in the on state during the entire period within the control period Ts, as shown in FIG. As a result, the voltage drop width of the capacitor C11 of the first bootstrap circuit 71a and the capacitor C21 of the second bootstrap circuit 72a becomes large.
  • the zero vector V0n[NNN] ⁇ voltage vector V1[PNN] ⁇ The voltage vectors are output in the following order: voltage vector V2[PPN] ⁇ zero vector V0p[PPP] ⁇ zero vector V0p[PPP] ⁇ voltage vector V2[PPN] ⁇ voltage vector V1[PNN] ⁇ zero vector V0n[NNN].
  • the allocation time of zero vectors (zero vector V0n [NNN] and zero vector V0p [PPP]) with respect to the control period Ts is T0
  • the allocation time of the fifth voltage vector VV5 (voltage vector V1 [PNN]) is T2
  • the distribution time of the fourth voltage vector VV4 (voltage vector V2 [PPN]) is T2.
  • T0, T1, and T2 if the voltage vectors at the vertices of the equilateral triangle surrounding the command voltage vector V * are Va, Vb, and Vc, and the magnitude of the command voltage vector V * is V and the angle is ⁇ , then the above equations are obtained.
  • T0, T1, and T2 are determined so as to satisfy (5) and equation (6).
  • the voltage vector Va is a zero vector (zero vector V0n [NNN] and zero vector V0p [PPP])
  • the voltage vector Vb is the fifth voltage vector VV5 (voltage vector V1 [PNN]).
  • the voltage vector Vc is the fourth voltage vector VV4 (voltage vector V2 [PPN]).
  • the control unit 60a converts the combination of the first voltage vector VV1, second voltage vector VV2, and third voltage vector VV3 in the comparative example into a zero vector (zero vector V0n [NNN] and zero vector V0p [PPP]) Since the combination is changed to the fourth voltage vector VV4 (in the example of FIG. 37, voltage vector V2 [PPN]) and the fifth voltage vector VV5 (in the example of FIG. 37, voltage vector V1 [PNN]), as shown in FIG. Thus, a period in which the U-phase switching state is "N" can be generated. As a result, in the multilevel inverter 100a according to the second embodiment, as shown in FIG.
  • both the first switching element Q1a and the third switching element Q3a are in the off state, and the second switching element Q2a and the fourth switching element A third switching state can be generated in which both Q4a are in the on state. Therefore, the multilevel inverter 100a according to the second embodiment can suppress the voltage drop of the capacitor C11 of the first bootstrap circuit 71a and the capacitor C21 of the second bootstrap circuit 72a.
  • the order of the voltage vectors within the control period Ts may differ depending on the initial value of the carrier signal at the start of the control period Ts.
  • voltage vector V8p[PP0] ⁇ voltage vector V7p[P00] ⁇ voltage vector V13[P0N] ⁇ voltage vector V8n[00N] ⁇ voltage vector V8n[00N] ⁇ voltage vector V13[P0N] ⁇ voltage vector The voltage vectors are output in the order of V7p[P00] ⁇ voltage vector V8p[PP0]. Further, in FIG. 39, as in the example of FIG.
  • the zero vector V0p[PPP] ⁇ voltage vector V2[PPN] ⁇ The voltage vectors are output in the following order: voltage vector V1[PNN] ⁇ zero vector V0n[NNN] ⁇ zero vector V0n[NNN] ⁇ voltage vector V1[PNN] ⁇ voltage vector V2[PPN] ⁇ zero vector V0p[PPP].
  • the first voltage vector VV1 (voltage vector V8p[PP0] and voltage vector V8n[00N]), second voltage vector VV2 (voltage vector V7p[P00]), and third voltage vector in the example of FIG. VV3 (voltage vector V13[P0N]) is combined with zero vector (zero vector V0n[NNN] and zero vector V0p[PPP]) and fourth voltage vector VV4 (in the example of FIG. 41, voltage vector V2[PPN]). ) and the fifth voltage vector VV5 (in the example of FIG. 41, voltage vector V1 [PNN]), a period in which the switching state of the U phase is "N" is generated as shown in FIG. can be done.
  • the multilevel inverter 100a according to the second embodiment can generate the third switching state within the control period Ts, as shown in FIG. 42. Therefore, the multilevel inverter 100a according to the second embodiment can suppress the voltage drop of the capacitor C11 of the first bootstrap circuit 71a and the capacitor C21 of the second bootstrap circuit 72a.
  • the control unit 60a controls the first voltage vector VV1, the second voltage vector VV2, and the third voltage when the polarity of the command voltage corresponding to the command voltage vector V * is negative.
  • the combination with the vector VV3 is not changed to the combination of the zero vector (V0n[NNN], V0p[PPP]), the fourth voltage vector VV4, and the fifth voltage vector VV5.
  • the control unit 60a controls the plurality of first gate drivers so that the output voltages of the plurality of first bootstrap circuits 71a and the plurality of second bootstrap circuits 72a do not fall below a predetermined value.
  • 61a a plurality of second gate drivers 62a, a plurality of third gate drivers 63a, and a plurality of fourth gate drivers 64a.
  • the control unit 60a controls the first voltage vector VV1, the second voltage vector, which is adjacent to the command voltage vector V * , among the first group (27) of voltage vectors.
  • Each of the first group of voltage vectors is determined by a combination of potential levels at a plurality of connection points 13a in a plurality of inverter circuits 1a in the first vector space.
  • the control unit 60a sets the first voltage vector VV1, the second voltage vector VV2, and the third voltage vector VV3 to zero among the second group of voltage vectors in a second vector space different from the first vector space.
  • Each of the second group of voltage vectors is determined by a combination of potential levels at a plurality of connection points 13a in a plurality of inverter circuits 1a.
  • Zero vectors V0n[NNN] and V0p[PPP] are voltage vectors and positive potentials of a combination in which the potential levels of the plurality of connection points 13a in the plurality of inverter circuits 1a are negative potentials among the second group of voltage vectors. This is the voltage vector of the combination.
  • the control unit 60a makes the composite vector of the zero vectors V0n[NNN], V0p[PPP], the fourth voltage vector VV4, and the fifth voltage vector VV5 match the command voltage vector V * in the second vector space.
  • the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, the plurality of third gate drivers 63a, and the plurality of fourth gate drivers 64a are controlled within a predetermined control period Ts.
  • the multilevel inverter 100a according to the second embodiment it is possible to suppress voltage drop in the bootstrap circuit. More specifically, according to the multilevel inverter 100a according to the second embodiment, it is possible to suppress the voltage drop of the capacitor C11 of the plurality of first bootstrap circuits 71a and the capacitor C21 of the plurality of second bootstrap circuits 72a. becomes.
  • the DC-DC converter 91a included in the power supply section 9a includes a plurality of second gate drivers 62a, a plurality of first bootstrap circuits 71a, and a plurality of second bootstrap circuits. A voltage is supplied to 72a.
  • the multilevel inverter 100a according to the second embodiment can be made smaller.
  • FIG. 43 A multilevel inverter 100A according to the third embodiment will be described with reference to FIG. 43.
  • the same components as the multilevel inverter 100a (see FIG. 22) according to the second embodiment are denoted by the same reference numerals, and the description thereof will be omitted.
  • the multilevel inverter 100A differs from the multilevel inverter 100a in that the power supply section 9a includes a plurality (three) of DC-DC converters 91a.
  • the plurality of DC-DC converters 91a correspond to the plurality of (three) fourth gate drivers 64a and supply voltage to the corresponding fourth gate drivers 64a. Furthermore, in the multilevel inverter 100A, the plurality of DC-DC converters 91a correspond to the plurality of first bootstrap circuits 71a and are connected to the corresponding first bootstrap circuits 71a. More specifically, in each of the plurality of DC-DC converters 91a, the positive side terminal is connected to the anode of the diode D11 in the corresponding first bootstrap circuit 71a, and the negative side terminal is connected to the DC power supply section 3. is connected to the negative electrode N1 of.
  • control unit 60a performs the same voltage vector control as the control unit 60a of the multilevel inverter 100a, thereby controlling the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, and the plurality of third gate drivers.
  • a gate driver 63a and a plurality of fourth gate drivers 64a are controlled.
  • the multilevel inverter 100A suppresses the voltage drop of the capacitor C11 of the plurality of first bootstrap circuits 71a and the capacitor C21 of the plurality of second bootstrap circuits 72a. becomes possible.
  • Embodiment 4 A multilevel inverter 100B according to Embodiment 4 will be described with reference to FIG. 44.
  • the same components as those of the multilevel inverter 100a (see FIG. 22) according to the second embodiment are denoted by the same reference numerals, and a description thereof will be omitted.
  • a bidirectional switch including a third switching element Q3a and a fourth switching element Q4a is configured such that the first main terminals (source terminals) of the third switching element Q3a and the fourth switching element Q4a are connected to each other. It is a common drain bidirectional switch.
  • the second main terminal of fourth switching element Q4a is connected to intermediate potential point M1
  • third switching element Q3a is connected to connection point 13a.
  • the power supply section 9a includes a plurality (three) of second DC-DC converters 92 in addition to a DC-DC converter 91a (hereinafter also referred to as a first DC-DC converter 91a). Note that in FIG. 44, each of the plurality of second DC-DC converters 92 is illustrated with a symbol of a DC power supply.
  • the first DC-DC converter 91a supplies voltage to the plurality of second gate drivers 62a, the plurality of first bootstrap circuits 71a, and the plurality of second bootstrap circuits 72a.
  • the plurality of second DC-DC converters 92 correspond one-to-one to the plurality of fourth gate drivers 64a, and supply voltage to the corresponding fourth gate drivers 64a.
  • the second DC-DC converter 92 has a positive terminal connected to the high potential power supply terminal of the fourth gate driver 64a, and a negative terminal connected to the intermediate potential point M1 and the low potential power supply terminal of the fourth gate driver 64a. terminal and the second main terminal of the fourth switching element Q4a.
  • control unit 60a performs the same voltage vector control as the control unit 60a of the multilevel inverter 100a, thereby controlling the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, and the plurality of third gate drivers.
  • a gate driver 63a and a plurality of fourth gate drivers 64a are controlled.
  • the multilevel inverter 100B suppresses the voltage drop of the capacitor C11 of the plurality of first bootstrap circuits 71a and the capacitor C21 of the plurality of second bootstrap circuits 72a. becomes possible.
  • FIG. 45 A multilevel inverter 100C according to the fifth embodiment will be described with reference to FIG. 45.
  • the same components as those of the multilevel inverter 100a (see FIG. 22) according to the second embodiment are denoted by the same reference numerals, and a description thereof will be omitted.
  • the multilevel inverter 100C does not include the plurality of second bootstrap circuits 72a in the multilevel inverter 100a, and the power supply section 9a includes a DC-DC converter 91a (hereinafter also referred to as the first DC-DC converter 91a). , has a plurality (three) of second DC-DC converters 92. Note that in FIG. 45, each of the plurality of second DC-DC converters 92 is illustrated with a symbol of a DC power supply.
  • the first DC-DC converter 91a supplies voltage to the plurality of second gate drivers 62a, the plurality of first bootstrap circuits 71a, and the plurality of second bootstrap circuits 72a.
  • the plurality of second DC-DC converters 92 correspond to the plurality of third gate drivers 63a and the plurality of fourth gate drivers 64a, and supply voltage to the corresponding third gate drivers 63a and the corresponding fourth gate drivers 64a. do.
  • Each of the plurality of second DC-DC converters 92 has its positive terminal connected to the high potential power terminal of the corresponding third gate driver 63a and the high potential power terminal of the corresponding fourth gate driver 64a. .
  • each of the plurality of second DC-DC converters 92 has its negative terminal connected to the low potential power terminal of the corresponding third gate driver 63a and the low potential power terminal of the corresponding fourth gate driver 64a. ing.
  • control unit 60a performs the same voltage vector control as the control unit 60a of the multilevel inverter 100a, thereby controlling the plurality of first gate drivers 61a, the plurality of second gate drivers 62a, and the plurality of third gate drivers.
  • a gate driver 63a and a plurality of fourth gate drivers 64a are controlled.
  • the multilevel inverter 100C according to the fifth embodiment can suppress the voltage drop of the capacitor C11 of the plurality of first bootstrap circuits 71a.
  • FIG. 46 A multilevel inverter 100D according to the sixth embodiment will be described with reference to FIG. 46.
  • the same components as the multilevel inverter 100C (see FIG. 45) according to the fifth embodiment are given the same reference numerals, and the description thereof will be omitted.
  • the first DC-DC converter 91a is not connected to the plurality of first bootstrap circuits 71a, and the positive terminal of the second DC-DC converter 92 is connected to the anode of the diode D17 of the first bootstrap circuit 71. It is connected to the.
  • control unit 60 performs the same voltage vector control as the control unit 60a of the multilevel inverter 100a according to the second embodiment, thereby controlling the plurality of first gate drivers 61a and the plurality of second gate drivers 62a. , a plurality of third gate drivers 63a, and a plurality of fourth gate drivers 64a.
  • the multilevel inverter 100D can suppress the voltage drop of the capacitor C11 of the plurality of first bootstrap circuits 71a.
  • Embodiments 2 to 6 above are just one of various embodiments of the present disclosure.
  • the above embodiments 2 to 6 can be modified in various ways depending on the design, etc., as long as the objective of the present disclosure can be achieved.
  • each of the plurality of first switching elements Q1a, the plurality of second switching elements Q2a, the plurality of third switching elements Q3a, and the plurality of fourth switching elements Q4a are not limited to MOSFETs, but are, for example, IGBTs (Insulated Gate Bipolar Transistors).
  • the control terminal, the first main terminal, and the second main terminal in each of the plurality of first switching elements Q1a, the plurality of second switching elements Q2a, the plurality of third switching elements Q3a, and the plurality of fourth switching elements Q4a. are the gate terminal, collector terminal and emitter terminal, respectively.
  • the control unit 60a operates not only when the polarity of the command voltage corresponding to the command voltage vector V * is negative, but also when the polarity of the command voltage corresponding to the command voltage vector V* is negative. Also, the combination of the first voltage vector VV1, the second voltage vector VV2, and the third voltage vector VV3 in the first vector space is the zero vector, the fourth voltage vector VV4, and the fifth voltage vector in the second vector space. It may be changed to a combination with VV5.
  • each of the plurality of first bootstrap circuits 71a includes the Zener diode Z11, but may have a configuration that does not include the Zener diode Z11.
  • each of the plurality of second bootstrap circuits 72a includes the Zener diode Z21, but may have a configuration that does not include the Zener diode Z21.
  • the multilevel inverters 100a, 100A to 100D may be multilevel inverters of three or more levels, and may be, for example, five-level inverters.
  • the multilevel inverter (100) includes a DC power supply section (3), a plurality of inverter circuits (1), and a control device (6).
  • the DC power supply section (3) has a positive electrode (P1), a negative electrode (N1), and an intermediate potential point (M1).
  • a plurality of inverter circuits (1) are connected between a positive electrode (P1) and a negative electrode (N1) of a DC power supply section (3).
  • a control device (6) controls a plurality of inverter circuits (1).
  • Each of the plurality of inverter circuits (1) includes a switching circuit (10), a first diode (D1), a second diode (D2), a third diode (D3), a fourth diode (D4), It has a fifth diode (D5) and a sixth diode (D6).
  • a first switching element (Q1), a second switching element (Q2), a third switching element (Q3), and a fourth switching element (Q4) are connected from the positive electrode (P1) side to the negative electrode (N1).
  • a first switching element (Q1), a second switching element (Q2), a third switching element (Q3), and a fourth switching element (Q4) are connected in series so as to be lined up in this order on the side.
  • the first diode (D1) is connected in antiparallel to the first switching element (Q1).
  • the second diode (D2) is connected in antiparallel to the second switching element (Q2).
  • the third diode (D3) is connected in antiparallel to the third switching element (Q3).
  • the fourth diode (D4) is connected in antiparallel to the fourth switching element (Q4).
  • the fifth diode (D5) has a cathode connected to the first connection point (11) between the first switching element (Q1) and the second switching element (Q2), and an anode connected to the intermediate potential point (M1). has been done.
  • the sixth diode (D6) has an anode connected to the second connection point (12) between the third switching element (Q3) and the fourth switching element (Q4), and a cathode connected to the intermediate potential point (M1). has been done.
  • the control device (6) includes a plurality of first gate drivers (61), a plurality of second gate drivers (62), a plurality of third gate drivers (63), and a plurality of fourth gate drivers (64). , a plurality of first bootstrap circuits (71), a plurality of second bootstrap circuits (72), a power supply section (9), and a control section (60).
  • the plurality of first gate drivers (61) drive the first switching elements (Q1) of each of the plurality of inverter circuits (1).
  • the plurality of second gate drivers (62) drive the second switching elements (Q2) of each of the plurality of inverter circuits (1).
  • the plurality of third gate drivers (63) drive each third switching element (Q3) of the plurality of inverter circuits (1).
  • the plurality of fourth gate drivers (64) drive each fourth switching element (Q4) of the plurality of inverter circuits (1).
  • the plurality of first bootstrap circuits (71) correspond one-to-one to the plurality of first gate drivers (61).
  • Each of the plurality of first bootstrap circuits (71) supplies a voltage to the corresponding first gate driver (61).
  • the plurality of second bootstrap circuits (72) correspond one-to-one to the plurality of second gate drivers (62).
  • Each of the plurality of second bootstrap circuits (72) supplies a voltage to a corresponding second gate driver (62).
  • the plurality of third bootstrap circuits (73) correspond one-to-one to the plurality of third gate drivers (63).
  • Each of the plurality of third bootstrap circuits (73) supplies voltage to the corresponding third gate driver (63).
  • the power supply section (9) supplies voltage to the plurality of fourth gate drivers (64).
  • the control unit (60) controls a plurality of first gate drivers (61), a plurality of second gate drivers (62), a plurality of third gate drivers (63), and a plurality of fourth gate drivers (64).
  • the control unit (60) controls a first voltage vector (VV1), a second voltage vector (VV2), and a third voltage vector (VV3) that are adjacent to the command voltage vector (V * ) among the first group of voltage vectors. Select.
  • Each of the voltage vectors of the first group is the potential of the third connection point (13) between the second switching element (Q2) and the third switching element (Q3) of the plurality of inverter circuits (1) in the first vector space. Determined by a combination of levels.
  • the control unit (60) converts the first voltage vector (VV1), the second voltage vector (VV2), and the third voltage vector (VV3) into a second vector space different from the first vector space.
  • the zero vector (V0n[NNN], V0p[PPP]) is the voltage vector between the second switching element (Q2) and the third switching element (Q3) of the plurality of inverter circuits (1) among the voltage vectors of the second group.
  • a voltage vector is a combination in which the potential level of the three connection points (13) is a negative potential, and a voltage vector is a combination in which the potential level of the three connection points (13) is a positive potential.
  • the control unit (60) generates a composite vector of the zero vector (V0n[NNN], V0p[PPP]), the fourth voltage vector (VV4), and the fifth voltage vector (VV5) in the second vector space.
  • a plurality of first gate drivers (61), a plurality of second gate drivers (62) and a plurality of third gate drivers (63) are operated within a predetermined control period (Ts) so as to match the command voltage vector (V * ). ) and a plurality of fourth gate drivers (64).
  • the capacitors (C17) of the plurality of first bootstrap circuits (71), the capacitors (C27) of the plurality of second bootstrap circuits (72), and the plurality of third bootstrap circuits It becomes possible to suppress the voltage drop of the capacitor (C37) in (73).
  • the control unit (60) controls the first voltage
  • the combination of the vector (VV1), the second voltage vector (VV2), and the third voltage vector (VV3) is the zero vector (V0n[NNN], V0p[PPP]), the fourth voltage vector (VV4), and the fifth voltage. Change to combination with vector (VV5).
  • the combination of the first voltage vector (VV1), the second voltage vector (VV2), and the third voltage vector (VV3) is the zero vector (V0n[NNN], V0p[PPP]) and the fourth The number of times the combination of the voltage vector (VV4) and the fifth voltage vector (VV5) is changed can be reduced.
  • the control unit (60) includes a plurality of first bootstrap circuits (71) and a plurality of second bootstrap circuits (72).
  • each of the plurality of first bootstrap circuits (71) and the plurality of second bootstrap circuits (72) includes a capacitor (C17, C27), a diode (D17, D27), and a resistor (R17, R27).
  • the diodes (D17, D27) are connected in series to the capacitors (C17, C27).
  • the resistors (R17, R27) are connected in series to the capacitors (C17, C27).
  • the power supply section (9) includes a DC-DC converter (91).
  • the DC-DC converter (91) supplies voltage to the plurality of fourth gate drivers (64) and the plurality of third bootstrap circuits (73).
  • the multilevel inverter (100a; 100A; 100B; 100C; 100D) includes a DC power supply section (3), a plurality of inverter circuits (1a), and a control device (6a).
  • the DC power supply section (3) has a positive electrode (P1), a negative electrode (N1), and an intermediate potential point (M1).
  • the plurality of inverter circuits (1a) are connected between the positive electrode (P1) and the negative electrode (N1) of the DC power supply section (3).
  • a control device (6a) controls a plurality of inverter circuits (1a).
  • Each of the plurality of inverter circuits (1a) includes a first switching element (Q1a), a second switching element (Q2a), a third switching element (Q3a), a fourth switching element (Q4a), and a first diode (D1a). , a second diode (D2a), a third diode (D3a), and a fourth diode (D4a).
  • the first diode (D1a), the second diode (D2a), the third diode (D3a), and the fourth diode (D4a) are the first switching element (Q1a), the second switching element (Q2a), and the third switching element ( Q3a) and the fourth switching element (Q4a), respectively, in antiparallel connection.
  • the first switching element (Q1a) and the second switching element (Q2a) are switched from the positive electrode (P1) side to the negative electrode (N1) side.
  • the switching elements (Q2a) are connected in series so as to be lined up in this order.
  • a series circuit of a third switching element (Q3a) and a fourth switching element (Q4a) is connected between an intermediate potential point (M1) and an output point.
  • the output point is a connection point (13a) between the first switching element (Q1a) and the second switching element (Q2a).
  • the control device (6a) includes a plurality of first gate drivers (61a), a plurality of second gate drivers (62), a plurality of third gate drivers (63), and a plurality of fourth gate drivers (64a). , a plurality of bootstrap circuits (71a), a power supply section (9a), and a control section (60a).
  • the plurality of first gate drivers (61a) drive each first switching element (Q1a) of the plurality of inverter circuits (1a).
  • the plurality of second gate drivers (62a) drive the second switching elements (Q2a) of each of the plurality of inverter circuits (1a).
  • the plurality of third gate drivers (63a) drive each third switching element (Q3a) of the plurality of inverter circuits (1a).
  • the plurality of fourth gate drivers (64a) drive the fourth switching elements (Q4a) of each of the plurality of inverter circuits (1a).
  • the plurality of bootstrap circuits (71a) correspond one-to-one to the plurality of first gate drivers (61a), and supply voltage to the corresponding first gate drivers (61a).
  • the power supply section (9a) supplies voltage to the plurality of second gate drivers (62a) and the plurality of third gate drivers (63a).
  • the control unit (60a) controls a plurality of first gate drivers (61a), a plurality of second gate drivers (62a), a plurality of third gate drivers (63a), and a plurality of fourth gate drivers (64a).
  • the control unit (60a) controls a first voltage vector (VV1), a second voltage vector (VV2), and a third voltage vector (VV3) that are adjacent to the command voltage vector (V * ) among the first group of voltage vectors. Select. Each of the first group of voltage vectors is determined by a combination of potential levels of a plurality of connection points (13a) in a plurality of inverter circuits (1a) in the first vector space.
  • the control unit (60a) converts the first voltage vector (VV1), the second voltage vector (VV2), and the third voltage vector (VV3) into a second vector space different from the first vector space.
  • Each of the second group of voltage vectors is a combination of voltage vectors in which the potential level of the plurality of connection points (13a) in the plurality of inverter circuits (1a) is a negative electrode potential, and a voltage vector in a combination such that the potential level is a positive electrode potential.
  • the control unit (60a) generates a composite vector of the zero vector (V0n[NNN], V0p[PPP]), the fourth voltage vector (VV4), and the fifth voltage vector (VV5) in the second vector space.
  • a plurality of first gate drivers (61a), a plurality of second gate drivers (62a), and a plurality of third gate drivers (63a) are operated within a predetermined control period (Ts) so as to match the command voltage vector ( V *). ) and a plurality of fourth gate drivers (64a).
  • the bootstrap circuit (71a) it is possible to suppress a voltage drop in the bootstrap circuit (71a). More specifically, according to this aspect, it is possible to suppress the voltage drop of the capacitor (C11) of the plurality of bootstrap circuits (71a).
  • the control unit (60a) is configured such that the polarity of the command voltage corresponding to the command voltage vector (V * ) is When positive, the combination of the first voltage vector (VV1), the second voltage vector (VV2), and the third voltage vector (VV3) is the zero vector (V0n[NNN], V0p[PPP]) and the fourth voltage The combination is changed to the vector (VV4) and the fifth voltage vector (VV5).
  • the combination of the first voltage vector (VV1), the second voltage vector (VV2), and the third voltage vector (VV3) is the zero vector (V0n[NNN], V0p[PPP]) and the fourth The number of times the combination of the voltage vector (VV4) and the fifth voltage vector (VV5) is changed can be reduced.
  • the control unit (60a) controls the output voltage of each of the plurality of bootstrap circuits (71a).
  • a plurality of first gate drivers (61a), a plurality of second gate drivers (62a), a plurality of third gate drivers (63a), and a plurality of fourth gate drivers (64a) are arranged so as not to drop below a predetermined value. Control.
  • each of the plurality of bootstrap circuits (71a) has a capacitor (C11 ), a diode (D11), and a resistor (R11).
  • the diode (D11) is connected in series with the capacitor (C11).
  • the resistor (R11) is connected in series with the capacitor (C11).
  • the power supply section (9a) includes a DC-DC converter (91a).
  • the DC-DC converter (91a) supplies voltage to the plurality of second gate drivers (62a) and the plurality of bootstrap circuits (71a).
  • the power supply section (9a) is configured to include one first DC-DC converter (91a). and a plurality of second DC-DC converters (92).
  • the first DC-DC converter (91a) supplies voltage to the plurality of second gate drivers (62a) and the plurality of bootstrap circuits (71a).
  • the plurality of second DC-DC converters (92) supply voltage to the plurality of fourth gate drivers (64a).

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Abstract

ブートストラップ回路の電圧低下を抑制する。制御部（６０）は、第１ベクトル空間で指令電圧ベクトルに隣接する、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルを、第２ベクトル空間における、零ベクトルと、指令電圧ベクトルに隣接する、第４電圧ベクトル及び第５電圧ベクトルと、の組み合わせに変更する。零ベクトルは、複数のインバータ回路（１）の第３接続点（１３）の電位レベルが負極の電位となる組み合わせの電圧ベクトル及び正極の電位となる組み合わせの電圧ベクトルである。制御部（６０）は、零ベクトルと、第４電圧ベクトルと、第５電圧ベクトルと、の合成ベクトルを指令電圧ベクトルと一致させるように、所定の制御周期内において複数の第１ゲートドライバ（６１）と複数の第２ゲートドライバ（６２）と複数の第３ゲートドライバ（６３）と複数の第４ゲートドライバ（６４）とを制御する。

Description

マルチレベルインバータ
　本開示は、マルチレベルインバータに関し、より詳細には、ブートストラップ回路を備えるマルチレベルインバータに関する。
　特許文献１は、ブートストラップ回路を使用した３相電圧形ＰＷＭインバータ回路を開示している。
　特許文献１に開示された３相電圧形ＰＷＭインバータ回路は、６個のスイッチング素子と、６個のゲート駆動回路と、マイクロコンピュータと、主直流電源と、３個のブートストラップ回路と、を有している。
　また、特許文献１には、３相インバータの各相毎に所定のスイッチングパターンを与えることにより、所望の電圧ベクトルを得て、負荷に供給するととともに、各相のブートストラップ回路により制御電圧を供給するインバータ制御方法が開示されている。このインバータ制御方法では、何れかの相のブートストラップ回路が放電状態を維持する期間内における出力電圧に影響を及ぼさない期間に選択される電圧ベクトルを、所定期間毎にブートストラップ回路が充電可能な電圧ベクトルで置換すべくスイッチング制御する。
　特許文献１に開示されたインバータ制御方法は、２レベルインバータに関する技術であり、マルチレベルインバータの制御方法については開示されていない。
特開平５－２９２７５５号公報
　本開示の目的は、ブートストラップ回路の電圧低下を抑制することが可能なマルチレベルインバータを提供することにある。
　本開示に係る一態様のマルチレベルインバータは、直流電源部と、複数のインバータ回路と、制御装置と、を備える。前記直流電源部は、正極と負極と中間電位点とを有する。前記複数のインバータ回路は、前記直流電源部の前記正極と前記負極との間に接続されている。前記制御装置は、前記複数のインバータ回路を制御する。前記複数のインバータ回路の各々は、スイッチング回路と、第１ダイオードと、第２ダイオードと、第３ダイオードと、第４ダイオードと、第５ダイオードと、第６ダイオードと、を有する。前記スイッチング回路では、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子が、前記正極側から前記負極側へ前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子の順に並ぶように直列接続されている。前記第１ダイオードは、前記第１スイッチング素子に逆並列接続されている。前記第２ダイオードは、前記第２スイッチング素子に逆並列接続されている。前記第３ダイオードは、前記第３スイッチング素子に逆並列接続されている。前記第４ダイオードは、前記第４スイッチング素子に逆並列接続されている。前記第５ダイオードは、前記第１スイッチング素子と前記第２スイッチング素子との第１接続点にカソードが接続されており、前記中間電位点にアノードが接続されている。前記第６ダイオードは、前記第３スイッチング素子と前記第４スイッチング素子との第２接続点にアノードが接続されており、前記中間電位点にカソードが接続されている。前記制御装置は、複数の第１ゲートドライバと、複数の第２ゲートドライバと、複数の第３ゲートドライバと、複数の第４ゲートドライバと、複数の第１ブートストラップ回路と、複数の第２ブートストラップ回路と、複数の第３ブートストラップ回路と、電源部と、制御部と、を有する。前記複数の第１ゲートドライバは、前記複数のインバータ回路の各々の前記第１スイッチング素子を駆動する。前記複数の第２ゲートドライバは、前記複数のインバータ回路の各々の前記第２スイッチング素子を駆動する。前記複数の第３ゲートドライバは、前記複数のインバータ回路の各々の前記第３スイッチング素子を駆動する。前記複数の第４ゲートドライバは、前記複数のインバータ回路の各々の前記第４スイッチング素子を駆動する。前記複数の第１ブートストラップ回路は、前記複数の第１ゲートドライバに一対一に対応する。前記複数の第１ブーストラップ回路の各々は、対応する第１ゲートドライバに電圧を供給する。前記複数の第２ブートストラップ回路は、前記複数の第２ゲートドライバに一対一に対応する。前記複数の第２ブートストラップ回路の各々は、対応する第２ゲートドライバに電圧を供給する。複数の第３ブートストラップ回路は、前記複数の第３ゲートドライバに一対一に対応する。前記複数の第３ブートストラップ回路の各々は、対応する第３ゲートドライバに電圧を供給する。前記電源部は、前記複数の第４ゲートドライバに電圧を供給する。前記制御部は、前記複数の第１ゲートドライバ、前記複数の第２ゲートドライバ、前記複数の第３ゲートドライバ及び前記複数の第４ゲートドライバを制御する。前記制御部は、第１群の電圧ベクトルのうち、指令電圧ベクトルに隣接する、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルを選択する。前記第１群の電圧ベクトルの各々は、第１ベクトル空間において、前記複数のインバータ回路の前記第２スイッチング素子と前記第３スイッチング素子との第３接続点の電位レベルの組み合わせで定まる。前記制御部は、前記第１電圧ベクトルと、前記第２電圧ベクトルと、前記第３電圧ベクトルとを、前記第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトルと、前記指令電圧ベクトルに隣接する、第４電圧ベクトル及び第５電圧ベクトルと、の組み合わせに変更する。前記第２群の電圧ベクトルの各々は、前記複数のインバータ回路の前記第２スイッチング素子と前記第３スイッチング素子との第３接続点の電位レベルの組み合わせで定まる。前記零ベクトルは、前記第２群の電圧ベクトルのうち、前記複数のインバータ回路の前記第２スイッチング素子と前記第３スイッチング素子との前記第３接続点の電位レベルが前記負極の電位となる組み合わせの電圧ベクトル及び前記正極の電位となる組み合わせの電圧ベクトルである。前記制御部は、前記第２ベクトル空間における、前記零ベクトルと、前記第４電圧ベクトルと、前記第５電圧ベクトルと、の合成ベクトルを前記指令電圧ベクトルと一致させるように、所定の制御周期内において前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する。
　本開示に係る一態様のマルチレベルインバータは、直流電源部と、複数のインバータ回路と、制御装置と、を備える。前記直流電源部は、正極と負極と中間電位点とを有する。前記複数のインバータ回路は、前記直流電源部の前記正極と前記負極との間に接続されている。前記制御装置は、前記複数のインバータ回路を制御する。前記複数のインバータ回路の各々は、第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、第１ダイオード、第２ダイオード、第３ダイオード及び第４ダイオードと、を有する。前記第１ダイオード、前記第２ダイオード、前記第３ダイオード及び前記第４ダイオードは、前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子にそれぞれ逆並列接続されている。前記複数のインバータ回路の各々では、前記第１スイッチング素子、前記第２スイッチング素子が、前記正極側から前記負極側へ前記第１スイッチング素子、前記第２スイッチング素子の順に並ぶように直列接続されている。前記複数のインバータ回路の各々では、前記第３スイッチング素子と前記第４スイッチング素子との直列回路が、前記中間電位点と出力点との間に接続されている。前記出力点は、前記第１スイッチング素子と前記第２スイッチング素子との接続点である。前記制御装置は、複数の第１ゲートドライバと、複数の第２ゲートドライバと、複数の第３ゲートドライバと、複数の第４ゲートドライバと、複数のブートストラップ回路と、電源部と、制御部と、を有する。前記複数の第１ゲートドライバは、前記複数のインバータ回路の各々の前記第１スイッチング素子を駆動する。前記複数の第２ゲートドライバは、前記複数のインバータ回路の各々の前記第２スイッチング素子を駆動する。前記複数の第３ゲートドライバは、前記複数のインバータ回路の各々の前記第３スイッチング素子を駆動する。前記複数の第４ゲートドライバは、前記複数のインバータ回路の各々の前記第４スイッチング素子を駆動する。前記複数のブートストラップ回路は、前記複数の第１ゲートドライバに一対一に対応し、対応する第１ゲートドライバに電圧を供給する。前記電源部は、前記複数の第２ゲートドライバ及び前記複数の第３ゲートドライバに電圧を供給する。前記制御部は、前記複数の第１ゲートドライバ、前記複数の第２ゲートドライバ、前記複数の第３ゲートドライバ及び前記複数の第４ゲートドライバを制御する。前記制御部は、第１群の電圧ベクトルのうち、指令電圧ベクトルに隣接する、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルを選択する。前記第１群の電圧ベクトルの各々は、第１ベクトル空間において、前記複数のインバータ回路における複数の前記接続点の電位レベルの組み合わせで定まる。前記制御部は、前記第１電圧ベクトルと、前記第２電圧ベクトルと、前記第３電圧ベクトルとを、前記第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトルと、前記指令電圧ベクトルに隣接する、第４電圧ベクトル及び第５電圧ベクトルと、の組み合わせに変更する。前記第２群の電圧ベクトルの各々は、前記複数のインバータ回路における前記複数の前記接続点の電位レベルの組み合わせで定まる。前記零ベクトルは、前記第２群の電圧ベクトルのうち、前記複数のインバータ回路における前記複数の前記接続点の電位レベルが前記負極の電位となる組み合わせの電圧ベクトル及び前記正極の電位となる組み合わせの電圧ベクトルである。前記制御部は、前記第２ベクトル空間における、前記零ベクトルと、前記第４電圧ベクトルと、前記第５電圧ベクトルと、の合成ベクトルを前記指令電圧ベクトルと一致させるように、所定の制御周期内において前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する。
図１は、実施形態１に係るマルチレベルインバータを備えるシステムの回路図である。 図２は、同上のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの電流経路の説明図である。 図３は、同上のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの放電経路及び充電経路の説明図である。 図４は、同上のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。 図５は、同上のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの放電経路及び充電経路の説明図である。 図６は、同上のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの電流経路の説明図である。 図７は、同上のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの放電経路及び充電経路の説明図である。 図８は、同上のマルチレベルインバータにおける各相の電圧指令値の説明図である。 図９は、同上のマルチレベルインバータに関する第１群の電圧ベクトルの説明図である。 図１０は、同上のマルチレベルインバータに関する第１群の電圧ベクトルのより詳細な説明図である。 図１１は、同上のマルチレベルインバータにおける制御部の動作を説明するためのベクトル図である。 図１２Ａは、同上のマルチレベルインバータに関する指令電圧ベクトル、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの説明図である。図１２Ｂは、同上のマルチレベルインバータに関する指令電圧ベクトル、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの説明図である。 図１３は、比較例に係るマルチレベルインバータの各相のスイッチング状態のタイムチャートである。 図１４は、比較例に係るマルチレベルインバータの第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図１５は、実施形態１に係るマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更して各相のインバータ回路を制御した場合の各相のスイッチング状態のタイムチャートである。 図１６は、同上のマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更してインバータ回路を制御した場合の第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図１７は、比較例に係るマルチレベルインバータの各相のスイッチング状態のタイムチャートである。 図１８は、比較例に係るマルチレベルインバータの第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図１９は、実施形態１に係るマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更して各相のインバータ回路を制御した場合の各相のスイッチング状態のタイムチャートである。 図２０は、同上のマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更してインバータ回路を制御した場合の第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図２１は、変形例に係るマルチレベルインバータを備えるシステムの回路図である。 図２２は、実施形態２に係るマルチレベルインバータを備えるシステムの回路図である。 図２３は、同上のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの電流経路の説明図である。 図２４は、同上のマルチレベルインバータにおいてスイッチング回路が第１スイッチング状態のときの放電経路の説明図である。 図２５は、同上のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの電流経路の説明図である。 図２６は、同上のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの放電経路の説明図である。 図２７は、同上のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの電流経路の説明図である。 図２８は、同上のマルチレベルインバータにおいてスイッチング回路が第３スイッチング状態のときの放電経路及び充電経路の説明図である。 図２９は、同上のマルチレベルインバータにおいてスイッチング回路が第２スイッチング状態のときの放電経路の説明図である。 図３０は、同上のマルチレベルインバータにおける各相の電圧指令値の説明図である。 図３１は、同上のマルチレベルインバータに関する第１群の電圧ベクトルの説明図である。 図３２は、同上のマルチレベルインバータに関する第１群の電圧ベクトルのより詳細な説明図である。 図３３は、同上のマルチレベルインバータにおける制御部の動作を説明するためのベクトル図である。 図３４Ａは、同上のマルチレベルインバータに関する指令電圧ベクトル、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの説明図である。図３４Ｂは、同上のマルチレベルインバータに関する指令電圧ベクトル、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの説明図である。 図３５は、比較例に係るマルチレベルインバータの各相のスイッチング状態のタイムチャートである。 図３６は、比較例に係るマルチレベルインバータの第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図３７は、実施形態２に係るマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更して各相のインバータ回路を制御した場合の各相のスイッチング状態のタイムチャートである。 図３８は、同上のマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更してインバータ回路を制御した場合の第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図３９は、比較例に係るマルチレベルインバータの各相のスイッチング状態のタイムチャートである。 図４０は、比較例に係るマルチレベルインバータの第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図４１は、実施形態２に係るマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更して各相のインバータ回路を制御した場合の各相のスイッチング状態のタイムチャートである。 図４２は、同上のマルチレベルインバータにおいて第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルの組み合わせを、零ベクトル、第４電圧ベクトル及び第５電圧ベクトルの組み合わせに変更してインバータ回路を制御した場合の第１～第４スイッチング素子のオンオフ状態のタイムチャートである。 図４３は、実施形態３に係るマルチレベルインバータを備えるシステムの回路図である。 図４４は、実施形態４に係るマルチレベルインバータを備えるシステムの回路図である。 図４５は、実施形態５に係るマルチレベルインバータを備えるシステムの回路図である。 図４６は、実施形態６に係るマルチレベルインバータを備えるシステムの回路図である。
　（実施形態１）
　以下では、実施形態１に係るマルチレベルインバータ１００について、図１～１２Ｂに基づいて説明する。
　（１）概要
　マルチレベルインバータ１００は、例えば、図１に示すように、直流電源部３と、複数（例えば、３つ）のインバータ回路１と、制御装置６と、を備える。直流電源部３は、正極Ｐ１と負極Ｎ１と中間電位点Ｍ１とを有する。複数のインバータ回路１は、直流電源部３の正極Ｐ１と負極Ｎ１との間に接続されている。制御装置６は、複数のインバータ回路１を制御する。
　マルチレベルインバータ１００は、ダイオードクランプ型の３レベル３相インバータである。マルチレベルインバータ１００では、複数のインバータ回路１の各々が出力端子４１を有している。マルチレベルインバータ１００では、複数の出力端子（交流端子）４１に交流負荷ＲＡ１が接続される。交流負荷ＲＡ１は、例えば、３相モータである。マルチレベルインバータ１００では、複数のインバータ回路１のうちの１つが、Ｕ相の電圧を出力するインバータ回路１Ｕであり、別の１つが、Ｖ相の電圧を出力するインバータ回路１Ｖであり、残りの１つが、Ｗ相の電圧を出力するインバータ回路１Ｗである。
　複数のインバータ回路１の各々は、スイッチング回路１０と、第１ダイオードＤ１と、第２ダイオードＤ２と、第３ダイオードＤ３と、第４ダイオードＤ４と、を有する。また、複数のインバータ回路１の各々は、第５ダイオードＤ５と、第６ダイオードＤ６と、を有する。マルチレベルインバータ１００では、中間電位点Ｍ１の電位が、各インバータ回路１の第５ダイオードＤ５及び第６ダイオードＤ６によってクランプされる。
　各スイッチング回路１０では、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４が、直流電源部３の正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の順に並ぶように直列接続されている。
　各インバータ回路１では、第１ダイオードＤ１は、第１スイッチング素子Ｑ１に逆並列接続されている。第２ダイオードＤ２は、第２スイッチング素子Ｑ２に逆並列接続されている。第３ダイオードＤ３は、第３スイッチング素子Ｑ３に逆並列接続されている。第４ダイオードＤ４は、第４スイッチング素子Ｑ４に逆並列接続されている。第５ダイオードＤ５は、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との第１接続点１１にカソードが接続されており、中間電位点Ｍ１にアノードが接続されている。第６ダイオードＤ６は、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２接続点１２にアノードが接続されており、中間電位点Ｍ１にカソードが接続されている。
　制御装置６は、複数（例えば、３つ）の第１ゲートドライバ６１と、複数（例えば、３つ）の第２ゲートドライバ６２と、複数（例えば、３つ）の第３ゲートドライバ６３と、複数（例えば、３つ）の第４ゲートドライバ６４と、を有する。また、制御装置６は、複数（例えば、３つ）の第１ブートストラップ回路７１と、複数（例えば、３つ）の第２ブートストラップ回路７２と、複数（例えば、３つ）の第３ブートストラップ回路７３と、電源部９と、制御部６０と、を有する。
　複数の第１ゲートドライバ６１は、複数のインバータ回路１の各々の第１スイッチング素子Ｑ１を駆動する。複数の第２ゲートドライバ６２は、複数のインバータ回路１の各々の第２スイッチング素子Ｑ２を駆動する。複数の第３ゲートドライバ６３は、複数のインバータ回路１の各々の第３スイッチング素子Ｑ３を駆動する。複数の第４ゲートドライバ６４は、複数のインバータ回路１の各々の第４スイッチング素子Ｑ４を駆動する。
　複数の第１ブートストラップ回路７１は、複数の第１ゲートドライバ６１に一対一に対応する。複数の第１ブートストラップ回路７１の各々は、対応する第１ゲートドライバ６１に電圧を供給する。複数の第２ブートストラップ回路７２は、複数の第２ゲートドライバ６２に一対一に対応する。複数の第２ブートストラップ回路７２の各々は、対応する第２ゲートドライバ６２に電圧を供給する。複数の第３ブートストラップ回路７３は、複数の第３ゲートドライバ６３に一対一に対応する。複数の第３ブートストラップ回路７３の各々は、対応する第３ゲートドライバ６３に電圧を供給する。電源部９は、複数の第４ゲートドライバ６４に電圧を供給する。
　制御部６０は、複数の第１ゲートドライバ６１、複数の第２ゲートドライバ６２、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４を制御する。
　（２）電力変換装置の詳細
　直流電源部３は、第１コンデンサＣ１と、第２コンデンサＣ２と、を有する。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２とが直列接続されている。直流電源部３は、正極Ｐ１に接続されている第１直流端子３１と、負極Ｎ１に接続されている第２直流端子３２と、を更に有している。直流電源部３では、第１コンデンサＣ１の第１端が第１直流端子３１に接続されており、第１コンデンサＣ１の第２端が第２コンデンサＣ２の第１端に接続されており、第２コンデンサＣ２の第２端が第２直流端子３２に接続されている。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２との接続点が中間電位点Ｍ１である。第１直流端子３１と第２直流端子３２との間には、例えば、直流電圧源Ｅ１が接続される。この場合、直流電源部３の正極Ｐ１と負極Ｎ１との間には、直流電圧源Ｅ１の出力電圧Ｖｄｃが印加される。なお、第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである。「第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである」とは、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスに完全に一致する場合だけに限らず、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスの９５％以上１０５％以下の範囲内であればよい。
　以下では、説明の便宜上、複数のスイッチング回路１０に関し、インバータ回路１Ｕに含まれるスイッチング回路１０をスイッチング回路１０Ｕと称し、インバータ回路１Ｖに含まれるスイッチング回路１０をスイッチング回路１０Ｖと称し、インバータ回路１Ｗに含まれるスイッチング回路１０をスイッチング回路１０Ｗと称することもある。また、複数の出力端子４１のうちインバータ回路１Ｕに含まれる出力端子４１を出力端子４１Ｕと称し、インバータ回路１Ｖに含まれる出力端子４１を出力端子４１Ｖと称し、インバータ回路１Ｗに含まれる出力端子４１を出力端子４１Ｗと称することもある。
　各スイッチング回路１０の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は、制御端子と、第１主端子と、第２主端子と、を有する。各スイッチング回路１０の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４は、例えば、ＭＯＳＦＥＴである。したがって、各スイッチング回路１０の第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、ドレイン端子及びソース端子である。各スイッチング回路１０において、第１スイッチング素子Ｑ１、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の各々を構成するＭＯＳＦＥＴは、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴである。なお、ＭＯＳＦＥＴは、例えば、Ｓｉ系ＭＯＳＦＥＴ又はＳｉＣ系ＭＯＳＦＥＴである。
　各スイッチング回路１０の第１スイッチング素子Ｑ１の制御端子は、複数の第１ゲートドライバ６１のうち対応する第１ゲートドライバ６１に接続されている。また、各スイッチング回路１０の第２スイッチング素子Ｑ２の制御端子は、複数の第２ゲートドライバ６２のうち対応する第２ゲートドライバ６２に接続されている。また、各スイッチング回路１０の第３スイッチング素子Ｑ３の制御端子は、複数の第３ゲートドライバ６３のうち対応する第３ゲートドライバ６３に接続されている。また、各スイッチング回路１０の第４スイッチング素子Ｑ４の制御端子は、複数の第４ゲートドライバ６４のうち対応する第４ゲートドライバ６４に接続されている。
　各スイッチング回路１０では、第１スイッチング素子Ｑ１の第１主端子が直流電源部３の正極Ｐ１に接続され、第１スイッチング素子Ｑ１の第２主端子が第２スイッチング素子Ｑ２の第１主端子に接続されている。また、各スイッチング回路１０では、第２スイッチング素子Ｑ２の第２主端子が第３スイッチング素子Ｑ３の第１主端子に接続されている。また、各スイッチング回路１０では、第３スイッチング素子Ｑ３の第２主端子が第４スイッチング素子Ｑ４の第１主端子に接続され、第４スイッチング素子Ｑ４の第２主端子が直流電源部３の負極Ｎ１に接続されている。
　インバータ回路１Ｕでは、スイッチング回路１０Ｕにおける第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３が出力端子４１Ｕに接続されている。また、インバータ回路１Ｖでは、スイッチング回路１０Ｖにおける第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３が出力端子４１Ｖに接続されている。また、インバータ回路１Ｗでは、スイッチング回路１０Ｗにおける第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３が出力端子４１Ｗに接続されている。インバータ回路１Ｕの第３接続点１３には、出力端子４１Ｕを介して、例えば、交流負荷ＲＡ１のＵ相が接続される。また、インバータ回路１Ｖの第３接続点１３には、出力端子４１Ｖを介して、例えば、交流負荷ＲＡ１のＶ相が接続される。また、インバータ回路１Ｗの第３接続点１３には、出力端子４１Ｗを介して、例えば、交流負荷ＲＡ１のＷ相が接続される。
　各インバータ回路１では、第１ダイオードＤ１のアノードが、第１スイッチング素子Ｑ１の第２主端子（ソース端子）に接続され、第１ダイオードＤ１のカソードが、第１スイッチング素子Ｑ１の第１主端子（ドレイン端子）に接続されている。また、各インバータ回路１では、第２ダイオードＤ２のアノードが、第２スイッチング素子Ｑ２の第２主端子（ソース端子）に接続され、第２ダイオードＤ２のカソードが、第２スイッチング素子Ｑ２の第１主端子（ドレイン端子）に接続されている。また、各インバータ回路１では、第３ダイオードＤ３のアノードが、第３スイッチング素子Ｑ３の第２主端子（ソース端子）に接続され、第３ダイオードＤ３のカソードが、第３スイッチング素子Ｑ３の第１主端子（ドレイン端子）に接続されている。また、各インバータ回路１では、第４ダイオードＤ４のアノードが、第４スイッチング素子Ｑ４の第２主端子（ソース端子）に接続され、第４ダイオードＤ４のカソードが、第４スイッチング素子Ｑ４の第１主端子（ドレイン端子）に接続されている。
　各インバータ回路１では、第１ダイオードＤ１は、第１スイッチング素子Ｑ１を構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第２ダイオードＤ２は、第２スイッチング素子Ｑ２を構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第３ダイオードＤ３は、第３スイッチング素子Ｑ３を構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１では、第４ダイオードＤ４は、第４スイッチング素子Ｑ４を構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。
　各インバータ回路１では、第５ダイオードＤ５のカソードは、第１スイッチング素子Ｑ１と第２スイッチング素子Ｑ２との第１接続点１１に接続されている。また、第５ダイオードＤ５のアノードは、直流電源部３の中間電位点Ｍ１に接続されている。「中間電位点Ｍ１」とは、直流電源部３の正極Ｐ１の電位と負極Ｎ１の電位との間の中間の電位となる点である。実施形態１では、中間電位点Ｍ１がグランドに接続されているので、中間電位点Ｍ１の電位が０Ｖである。この場合、直流電源部３の両端電圧をＶｄｃとすると、正極Ｐ１の電位は、Ｖｄｃ／２であり、負極Ｎ１の電位は、－Ｖｄｃ／２である。
　第６ダイオードＤ６のカソードは、中間電位点Ｍ１に接続されている。第６ダイオードＤ６のアノードは、第３スイッチング素子Ｑ３と第４スイッチング素子Ｑ４との第２接続点１２に接続されている。
　複数の第１ゲートドライバ６１は、複数の第１スイッチング素子Ｑ１に一対一に対応する。複数の第１ゲートドライバ６１は、対応する第１スイッチング素子Ｑ１の制御端子に接続されている。複数の第１ゲートドライバ６１は、対応する第１スイッチング素子Ｑ１を駆動する。複数の第１ゲートドライバ６１は、制御部６０に接続されている。制御部６０は、複数の第１ゲートドライバ６１に一対一に対応する複数の第１制御信号Ｓ１（図２参照）を出力する。複数の第１ゲートドライバ６１の各々は、与えられた第１制御信号Ｓ１に基づいて、第１スイッチング素子Ｑ１をオンオフ制御する。
　複数の第２ゲートドライバ６２は、複数の第２スイッチング素子Ｑ２に一対一に対応する。複数の第２ゲートドライバ６２は、対応する第２スイッチング素子Ｑ２の制御端子に接続されている。複数の第２ゲートドライバ６２は、対応する第２スイッチング素子Ｑ２を駆動する。複数の第２ゲートドライバ６２は、制御部６０に接続されている。制御部６０は、複数の第２ゲートドライバ６２に一対一に対応する複数の第２制御信号Ｓ２（図２参照）を出力する。複数の第２ゲートドライバ６２の各々は、与えられた第２制御信号Ｓ２に基づいて、第２スイッチング素子Ｑ２をオンオフ制御する。
　複数の第３ゲートドライバ６３は、複数の第３スイッチング素子Ｑ３に一対一に対応する。複数の第３ゲートドライバ６３は、対応する第３スイッチング素子Ｑ３の制御端子に接続されている。複数の第３ゲートドライバ６３は、対応する第３スイッチング素子Ｑ３を駆動する。複数の第３ゲートドライバ６３は、制御部６０に接続されている。制御部６０は、複数の第３ゲートドライバ６３に一対一に対応する複数の第３制御信号Ｓ３（図２参照）を出力する。複数の第３ゲートドライバ６３の各々は、与えられた第３制御信号Ｓ３に基づいて、第３スイッチング素子Ｑ３をオンオフ制御する。
　複数の第４ゲートドライバ６４は、複数の第４スイッチング素子Ｑ４に一対一に対応する。複数の第４ゲートドライバ６４は、対応する第４スイッチング素子Ｑ４の制御端子に接続されている。複数の第４ゲートドライバ６４は、対応する第４スイッチング素子Ｑ４を駆動する。複数の第４ゲートドライバ６４は、制御部６０に接続されている。制御部６０は、複数の第４ゲートドライバ６４に一対一に対応する複数の第４制御信号Ｓ４（図２参照）を出力する。複数の第４ゲートドライバ６４の各々は、与えられた第４制御信号Ｓ４に基づいて、第４スイッチング素子Ｑ４をオンオフ制御する。
　複数の第１ブートストラップ回路７１は、複数の第１ゲートドライバ６１に一対一に対応する。複数の第１ブートストラップ回路７１は、対応する第１ゲートドライバ６１に電圧を供給する。複数の第１ブートストラップ回路７１の各々は、ダイオードＤ１７と、抵抗Ｒ１７と、コンデンサＣ１７（昇圧用コンデンサＣ１７ともいう）と、を有する。各第１ブートストラップ回路７１では、ダイオードＤ１７のアノードが電源部９の正側端子に接続されており、ダイオードＤ１７のカソードが抵抗Ｒ１７を介してコンデンサＣ１７の第１端に接続されている。コンデンサＣ１７の第１端は、第１ゲートドライバ６１の高電位側電源端子６１Ｈ（図３参照）に接続されており、コンデンサＣ１７の第２端は、第１ゲートドライバ６１の低電位側電源端子６１Ｌ（図３参照）に接続されている。第１ブートストラップ回路７１は、第１ゲートドライバ６１において第１スイッチング素子Ｑ１をオンさせるために必要な電圧を第１ゲートドライバ６１に供給する。複数の第１ブートストラップ回路７１の各々は、コンデンサＣ１７に並列接続されているツェナダイオードＺ１７を更に有する。
　複数の第２ブートストラップ回路７２は、複数の第２ゲートドライバ６２に一対一に対応する。複数の第２ブートストラップ回路７２は、対応する第２ゲートドライバ６２に電圧を供給する。複数の第２ブートストラップ回路７２の各々は、ダイオードＤ２７と、抵抗Ｒ２７と、コンデンサＣ２７（昇圧用コンデンサＣ２７ともいう）と、を有する。各第２ブートストラップ回路７２では、ダイオードＤ２７のアノードが電源部９の正側端子に接続されており、ダイオードＤ２７のカソードが抵抗Ｒ２７を介してコンデンサＣ２７の第１端に接続されている。コンデンサＣ２７の第１端は、第２ゲートドライバ６２の高電位側電源端子６２Ｈ（図３参照）に接続されており、コンデンサＣ２７の第２端は、第２ゲートドライバ６２の低電位側電源端子６２Ｌ（図３参照）に接続されている。第２ブートストラップ回路７２は、第２ゲートドライバ６２において第２スイッチング素子Ｑ２をオンさせるために必要な電圧を第２ゲートドライバ６２に供給する。複数の第２ブートストラップ回路７２の各々は、コンデンサＣ２７に並列接続されているツェナダイオードＺ２７を更に有する。
　複数の第３ブートストラップ回路７３は、複数の第３ゲートドライバ６３に一対一に対応する。複数の第３ブートストラップ回路７３は、対応する第３ゲートドライバ６３に電圧を供給する。複数の第３ブートストラップ回路７３の各々は、ダイオードＤ３７と、抵抗Ｒ３７と、コンデンサＣ３７（昇圧用コンデンサＣ３７ともいう）と、を有する。各第３ブートストラップ回路７３では、ダイオードＤ３７のアノードが電源部９の正側端子に接続されており、ダイオードＤ３７のカソードが抵抗Ｒ３７を介してコンデンサＣ３７の第１端に接続されている。コンデンサＣ３７の第１端は、第３ゲートドライバ６３の高電位側電源端子６３Ｈ（図３参照）に接続されており、コンデンサＣ３７の第２端は、第３ゲートドライバ６３の低電位側電源端子６３Ｌ（図３参照）に接続されている。第３ブートストラップ回路７３は、第３ゲートドライバ６３において第３スイッチング素子Ｑ３をオンさせるために必要な電圧を第３ゲートドライバ６３に供給する。複数の第３ブートストラップ回路７３の各々は、コンデンサＣ３７に並列接続されているツェナダイオードＺ３７を更に有する。
　電源部９は、複数（３つ）の第１ブートストラップ回路７１、複数（３つ）の第２ブートストラップ回路７２、複数（３つ）の第３ブートストラップ回路７３及び複数（３つ）の第４ゲートドライバ６４に電圧を供給する。電源部９は、例えば、絶縁型のＤＣ－ＤＣコンバータ９１を含む直流電源である。電源部９の正側端子は、複数の第４ゲートドライバ６４の各々の高電位側電源端子６４Ｈ（図３参照）に接続されており、電源部９の負側端子は、複数の第４ゲートドライバ６４の各々の低電位側電源端子６４Ｌ（図３参照）に接続されている。
　制御部６０は、複数の第１ゲートドライバ６１、複数の第２ゲートドライバ６２、複数の第３ゲートドライバ６３及び複数の第４ゲートドライバ６４を制御する。これにより、制御部６０は、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４を制御する。制御部６０の実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御部６０の実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。
　制御部６０は、複数（３つ）の第１スイッチング素子Ｑ１を制御するための複数（３つ）の第１制御信号Ｓ１（図２参照）と、複数（３つ）の第２スイッチング素子Ｑ２を制御するための複数（３つ）の第２制御信号Ｓ２（図２参照）と、複数の第３スイッチング素子Ｑ３を制御するための複数（３つ）の第３制御信号Ｓ３（図２参照）と、複数（３つ）の第４スイッチング素子Ｑ４を制御するための複数（３つ）の第４制御信号Ｓ４と、を出力する。なお、図２では、３つのインバータ回路１（図１参照）のうち１つのインバータ回路１のみを記載し、残りの２つのインバータ回路１の図示を省略してある。また、図２では、図１における、複数の第１ゲートドライバ６１と、複数の第２ゲートドライバ６２と、複数の第３ゲートドライバ６３と、複数の第４ゲートドライバ６４と、複数の第１ブートストラップ回路７１と、複数の第２ブートストラップ回路７２と、複数の第３ブートストラップ回路７３と、電源部９との図示を省略してある。また、図３では、３つのインバータ回路１（図１参照）のうち１つのインバータ回路１のみを記載し、残りの２つのインバータ回路１の図示を省略してある。また、図３では、図１における、２つの第１ゲートドライバ６１と、２つの第２ゲートドライバ６２と、２つの第３ゲートドライバ６３と、２つの第４ゲートドライバ６４と、２つの第１ブートストラップ回路７１と、２つの第２ブートストラップ回路７２と、２つの第３ブートストラップ回路７３との図示を省略してある。
　３つの第１制御信号Ｓ１は、スイッチング回路１０Ｕの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｕと、スイッチング回路１０Ｖの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｖと、スイッチング回路１０Ｗの第１スイッチング素子Ｑ１を制御する第１制御信号Ｓ１Ｗと、を含む。
　３つの第２制御信号Ｓ２は、スイッチング回路１０Ｕの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｕと、スイッチング回路１０Ｖの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｖと、スイッチング回路１０Ｗの第２スイッチング素子Ｑ２を制御する第２制御信号Ｓ２Ｗと、を含む。
　３つの第３制御信号Ｓ３は、スイッチング回路１０Ｕの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｕと、スイッチング回路１０Ｖの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｖと、スイッチング回路１０Ｗの第３スイッチング素子Ｑ３を制御する第３制御信号Ｓ３Ｗと、を含む。
　３つの第４制御信号Ｓ４は、スイッチング回路１０Ｕの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｕと、スイッチング回路１０Ｖの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｖと、スイッチング回路１０Ｗの第４スイッチング素子Ｑ４を制御する第４制御信号Ｓ４Ｗと、を含む。
　複数の第１制御信号Ｓ１、複数の第２制御信号Ｓ２、複数の第３制御信号Ｓ３及び複数の第４制御信号Ｓ４の各々は、例えば、電位レベルが第１電位レベル（以下、ローレベルともいう）と、第１電位レベルよりも高電位の第２電位レベル（以下、ハイレベルともいう）と、の間で変化する信号である。第１電位レベルは、例えば、０Ｖであり、第２電位レベルは、ＭＯＳＦＥＴのゲート閾値電圧よりも大きな電位レベルである。つまり、複数の制御信号（複数の第１制御信号Ｓ１、複数の第２制御信号Ｓ２、複数の第３制御信号Ｓ３及び複数の第４制御信号Ｓ４）の各々において、第１電位レベルは、その制御信号に対応するスイッチング素子をオフ状態とするための電位レベルであり、第２電位レベルは、その制御信号に対応するスイッチング素子をオン状態とするための電位レベルである。
　複数の第１スイッチング素子Ｑ１の各々は、対応する第１制御信号Ｓ１がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第２スイッチング素子Ｑ２の各々は、対応する第２制御信号Ｓ２がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第３スイッチング素子Ｑ３の各々は、対応する第３制御信号Ｓ３がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第４スイッチング素子Ｑ４の各々は、対応する第４制御信号Ｓ４がハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。
　マルチレベルインバータ１００では、複数のインバータ回路１の各々が、第１スイッチング状態又は第２スイッチング状態又は第３スイッチング状態に制御される。つまり、マルチレベルインバータ１００は、３つのインバータ回路１Ｕ、１Ｖ、１Ｗの各々において、スイッチング回路１０のスイッチング状態が、第１スイッチング状態と、第２スイッチング状態と、第３スイッチング状態と、のいずれかに制御される。第１スイッチング状態と第２スイッチング状態と第３スイッチング状態とは、第１～第４スイッチング素子Ｑ１～Ｑ４のオンオフの状態の組み合わせが異なる。複数のインバータ回路１の各々では、第１スイッチング状態のときの出力電圧と第２スイッチング状態のときの出力電圧と第３スイッチング状態のときの出力電圧とが互いに異なる。つまり、複数のインバータ回路１の各々では、第１～第４スイッチング素子Ｑ１～Ｑ４の状態によって出力電圧の電位レベルが３レベルで変化する。なお、複数のインバータ回路１の出力電圧に関して、Ｕ相のインバータ回路１Ｕの出力電圧と、Ｖ相のインバータ回路１Ｖの出力電圧と、Ｗ相のインバータ回路１Ｗの出力電圧とは、互いの位相が異なる。
　第１スイッチング状態は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の両方がオン状態、かつ、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の両方がオフ状態となる組み合わせである。複数のインバータ回路１の各々は、第１スイッチング状態に制御されているときに、直流電源部３の正極Ｐ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第１スイッチング状態では、第３接続点１３の電位が直流電源部３の正極Ｐ１の電位レベル（例えば、Ｖｄｃ／２）となる。
　第２スイッチング状態は、第１スイッチング素子Ｑ１及び第４スイッチング素子Ｑ４の両方がオフ状態、かつ、第２スイッチング素子Ｑ２及び第３スイッチング素子Ｑ３の両方がオン状態となる組み合わせである。複数のインバータ回路１の各々は、第２スイッチング状態に制御されているときに、直流電源部３の中間電位点Ｍ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第２スイッチング状態では、第３接続点１３の電位が中間電位点Ｍ１の電位レベル（例えば、０）となる。
　第３スイッチング状態は、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の両方がオフ状態、かつ、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の両方がオン状態となる組み合わせである。複数のインバータ回路１の各々は、第３スイッチング状態に制御されているときに、直流電源部３の負極Ｎ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１の各々は、第３スイッチング状態では、第３接続点１３の電位が直流電源部３の負極Ｎ１の電位レベル（例えば、－Ｖｄｃ／２）となる。
　インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、図２に示すように直流電源部３の正極Ｐ１－第１スイッチング素子Ｑ１－第２スイッチング素子Ｑ２－第３接続点１３－出力端子４１の経路で電流が流れて、交流負荷ＲＡ１（図１参照）への出力電圧の電圧値がＶｄｃ／２となる。
　また、インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、第１ブートストラップ回路７１のコンデンサＣ１７から第１ゲートドライバ６１に、第１ゲートドライバ６１により第１スイッチング素子Ｑ１をオンさせるために必要な電圧が供給される。したがって、第１ブートストラップ回路７１のコンデンサＣ１７の電荷が、図３に示すように、コンデンサＣ１７－第１ゲートドライバ６１の高電位側電源端子６１Ｈ－第１ゲートドライバ６１の低電位側電源端子６１Ｌ－コンデンサＣ１７の放電経路Ｒｕ１で放電される。これにより、第１ブートストラップ回路７１では、コンデンサＣ１７の両端電圧が時間経過とともに低下する。
　また、インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、第２ブートストラップ回路７２のコンデンサＣ２７から第２ゲートドライバ６２に、第２ゲートドライバ６２により第２スイッチング素子Ｑ２をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、コンデンサＣ２７－第２ゲートドライバ６２の高電位側電源端子６２Ｈ－第２ゲートドライバ６２の低電位側電源端子６２Ｌ－コンデンサＣ２７の放電経路Ｒｕ２で放電される。これにより、第２ブートストラップ回路７２では、コンデンサＣ２７の両端電圧が時間経過とともに低下する。
　また、インバータ回路１のスイッチング回路１０が第１スイッチング状態のときには、第１条件を満たす場合にコンデンサＣ２７によりコンデンサＣ１７が充電される。図３に示すように、コンデンサＣ１７の両端電圧をＶｏ１とし、コンデンサＣ２７の両端電圧をＶｏ２とし、ダイオードＤ１７の両端電圧をＶｄ１とし、抵抗Ｒ１７の両端電圧をＶＲ１とし、第２スイッチング素子Ｑ２の両端電圧をＶｆ２とすると、第１条件は、Ｖｏ２＞（Ｖｏ１＋Ｖｄ１＋ＶＲ１＋Ｖｆ２）という条件である。コンデンサＣ２７によりコンデンサＣ１７を充電する充電経路Ｒｕ２１は、コンデンサＣ２７－抵抗Ｒ２７－ダイオードＤ１７－抵抗Ｒ１７－コンデンサＣ１７－第１接続点１１－第２スイッチング素子Ｑ２－コンデンサＣ２７の経路である。
　また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、例えば、図４に示すように直流電源部３の中間電位点Ｍ１－第５ダイオードＤ５－第２スイッチング素子Ｑ２－第３接続点１３－出力端子４１の経路（太い実線矢印で示す経路）で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。より詳細には、スイッチング回路１０Ｕ、１０Ｖ、１０Ｗが、それぞれ、第２スイッチング状態、第３スイッチング状態、第３スイッチング状態の場合には、直流電源部３の中間電位点Ｍ１－インバータ回路１Ｕの第５ダイオードＤ５－スイッチング回路１０Ｕの第２スイッチング素子Ｑ２－第３接続点１３－出力端子４１の経路で電流が流れる。
　また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、例えば、図４に示すように出力端子４１－第３接続点１３－第３スイッチング素子Ｑ３－第２接続点１２－第６ダイオードＤ６の経路（太い破線矢印で示す経路）で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる場合もある。より詳細には、スイッチング回路１０Ｕ、１０Ｖ、１０Ｗが、それぞれ、第２スイッチング状態、第２スイッチング状態、第１スイッチング状態の場合には、インバータ回路１Ｕにおいて、出力端子４１－第３接続点１３－第３スイッチング素子Ｑ３－第２接続点１２－第６ダイオードＤ６の経路（太い破線矢印で示す経路）で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。
　また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、第２ブートストラップ回路７２のコンデンサＣ２７から第２ゲートドライバ６２に、第２ゲートドライバ６２により第２スイッチング素子Ｑ２をオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２のコンデンサＣ２７の電荷が、図５に示すように、コンデンサＣ２７－第２ゲートドライバ６２の高電位側電源端子６２Ｈ－第２ゲートドライバ６２の低電位側電源端子６２Ｌ－コンデンサＣ２７の放電経路Ｒｕ２で放電される。また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、第３ブートストラップ回路７３のコンデンサＣ３７から第３ゲートドライバ６３に、第３ゲートドライバ６３により第３スイッチング素子Ｑ３をオンさせるために必要な電圧が供給される。したがって、第３ブートストラップ回路７３のコンデンサＣ３７の電荷が、コンデンサＣ３７－第３ゲートドライバ６３の高電位側電源端子６３Ｈ－第３ゲートドライバ６３の低電位側電源端子６３Ｌ－コンデンサＣ３７の放電経路Ｒｕ３で放電される。
　また、インバータ回路１のスイッチング回路１０が第２スイッチング状態のときには、第２条件を満たす場合にコンデンサＣ３７によりコンデンサＣ２７が充電され、第３条件を満たす場合にコンデンサＣ２７によりコンデンサＣ１７が充電される。図５に示すように、コンデンサＣ１７、Ｃ２７、Ｃ３７それぞれの両端電圧をＶｏ１、Ｖｏ２、Ｖｏ３とし、ダイオードＤ１７、Ｄ２７それぞれの両端電圧をＶｄ１、Ｖｄ２とし、抵抗Ｒ１７、Ｒ２７それぞれの両端電圧をＶＲ１、ＶＲ２とし、第２スイッチング素子Ｑ２、第３スイッチング素子Ｑ３それぞれの両端電圧をＶｆ２、Ｖｆ３とすると、第２条件は、Ｖｏ３＞（Ｖｏ２＋Ｖｄ２＋ＶＲ２＋Ｖｆ３）という条件である。第３条件は、Ｖｏ２＞（Ｖｏ１＋Ｖｄ１＋ＶＲ１＋Ｖｆ２）という条件である。コンデンサＣ３７によりコンデンサＣ２７を充電する充電経路Ｒｕ３２は、コンデンサＣ３７－抵抗Ｒ３７－ダイオードＤ２７－抵抗Ｒ２７－コンデンサＣ２７－第３接続点１３－第３スイッチング素子Ｑ３－コンデンサＣ３７の経路である。コンデンサＣ２７によりコンデンサＣ１７を充電する充電経路Ｒｕ２１は、コンデンサＣ２７－抵抗Ｒ２７－ダイオードＤ１７－抵抗Ｒ１７－コンデンサＣ１７－第１接続点１１－第２スイッチング素子Ｑ２－コンデンサＣ２７の経路である。
　また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、図６に示すように直流電源部３の負極Ｎ１－第４スイッチング素子Ｑ４－第３スイッチング素子Ｑ３－第３接続点１３－出力端子４１の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が－Ｖｄｃ／２となる。また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、コンデンサＣ３７により第２ブートストラップ回路７２（図１参照）のコンデンサＣ２７が充電されるので、コンデンサＣ２７の電圧が時間経過とともに上昇し、コンデンサＣ２７が満充電状態となる。また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、第３ブートストラップ回路７３のコンデンサＣ３７から第３ゲートドライバ６３に、第３ゲートドライバ６３により第３スイッチング素子Ｑ３をオンさせるために必要な電圧が供給される。したがって、第３ブートストラップ回路７３のコンデンサＣ３７の電荷が、コンデンサＣ３７－第３ゲートドライバ６３の高電位側電源端子６３Ｈ－第３ゲートドライバ６３の低電位側電源端子６３Ｌ－コンデンサＣ３７の放電経路Ｒｕ３で放電される。また、インバータ回路１のスイッチング回路１０が第３スイッチング状態のときには、第４条件を満たす場合に電源部９によりコンデンサＣ３７が充電され、第５条件を満たす場合にコンデンサＣ３７によりコンデンサＣ２７が充電される。図７に示すように、電源部９の両端電圧をＶｏｏとし、コンデンサＣ２７、Ｃ３７それぞれの両端電圧をＶｏ２、Ｖｏ３とし、ダイオードＤ２７、Ｄ３７それぞれの両端電圧をＶｄ２、Ｖｄ３とし、抵抗Ｒ２７、Ｒ３７それぞれの両端電圧をＶＲ２、ＶＲ３とし、第３スイッチング素子Ｑ３、第４スイッチング素子Ｑ４それぞれの両端電圧をＶｆ３、Ｖｆ４とすると、第４条件は、Ｖｏｏ＞（Ｖｏ３＋Ｖｄ３＋ＶＲ３＋Ｖｆ４）という条件である。第５条件は、Ｖｏ３＞（Ｖｏ２＋Ｖｄ２＋ＶＲ２＋Ｖｆ３）という条件である。電源部９によりコンデンサＣ３７を充電する充電経路Ｒｕ９３は、電源部９の正側端子－ダイオードＤ３７－抵抗Ｒ３７－コンデンサＣ３７－第２接続点１２－第４スイッチング素子Ｑ４－電源部９の負側端子の経路である。コンデンサＣ３７によりコンデンサＣ２７を充電する充電経路Ｒｕ３２は、コンデンサＣ３７－抵抗Ｒ３７－ダイオードＤ２７－抵抗Ｒ２７－コンデンサＣ２７－第３接続点１３－第３スイッチング素子Ｑ３－コンデンサＣ３７の経路である。
　制御部６０は、インバータ回路１Ｕ、１Ｖ、１Ｗそれぞれの出力電圧に関する電圧指令Ｖｕ、Ｖｖ、Ｖｗ（図８参照）に基づいて、第１～第４制御信号Ｓ１Ｕ～Ｓ４Ｕ、第１～第４制御信号Ｓ１Ｖ～Ｓ４Ｖ、第１～第４制御信号Ｓ１Ｗ～Ｓ４Ｗを生成する。第１～第４制御信号Ｓ１Ｕ～Ｓ４Ｕは、インバータ回路１Ｕの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４である。第１～第４制御信号Ｓ１Ｖ～Ｓ４Ｖは、インバータ回路１Ｖの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４である。第１～第４制御信号Ｓ１Ｗ～Ｓ４Ｗは、インバータ回路１Ｗの第１～第４スイッチング素子Ｑ１～Ｑ４に対する第１～第４制御信号Ｓ１～Ｓ４である。
　図８に示すように、電圧指令Ｖｕと、電圧指令Ｖｖと、電圧指令Ｖｗとは、例えば、互いの位相が１２０°異なる正弦波状の信号であり、それぞれ、時間とともに値（電圧指令値）が変化する。なお、電圧指令Ｖｕ、電圧指令Ｖｖ及び電圧指令Ｖｗそれぞれの１周期の長さは、同じである。制御部６０は、交流負荷ＲＡ１の状態を検出する検出部８（図１参照）から出力される情報に基づいて電圧指令Ｖｕ、Ｖｖ、ＶｗをＰＩ（Proportional Integral）制御してもよい。交流負荷ＲＡ１が３相モータの場合、検出部８から出力される情報は、例えば、交流負荷ＲＡ１のＵ相、Ｖ相及びＷ相それぞれに流れる出力電流を検出する複数の電流センサの検出結果の情報と、３相モータの回転数、回転角等を検出するエンコーダの検出結果の情報と、のうち少なくとも１つを含む。
　以下、３つのインバータ回路１のうち１つ（例えば、Ｕ相のインバータ回路１Ｕ）の動作について説明する。Ｖ相のインバータ回路１Ｖ、Ｗ相のインバータ回路１Ｗの動作は、Ｕ相のインバータ回路１Ｕの動作と同様である。Ｕ相のインバータ回路１Ｕの出力電圧と、Ｖ相のインバータ回路１Ｖの出力電圧と、Ｗ相のインバータ回路１Ｗの出力電圧とは、互いの位相が異なる。
　制御部６０は、電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。
　以下、制御部６０での電圧ベクトル制御について、より詳細に説明する。
　制御部６０は、あらかじめ、第１ベクトル空間における第１群の電圧ベクトルと、第１ベクトル空間とは異なる第２ベクトル空間における第２群の電圧ベクトルと、を記憶している。以下では、第１群の電圧ベクトルについて、図９～１２Ａを参照しながら説明した後、第２群の電圧ベクトルについて、図１２Ｂを参照して説明する。
　第１群の電圧ベクトルの各々は、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点（第３接続点１３）の電位レベルの組み合わせで定まる。言い換えれば、第１群の電圧ベクトルは、Ｕ相に対応するスイッチング回路１０Ｕのスイッチング状態と、Ｖ相に対応するスイッチング回路１０Ｖのスイッチング状態と、Ｗ相に対応するスイッチング回路１０Ｗのスイッチング状態と、で定まる。第１ベクトル空間は、図９に示すような３レベル電圧ベクトル空間であり、各々が正三角形状の２４個のセクタを含む。図９に示した３レベル電圧ベクトル空間は、第１群の電圧ベクトルを直交ｄ－ｑ座標上に図示したベクトル図である。第１群の電圧ベクトルに含まれる電圧ベクトルの数は、３３＝２７個である。
　第１群の電圧ベクトルは、図９に示すように、各々の大きさが零である３個の零ベクトルＶ０ｐ、Ｖ０ｎ、Ｖ０ｏを含む。また、第１群の電圧ベクトルは、各々の大きさが（２／３）１／２・２Ｖｄｃであり向きが異なる６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６を含む。また、第１群の電圧ベクトルは、各々の大きさが（２／３）１／２・Ｖｄｃである１２個の電圧ベクトルＶ７ｐ、Ｖ７ｎ、Ｖ８ｐ、Ｖ８ｎ、Ｖ９ｐ、Ｖ９ｎ、Ｖ１０ｐ、Ｖ１０ｎ、Ｖ１１ｐ、Ｖ１１ｎ、Ｖ１２ｐ、Ｖ１２ｎを含む。また、第１群の電圧ベクトルは、各々の大きさが（２／３）１／２・３１／２・Ｖｄｃであり向きが異なる６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８を含む。図９において、６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６のうち隣り合う２つの電圧ベクトルのなす角度は、６０度である。また、６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８のうち隣り合う２つの電圧ベクトルのなす角度は、６０度である。
　第１群の電圧ベクトルは、第１スイッチング状態、第２スイッチング状態及び第３スイッチング状態を、それぞれ、「Ｐ」、「０」及び「Ｎ」の記号で表現し、Ｕ相、Ｖ相、Ｗ相の順に表記すると、図１０～１２Ａに示すように表現できる。
　図１０に示すように、第１群の電圧ベクトルにおける３個の零ベクトルＶ０ｐ、Ｖ０ｎ、Ｖ０ｏは、それぞれ、Ｖ０ｐ［ＰＰＰ］、Ｖ０ｎ［ＮＮＮ］、Ｖ０ｏ［０００］と表現できる。例えば、Ｖ０ｐ［ＰＰＰ］は、零ベクトルＶ０ｐに関して、Ｕ相のスイッチング回路１０Ｕのスイッチング状態が「Ｐ」であり、Ｖ相のスイッチング回路１０Ｖのスイッチング状態が「Ｐ」であり、Ｗ相のスイッチング回路１０Ｗのスイッチング状態が「Ｐ」であることを表現している。例えば、Ｖ１０ｐのように「ｐ」を付してある電圧ベクトルは、スイッチング状態として「Ｐ」を含み、かつスイッチング状態として「Ｎ」を含まない。この点は、以下、同様である。また、Ｖ１０ｎのように「ｎ」を付してある電圧ベクトルは、スイッチング状態として「Ｎ」を含み、かつ、スイッチング状態として「Ｐ」を含まない。この点は、以下、同様である。また、Ｖ１０ｏのように「ｏ」を付してある電圧ベクトルは、スイッチング状態として「０」を含み、かつ、スイッチング状態として「Ｐ」及び「Ｎ」を含まない。スイッチング回路１０のスイッチング状態が「Ｐ」の場合、そのスイッチング回路１０における第３接続点１３の電位は、直流電源部３の正極Ｐ１の電位となる。スイッチング回路１０のスイッチング状態が「Ｎ」の場合、そのスイッチング回路１０における第３接続点１３の電位は、直流電源部３の負極Ｎ１の電位となる。スイッチング回路１０のスイッチング状態が「０」の場合、そのスイッチング回路１０における第３接続点１３の電位は、直流電源部３の中間電位点Ｍ１の電位となる。
　また、第１群の電圧ベクトルにおける６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６は、それぞれ、Ｖ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］と表現できる。Ｖ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］のように、「Ｖ」に付した数字の後に「ｐ」、「ｎ」、「ｏ」のいずれも付してない電圧ベクトルは、３相のスイッチング状態として、「Ｐ」及び「Ｎ」を含む。
　また、第１群の電圧ベクトルにおける１２個の電圧ベクトルＶ７ｐ、Ｖ７ｎ、Ｖ８ｐ、Ｖ８ｎ、Ｖ９ｐ、Ｖ９ｎ、Ｖ１０ｐ、Ｖ１０ｎ、Ｖ１１ｐ、Ｖ１１ｎ、Ｖ１２ｐ、Ｖ１２ｎは、それぞれ、Ｖ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ９ｐ［０Ｐ０］、Ｖ９ｎ［Ｎ０Ｎ］、Ｖ１０ｐ［０ＰＰ］、Ｖ１０ｎ［Ｎ００］、Ｖ１１ｐ［００Ｐ］、Ｖ１１ｎ［ＮＮ０］、Ｖ１２ｐ［Ｐ０Ｐ］、Ｖ１２ｎ［０Ｎ０］と表現できる。
　また、第１群の電圧ベクトルにおける６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８は、それぞれ、Ｖ１３［Ｐ０Ｎ］、Ｖ１４［０ＰＮ］、Ｖ１５［ＮＰ０］、Ｖ１６［Ｎ０Ｐ］、Ｖ１７［０ＮＰ］、Ｖ１８［ＰＮ０］と表現できる。
　制御部６０は、複数のインバータ回路１の各々の出力電圧に関する指令電圧の瞬時値を指令電圧ベクトルＶ＊（図１１参照）に変換する。指令電圧ベクトルＶ＊の、直交ｄ－ｑ座標上におけるｄ軸成分をＶｄとし、指令電圧ベクトルＶ＊の、直交ｄ－ｑ座標上におけるｑ軸成分をＶｑとすると、指令電圧ベクトルＶ＊は、式（１）を用いて求めることができる。
Figure JPOXMLDOC01-appb-M000001
　制御部６０は、第１群の電圧ベクトルのうち指令電圧ベクトルＶ＊に隣接する、第１電圧ベクトルＶＶ１、第２電圧ベクトルＶＶ２及び第３電圧ベクトルＶＶ３（図１２Ａ参照）を選択する。第１電圧ベクトルＶＶ１は、複数の電圧ベクトルのうち大きさが基準大きさであり指令電圧ベクトルＶ＊に最も近い電圧ベクトルである。基準大きさは、例えば、（２／３）１／２・Ｖｄｃである。したがって、複数の電圧ベクトルは、大きさが基準大きさである電圧ベクトル（基準ベクトル）として、１２個の電圧ベクトルＶ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ９ｐ［０Ｐ０］、Ｖ９ｎ［Ｎ０Ｎ］、Ｖ１０ｐ［０ＰＰ］、Ｖ１０ｎ［Ｎ００］、Ｖ１１ｐ［００Ｐ］、Ｖ１１ｎ［ＮＮ０］、Ｖ１２ｐ［Ｐ０Ｐ］、Ｖ１２ｎ［０Ｎ０］を含む。指令電圧ベクトルＶ＊に最も近い第１電圧ベクトルＶＶ１と指令電圧ベクトルＶ＊とのなす角度は、３０度よりも小さい。図１２Ａの例では、第１電圧ベクトルＶＶ１は、電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］である。また、図１２Ａの例では、第２電圧ベクトルＶＶ２は、電圧ベクトルＶ７ｐ［Ｐ００］及びＶ７ｎ［０ＮＮ］である。また、図１２Ａの例では、第３電圧ベクトルＶＶ３は、電圧ベクトルＶ１３［Ｐ０Ｎ］である。
　第２群の電圧ベクトルの各々は、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との接続点（第３接続点１３）の電位レベルの組み合わせで定まる。言い換えれば、第２群の電圧ベクトルは、Ｕ相に対応するスイッチング回路１０Ｕのスイッチング状態と、Ｖ相に対応するスイッチング回路１０Ｖのスイッチング状態と、Ｗ相に対応するスイッチング回路１０Ｗのスイッチング状態と、で定まる。第２ベクトル空間は、図１２Ｂに示すようなレベルベクトル空間であり、各々が正三角形状の６個のセクタを含む。第２群の電圧ベクトルに含まれる電圧ベクトルの数は、９個である。
　第２群の電圧ベクトルは、図１２Ｂに示すように、３個の零ベクトルＶ０ｐ［ＰＰＰ］、Ｖ０ｎ［ＮＮＮ］、Ｖ０ｏ［０００］と、６個の電圧ベクトルＶ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］と、を含む。第２群の電圧ベクトルの表現は、第１群の電圧ベクトルの表現と同様である。
　制御部６０は、第１ベクトル空間における、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせ（図１２Ａ参照）を、第２ベクトル空間における、零ベクトルと、指令電圧ベクトルＶ＊に隣接する、第４電圧ベクトルＶＶ４及び第５電圧ベクトルＶＶ５と、の組み合わせに変更する。このときの零ベクトルは、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３の電位レベルが負極の電位となる組み合わせの零ベクトルＶ０ｎ［ＮＮＮ］及び正極の電位となる組み合わせの零ベクトルＶ０ｐ［ＰＰＰ］である。指令電圧ベクトルＶ＊に最も近い第４電圧ベクトルＶＶ４と指令電圧ベクトルＶ＊とのなす角度は、３０度よりも小さい。
　制御部６０は、第２ベクトル空間における、零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］と、第４電圧ベクトルＶＶ４（図１２Ｂの例では、電圧ベクトルＶ２［ＰＰＮ］）と、第５電圧ベクトルＶＶ５（図１２Ｂの例では、電圧ベクトルＶ１［ＰＮＮ］）と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させるように、所定の制御周期Ｔｓ（図１５参照）内において複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。所定の制御周期Ｔｓは、例えば、キャリア信号の１周期である。
　ところで、第１ベクトル空間における、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、第２ベクトル空間における、零ベクトルと第４電圧ベクトルＶＶ４と第５電圧ベクトルＶＶ５との組み合わせに変更しない制御を行う比較例では、制御周期Ｔｓ内において、第１ベクトル空間における指令電圧ベクトルＶ＊を囲む正三角形の頂点のベクトルの合成ベクトルを、指令電圧ベクトルＶ＊に一致させる。すなわち、比較例では、第１電圧ベクトルＶＶ１（図１２Ａの例では、電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］）と、第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］及び電圧ベクトルＶ７ｎ［０ＮＮ］）と、第３電圧ベクトルＶＶ３（図１２Ａの例では、電圧ベクトルＶ１３［Ｐ０Ｎ］）と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させる。比較例では、制御周期Ｔｓがキャリア信号の１周期である。比較例では、制御周期Ｔｓの半周期内において、例えば図１３に示すように、時系列的に並ぶ２つの電圧ベクトルにおいてＵ相、Ｖ相、Ｗ相のうち１相のみのスイッチング状態が「Ｐ」と「０」との間又は「０」と「Ｎ」との間で変化し、かつ、制御周期Ｔｓ内において、同じ電圧ベクトルが２回ずつ出力される。図１３では、電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］の順に出力される。図１３では、制御周期Ｔｓに対する、第１電圧ベクトルＶＶ１（電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］）の配分時間をＴ０とし、第３電圧ベクトルＶＶ３（電圧ベクトルＶ１３［Ｐ０Ｎ］）の配分時間をＴ１とし、第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］）の配分時間をＴ２とした場合について例示してある。Ｔ０、Ｔ１、Ｔ２については、指令電圧ベクトルＶ＊を囲む正三角形の頂点の電圧ベクトルをＶａ、Ｖｂ、Ｖｃとし、指令電圧ベクトルＶ＊の大きさをＶ、角度をθとすると、式（２）及び式（３）を満足するように、Ｔ０、Ｔ１、Ｔ２を決める。式（２）における「ｊ」は、虚数単位である。なお、図１３の例では、電圧ベクトルＶａは、第１電圧ベクトルＶＶ１（電圧ベクトルＶ８ｐ［ＰＰ０］及びＶ８ｎ［００Ｎ］）であり、電圧ベクトルＶｂは、第３電圧ベクトルＶＶ３（電圧ベクトルＶ１３［Ｐ０Ｎ］）であり、電圧ベクトルＶｃは、第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］）である。
Figure JPOXMLDOC01-appb-M000002
Figure JPOXMLDOC01-appb-M000003
　図１３の例では、例えば、スイッチング回路１０Ｕの第１～第４スイッチング素子Ｑ１～Ｑ４に関し、図１４に示すように、制御周期Ｔｓ内の全期間において第２スイッチング素子Ｑ２がオン状態となってしまい、第２ブートストラップ回路７２の電圧低下幅が大きくなってしまう。
　これに対して、実施形態１に係るマルチレベルインバータ１００の制御部６０では、キャリア信号の１周期内において、例えば図１５に示すように、零ベクトルＶ０ｎ［ＮＮＮ］→電圧ベクトルＶ１［ＰＮＮ］→電圧ベクトルＶ２［ＰＰＮ］→零ベクトルＶ０ｐ［ＰＰＰ］→零ベクトルＶ０ｐ［ＰＰＰ］→電圧ベクトルＶ２［ＰＰＮ］→電圧ベクトルＶ１［ＰＮＮ］→零ベクトルＶ０ｎ［ＮＮＮ］の順に出力される。
　図１５では、制御周期Ｔｓに対する、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）の配分時間をＴ０とし、第５電圧ベクトルＶＶ５（電圧ベクトルＶ１［ＰＮＮ］）の配分時間をＴ１とし、第４電圧ベクトルＶＶ４（電圧ベクトルＶ２［ＰＰＮ］）の配分時間をＴ２とした場合について例示してある。Ｔ０、Ｔ１、Ｔ２については、指令電圧ベクトルＶ＊を囲む正三角形の頂点の電圧ベクトルをＶａ、Ｖｂ、Ｖｃとし、指令電圧ベクトルＶ＊の大きさをＶ、角度をθとすると、上述の式（２）及び式（３）を満足するように、Ｔ０、Ｔ１、Ｔ２を決める。なお、図１５の例では、電圧ベクトルＶａは、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）であり、電圧ベクトルＶｂは、第５電圧ベクトルＶＶ５（電圧ベクトルＶ１［ＰＮＮ］）であり、電圧ベクトルＶｃは、第４電圧ベクトルＶＶ４（電圧ベクトルＶ２［ＰＰＮ］）である。
　制御部６０では、比較例での第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）と第４電圧ベクトルＶＶ４（図１５の例では、電圧ベクトルＶ２［ＰＰＮ］）と第５電圧ベクトルＶＶ５（図１５の例では、電圧ベクトルＶ１［ＰＮＮ］）との組み合わせに変更するので、図１５に示すように、Ｕ相のスイッチング状態が「Ｎ」となる期間を発生させることができる。これにより、実施形態１に係るマルチレベルインバータ１００は、図１６に示すように、第１スイッチング素子Ｑ１及び第２スイッチング素子Ｑ２の両方がオフ状態、かつ、第３スイッチング素子Ｑ３及び第４スイッチング素子Ｑ４の両方がオン状態となる第３スイッチング状態を発生させることができる。したがって、実施形態１に係るマルチレベルインバータ１００は、第２ブートストラップ回路７２のコンデンサＣ２７の電圧低下を抑制できる。
　また、比較例では、指令電圧ベクトルＶ＊が図１２Ａと同じであっても、制御周期Ｔｓの開始時のキャリア信号の初期値により、制御周期Ｔｓ内の電圧ベクトルの順序が異なることがある。図１７の例では、電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ８ｐ［ＰＰ０］の順に出力される。また、図１７では、図１３の例と同様、電圧ベクトルＶ８ｐ及び電圧ベクトルＶ８ｎの配分時間をＴ０とし、電圧ベクトルＶ１３の配分時間をＴ１とし、電圧ベクトルＶ７ｐ及び電圧ベクトルＶ７ｎの配分時間をＴ２とした場合について例示してある。この場合、図１８に示すように、制御周期Ｔｓ内の全期間において第３スイッチング状態が発生せず、第２ブートストラップ回路７２の電圧低下幅が大きくなってしまう。
　これに対して、実施形態１に係るマルチレベルインバータ１００の制御部６０では、キャリア信号の１周期内において、例えば図１９に示すように、零ベクトルＶ０ｐ［ＰＰＰ］→電圧ベクトルＶ２［ＰＰＮ］→電圧ベクトルＶ１［ＰＮＮ］→零ベクトルＶ０ｎ［ＮＮＮ］→零ベクトルＶ０ｎ［ＮＮＮ］→電圧ベクトルＶ１［ＰＮＮ］→電圧ベクトルＶ２［ＰＰＮ］→零ベクトルＶ０ｐ［ＰＰＰ］の順に出力される。制御部６０では、図１７の例での第１電圧ベクトルＶＶ１（電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］）と第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］）と第３電圧ベクトルＶＶ３（電圧ベクトルＶ１３［Ｐ０Ｎ］）との組み合わせを、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）と第４電圧ベクトルＶＶ４（図１８の例では、電圧ベクトルＶ２［ＰＰＮ］）と第５電圧ベクトルＶＶ５（図１８の例では、電圧ベクトルＶ１［ＰＮＮ］）との組み合わせに変更するので、図１９に示すように、Ｕ相のスイッチング状態が「Ｎ」となる期間を発生させることができる。これにより、実施形態１に係るマルチレベルインバータ１００は、図２０に示すように、制御周期Ｔｓ内において第３スイッチング状態を発生させることができる。したがって、実施形態１に係るマルチレベルインバータ１００は、第２ブートストラップ回路７２のコンデンサＣ２７の電圧低下を抑制できる。
　ところで、実施形態１に係るマルチレベルインバータ１００では、制御部６０は、指令電圧ベクトルＶ＊に対応する指令電圧の極性が負のときには、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と第４電圧ベクトルＶＶ４と第５電圧ベクトルＶＶ５との組み合わせに変更しない。
　また、マルチレベルインバータ１００では、制御部６０は、複数の第１ブートストラップ回路７１及び複数の第２ブートストラップ回路７２それぞれの出力電圧が所定値以下に低下しないように、複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。
　（３）まとめ
　実施形態１に係るマルチレベルインバータ１００では、制御部６０が、第１群（２７個）の電圧ベクトルのうち、指令電圧ベクトルＶ＊に隣接する、第１電圧ベクトルＶＶ１、第２電圧ベクトルＶＶ２及び第３電圧ベクトルＶＶ３を選択する。第１群の電圧ベクトルの各々は、第１ベクトル空間において、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３の電位レベルの組み合わせで定まる。制御部６０は、第１電圧ベクトルＶＶ１と、第２電圧ベクトルＶＶ２と、第３電圧ベクトルＶＶ３とを、第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］と、指令電圧ベクトルＶ＊に隣接する、第４電圧ベクトルＶＶ４及び第５電圧ベクトルＶＶ５と、の組み合わせに変更する。第２群の電圧ベクトルの各々は、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３の電位レベルの組み合わせで定まる。零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］は、第２群の電圧ベクトルのうち、複数のインバータ回路１の第２スイッチング素子Ｑ２と第３スイッチング素子Ｑ３との第３接続点１３の電位レベルが負極の電位となる組み合わせの電圧ベクトル及び正極の電位となる組み合わせの電圧ベクトルである。制御部６０は、第２ベクトル空間における、零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］と、第４電圧ベクトルＶＶ４と、第５電圧ベクトルＶＶ５と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させるように、所定の制御周期Ｔｓ内において複数の第１ゲートドライバ６１と複数の第２ゲートドライバ６２と複数の第３ゲートドライバ６３と複数の第４ゲートドライバ６４とを制御する。
　実施形態１に係るマルチレベルインバータ１００によれば、ブートストラップ回路の電圧低下を抑制することが可能となる。より詳細には、この態様によれば、複数の第１ブートストラップ回路７１のコンデンサＣ１７、複数の第２ブートストラップ回路７２のコンデンサＣ２７及び複数の第３ブートストラップ回路７３のコンデンサＣ３７の電圧低下を抑制することが可能となる。
　また、実施形態１に係るマルチレベルインバータ１００では、電源部９に含まれるＤＣ－ＤＣコンバータ９１が、複数の第４ゲートドライバ６４と複数の第３ブートストラップ回路７３とに電圧を供給する。これにより、実施形態１に係るマルチレベルインバータ１００は、小型化を図ることが可能となる。
　（変形例）
　上記の実施形態１は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態１は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４の各々は、ＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。この場合、複数の第１スイッチング素子Ｑ１、複数の第２スイッチング素子Ｑ２、複数の第３スイッチング素子Ｑ３及び複数の第４スイッチング素子Ｑ４の各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、コレクタ端子及びエミッタ端子である。
　また、実施形態１に係るマルチレベルインバータ１００では、制御部６０は、指令電圧ベクトルＶ＊に対応する指令電圧の極性が正のときだけに限らず、負のときにも、第１ベクトル空間における、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、第２ベクトル空間における、零ベクトルと第４電圧ベクトルＶＶ４と第５電圧ベクトルＶＶ５との組み合わせに変更してもよい。
　また、複数の第１ブートストラップ回路７１の各々は、ツェナダイオードＺ１７を含んでいるが、ツェナダイオードＺ１７を含んでいない構成であってもよい。また、複数の第２ブートストラップ回路７２の各々は、ツェナダイオードＺ２７を含んでいるが、ツェナダイオードＺ２７を含んでいない構成であってもよい。また、複数の第３ブートストラップ回路７３の各々は、ツェナダイオードＺ３７を含んでいるが、ツェナダイオードＺ３７を含んでいない構成であってもよい。
　また、マルチレベルインバータ１００は、３つの第４ゲートドライバ６４に電圧を供給する電源部９として、図１のように１つのＤＣ－ＤＣコンバータ９１を備えた構成に限らず、例えば、図２１に示す変形例に係るマルチレベルインバータ１００のように、電源部９が、複数（３つ）のＤＣ－ＤＣコンバータ９１を備えた構成であってもよい。複数のＤＣ－ＤＣコンバータ９１は、複数（３つ）の第４ゲートドライバ６４に対応し、対応する第４ゲートドライバ６４に電圧を供給する。変形例に係るマルチレベルインバータ１００の場合、複数の第１ブートストラップ回路７１の各々では、複数のＤＣ－ＤＣコンバータ９１のうち対応するＤＣ－ＤＣコンバータ９１の正側端子に、ダイオードＤ１７のアノードが接続されている。また、複数の第２ブートストラップ回路７２の各々では、複数のＤＣ－ＤＣコンバータ９１のうち対応するＤＣ－ＤＣコンバータ９１の正側端子に、ダイオードＤ２７のアノードが接続されている。また、複数の第３ブートストラップ回路７３の各々では、複数のＤＣ－ＤＣコンバータ９１のうち対応するＤＣ－ＤＣコンバータ９１の正側端子に、ダイオードＤ３７のアノードが接続されている。
　また、マルチレベルインバータ１００は、３レベル以上のマルチレベルインバータであればよく、例えば、５レベルインバータであってもよい。
　（実施形態２）
　以下では、実施形態２に係るマルチレベルインバータ１００ａについて、図２２～３４３Ｂに基づいて説明する。
　（１）概要
　マルチレベルインバータ１００ａは、例えば、図２２に示すように、直流電源部３と、複数（例えば、３つ）のインバータ回路１ａと、制御装置６ａと、を備える。直流電源部３は、正極Ｐ１と負極Ｎ１と中間電位点Ｍ１とを有する。複数のインバータ回路１ａは、直流電源部３の正極Ｐ１と負極Ｎ１との間に接続されている。制御装置６ａは、複数のインバータ回路１ａを制御する。
　マルチレベルインバータ１００ａは、Ｔ型の３レベル３相インバータである。マルチレベルインバータ１００ａでは、複数のインバータ回路１ａの各々が出力端子４１ａを有している。マルチレベルインバータ１００ａでは、複数の出力端子（交流端子）４１ａに交流負荷ＲＡ１が接続される。交流負荷ＲＡ１は、例えば、３相モータである。マルチレベルインバータ１００ａでは、複数のインバータ回路１ａのうちの１つが、Ｕ相の電圧を出力するインバータ回路１Ｕａであり、別の１つが、Ｖ相の電圧を出力するインバータ回路１Ｖａであり、残りの１つが、Ｗ相の電圧を出力するインバータ回路１Ｗａである。
　複数のインバータ回路１ａの各々は、第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａと、第１ダイオードＤ１ａ、第２ダイオードＤ２ａ、第３ダイオードＤ３ａ及び第４ダイオードＤ４ａと、を有する。第１ダイオードＤ１ａ、第２ダイオードＤ２ａ、第３ダイオードＤ３ａ及び第４ダイオードＤ４ａは、第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａにそれぞれ逆並列接続されている。複数のインバータ回路１ａの各々では、第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａが、正極Ｐ１側から負極Ｎ１側へ第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａの順に並ぶように直列接続されている。つまり、図２２及び２３に示すように、第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの直列回路（第１回路１１ａ）が、正極Ｐ１と負極Ｎ１との間に接続されている。複数のインバータ回路１ａの各々では、第３スイッチング素子Ｑ３ａと第４スイッチング素子Ｑ４ａとの直列回路（第２回路１２ａ）が、中間電位点Ｍ１と出力点との間に接続されている。出力点は、第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａである。第２回路１２ａは、第３スイッチング素子Ｑ３ａと第４スイッチング素子Ｑ４ａと第３ダイオードＤ３ａと第４ダイオードＤ４ａとを含む双方向スイッチを有している。
　制御装置６ａは、複数（例えば、３つ）の第１ゲートドライバ６１ａと、複数（例えば、３つ）の第２ゲートドライバ６２ａと、複数（例えば、３つ）の第３ゲートドライバ６３ａと、複数（例えば、３つ）の第４ゲートドライバ６４ａと、を有する。また、制御装置６ａは、複数（例えば、３つ）のブートストラップ回路７１ａ（以下、第１ブートストラップ回路７１ａともいう）と、複数（例えば、３つ）の第２ブートストラップ回路７２ａと、電源部９ａと、制御部６０ａと、を有する。
　複数の第１ゲートドライバ６１ａは、複数のインバータ回路１ａの第１スイッチング素子Ｑ１ａを駆動する。複数の第２ゲートドライバ６２ａは、複数のインバータ回路１ａの第２スイッチング素子Ｑ２ａを駆動する。複数の第３ゲートドライバ６３ａは、複数のインバータ回路１ａの第３スイッチング素子Ｑ３ａを駆動する。複数の第４ゲートドライバ６４ａは、複数のインバータ回路１ａの第４スイッチング素子Ｑ４ａを駆動する。
　複数の第１ブートストラップ回路７１ａは、複数の第１ゲートドライバ６１ａに一対一に対応する。複数の第１ブートストラップ回路７１ａは、対応する第１ゲートドライバ６１ａに電圧を供給する。複数の第２ブートストラップ回路７２ａは、複数の第３ゲートドライバ６３ａ及び複数の第４ゲートドライバ６４ａに対応する。複数の第２ブートストラップ回路７２ａは、対応する第３ゲートドライバ６３ａ及び対応する第４ゲートドライバ６４ａに電圧を供給する。電源部９ａは、複数の第２ゲートドライバ６２ａに電圧を供給する。
　制御部６０ａは、複数の第１ゲートドライバ６１ａ、複数の第２ゲートドライバ６２ａ、複数の第３ゲートドライバ６３ａ及び複数の第４ゲートドライバ６４ａを制御する。
　（２）電力変換装置の詳細
　直流電源部３は、第１コンデンサＣ１と、第２コンデンサＣ２と、を有する。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２とが直列接続されている。直流電源部３は、正極Ｐ１に接続されている第１直流端子３１と、負極Ｎ１に接続されている第２直流端子３２と、を更に有している。直流電源部３では、第１コンデンサＣ１の第１端が第１直流端子３１に接続されており、第１コンデンサＣ１の第２端が第２コンデンサＣ２の第１端に接続されており、第２コンデンサＣ２の第２端が第２直流端子３２に接続されている。直流電源部３では、第１コンデンサＣ１と第２コンデンサＣ２との接続点が中間電位点Ｍ１である。第１直流端子３１と第２直流端子３２との間には、例えば、直流電圧源Ｅ１が接続される。この場合、直流電源部３の正極Ｐ１と負極Ｎ１との間には、直流電圧源Ｅ１の出力電圧Ｖｄｃが印加される。なお、第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである。「第２コンデンサＣ２のキャパシタンスは、第１コンデンサＣ１のキャパシタンスと同じである」とは、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスに完全に一致する場合だけに限らず、第２コンデンサＣ２のキャパシタンスが第１コンデンサＣ１のキャパシタンスの９５％以上１０５％以下の範囲内であればよい。
　以下では、説明の便宜上、複数の出力端子４１ａのうちインバータ回路１Ｕａに含まれる出力端子４１ａを出力端子４１Ｕａと称し、インバータ回路１Ｖａに含まれる出力端子４１ａを出力端子４１Ｖａと称し、インバータ回路１Ｗａに含まれる出力端子４１ａを出力端子４１Ｗａと称することもある。
　各インバータ回路１ａの第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａは、制御端子と、第１主端子と、第２主端子と、を有する。各インバータ回路１ａの第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａは、例えば、ＭＯＳＦＥＴである。したがって、各インバータ回路１ａの第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａの各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、ドレイン端子及びソース端子である。各インバータ回路１ａにおいて、第１スイッチング素子Ｑ１ａ、第２スイッチング素子Ｑ２ａ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａの各々を構成するＭＯＳＦＥＴは、例えば、ノーマリオフ型のｎチャネルＭＯＳＦＥＴである。なお、ＭＯＳＦＥＴは、例えば、Ｓｉ系ＭＯＳＦＥＴ又はＳｉＣ系ＭＯＳＦＥＴである。
　各インバータ回路１ａの第１スイッチング素子Ｑ１ａの制御端子は、複数の第１ゲートドライバ６１ａのうち対応する第１ゲートドライバ６１ａに接続されている。また、各インバータ回路１ａの第２スイッチング素子Ｑ２ａの制御端子は、複数の第２ゲートドライバ６２ａのうち対応する第２ゲートドライバ６２ａに接続されている。また、各インバータ回路１ａの第３スイッチング素子Ｑ３ａの制御端子は、複数の第３ゲートドライバ６３ａのうち対応する第３ゲートドライバ６３ａに接続されている。また、各インバータ回路１ａの第４スイッチング素子Ｑ４ａの制御端子は、複数の第４ゲートドライバ６４ａのうち対応する第４ゲートドライバ６４ａに接続されている。
　各インバータ回路１ａでは、第１スイッチング素子Ｑ１ａの第１主端子が直流電源部３の正極Ｐ１に接続され、第１スイッチング素子Ｑ１ａの第２主端子が第２スイッチング素子Ｑ２ａの第１主端子に接続されており、第２スイッチング素子Ｑ２ａの第２主端子が直流電源部３の負極Ｎ１に接続されている。
　また、各インバータ回路１ａでは、第３スイッチング素子Ｑ３ａの第１主端子が中間電位点Ｍ１に接続されており、第３スイッチング素子Ｑ３ａの第２主端子が第４スイッチング素子Ｑ４ａの第２主端子に接続され、第４スイッチング素子Ｑ４ａの第１主端子が接続点１３ａに接続されている。したがって、第２回路１２ａの有する双方向スイッチは、第３スイッチング素子Ｑ３ａと第４スイッチング素子Ｑ４ａとの第２主端子（ソース端子）同士が接続されているコモンソースの双方向スイッチである。「中間電位点Ｍ１」とは、直流電源部３の正極Ｐ１の電位と負極Ｎ１の電位との間の中間の電位となる点である。実施形態２では、中間電位点Ｍ１がグランドに接続されているので、中間電位点Ｍ１の電位が０Ｖである。この場合、直流電源部３の両端電圧をＶｄｃとすると、正極Ｐ１の電位は、Ｖｄｃ／２であり、負極Ｎ１の電位は、－Ｖｄｃ／２である。
　インバータ回路１Ｕａでは、第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａが出力端子４１Ｕａに接続されている。また、インバータ回路１Ｖａでは、第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａが出力端子４１Ｖａに接続されている。また、インバータ回路１Ｗａでは、第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａが出力端子４１Ｗａに接続されている。インバータ回路１Ｕａの接続点１３ａには、出力端子４１Ｕａを介して、例えば、交流負荷ＲＡ１のＵ相が接続される。また、インバータ回路１Ｖａの接続点１３ａには、出力端子４１Ｖａを介して、例えば、交流負荷ＲＡ１のＶ相が接続される。また、インバータ回路１Ｗａの接続点１３ａには、出力端子４１Ｗａを介して、例えば、交流負荷ＲＡ１のＷ相が接続される。
　各インバータ回路１ａでは、第１ダイオードＤ１ａのアノードが、第１スイッチング素子Ｑ１ａの第２主端子（ソース端子）に接続され、第１ダイオードＤ１ａのカソードが、第１スイッチング素子Ｑ１ａの第１主端子（ドレイン端子）に接続されている。また、各インバータ回路１ａでは、第２ダイオードＤ２ａのアノードが、第２スイッチング素子Ｑ２ａの第２主端子（ソース端子）に接続され、第２ダイオードＤ２ａのカソードが、第２スイッチング素子Ｑ２ａの第１主端子（ドレイン端子）に接続されている。また、各インバータ回路１ａでは、第３ダイオードＤ３ａのアノードが、第３スイッチング素子Ｑ３ａの第２主端子（ソース端子）に接続され、第３ダイオードＤ３ａのカソードが、第３スイッチング素子Ｑ３ａの第１主端子（ドレイン端子）に接続されている。また、各インバータ回路１ａでは、第４ダイオードＤ４ａのアノードが、第４スイッチング素子Ｑ４ａの第２主端子（ソース端子）に接続され、第４ダイオードＤ４ａのカソードが、第４スイッチング素子Ｑ４ａの第１主端子（ドレイン端子）に接続されている。
　各インバータ回路１ａでは、第１ダイオードＤ１ａは、第１スイッチング素子Ｑ１ａを構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１ａでは、第２ダイオードＤ２ａは、第２スイッチング素子Ｑ２ａを構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１ａでは、第３ダイオードＤ３ａは、第３スイッチング素子Ｑ３ａを構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。また、各インバータ回路１ａでは、第４ダイオードＤ４ａは、第４スイッチング素子Ｑ４ａを構成するＭＯＳＦＥＴの寄生ダイオードで代用されてもよい。
　複数の第１ゲートドライバ６１ａは、複数の第１スイッチング素子Ｑ１ａに一対一に対応する。複数の第１ゲートドライバ６１ａは、対応する第１スイッチング素子Ｑ１ａの制御端子に接続されている。複数の第１ゲートドライバ６１ａは、対応する第１スイッチング素子Ｑ１ａを駆動する。複数の第１ゲートドライバ６１ａは、制御部６０ａに接続されている。制御部６０ａは、複数の第１ゲートドライバ６１ａに一対一に対応する複数の第１制御信号Ｓ１ａ（図２３参照）を出力する。複数の第１ゲートドライバ６１ａの各々は、与えられた第１制御信号Ｓ１ａに基づいて、第１スイッチング素子Ｑ１ａをオンオフ制御する。
　複数の第２ゲートドライバ６２ａは、複数の第２スイッチング素子Ｑ２ａに一対一に対応する。複数の第２ゲートドライバ６２ａは、対応する第２スイッチング素子Ｑ２ａの制御端子に接続されている。複数の第２ゲートドライバ６２ａは、対応する第２スイッチング素子Ｑ２ａを駆動する。複数の第２ゲートドライバ６２ａは、制御部６０ａに接続されている。制御部６０ａは、複数の第２ゲートドライバ６２ａに一対一に対応する複数の第２制御信号Ｓ２ａ（図２３参照）を出力する。複数の第２ゲートドライバ６２ａの各々は、与えられた第２制御信号Ｓ２ａに基づいて、第２スイッチング素子Ｑ２ａをオンオフ制御する。
　複数の第３ゲートドライバ６３ａは、複数の第３スイッチング素子Ｑ３ａに一対一に対応する。複数の第３ゲートドライバ６３ａは、対応する第３スイッチング素子Ｑ３ａの制御端子に接続されている。複数の第３ゲートドライバ６３ａは、対応する第３スイッチング素子Ｑ３ａを駆動する。複数の第３ゲートドライバ６３ａは、制御部６０ａに接続されている。制御部６０ａは、複数の第３ゲートドライバ６３ａに一対一に対応する複数の第３制御信号Ｓ３ａ（図２３参照）を出力する。複数の第３ゲートドライバ６３ａの各々は、与えられた第３制御信号Ｓ３ａに基づいて、第３スイッチング素子Ｑ３ａをオンオフ制御する。
　複数の第４ゲートドライバ６４ａは、複数の第４スイッチング素子Ｑ４ａに一対一に対応する。複数の第４ゲートドライバ６４ａは、対応する第４スイッチング素子Ｑ４ａの制御端子に接続されている。複数の第４ゲートドライバ６４ａは、対応する第４スイッチング素子Ｑ４ａを駆動する。複数の第４ゲートドライバ６４ａは、制御部６０ａに接続されている。制御部６０ａは、複数の第４ゲートドライバ６４ａに一対一に対応する複数の第４制御信号Ｓ４ａ（図２３参照）を出力する。複数の第４ゲートドライバ６４ａの各々は、与えられた第４制御信号Ｓ４ａに基づいて、第４スイッチング素子Ｑ４ａをオンオフ制御する。
　複数の第１ブートストラップ回路７１ａは、複数の第１ゲートドライバ６１ａに一対一に対応する。複数の第１ブートストラップ回路７１ａは、対応する第１ゲートドライバ６１ａに電圧を供給する。複数の第１ブートストラップ回路７１ａの各々は、図２２及び２４に示すように、ダイオードＤ１１と、抵抗Ｒ１１と、コンデンサＣ１１（昇圧用コンデンサＣ１１ともいう）と、を有する。各第１ブートストラップ回路７１ａでは、ダイオードＤ１１のアノードが電源部９ａの正側端子に接続されており、ダイオードＤ１１のカソードが抵抗Ｒ１１を介してコンデンサＣ１１の第１端に接続されている。コンデンサＣ１１の第１端は、第１ゲートドライバ６１ａの高電位側電源端子６１Ｈａ（図２４参照）に接続されており、コンデンサＣ１１の第２端は、第１ゲートドライバ６１ａの低電位側電源端子６１Ｌａ（図２４参照）に接続されている。第１ブートストラップ回路７１ａは、第１ゲートドライバ６１ａにおいて第１スイッチング素子Ｑ１ａをオンさせるために必要な電圧を第１ゲートドライバ６１ａに供給する。複数の第１ブートストラップ回路７１ａの各々は、コンデンサＣ１１に並列接続されているツェナダイオードＺ１１を更に有する。
　複数の第２ブートストラップ回路７２ａは、複数の第３ゲートドライバ６３ａ及び複数の第４ゲートドライバ６４ａに対応する。複数の第２ブートストラップ回路７２ａは、対応する第３ゲートドライバ６３ａ及び対応する第４ゲートドライバ６４ａに電圧を供給する。複数の第２ブートストラップ回路７２ａの各々は、ダイオードＤ２１と抵抗Ｒ２１とコンデンサＣ２１（昇圧用コンデンサＣ２１ともいう）とを有する。各第２ブートストラップ回路７２ａでは、ダイオードＤ２１のアノードが電源部９ａの正側端子に接続されており、ダイオードＤ２１のカソードが抵抗Ｒ２１を介してコンデンサＣ２１の第１端に接続されている。コンデンサＣ２１の第１端は、第３ゲートドライバ６３ａの高電位側電源端子６３Ｈａ（図２４参照）及び第４ゲートドライバ６４ａの高電位側電源端子６４Ｈａ（図２４参照）に接続されており、コンデンサＣ２１の第２端は、第３ゲートドライバ６３ａの低電位側電源端子６３Ｌａ（図２４参照）及び第４ゲートドライバ６４ａの低電位側電源端子６４Ｌａ（図２４参照）に接続されている。第２ブートストラップ回路７２ａは、第３ゲートドライバ６３ａにおいて第３スイッチング素子Ｑ３ａをオンさせるために必要な電圧を第３ゲートドライバ６３ａに供給し、かつ、第４ゲートドライバ６４ａにおいて第４スイッチング素子Ｑ４ａをオンさせるために必要な電圧を第４ゲートドライバ６４ａに供給する。複数の第２ブートストラップ回路７２ａの各々は、コンデンサＣ２１に並列接続されているツェナダイオードＺ２１を更に有する。
　電源部９ａは、複数（３つ）の第１ブートストラップ回路７１ａ、複数（３つ）の第２ブートストラップ回路７２ａ及び複数（３つ）の第２ゲートドライバ６２ａに電圧を供給する。電源部９ａは、例えば、絶縁型のＤＣ－ＤＣコンバータ９１ａを含む直流電源である。電源部９ａの正側端子は、複数の第２ゲートドライバ６２ａの各々の高電位側電源端子６２Ｈａ（図２４参照）に接続されており、電源部９ａの負側端子は、複数の第２ゲートドライバ６２ａの各々の低電位側電源端子６２Ｌａ（図２４参照）に接続されている。
　制御部６０ａは、複数の第１ゲートドライバ６１ａ、複数の第２ゲートドライバ６２ａ、複数の第３ゲートドライバ６３ａ及び複数の第４ゲートドライバ６４ａを制御する。これにより、制御部６０ａは、複数の第１スイッチング素子Ｑ１ａ、複数の第２スイッチング素子Ｑ２ａ、複数の第３スイッチング素子Ｑ３ａ及び複数の第４スイッチング素子Ｑ４ａを制御する。制御部６０ａの実行主体は、コンピュータシステムを含んでいる。コンピュータシステムは、１又は複数のコンピュータを有している。コンピュータシステムは、ハードウェアとしてのプロセッサ及びメモリを主構成とする。コンピュータシステムのメモリに記録されたプログラムをプロセッサが実行することによって、本開示における制御部６０ａの実行主体としての機能が実現される。プログラムは、コンピュータシステムのメモリに予め記録されていてもよいが、電気通信回線を通じて提供されてもよいし、コンピュータシステムで読み取り可能なメモリカード、光学ディスク、ハードディスクドライブ（磁気ディスク）等の非一時的記録媒体に記録されて提供されてもよい。コンピュータシステムのプロセッサは、半導体集積回路（ＩＣ）又は大規模集積回路（ＬＳＩ）を含む１乃至複数の電子回路で構成される。複数の電子回路は、１つのチップに集約されていてもよいし、複数のチップに分散して設けられていてもよい。複数のチップは、１つの装置に集約されていてもよいし、複数の装置に分散して設けられていてもよい。
　制御部６０ａは、複数（３つ）の第１スイッチング素子Ｑ１ａを制御するための複数（３つ）の第１制御信号Ｓ１ａ（図２３参照）と、複数（３つ）の第２スイッチング素子Ｑ２ａを制御するための複数（３つ）の第２制御信号Ｓ２ａ（図２３参照）と、複数の第３スイッチング素子Ｑ３ａを制御するための複数（３つ）の第３制御信号Ｓ３ａ（図２３参照）と、複数（３つ）の第４スイッチング素子Ｑ４ａを制御するための複数（３つ）の第４制御信号Ｓ４ａと、を出力する。なお、図２３では、３つのインバータ回路１ａのうち１つのインバータ回路１ａのみを記載し、残りの２つのインバータ回路１ａの図示を省略してある。また、図２３では、複数の第１ゲートドライバ６１ａと、複数の第２ゲートドライバ６２ａと、複数の第３ゲートドライバ６３ａと、複数の第４ゲートドライバ６４ａと、複数の第１ブートストラップ回路７１ａと、複数の第２ブートストラップ回路７２ａと、電源部９ａとの図示を省略してある。また、図２４では、３つのインバータ回路１ａのうち１つのインバータ回路１ａのみを記載し、残りの２つのインバータ回路１ａの図示を省略してある。また、図２４では、２つの第１ゲートドライバ６１ａと、２つの第２ゲートドライバ６２ａと、２つの第３ゲートドライバ６３ａと、２つの第４ゲートドライバ６４ａと、２つの第１ブートストラップ回路７１ａと、２つの第２ブートストラップ回路７２ａと、との図示を省略してある。
　３つの第１制御信号Ｓ１ａは、インバータ回路１Ｕａの第１スイッチング素子Ｑ１ａを制御する第１制御信号Ｓ１Ｕａと、インバータ回路１Ｖａの第１スイッチング素子Ｑ１ａを制御する第１制御信号Ｓ１Ｖａと、インバータ回路１Ｗａの第１スイッチング素子Ｑ１ａを制御する第１制御信号Ｓ１Ｗａと、を含む。
　３つの第２制御信号Ｓ２ａは、インバータ回路１Ｕａの第２スイッチング素子Ｑ２ａを制御する第２制御信号Ｓ２Ｕａと、インバータ回路１Ｖａの第２スイッチング素子Ｑ２ａを制御する第２制御信号Ｓ２Ｖａと、インバータ回路１Ｗａの第２スイッチング素子Ｑ２ａを制御する第２制御信号Ｓ２Ｗａと、を含む。
　３つの第３制御信号Ｓ３ａは、インバータ回路１Ｕａの第３スイッチング素子Ｑ３ａを制御する第３制御信号Ｓ３Ｕａと、インバータ回路１Ｖａの第３スイッチング素子Ｑ３ａを制御する第３制御信号Ｓ３Ｖａと、インバータ回路１Ｗａの第３スイッチング素子Ｑ３ａを制御する第３制御信号Ｓ３Ｗａと、を含む。
　３つの第４制御信号Ｓ４ａは、インバータ回路１Ｕａの第４スイッチング素子Ｑ４ａを制御する第４制御信号Ｓ４Ｕａと、インバータ回路１Ｖａの第４スイッチング素子Ｑ４ａを制御する第４制御信号Ｓ４Ｖａと、インバータ回路１Ｗａの第４スイッチング素子Ｑ４ａを制御する第４制御信号Ｓ４Ｗａと、を含む。
　複数の第１制御信号Ｓ１ａ、複数の第２制御信号Ｓ２ａ、複数の第３制御信号Ｓ３ａ及び複数の第４制御信号Ｓ４ａの各々は、例えば、電位レベルが第１電位レベル（以下、ローレベルともいう）と、第１電位レベルよりも高電位の第２電位レベル（以下、ハイレベルともいう）と、の間で変化する信号である。第１電位レベルは、例えば、０Ｖであり、第２電位レベルは、ＭＯＳＦＥＴのゲート閾値電圧よりも大きな電位レベルである。つまり、複数の制御信号（複数の第１制御信号Ｓ１ａ、複数の第２制御信号Ｓ２ａ、複数の第３制御信号Ｓ３ａ及び複数の第４制御信号Ｓ４ａ）の各々において、第１電位レベルは、その制御信号に対応するスイッチング素子をオフ状態とするための電位レベルであり、第２電位レベルは、その制御信号に対応するスイッチング素子をオン状態とするための電位レベルである。
　複数の第１スイッチング素子Ｑ１ａの各々は、対応する第１制御信号Ｓ１ａがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第２スイッチング素子Ｑ２ａの各々は、対応する第２制御信号Ｓ２ａがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第３スイッチング素子Ｑ３ａの各々は、対応する第３制御信号Ｓ３ａがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。また、複数の第４スイッチング素子Ｑ４ａの各々は、対応する第４制御信号Ｓ４ａがハイレベルのときにオン状態となり、ローレベルのときにオフ状態となる。
　マルチレベルインバータ１００ａでは、複数のインバータ回路１ａの各々が、第１スイッチング状態又は第２スイッチング状態又は第３スイッチング状態に制御される。つまり、マルチレベルインバータ１００ａは、３つのインバータ回路１Ｕａ、１Ｖａ、１Ｗａの各々において、スイッチング状態が、第１スイッチング状態と、第２スイッチング状態と、第３スイッチング状態と、のいずれかに制御される。第１スイッチング状態と第２スイッチング状態と第３スイッチング状態とは、第１～第４スイッチング素子Ｑ１ａ～Ｑ４ａのオンオフの状態の組み合わせが異なる。複数のインバータ回路１ａの各々では、第１スイッチング状態のときの出力電圧と第２スイッチング状態のときの出力電圧と第３スイッチング状態のときの出力電圧とが互いに異なる。つまり、複数のインバータ回路１ａの各々では、第１～第４スイッチング素子Ｑ１ａ～Ｑ４ａの状態によって出力電圧の電位レベルが３レベルで変化する。なお、複数のインバータ回路１ａの出力電圧に関して、Ｕ相のインバータ回路１Ｕａの出力電圧と、Ｖ相のインバータ回路１Ｖａの出力電圧と、Ｗ相のインバータ回路１Ｗａの出力電圧とは、互いの位相が異なる。
　第１スイッチング状態は、第１スイッチング素子Ｑ１ａ及び第３スイッチング素子Ｑ３ａの両方がオン状態、かつ、第２スイッチング素子Ｑ２ａ及び第４スイッチング素子Ｑ４ａの両方がオフ状態となる組み合わせである。複数のインバータ回路１ａの各々は、第１スイッチング状態に制御されているときに、直流電源部３の正極Ｐ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１ａの各々は、第１スイッチング状態では、接続点１３ａの電位が直流電源部３の正極Ｐ１の電位レベル（例えば、Ｖｄｃ／２）となる。
　第２スイッチング状態は、第１スイッチング素子Ｑ１ａ及び第２スイッチング素子Ｑ２ａの両方がオフ状態、かつ、第３スイッチング素子Ｑ３ａ及び第４スイッチング素子Ｑ４ａの両方がオン状態となる組み合わせである。複数のインバータ回路１ａの各々は、第２スイッチング状態に制御されているときに、直流電源部３の中間電位点Ｍ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１ａの各々は、第２スイッチング状態では、接続点１３ａの電位が中間電位点Ｍ１の電位レベル（例えば、０）となる。
　第３スイッチング状態は、第１スイッチング素子Ｑ１ａ及び第３スイッチング素子Ｑ３ａの両方がオフ状態、かつ、第２スイッチング素子Ｑ２ａ及び第４スイッチング素子Ｑ４ａの両方がオン状態となる組み合わせである。複数のインバータ回路１ａの各々は、第３スイッチング状態に制御されているときに、直流電源部３の負極Ｎ１の電位レベルの出力電圧を出力することができる。複数のインバータ回路１ａの各々は、第３スイッチング状態では、接続点１３ａの電位が直流電源部３の負極Ｎ１の電位レベル（例えば、－Ｖｄｃ／２）となる。
　インバータ回路１ａが第１スイッチング状態のときには、図２３に示すように直流電源部３の正極Ｐ１－第１スイッチング素子Ｑ１ａ－接続点１３ａ－出力端子４１ａ（図２２参照）の経路で電流が流れて、交流負荷ＲＡ１（図２２参照）への出力電圧の電圧値がＶｄｃ／２となる。
　また、インバータ回路１ａが第１スイッチング状態のときには、電源部９ａから第１ブートストラップ回路７１ａのコンデンサＣ１１への充電は行われず、第１ブートストラップ回路７１ａのコンデンサＣ１１から第１ゲートドライバ６１ａに、第１ゲートドライバ６１ａにより第１スイッチング素子Ｑ１ａをオンさせるために必要な電圧が供給される。したがって、第１ブートストラップ回路７１ａのコンデンサＣ１１の電荷が、図２４に示すように、コンデンサＣ１１－第１ゲートドライバ６１ａの高電位側電源端子６１Ｈａ－第１ゲートドライバ６１ａの低電位側電源端子６１Ｌａ－コンデンサＣ１１の放電経路Ｒｕ１ａで放電される。これにより、第１ブートストラップ回路７１ａでは、コンデンサＣ１１の両端電圧が時間経過とともに低下する。
　また、インバータ回路１ａが第１スイッチング状態のときには、電源部９ａから第２ブートストラップ回路７２ａのコンデンサＣ２１への充電は行われず、第２ブートストラップ回路７２ａのコンデンサＣ２１から第３ゲートドライバ６３ａに、第３ゲートドライバ６３ａにより第３スイッチング素子Ｑ３ａをオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２ａのコンデンサＣ２１の電荷が、図２４に示すように、コンデンサＣ２１－第３ゲートドライバ６３ａの高電位側電源端子６３Ｈａ－第３ゲートドライバ６３ａの低電位側電源端子６３Ｌａ－コンデンサＣ２１の放電経路Ｒｕ３ａで放電される。これにより、第２ブートストラップ回路７２ａでは、コンデンサＣ２１の両端電圧が時間経過とともに低下する。
　また、インバータ回路１ａが第２スイッチング状態のとき（第１スイッチング状態から第２スイッチング状態に変化したとき）には、例えば、図２５に示すように直流電源部３の中間電位点Ｍ１－第３スイッチング素子Ｑ３ａ－第４スイッチング素子Ｑ４ａ－接続点１３ａ－出力端子４１ａ（図２２参照）の経路で電流が流れて、交流負荷ＲＡ１（図２２参照）への出力電圧の電圧値が０となる。より詳細には、インバータ回路１Ｕａ、１Ｖａ、１Ｗａが、それぞれ、第２スイッチング状態、第３スイッチング状態、第３スイッチング状態の場合には、直流電源部３の中間電位点Ｍ１－インバータ回路１Ｕａの第３スイッチング素子Ｑ３ａ－インバータ回路１Ｕａの第４スイッチング素子Ｑ４ａ－接続点１３ａ－出力端子４１Ｕａの経路で電流が流れる。
　また、インバータ回路１ａが第２スイッチング状態のときには、第２ブートストラップ回路７２ａのコンデンサＣ２１から第３ゲートドライバ６３ａに、第３ゲートドライバ６３ａにより第３スイッチング素子Ｑ３ａをオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２ａのコンデンサＣ２１の電荷が、図２６に示すように、コンデンサＣ２１－第３ゲートドライバ６３ａの高電位側電源端子６３Ｈａ－第３ゲートドライバ６３ａの低電位側電源端子６３Ｌａ－コンデンサＣ２１の放電経路Ｒｕ３ａで放電される。また、インバータ回路１ａが第２スイッチング状態のときには、第２ブートストラップ回路７２ａのコンデンサＣ２１から第４ゲートドライバ６４ａに、第４ゲートドライバ６４ａにより第４スイッチング素子Ｑ４ａをオンさせるために必要な電圧が供給される。したがって、第２ブートストラップ回路７２ａのコンデンサＣ２１の電荷が、コンデンサＣ２１－第４ゲートドライバ６４ａの高電位側電源端子６４Ｈａ－第４ゲートドライバ６４ａの低電位側電源端子６４Ｌａ－コンデンサＣ２１の放電経路Ｒｕ４ａで放電される。
　また、インバータ回路１ａが第３スイッチング状態のときには、図２７に示すように、出力端子４１ａ（図２２参照）－接続点１３ａ－第２スイッチング素子Ｑ２ａ－直流電源部３の負極Ｎ１の経路で電流が流れて、交流負荷ＲＡ１（図２２参照）への出力電圧の電圧値が－Ｖｄｃ／２となる。また、インバータ回路１ａが第３スイッチング状態のときには、電源部９ａにより第１ブートストラップ回路７１ａのコンデンサＣ１１が充電されるので、コンデンサＣ１１の電圧が時間経過とともに上昇し、コンデンサＣ１１が満充電状態となる。図２８に示すように、電源部９ａによりコンデンサＣ１１を充電する充電経路Ｒｕ９１は、電源部９ａの正側端子－ダイオードＤ１１－抵抗Ｒ１１－コンデンサＣ１１－接続点１３ａ－第２スイッチング素子Ｑ２ａ－電源部９ａの負側端子の経路である。
　また、インバータ回路１ａが第３スイッチング状態のときには、電源部９ａにより第２ブートストラップ回路７２ａのコンデンサＣ２１が充電される。図２８に示すように、電源部９ａによりコンデンサＣ２１を充電する充電経路Ｒｕ９２は、電源部９ａの正側端子－ダイオードＤ２１－抵抗Ｒ２１－コンデンサＣ２１－第４スイッチング素子Ｑ４ａ－接続点１３ａ－第２スイッチング素子Ｑ２ａ－電源部９ａの負側端子の経路である。
　また、インバータ回路１ａが第２スイッチング状態のとき（第３スイッチング状態から第２スイッチング状態に変化したとき）には、例えば、図２９に示すように出力端子４１ａ（図２２参照）－接続点１３ａ－第４スイッチング素子Ｑ４ａ－第３スイッチング素子Ｑ３ａ－中間電位点Ｍ１の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。より詳細には、インバータ回路１Ｕａ、１Ｖａ、１Ｗａが、それぞれ、第２スイッチング状態、第２スイッチング状態、第１スイッチング状態の場合には、インバータ回路１Ｕａの出力端子４１ａ－接続点１３ａ－第４スイッチング素子Ｑ４ａ－第３スイッチング素子Ｑ３ａ－中間電位点Ｍ１の経路で電流が流れて、交流負荷ＲＡ１への出力電圧の電圧値が０となる。
　ここで、インバータ回路１ａが第２スイッチング状態のときには、上述の図２６に示した放電経路Ｒｕ３ａ、Ｒｕ４ａそれぞれで放電される。
　制御部６０ａは、例えば、インバータ回路１Ｕａ、１Ｖａ、１Ｗａそれぞれの出力電圧に関する電圧指令Ｖｕ、Ｖｖ、Ｖｗ（図３０参照）に基づいてインバータ回路１Ｕａの第１～第４スイッチング素子Ｑ１ａ～Ｑ４ａに対する第１～第４制御信号Ｓ１ａ～Ｓ４ａ（Ｓ１Ｕａ～Ｓ４Ｕａ）、インバータ回路１Ｖａの第１～第４スイッチング素子Ｑ１ａ～Ｑ４ａに対する第１～第４制御信号Ｓ１ａ～Ｓ４ａ（Ｓ１Ｖａ～Ｓ４Ｖａ）、インバータ回路１Ｗａの第１～第４スイッチング素子Ｑ１ａ～Ｑ４ａに対する第１～第４制御信号Ｓ１ａ～Ｓ４ａ（Ｓ１Ｗａ～Ｓ４Ｗａ）を生成する。
　図３０に示すように、電圧指令Ｖｕと、電圧指令Ｖｖと、電圧指令Ｖｗとは、例えば、互いの位相が１２０°異なる正弦波状の信号であり、それぞれ、時間とともに値（電圧指令値）が変化する。なお、電圧指令Ｖｕ、電圧指令Ｖｖ及び電圧指令Ｖｗそれぞれの１周期の長さは、同じである。制御部６０ａは、交流負荷ＲＡ１の状態を検出する検出部８（図２２照）から出力される情報に基づいて電圧指令Ｖｕ、Ｖｖ、ＶｗをＰＩ（Proportional Integral）制御してもよい。交流負荷ＲＡ１が３相モータの場合、検出部８から出力される情報は、例えば、交流負荷ＲＡ１のＵ相、Ｖ相及びＷ相それぞれに流れる出力電流を検出する複数の電流センサの検出結果の情報と、３相モータの回転数、回転角等を検出するエンコーダの検出結果の情報と、のうち少なくとも１つを含む。
　以下、３つのインバータ回路１ａのうち１つ（例えば、Ｕ相のインバータ回路１Ｕａ）の動作について説明する。Ｖ相のインバータ回路１Ｖａ、Ｗ相のインバータ回路１Ｗａの動作は、Ｕ相のインバータ回路１Ｕａの動作と同様である。Ｕ相のインバータ回路１Ｕａの出力電圧と、Ｖ相のインバータ回路１Ｖａの出力電圧と、Ｗ相のインバータ回路１Ｗａの出力電圧とは、互いの位相が異なる。
　制御部６０ａは、電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　以下、制御部６０ａでの電圧ベクトル制御について、より詳細に説明する。
　制御部６０ａは、あらかじめ、第１ベクトル空間における第１群の電圧ベクトルと、第１ベクトル空間とは異なる第２ベクトル空間における第２群の電圧ベクトルと、を記憶している。以下では、第１群の電圧ベクトルについて、図３０～３４Ａを参照しながら説明した後、第２群の電圧ベクトルについて、図３４Ｂを参照して説明する。
　第１群の電圧ベクトルの各々は、複数のインバータ回路１ａの第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａの電位レベルの組み合わせで定まる。言い換えれば、第１群の電圧ベクトルは、Ｕ相に対応するインバータ回路１Ｕａのスイッチング状態と、Ｖ相に対応するインバータ回路１Ｖａのスイッチング状態と、Ｗ相に対応するインバータ回路１Ｗａのスイッチング状態と、で定まる。第１ベクトル空間は、図３１に示すような３レベル電圧ベクトル空間であり、各々が正三角形状の２４個のセクタを含む。図３１に示した３レベル電圧ベクトル空間は、第１群の電圧ベクトルを直交ｄ－ｑ座標上に図示したベクトル図である。第１群の電圧ベクトルに含まれる電圧ベクトルの数は、３３＝２７個である。
　第１群の電圧ベクトルは、図３１に示すように、各々の大きさが零である３個の零ベクトルＶ０ｐ、Ｖ０ｎ、Ｖ０ｏを含む。また、第１群の電圧ベクトルは、各々の大きさが（２／３）１／２・２Ｖｄｃであり向きが異なる６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６を含む。また、第１群の電圧ベクトルは、各々の大きさが（２／３）１／２・Ｖｄｃである１２個の電圧ベクトルＶ７ｐ、Ｖ７ｎ、Ｖ８ｐ、Ｖ８ｎ、Ｖ９ｐ、Ｖ９ｎ、Ｖ１０ｐ、Ｖ１０ｎ、Ｖ１１ｐ、Ｖ１１ｎ、Ｖ１２ｐ、Ｖ１２ｎを含む。また、第１群の電圧ベクトルは、各々の大きさが（２／３）１／２・３１／２・Ｖｄｃであり向きが異なる６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８を含む。図３１において、６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６のうち隣り合う２つの電圧ベクトルのなす角度は、６０度である。また、６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８のうち隣り合う２つの電圧ベクトルのなす角度は、６０度である。
　第１群の電圧ベクトルは、第１スイッチング状態、第２スイッチング状態及び第３スイッチング状態を、それぞれ、「Ｐ」、「０」及び「Ｎ」の記号で表現し、Ｕ相、Ｖ相、Ｗ相の順に表記すると、図３２～３４Ａに示すように表現できる。
　図３２に示すように、第１群の電圧ベクトルにおける３個の零ベクトルＶ０ｐ、Ｖ０ｎ、Ｖ０ｏは、それぞれ、Ｖ０ｐ［ＰＰＰ］、Ｖ０ｎ［ＮＮＮ］、Ｖ０ｏ［０００］と表現できる。例えば、Ｖ０ｐ［ＰＰＰ］は、零ベクトルＶ０ｐに関して、Ｕ相のインバータ回路１Ｕａのスイッチング状態が「Ｐ」であり、Ｖ相のインバータ回路１Ｖａのスイッチング状態が「Ｐ」であり、Ｗ相のインバータ回路１Ｗａのスイッチング状態が「Ｐ」であることを表現している。例えば、Ｖ１０ｐのように「ｐ」を付してある電圧ベクトルは、スイッチング状態として「Ｐ」を含み、かつスイッチング状態として「Ｎ」を含まない。この点は、以下、同様である。また、Ｖ１０ｎのように「ｎ」を付してある電圧ベクトルは、スイッチング状態として「Ｎ」を含み、かつ、スイッチング状態として「Ｐ」を含まない。この点は、以下、同様である。また、Ｖ１０ｏのように「ｏ」を付してある電圧ベクトルは、スイッチング状態として「０」を含み、かつ、スイッチング状態として「Ｐ」及び「Ｎ」を含まない。インバータ回路１ａのスイッチング状態が「Ｐ」の場合、そのインバータ回路１ａにおける接続点１３ａの電位は、直流電源部３の正極Ｐ１の電位となる。インバータ回路１ａのスイッチング状態が「Ｎ」の場合、そのインバータ回路１ａにおける接続点１３ａの電位は、直流電源部３の負極Ｎ１の電位となる。インバータ回路１ａのスイッチング状態が「０」の場合、そのインバータ回路１ａにおける接続点１３ａの電位は、直流電源部３の中間電位点Ｍ１の電位となる。
　また、第１群の電圧ベクトルにおける６個の電圧ベクトルＶ１、Ｖ２、Ｖ３、Ｖ４、Ｖ５、Ｖ６は、それぞれ、Ｖ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］と表現できる。Ｖ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］のように、「Ｖ」に付した数字の後に「ｐ」、「ｎ」、「ｏ」のいずれも付してない電圧ベクトルは、３相のスイッチング状態として、「Ｐ」及び「Ｎ」を含む。
　また、第１群の電圧ベクトルにおける１２個の電圧ベクトルＶ７ｐ、Ｖ７ｎ、Ｖ８ｐ、Ｖ８ｎ、Ｖ９ｐ、Ｖ９ｎ、Ｖ１０ｐ、Ｖ１０ｎ、Ｖ１１ｐ、Ｖ１１ｎ、Ｖ１２ｐ、Ｖ１２ｎは、それぞれ、Ｖ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ９ｐ［０Ｐ０］、Ｖ９ｎ［Ｎ０Ｎ］、Ｖ１０ｐ［０ＰＰ］、Ｖ１０ｎ［Ｎ００］、Ｖ１１ｐ［００Ｐ］、Ｖ１１ｎ［ＮＮ０］、Ｖ１２ｐ［Ｐ０Ｐ］、Ｖ１２ｎ［０Ｎ０］と表現できる。
　また、第１群の電圧ベクトルにおける６個の電圧ベクトルＶ１３、Ｖ１４、Ｖ１５、Ｖ１６、Ｖ１７、Ｖ１８は、それぞれ、Ｖ１３［Ｐ０Ｎ］、Ｖ１４［０ＰＮ］、Ｖ１５［ＮＰ０］、Ｖ１６［Ｎ０Ｐ］、Ｖ１７［０ＮＰ］、Ｖ１８［ＰＮ０］と表現できる。
　制御部６０ａは、複数のインバータ回路１ａの各々の出力電圧に関する指令電圧の瞬時値を指令電圧ベクトルＶ＊（図３３参照）に変換する。指令電圧ベクトルＶ＊の、直交ｄ－ｑ座標上におけるｄ軸成分をＶｄとし、指令電圧ベクトルＶ＊の、直交ｄ－ｑ座標上におけるｑ軸成分をＶｑとすると、指令電圧ベクトルＶ＊は、式（４）を用いて求めることができる。
Figure JPOXMLDOC01-appb-M000004
　制御部６０ａは、第１群の電圧ベクトルのうち指令電圧ベクトルＶ＊に隣接する、第１電圧ベクトルＶＶ１、第２電圧ベクトルＶＶ２及び第３電圧ベクトルＶＶ３（図３４Ａ参照）を選択する。第１電圧ベクトルＶＶ１は、複数の電圧ベクトルのうち大きさが基準大きさであり指令電圧ベクトルＶ＊に最も近い電圧ベクトルである。基準大きさは、例えば、（２／３）１／２・Ｖｄｃである。したがって、複数の電圧ベクトルは、大きさが基準大きさである電圧ベクトル（基準ベクトル）として、１２個の電圧ベクトルＶ７ｐ［Ｐ００］、Ｖ７ｎ［０ＮＮ］、Ｖ８ｐ［ＰＰ０］、Ｖ８ｎ［００Ｎ］、Ｖ９ｐ［０Ｐ０］、Ｖ９ｎ［Ｎ０Ｎ］、Ｖ１０ｐ［０ＰＰ］、Ｖ１０ｎ［Ｎ００］、Ｖ１１ｐ［００Ｐ］、Ｖ１１ｎ［ＮＮ０］、Ｖ１２ｐ［Ｐ０Ｐ］、Ｖ１２ｎ［０Ｎ０］を含む。指令電圧ベクトルＶ＊に最も近い第１電圧ベクトルＶＶ１と指令電圧ベクトルＶ＊とのなす角度は、３０度よりも小さい。図３４Ａの例では、第１電圧ベクトルＶＶ１は、電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］である。また、図３４Ａの例では、第２電圧ベクトルＶＶ２は、電圧ベクトルＶ７ｐ［Ｐ００］及びＶ７ｎ［０ＮＮ］である。また、図３４Ａの例では、第３電圧ベクトルＶＶ３は、電圧ベクトルＶ１３［Ｐ０Ｎ］である。
　第２群の電圧ベクトルの各々は、複数のインバータ回路１ａにおける第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａの電位レベルの組み合わせで定まる。言い換えれば、第２群の電圧ベクトルは、Ｕ相に対応するインバータ回路１Ｕａのスイッチング状態と、Ｖ相に対応するインバータ回路１Ｖａのスイッチング状態と、Ｗ相に対応するインバータ回路１Ｗａのスイッチング状態と、で定まる。第２ベクトル空間は、図３４Ｂに示すような２レベルベクトル空間であり、各々が正三角形状の６個のセクタを含む。第２群の電圧ベクトルに含まれる電圧ベクトルの数は、９個である。
　第２群の電圧ベクトルは、図３４Ｂに示すように、３個の零ベクトルＶ０ｐ［ＰＰＰ］、Ｖ０ｎ［ＮＮＮ］、Ｖ０ｏ［０００］と、６個の電圧ベクトルＶ１［ＰＮＮ］、Ｖ２［ＰＰＮ］、Ｖ３［ＮＰＮ］、Ｖ４［ＮＰＰ］、Ｖ５［ＮＮＰ］、Ｖ６［ＰＮＰ］と、を含む。第２群の電圧ベクトルの表現は、第１群の電圧ベクトルの表現と同様である。
　制御部６０ａは、第１ベクトル空間における、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせ（図３４Ａ参照）を、第２ベクトル空間における、零ベクトルと、指令電圧ベクトルＶ＊に隣接する、第４電圧ベクトルＶＶ４及び第５電圧ベクトルＶＶ５と、の組み合わせに変更する。このときの零ベクトルは、複数のインバータ回路１ａにおける第１スイッチング素子Ｑ１ａと第２スイッチング素子Ｑ２ａとの接続点１３ａの電位レベルが負極の電位となる組み合わせの零ベクトルＶ０ｎ［ＮＮＮ］及び正極の電位となる組み合わせの零ベクトルＶ０ｐ［ＰＰＰ］である。指令電圧ベクトルＶ＊に最も近い第４電圧ベクトルＶＶ４と指令電圧ベクトルＶ＊とのなす角度は、３０度よりも小さい。
　制御部６０ａは、第２ベクトル空間における、零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］と、第４電圧ベクトルＶＶ４（図３４Ｂの例では、電圧ベクトルＶ２［ＰＰＮ］）と、第５電圧ベクトルＶＶ５（図３４Ｂの例では、電圧ベクトルＶ１［ＰＮＮ］）と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させるように、所定の制御周期Ｔｓ（図３７参照）内において複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。所定の制御周期Ｔｓは、例えば、キャリア信号の１周期である。
　ところで、第１ベクトル空間における、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、第２ベクトル空間における、零ベクトルと第４電圧ベクトルＶＶ４と第５電圧ベクトルＶＶ５との組み合わせに変更しない制御を行う比較例では、制御周期Ｔｓ内において、第１ベクトル空間における指令電圧ベクトルＶ＊を囲む正三角形の頂点のベクトルの合成ベクトルを、指令電圧ベクトルＶ＊に一致させる。すなわち、比較例では、第１電圧ベクトルＶＶ１（図３４Ａの例では、電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］）と、第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］及び電圧ベクトルＶ７ｎ［０ＮＮ］）と、第３電圧ベクトルＶＶ３（図３４Ａの例では、電圧ベクトルＶ１３［Ｐ０Ｎ］）と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させる。比較例では、制御周期Ｔｓがキャリア信号の１周期である。比較例では、制御周期Ｔｓの半周期内において、例えば図３５に示すように、時系列的に並ぶ２つの電圧ベクトルにおいてＵ相、Ｖ相、Ｗ相のうち１相のみのスイッチング状態が「Ｐ」と「０」との間又は「０」と「Ｎ」との間で変化し、かつ、制御周期Ｔｓ内において、同じ電圧ベクトルが２回ずつ出力される。図３５では、電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］の順に出力される。図３５では、制御周期Ｔｓに対する、第１電圧ベクトルＶＶ１（電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］）の配分時間をＴ０とし、第３電圧ベクトルＶＶ３（電圧ベクトルＶ１３［Ｐ０Ｎ］）の配分時間をＴ１とし、第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］）の配分時間をＴ２とした場合について例示してある。Ｔ０、Ｔ１、Ｔ２については、指令電圧ベクトルＶ＊を囲む正三角形の頂点の電圧ベクトルをＶａ、Ｖｂ、Ｖｃとし、指令電圧ベクトルＶ＊の大きさをＶ、角度をθとすると、式（５）及び式（６）を満足するように、Ｔ０、Ｔ１、Ｔ２を決める。式（５）における「ｊ」は、虚数単位である。なお、図３５の例では、電圧ベクトルＶａは、第１電圧ベクトルＶＶ１（電圧ベクトルＶ８ｐ［ＰＰ０］及びＶ８ｎ［００Ｎ］）であり、電圧ベクトルＶｂは、第３電圧ベクトルＶＶ３（電圧ベクトルＶ１３［Ｐ０Ｎ］）であり、電圧ベクトルＶｃは、第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］）である。
Figure JPOXMLDOC01-appb-M000005
Figure JPOXMLDOC01-appb-M000006
　図３５の例では、例えば、インバータ回路１Ｕａの第１～第４スイッチング素子Ｑ１ａ～Ｑ４ａに関し、図３６に示すように、制御周期Ｔｓ内の全期間において第３スイッチング素子Ｑ３ａがオン状態となってしまい、第１ブートストラップ回路７１ａのコンデンサＣ１１及び第２ブートストラップ回路７２ａのコンデンサＣ２１の電圧低下幅が大きくなってしまう。
　これに対して、実施形態２に係るマルチレベルインバータ１００ａの制御部６０ａでは、キャリア信号の１周期内において、例えば図３７に示すように、零ベクトルＶ０ｎ［ＮＮＮ］→電圧ベクトルＶ１［ＰＮＮ］→電圧ベクトルＶ２［ＰＰＮ］→零ベクトルＶ０ｐ［ＰＰＰ］→零ベクトルＶ０ｐ［ＰＰＰ］→電圧ベクトルＶ２［ＰＰＮ］→電圧ベクトルＶ１［ＰＮＮ］→零ベクトルＶ０ｎ［ＮＮＮ］の順に出力される。
　図３７では、制御周期Ｔｓに対する、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）の配分時間をＴ０とし、第５電圧ベクトルＶＶ５（電圧ベクトルＶ１［ＰＮＮ］）の配分時間をＴ１とし、第４電圧ベクトルＶＶ４（電圧ベクトルＶ２［ＰＰＮ］）の配分時間をＴ２とした場合について例示してある。Ｔ０、Ｔ１、Ｔ２については、指令電圧ベクトルＶ＊を囲む正三角形の頂点の電圧ベクトルをＶａ、Ｖｂ、Ｖｃとし、指令電圧ベクトルＶ＊の大きさをＶ、角度をθとすると、上述の式（５）及び式（６）を満足するように、Ｔ０、Ｔ１、Ｔ２を決める。なお、図３７の例では、電圧ベクトルＶａは、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）であり、電圧ベクトルＶｂは、第５電圧ベクトルＶＶ５（電圧ベクトルＶ１［ＰＮＮ］）であり、電圧ベクトルＶｃは、第４電圧ベクトルＶＶ４（電圧ベクトルＶ２［ＰＰＮ］）である。
　制御部６０ａでは、比較例での第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）と第４電圧ベクトルＶＶ４（図３７の例では、電圧ベクトルＶ２［ＰＰＮ］）と第５電圧ベクトルＶＶ５（図３７の例では、電圧ベクトルＶ１［ＰＮＮ］）との組み合わせに変更するので、図３７に示すように、Ｕ相のスイッチング状態が「Ｎ」となる期間を発生させることができる。これにより、実施形態２に係るマルチレベルインバータ１００ａは、図３８に示すように、第１スイッチング素子Ｑ１ａ及び第３スイッチング素子Ｑ３ａの両方がオフ状態、かつ、第２スイッチング素子Ｑ２ａ及び第４スイッチング素子Ｑ４ａの両方がオン状態となる第３スイッチング状態を発生させることができる。したがって、実施形態２に係るマルチレベルインバータ１００ａは、第１ブートストラップ回路７１ａのコンデンサＣ１１及び第２ブートストラップ回路７２ａのコンデンサＣ２１の電圧低下を抑制できる。
　また、比較例では、指令電圧ベクトルＶ＊が図３４Ａと同じであっても、制御周期Ｔｓの開始時のキャリア信号の初期値により、制御周期Ｔｓ内の電圧ベクトルの順序が異なることがある。図３９の例では、電圧ベクトルＶ８ｐ［ＰＰ０］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ８ｎ［００Ｎ］→電圧ベクトルＶ１３［Ｐ０Ｎ］→電圧ベクトルＶ７ｐ［Ｐ００］→電圧ベクトルＶ８ｐ［ＰＰ０］の順に出力される。また、図３９では、図３５の例と同様、電圧ベクトルＶ８ｐ及び電圧ベクトルＶ８ｎの配分時間をＴ０とし、電圧ベクトルＶ１３の配分時間をＴ１とし、電圧ベクトルＶ７ｐの配分時間をＴ２とした場合について例示してある。この場合、図４０に示すように、制御周期Ｔｓ内の全期間において第３スイッチング状態が発生せず、第２ブートストラップ回路７２ａの電圧低下幅が大きくなってしまう。
　これに対して、実施形態２に係るマルチレベルインバータ１００ａの制御部６０ａでは、キャリア信号の１周期内において、例えば図４１に示すように、零ベクトルＶ０ｐ［ＰＰＰ］→電圧ベクトルＶ２［ＰＰＮ］→電圧ベクトルＶ１［ＰＮＮ］→零ベクトルＶ０ｎ［ＮＮＮ］→零ベクトルＶ０ｎ［ＮＮＮ］→電圧ベクトルＶ１［ＰＮＮ］→電圧ベクトルＶ２［ＰＰＮ］→零ベクトルＶ０ｐ［ＰＰＰ］の順に出力される。制御部６０ａでは、図３９の例での第１電圧ベクトルＶＶ１（電圧ベクトルＶ８ｐ［ＰＰ０］及び電圧ベクトルＶ８ｎ［００Ｎ］）と第２電圧ベクトルＶＶ２（電圧ベクトルＶ７ｐ［Ｐ００］）と第３電圧ベクトルＶＶ３（電圧ベクトルＶ１３［Ｐ０Ｎ］）との組み合わせを、零ベクトル（零ベクトルＶ０ｎ［ＮＮＮ］及び零ベクトルＶ０ｐ［ＰＰＰ］）と第４電圧ベクトルＶＶ４（図４１の例では、電圧ベクトルＶ２［ＰＰＮ］）と第５電圧ベクトルＶＶ５（図４１の例では、電圧ベクトルＶ１［ＰＮＮ］）との組み合わせに変更するので、図２０に示すように、Ｕ相のスイッチング状態が「Ｎ」となる期間を発生させることができる。これにより、実施形態２に係るマルチレベルインバータ１００ａは、図４２に示すように、制御周期Ｔｓ内において第３スイッチング状態を発生させることができる。したがって、実施形態２に係るマルチレベルインバータ１００ａは、第１ブートストラップ回路７１ａのコンデンサＣ１１及び第２ブートストラップ回路７２ａのコンデンサＣ２１の電圧低下を抑制できる。
　ところで、実施形態２に係るマルチレベルインバータ１００ａでは、制御部６０ａは、指令電圧ベクトルＶ＊に対応する指令電圧の極性が負のときには、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と第４電圧ベクトルＶＶ４と第５電圧ベクトルＶＶ５との組み合わせに変更しない。
　また、マルチレベルインバータ１００ａでは、制御部６０ａは、複数の第１ブートストラップ回路７１ａ及び複数の第２ブートストラップ回路７２ａそれぞれの出力電圧が所定値以下に低下しないように、複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　（３）まとめ
　実施形態２に係るマルチレベルインバータ１００ａでは、制御部６０ａが、第１群（２７個）の電圧ベクトルのうち、指令電圧ベクトルＶ＊に隣接する、第１電圧ベクトルＶＶ１、第２電圧ベクトルＶＶ２及び第３電圧ベクトルＶＶ３を選択する。第１群の電圧ベクトルの各々は、第１ベクトル空間において、複数のインバータ回路１ａにおける複数の接続点１３ａの電位レベルの組み合わせで定まる。制御部６０ａは、第１電圧ベクトルＶＶ１と、第２電圧ベクトルＶＶ２と、第３電圧ベクトルＶＶ３とを、第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］と、指令電圧ベクトルＶ＊に隣接する、第４電圧ベクトルＶＶ４及び第５電圧ベクトルＶＶ５と、の組み合わせに変更する。第２群の電圧ベクトルの各々は、複数のインバータ回路１ａにおける複数の接続点１３ａの電位レベルの組み合わせで定まる。零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］は、第２群の電圧ベクトルのうち、複数のインバータ回路１ａにおける複数の接続点１３ａの電位レベルが負極の電位となる組み合わせの電圧ベクトル及び正極の電位となる組み合わせの電圧ベクトルである。制御部６０ａは、第２ベクトル空間における、零ベクトルＶ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］と、第４電圧ベクトルＶＶ４と、第５電圧ベクトルＶＶ５と、の合成ベクトルを指令電圧ベクトルＶ＊と一致させるように、所定の制御周期Ｔｓ内において複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　実施形態２に係るマルチレベルインバータ１００ａによれば、ブートストラップ回路の電圧低下を抑制することが可能となる。より詳細には、実施形態２に係るマルチレベルインバータ１００ａによれば、複数の第１ブートストラップ回路７１ａのコンデンサＣ１１及び複数の第２ブートストラップ回路７２ａのコンデンサＣ２１の電圧低下を抑制することが可能となる。
　また、実施形態２に係るマルチレベルインバータ１００ａでは、電源部９ａに含まれるＤＣ－ＤＣコンバータ９１ａが、複数の第２ゲートドライバ６２ａと複数の第１ブートストラップ回路７１ａと複数の第２ブートストラップ回路７２ａとに電圧を供給する。これにより、実施形態２に係るマルチレベルインバータ１００ａは、小型化を図ることが可能となる。
　（実施形態３）
　実施形態３に係るマルチレベルインバータ１００Ａについて、図４３を参照して説明する。マルチレベルインバータ１００Ａに関し、実施形態２に係るマルチレベルインバータ１００ａ（図２２参照）と同様の構成要素については、同一の符号を付して説明を省略する。
　マルチレベルインバータ１００Ａは、電源部９ａが複数（３つ）のＤＣ－ＤＣコンバータ９１ａを備えている点で、マルチレベルインバータ１００ａと相違する。
　マルチレベルインバータ１００Ａでは、複数のＤＣ－ＤＣコンバータ９１ａは、複数（３つ）の第４ゲートドライバ６４ａに対応し、対応する第４ゲートドライバ６４ａに電圧を供給する。また、マルチレベルインバータ１００Ａでは、複数のＤＣ－ＤＣコンバータ９１ａが、複数の第１ブートストラップ回路７１ａに対応し、対応する第１ブートストラップ回路７１ａに接続されている。より詳細には、複数のＤＣ－ＤＣコンバータ９１ａの各々では、その正側端子が、対応する第１ブートストラップ回路７１ａにおけるダイオードＤ１１のアノードに接続されており、負側端子が、直流電源部３の負極Ｎ１に接続されている。
　マルチレベルインバータ１００Ａでは、制御部６０ａが、マルチレベルインバータ１００ａの制御部６０ａと同様の電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　よって、実施形態３に係るマルチレベルインバータ１００Ａは、マルチレベルインバータ１００ａと同様、複数の第１ブートストラップ回路７１ａのコンデンサＣ１１及び複数の第２ブートストラップ回路７２ａのコンデンサＣ２１の電圧低下を抑制することが可能となる。
　（実施形態４）
　実施形態４に係るマルチレベルインバータ１００Ｂについて、図４４を参照して説明する。マルチレベルインバータ１００Ｂに関し、実施形態２に係るマルチレベルインバータ１００ａ（図２２参照）と同様の構成要素については、同一の符号を付して説明を省略する。
　マルチレベルインバータ１００Ｂでは、第３スイッチング素子Ｑ３ａと第４スイッチング素子Ｑ４ａとを含む双方向スイッチが、第３スイッチング素子Ｑ３ａと第４スイッチング素子Ｑ４ａとの第１主端子（ソース端子）同士が接続されているコモンドレインの双方向スイッチである。マルチレベルインバータ１００Ｂの双方向スイッチでは、第４スイッチング素子Ｑ４ａの第２主端子が中間電位点Ｍ１に接続されており、第３スイッチング素子Ｑ３ａが接続点１３ａに接続されている。
　また、マルチレベルインバータ１００Ｂでは、電源部９ａが、ＤＣ－ＤＣコンバータ９１ａ（以下、第１ＤＣ－ＤＣコンバータ９１ａともいう）の他に、複数（３つ）の第２ＤＣ－ＤＣコンバータ９２を有する。なお、図４４では、複数の第２ＤＣ－ＤＣコンバータ９２の各々を直流電源の図記号で図示してある。
　第１ＤＣ－ＤＣコンバータ９１ａは、複数の第２ゲートドライバ６２ａと複数の第１ブートストラップ回路７１ａと複数の第２ブートストラップ回路７２ａとに電圧を供給する。
　複数の第２ＤＣ－ＤＣコンバータ９２は、複数の第４ゲートドライバ６４ａに一対一に対応し、対応する第４ゲートドライバ６４ａに電圧を供給する。なお、第２ＤＣ－ＤＣコンバータ９２は、正側端子が第４ゲートドライバ６４ａの高電位側電源端子に接続されており、負側端子が中間電位点Ｍ１、第４ゲートドライバ６４ａの低電位側電源端子及び第４スイッチング素子Ｑ４ａの第２主端子に接続されている。
　マルチレベルインバータ１００Ｂでは、制御部６０ａが、マルチレベルインバータ１００ａの制御部６０ａと同様の電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　よって、実施形態４に係るマルチレベルインバータ１００Ｂは、マルチレベルインバータ１００ａと同様、複数の第１ブートストラップ回路７１ａのコンデンサＣ１１及び複数の第２ブートストラップ回路７２ａのコンデンサＣ２１の電圧低下を抑制することが可能となる。
　（実施形態５）
　実施形態５に係るマルチレベルインバータ１００Ｃについて、図４５を参照して説明する。マルチレベルインバータ１００Ｃに関し、実施形態２に係るマルチレベルインバータ１００ａ（図２２参照）と同様の構成要素については、同一の符号を付して説明を省略する。
　マルチレベルインバータ１００Ｃは、マルチレベルインバータ１００ａにおける複数の第２ブートストラップ回路７２ａを備えておらず、電源部９ａが、ＤＣ－ＤＣコンバータ９１ａ（以下、第１ＤＣ－ＤＣコンバータ９１ａともいう）の他に、複数（３つ）の第２ＤＣ－ＤＣコンバータ９２を有する。なお、図４５では、複数の第２ＤＣ－ＤＣコンバータ９２の各々を直流電源の図記号で図示してある。
　第１ＤＣ－ＤＣコンバータ９１ａは、複数の第２ゲートドライバ６２ａと複数の第１ブートストラップ回路７１ａと複数の第２ブートストラップ回路７２ａとに電圧を供給する。
　複数の第２ＤＣ－ＤＣコンバータ９２は、複数の第３ゲートドライバ６３ａ及び複数の第４ゲートドライバ６４ａに対応しており、対応する第３ゲートドライバ６３ａ及び対応する第４ゲートドライバ６４ａに電圧を供給する。複数の第２ＤＣ－ＤＣコンバータ９２の各々は、その正側端子が、対応する第３ゲートドライバ６３ａの高電位側電源端子及び対応する第４ゲートドライバ６４ａの高電位側電源端子に接続されている。また、複数の第２ＤＣ－ＤＣコンバータ９２の各々は、その負側端子が、対応する第３ゲートドライバ６３ａの低電位側電源端子及び対応する第４ゲートドライバ６４ａの低電位側電源端子に接続されている。
　マルチレベルインバータ１００Ｃでは、制御部６０ａが、マルチレベルインバータ１００ａの制御部６０ａと同様の電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　よって、実施形態５に係るマルチレベルインバータ１００Ｃは、複数の第１ブートストラップ回路７１ａのコンデンサＣ１１の電圧低下を抑制することが可能となる。
　（実施形態６）
　実施形態６に係るマルチレベルインバータ１００Ｄについて、図４６を参照して説明する。マルチレベルインバータ１００Ｄに関し、実施形態５に係るマルチレベルインバータ１００Ｃ（図４５参照）と同様の構成要素については、同一の符号を付して説明を省略する。
　マルチレベルインバータ１００Ｄでは、第１ＤＣ－ＤＣコンバータ９１ａが複数の第１ブートストラップ回路７１ａに接続されておらず、第２ＤＣ－ＤＣコンバータ９２の正側端子が第１ブートストラップ回路７１のダイオードＤ１７のアノードに接続されている。
　マルチレベルインバータ１００Ｄでは、制御部６０が、実施形態２に係るマルチレベルインバータ１００ａの制御部６０ａと同様の電圧ベクトル制御を行うことによって、複数の第１ゲートドライバ６１ａと複数の第２ゲートドライバ６２ａと複数の第３ゲートドライバ６３ａと複数の第４ゲートドライバ６４ａとを制御する。
　よって、実施形態６に係るマルチレベルインバータ１００Ｄは、複数の第１ブートストラップ回路７１ａのコンデンサＣ１１の電圧低下を抑制することが可能となる。
　（変形例）
　上記の実施形態２～６は、本開示の様々な実施形態の一つに過ぎない。上記の実施形態２～６は、本開示の目的を達成できれば、設計等に応じて種々の変更が可能である。
　例えば、複数の第１スイッチング素子Ｑ１ａ、複数の第２スイッチング素子Ｑ２ａ、複数の第３スイッチング素子Ｑ３ａ及び複数の第４スイッチング素子Ｑ４ａの各々は、ＭＯＳＦＥＴに限らず、例えば、ＩＧＢＴ（Insulated Gate Bipolar Transistor）であってもよい。この場合、複数の第１スイッチング素子Ｑ１ａ、複数の第２スイッチング素子Ｑ２ａ、複数の第３スイッチング素子Ｑ３ａ及び複数の第４スイッチング素子Ｑ４ａの各々における、制御端子、第１主端子及び第２主端子は、それぞれ、ゲート端子、コレクタ端子及びエミッタ端子である。
　また、実施形態２、３～６に係るマルチレベルインバータ１００ａ、１００Ａ～１００Ｄでは、制御部６０ａは、指令電圧ベクトルＶ＊に対応する指令電圧の極性が正のときだけに限らず、負のときにも、第１ベクトル空間における、第１電圧ベクトルＶＶ１と第２電圧ベクトルＶＶ２と第３電圧ベクトルＶＶ３との組み合わせを、第２ベクトル空間における、零ベクトルと第４電圧ベクトルＶＶ４と第５電圧ベクトルＶＶ５との組み合わせに変更してもよい。
　また、複数の第１ブートストラップ回路７１ａの各々は、ツェナダイオードＺ１１を含んでいるが、ツェナダイオードＺ１１を含んでいない構成であってもよい。また、複数の第２ブートストラップ回路７２ａの各々は、ツェナダイオードＺ２１を含んでいるが、ツェナダイオードＺ２１を含んでいない構成であってもよい。
　また、マルチレベルインバータ１００ａ、１００Ａ～１００Ｄは、３レベル以上のマルチレベルインバータであればよく、例えば、５レベルインバータであってもよい。
　（態様）
　本明細書には以下の態様が開示されている。
　第１の態様に係るマルチレベルインバータ（１００）は、直流電源部（３）と、複数のインバータ回路（１）と、制御装置（６）と、を備える。直流電源部（３）は、正極（Ｐ１）と負極（Ｎ１）と中間電位点（Ｍ１）とを有する。複数のインバータ回路（１）は、直流電源部（３）の正極（Ｐ１）と負極（Ｎ１）との間に接続されている。制御装置（６）は、複数のインバータ回路（１）を制御する。複数のインバータ回路（１）の各々は、スイッチング回路（１０）と、第１ダイオード（Ｄ１）と、第２ダイオード（Ｄ２）と、第３ダイオード（Ｄ３）と、第４ダイオード（Ｄ４）と、第５ダイオード（Ｄ５）と、第６ダイオード（Ｄ６）と、を有する。スイッチング回路（１０）では、第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）が、正極（Ｐ１）側から負極（Ｎ１）側へ第１スイッチング素子（Ｑ１）、第２スイッチング素子（Ｑ２）、第３スイッチング素子（Ｑ３）及び第４スイッチング素子（Ｑ４）の順に並ぶように直列接続されている。第１ダイオード（Ｄ１）は、第１スイッチング素子（Ｑ１）に逆並列接続されている。第２ダイオード（Ｄ２）は、第２スイッチング素子（Ｑ２）に逆並列接続されている。第３ダイオード（Ｄ３）は、第３スイッチング素子（Ｑ３）に逆並列接続されている。第４ダイオード（Ｄ４）は、第４スイッチング素子（Ｑ４）に逆並列接続されている。第５ダイオード（Ｄ５）は、第１スイッチング素子（Ｑ１）と第２スイッチング素子（Ｑ２）との第１接続点（１１）にカソードが接続されており、中間電位点（Ｍ１）にアノードが接続されている。第６ダイオード（Ｄ６）は、第３スイッチング素子（Ｑ３）と第４スイッチング素子（Ｑ４）との第２接続点（１２）にアノードが接続されており、中間電位点（Ｍ１）にカソードが接続されている。制御装置（６）は、複数の第１ゲートドライバ（６１）と、複数の第２ゲートドライバ（６２）と、複数の第３ゲートドライバ（６３）と、複数の第４ゲートドライバ（６４）と、複数の第１ブートストラップ回路（７１）と、複数の第２ブートストラップ回路（７２）と、電源部（９）と、制御部（６０）と、を有する。複数の第１ゲートドライバ（６１）は、複数のインバータ回路（１）の各々の第１スイッチング素子（Ｑ１）を駆動する。複数の第２ゲートドライバ（６２）は、複数のインバータ回路（１）の各々の第２スイッチング素子（Ｑ２）を駆動する。複数の第３ゲートドライバ（６３）は、複数のインバータ回路（１）の各々の第３スイッチング素子（Ｑ３）を駆動する。複数の第４ゲートドライバ（６４）は、複数のインバータ回路（１）の各々の第４スイッチング素子（Ｑ４）を駆動する。複数の第１ブートストラップ回路（７１）は、複数の第１ゲートドライバ（６１）に一対一に対応する。複数の第１ブートストラップ回路（７１）の各々は、対応する第１ゲートドライバ（６１）に電圧を供給する。複数の第２ブートストラップ回路（７２）は、複数の第２ゲートドライバ（６２）に一対一に対応する。複数の第２ブートストラップ回路（７２）の各々は、対応する第２ゲートドライバ（６２）に電圧を供給する。複数の第３ブートストラップ回路（７３）は、複数の第３ゲートドライバ（６３）に一対一に対応する。複数の第３ブートストラップ回路（７３）の各々は、対応する第３ゲートドライバ（６３）に電圧を供給する。電源部（９）は、複数の第４ゲートドライバ（６４）に電圧を供給する。制御部（６０）は、複数の第１ゲートドライバ（６１）、複数の第２ゲートドライバ（６２）、複数の第３ゲートドライバ（６３）及び複数の第４ゲートドライバ（６４）を制御する。制御部（６０）は、第１群の電圧ベクトルのうち、指令電圧ベクトル（Ｖ＊）に隣接する、第１電圧ベクトル（ＶＶ１）、第２電圧ベクトル（ＶＶ２）及び第３電圧ベクトル（ＶＶ３）を選択する。第１群の電圧ベクトルの各々は、第１ベクトル空間において、複数のインバータ回路（１）の第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）との第３接続点（１３）の電位レベルの組み合わせで定まる。制御部（６０）は、第１電圧ベクトル（ＶＶ１）と、第２電圧ベクトル（ＶＶ２）と、第３電圧ベクトル（ＶＶ３）とを、第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と、指令電圧ベクトル（Ｖ＊）に隣接する、第４電圧ベクトル（ＶＶ４）及び第５電圧ベクトル（ＶＶ５）と、の組み合わせに変更する。第２群の電圧ベクトルの各々は、複数のインバータ回路（１）の第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）との第３接続点（１３）の電位レベルの組み合わせで定まる。零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）は、第２群の電圧ベクトルのうち、複数のインバータ回路（１）の第２スイッチング素子（Ｑ２）と第３スイッチング素子（Ｑ３）との第３接続点（１３）の電位レベルが負極の電位となる組み合わせの電圧ベクトル及び正極の電位となる組み合わせの電圧ベクトルである。制御部（６０）は、第２ベクトル空間における、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と、第４電圧ベクトル（ＶＶ４）と、第５電圧ベクトル（ＶＶ５）と、の合成ベクトルを指令電圧ベクトル（Ｖ＊）と一致させるように、所定の制御周期（Ｔｓ）内において複数の第１ゲートドライバ（６１）と複数の第２ゲートドライバ（６２）と複数の第３ゲートドライバ（６３）と複数の第４ゲートドライバ（６４）とを制御する。
　この態様によれば、ブートストラップ回路の電圧低下を抑制することが可能となる。より詳細には、この態様によれば、複数の第１ブートストラップ回路（７１）のコンデンサ（Ｃ１７）、複数の第２ブートストラップ回路（７２）のコンデンサ（Ｃ２７）及び複数の第３ブートストラップ回路（７３）のコンデンサ（Ｃ３７）の電圧低下を抑制することが可能となる。
　第２の態様に係るマルチレベルインバータ（１００）では、第１の態様において、制御部（６０）は、指令電圧ベクトル（Ｖ＊）に対応する指令電圧の極性が正のときに、第１電圧ベクトル（ＶＶ１）と第２電圧ベクトル（ＶＶ２）と第３電圧ベクトル（ＶＶ３）との組み合わせを、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と第４電圧ベクトル（ＶＶ４）と第５電圧ベクトル（ＶＶ５）との組み合わせに変更する。
　この態様によれば、第１電圧ベクトル（ＶＶ１）と第２電圧ベクトル（ＶＶ２）と第３電圧ベクトル（ＶＶ３）との組み合わせを、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と第４電圧ベクトル（ＶＶ４）と第５電圧ベクトル（ＶＶ５）との組み合わせに変更する回数を低減できる。
　第３の態様に係るマルチレベルインバータ（１００）では、第１又は２の態様において、制御部（６０）は、複数の第１ブートストラップ回路（７１）及び複数の第２ブートストラップ回路（７２）それぞれの出力電圧が所定値以下に低下しないように、複数の第１ゲートドライバ（６１）と複数の第２ゲートドライバ（６２）と複数の第３ゲートドライバ（６３）と複数の第４ゲートドライバ（６４）とを制御する。
　この態様によれば、複数の第１ブートストラップ回路（７１）及び複数の第２ブートストラップ回路（７２）それぞれの出力電圧が所定値以下になることを防止することが可能となる。
　第４の態様に係るマルチレベルインバータ（１００）では、第１～３の態様のいずれか一つにおいて、複数の第１ブートストラップ回路（７１）及び複数の第２ブートストラップ回路（７２）の各々は、コンデンサ（Ｃ１７、Ｃ２７）と、ダイオード（Ｄ１７、Ｄ２７）と、抵抗（Ｒ１７、Ｒ２７）と、を含む。ダイオード（Ｄ１７、Ｄ２７）は、コンデンサ（Ｃ１７、Ｃ２７）に直列接続されている。抵抗（Ｒ１７、Ｒ２７）は、コンデンサ（Ｃ１７、Ｃ２７）に直列接続されている。
　第５の態様に係るマルチレベルインバータ（１００）では、第１～４の態様のいずれか一つにおいて、電源部（９）は、ＤＣ－ＤＣコンバータ（９１）を含む。ＤＣ－ＤＣコンバータ（９１）は、複数の第４ゲートドライバ（６４）と複数の第３ブートストラップ回路（７３）とに電圧を供給する。
　この態様によれば、マルチレベルインバータ（１００）の小型化を図ることが可能となる。
　第６の態様に係るマルチレベルインバータ（１００ａ；１００Ａ；１００Ｂ；１００Ｃ；１００Ｄ）は、直流電源部（３）と、複数のインバータ回路（１ａ）と、制御装置（６ａ）と、を備える。直流電源部（３）は、正極（Ｐ１）と負極（Ｎ１）と中間電位点（Ｍ１）とを有する。複数のインバータ回路（１ａ）は、直流電源部（３）の正極（Ｐ１）と負極（Ｎ１）との間に接続されている。制御装置（６ａ）は、複数のインバータ回路（１ａ）を制御する。複数のインバータ回路（１ａ）の各々は、第１スイッチング素子（Ｑ１ａ）、第２スイッチング素子（Ｑ２ａ）、第３スイッチング素子（Ｑ３ａ）及び第４スイッチング素子（Ｑ４ａ）と、第１ダイオード（Ｄ１ａ）、第２ダイオード（Ｄ２ａ）、第３ダイオード（Ｄ３ａ）及び第４ダイオード（Ｄ４ａ）と、を有する。第１ダイオード（Ｄ１ａ）、第２ダイオード（Ｄ２ａ）、第３ダイオード（Ｄ３ａ）及び第４ダイオード（Ｄ４ａ）は、第１スイッチング素子（Ｑ１ａ）、第２スイッチング素子（Ｑ２ａ）、第３スイッチング素子（Ｑ３ａ）及び第４スイッチング素子（Ｑ４ａ）にそれぞれ逆並列接続されている。複数のインバータ回路（１ａ）の各々では、第１スイッチング素子（Ｑ１ａ）、第２スイッチング素子（Ｑ２ａ）が、正極（Ｐ１）側から負極（Ｎ１）側へ第１スイッチング素子（Ｑ１ａ）、第２スイッチング素子（Ｑ２ａ）の順に並ぶように直列接続されている。複数のインバータ回路（１ａ）の各々では、第３スイッチング素子（Ｑ３ａ）と第４スイッチング素子（Ｑ４ａ）との直列回路が、中間電位点（Ｍ１）と出力点との間に接続されている。出力点は、第１スイッチング素子（Ｑ１ａ）と第２スイッチング素子（Ｑ２ａ）との接続点（１３ａ）である。制御装置（６ａ）は、複数の第１ゲートドライバ（６１ａ）と、複数の第２ゲートドライバ（６２）と、複数の第３ゲートドライバ（６３）と、複数の第４ゲートドライバ（６４ａ）と、複数のブートストラップ回路（７１ａ）と、電源部（９ａ）と、制御部（６０ａ）と、を有する。複数の第１ゲートドライバ（６１ａ）は、複数のインバータ回路（１ａ）の各々の第１スイッチング素子（Ｑ１ａ）を駆動する。複数の第２ゲートドライバ（６２ａ）は、複数のインバータ回路（１ａ）の各々の第２スイッチング素子（Ｑ２ａ）を駆動する。複数の第３ゲートドライバ（６３ａ）は、複数のインバータ回路（１ａ）の各々の第３スイッチング素子（Ｑ３ａ）を駆動する。複数の第４ゲートドライバ（６４ａ）は、複数のインバータ回路（１ａ）の各々の第４スイッチング素子（Ｑ４ａ）を駆動する。複数のブートストラップ回路（７１ａ）は、複数の第１ゲートドライバ（６１ａ）に一対一に対応し、対応する第１ゲートドライバ（６１ａ）に電圧を供給する。電源部（９ａ）は、複数の第２ゲートドライバ（６２ａ）及び複数の第３ゲートドライバ（６３ａ）に電圧を供給する。制御部（６０ａ）は、複数の第１ゲートドライバ（６１ａ）、複数の第２ゲートドライバ（６２ａ）、複数の第３ゲートドライバ（６３ａ）及び複数の第４ゲートドライバ（６４ａ）を制御する。制御部（６０ａ）は、第１群の電圧ベクトルのうち、指令電圧ベクトル（Ｖ＊）に隣接する、第１電圧ベクトル（ＶＶ１）、第２電圧ベクトル（ＶＶ２）及び第３電圧ベクトル（ＶＶ３）を選択する。第１群の電圧ベクトルの各々は、第１ベクトル空間において、複数のインバータ回路（１ａ）における複数の接続点（１３ａ）の電位レベルの組み合わせで定まる。制御部（６０ａ）は、第１電圧ベクトル（ＶＶ１）と、第２電圧ベクトル（ＶＶ２）と、第３電圧ベクトル（ＶＶ３）とを、第１ベクトル空間とは異なる第２ベクトル空間において、第２群の電圧ベクトルのうち、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と、指令電圧ベクトル（Ｖ＊）に隣接する、第４電圧ベクトル（ＶＶ４）及び第５電圧ベクトル（ＶＶ５）と、の組み合わせに変更する。第２群の電圧ベクトルの各々は、複数のインバータ回路（１ａ）における複数の接続点（１３ａ）の電位レベルが負極の電位となる組み合わせの電圧ベクトル及び正極の電位となる組み合わせの電圧ベクトルである。制御部（６０ａ）は、第２ベクトル空間における、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と、第４電圧ベクトル（ＶＶ４）と、第５電圧ベクトル（ＶＶ５）と、の合成ベクトルを指令電圧ベクトル（Ｖ＊）と一致させるように、所定の制御周期（Ｔｓ）内において複数の第１ゲートドライバ（６１ａ）と複数の第２ゲートドライバ（６２ａ）と複数の第３ゲートドライバ（６３ａ）と複数の第４ゲートドライバ（６４ａ）とを制御する。
　この態様によれば、ブートストラップ回路（７１ａ）の電圧低下を抑制することが可能となる。より詳細には、この態様によれば、複数のブートストラップ回路（７１ａ）のコンデンサ（Ｃ１１）の電圧低下を抑制することが可能となる。
　第７の態様に係るマルチレベルインバータ（１００ａ；１００Ａ；１００Ｂ；１００Ｃ；１００Ｄ）では、第６の態様において、制御部（６０ａ）は、指令電圧ベクトル（Ｖ＊）に対応する指令電圧の極性が正のときに、第１電圧ベクトル（ＶＶ１）と第２電圧ベクトル（ＶＶ２）と第３電圧ベクトル（ＶＶ３）との組み合わせを、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と第４電圧ベクトル（ＶＶ４）と第５電圧ベクトル（ＶＶ５）との組み合わせに変更する。
　この態様によれば、第１電圧ベクトル（ＶＶ１）と第２電圧ベクトル（ＶＶ２）と第３電圧ベクトル（ＶＶ３）との組み合わせを、零ベクトル（Ｖ０ｎ［ＮＮＮ］、Ｖ０ｐ［ＰＰＰ］）と第４電圧ベクトル（ＶＶ４）と第５電圧ベクトル（ＶＶ５）との組み合わせに変更する回数を低減できる。
　第８の態様に係るマルチレベルインバータ（１００ａ；１００Ａ；１００Ｂ；１００Ｃ；１００Ｄ）では、第６又は７の態様において、制御部（６０ａ）は、複数のブートストラップ回路（７１ａ）それぞれの出力電圧が所定値以下に低下しないように、複数の第１ゲートドライバ（６１ａ）と複数の第２ゲートドライバ（６２ａ）と複数の第３ゲートドライバ（６３ａ）と複数の第４ゲートドライバ（６４ａ）とを制御する。
　この態様によれば、複数のブートストラップ回路（７１ａ）それぞれの出力電圧が所定値以下になることを防止することが可能となる。
　第９の態様に係るマルチレベルインバータ（１００ａ；１００Ａ；１００Ｂ；１００Ｃ；１００Ｄ）では、第６～８の態様のいずれか一つにおいて、複数のブートストラップ回路（７１ａ）の各々は、コンデンサ（Ｃ１１）と、ダイオード（Ｄ１１）と、抵抗（Ｒ１１）と、を含む。ダイオード（Ｄ１１）は、コンデンサ（Ｃ１１）に直列接続されている。抵抗（Ｒ１１）は、コンデンサ（Ｃ１１）に直列接続されている。
　第１０の態様に係るマルチレベルインバータ（１００ａ；１００Ｂ；１００Ｃ；１００Ｄ）では、第６～９の態様のいずれか一つにおいて、電源部（９ａ）は、ＤＣ－ＤＣコンバータ（９１ａ）を含む。ＤＣ－ＤＣコンバータ（９１ａ）は、複数の第２ゲートドライバ（６２ａ）と複数のブートストラップ回路（７１ａ）とに電圧を供給する。
　この態様によれば、マルチレベルインバータ（１００ａ；１００Ｂ；１００Ｃ；１００Ｄ）の小型化を図ることが可能となる。
　第１１の態様に係るマルチレベルインバータ（１００ａ；１００Ｂ；１００Ｃ；１００Ｄ）では、第６～９の態様のいずれか一つにおいて、電源部（９ａ）は、１つの第１ＤＣ－ＤＣコンバータ（９１ａ）と、複数の第２ＤＣ－ＤＣコンバータ（９２）と、を含む。第１ＤＣ－ＤＣコンバータ（９１ａ）は、複数の第２ゲートドライバ（６２ａ）と複数のブートストラップ回路（７１ａ）とに電圧を供給する。複数の第２ＤＣ－ＤＣコンバータ（９２）は、複数の第４ゲートドライバ（６４ａ）に電圧を供給する。
　この態様によれば、マルチレベルインバータ（１００ａ；１００Ｂ；１００Ｃ；１００Ｄ）の小型化を図ることが可能となる。
　１　インバータ回路
　３　直流電源部
　６　制御装置
　６０　制御部
　６１　第１ゲートドライバ
　６２　第２ゲートドライバ
　６３　第３ゲートドライバ
　６４　第４ゲートドライバ
　９　電源部
　９１　ＤＣ－ＤＣコンバータ
　１０　スイッチング回路
　１１　第１接続点
　１２　第２接続点
　１３　第３接続点
　７１　第１ブートストラップ回路
　７２　第２ブートストラップ回路
　７３　第３ブートストラップ回路
　１００　マルチレベルインバータ
　Ｃ１７、Ｃ２７、Ｃ３７　コンデンサ
　Ｄ１　第１ダイオード
　Ｄ２　第２ダイオード
　Ｄ３　第３ダイオード
　Ｄ４　第４ダイオード
　Ｄ５　第５ダイオード
　Ｄ６　第６ダイオード
　Ｄ１７、Ｄ２７，Ｄ３７　ダイオード
　Ｐ１　正極
　Ｑ１　第１スイッチング素子
　Ｑ２　第２スイッチング素子
　Ｑ３　第３スイッチング素子
　Ｑ４　第４スイッチング素子
　Ｍ１　中間電位点
　Ｎ１　負極
　Ｒ１７、Ｒ２７、Ｒ３７　抵抗
　Ｔｓ　制御周期
　Ｖ０～Ｖ１８　電圧ベクトル
　Ｖ＊　指令電圧ベクトル
　ＶＶ１　第１電圧ベクトル
　ＶＶ２　第２電圧ベクトル
　ＶＶ３　第３電圧ベクトル
　ＶＶ４　第４電圧ベクトル
　ＶＶ５　第５電圧ベクトル
　１ａ　インバータ回路
　６ａ　制御装置
　６０ａ　制御部
　６１ａ　第１ゲートドライバ
　６２ａ　第２ゲートドライバ
　６３ａ　第３ゲートドライバ
　６４ａ　第４ゲートドライバ
　９ａ　電源部
　９１ａ　ＤＣ－ＤＣコンバータ（第１ＤＣ－ＤＣコンバータ）
　９２　第２ＤＣ－ＤＣコンバータ
　１１ａ　第１回路
　１２ａ　第２回路
　１３ａ　接続点（出力点）
　７１ａ　ブートストラップ回路（第１ブートストラップ回路）
　７２ａ　第２ブートストラップ回路
　１００ａ、１００Ａ、１００Ｂ、１００Ｃ、１００Ｄ　マルチレベルインバータ
　Ｃ１１、Ｃ２１　コンデンサ
　Ｄ１ａ　第１ダイオード
　Ｄ２ａ　第２ダイオード
　Ｄ３ａ　第３ダイオード
　Ｄ４ａ　第４ダイオード
　Ｄ１１、Ｄ２１　ダイオード
　Ｑ１ａ　第１スイッチング素子
　Ｑ２ａ　第２スイッチング素子
　Ｑ３ａ　第３スイッチング素子
　Ｑ４ａ　第４スイッチング素子
　Ｒ１１、Ｒ２１　抵抗
　Ｔｓ　制御周期

Claims (11)

  1. 　正極と負極と中間電位点とを有する直流電源部と、
    　前記直流電源部の前記正極と前記負極との間に接続されている複数のインバータ回路と、
    　前記複数のインバータ回路を制御する制御装置と、を備え、
    　前記複数のインバータ回路の各々は、
    　　第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子が、前記正極側から前記負極側へ前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子の順に並ぶように直列接続されているスイッチング回路と、
    　　前記第１スイッチング素子に逆並列接続されている第１ダイオードと、
    　　前記第２スイッチング素子に逆並列接続されている第２ダイオードと、
    　　前記第３スイッチング素子に逆並列接続されている第３ダイオードと、
    　　前記第４スイッチング素子に逆並列接続されている第４ダイオードと、
    　　前記第１スイッチング素子と前記第２スイッチング素子との第１接続点にカソードが接続されており、前記中間電位点にアノードが接続されている第５ダイオードと、
    　　前記第３スイッチング素子と前記第４スイッチング素子との第２接続点にアノードが接続されており、前記中間電位点にカソードが接続されている第６ダイオードと、を有し、
    　前記制御装置は、
    　　前記複数のインバータ回路の各々の前記第１スイッチング素子を駆動する複数の第１ゲートドライバと、
    　　前記複数のインバータ回路の各々の前記第２スイッチング素子を駆動する複数の第２ゲートドライバと、
    　　前記複数のインバータ回路の各々の前記第３スイッチング素子を駆動する複数の第３ゲートドライバと、
    　　前記複数のインバータ回路の各々の前記第４スイッチング素子を駆動する複数の第４ゲートドライバと、
    　　前記複数の第１ゲートドライバに一対一に対応し、対応する第１ゲートドライバに電圧を供給する複数の第１ブートストラップ回路と、
    　　前記複数の第２ゲートドライバに一対一に対応し、対応する第２ゲートドライバに電圧を供給する複数の第２ブートストラップ回路と、
    　　前記複数の第３ゲートドライバに一対一に対応し、対応する第３ゲートドライバに電圧を供給する複数の第３ブートストラップ回路と、
    　　前記複数の第４ゲートドライバに電圧を供給する電源部と、
    　　前記複数の第１ゲートドライバ、前記複数の第２ゲートドライバ、前記複数の第３ゲートドライバ及び前記複数の第４ゲートドライバを制御する制御部と、を有し、
    　前記制御部は、
    　　第１ベクトル空間において、各々が前記複数のインバータ回路の前記第２スイッチング素子と前記第３スイッチング素子との第３接続点の電位レベルの組み合わせで定まる第１群の電圧ベクトルのうち、指令電圧ベクトルに隣接する、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルを選択し、
    　　前記第１電圧ベクトルと、前記第２電圧ベクトルと、前記第３電圧ベクトルとを、前記第１ベクトル空間とは異なる第２ベクトル空間において、各々が前記複数のインバータ回路の前記第２スイッチング素子と前記第３スイッチング素子との第３接続点の電位レベルの組み合わせで定まる第２群の電圧ベクトルのうち、零ベクトルと、前記指令電圧ベクトルに隣接する、第４電圧ベクトル及び第５電圧ベクトルと、の組み合わせに変更し、
    　前記零ベクトルは、前記第２群の電圧ベクトルのうち、前記複数のインバータ回路の前記第２スイッチング素子と前記第３スイッチング素子との前記第３接続点の電位レベルが前記負極の電位となる組み合わせの電圧ベクトル及び前記正極の電位となる組み合わせの電圧ベクトルであり、
    　前記制御部は、
    　　第２ベクトル空間における、前記零ベクトルと、前記第４電圧ベクトルと、前記第５電圧ベクトルと、の合成ベクトルを前記指令電圧ベクトルと一致させるように、所定の制御周期内において前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する、
    　マルチレベルインバータ。
  2. 　前記制御部は、前記指令電圧ベクトルに対応する指令電圧の極性が正のときに、前記第１電圧ベクトルと前記第２電圧ベクトルと前記第３電圧ベクトルとの組み合わせを、前記零ベクトルと前記第４電圧ベクトルと前記第５電圧ベクトルとの組み合わせに変更する、
    　請求項１に記載のマルチレベルインバータ。
  3. 　前記制御部は、
    　　前記複数の第１ブートストラップ回路及び前記複数の第２ブートストラップ回路それぞれの出力電圧が所定値以下に低下しないように、前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する、
    　請求項１又は２に記載のマルチレベルインバータ。
  4. 　前記複数の第１ブートストラップ回路及び前記複数の第２ブートストラップ回路の各々は、
    　　コンデンサと、
    　　前記コンデンサに直列接続されているダイオードと、
    　　前記コンデンサに直列接続されている抵抗と、を含む、
    　請求項１～３のいずれか一項に記載のマルチレベルインバータ。
  5. 　前記電源部は、
    　　前記複数の第４ゲートドライバと前記複数の第３ブートストラップ回路とに電圧を供給する１つのＤＣ－ＤＣコンバータを含む、
    　請求項１～４のいずれか一項に記載のマルチレベルインバータ。
  6. 　正極と負極と中間電位点とを有する直流電源部と、
    　前記直流電源部の前記正極と前記負極との間に接続されている複数のインバータ回路と、
    　前記複数のインバータ回路を制御する制御装置と、を備え、
    　前記複数のインバータ回路の各々は、
    　　第１スイッチング素子、第２スイッチング素子、第３スイッチング素子及び第４スイッチング素子と、
    　前記第１スイッチング素子、前記第２スイッチング素子、前記第３スイッチング素子及び前記第４スイッチング素子にそれぞれ逆並列接続されている、第１ダイオード、第２ダイオード、第３ダイオード及び第４ダイオードと、を有し、
    　前記複数のインバータ回路の各々では、
    　　前記第１スイッチング素子、前記第２スイッチング素子が、前記正極側から前記負極側へ前記第１スイッチング素子、前記第２スイッチング素子の順に並ぶように直列接続されており、
    　　前記第３スイッチング素子と前記第４スイッチング素子との直列回路が、前記中間電位点と出力点との間に接続されており、
    　前記出力点は、前記第１スイッチング素子と前記第２スイッチング素子との接続点であり、
    　前記制御装置は、
    　　前記複数のインバータ回路の各々の前記第１スイッチング素子を駆動する複数の第１ゲートドライバと、
    　　前記複数のインバータ回路の各々の前記第２スイッチング素子を駆動する複数の第２ゲートドライバと、
    　　前記複数のインバータ回路の各々の前記第３スイッチング素子を駆動する複数の第３ゲートドライバと、
    　　前記複数のインバータ回路の各々の前記第４スイッチング素子を駆動する複数の第４ゲートドライバと、
    　　前記複数の第１ゲートドライバに一対一に対応し、対応する第１ゲートドライバに電圧を供給する複数のブートストラップ回路と、
    　　前記複数の第２ゲートドライバ及び前記複数の第３ゲートドライバに電圧を供給する電源部と、
    　　前記複数の第１ゲートドライバ、前記複数の第２ゲートドライバ、前記複数の第３ゲートドライバ及び前記複数の第４ゲートドライバを制御する制御部と、を有し、
    　前記制御部は、
    　　第１ベクトル空間において、各々が前記複数のインバータ回路における複数の前記接続点の電位レベルの組み合わせで定まる第１群の電圧ベクトルのうち、指令電圧ベクトルに隣接する、第１電圧ベクトル、第２電圧ベクトル及び第３電圧ベクトルを選択し、
    　　前記第１電圧ベクトルと、前記第２電圧ベクトルと、前記第３電圧ベクトルとを、前記第１ベクトル空間とは異なる第２ベクトル空間において、各々が前記複数のインバータ回路における前記複数の前記接続点の電位レベルの組み合わせで定まる第２群の電圧ベクトルのうち、零ベクトルと、前記指令電圧ベクトルに隣接する、第４電圧ベクトル及び第５電圧ベクトルと、の組み合わせに変更し、
    　前記零ベクトルは、前記第２群の電圧ベクトルのうち、前記複数のインバータ回路における前記複数の前記接続点の電位レベルが前記負極の電位となる組み合わせの電圧ベクトル及び前記正極の電位となる組み合わせの電圧ベクトルであり、
    　前記制御部は、
    　　第２ベクトル空間における、前記零ベクトルと、前記第４電圧ベクトルと、前記第５電圧ベクトルと、の合成ベクトルを前記指令電圧ベクトルと一致させるように、所定の制御周期内において前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する、
    　マルチレベルインバータ。
  7. 　前記制御部は、前記指令電圧ベクトルに対応する指令電圧の極性が正のときに、前記第１電圧ベクトルと前記第２電圧ベクトルと前記第３電圧ベクトルとの組み合わせを、前記零ベクトルと前記第４電圧ベクトルと前記第５電圧ベクトルとの組み合わせに変更する、
    　請求項６に記載のマルチレベルインバータ。
  8. 　前記制御部は、
    　　前記複数のブートストラップ回路それぞれの出力電圧が所定値以下に低下しないように、前記複数の第１ゲートドライバと前記複数の第２ゲートドライバと前記複数の第３ゲートドライバと前記複数の第４ゲートドライバとを制御する、
    　請求項６又は７に記載のマルチレベルインバータ。
  9. 　前記複数のブートストラップ回路の各々は、
    　　コンデンサと、
    　　前記コンデンサに直列接続されているダイオードと、
    　　前記コンデンサに直列接続されている抵抗と、を含む、
    　請求項６～８のいずれか一項に記載のマルチレベルインバータ。
  10. 　前記電源部は、
    　　前記複数の第２ゲートドライバと前記複数のブートストラップ回路とに電圧を供給する１つのＤＣ－ＤＣコンバータを含む、
    　請求項６～９のいずれか一項に記載のマルチレベルインバータ。
  11. 　前記電源部は、
    　　前記複数の第２ゲートドライバと前記複数のブートストラップ回路とに電圧を供給する１つの第１ＤＣ－ＤＣコンバータと、
    　　前記複数の第４ゲートドライバに電圧を供給する複数の第２ＤＣ－ＤＣコンバータと、を含む、
    　請求項６～９のいずれか一項に記載のマルチレベルインバータ。
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