WO2023175759A1 - 電力変換装置 - Google Patents

電力変換装置 Download PDF

Info

Publication number
WO2023175759A1
WO2023175759A1 PCT/JP2022/011849 JP2022011849W WO2023175759A1 WO 2023175759 A1 WO2023175759 A1 WO 2023175759A1 JP 2022011849 W JP2022011849 W JP 2022011849W WO 2023175759 A1 WO2023175759 A1 WO 2023175759A1
Authority
WO
WIPO (PCT)
Prior art keywords
phase
voltage
modulation
phase voltage
voltage command
Prior art date
Application number
PCT/JP2022/011849
Other languages
English (en)
French (fr)
Inventor
鉄也 小島
祥人 今井
久敏 福本
Original Assignee
三菱電機株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 三菱電機株式会社 filed Critical 三菱電機株式会社
Priority to JP2024507285A priority Critical patent/JPWO2023175759A1/ja
Priority to PCT/JP2022/011849 priority patent/WO2023175759A1/ja
Publication of WO2023175759A1 publication Critical patent/WO2023175759A1/ja

Links

Images

Classifications

    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M7/00—Conversion of ac power input into dc power output; Conversion of dc power input into ac power output
    • H02M7/42—Conversion of dc power input into ac power output without possibility of reversal
    • H02M7/44—Conversion of dc power input into ac power output without possibility of reversal by static converters
    • H02M7/48—Conversion of dc power input into ac power output without possibility of reversal by static converters using discharge tubes with control electrode or semiconductor devices with control electrode
    • H02M7/483—Converters with outputs that each can have more than two voltages levels
    • H02M7/487—Neutral point clamped inverters

Definitions

  • This application relates to a power conversion device.
  • a neutral point clamp type multilevel inverter is a circuit that converts high-output DC power to AC power.
  • a control device uses PWM (Pulse Width Modulation) control to determine voltage command values for each of the three phases of a three-phase N-level inverter (N is an odd number of 3 or more), which is the main circuit.
  • the (N-1) carrier signals are compared to generate a switching signal for each switching element of the N-level inverter.
  • the multilevel inverter control device described in Patent Document 1 includes a maximum current phase selection unit that selects the maximum current phase with the largest current amplitude based on the current detection value or the absolute value of the current command value of each of the three phases. , a subtraction unit that subtracts the voltage command value of the selected maximum current phase from the voltage command value of each of the three phases of the N-level inverter; -1) a carrier comparator 55 that compares the carrier signals and generates a switching signal for each switching element of the N-level inverter.
  • Patent Document 1 aims to reduce the switching loss of the maximum current phase to reduce the loss of the entire power converter, but it is difficult to effectively reduce the loss in the switching element connected to the AC terminal side. cannot be reduced to For this reason, it is not possible to suppress loss bias among the plurality of switching elements in each phase of the power conversion device, and there is a limit to the improvement in conversion efficiency and output.
  • This application discloses a technology for solving the above-mentioned problems, and is a neutral point clamp type power conversion device that effectively reduces loss in the semiconductor switching element connected to the AC terminal side. It is an object of the present invention to provide a high-output, high-efficiency power conversion device that suppresses loss bias among a plurality of switching elements in each phase.
  • the power conversion device disclosed in the present application includes a neutral point clamp type multi-level power converter that converts power between DC power and AC power, and a control device that controls the output of the power converter by PWM control. Equipped with.
  • the power converter has a multi-phase configuration, and each phase of the power converter has an upper arm formed by connecting in series a first switching element on the DC terminal side and a second switching element on the AC terminal side. and a lower arm, and a clamp diode connected between a connection point of the first and second switching elements and a neutral point.
  • the control device includes a modulation voltage generator that generates a modulation phase voltage command based on a phase voltage command and a phase current, and a modulation voltage generator that generates a modulation phase voltage command based on the modulation phase voltage command, and the first and second switching of the power converter. and a PWM modulator that generates a gate signal to drive the element. Then, the modulation voltage generator calculates an offset voltage for the central phase in which the height order of the phase voltage commands of each phase is centered so that the polarity of the phase voltage command is not inverted with the polarity of the phase current. , the offset voltage is superimposed on the phase voltage command of each phase as a first common voltage to generate the modulation phase voltage command.
  • the power conversion device disclosed in the present application it is possible to effectively reduce the loss in the second switching element connected to the AC terminal side, and the imbalance in loss among the plurality of switching elements in each phase is suppressed. , a high output and highly efficient power conversion device can be obtained.
  • FIG. 1 is a configuration diagram showing a power conversion device according to Embodiment 1.
  • FIG. FIG. 3 is a current path diagram illustrating the basic operation of the power conversion device according to the first embodiment.
  • FIG. 3 is a current path diagram illustrating the basic operation of the power conversion device according to the first embodiment.
  • 5 is a flowchart illustrating the operation of the modulated voltage generator according to the first embodiment.
  • FIG. 3 is a waveform diagram illustrating the operation of the PWM modulator according to the first embodiment.
  • FIG. 3 is a waveform diagram illustrating the operation of the PWM modulator according to the first embodiment.
  • FIG. 3 is a waveform diagram illustrating the operation of the power conversion device according to a comparative example of the first embodiment.
  • FIG. 3 is a waveform diagram illustrating the operation of the power conversion device according to the first embodiment.
  • FIG. 2 is a configuration diagram showing a power conversion device according to a second embodiment.
  • 7 is a flowchart illustrating the operation of the modulation voltage corrector according to the second embodiment.
  • FIG. 7 is a waveform diagram illustrating the operation of the power conversion device according to the second embodiment.
  • FIG. 3 is a configuration diagram showing a power conversion device according to a third embodiment.
  • 3 is a configuration diagram showing an example of hardware that implements each function of the control device according to Embodiments 1 to 3.
  • FIG. 3 is a configuration diagram showing another example of hardware that implements each function of the control device according to Embodiments 1 to 3.
  • FIG. 1 is a configuration diagram showing a power conversion device according to a first embodiment.
  • the power converter 1 is connected, for example, between a DC power supply 2 and a motor that is a load 3, converts DC power of the DC power supply 2 into AC power, and supplies the AC power to the load 3.
  • the power conversion device 1 may be capable of bidirectional operation, and may convert regenerated power from the load 3 into DC power to charge the DC power source 2.
  • the power conversion device 1 includes an NPC inverter 10 as a three-phase three-level power converter, and a control device 20 that controls the output of the NPC inverter 10 by PWM control.
  • the NPC inverter 10 includes two capacitors C1 and C2 connected in series between DC buses, and upper and lower arms (UA, UB), (VA) of each phase (U phase, V phase, W phase) connected in series. , VB), (WA, WB), and further includes clamp diodes (D1u, D2u), (D1v, D2v), (D1w, D2w) for each phase.
  • the connection point between the two capacitors C1 and C2 is the neutral point N, and the connection point between the upper and lower arms (UA, UB), (VA, VB), (WA, WB) of each phase is the AC terminal of each phase.
  • the U-phase upper arm UA is formed by connecting in series a switching element Q1u as a first switching element on the DC terminal side and a switching element Q2u as a second switching element on the AC terminal side.
  • the U-phase lower arm UB is formed by connecting in series a switching element Q4u as a first switching element on the DC terminal side and a switching element Q3u as a second switching element on the AC terminal side.
  • Clamp diode D1u is connected between the connection point between switching element Q1u and switching element Q2u and neutral point N.
  • Clamp diode D2u is connected between the connection point between switching element Q4u and switching element Q3u and neutral point N.
  • the V-phase upper arm VA is formed by connecting in series a switching element Q1v as a first switching element on the DC terminal side and a switching element Q2v as a second switching element on the AC terminal side.
  • the V-phase lower arm VB is formed by connecting in series a switching element Q4v as a first switching element on the DC terminal side and a switching element Q3v as a second switching element on the AC terminal side.
  • Clamp diode D1v is connected between the connection point between switching element Q1v and switching element Q2v and neutral point N.
  • Clamp diode D2v is connected between the connection point between switching element Q4v and switching element Q3v and neutral point N.
  • the W-phase upper arm WA is formed by connecting in series a switching element Q1w as a first switching element on the DC terminal side and a switching element Q2w as a second switching element on the AC terminal side.
  • the W-phase lower arm WB is formed by connecting in series a switching element Q4w as a first switching element on the DC terminal side and a switching element Q3w as a second switching element on the AC terminal side.
  • Clamp diode D1w is connected between a connection point between switching element Q1w and switching element Q2w and neutral point N.
  • Clamp diode D2w is connected between a connection point between switching element Q4w and switching element Q3w and neutral point N.
  • the first switching elements (switching elements Q1u, Q1v, Q1w) in the upper arms UA, VA, WA of each phase are connected to the high voltage side DC terminal, and the second switching elements (switching elements Q2u, Q2v, Q2w) are connected to the AC terminals of each phase.
  • the first switching elements (switching elements Q4u, Q4v, Q4w) in the lower arms UB, VB, WB of each phase are connected to the low voltage side DC terminal, and the second switching elements (switching elements Q3u, Q3v, Q3w) are connected to the AC terminals of each phase.
  • Clamp diodes D1u, D1v, and D1w connected to upper arms UA, VA, and WA have their anodes connected to neutral point N.
  • Clamp diodes D2u, D2v, and D2w connected to lower arms UB, VB, and WB have their cathodes connected to neutral point N.
  • the switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w are semiconductor switching elements made of silicon, for example, and are either IGBTs (Insulated Gate Bipolar Transistors) with diodes connected in antiparallel, or diodes connected between the source and drain.
  • IGBTs Insulated Gate Bipolar Transistors
  • MOSFET Metal Oxide Semiconductor Field Effect Transistor
  • diodes built into the switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w may be used.
  • the control device 20 includes a modulation voltage generator 21 that generates modulation phase voltage commands Vua*, Vva*, and Vwa* for each phase, and a modulation voltage generator 21 that generates modulation phase voltage commands Vua*, Vva*, and Vwa* for each phase. and a PWM modulator 22 that generates gate signals Gu, Gv, and Gw that drive switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w.
  • Phase voltage commands Vu*, Vv*, Vw* and phase current commands iu*, iv*, iw* of each phase are input to the modulation voltage generator 21, and modulation phase voltage commands Vua*, Generate Vva* and Vwa*.
  • the phase voltage commands Vu*, Vv*, and Vw* of each phase have a sinusoidal voltage waveform.
  • phase voltage commands Vu*, Vv*, and Vw* are supplied to the load 3
  • the current flowing through the load 3 is calculated from a model of the load 3, and the phase current commands iu*, It may also be iv* or iw*.
  • the phase voltage commands Vu*, Vv*, and Vw* are obtained by controlling or calculating so that the current flowing through the load 3 becomes the value of the given phase current commands iu*, iv*, and iw*. It's okay.
  • FIG. 2 and 3 are current path diagrams illustrating the basic operation of the power conversion device 1.
  • the relationship between the output voltage of each phase of the NPC inverter 10 and the current path will be explained below based on the diagram.
  • the U phase will be explained as an example, but the same applies to the V phase and W phase.
  • the phase voltage Vu is a voltage based on the neutral point N, and the direction of the phase current iu flowing from the NPC inverter 10 to the load 3 is positive.
  • FIG. 2 shows the case where the phase current iu is positive
  • FIG. 3 shows the case where the phase current iu is negative.
  • the U-phase of the NPC inverter 10 outputs a phase voltage Vu of three levels, positive, negative, and 0, with a magnitude of 1/2 of the voltage Vdc of the DC power supply 2 with respect to the neutral point N as a reference.
  • a positive phase voltage Vu is output as an average voltage by alternately switching the phase voltage Vu between two switching states of (Vdc/2) and 0. Therefore, when the polarity of the phase current iu is positive, if the polarity of the phase voltage Vu is positive or 0, the switching element Q2u, which is the second switching element, continues to be conductive, and the switching element, which is the first switching element, continues to conduct. Only Q1u needs to be switched on and off. That is, the switching element Q2u, which is the second switching element, can be kept in the on state, and switching can be omitted.
  • the phase voltage Vu alternately switches between two switching states of ⁇ (Vdc/2) and 0, thereby outputting a negative phase voltage Vu as an average voltage. Therefore, when the polarity of the phase current iu is negative, if the polarity of the phase voltage Vu is negative or 0, the switching element Q3u, which is the second switching element, continues to be conductive, and the switching element, which is the first switching element, continues to conduct. Only Q4u needs to be switched on and off. That is, the switching element Q3u, which is the second switching element, can be kept in the on state, and switching can be omitted.
  • the second switching element switching element Q2u or Q3u
  • the switching element Q2u or Q3u is activated. It can be kept in the on state and switching can be omitted.
  • FIG. 4 is a flowchart illustrating the operation of the modulated voltage generator 21.
  • the modulation voltage generator 21 generates a modulation phase voltage command Vua based on phase voltage commands Vu*, Vv*, Vw* and phase current commands iu*, iv*, iw* of each phase at each predetermined calculation cycle. *, Vva*, and Vwa* are generated.
  • the modulated voltage generator 21 searches for a center phase in which the height order of the phase voltage commands Vu*, Vv*, and Vw* of each phase is at the center (step S1), and sets the phase voltage command of the center phase to VA*.
  • the phase current command for the central phase is set to iA* (step S2). For example, in a period where Vw* ⁇ Vu* ⁇ Vv*, the U phase is the central phase, the phase voltage command Vu* of the U phase is set to VA*, and the phase current command iu* of the U phase is set to iA*.
  • the modulated voltage generator 21 sets the polarity of the phase voltage command VA* to the phase current command iA* for the central phase in which the height order of the phase voltage commands Vu*, Vv*, and Vw* of each phase is at the center.
  • the offset voltage VX is calculated so that the polarity of the offset voltage VX is not reversed.
  • the modulated voltage generator 21 sets the value of the phase voltage command VA* to 0 during a period in which the polarity of the phase voltage command VA* is positive and the polarity of the phase current command iA* is negative. Calculate the offset voltage VX so that it does not exceed it.
  • the offset voltage VX is calculated so that the value of the phase voltage command VA* does not become less than 0.
  • the offset voltage VX is not made unnecessarily large, and ⁇ is set to 0 or a relatively small positive voltage value in consideration of the margin. Then, the modulation voltage generator 21 superimposes the offset voltage VX as a first common voltage on the phase voltage commands Vu*, Vv*, Vw* of each phase to generate modulation phase voltage commands Vua*, Vva*, Vwa*. generate.
  • the PWM modulator 22 generates gate signals Gu, Gv, and Gw that drive switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w of each phase based on modulation phase voltage commands Vua*, Vva*, and Vwa*.
  • generate. 5 and 6 are waveform diagrams illustrating the operation of the PWM modulator 22.
  • the U phase will be explained as an example, but the same applies to the V phase and W phase.
  • FIG. 5 shows a case where the modulation phase voltage command Vua* is Vua* ⁇ 0
  • FIG. 6 shows a case where the modulation phase voltage command Vua* is Vua* ⁇ 0.
  • the gate signal Gu is a collective description of the gate signals G1u, G2u, G3u, and G4u to the U-phase switching elements Q1u, Q2u, Q3u, and Q4u.
  • the PWM modulator 22 compares the modulation phase voltage command Vua* with triangular waves Cr1 and Cr2, which are two carrier waves, to generate a gate signal Gu.
  • the triangular wave Cr1 changes in the range from zero to (Vdc/2), and the triangular wave Cr2 changes from -(Vdc/2) to zero.
  • the switching element Q1u and the switching element Q3u are driven by a gate signal G1u and a gate signal G3u whose H and L are inverted with each other.
  • the switching element Q2u and the switching element Q4u are driven by a gate signal G2u and a gate signal G4u, in which H and L are inverted with respect to each other.
  • the gate signal G2u maintains H and the gate signal G4u maintains L.
  • the gate signal G1u becomes H and the gate signal G3u becomes L.
  • the output phase voltage Vu is (Vdc/2).
  • the gate signal G1u becomes L and the gate signal G3u becomes H.
  • the output phase voltage Vu is 0.
  • the average value of the phase voltage Vu realizes the modulation phase voltage command Vua* by PWM control.
  • the gate signal G1u maintains L and the gate signal G3u maintains H.
  • the gate signal G2u becomes H and the gate signal G4u becomes L.
  • the output phase voltage Vu is 0.
  • the gate signal G2u becomes L and the gate signal G4u becomes H.
  • the output phase voltage Vu is -(Vdc/2). Then, the average value of the phase voltage Vu realizes the modulation phase voltage command Vua* by PWM control.
  • FIG. 7 is a waveform diagram illustrating the operation of a power conversion device according to a comparative example of this embodiment.
  • This comparative example is a case where there is no modulation voltage generator 21, that is, a case where the gate signal Gu is generated using the phase voltage commands Vu*, Vv*, Vw* of each phase as they are.
  • phase voltage commands Vu*, Vv*, Vw*, phase current commands iu*, iv*, iw* for each phase, and phase voltage commands Vu* and phase current command iu* for the U phase are explained.
  • the waveform Up in a region where the U phase is the central phase, there is a section t1 in which the polarities of the phase voltage command Vu* and the phase current command iu* do not match and are reversed.
  • FIG. 8 is a waveform diagram illustrating the operation of the power converter according to the first embodiment.
  • the modulated voltage generator 21 calculates the offset voltage VX for the center phase so that the polarity of the phase voltage command VA* is not inverted with the polarity of the phase current command iA*.
  • the offset voltage VX is used as a first common voltage and is superimposed on the phase voltage commands Vu*, Vv*, Vw* of each phase to generate modulation phase voltage commands Vua*, Vva*, Vwa*.
  • modulation phase voltage commands Vua*, Vva*, Vwa*, phase current commands iu*, iv*, iw* for each phase, and modulation phase voltage commands Vua* and phase current commands for the U phase are shown here.
  • the modulation phase voltage commands Vua*, Vva*, and Vwa* for each phase convert the common first common voltage (offset voltage VX) into phase voltage commands Vu*, Vv*, and Vw* that are sinusoidal voltage waveforms. Generated in a superimposed manner. Therefore, the line voltages of the modulation phase voltage commands Vua*, Vva*, and Vwa* of each phase are maintained as sinusoidal voltages, and the load 3 is not affected.
  • the first common voltage is set so that the polarity of the modulation phase voltage command Vua* does not invert with the polarity of the phase current command iu*.
  • the polarity of the modulation phase voltage command Vua* does not always invert with the polarity of the phase current command iu*, but matches or becomes 0.
  • This characteristic is the same for the V phase and W phase, that is, the polarity of the modulation phase voltage commands Vua*, Vva*, Vwa* of each phase is always the same as the phase current commands iu*, iv* of each phase. , iw* and are not inverted but match or become 0.
  • the second switching element switching element Q2u or Q3u
  • the modulation phase voltage commands Vua*, Vva*, and Vwa* of each phase do not have polarity inversion with the phase current commands iu*, iv*, and iw* of each phase. Therefore, the number of times the second switching elements (Q2u, Q3u), (Q2v, Q3v), (Q2w, Q3w) connected to the AC terminals of each phase are switched can be significantly reduced, and switching loss can be significantly reduced.
  • the loss and heat generated in the switching element connected to the AC terminal side are large, but in this embodiment, the second switching element connected to the AC terminal side
  • the losses of (Q2u, Q3u), (Q2v, Q3v), and (Q2w, Q3w) can be effectively reduced.
  • the power conversion device 1 includes the NPC inverter 10 and the control device 20 that controls the output of the NPC inverter 10 by PWM control.
  • the control device 20 is a modulating voltage generator that generates modulating phase voltage commands Vua*, Vva*, Vwa* based on phase voltage commands Vu*, Vv*, Vw* and phase current commands iu*, iv*, iw*.
  • the gate signal Gu that drives the first and second switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w of the NPC inverter 10 based on the modulation phase voltage commands Vua*, Vva*, and Vwa*; It also includes a PWM modulator 22 that generates Gv and Gw. Then, the modulated voltage generator 21 determines that the polarity of the phase voltage command VA* is the same as the polarity of the phase current command iA* for the central phase in which the height order of the phase voltage commands Vu*, Vv*, and Vw* of each phase is in the center.
  • the offset voltage VX is calculated, and the offset voltage VX is used as the first common voltage and superimposed on the phase voltage commands Vu*, Vv*, Vw* of each phase to set the modulation phase voltage commands Vua*, Vva*. , Vwa* are generated.
  • the loss of the second switching elements (Q2u, Q3u), (Q2v, Q3v), (Q2w, Q3w) connected to the AC terminal can be effectively reduced. Therefore, it is possible to suppress loss imbalance among the plurality of switching elements in each phase of the NPC inverter 10, and a high-output, highly efficient power converter 1 can be obtained.
  • the phase voltage commands Vu*, Vv*, and Vw* are sinusoidal voltage commands
  • the modulating voltage generator 21 is configured such that the polarity of the phase voltage command VA* is positive and the polarity of the phase voltage command VA* is positive for the center phase.
  • the value of the phase voltage command VA* during the period when the polarity of the current command iA* is negative does not exceed 0, and also during the period when the polarity of the phase voltage command VA* is negative and the polarity of the phase current command iA* is positive.
  • the offset voltage VX is calculated so that the value of the phase voltage command VA* at is not less than 0.
  • the modulation phase voltage commands Vua*, Vva*, and Vwa* of each phase can be reliably generated without always reversing the polarity of the phase current commands iu*, iv*, and iw*, and the second switching element (
  • the loss reduction effect of Q2u, Q3u), (Q2v, Q3v), and (Q2w, Q3w) can be reliably obtained.
  • the modulation phase voltage commands Vua*, Vva*, Vwa* are generated based on the phase voltage commands Vu*, Vv*, Vw* and the phase current commands iu*, iv*, iw*.
  • the phase currents iu, iv, iw of each phase may be detected and used, and the same effect can be obtained.
  • Embodiment 2 In the first embodiment described above, the magnitude of the modulation phase voltage commands Vua*, Vva*, and Vwa* may exceed (Vdc/2), which is 1/2 of the voltage Vdc of the DC power supply 2; In the second embodiment, the magnitudes of the modulation phase voltage commands Vua*, Vva*, and Vwa* are always suppressed to (Vdc/2) or less.
  • FIG. 9 is a configuration diagram showing a power conversion device according to the second embodiment.
  • the power conversion device 1A includes an NPC inverter 10 as a three-phase three-level power converter, and a control device 20A that controls the output of the NPC inverter 10 by PWM control, and includes, for example, a DC power source 2 and It is connected between the motor, which is the load 3, and converts the DC power of the DC power supply 2 into AC power, and supplies the AC power to the load 3.
  • the NPC inverter 10 has the same configuration as in the first embodiment, but the power conversion device 1A has a current A detector 5 is provided.
  • the current detector 5 is shown to detect the current of each of the three phases, but it is assumed that two of the three phases are detected and the current of the remaining one phase is determined by the sum of the currents of the three phases being zero. You can also calculate using .
  • the control device 20A includes a modulation voltage generator 24 (hereinafter referred to as a second modulation voltage generator 24) that generates modulation phase voltage commands Vub*, Vvb*, and Vwb* for each phase, and a modulation phase voltage command Vub *, Vvb*, and Vwb*, the PWM modulator 22 generates gate signals Gu, Gv, and Gw that drive the switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w of each phase, based on the signals Vvb*, Vwb*, and Vwb*.
  • a modulation voltage generator 24 hereinafter referred to as a second modulation voltage generator 24
  • the second modulation voltage generator 24 generates a modulation phase voltage command based on the phase voltage commands Vu*, Vv*, Vw* of each phase and the detected phase currents iu, iv, iw every predetermined calculation cycle. Generate Vub*, Vvb*, and Vwb*.
  • the second modulation voltage generator 24 includes a modulation voltage generator 21 similar to that of the first embodiment, and modulation phase voltage commands Vua*, Vva*, and Vwa* generated by the modulation voltage generator 21, which are corrected and modulated.
  • a modulation voltage corrector 23 that generates phase voltage commands Vub*, Vvb*, and Vwb* is provided.
  • the corrected modulation phase voltage commands Vub*, Vvb*, and Vwb* are input to the PWM modulator 22, which generates gate signals Gu, Gv, and Gw through the same processing as in the first embodiment.
  • the modulated voltage generator 21 receives the phase voltage commands Vu*, Vv*, Vw* of each phase and the detected phase currents iu, iv, iw, and modulates them by the same calculation as in the first embodiment.
  • Phase voltage commands Vua*, Vva*, and Vwa* are generated.
  • the modulated voltage generator 21 is configured to prevent the polarity of the phase voltage command VA* from inverting with the polarity of the phase current iA for the central phase in which the phase voltage commands Vu*, Vv*, and Vw* of each phase are centered. Then, the offset voltage VX is calculated. Specifically, the modulated voltage generator 21 controls, for the central phase, the value of the phase voltage command VA* does not exceed 0 during a period in which the polarity of the phase voltage command VA* is positive and the polarity of the phase current iA is negative.
  • the offset voltage VX is calculated as follows. Further, during a period in which the polarity of the phase voltage command VA* is negative and the polarity of the phase current iA is positive, the offset voltage VX is calculated so that the value of the phase voltage command VA* does not become less than 0.
  • the modulation voltage generator 21 superimposes the offset voltage VX as a first common voltage on the phase voltage commands Vu*, Vv*, Vw* of each phase to generate modulation phase voltage commands Vua*, Vva*, Vwa*. generate.
  • the generated modulation phase voltage commands Vua*, Vva*, and Vwa* may exceed 1/2 (Vdc/2) of the voltage Vdc of the DC power supply 2 (see FIG. 8). .
  • FIG. 10 is a flowchart illustrating the operation of the modulation voltage corrector 23.
  • the modulation voltage corrector 23 searches for the maximum phase where the height order of the modulation phase voltage commands Vua*, Vva*, and Vwa* of each phase is the largest (step SS1) and the minimum phase where the height order is the smallest (step SS1).
  • the phase voltage command for modulation of the minimum phase is set to Vmax*
  • the phase voltage command for modulation of the minimum phase is set to Vmin* (step SS2).
  • Vwa* ⁇ Vua* ⁇ Vva* the V phase is the maximum phase and Vva* is set to Vmax*
  • the W phase is the minimum phase and Vwa* is set to Vmin*.
  • An offset voltage VY which is a correction voltage, is set as , (step SS4).
  • ⁇ is 0 or a positive constant voltage value
  • ((Vdc/2) ⁇ ) is the set voltage based on the voltage Vdc of the DC power supply 2.
  • the modulation voltage corrector 23 sets the modulation phase voltage command Vmax* of the maximum phase in which the height order of the modulation phase voltage commands Vua*, Vva*, and Vwa* of each phase is the maximum to the set voltage ((Vdc /2) - ⁇ ), and the magnitude (absolute value) of the modulation phase voltage command Vmin* of the minimum phase with the minimum height order is set to the set voltage ((Vdc/2) - ⁇ ).
  • the offset voltage (correction voltage) VY is calculated so that it does not exceed . Note that the offset voltage VY is not made unnecessarily large, and ⁇ is set to 0 or a relatively small positive voltage value in consideration of the margin.
  • the modulation voltage corrector 23 superimposes the offset voltage VY as a second common voltage on the modulation phase voltage commands Vua*, Vva*, Vwa* of each phase to correct the modulation phase voltage commands Vub*, Vvb. *, Vwb* are generated.
  • FIG. 11 is a waveform diagram illustrating the operation of the power converter according to the second embodiment.
  • a modulation voltage generator 21 generates modulation phase voltage commands Vua*, Vva*, and Vwa* as in the first embodiment
  • a modulation voltage corrector 23 generates modulation phase voltage commands Vua*, Vva*, and Vwa*.
  • the voltage commands Vua*, Vva*, and Vwa* are corrected to generate corrected modulation phase voltage commands Vub*, Vvb*, and Vwb*.
  • a correction voltage offset voltage VY
  • the corrected modulation phase voltage commands Vub*, Vvb*, Vwb* and phase currents iu, iv, iw for each phase, and the modulation phase voltage commands Vub* and phase current iu for the U phase are shown here.
  • the modulation phase voltage commands Vub*, Vvb*, Vwb* for each phase are the first common voltage (offset voltage VX) and second common voltage (offset voltage VY) common to each phase. It is generated superimposed on phase voltage commands Vu*, Vv*, and Vw*, which are sinusoidal voltage waveforms. Therefore, the line voltages of the modulation phase voltage commands Vub*, Vvb*, and Vwb* of each phase are maintained as sinusoidal voltages, and the load 3 is not affected.
  • the waveform Upb shows, during the period when the U phase is the center phase, there is a section t2 in which the polarity of the modulation phase voltage command Vub* and the polarity of the phase current iu are reversed, and in that section t2, the V phase or W phase
  • the modulation phase voltage commands Vvb* and Vwb* are limited to the set voltage (Vdc/2).
  • This section t2 can be much shorter than the section t1 shown in FIG. This characteristic is the same for the V phase and W phase.
  • the period during which the modulation phase voltage commands Vub*, Vvb*, and Vwb* of each phase are reversed in polarity with respect to the phase currents iu, iv, and iw of each phase can be significantly shortened, and The magnitudes of the modulation phase voltage commands Vub*, Vvb*, and Vwb* can always be suppressed to (Vdc/2) or less. Therefore, as in the first embodiment, the number of switching times of the second switching elements (Q2u, Q3u), (Q2v, Q3v), (Q2w, Q3w) connected to the AC terminals of each phase can be significantly reduced. , switching loss can be significantly reduced. Therefore, it is possible to suppress loss imbalance among the plurality of switching elements in each phase of the NPC inverter 10, and a high-output, highly efficient power converter 1 can be obtained.
  • the modulation voltage corrector 23 calculates the offset voltage VY by searching for the two phases, the maximum phase and the minimum phase. *, one phase in which the magnitude (absolute value) of Vwa* is maximum may be searched. In that case, by calculating the offset voltage VY so that the magnitude (absolute value) of the modulation phase voltage command for one phase found does not exceed the set voltage ((Vdc/2) - ⁇ ), the above implementation can be performed. Similar results to Form 2 can be obtained.
  • FIG. 12 is a configuration diagram showing a power conversion device according to Embodiment 3.
  • the power conversion device 1B includes an NPC inverter 11 as a three-phase three-level power converter, and a control device 20 that controls the output of the NPC inverter 11 through PWM control, and includes, for example, a DC power source 2 and It is connected between the motor, which is the load 3, and converts the DC power of the DC power supply 2 into AC power, and supplies the AC power to the load 3.
  • the NPC inverter 11 is the same as in the first embodiment described above except for the element configurations of the switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w, and the control device 20 is also the same as in the first embodiment. be.
  • the first switching elements (switching elements Q1u, Q1v, Q1w) in the upper arms UA, VA, WA of each phase of the NPC inverter 11 are connected to the DC terminal on the high voltage side, and the second switching elements (switching elements Q2u, Q2v, Q2w) are connected to the AC terminals of each phase.
  • the first switching elements (switching elements Q4u, Q4v, Q4w) in the lower arms UB, VB, WB of each phase are connected to the low voltage side DC terminal, and the second switching elements (switching elements Q3u, Q3v, Q3w) are connected to the AC terminals of each phase.
  • Clamp diodes D1u, D1v, and D1w connected to upper arms UA, VA, and WA have their anodes connected to neutral point N.
  • Clamp diodes D2u, D2v, and D2w connected to lower arms UB, VB, and WB have their cathodes connected to neutral point N.
  • first switching elements Q1u, Q1v, Q1w), (Q4u, Q4v, Q4w), second switching elements (Q2u, Q2v, Q2w), (Q3u, Q4v, Q4w) use different switching elements.
  • first switching elements Q1u, Q1v, Q1w
  • first switching elements Q4u, Q4v, Q4w
  • second switching elements Q2u, Q3v, Q3w
  • second switching elements Q3u, Q3v, Q3w are referred to as second switching elements Q3.
  • first switching elements Q1 and Q4 elements having a smaller switching loss than the second switching elements Q2 and Q3 are used.
  • the second switching elements Q2 and Q3 are elements having smaller conduction loss due to on-resistance than the first switching elements Q1 and Q4.
  • the first switching elements Q1 and Q4 are MOSFETs made of SiC (silicon carbide) that can realize small switching losses.
  • IGBTs made of silicon are used for the second switching elements Q2 and Q3, which can realize small conduction loss even when a large current is applied.
  • the control device 20 prevents the polarity of the modulation phase voltage commands Vua*, Vva*, Vwa* from being reversed with the polarity of the phase current commands iu*, iv*, iw*. is generated to perform PWM control on the NPC inverter 11. Therefore, although the second switching elements Q2 and Q3 can significantly reduce the number of times of switching, the energization period becomes longer.
  • the power loss of each of the first and second switching elements (Q1, Q4) and (Q2, Q3) can be expressed as the sum of switching loss and conduction loss.
  • elements with small switching loss are used for the first switching elements Q1 and Q4, which have a large switching frequency
  • elements with small switching losses are used for the second switching elements Q2 and Q3, which greatly reduce the switching frequency but have a long energization period.
  • first switching elements Q1 and Q4 are not limited to MOSFETs made of SiC, but may be MOSFETs made of a semiconductor material with a wider band gap than silicon, as long as they have relatively small switching loss.
  • the second switching elements Q2 and Q3 are not limited to IGBTs made of silicon, but may be elements with relatively small conduction loss even in the case of a large current.
  • each of the switching elements Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w of the NPC inverter 11 can be configured to have low loss.
  • the main control of the NPC inverter 11 is to supply power to the load 3 during power running, high efficiency is achieved by reducing both the conduction loss and switching loss of each switching element Q1u to Q4u, Q1v to Q4v, and Q1w to Q4w. It is possible to realize efficient power conversion operation.
  • the load 3 is a motor that drives a propulsion fan of an aircraft, the effect is large because most of the load is powered.
  • control according to the first embodiment described above is applied, but the control according to the second embodiment described above can be similarly applied, and similarly, each of the switching elements Q1u to Q4u, Q1v to Q4v, Q1w to A highly efficient power conversion device 1B can be obtained by reducing both the conduction loss and the switching loss of Q4w.
  • the NPC inverters 10 and 11 which are three-phase, three-level power converters, are used as neutral point clamp type multilevel power converters, but a multiphase configuration having more than three phases may also be used. , it can also be applied to multi-level power converters with more than three levels.
  • FIG. 13 is a configuration diagram showing an example of hardware that implements each function of the control devices 20 and 20A.
  • the control devices 20, 20A are configured with a dedicated processing circuit 30, which is dedicated hardware.
  • the dedicated processing circuit 30 may be, for example, a single circuit, a composite circuit, a programmed processor, a parallel programmed processor, an ASIC (Application Specific Integrated Circuit), an FPGA (Field Programmable Gate Array), or a combination thereof. is applicable.
  • FIG. 14 is a configuration diagram showing another example of hardware that implements each function of the control devices 20 and 20A.
  • the processing circuit 30A includes a processor 31 and a storage device 32.
  • the functions of the control devices 20, 20A are realized by software, firmware, or a combination of software and firmware.
  • Software and firmware are written as programs and stored in the storage device 32.
  • the processor 31 implements each function by reading and executing programs stored in the storage device 32.
  • the program stored in the storage device 32 causes the computer to execute the procedures or methods of each part described above.
  • the storage device 32 includes, for example, RAM (Random Access Memory), ROM (Read Only Memory), flash memory, and EPROM (Erasable Programmable Read Only Memory). y), EEPROM (Electrically Erasable and Programmable Read Only Memory), etc. It is a non-volatile or volatile semiconductor memory.
  • RAM Random Access Memory
  • ROM Read Only Memory
  • flash memory and EPROM (Erasable Programmable Read Only Memory).
  • EPROM Erasable Programmable Read Only Memory
  • EEPROM Electrical Erasable and Programmable Read Only Memory
  • It is a non-volatile or volatile semiconductor memory.
  • magnetic disks, flexible disks, optical disks, compact disks, mini disks, DVDs, and the like also correspond to the storage device 32.
  • control devices 20 and 20A described above may be realized by dedicated hardware, and some may be realized by software or firmware.
  • the processing circuit can implement the functions of the control devices 20 and 20A described above using hardware, software, firmware, or a combination thereof.

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Inverter Devices (AREA)

Abstract

電力変換装置（１）は、中性点クランプ型マルチレベルの電力変換器（１０）と制御装置（２０）とを備える。制御装置（２０）は、相電圧指令および相電流に基づいて変調用相電圧指令（Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊）を生成する変調電圧生成器（２１）と、変調用相電圧指令（Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊）に基づいて、電力変換器（１０）を駆動するゲート信号（Ｇｕ、Ｇｖ、Ｇｗ）を生成するＰＷＭ変調器（２２）とを備える。変調電圧生成器（２１）は、各相の相電圧指令の高低順位が中央となる中央相について、相電圧指令の極性が相電流の極性と反転しないように、オフセット電圧（ＶＸ）を演算し、該オフセット電圧（ＶＸ）を第１共通電圧として各相の相電圧指令に重畳して変調用相電圧指令（Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊）を生成する。

Description

電力変換装置
　本願は、電力変換装置に関するものである。
　高出力の直流電力を交流電力に変換する回路として、中性点クランプ型のマルチレベルインバータがある。
　従来の電力変換装置は、制御装置が、ＰＷＭ（Ｐｕｌｓｅ　Ｗｉｄｔｈ　Ｍｏｄｕｌａｔｉｏｎ）制御を用いて、主回路である３相のＮレベルインバータ（Ｎは３以上の奇数）の３相各相の電圧指令値と（Ｎ－１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成する。
　特許文献１に記載されるマルチレベルインバータの制御装置は、３相各相の電流検出値又は電流指令値の絶対値に基づいて、電流振幅が最も大きい最大電流相を選択する最大電流相選択部と、前記Ｎレベルインバータの３相各相の電圧指令値から、前記選択された最大電流相の電圧指令値を減算する減算部と、前記減算された３相各相の電圧指令値と（Ｎ－１）個のキャリア信号を比較して、前記Ｎレベルインバータの各スイッチング素子のスイッチング信号を生成するキャリア比較器５５と、を備える。
特開２０１９－３００７０号公報
　３レベルＮＰＣ（Ｎｅｕｔｒａｌ　Ｐｏｉｎｔ　Ｃｌａｍｐｅｄ）インバータでは、交流端子側に接続されるスイッチング素子での損失および発熱が大きくなることが知られている。上記特許文献１記載の従来技術では、最大電流相のスイッチング損失を低減して電力変換装置全体としての損失低減を図るものであるが、交流端子側に接続されるスイッチング素子での損失を効果的に低減できない。このため、電力変換装置の各相内の複数のスイッチング素子間で損失の偏りを抑制できず、変換効率向上および出力向上を図るには限界があった。
　本願は、上記のような課題を解決するための技術を開示するものであり、中性点クランプ型の電力変換装置であって、交流端子側に接続される半導体スイッチング素子での損失を効果的に低減して、各相内の複数のスイッチング素子間での損失の偏りを抑制し、高出力で高効率な電力変換装置を提供することを目的とする。
　本願に開示される電力変換装置は、直流電力と交流電力との間で電力変換する、中性点クランプ型マルチレベルの電力変換器と、前記電力変換器を、ＰＷＭ制御により出力制御する制御装置とを備える。前記電力変換器は、多相構成であって、該電力変換器の各相は、それぞれ、直流端子側の第１スイッチング素子と交流端子側の第２スイッチング素子とを直列接続して成る上アームおよび下アームと、前記第１、第２スイッチング素子の接続点と中性点との間に接続されたクランプダイオードとを備える。前記制御装置は、相電圧指令および相電流に基づいて変調用相電圧指令を生成する変調電圧生成器と、前記変調用相電圧指令に基づいて、前記電力変換器の前記第１、第２スイッチング素子を駆動するゲート信号を生成するＰＷＭ変調器とを備える。そして、前記変調電圧生成器は、各相の前記相電圧指令の高低順位が中央となる中央相について、前記相電圧指令の極性が前記相電流の極性と反転しないように、オフセット電圧を演算し、該オフセット電圧を第１共通電圧として各相の前記相電圧指令に重畳して前記変調用相電圧指令を生成する。
　本願に開示される電力変換装置によれば、交流端子側に接続される第２スイッチング素子での損失を効果的に低減でき、各相内の複数のスイッチング素子間での損失の偏りが抑制され、高出力で高効率な電力変換装置が得られる。
実施の形態１による電力変換装置を示す構成図である。 実施の形態１による電力変換装置の基本動作を説明する電流経路図である。 実施の形態１による電力変換装置の基本動作を説明する電流経路図である。 実施の形態１による変調電圧生成器の動作を説明するフローチャートである。 実施の形態１によるＰＷＭ変調器の動作を説明する波形図である。 実施の形態１によるＰＷＭ変調器の動作を説明する波形図である。 実施の形態１の比較例による電力変換装置の動作を説明する波形図である。 実施の形態１による電力変換装置の動作を説明する波形図である。 実施の形態２による電力変換装置を示す構成図である。 実施の形態２による変調電圧補正器の動作を説明するフローチャートである。 実施の形態２による電力変換装置の動作を説明する波形図である。 実施の形態３による電力変換装置を示す構成図である。 実施の形態１～３による制御装置の各機能を実現するハードウェアの例を示す構成図である。 実施の形態１～３による制御装置の各機能を実現するハードウェアの別例を示す構成図である。
実施の形態１．
　以下、実施の形態について、図面を参照して説明する。
　図１は、実施の形態１による電力変換装置を示す構成図である。
　図１に示すように、電力変換装置１は、例えば直流電源２と負荷３であるモータとの間に接続されて、直流電源２の直流電力を交流電力に変換して負荷３に給電する。
　なお、電力変換装置１は、双方向動作を可能としても良く、負荷３からの回生電力を直流電力に変換して直流電源２を充電しても良い。
　電力変換装置１は、三相３レベルの電力変換器としてのＮＰＣインバータ１０と、ＮＰＣインバータ１０を、ＰＷＭ制御により出力制御する制御装置２０とを備える。
　ＮＰＣインバータ１０は、直流母線間に、直列接続された２つのコンデンサＣ１、Ｃ２と、直列接続された、各相（Ｕ相、Ｖ相、Ｗ相）の上下アーム（ＵＡ，ＵＢ）、（ＶＡ，ＶＢ）、（ＷＡ，ＷＢ）とを備え、さらに各相のクランプダイオード（Ｄ１ｕ，Ｄ２ｕ）、（Ｄ１ｖ，Ｄ２ｖ）、（Ｄ１ｗ，Ｄ２ｗ）を備える。２つのコンデンサＣ１、Ｃ２の接続点が中性点Ｎであり、各相の上下アーム（ＵＡ，ＵＢ）、（ＶＡ，ＶＢ）、（ＷＡ，ＷＢ）の接続点が、各相の交流端子となる。
　Ｕ相の上アームＵＡは、直流端子側の第１スイッチング素子としてのスイッチング素子Ｑ１ｕと、交流端子側の第２スイッチング素子としてのスイッチング素子Ｑ２ｕとを直列接続して成る。Ｕ相の下アームＵＢは、直流端子側の第１スイッチング素子としてのスイッチング素子Ｑ４ｕと、交流端子側の第２スイッチング素子としてのスイッチング素子Ｑ３ｕとを直列接続して成る。クランプダイオードＤ１ｕは、スイッチング素子Ｑ１ｕとスイッチング素子Ｑ２ｕとの接続点と、中性点Ｎとの間に接続される。クランプダイオードＤ２ｕは、スイッチング素子Ｑ４ｕとスイッチング素子Ｑ３ｕとの接続点と、中性点Ｎとの間に接続される。
　Ｖ相の上アームＶＡは、直流端子側の第１スイッチング素子としてのスイッチング素子Ｑ１ｖと、交流端子側の第２スイッチング素子としてのスイッチング素子Ｑ２ｖとを直列接続して成る。Ｖ相の下アームＶＢは、直流端子側の第１スイッチング素子としてのスイッチング素子Ｑ４ｖと、交流端子側の第２スイッチング素子としてのスイッチング素子Ｑ３ｖとを直列接続して成る。クランプダイオードＤ１ｖは、スイッチング素子Ｑ１ｖとスイッチング素子Ｑ２ｖとの接続点と、中性点Ｎとの間に接続される。クランプダイオードＤ２ｖは、スイッチング素子Ｑ４ｖとスイッチング素子Ｑ３ｖとの接続点と、中性点Ｎとの間に接続される。
　Ｗ相の上アームＷＡは、直流端子側の第１スイッチング素子としてのスイッチング素子Ｑ１ｗと、交流端子側の第２スイッチング素子としてのスイッチング素子Ｑ２ｗとを直列接続して成る。Ｗ相の下アームＷＢは、直流端子側の第１スイッチング素子としてのスイッチング素子Ｑ４ｗと、交流端子側の第２スイッチング素子としてのスイッチング素子Ｑ３ｗとを直列接続して成る。クランプダイオードＤ１ｗは、スイッチング素子Ｑ１ｗとスイッチング素子Ｑ２ｗとの接続点と、中性点Ｎとの間に接続される。クランプダイオードＤ２ｗは、スイッチング素子Ｑ４ｗとスイッチング素子Ｑ３ｗとの接続点と、中性点Ｎとの間に接続される。
　各相の上アームＵＡ、ＶＡ、ＷＡ内の第１スイッチング素子（スイッチング素子Ｑ１ｕ、Ｑ１ｖ，Ｑ１ｗ）は、高電圧側の直流端子に接続され、第２スイッチング素子（スイッチング素子Ｑ２ｕ、Ｑ２ｖ，Ｑ２ｗ）は、各相の交流端子に接続される。各相の下アームＵＢ、ＶＢ、ＷＢ内の第１スイッチング素子（スイッチング素子Ｑ４ｕ、Ｑ４ｖ，Ｑ４ｗ）は、低電圧側の直流端子に接続され、第２スイッチング素子（スイッチング素子Ｑ３ｕ、Ｑ３ｖ，Ｑ３ｗ）は、各相の交流端子に接続される。上アームＵＡ、ＶＡ、ＷＡに接続されるクランプダイオードＤ１ｕ、Ｄ１ｖ、Ｄ１ｗは、アノードが中性点Ｎに接続される。下アームＵＢ、ＶＢ、ＷＢに接続されるクランプダイオードＤ２ｕ、Ｄ２ｖ、Ｄ２ｗは、カソードが中性点Ｎに接続される。
　スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗは、例えばシリコンから成る半導体スイッチング素子であり、ダイオードが逆並列に接続されたＩＧＢＴ（Ｉｎｓｕｌａｔｅｄ　Ｇａｔｅ　Ｂｉｐｏｌａｒ　Ｔｒａｎｓｉｓｔｏｒ）、あるいはソース・ドレイン間にダイオードが接続されたＭＯＳＦＥＴ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ　Ｆｉｅｌｄ　Ｅｆｆｅｃｔ　Ｔｒａｎｓｉｓｔｏｒ）などが用いられる。また、ＭＯＳＦＥＴあるいはＲＣ（Ｒｅｖｅｒｓｅ　Ｃｏｎｄｕｃｔｉｎｇ）ＩＧＢＴでは、スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗに内蔵されたダイオードを用いても良い。
　制御装置２０は、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する変調電圧生成器２１と、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊に基づいて、各相のスイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗを駆動するゲート信号Ｇｕ、Ｇｖ、Ｇｗを生成するＰＷＭ変調器２２とを備える。
　変調電圧生成器２１には、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊が入力され、後述する演算により変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。この場合、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊は、正弦波状の電圧波形を有するものとする。
　なお、与えられた相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊の電圧を負荷３へ供給した場合に、負荷３に流れる電流を、負荷３のモデルなどから計算して、相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊としても良い。
　また、負荷３に流れる電流が、与えられた相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊の値になるように、制御あるいは演算を行って相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊を取得しても良い。
　図２および図３は、電力変換装置１の基本動作を説明する電流経路図である。
　ＮＰＣインバータ１０の各相の出力電圧と電流経路との関係を、図に基づいて以下に説明する。この場合、Ｕ相を例として説明するが、Ｖ相、Ｗ相においても同様である。
　この場合、相電圧Ｖｕは、中性点Ｎを基準とした電圧であり、相電流ｉｕは、ＮＰＣインバータ１０から負荷３へ流れる向きを正とする。図２は、相電流ｉｕが正の場合を示し、図３は、相電流ｉｕが負の場合を示す。
　ＮＰＣインバータ１０のＵ相は、中性点Ｎを基準として、直流電源２の電圧Ｖｄｃの１／２の大きさで、正負と０の３レベルの相電圧Ｖｕを出力する。
　図２に示すように、相電流ｉｕが正の場合、相電圧Ｖｕ＝（Ｖｄｃ／２）を出力するには、上アームＱＡのスイッチング素子Ｑ１ｕ、Ｑ２ｕが導通し、相電圧Ｖｕ＝０の時、上アームＱＡのスイッチング素子Ｑ２ｕのみが導通する。相電流ｉｕが正の場合で、相電圧Ｖｕ＝－（Ｖｄｃ／２）を出力するには、下アームＱＢのスイッチング素子Ｑ４ｕ、Ｑ３ｕ（図２の場合、逆並列ダイオード）が導通する。
　ＰＷＭ制御では、相電圧Ｖｕが（Ｖｄｃ／２）と０との２つのスイッチング状態を交互に切り替えることにより、平均電圧として正の相電圧Ｖｕが出力される。
　このため、相電流ｉｕの極性が正の時、相電圧Ｖｕの極性が正または０であれば、第２スイッチング素子であるスイッチング素子Ｑ２ｕは導通状態を継続し、第１スイッチング素子であるスイッチング素子Ｑ１ｕのみオンオフスイッチングすれば良い。即ち、第２スイッチング素子であるスイッチング素子Ｑ２ｕをオン状態に保持でき、スイッチングを省略できる。
　図３に示すように、相電流ｉｕが負の場合、相電圧Ｖｕ＝（Ｖｄｃ／２）を出力するには、上アームＱＡのスイッチング素子Ｑ１ｕ、Ｑ２ｕ（図３の場合、逆並列ダイオード）が導通する。相電流ｉｕが負の場合で、相電圧Ｖｕ＝０の時、下アームＱＢのスイッチング素子Ｑ３ｕのみが導通し、相電圧Ｖｕ＝－（Ｖｄｃ／２）を出力するには、下アームＱＢのスイッチング素子Ｑ４ｕ、Ｑ３ｕが導通する。
　ＰＷＭ制御では、相電圧Ｖｕが－（Ｖｄｃ／２）と０との２つのスイッチング状態を交互に切り替えることにより、平均電圧として負の相電圧Ｖｕが出力される。
　このため、相電流ｉｕの極性が負の時、相電圧Ｖｕの極性が負または０であれば、第２スイッチング素子であるスイッチング素子Ｑ３ｕは導通状態を継続し、第１スイッチング素子であるスイッチング素子Ｑ４ｕのみオンオフスイッチングすれば良い。即ち、第２スイッチング素子であるスイッチング素子Ｑ３ｕをオン状態に保持でき、スイッチングを省略できる。
　以上のように、相電圧Ｖｕの極性が、相電流ｉｕの極性と一致する、あるいは０であれば、即ち、双方の極性が反転しなければ、第２スイッチング素子（スイッチング素子Ｑ２ｕあるいはＱ３ｕ）をオン状態に保持でき、スイッチングを省略できる。
　次に、変調電圧生成器２１の動作を説明する。変調電圧生成器２１には、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊が入力され、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　図４は、変調電圧生成器２１の動作を説明するフローチャートである。
　変調電圧生成器２１は、所定の演算周期毎に、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊に基づいて、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　まず、変調電圧生成器２１は、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊の高低順位が中央となる中央相を探索し（ステップＳ１）、中央相の相電圧指令をＶＡ＊とし、中央相の相電流指令をｉＡ＊とする（ステップＳ２）。
　例えば、Ｖｗ＊＜Ｖｕ＊＜Ｖｖ＊となる期間では、Ｕ相が中央相でありＵ相の相電圧指令Ｖｕ＊をＶＡ＊とし、Ｕ相の相電流指令ｉｕ＊をｉＡ＊とする。
　次に、変調電圧生成器２１は、ＶＡ＊が正、かつｉＡ＊が負であるか判断し（ステップＳ３）、Ｙｅｓの場合は、ＶＸ＝－ＶＡ＊－α、としてオフセット電圧ＶＸを設定する（ステップＳ４）。αは０または正の一定電圧値である。
　次に、変調電圧生成器２１は、オフセット電圧ＶＸを第１共通電圧として各相の前記相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。即ち、Ｖｕａ＊＝Ｖｕ＊＋ＶＸ、Ｖｖａ＊＝Ｖｖ＊＋ＶＸ、Ｖｗａ＊＝Ｖｗ＊＋ＶＸ、となる（ステップＳ５）。
　ステップＳ３において、Ｎｏの場合、変調電圧生成器２１は、ＶＡ＊が負、かつｉＡ＊が正であるか判断し（ステップＳ６）、この判断がＹｅｓの場合は、ＶＸ＝－ＶＡ＊＋α、としてオフセット電圧ＶＸを設定し（ステップＳ７）、ステップＳ５に移行する。
　ステップＳ６において、Ｎｏの場合、変調電圧生成器２１は、ＶＸ＝０、としてオフセット電圧ＶＸを設定し（ステップＳ８）、ステップＳ５に移行する。
　このように、変調電圧生成器２１は、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊の高低順位が中央となる中央相について、その相電圧指令ＶＡ＊の極性が相電流指令ｉＡ＊の極性と反転しないように、オフセット電圧ＶＸを演算する。具体的には、変調電圧生成器２１は、中央相について、相電圧指令ＶＡ＊の極性が正、かつ相電流指令ｉＡ＊の極性が負の期間では、相電圧指令ＶＡ＊の値が０を超えないようにオフセット電圧ＶＸを演算する。また、相電圧指令ＶＡ＊の極性が負、かつ相電流指令ｉＡ＊の極性が正の期間では、相電圧指令ＶＡ＊の値が０未満とならないように、オフセット電圧ＶＸを演算する。
　なお、オフセット電圧ＶＸは、不要に大きくせず、αは、０または、マージンを考慮した比較的小さな正の電圧値とする。
　そして、変調電圧生成器２１は、オフセット電圧ＶＸを第１共通電圧として各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　次に、ＰＷＭ変調器２２の動作を説明する。ＰＷＭ変調器２２は、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊に基づいて、各相のスイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗを駆動するゲート信号Ｇｕ、Ｇｖ、Ｇｗを生成する。
　図５および図６は、ＰＷＭ変調器２２の動作を説明する波形図である。
　なお、この場合も、Ｕ相を例として説明するが、Ｖ相、Ｗ相においても同様である。図５は、変調用相電圧指令Ｖｕａ＊がＶｕａ＊≧０の場合を示し、図６は、変調用相電圧指令Ｖｕａ＊がＶｕａ＊＜０の場合を示す。また、ゲート信号Ｇｕは、Ｕ相の各スイッチング素子Ｑ１ｕ、Ｑ２ｕ、Ｑ３ｕ、Ｑ４ｕへのゲート信号Ｇ１ｕ、Ｇ２ｕ、Ｇ３ｕ、Ｇ４ｕを纏めて記載したものである。
　ＰＷＭ変調器２２は、変調用相電圧指令Ｖｕａ＊を二つのキャリア波である三角波Ｃｒ１、Ｃｒ２と比較して、ゲート信号Ｇｕを作成する。三角波Ｃｒ１は、ゼロから（Ｖｄｃ／２）の範囲で変化し、三角波Ｃｒ２は、－（Ｖｄｃ／２）からゼロまで変化する。
　ＮＰＣインバータ１０では、スイッチング素子Ｑ１ｕとスイッチング素子Ｑ３ｕとを、互いにＨとＬが反転するゲート信号Ｇ１ｕとゲート信号Ｇ３ｕとで駆動する。また、スイッチング素子Ｑ２ｕとスイッチング素子Ｑ４ｕとを、互いにＨとＬが反転するゲート信号Ｇ２ｕとゲート信号Ｇ４ｕとで駆動する。
　図５に示すように、変調用相電圧指令Ｖｕａ＊≧０の場合、ゲート信号Ｇ２ｕはＨを維持し、ゲート信号Ｇ４ｕはＬを維持する。変調用相電圧指令Ｖｕａ＊が三角波Ｃｒ１を越える領域で、ゲート信号Ｇ１ｕはＨとなり、ゲート信号Ｇ３ｕはＬとなる。この時、出力される相電圧Ｖｕは（Ｖｄｃ／２）である。変調用相電圧指令Ｖｕａ＊が三角波Ｃｒ１以下の領域で、ゲート信号Ｇ１ｕはＬとなり、ゲート信号Ｇ３ｕはＨとなる。この時、出力される相電圧Ｖｕは０である。
　そして、相電圧Ｖｕの平均値は、ＰＷＭ制御により変調用相電圧指令Ｖｕａ＊を実現する。
　図６に示すように、変調用相電圧指令Ｖｕａ＊＜０の場合、ゲート信号Ｇ１ｕはＬを維持し、ゲート信号Ｇ３ｕはＨを維持する。変調用相電圧指令Ｖｕａ＊が三角波Ｃｒ１を越える領域で、ゲート信号Ｇ２ｕはＨとなり、ゲート信号Ｇ４ｕはＬとなる。この時、出力される相電圧Ｖｕは０である。変調用相電圧指令Ｖｕａ＊が三角波Ｃｒ２以下の領域で、ゲート信号Ｇ２ｕはＬとなり、ゲート信号Ｇ４ｕはＨとなる。この時、出力される相電圧Ｖｕは－（Ｖｄｃ／２）である。
　そして、相電圧Ｖｕの平均値は、ＰＷＭ制御により変調用相電圧指令Ｖｕａ＊を実現する。
　図７は、この実施の形態の比較例による電力変換装置の動作を説明する波形図である。
　この比較例は、変調電圧生成器２１がない場合、即ち、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊をそのまま用いてゲート信号Ｇｕを生成する場合である。ここでは、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊と、相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊と、さらに、Ｕ相について相電圧指令Ｖｕ＊と相電流指令ｉｕ＊との極性一致か反転かを表す波形Ｕｐを図示した。なお、相電圧指令Ｖｕ＊＝０の場合は、極性一致を表すＵｐ＝１とする。
　波形Ｕｐが示すように、Ｕ相が中央相となる領域で、相電圧指令Ｖｕ＊と相電流指令ｉｕ＊との極性が一致せず反転する区間ｔ１がある。
　図８は、この実施の形態１による電力変換装置の動作を説明する波形図である。
　この実施の形態では、上述したように、変調電圧生成器２１が、中央相について、相電圧指令ＶＡ＊の極性が相電流指令ｉＡ＊の極性と反転しないようにオフセット電圧ＶＸを演算する。この場合、α＝０としてオフセット電圧ＶＸを演算する。
　そして、オフセット電圧ＶＸを第１共通電圧として各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　ここでは、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊と、相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊と、さらに、Ｕ相について変調用相電圧指令Ｖｕａ＊と相電流指令ｉｕ＊との極性一致か否かを表す波形Ｕｐａを図示した。
　なお、変調用相電圧指令Ｖｕａ＊＝０の場合は、極性一致を表すＵｐａ＝１とする。即ち、変調用相電圧指令Ｖｕａ＊の極性が相電流指令ｉｕ＊との極性と反転しなければ、Ｕｐａ＝１とする。
　各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊は、共通する第１共通電圧（オフセット電圧ＶＸ）を、正弦波状の電圧波形である相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して生成される。このため、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の各線間電圧は正弦波状の電圧が維持され、負荷３への影響はない。
　図８に示すように、変調用相電圧指令Ｖｕａ＊が中央相となる期間で、変調用相電圧指令Ｖｕａ＊の極性が相電流指令ｉｕ＊との極性と反転しないように第１共通電圧であるオフセット電圧ＶＸが重畳される。即ち、図７内の区間ｔ１に対応する区間で、オフセット電圧ＶＸが重畳されることにより、相電流指令ｉｕ＊＞０の場合に変調用相電圧指令Ｖｕａ＊＝αとなり、相電流指令ｉｕ＊＜０の場合に変調用相電圧指令Ｖｕａ＊＝－αとなる。この場合、α＝０であるため、図７内の区間ｔ１に対応する区間では、変調用相電圧指令Ｖｕａ＊は０となる。
　このため、波形Ｕｐａが示すように、変調用相電圧指令Ｖｕａ＊の極性は、常に、相電流指令ｉｕ＊の極性と反転せず、一致あるいは０となる。この特性は、Ｖ相、Ｗ相においても同様であり、即ち、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の極性は、常に、各相の相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊と反転せず、一致あるいは０となる。
　上述したように、例えばＵ相において、相電圧Ｖｕの極性が、相電流ｉｕの極性と一致する、あるいは０であれば、即ち、双方の極性が反転しなければ、第２スイッチング素子（スイッチング素子Ｑ２ｕあるいはＱ３ｕ）をオン状態に保持でき、スイッチングを省略できる。
　この実施の形態では、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊は、各相の相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊と極性反転することがない。このため、各相の交流端子に接続される第２スイッチング素子（Ｑ２ｕ、Ｑ３ｕ）、（Ｑ２ｖ、Ｑ３ｖ）、（Ｑ２ｗ、Ｑ３ｗ）のスイッチング回数を大幅に減少でき、スイッチング損失を格段と低減できる。
　上述したように、３レベルＮＰＣインバータでは、交流端子側に接続されるスイッチング素子での損失および発熱が大きくなるものであったが、この実施の形態では、交流端子に接続される第２スイッチング素子（Ｑ２ｕ、Ｑ３ｕ）、（Ｑ２ｖ、Ｑ３ｖ）、（Ｑ２ｗ、Ｑ３ｗ）の損失を効果的に低減できる。
　以上のように、この実施の形態では、電力変換装置１は、ＮＰＣインバータ１０と該ＮＰＣインバータ１０をＰＷＭ制御により出力制御する制御装置２０とを備える。制御装置２０は、相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊に基づいて変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する変調電圧生成器２１と、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊に基づいて、ＮＰＣインバータ１０の第１、第２スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗを駆動するゲート信号Ｇｕ、Ｇｖ、Ｇｗを生成するＰＷＭ変調器２２とを備える。そして、変調電圧生成器２１は、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊の高低順位が中央となる中央相について、相電圧指令ＶＡ＊の極性が相電流指令ｉＡ＊の極性と反転しないように、オフセット電圧ＶＸを演算し、該オフセット電圧ＶＸを第１共通電圧として各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　このため、交流端子に接続される第２スイッチング素子（Ｑ２ｕ、Ｑ３ｕ）、（Ｑ２ｖ、Ｑ３ｖ）、（Ｑ２ｗ、Ｑ３ｗ）の損失を効果的に低減できる。このため、ＮＰＣインバータ１０の各相内の複数のスイッチング素子間で損失の偏りを抑制でき、高出力で高効率な電力変換装置１が得られる。
　また、この実施の形態では、相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊は正弦波状電圧指令であり、変調電圧生成器２１は、中央相について、相電圧指令ＶＡ＊の極性が正、かつ相電流指令ｉＡ＊の極性が負の期間における相電圧指令ＶＡ＊の値が０を超えないように、また、相電圧指令ＶＡ＊の極性が負、かつ相電流指令ｉＡ＊の極性が正の期間における相電圧指令ＶＡ＊の値が０未満とならないように、オフセット電圧ＶＸを演算する。
　このため、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を、相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊と常に極性反転することなく、確実に生成でき、第２スイッチング素子（Ｑ２ｕ、Ｑ３ｕ）、（Ｑ２ｖ、Ｑ３ｖ）、（Ｑ２ｗ、Ｑ３ｗ）の損失低減効果が確実に得られる。
　なお、上記実施の形態では、相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊に基づいて変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成したが、相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊に代わり、各相の相電流ｉｕ、ｉｖ、ｉｗを検出して用いても良く、同様の効果が得られる。
実施の形態２．
　上記実施の形態１では、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の大きさが、直流電源２の電圧Ｖｄｃの１／２である（Ｖｄｃ／２）を超えることがあるが、この実施の形態２では、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の大きさを、常に（Ｖｄｃ／２）以下に抑制する。
　図９は、実施の形態２による電力変換装置を示す構成図である。
　図９に示すように、電力変換装置１Ａは、三相３レベルの電力変換器としてのＮＰＣインバータ１０と、ＰＷＭ制御によりＮＰＣインバータ１０を出力制御する制御装置２０Ａとを備え、例えば直流電源２と負荷３であるモータとの間に接続されて、直流電源２の直流電力を交流電力に変換して負荷３に給電する。この場合、ＮＰＣインバータ１０は上記実施の形態１と同様の構成であるが、電力変換装置１Ａは、ＮＰＣインバータ１０から負荷３へ出力される各相の相電流ｉｕ、ｉｖ、ｉｗを検出する電流検出器５を備える。
　ここでは、電流検出器５が三相の各電流を検出するものを示すが、三相のうち二相を検出して、残りの一相の電流は、三相の電流和がゼロであることを利用して計算しても良い。
　制御装置２０Ａは、各相の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊を生成する変調電圧生成器２４（以下、第２変調電圧生成器２４と称す）と、変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊に基づいて、各相のスイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗを駆動するゲート信号Ｇｕ、Ｇｖ、Ｇｗを生成するＰＷＭ変調器２２とを備える。
　第２変調電圧生成器２４は、所定の演算周期毎に、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および検出された相電流ｉｕ、ｉｖ、ｉｗに基づいて、変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊を生成する。
　第２変調電圧生成器２４は、上記実施の形態１と同様の変調電圧生成器２１と、変調電圧生成器２１が生成する変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を補正して変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊を生成する変調電圧補正器２３とを備える。
　ＰＷＭ変調器２２には、補正後の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊が入力されるが、上記実施の形態１と同様の処理によりゲート信号Ｇｕ、Ｇｖ、Ｇｗを生成する。
　この場合、変調電圧生成器２１は、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊および検出された相電流ｉｕ、ｉｖ、ｉｗが入力され、上記実施の形態１と同様の演算により変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　変調電圧生成器２１は、各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊の高低順位が中央となる中央相について、その相電圧指令ＶＡ＊の極性が相電流ｉＡの極性と反転しないように、オフセット電圧ＶＸを演算する。具体的には、変調電圧生成器２１は、中央相について、相電圧指令ＶＡ＊の極性が正、かつ相電流ｉＡの極性が負の期間では、相電圧指令ＶＡ＊の値が０を超えないようにオフセット電圧ＶＸを演算する。また、相電圧指令ＶＡ＊の極性が負、かつ相電流ｉＡの極性が正の期間では、相電圧指令ＶＡ＊の値が０未満とならないように、オフセット電圧ＶＸを演算する。
　そして、変調電圧生成器２１は、オフセット電圧ＶＸを第１共通電圧として各相の相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成する。
　生成された変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊は、その大きさが、直流電源２の電圧Ｖｄｃの１／２である（Ｖｄｃ／２）を超えることがある（図８参照）。
　次に、変調電圧補正器２３の動作を説明する。
　図１０は、変調電圧補正器２３の動作を説明するフローチャートである。
　まず、変調電圧補正器２３は、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の高低順位が最大である最大相と最小である最小相を探索し（ステップＳＳ１）、最大相の変調用相電圧指令をＶｍａｘ＊とし、最小相の変調用相電圧指令をＶｍｉｎ＊とする（ステップＳＳ２）。
　例えば、Ｖｗａ＊＜Ｖｕａ＊＜Ｖｖａ＊となる期間では、Ｖ相が最大相でＶｖａ＊をＶｍａｘ＊とし、Ｗ相が最小相でＶｗａ＊をＶｍｉｎ＊とする。
　次に、変調電圧補正器２３は、Ｖｍａｘ＊＞（Ｖｄｃ／２）－β、であるか判断し（ステップＳＳ３）、Ｙｅｓの場合は、ＶＹ＝（（Ｖｄｃ／２）－β）－Ｖｍａｘ＊、として補正電圧であるオフセット電圧ＶＹを設定する（ステップＳＳ４）。βは０または正の一定電圧値であり、（（Ｖｄｃ／２）－β）が、直流電源２の電圧Ｖｄｃに基づく設定電圧となる。
　次に、変調電圧補正器２３は、オフセット電圧ＶＹを第２共通電圧として各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊に重畳して補正後の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊を生成する。即ち、Ｖｕｂ＊＝Ｖｕａ＊＋ＶＹ、Ｖｖｂ＊＝Ｖｖａ＊＋ＶＹ、Ｖｗｂ＊＝Ｖｗａ＊＋ＶＹ、となる（ステップＳＳ５）。
　ステップＳＳ３において、Ｎｏの場合、変調電圧補正器２３は、Ｖｍｉｎ＊＜－（（Ｖｄｃ／２）－β）、であるか判断し（ステップＳＳ６）、Ｙｅｓの場合は、ＶＹ＝－（（Ｖｄｃ／２）－β）－Ｖｍｉｎ＊、として補正電圧であるオフセット電圧ＶＹを設定し（ステップＳＳ７）、ステップＳ５に移行する。
　ステップＳＳ６において、Ｎｏの場合、変調電圧補正器２３は、ＶＹ＝０、としてオフセット電圧ＶＹを設定し（ステップＳＳ８）、ステップＳＳ５に移行する。
　このように、変調電圧補正器２３は、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の高低順位が最大となる最大相の変調用相電圧指令Ｖｍａｘ＊が設定電圧（（Ｖｄｃ／２）－β）を超えないように、また、前記高低順位が最小となる最小相の変調用相電圧指令Ｖｍｉｎ＊の大きさ（絶対値）が設定電圧（（Ｖｄｃ／２）－β）を超えないように、オフセット電圧（補正電圧）ＶＹを演算する。
　なお、オフセット電圧ＶＹは、不要に大きくせず、βは、０または、マージンを考慮した比較的小さな正の電圧値とする。
　そして、変調電圧補正器２３は、オフセット電圧ＶＹを第２共通電圧として各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊に重畳して補正後の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊を生成する。
　図１１は、この実施の形態２による電力変換装置の動作を説明する波形図である。
　この実施の形態では、変調電圧生成器２１が、上記実施の形態１と同様に、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を生成し、さらに、変調電圧補正器２３が変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊を補正して補正後の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊を生成する。この場合、β＝０として補正電圧（オフセット電圧ＶＹ）を演算し、第２共通電圧として各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊に重畳して補正する。
　ここでは、各相の補正後の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊と、相電流ｉｕ、ｉｖ、ｉｗと、さらに、Ｕ相について変調用相電圧指令Ｖｕｂ＊と相電流ｉｕとの極性一致か否かを表す波形Ｕｐｂを図示した。
　なお、変調用相電圧指令Ｖｕｂ＊＝０の場合は、極性一致を表すＵｐｂ＝１とする。即ち、変調用相電圧指令Ｖｕｂ＊の極性が相電流ｉｕとの極性と反転しなければ、Ｕｐｂ＝１とする。
　この実施の形態でも、各相の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊は、各相に共通する第１共通電圧（オフセット電圧ＶＸ）および第２共通電圧（オフセット電圧ＶＹ）を、正弦波状の電圧波形である相電圧指令Ｖｕ＊、Ｖｖ＊、Ｖｗ＊に重畳して生成される。このため、各相の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊の各線間電圧は正弦波状の電圧が維持され、負荷３への影響はない。
　図１１に示すように、各相の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊の大きさ（絶対値）は、設定電圧（（Ｖｄｃ／２）－β）で制限される。この場合、β＝０であるため、設定電圧（Ｖｄｃ／２）で制限される。
　波形Ｕｐｂが示すように、Ｕ相が中央相となる期間で、変調用相電圧指令Ｖｕｂ＊の極性と相電流ｉｕの極性が反転する区間ｔ２があり、その区間ｔ２で、Ｖ相あるいはＷ相の変調用相電圧指令Ｖｖｂ＊、Ｖｗｂ＊が設定電圧（Ｖｄｃ／２）に制限されている。この区間ｔ２は、図７で示した区間ｔ１より格段と短縮できる。この特性は、Ｖ相、Ｗ相においても同様である。
　このように、この実施の形態では、各相の変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊は、各相の相電流ｉｕ、ｉｖ、ｉｗと極性反転する期間を格段と短縮でき、かつ変調用相電圧指令Ｖｕｂ＊、Ｖｖｂ＊、Ｖｗｂ＊の大きさを、常に（Ｖｄｃ／２）以下に抑制できる。
　このため、上記実施の形態１と同様に、各相の交流端子に接続される第２スイッチング素子（Ｑ２ｕ、Ｑ３ｕ）、（Ｑ２ｖ、Ｑ３ｖ）、（Ｑ２ｗ、Ｑ３ｗ）のスイッチング回数を大幅に減少でき、スイッチング損失を格段と低減できる。このため、ＮＰＣインバータ１０の各相内の複数のスイッチング素子間で損失の偏りを抑制でき、高出力で高効率な電力変換装置１が得られる。
　さらに、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の大きさを、常に（Ｖｄｃ／２）以下に抑制できるため、ＰＷＭ制御において過変調を生じることを防止でき、出力電圧、電流の歪みを抑制して、制御の信頼性が向上する。
　なお、上記実施の形態２では、変調電圧補正器２３は、最大相と最小相との２つの相を探索してオフセット電圧ＶＹを演算したが、各相の変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の大きさ（絶対値）が最大である１つの相を探索してもよい。その場合、探索された１相の変調用相電圧指令の大きさ（絶対値）が、設定電圧（（Ｖｄｃ／２）－β）を越えないようにオフセット電圧ＶＹを演算することにより、上記実施の形態２と同様の結果が得られる。
実施の形態３．
　図１２は、実施の形態３による電力変換装置を示す構成図である。
　図１２に示すように、電力変換装置１Ｂは、三相３レベルの電力変換器としてのＮＰＣインバータ１１と、ＰＷＭ制御によりＮＰＣインバータ１１を出力制御する制御装置２０とを備え、例えば直流電源２と負荷３であるモータとの間に接続されて、直流電源２の直流電力を交流電力に変換して負荷３に給電する。この場合、ＮＰＣインバータ１１は、スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗの素子構成以外は、上記実施の形態１と同様であり、制御装置２０も、上記実施の形態１と同様である。
　ＮＰＣインバータ１１の各相の上アームＵＡ、ＶＡ、ＷＡ内の第１スイッチング素子（スイッチング素子Ｑ１ｕ、Ｑ１ｖ、Ｑ１ｗ）は、高電圧側の直流端子に接続され、第２スイッチング素子（スイッチング素子Ｑ２ｕ、Ｑ２ｖ、Ｑ２ｗ）は、各相の交流端子に接続される。各相の下アームＵＢ、ＶＢ、ＷＢ内の第１スイッチング素子（スイッチング素子Ｑ４ｕ、Ｑ４ｖ、Ｑ４ｗ）は、低電圧側の直流端子に接続され、第２スイッチング素子（スイッチング素子Ｑ３ｕ、Ｑ３ｖ、Ｑ３ｗ）は、各相の交流端子に接続される。上アームＵＡ、ＶＡ、ＷＡに接続されるクランプダイオードＤ１ｕ、Ｄ１ｖ、Ｄ１ｗは、アノードが中性点Ｎに接続される。下アームＵＢ、ＶＢ、ＷＢに接続されるクランプダイオードＤ２ｕ、Ｄ２ｖ、Ｄ２ｗは、カソードが中性点Ｎに接続される。
　この実施の形態では、ＮＰＣインバータ１１の各上下アームの第１スイッチング素子（Ｑ１ｕ、Ｑ１ｖ、Ｑ１ｗ）、（Ｑ４ｕ、Ｑ４ｖ、Ｑ４ｗ）と、第２スイッチング素子（Ｑ２ｕ、Ｑ２ｖ、Ｑ２ｗ）、（Ｑ３ｕ、Ｑ４ｖ、Ｑ４ｗ）とで、異なるスイッチング素子を用いる。以下、第１スイッチング素子（Ｑ１ｕ、Ｑ１ｖ、Ｑ１ｗ）を、第１スイッチング素子Ｑ１と称し、第１スイッチング素子（Ｑ４ｕ、Ｑ４ｖ、Ｑ４ｗ）を、第１スイッチング素子Ｑ４と称す。同様に、第２スイッチング素子（Ｑ２ｕ、Ｑ２ｖ、Ｑ２）を、第２スイッチング素子Ｑ２と称し、第２スイッチング素子（Ｑ３ｕ、Ｑ３ｖ、Ｑ３ｗ）を、第２スイッチング素子Ｑ３と称す。
　第１スイッチング素子Ｑ１、Ｑ４は、第２スイッチング素子Ｑ２、Ｑ３に比べて、スイッチング損失が小さい素子を用いる。そして、第２スイッチング素子Ｑ２、Ｑ３は、第１スイッチング素子Ｑ１、Ｑ４に比べて、オン抵抗による導通損失が小さい素子を用いる。
　この場合、第１スイッチング素子Ｑ１、Ｑ４には、小さいスイッチング損失を実現できる、ＳｉＣ（シリコンカーバイド）から成るＭＯＳＦＥＴを用いる。また、第２スイッチング素子Ｑ２、Ｑ３には、大電流の場合も小さい導通損失を実現できる、シリコンから成るＩＧＢＴを用いる。
　上記実施の形態１で説明したように、制御装置２０は、変調用相電圧指令Ｖｕａ＊、Ｖｖａ＊、Ｖｗａ＊の極性を相電流指令ｉｕ＊、ｉｖ＊、ｉｗ＊の極性と反転しないように生成してＮＰＣインバータ１１をＰＷＭ制御する。このため、第２スイッチング素子Ｑ２、Ｑ３は、スイッチング回数を大幅に低減できるが、通電期間が長くなる。
　第１、第２スイッチング素子（Ｑ１、Ｑ４）、（Ｑ２、Ｑ３）の各素子の電力損失は、スイッチング損失と導通損失との合計で表すことができる。
　この実施の形態では、スイッチング回数が多い第１スイッチング素子Ｑ１、Ｑ４にスイッチング損失の小さい素子を用い、スイッチング回数が大幅に低減されるが通電期間が長い第２スイッチング素子Ｑ２、Ｑ３に、オン抵抗による導通損失が小さい素子を用いる。このため、第１、第２スイッチング素子（Ｑ１、Ｑ４）、（Ｑ２、Ｑ３）の各素子の電力損失を効果的に低減でき、ＮＰＣインバータ１１全体の損失低減が図れ、高効率な電力変換装置１Ｂが得られる。
　なお、第１スイッチング素子Ｑ１、Ｑ４は、ＳｉＣから成るＭＯＳＦＥＴに限らず、シリコンよりバンドギャップが広い半導体材料から成るＭＯＳＦＥＴでも良く、比較的スイッチング損失の小さい素子であれば良い。また、第２スイッチング素子Ｑ２、Ｑ３についても、シリコンから成るＩＧＢＴに限るものではなく、大電流の場合も比較的導通損失が小さい素子であれば良い。
　この実施の形態では、上述したように、ＮＰＣインバータ１１の各スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗを低損失に構成できる。ＮＰＣインバータ１１の主たる制御が、力行運転にて負荷３へ電力を供給する場合、各スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗの導通損失とスイッチング損失との双方を低減して高効率な電力変換動作を実現できる。
　特に、負荷３が航空機の推進ファンを駆動するモータの場合は、ほとんどが力行運転であり効果が大きい。さらに、負荷３のモータには、力率の高い表面磁石型の永久磁石モータが利用されるので、相電圧の極性と相電流の極性とが一致する期間が長い。このため、より効果的に、各スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗの導通損失とスイッチング損失との双方を低減できる。
　この実施の形態では、上記実施の形態１による制御を適用するものとしたが、上記実施の形態２による制御も同様に適用でき、同様に、各スイッチング素子Ｑ１ｕ～Ｑ４ｕ、Ｑ１ｖ～Ｑ４ｖ、Ｑ１ｗ～Ｑ４ｗの導通損失とスイッチング損失との双方を低減して高効率な電力変換装置１Ｂが得られる。
　また、上記各実施の形態では、中性点クランプ型のマルチレベル電力変換器として三相３レベルの電力変換器であるＮＰＣインバータ１０、１１を用いたが、３相を超える多相構成でも良く、また、３レベルを超えるマルチレベルの電力変換器にも適用できる。
　ところで、上記各実施の形態の制御装置２０、２０Ａの機能は、処理回路によって実現される。
　図１３は、制御装置２０、２０Ａの各機能を実現するハードウェアの例を示す構成図である。この場合、専用のハードウェアである専用処理回路３０にて制御装置２０、２０Ａが構成される。
　また、専用処理回路３０は、例えば、単一回路、複合回路、プログラム化したプロセッサ、並列プログラム化したプロセッサ、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）、ＦＰＧＡ（Ｆｉｅｌｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｇａｔｅ　Ａｒｒａｙ）、又はこれらを組み合わせたものが該当する。
　また、図１４は、制御装置２０、２０Ａの各機能を実現するハードウェアの別例を示す構成図である。この場合、処理回路３０Ａは、プロセッサ３１および記憶装置３２を備えている。
　処理回路３０Ａでは、ソフトウェア、ファームウェア、又はソフトウェアとファームウェアとの組み合わせにより、制御装置２０、２０Ａの機能が実現される。ソフトウェア及びファームウェアは、プログラムとして記述され、記憶装置３２に格納される。プロセッサ３１は、記憶装置３２に記憶されたプログラムを読み出して実行することにより、各機能を実現する。
　記憶装置３２に格納されたプログラムは、上述した各部の手順又は方法をコンピュータに実行させるものであるとも言える。ここで、記憶装置３２とは、例えば、ＲＡＭ（Ｒａｎｄｏｍ　Ａｃｃｅｓｓ　Ｍｅｍｏｒｙ）、ＲＯＭ（Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、フラッシュメモリ、ＥＰＲＯＭ（Ｅｒａｓａｂｌｅ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）、ＥＥＰＲＯＭ（Ｅｌｅｃｔｒｉｃａｌｌｙ　Ｅｒａｓａｂｌｅ　ａｎｄ　Ｐｒｏｇｒａｍｍａｂｌｅ　Ｒｅａｄ　Ｏｎｌｙ　Ｍｅｍｏｒｙ）等の、不揮発性又は揮発性の半導体メモリである。また、磁気ディスク、フレキシブルディスク、光ディスク、コンパクトディスク、ミニディスク、ＤＶＤ等も、記憶装置３２に該当する。
　なお、上述した制御装置２０、２０Ａの機能について、一部を専用のハードウェアで実現し、一部をソフトウェア又はファームウェアで実現するようにしてもよい。
　このように、処理回路は、ハードウェア、ソフトウェア、ファームウェア、又はこれらの組み合わせによって、上述した制御装置２０、２０Ａの機能を実現することができる。
　本願は、様々な例示的な実施の形態及び実施例が記載されているが、１つ、または複数の実施の形態に記載された様々な特徴、態様、及び機能は特定の実施の形態の適用に限られるのではなく、単独で、または様々な組み合わせで実施の形態に適用可能である。
　従って、例示されていない無数の変形例が、本願に開示される技術の範囲内において想定される。例えば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　１，１Ａ，１Ｂ　電力変換装置、１０，１１　ＮＰＣインバータ、２０，２０Ａ　制御装置、２１　変調電圧生成器、２２　ＰＷＭ変調器、２３　変調電圧補正器、２４　第２変調電圧生成器、Ｇｕ，Ｇｖ，Ｇｗ　ゲート信号、Ｎ　中性点、ＵＡ，ＶＡ，ＷＡ　上アーム、ＵＢ，ＶＢ，ＷＢ　下アーム、Ｑ１ｕ，Ｑ１ｖ，Ｑ１ｗ　第１スイッチング素子、
Ｑ２ｕ，Ｑ２ｖ，Ｑ２ｗ　第２スイッチング素子、Ｑ３ｕ，Ｑ３ｖ，Ｑ３ｗ　第２スイッチング素子、Ｑ４ｕ，Ｑ４ｖ，Ｑ４ｗ　第１スイッチング素子、Ｖｕ＊，Ｖｖ＊，Ｖｗ＊，ＶＡ＊　相電圧指令、ｉｕ＊，ｉｖ＊，ｉｗ＊，ｉＡ＊　相電流指令、ｉｕ，ｉｖ，ｉｗ，ｉＡ　相電流、Ｖｕａ＊，Ｖｖａ＊，Ｖｗａ＊　変調用相電圧指令、Ｖｕｂ＊，Ｖｖｂ＊，Ｖｗｂ＊　変調用相電圧指令、ＶＸ　オフセット電圧、ＶＹ　補正電圧であるオフセット電圧。

Claims (10)

  1. 　直流電力と交流電力との間で電力変換する、中性点クランプ型マルチレベルの電力変換器と、
    　前記電力変換器を、ＰＷＭ制御により出力制御する制御装置とを備え、
    　前記電力変換器は、多相構成であって、該電力変換器の各相は、それぞれ、直流端子側の第１スイッチング素子と交流端子側の第２スイッチング素子とを直列接続して成る上アームおよび下アームと、前記第１、第２スイッチング素子の接続点と中性点との間に接続されたクランプダイオードとを備え、
    　前記制御装置は、相電圧指令および相電流に基づいて変調用相電圧指令を生成する変調電圧生成器と、前記変調用相電圧指令に基づいて、前記電力変換器の前記第１、第２スイッチング素子を駆動するゲート信号を生成するＰＷＭ変調器とを備え、
    　前記変調電圧生成器は、各相の前記相電圧指令の高低順位が中央となる中央相について、前記相電圧指令の極性が前記相電流の極性と反転しないように、オフセット電圧を演算し、該オフセット電圧を第１共通電圧として各相の前記相電圧指令に重畳して前記変調用相電圧指令を生成する、
    電力変換装置。
  2. 　前記相電圧指令は正弦波状電圧指令であり、
    　前記変調電圧生成器は、前記中央相について、前記相電圧指令の極性が正、かつ前記相電流の極性が負の期間における前記相電圧指令の値が０を超えないように、前記相電圧指令の極性が負、かつ前記相電流の極性が正の期間における前記相電圧指令の値が０未満とならないように、前記オフセット電圧を演算する、
    請求項１に記載の電力変換装置。
  3. 　前記変調電圧生成器は、生成された各相の前記変調用相電圧指令の大きさが、前記直流端子側の直流電圧に基づく設定電圧を超えないように、各相の前記変調用相電圧指令に第２共通電圧を重畳して補正する、
    請求項１または請求項２に記載の電力変換装置。
  4. 　前記変調電圧生成器は、生成された各相の前記変調用相電圧指令の大きさが最大である相について、前記変調用相電圧指令の値が前記設定電圧になるように補正電圧を演算し、該補正電圧を前記第２共通電圧として、各相の前記変調用相電圧指令に重畳して補正する
    請求項３に記載の電力変換装置。
  5. 　前記制御装置は、前記相電流として相電流指令を用いて前記変調用相電圧指令を生成する請求項１から請求項４のいずれか１項に記載の電力変換装置。
  6. 　前記電力変換器は、３相３レベル電力変換器である、
    請求項１から請求項５のいずれか１項に記載の電力変換装置。
  7. 　前記第２スイッチング素子のオン抵抗による導通損失は、前記第１スイッチング素子のオン抵抗による導通損失に比べて小さい、
    請求項１から請求項６のいずれか１項に記載の電力変換装置。
  8. 　前記第１スイッチング素子のスイッチング損失は、前記第２スイッチング素子のスイッチング損失に比べて小さい、
    請求項１から請求項７のいずれか１項に記載の電力変換装置。
  9. 　前記第２スイッチング素子にシリコンから成るＩＧＢＴを用いる、
    請求項１から請求項８のいずれか１項に記載の電力変換装置。
  10. 　前記第１スイッチング素子にシリコンよりもバンドギャップが広い半導体材料から成るＭＯＳＦＥＴを用いる、
    請求項１から請求項９のいずれか１項に記載の電力変換装置。
PCT/JP2022/011849 2022-03-16 2022-03-16 電力変換装置 WO2023175759A1 (ja)

Priority Applications (2)

Application Number Priority Date Filing Date Title
JP2024507285A JPWO2023175759A1 (ja) 2022-03-16 2022-03-16
PCT/JP2022/011849 WO2023175759A1 (ja) 2022-03-16 2022-03-16 電力変換装置

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
PCT/JP2022/011849 WO2023175759A1 (ja) 2022-03-16 2022-03-16 電力変換装置

Publications (1)

Publication Number Publication Date
WO2023175759A1 true WO2023175759A1 (ja) 2023-09-21

Family

ID=88022526

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2022/011849 WO2023175759A1 (ja) 2022-03-16 2022-03-16 電力変換装置

Country Status (2)

Country Link
JP (1) JPWO2023175759A1 (ja)
WO (1) WO2023175759A1 (ja)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010130789A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 電源用３レベルインバータ装置
JP2016046962A (ja) * 2014-08-26 2016-04-04 株式会社明電舎 マルチレベル電力変換装置
JP2017135764A (ja) * 2016-01-25 2017-08-03 株式会社明電舎 三相マルチレベルインバータのｐｗｍ制御方法と制御装置。

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2010130789A (ja) * 2008-11-27 2010-06-10 Toshiba Corp 電源用３レベルインバータ装置
JP2016046962A (ja) * 2014-08-26 2016-04-04 株式会社明電舎 マルチレベル電力変換装置
JP2017135764A (ja) * 2016-01-25 2017-08-03 株式会社明電舎 三相マルチレベルインバータのｐｗｍ制御方法と制御装置。

Also Published As

Publication number Publication date
JPWO2023175759A1 (ja) 2023-09-21

Similar Documents

Publication Publication Date Title
JP2685586B2 (ja) 多重インバータ装置
JP5598513B2 (ja) 電力系統連系インバータ装置
JP5734609B2 (ja) インバータ装置、および、このインバータ装置を備えた系統連系インバータシステム
JP5683760B2 (ja) 電力変換装置
US8773870B2 (en) Power converter and method for controlling same
US9001542B2 (en) Current-source power converting apparatus
JPWO2014061519A1 (ja) インバータ装置
JP3856689B2 (ja) 中性点クランプ式電力変換器の制御装置
JP5842534B2 (ja) インバータ制御装置
CN112534709A (zh) 旋转电机控制装置
WO2016148163A1 (ja) インバータの制御装置
JP5753742B2 (ja) インバータ装置、および、このインバータ装置を備えた系統連系インバータシステム
WO2020058171A1 (en) Multi-level inverter
JP2012065428A (ja) マルチレベルインバータ
WO2023175759A1 (ja) 電力変換装置
JP2006230035A (ja) 電力変換装置とその駆動方法
EP4220931A1 (en) Power conversion device
JP7466787B2 (ja) 電力変換装置
JP2006014532A (ja) ３レベル電力変換装置
JP2006109541A (ja) 電力変換器の制御装置
WO2019049698A1 (ja) 電力変換回路および電力変換装置
WO2022181037A1 (ja) インバータ制御装置、インバータ回路、モータモジュールおよびインバータ制御方法
JP4448294B2 (ja) 電力変換装置
JP7047225B2 (ja) インバータ装置
JP6575865B2 (ja) ３レベルインバータの制御方法及び制御装置

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22932039

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 2024507285

Country of ref document: JP