JP5734609B2 - インバータ装置、および、このインバータ装置を備えた系統連系インバータシステム - Google Patents

Description

本発明は、インバータ装置、および、このインバータ装置を備えた系統連系インバータシステムに関し、特に、マルチレベルインバータを採用した場合に関する。

近年、太陽光などの自然エネルギーを用いた分散型電源が普及拡大の傾向にある。この分散型電源によって生成される直流電力を交流電力に変換するインバータ装置を備え、変換された交流電力を接続された負荷や電力系統に供給する系統連系インバータシステムが開発されている。

図１５は、三相電力系統Ｂ（以下、「系統Ｂ」と略称する。）に電力を供給するための一般的な系統連系インバータシステムＡ’を説明するためのブロック図である。図１６は、インバータ回路２００の内部構成の一例を示す回路図である。

系統連系インバータシステムＡ’は、直流電源１００、インバータ回路２００と制御回路３００とを有するインバータ装置４００、フィルタ回路５００、および変圧回路６００を備えている。インバータ回路２００は、三相ブリッジインバータであって、スイッチング素子ＳＷ１〜ＳＷ６の（図１６参照）のオン状態とオフ状態とを切り替えることで、直流電源１００から入力される直流電圧を交流電圧に変換するものである。制御回路３００は、各種センサから入力される信号に基づいて、インバータ回路２００を制御するためのＰＷＭ信号を生成するものである。インバータ回路２００は、制御回路３００から入力されるＰＷＭ信号に基づいて、スイッチング素子のオンとオフとを切り替える。フィルタ回路５００は、インバータ回路２００から入力される交流電圧から、スイッチングによる高周波成分を除去するものである。変圧回路６００は、フィルタ回路５００から入力される交流電圧を系統Ｂの系統電圧とほぼ同一のレベルに昇圧または降圧するものである。

図１６に示すように、インバータ回路２００の各相（Ｕ相、Ｖ相、Ｗ相）のアームは、２つの直列接続されたスイッチング素子（例えば、Ｕ相アームの場合、スイッチング素子ＳＷ１およびＳＷ４）と各スイッチング素子にそれぞれ逆並列接続された２つのダイオードとからなる。各相の２つのスイッチング素子の接続点にそれぞれ出力ラインが接続されており、各相の出力ラインがフィルタ回路５００に接続されている。

直流電源１００の負極の電位をゼロ、正極の電位をＥとすると、インバータ回路２００の各相の出力ラインの電圧（以下では、「出力相電圧」とする。）はゼロまたはＥの２レベルの電位となる。したがって、インバータ回路２００は、一般的に２レベルインバータ回路と呼ばれている。インバータ回路２００の各スイッチング素子ＳＷ１〜ＳＷ６に印加される電圧はＥとなる。

近年、出力相電圧が３レベル以上の電位となるマルチレベルインバータ回路が開発されている。例えば、出力相電圧が直流電源１００の負極の電位であるゼロ、正極の電位であるＥ、その中間の電位である(１／２)Ｅの３種類のいずれかの電位となる３レベルインバータ回路が、最も実用的なマルチレベルインバータとして開発されている。

図１７は、３レベルインバータ回路の内部構成の一例を説明するための回路図である。

インバータ回路２０１は、３レベルインバータ回路であり、出力相電圧がゼロとＥとの中間の電位である(１／２)Ｅとなることができるように構成されている点で、図１６に示すインバータ回路２００と異なる。図１７に示すように、インバータ回路２０１は、直流電源１００の正極に接続する点Ｐと負極に接続する点Ｎとの間に、直列接続された２つのコンデンサが並列接続されている。当該２つのコンデンサは静電容量が同一とされているので、その接続点Ｏの電位は、直流電源１００の負極の電位「ゼロ」と正極の電位「Ｅ」の中間の電位「(１／２)Ｅ」となる。各相の出力ラインは、２つのスイッチング素子（例えば、Ｕ相アームの場合、スイッチング素子ＳＷ７およびＳＷ８）を介して、点Ｏに接続されている。当該２つのスイッチング素子は同時にオンオフされて、オン状態のときに点Ｏと出力ラインとの接続を導通させ、オフ状態のときに接続を導通させないようにする。

インバータ回路２０１の各相の出力相電圧は、スイッチング素子の状態によって３レベルの電位となる。例えばＵ相で説明すると、スイッチング素子ＳＷ１がオン状態でスイッチング素子ＳＷ４，ＳＷ７およびＳＷ８がオフ状態の場合、出力相電圧はＥとなり、スイッチング素子ＳＷ４がオン状態でスイッチング素子ＳＷ１，ＳＷ７およびＳＷ８がオフ状態の場合、出力相電圧はゼロとなり、ＳＷ７およびＳＷ８がオン状態でスイッチング素子ＳＷ１およびＳＷ４がオフ状態の場合、出力相電圧は(１／２)Ｅとなる。

インバータ回路２０１においては、各スイッチング素子ＳＷ１〜ＳＷ６に印加される電圧は(１／２)Ｅとなる。したがって、インバータ回路２００と比べて、各スイッチング素子ＳＷ１〜ＳＷ６のスイッチング時の電力の損失（以下、「スイッチング損失」とする。）を低減することができる。また、フィルタ回路５００で除去するスイッチング周波数成分の振幅も半分になるので、フィルタ回路５００のフィルタ容量を小さくすることができる。したがって、フィルタ回路５００による電力の損失も低減することができる。さらに、各スイッチング素子ＳＷ１〜ＳＷ６として、耐圧の低いデバイスを使用することができる。

特開２００９−２７８１８号公報 特開２０１０−６８６３０号公報 特開２０１０−１３６５４７号公報

しかしながら、インバータ回路２０１においてはインバータ回路２００より多くのスイッチング素子を使用するので、追加されたスイッチング素子によるスイッチング損失が問題となる。例えばＵ相で説明すると、スイッチング素子ＳＷ１とスイッチング素子ＳＷ４とは、いずれか一方がオンオフされている間、他方はオフに固定されている。したがって、スイッチング素子ＳＷ１とスイッチング素子ＳＷ４とだけをみると、スイッチング回数が半分となるので、スイッチング損失は減少する。しかし、（インバータ回路２００と比べて）追加されたスイッチング素子ＳＷ７とスイッチング素子ＳＷ８とが常にオンオフ動作をしているので、スイッチング素子ＳＷ７とスイッチング素子ＳＷ８のスイッチング損失が発生する。

本発明は上記した事情のもとで考え出されたものであって、マルチレベルインバータ回路において、出力相電圧に中間の電位を発生させるためのスイッチング素子のスイッチング回数を減少させることができるインバータ装置を提供することをその目的としている。

上記課題を解決するため、本発明では、次の技術的手段を講じている。

本発明の第１の側面によって提供されるインバータ装置は、直流電源が出力する直流電力を交流電力に変換して三相電力系統に出力するインバータ装置であって、内蔵するスイッチング手段のスイッチングによって、各相の電圧が前記直流電源の負極側の電位、正極側の電位、および、前記直流電源の出力電圧を分圧した分圧電位の３レベルの電位となるマルチレベルインバータ回路と、前記分圧電位の電位を検出する電位検出手段と、前記マルチレベルインバータ回路が出力しスイッチング周波数成分が除去された三相の電圧の中性点電位を１／３周期毎に遷移させて１／３周期ずつ各相の電位を前記直流電源の負極側の電位に固定するＮＶＳ制御のための各相のＰＷＭ信号を生成して、前記マルチレベルインバータ回路のスイッチング手段に入力する制御回路とを備えており、前記制御回路は、第１の指令値信号ないし第３の指令値信号を生成する指令値信号生成手段と、ゼロと第１の所定値との間を変動する第１のキャリア信号を生成する第１のキャリア信号生成手段と、前記第１の所定値と第２の所定値との間を変動する第２のキャリア信号を生成する第２のキャリア信号生成手段と、前記第１の指令値信号ないし第３の指令値信号と、前記第１のキャリア信号および前記第２のキャリア信号とを比較することでＰＷＭ信号を生成するＰＷＭ信号生成手段とを備えており、前記第１のキャリア信号生成手段および前記第２のキャリア信号生成手段は、前記分圧電位の電位に応じて前記第１の所定値のみを変化させることを特徴とする。

本発明の好ましい実施の形態においては、前記マルチレベルインバータ回路は、前記分圧電位が負極側より正極側に近い電位となるように構成されており、正極側のスイッチング手段を負極側のスイッチング手段より耐圧が低いものとしている。

本発明の好ましい実施の形態においては、前記第１のキャリア信号の周波数は、前記第２のキャリア信号の周波数より高い。

本発明の好ましい実施の形態においては、前記正極側のスイッチング手段はＭＯＳＦＥＴであり、前記負極側のスイッチング手段はＩＧＢＴである。

本発明の好ましい実施の形態においては、前記ＰＷＭ信号生成手段は、前記各指令値信号と前記第１のキャリア信号とを比較して第１のパルス信号を生成する第１のパルス生成手段と、前記各指令値信号と前記第２のキャリア信号とを比較して第２のパルス信号を生成する第２のパルス生成手段と、前記第１のパルス信号と前記第２のパルス信号との否定論理和に基づいて第３のパルス信号を生成する第３のパルス生成手段とを備えており、前記第１のパルス信号、第２のパルス信号、および第３のパルス信号をＰＷＭ信号として出力する。

本発明の好ましい実施の形態においては、前記指令値信号生成手段は、１周期の波形が、１／３周期の期間でゼロとなり、続く１／３周期の期間で位相が０から２π／３の区間の正弦波の波形となり、残りの１／３周期の期間で前記正弦波の位相がπ／３からπの区間の波形となる第１の指令値信号と、この第１の指令値信号に対して位相が２π／３だけ進んだ第２の指令値信号と、前記第１の指令値信号に対して位相が２π／３だけ遅れた第３の指令値信号とを生成する。

本発明の好ましい実施の形態においては、前記指令値信号生成手段は、前記マルチレベルインバータ回路より出力すべき各線間電圧を指令するための３つの線間電圧指令値信号に基づいて、前記第１の指令値信号を、１／３周期の期間をゼロとし、続く１／３周期の期間を第１の線間電圧指令値信号を反転した信号とし、残りの１／３周期の期間を第２の線間電圧指令値信号として生成し、前記第２の指令値信号を、１／３周期の期間をゼロとし、続く１／３周期の期間を前記第２の線間電圧指令値信号を反転した信号とし、残りの１／３周期の期間を第３の線間電圧指令値信号として生成し、前記第３の指令値信号を、１／３周期の期間をゼロとし、続く１／３周期の期間を前記第３の線間電圧指令値信号を反転した信号とし、残りの１／３周期の期間を前記第１の線間電圧指令値信号として生成する。

本発明の第２の側面によって提供される系統連系インバータシステムは、本発明の第１の側面によって提供されるインバータ装置を備えている。

本発明によれば、制御回路が生成したＮＶＳ制御のための各相のＰＷＭ信号がマルチレベルインバータ回路のスイッチング手段に入力される。当該ＰＷＭ信号は、各相の電位を１／３の期間で直流電源の負極側の電位に固定するものであり、１／３の期間であるレベル（ローレベルまたはハイレベル）に固定されるものである。当該ＰＷＭ信号は、マルチレベルインバータ回路の出力相電圧に中間の電位を発生させるためのスイッチング手段にも入力される。当該スイッチング手段は、ＰＷＭ信号があるレベルに固定されている間、スイッチングを行わない。これにより、当該スイッチング手段のスイッチング回数を低減することができ、スイッチングロスを低減することができる。

また、各指令値信号と第１のキャリア信号および第２のキャリア信号とを比較することでＰＷＭ信号を生成する場合において、分圧電位の電位に応じて第１のキャリア信号および第２のキャリア信号の振幅を変化させると、生成されるＰＷＭ信号のパルス幅の調整が行われる。したがって、分圧電位の電位が中間の電位に固定されていない場合でも、制御を適切に行うことができる。

本発明のその他の特徴および利点は、添付図面を参照して以下に行う詳細な説明によって、より明らかとなろう。

本発明に係るインバータ装置を備える系統連系インバータシステムを説明するためのブロック図である。 本発明に係るインバータ装置のインバータ回路の内部構成を説明するための回路図である。 本発明に係るインバータ装置の制御回路の内部構成を説明するためのブロック図である。 ＮＶＳ制御部が生成するＮＶＳ指令値信号の波形を説明するための図である。 ＮＶＳ指令値信号とキャリア信号とからＰＷＭ信号を生成する方法を説明するための図である。 正極側スイッチのＰＷＭ信号と負極側スイッチのＰＷＭ信号とから中間側スイッチのＰＷＭ信号を生成する方法を説明するための図である。 出力線間電圧の波形を説明するための図である。 第２実施形態に係るインバータ装置を説明するための図である。 第２実施形態におけるキャリア信号の波形を説明するための図である。 他の種類の３レベルインバータ回路の内部構成を説明するための回路図である。 図１０に示す３レベルインバータ回路に入力するＰＷＭ信号を生成するための制御回路のＰＷＭ信号生成部を説明するためのブロック図である。 ４レベルインバータ回路の内部構成の一例を説明するための回路図である。 図１２に示す４レベルインバータ回路に入力するＰＷＭ信号を生成するための制御回路のＰＷＭ信号生成部を説明するためのブロック図である。 各ＰＷＭ信号を生成する方法を説明するための図である。 一般的な系統連系インバータシステムを説明するためのブロック図である。 インバータ回路の内部構成の一例を示す回路図である。 ３レベルインバータ回路の内部構成の一例を説明するための回路図である。

以下、本発明の実施の形態を、本発明に係るインバータ装置を系統連系インバータシステムに用いた場合を例として、図面を参照して具体的に説明する。

図１は、本発明に係るインバータ装置を備える系統連系インバータシステムを説明するためのブロック図である。

図１に示すように、系統連系インバータシステムＡは、直流電源１、インバータ装置４、フィルタ回路５、変圧回路６、電流センサ７、および系統電圧センサ８を備えている。また、インバータ装置４はインバータ回路２および制御回路３を備えている。

直流電源１は、インバータ回路２に接続している。インバータ回路２、フィルタ回路５、および変圧回路６は、この順で、Ｕ相、Ｖ相、Ｗ相の出力ラインで直列に接続されており、図示しない開閉器を介して三相電力系統Ｂ（系統Ｂ）に接続している。電流センサ７は、変圧回路６と開閉器との間の出力ラインに設置されており、系統電圧センサ８は、開閉器と系統Ｂとの間の出力ラインに設置されている。制御回路３は、インバータ回路２に接続されている。系統連系インバータシステムＡは、開閉器によって系統Ｂに連系して、直流電源１が出力する直流電力を交流電力に変換して系統Ｂに供給する。なお、系統連系インバータシステムＡの構成は、これに限られない。例えば、変圧回路６に代えて、直流電源１とインバータ回路２との間にＤＣ／ＤＣコンバータ回路を設ける、いわゆるトランスレス方式であってもよい。また、インバータ回路２の制御に必要ないセンサを設けていなくてもよいし、逆に、インバータ回路２の制御のために必要なセンサを設けていてもよい。

直流電源１は、直流電力を出力するものであり、例えば太陽電池を備えている。太陽電池は、太陽光エネルギーを電気エネルギーに変換することで、直流電力を生成する。直流電源１は、生成された直流電力を、インバータ回路２に出力する。なお、直流電源１は、太陽電池により直流電力を生成するものに限定されない。例えば、直流電源１は、燃料電池、蓄電池、電気二重層コンデンサやリチウムイオン電池であってもよい。また、ディーゼルエンジン発電機、マイクロガスタービン発電機や風力タービン発電機などにより生成された交流電力を直流電力に変換して出力する装置であってもよい。

インバータ装置４は、直流電源１が生成した直流電力を交流電力に変換して出力するためのものであり、各センサ７，８などから入力される信号に基づいて、出力する交流電力の制御を行っている。インバータ装置４は、電力を変換するインバータ回路２と、出力する交流電力の制御を行う制御回路３とを備えている。なお、インバータ装置４は、過電流、地絡、短絡、単独運転などを検出して運転を停止させる構成や、最大電力追従のための構成なども有しているが、本発明の説明に関係しないので、図１への記載および説明を省略している。

インバータ回路２は、直流電源１から入力される直流電圧を交流電圧に変換して、フィルタ回路５に出力するものである。インバータ回路２は、スイッチング素子（後述）を備えた三相のＰＷＭ制御型インバータであり、各相の出力相電圧が３レベルの電位となるマルチレベルインバータ回路である。インバータ回路２は、制御回路３から入力されるＰＷＭ信号Ｐに基づいて、各スイッチング素子のオンとオフとを切り替えることで、直流電源１から入力される直流電圧を交流電圧に変換する。なお、インバータ回路２の詳細な説明は後述する。

制御回路３は、インバータ回路２を制御するものである。制御回路３は、電流センサ７から入力される出力電流信号Ｉ、および、系統電圧センサ８から入力される系統電圧信号Ｖに基づいて、ＰＷＭ信号Ｐを生成してインバータ回路２に出力する。制御回路３は、系統連系インバータシステムＡが出力する出力電圧の波形を指令するための指令値信号を各センサ７，８から入力される検出信号に基づいて生成し、当該指令値信号に基づいて生成されるパルス信号をＰＷＭ信号Ｐとして出力する。インバータ回路２は、入力されるＰＷＭ信号Ｐに基づいて各スイッチング素子のオンとオフとを切り替えることで、指令値信号に対応した電圧信号を出力する。制御回路３は、指令値信号の波形を変化させてインバータ回路２の出力電圧信号を変化させることで出力電流を制御している。これにより、制御回路３は、各種フィードバック制御を行っている。本実施形態において、制御回路３は出力電流制御を行っている。なお、制御回路３が行う制御の手法は、これに限られない。例えば、直流電源１から出力される直流電圧や、系統連系インバータシステムＡが出力する有効電力や無効電力、出力電圧などを制御するようにしてもよい。

本実施形態において、制御回路３はＮＶＳ（Neutral Voltage Shift）制御を行っている。ＮＶＳ制御は、本発明者が開発した制御手法であり、三相の中性点電位を１／３周期毎に遷移させて１／３周期ずつ各相の電位を負極側の電位に固定することで、各相のスイッチングを当該負極側電位に固定された期間停止させるという制御である。ＮＶＳ制御は、スイッチング回数を削減させることができるので、スイッチングロスを削減することができる。制御回路３およびＮＶＳ制御の詳細な説明は後述する。

フィルタ回路５は、インバータ回路２から入力される交流電圧から、スイッチングによる高周波成分を除去するものである。フィルタ回路５は、リアクトルとコンデンサとからなるローパスフィルタ（図示しない。）を備えている。フィルタ回路５で高周波成分を除去された交流電圧は、変圧回路６に出力される。なお、フィルタ回路５の構成はこれに限定されず、高周波成分を除去するための周知のフィルタ回路であればよい。変圧回路６は、フィルタ回路５から出力される交流電圧を系統Ｂの系統電圧とほぼ同一のレベルに昇圧または降圧する。

電流センサ７は、変圧回路６から出力される各相の出力電流（すなわち、系統連系インバータシステムＡの出力電流）を検出するものである。検出された出力電流信号Ｉ（Ｉｕ，Ｉｖ，Ｉｗ）は、制御回路３に入力される。系統電圧センサ８は、系統Ｂの各相の系統電圧（線間電圧）を検出するものである。検出された系統電圧信号Ｖ（Ｖｕｖ，Ｖｖｗ，Ｖｗｕ）は、制御回路３に入力される。なお、系統連系インバータシステムＡが出力する出力電圧は、系統電圧とほぼ一致している。

次に、図２を参照して、インバータ回路２の内部構成および詳細な説明を行う。

図２は、インバータ回路２の内部構成を説明するための回路図である。インバータ回路２は、三相のＰＷＭ制御型の３レベルインバータ回路である。

同図に示すように、インバータ回路２は、１２個のスイッチング素子Ｓ１〜Ｓ１２、１２個の環流ダイオードＤ１〜Ｄ１２、および２個の分圧用コンデンサＣ１，Ｃ２を備えている。本実施形態では、スイッチング素子Ｓ１〜Ｓ１２としてＩＧＢＴ（Insulated Gate Bipolar Transistor : 絶縁ゲート・バイポーラトランジスタ）を使用している。なお、スイッチング素子Ｓ１〜Ｓ１２はＩＧＢＴに限定されず、バイポーラトランジスタ、ＭＯＳＦＥＴ、逆阻止サイリスタなどであってもよい。また、環流ダイオードＤ１〜Ｄ１２、分圧用コンデンサＣ１，Ｃ２の種類も限定されない。

分圧用コンデンサＣ１，Ｃ２は、静電容量が同一のコンデンサであり、直流電源１から入力される直流電圧を分圧するものである。分圧用コンデンサＣ１と分圧用コンデンサＣ２とは点Ｏで直列接続されて、直流電源１の正極に接続する点Ｐと負極に接続する点Ｎとの間に並列接続されている。直流電源１の負極は接地されているので、点Ｎの電位はゼロである。直流電源１の正極の電位、すなわち点Ｐの電位をＥとすると、点Ｏの電位は、点Ｎの電位「ゼロ」と点Ｐの電位「Ｅ」の中間の電位である「(１／２)Ｅ」となる。

スイッチング素子Ｓ１とＳ４とは、スイッチング素子Ｓ１のエミッタ端子とスイッチング素子Ｓ４のコレクタ端子とが接続されて、直列接続されている。スイッチング素子Ｓ１のコレクタ端子は点Ｐに接続され、スイッチング素子Ｓ４のエミッタ端子は点Ｎに接続されて、ブリッジ構造を形成している。同様に、スイッチング素子Ｓ２とＳ５とが直列接続されてブリッジ構造を形成し、スイッチング素子Ｓ３とＳ６とが直列接続されてブリッジ構造を形成している。スイッチング素子Ｓ１，Ｓ２，Ｓ３は直流電源１の正極側に接続されているので、スイッチング素子Ｓ１，Ｓ２，Ｓ３を区別しない場合は、「正極側スイッチＳｐ」と記載する場合がある。一方、スイッチング素子Ｓ４，Ｓ５，Ｓ６は、直流電源１の負極側に接続されているので、スイッチング素子Ｓ４，Ｓ５，Ｓ６を区別しない場合は、「負極側スイッチＳｎ」と記載する場合がある。各スイッチング素子Ｓ１〜Ｓ６のベース端子には、それぞれ、制御回路３から出力されるＰＷＭ信号Ｐ（Ｐｕｐ，Ｐｖｐ，Ｐｗｐ，Ｐｕｎ，Ｐｖｎ，Ｐｗｎ）が入力される。なお、各ＰＷＭ信号の詳細は、後述する。

スイッチング素子Ｓ１とＳ４で形成されているブリッジ構造をＵ相アームとし、スイッチング素子Ｓ２とＳ５で形成されているブリッジ構造をＶ相アームとし、スイッチング素子Ｓ３とＳ６で形成されているブリッジ構造をＷ相アームとする。Ｕ相アームのスイッチング素子Ｓ１とＳ４との接続点ＵにはＵ相の出力ラインが接続され、Ｖ相アームのスイッチング素子Ｓ２とＳ５との接続点ＶにはＶ相の出力ラインが接続され、Ｗ相アームのスイッチング素子Ｓ３とＳ６との接続点ＷにはＷ相の出力ラインが接続されている。

接続点Ｕは、スイッチング素子Ｓ７およびＳ８からなる中間側スイッチを介して、点Ｏに接続されている。スイッチング素子Ｓ７とＳ８とは、それぞれのコレクタ端子が接続されて、直列接続されている。スイッチング素子Ｓ７のエミッタ端子は点Ｏに接続され、スイッチング素子Ｓ８のエミッタ端子は点Ｕに接続されている。同様に、接続点Ｖは、スイッチング素子Ｓ９およびＳ１０からなる中間側スイッチを介して、点Ｏに接続されている。スイッチング素子Ｓ９とＳ１０とは、それぞれのコレクタ端子が接続され、スイッチング素子Ｓ９のエミッタ端子は点Ｏに接続され、スイッチング素子Ｓ１０のエミッタ端子は点Ｖに接続されている。また、接続点Ｗは、スイッチング素子Ｓ１１およびＳ１２からなる中間側スイッチを介して、点Ｏに接続されている。スイッチング素子Ｓ１１とＳ１２とは、それぞれのコレクタ端子が接続され、スイッチング素子Ｓ１１のエミッタ端子は点Ｏに接続され、スイッチング素子Ｓ１２のエミッタ端子は点Ｗに接続されている。スイッチング素子Ｓ７およびＳ８は、同じタイミングでオンオフ動作を行い、オン状態のときに点Ｏと点Ｕとの接続を導通させ、オフ状態のときに接続を導通させないようにする。同様に、スイッチング素子Ｓ９およびＳ１０も、同じタイミングでオンオフ動作を行い、オン状態のときに点Ｏと点Ｖとの接続を導通させ、オフ状態のときに接続を導通させないようにする。また、スイッチング素子Ｓ１１およびＳ１２も、同じタイミングでオンオフ動作を行い、オン状態のときに点Ｏと点Ｗとの接続を導通させ、オフ状態のときに接続を導通させないようにする。なお、各中間側スイッチを区別しない場合は、「中間側スイッチＳｏ」と記載する場合がある。スイッチング素子Ｓ７およびＳ８のベース端子、スイッチング素子Ｓ９およびＳ１０のベース端子、スイッチング素子Ｓ１１およびＳ１２のベース端子には、それぞれ、制御回路３から出力されるＰＷＭ信号Ｐ（Ｐｕｏ，Ｐｖｏ，Ｐｗｏ）が入力される。

各スイッチング素子Ｓ１〜Ｓ１２は、ＰＷＭ信号Ｐに基づいて、オン状態とオフ状態とを切り替えられる。正極側スイッチＳｐがオン状態で負極側スイッチＳｎおよび中間側スイッチＳｏがオフ状態の場合、当該相の出力ラインの電位は点Ｐの電位（すなわち、直流電源１の正極側の電位「Ｅ」）となる。負極側スイッチＳｎがオン状態で正極側スイッチＳｐおよび中間側スイッチＳｏがオフ状態の場合、当該相の出力ラインの電位は点Ｎの電位（すなわち、直流電源１の負極側の電位「ゼロ」）となる。また、中間側スイッチＳｏがオン状態で正極側スイッチＳｐおよび負極側スイッチＳｐがオフ状態の場合、当該相の出力ラインの電位は点Ｏの電位（すなわち、直流電源１の正極側と負極側の中間の電位「(１／２)Ｅ」）となる。これにより、各出力ラインから出力される出力相電圧は、直流電源１の正極側の電位「Ｅ」、負極側の電位「ゼロ」、中間の電位「(１／２)Ｅ」の３レベルの電位となる。また、出力ライン間の電圧である出力線間電圧は、５レベルの電位となる。

環流ダイオードＤ１〜Ｄ１２は、スイッチング素子Ｓ１〜Ｓ１２のコレクタ端子とエミッタ端子との間に、それぞれ逆並列に接続されている。すなわち、環流ダイオードＤ１〜Ｄ１２のアノード端子はそれぞれスイッチング素子Ｓ１〜Ｓ１２のエミッタ端子に接続され、環流ダイオードＤ１〜Ｄ１２のカソード端子はそれぞれスイッチング素子Ｓ１〜Ｓ１２のコレクタ端子に接続されている。環流ダイオードＤ１〜Ｄ１２は、スイッチング素子Ｓ１〜Ｓ１２の切り替えによって発生する逆起電力による逆方向の高い電圧がスイッチング素子Ｓ１〜Ｓ１２に印加されないようにするためのものである。

次に、図３〜図５を参照して、制御回路３の内部構成およびＮＶＳ制御の詳細な説明を行う。

本実施形態において、制御回路３はＮＶＳ制御を行うためのＰＷＭ信号Ｐを生成してインバータ回路２に出力する。ＮＶＳ制御は、三相の中性点電位を１／３周期毎に遷移させて１／３周期ずつ各相の電位を負極側の電位に固定することで、各相のスイッチングを当該負極側電位に固定された期間停止させるという制御を行うものである。具体的には、１／３周期がゼロである特殊な波形となる指令値信号（以下では、「ＮＶＳ指令値信号」という。）を生成し、当該ＮＶＳ指令値信号に基づいて生成されたＰＷＭ信号Ｐでインバータ回路２を制御することで行われる。当該ＰＷＭ信号ＰはＮＶＳ指令値信号がゼロである期間でレベルを固定されるので、この期間のスイッチング素子のスイッチング動作は停止する。したがって、スイッチング素子のスイッチング動作の回数が２／３に削減されるので、スイッチングロスを低減することができる（特開２０１０−１３６５４７号公報参照）。

図３は、制御回路３の内部構成を説明するためのブロック図である。

制御回路３は、電流制御部３１、ＮＶＳ制御部３２、およびＰＷＭ信号生成部３３を備えている。

電流制御部３１は、電流センサ７より入力される出力電流信号Ｉと予め設定されている目標電流信号Ｉ^*との偏差に基づいてフィードバック制御を行い、補正値信号Ｘｕ，Ｘｖ，ＸｗをＮＶＳ制御部３２に出力するものである。

ＮＶＳ制御部３２は、電流制御部３１から入力される補正値信号Ｘｕ，Ｘｖ，Ｘｗと系統電圧センサ８から入力される系統電圧信号Ｖ（Ｖｕｖ，Ｖｖｗ，Ｖｗｕ）とに基づいて、ＮＶＳ指令値信号Ｘｕ’，Ｘｖ’，Ｘｗ’を生成してＰＷＭ信号生成部３３に出力する。ＮＶＳ指令値信号Ｘｕ’，Ｘｖ’，Ｘｗ’は、系統連系インバータシステムＡが出力する相電圧の波形を指令するための信号である。

ＮＶＳ制御部３２は、各補正値信号Ｘｕ，Ｘｖ，Ｘｗの差分信号に系統電圧信号Ｖｕｖ，Ｖｖｗ，Ｖｗｕを加算することで、線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕを生成する。すなわち、補正値信号ＸｕとＸｖとの差分信号に系統電圧信号Ｖｕｖを加算することで線間電圧指令値信号Ｘｕｖを生成し、補正値信号ＸｖとＸｗとの差分信号に系統電圧信号Ｖｖｗを加算することで線間電圧指令値信号Ｘｖｗを生成し、補正値信号ＸｗとＸｕとの差分信号に系統電圧信号Ｖｗｕを加算することで線間電圧指令値信号Ｘｗｕを生成する。線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕは、系統連系インバータシステムＡが出力する線間電圧の波形を指令するための信号である。

ＮＶＳ制御部３２は、１／３周期毎に、線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕ、値がゼロであるゼロ信号、および、線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕの極性を反転させた信号Ｘｖｕ，Ｘｗｖ，Ｘｕｗを切り替えることで、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'を生成する。

図４は、ＮＶＳ制御部３２が生成するＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'の波形を説明するための図である。

同図（ａ）に示す波形Ｘｕｖ，Ｘｖｗ，Ｘｗｕは、それぞれ線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕの波形であり、それぞれ系統電圧のＵ相、Ｖ相、Ｗ相の目標とする線間電圧信号の波形と一致する。同図（ｂ）は、ＮＶＳ指令値信号Ｘｕ'の波形を説明するための図である。同図（ｂ）に示す波形Ｘｕｖは、線間電圧指令値信号Ｘｕｖの波形であり、同図（ａ）に示す波形Ｘｕｖと同じものである。同図（ｂ）に示す波形Ｘｕｗは、線間電圧指令値信号Ｘｗｕの極性を反転した信号Ｘｕｗの波形である。同図（ｂ）に示す波形Ｘｕ’は、ＮＶＳ指令値信号Ｘｕ'の波形である。

同図（ｂ）に示すように、ＮＶＳ指令値信号Ｘｕ'の波形は、３π／６≦θ≦７π／６の期間は線間電圧指令値信号Ｘｕｖの波形となり、７π／６≦θ≦１１π／６の期間はゼロとなり、１１π／６≦θ≦１５π／６の期間は信号Ｘｕｗの波形となる。同様に、ＮＶＳ指令値信号Ｘｖ'の波形は、同図（ｃ）に示すように、３π／６≦θ≦７π／６の期間はゼロとなり、７π／６≦θ≦１１π／６の期間は線間電圧指令値信号Ｘｕｖの極性を反転した信号Ｘｖｕの波形となり、１１π／６≦θ≦１５π／６の期間は線間電圧指令値信号Ｘｖｗの波形となる。また、ＮＶＳ指令値信号Ｘｗ'の波形は、図示していないが、３π／６≦θ≦７π／６の期間は線間電圧指令値信号Ｘｖｗの極性を反転した信号Ｘｗｖの波形となり、７π／６≦θ≦１１π／６の期間は線間電圧指令値信号Ｘｗｕの波形となり、１１π／６≦θ≦１５π／６の期間はゼロとなる。

なお、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'の生成方法は、これに限定されない。例えば、線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕとその極性を反転させた信号Ｘｖｕ，Ｘｗｖ，Ｘｕｗとを用いる代わりに、線間電圧指令値信号Ｘｕｖ，Ｘｖｗ，Ｘｗｕの全波整流信号を用いて生成するようにしてもよい。

図３に戻って、ＰＷＭ信号生成部３３は、その内部で生成される所定の周波数（例えば、４ｋＨｚ）のキャリア信号（例えば、三角波信号）と、ＮＶＳ制御部３２から入力されるＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とに基づいてＰＷＭ信号Ｐを生成し、インバータ回路２に出力するものである。ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'はゼロ以上の範囲で変化するが、その上限値より十分大きな値Ｋが予め設定されている。ＰＷＭ信号生成部３３は、上限値がＫで下限値が(１／２)Ｋのキャリア信号（以下では、「Ｐ側キャリア信号」とする。）と、上限値が(１／２)Ｋで下限値がゼロのキャリア信号（以下では、「Ｎ側キャリア信号」とする。）との、２つのキャリア信号を生成する。ＰＷＭ信号生成部３３は、Ｐ側キャリア信号とＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とから、それぞれＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐを生成し、Ｎ側キャリア信号とＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とから、それぞれＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎを生成する。

図５は、ＮＶＳ指令値信号Ｘｕ'とＰ側キャリア信号およびＮ側キャリア信号とからＰＷＭ信号Ｐｕｐ，Ｐｕｎを生成する方法を説明するための図である。同図においては、ＮＶＳ指令値信号Ｘｕ'を波形Ｘ、Ｐ側キャリア信号を波形Ｃ１、Ｎ側キャリア信号を波形Ｃ２で示している。

同図（ａ）に示すように、Ｐ側キャリア信号の波形Ｃ１は(１／２)ＫとＫとの間で変化する三角波であり、Ｎ側キャリア信号の波形Ｃ２は０と(１／２)Ｋとの間で変化する三角波である。ＮＶＳ指令値信号Ｘｕ'の波形ＸがＰ側キャリア信号の波形Ｃ１およびＮ側キャリア信号の波形Ｃ２と比較されて、ＰＷＭ信号Ｐｕｐ，Ｐｕｎが生成される。なお、キャリア信号は三角波信号に限定されず、例えばのこぎり波などであってもよい。

また、ＰＷＭ信号生成部３３は、ＰＷＭ信号ＰｕｐとＰＷＭ信号ＰｕｎとからＰＷＭ信号Ｐｕｏを生成し、ＰＷＭ信号ＰｖｐとＰＷＭ信号ＰｖｎとからＰＷＭ信号Ｐｖｏを生成し、ＰＷＭ信号ＰｗｐとＰＷＭ信号ＰｗｎとからＰＷＭ信号Ｐｗｏを生成する。

図３に示すように、ＰＷＭ信号生成部３３は、第１比較部３３１、第２比較部３３２、およびＮＯＲ部３３３を備えている。

第１比較部３３１は、ＮＶＳ制御部３２から入力されるＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とＰ側キャリア信号とを比較して、それぞれＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐを生成する。

図５（ｂ）は、ＮＶＳ指令値信号Ｘｕ'とＰ側キャリア信号とからＰＷＭ信号Ｐｕｐを生成する方法を説明するための図である。同図（ｂ）においては、ＰＷＭ信号Ｐｕｐを波形Ｐ１で示している。第１比較部３３１は、ＮＶＳ指令値信号Ｘｕ'がＰ側キャリア信号より大きい期間にハイレベルとなり、ＮＶＳ指令値信号Ｘｕ'がＰ側キャリア信号以下となる期間にローレベルとなるパルス信号をＰＷＭ信号Ｐｕｐとして生成する。したがって、同図（ｂ）において、波形Ｘが波形Ｃ１より大きい期間に波形Ｐ１がハイレベルとなっており、波形Ｘが波形Ｃ１以下となる期間に波形Ｐ１がローレベルとなっている。

なお、ＮＶＳ指令値信号Ｘｖ'とＰ側キャリア信号とからＰＷＭ信号Ｐｖｐを生成する方法、および、ＮＶＳ指令値信号Ｘｗ'とＰ側キャリア信号とからＰＷＭ信号Ｐｗｐを生成する方法も同様である。生成されたＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐは、それぞれインバータ回路２のスイッチング素子Ｓ１，Ｓ２，Ｓ３のベース端子に入力される。また、ＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐは、ＮＯＲ部３３３にも入力される。

なお、ＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐは、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とＰ側キャリア信号との比較による方法以外の方法で生成するようにしてもよい。例えば、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'において(１／２)Ｋ以上となる部分からＰＷＭホールド法を用いてパルス幅を算出し、当該パルス幅に基づいてＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐを生成することもできる。

第２比較部３３２は、ＮＶＳ制御部３２から入力されるＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とＮ側キャリア信号とを比較して、それぞれＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎを生成する。

図５（ｃ）は、ＮＶＳ指令値信号Ｘｕ'とＮ側キャリア信号とからＰＷＭ信号Ｐｕｎを生成する方法を説明するための図である。同図（ｃ）においては、ＰＷＭ信号Ｐｕｎを波形Ｐ２で示している。第２比較部３３２は、ＮＶＳ指令値信号Ｘｕ'がＮ側キャリア信号より大きい期間にローレベルとなり、ＮＶＳ指令値信号Ｘｕ'がＮ側キャリア信号以下となる期間にハイレベルとなるパルス信号をＰＷＭ信号Ｐｕｎとして生成する。したがって、同図（ｃ）において、波形Ｘが波形Ｃ２より大きい期間に波形Ｐ２がローレベルとなっており、波形Ｘが波形Ｃ２以下となる期間に波形Ｐ２がハイレベルとなっている。

なお、ＮＶＳ指令値信号Ｘｖ'とＮ側キャリア信号とからＰＷＭ信号Ｐｖｎを生成する方法、および、ＮＶＳ指令値信号Ｘｗ'とＮ側キャリア信号とからＰＷＭ信号Ｐｗｎを生成する方法も同様である。生成されたＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎは、それぞれインバータ回路２のスイッチング素子Ｓ４，Ｓ５，Ｓ６のベース端子に入力される。また、ＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎは、ＮＯＲ部３３３にも入力される。

なお、ＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎは、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とＮ側キャリア信号との比較による方法以外の方法で生成するようにしてもよい。例えば、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'において(１／２)Ｋ未満となる部分からＰＷＭホールド法を用いてパルス幅を算出し、当該パルス幅に基づいてＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎを生成することもできる。

ＮＯＲ部３３３は、第１比較部３３１からＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐを入力され、第２比較部３３２からＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎを入力されて、ＰＷＭ信号Ｐｕｏ，Ｐｖｏ，Ｐｗｏを生成する。

図６は、ＰＷＭ信号ＰｕｐとＰＷＭ信号ＰｕｎとからＰＷＭ信号Ｐｕｏを生成する方法を説明するための図である。同図においては、ＰＷＭ信号Ｐｕｐ，Ｐｕｎ，Ｐｕｏをそれぞれ波形Ｐ１，Ｐ２，Ｐ３で示している。ＮＯＲ部３３３は、ＰＷＭ信号ＰｕｐとＰＷＭ信号Ｐｕｎとの否定論理和を演算して、ＰＷＭ信号Ｐｕｏを生成する。したがって、同図において、波形Ｐ１と波形Ｐ２とが両方ともローレベルの期間のみ、波形Ｐ３がハイレベルになっている。

同様に、ＮＯＲ部３３３は、ＰＷＭ信号ＰｖｐとＰＷＭ信号Ｐｖｎとの否定論理和を演算してＰＷＭ信号Ｐｖｏを生成し、ＰＷＭ信号ＰｗｐとＰＷＭ信号Ｐｗｎとの否定論理和を演算してＰＷＭ信号Ｐｗｏを生成する。生成されたＰＷＭ信号Ｐｕｏはインバータ回路２のスイッチング素子Ｓ７およびＳ８のベース端子に入力され、ＰＷＭ信号Ｐｖｏはスイッチング素子Ｓ９およびＳ１０のベース端子に入力され、ＰＷＭ信号Ｐｗｏはスイッチング素子Ｓ１１およびＳ１２のベース端子に入力される。

なお、ＰＷＭ信号生成部３３の構成は、上述したものに限定されない。ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'から、正極側スイッチ、負極側スイッチ、中間側スイッチをそれぞれ駆動するためのＰＷＭ信号を生成することができるものであれば、他の方法を用いてもよい。例えば、瞬時空間ベクトル選択方式を適用する構成としてもよい。

なお、制御回路３は、アナログ回路として実現してもよいし、デジタル回路として実現してもよい。また、各部が行う処理をプログラムで設計し、当該プログラムを実行させることでコンピュータを制御回路３として機能させてもよい。また、当該プログラムを記録媒体に記録しておき、コンピュータに読み取らせるようにしてもよい。

図５（ｂ）に示すように、ＰＷＭ信号Ｐｕｐ（波形Ｐ１）はＮＶＳ指令値信号Ｘｕ'（波形Ｘ）が(１／２)Ｋ以上のときにしかハイレベルにならない（ＮＶＳ指令値信号Ｘｕ'が(１／２)Ｋ未満のときはローレベルを継続する）。また、図５（ｃ）に示すように、ＰＷＭ信号Ｐｕｎ（波形Ｐ２）はＮＶＳ指令値信号Ｘｕ'が(１／２)Ｋ未満のときにしかハイレベルにならない（ＮＶＳ指令値信号Ｘｕ'が(１／２)Ｋ以上のときはローレベルを継続する）。つまり、ＰＷＭ信号ＰｕｐとＰＷＭ信号Ｐｕｎのハイレベル期間が重なることはない。また、ＰＷＭ信号Ｐｕｏは、ＰＷＭ信号ＰｕｐおよびＰＷＭ信号Ｐｕｎがともにローレベルのときにハイレベルになる。したがって、ＰＷＭ信号Ｐｕｐ、ＰＷＭ信号Ｐｕｎ、ＰＷＭ信号Ｐｕｏのいずれかのみがハイレベルとなる。ＰＷＭ信号Ｐｕｐがハイレベルのとき、スイッチング素子Ｓ１がオン状態、スイッチング素子Ｓ４およびスイッチング素子Ｓ７，Ｓ８がオフ状態となるので、Ｕ相の出力相電圧は点Ｐの電位（すなわち、直流電源１の正極側の電位「Ｅ」）となる（図２参照）。ＰＷＭ信号Ｐｕｎがハイレベルのとき、スイッチング素子Ｓ４がオン状態、スイッチング素子Ｓ１およびスイッチング素子Ｓ７，Ｓ８がオフ状態となるので、Ｕ相の出力相電圧は点Ｎの電位（すなわち、直流電源１の負極側の電位「ゼロ」）となる。また、ＰＷＭ信号Ｐｕｏがハイレベルのとき、スイッチング素子Ｓ７，Ｓ８がオン状態、スイッチング素子Ｓ１およびスイッチング素子Ｓ４がオフ状態となるので、Ｕ相の出力相電圧は点Ｏの電位（すなわち、直流電源１の正極側と負極側の中間の電位「(１／２)Ｅ」）となる。これにより、Ｕ相の出力相電圧は、直流電源１の正極側の電位「Ｅ」、負極側の電位「ゼロ」、中間の電位「(１／２)Ｅ」の３レベルの電位となる。

また、図６における期間ｔ１および期間ｔ３では、ＰＷＭ信号Ｐｕｎ（波形Ｐ２）とＰＷＭ信号Ｐｕｏ（波形Ｐ３）のハイレベルとローレベルとが切り替えられるので、Ｕ相の出力相電圧は電位「ゼロ」と電位「(１／２)Ｅ」とが切り替えられる状態である。期間ｔ２では、ＰＷＭ信号Ｐｕｐ（波形Ｐ１）とＰＷＭ信号Ｐｕｏ（波形Ｐ３）のハイレベルとローレベルとが切り替えられるので、Ｕ相の出力相電圧は電位「Ｅ」と電位「(１／２)Ｅ」とが切り替えられる状態である。期間ｔ４では、ＰＷＭ信号Ｐｕｐ（波形Ｐ１）およびＰＷＭ信号Ｐｕｏ（波形Ｐ３）がローレベルに固定され、ＰＷＭ信号Ｐｕｎ（波形Ｐ２）がハイレベルに固定されるので、Ｕ相の出力相電圧は電位「ゼロ」に固定された状態である。したがって、Ｕ相の出力相電圧の波形は、図７（ａ）のようになる。

図７は、Ｖ相に対するＵ相の出力線間電圧の波形を説明するための図である。出力ライン間の電圧である出力線間電圧は、２つの相の出力相電圧の差となる。図７（ａ）はＵ相の出力相電圧の波形を示しており、図７（ｂ）はＶ相の出力相電圧の波形を示している。Ｕ相の出力相電圧とＶ相の出力相電圧はともに３レベルの電位となり、Ｖ相の出力相電圧の位相はＵ相の出力相電圧の位相より（２／３）π進んでいる。図７（ｃ）は、Ｖ相に対するＵ相の出力線間電圧の波形を示している。Ｖ相に対するＵ相の出力線間電圧は、Ｕ相の出力相電圧（同図（ａ）参照）とＶ相の出力相電圧（同図（ｂ）参照）との差となっている。図７（ｃ）に示すように、Ｖ相に対するＵ相の出力線間電圧は、−Ｅ，−（１／２）Ｅ，０，（１／２）Ｅ，Ｅの５レベルの電位となる。なお、Ｗ相に対するＶ相の出力線間電圧およびＵ相に対するＷ相の出力線間電圧も同様である。

インバータ回路２から出力される出力線間電圧は、フィルタ回路５によってスイッチングによる高周波成分を除去されて、線間電圧信号として系統連系インバータシステムＡから出力される。なお、図４(ｄ)に示すように、ＮＶＳ指令値信号Ｘｕ'とＸｖ'との差分信号Ｘｕｖ'は、線間電圧指令値信号Ｘｕｖ（同図(ａ)参照）と一致する。したがって、系統連系インバータシステムＡは、線間電圧指令値信号Ｘｕｖと同一波形の線間電圧信号を出力することができる。

本実施形態において、ＰＷＭ信号Ｐｕｏ，Ｐｖｏ，Ｐｗｏは、１／３の期間でローレベルに固定される（図６における波形Ｐ３の期間ｔ４参照）。したがって、このＰＷＭ信号Ｐｕｏ，Ｐｖｏ，Ｐｗｏを入力されたインバータ回路２の中間側スイッチＳｏ（図２参照）は、当該期間においてスイッチングを行わない。これにより、インバータ回路２の中間側スイッチＳｏのスイッチング回数を低減することができ、スイッチングロスを低減することができる。

なお、上記実施形態（以下、「第１実施形態」とする。）では、点Ｏの電位が直流電源１の正極側と負極側の中間の電位「(１／２)Ｅ」から変化する場合がある。すなわち、中間側スイッチＳｏがオン状態の場合、点Ｏと系統Ｂとの間で電流が流れることにより、点Ｏの電位が過渡的に変化する場合がある。点Ｏの電位が変化すると出力相電圧の波形が乱れ、適切に制御を行うことができなくなる場合がある。これを改善するために、以下に説明する第２実施形態では、点Ｏの電位が中間の電位「(１／２)Ｅ」から変化した場合にキャリア信号の振幅を変化させることで、点Ｏの電位の変化分を吸収する様にしている。

以下、図８および図９を参照して、第２実施形態について説明する。

図８は、第２実施形態に係るインバータ装置を説明するための図であり、インバータ回路の回路図の一部と制御回路のＰＷＭ信号生成部のブロック図のみを記載したものである（その他の部分は記載を省略している）。同図において、図２に示すインバータ回路２および図３に示すＰＷＭ信号生成部３３と同一または類似の要素には、同一の符号を付している。

インバータ回路２’は、点Ｐと点Ｏとの電位差を検出する電圧計Ｖ１および点Ｏと点Ｎとの電位差を検出する電圧計Ｖ２を備えている点のみが、第１実施形態のインバータ回路２（図２参照）と異なる。また、ＰＷＭ信号生成部３３’は、中間電位調整部３３４を備えている点、第１比較部３３１の内部にＰ側キャリア信号生成部３３１ａを備えている点、および、第２比較部３３２の内部にＮ側キャリア信号生成部３３２ａを備えている点で、第１実施形態のＰＷＭ信号生成部３３（図３参照）と異なる。なお、第１実施形態のＰＷＭ信号生成部３３の第１比較部３３１および第２比較部３３２は、図３において記載していないが、点Ｏの電位に関係なくＰ側キャリア信号およびＮ側キャリア信号を生成する構成を含んでいる。また、第２実施形態に係る制御回路のＰＷＭ信号生成部３３’以外の部分は、第１実施形態に係る制御回路３と同一なので、図８において記載を省略している。

電圧計Ｖ１は点Ｐと点Ｏとの電位差を検出するものであり、検出された電位差は中間電位調整部３３４に出力される。電圧計Ｖ２は、点Ｏと点Ｎとの電位差を検出するものであり、検出された電位差は中間電位調整部３３４に出力される。中間電位調整部３３４は、電圧計Ｖ１および電圧計Ｖ２から入力される電位差に基づいて、点Ｐと点Ｎとの電位差に対する点Ｏと点Ｎとの電位差の割合Ｒを算出する。点Ｐと点Ｏとの電位差がＶ₁であり、点Ｏと点Ｎとの電位差がＶ₂であった場合、割合Ｒ＝Ｖ₂／（Ｖ₁＋Ｖ₂）となる。例えば、Ｖ₂＝Ｖ₁の場合、Ｒ＝Ｖ₁／（Ｖ₁＋Ｖ₁）＝１／２となり、Ｖ₂＝２・Ｖ₁の場合、Ｒ＝２・Ｖ₁／（Ｖ₁＋２・Ｖ₁）＝２／３となる。中間電位調整部３３４は、算出した割合ＲをＰ側キャリア信号生成部３３１ａおよびＮ側キャリア信号生成部３３２ａに出力する。

Ｐ側キャリア信号生成部３３１ａは、中間電位調整部３３４から入力される割合Ｒに応じて、Ｐ側キャリア信号を生成する。すなわち、Ｐ側キャリア信号生成部３３１ａは、上限値がＫで下限値がＲ・Ｋの三角波信号をＰ側キャリア信号として生成する。生成されたＰ側キャリア信号は、第１比較部３３１において、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'との比較に用いられる。Ｎ側キャリア信号生成部３３２ａは、中間電位調整部３３４から入力される割合Ｒに応じて、Ｎ側キャリア信号を生成する。すなわち、Ｎ側キャリア信号生成部３３２ａは、上限値がＲ・Ｋで下限値がゼロの三角波信号をＮ側キャリア信号として生成する。生成されたＮ側キャリア信号は、第２比較部３３２において、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'との比較に用いられる。

図９は、第２実施形態におけるキャリア信号の波形を説明するための図である。

同図は、第１実施形態における図５（ａ）に対応する図である。図９においては、ＮＶＳ指令値信号Ｘｕ'を波形Ｘ、Ｐ側キャリア信号を波形Ｃ１’、Ｎ側キャリア信号を波形Ｃ２’で示している。また、割合ＲにＫを乗算した値（Ｐ側キャリア信号の上限値およびＮ側キャリア信号の下限値）を波形Ｙで示している。第２実施形態においては、電圧計Ｖ１で検出した電位差Ｖ₁と電圧計Ｖ２で検出した電位差Ｖ₂とから割合Ｒが算出され、割合Ｒに応じてＰ側キャリア信号の上限値とＮ側キャリア信号の下限値とが変化する。点Ｏの電位が中間電位の場合、すなわち、Ｖ₁＝Ｖ₂の場合、Ｒ＝１／２となり、Ｐ側キャリア信号の上限値とＮ側キャリア信号の下限値とは(１／２)Ｋとなる。点Ｏの電位が中間電位より高い場合、すなわち、Ｖ₁＜Ｖ₂の場合、Ｒ＞１／２となり、Ｐ側キャリア信号の上限値とＮ側キャリア信号の下限値とは(１／２)Ｋより大きくなる。この場合、Ｐ側キャリア信号の振幅は小さくなり、Ｎ側キャリア信号の振幅は大きくなる。点Ｏの電位が中間電位より低い場合、すなわち、Ｖ₁＞Ｖ₂の場合、Ｒ＜１／２となり、Ｐ側キャリア信号の上限値とＮ側キャリア信号の下限値とは(１／２)Ｋより小さくなる。この場合、Ｐ側キャリア信号の振幅は大きくなり、Ｎ側キャリア信号の振幅は小さくなる。つまり、点Ｏの電位の変化に応じて割合Ｒが変化し、波形Ｙが変化する。そして、波形Ｙの変化に応じて、Ｐ側キャリア信号の波形Ｃ１’およびＮ側キャリア信号の波形Ｃ２’が変化している。

第２実施形態においては、点Ｏの電位の変動に応じてＰ側キャリア信号およびＮ側キャリア信号の振幅を変動させて、ＰＷＭ信号生成部３３’で生成されるＰＷＭ信号のパルス幅の調整を行っている。したがって、点Ｏの電位が中間の電位に固定されていない場合でも、出力相電圧の波形の乱れが抑制され、制御を適切に行うことができる。

なお、点Ｏの電位の変動に応じてＰ側キャリア信号およびＮ側キャリア信号の振幅を変動させる構成は、上記に限定されない。例えば、点Ｐの電位が固定されている場合は、電圧計Ｖ１またはＶ２のいずれか一方があれば、点Ｏの電位を検出して、中間の電位からの変動を検出することができる。

上記第１および第２実施形態では、分圧用コンデンサＣ１およびＣ２の静電容量を同一として、点Ｏの電位を点Ｎの電位「ゼロ」と点Ｐの電位「Ｅ」の中間の電位「(１／２)Ｅ」とした場合について説明したが、これに限られない。例えば、分圧用コンデンサＣ１の静電容量と分圧用コンデンサＣ２の静電容量との比を２：１として、点Ｏの電位を(２／３)Ｅとしてもよい。この場合、Ｐ側キャリア信号の下限値およびＮ側キャリア信号の上限値を（２／３）Ｋとする必要がある（図５（ａ）参照）。点Ｏの電位を(２／３)Ｅとした場合、正極側スイッチＳｐに印加される電圧は(１／３)Ｅとなり、負極側スイッチＳｎに印加される電圧は(２／３)Ｅとなる。スイッチング素子に印加される電圧が小さい場合、耐圧の低いスイッチング素子を用いることができる。したがって、正極側スイッチＳｐに耐圧は低いがスイッチングが速いＭＯＳＦＥＴを用い、負極側スイッチＳｎにスイッチングは遅いが耐圧が高いＩＧＢＴを用いて、点Ｏの電位を高くすることで正極側スイッチＳｐに印加される電圧を低くするようにしてもよい。

上記第１および第２実施形態では、Ｐ側キャリア信号の周波数とＮ側キャリア信号の周波数とが同じ場合について説明したが、これに限られず、両者の周波数を異なるようにしてもよい。例えば、上記のように、正極側スイッチＳｐにＭＯＳＦＥＴを用い、負極側スイッチＳｎにＩＧＢＴを用いた場合などに、Ｐ側キャリア信号の周波数をＮ側キャリア信号の周波数より高いものとしてもよい。図４（ｂ）、（ｃ）および図５（ａ）に示すように、ＮＶＳ指令値信号の波形は、上側部分が複雑な特殊な形状となっている。したがって、Ｐ側キャリア信号の周波数を高くして、正極側スイッチＳｐにＭＯＳＦＥＴを用いることで、出力相電圧の波形の高電圧側の複雑な形状を精度よく再現することができる。

なお、インバータ回路２の内部構成は、図２に示したインバータ回路２に限定されない。他の種類の３レベルインバータ回路を用いた場合でも、本発明を適用することができる。

図１０は、他の種類の３レベルインバータ回路の内部構成を説明するための回路図である。

インバータ回路２”は、三相のＰＷＭ制御型インバータであり、各相の出力相電圧が３レベルの電位となる３レベルインバータ回路である。同図に示すように、インバータ回路２”の各相のアームは、４つの直列接続されたスイッチング素子（例えば、Ｕ相アームの場合、スイッチング素子Ｓ１，Ｓ１’，Ｓ４’，Ｓ４）と各スイッチング素子にそれぞれ逆並列接続された４つのダイオードとからなる。また、直流電源１の正極に接続する点Ｐと負極に接続する点Ｎとの間には、静電容量が同一で直列接続された２つの分圧用コンデンサＣ１，Ｃ２が並列接続されている。各アームの正極側の２つのスイッチング素子（例えば、Ｕ相アームの場合、スイッチング素子Ｓ１およびＳ１’）の接続点は、クランプダイオードＤｃ１を介して、コンデンサＣ１とコンデンサＣ２の接続点Ｏに接続されている。また、各アームの負極側の２つのスイッチング素子（例えば、Ｕ相アームの場合、スイッチング素子Ｓ４’およびＳ４）の接続点は、クランプダイオードＤｃ２を介して接続点Ｏに接続されている。各アームの両極に接続しない２つのスイッチング素子（例えば、Ｕ相アームの場合、スイッチング素子Ｓ１’およびＳ４’）の接続点には当該相の出力ラインが接続されている。

インバータ回路２”のＵ相の出力相電圧は、スイッチング素子の状態によって３レベルの電位となる。直流電源１の負極の電位をゼロ、正極の電位をＥとすると、スイッチング素子Ｓ１およびＳ１’がオン状態でスイッチング素子Ｓ４およびＳ４’がオフ状態の場合、出力ラインの電位はＥとなり、スイッチング素子Ｓ４およびＳ４’がオン状態でスイッチング素子Ｓ１およびＳ１’がオフ状態の場合、出力ラインの電位はゼロとなり、スイッチング素子Ｓ１’およびＳ４’がオン状態でスイッチング素子Ｓ１およびＳ４がオフ状態の場合、出力ラインの電位は(１／２)Ｅとなる。

インバータ回路２”とした場合、ＰＷＭ信号生成部の構成は、例えば図１１のＰＷＭ信号生成部３３”とすればよい。

図１１は、インバータ回路２”に入力するＰＷＭ信号を生成するための制御回路３のＰＷＭ信号生成部３３”を説明するためのブロック図である。同図において、図３に示すＰＷＭ信号生成部３３と同一または類似の要素には、同一の符号を付している。なお、制御回路３のＰＷＭ信号生成部３３”以外の部分は、第１実施形態に係る制御回路３と同一なので、図１１において記載を省略している。

ＰＷＭ信号生成部３３”は、ＯＲ部３３５および３３６を設け、スイッチング素子Ｓ１’〜Ｓ６’に入力するためのＰＷＭ信号を生成するようにしている点で、第１実施形態のＰＷＭ信号生成部３３（図３参照）と異なる。

ＯＲ部３３５は、第１比較部３３１からＰＷＭ信号Ｐｕｐ，Ｐｖｐ，Ｐｗｐを入力され、ＮＯＲ部３３３からＰＷＭ信号Ｐｕｏ，Ｐｖｏ，Ｐｗｏを入力されて、スイッチング素子Ｓ１’〜Ｓ３’に入力するためのＰＷＭ信号を生成する。ＯＲ部３３５は、ＰＷＭ信号ＰｕｐとＰＷＭ信号Ｐｕｏとの論理和を演算して、スイッチング素子Ｓ１’に入力するためのＰＷＭ信号を生成する。したがって、スイッチング素子Ｓ１’に入力するためのＰＷＭ信号は、ＰＷＭ信号Ｐｕｐがハイレベルのとき、または、ＰＷＭ信号Ｐｕｏがハイレベルのとき（すなわち、ＰＷＭ信号ＰｕｐおよびＰＷＭ信号Ｐｕｎがともにローレベルのとき）に、ハイレベルとなる。同様に、ＯＲ部３３５は、ＰＷＭ信号ＰｖｐとＰＷＭ信号Ｐｖｏとの論理和を演算して、スイッチング素子Ｓ２’に入力するためのＰＷＭ信号を生成する。また、ＰＷＭ信号ＰｗｐとＰＷＭ信号Ｐｗｏとの論理和を演算して、スイッチング素子Ｓ３’に入力するためのＰＷＭ信号を生成する。

ＯＲ部３３６は、第２比較部３３２からＰＷＭ信号Ｐｕｎ，Ｐｖｎ，Ｐｗｎを入力され、ＮＯＲ部３３３からＰＷＭ信号Ｐｕｏ，Ｐｖｏ，Ｐｗｏを入力されて、スイッチング素子Ｓ４’〜Ｓ６’に入力するためのＰＷＭ信号を生成する。ＯＲ部３３６は、ＰＷＭ信号ＰｕｎとＰＷＭ信号Ｐｕｏとの論理和を演算して、スイッチング素子Ｓ４’に入力するためのＰＷＭ信号を生成する。したがって、スイッチング素子Ｓ４’に入力するためのＰＷＭ信号は、ＰＷＭ信号Ｐｕｎがハイレベルのとき、または、ＰＷＭ信号Ｐｕｏがハイレベルのとき（すなわち、ＰＷＭ信号ＰｕｐおよびＰＷＭ信号Ｐｕｎがともにローレベルのとき）に、ハイレベルとなる。同様に、ＯＲ部３３６は、ＰＷＭ信号ＰｖｎとＰＷＭ信号Ｐｖｏとの論理和を演算して、スイッチング素子Ｓ５’に入力するためのＰＷＭ信号を生成する。また、ＰＷＭ信号ＰｗｎとＰＷＭ信号Ｐｗｏとの論理和を演算して、スイッチング素子Ｓ６’に入力するためのＰＷＭ信号を生成する。

なお、ＰＷＭ信号生成部３３”の構成は、上述したものに限定されない。ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'から、各スイッチング素子をそれぞれ駆動するためのＰＷＭ信号を生成することができるものであれば、他の方法を用いてもよい。

この場合においても、ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'に基づいて生成されたＰＷＭ信号が入力されるので、スイッチング素子Ｓ１’〜Ｓ６’のスイッチング回数を低減することができ、スイッチングロスを低減することができる。

上記第１および第２実施形態では、インバータ回路２（２’、２”）が３レベルインバータ回路の場合について説明したが、これに限られない。インバータ回路２が３レベル以外のマルチレベルインバータ回路の場合でも、本発明を適用することができる。

図１２は、４レベルインバータ回路の内部構成を説明するための回路図である。同図において、図２に示すインバータ回路２と同一または類似の要素には、同一の符号を付している。なお、図１２においては、Ｕ相の構成のみを記載し、Ｖ相およびＷ相の構成の記載を省略している。

インバータ回路２''’は、三相のＰＷＭ制御型インバータであり、各相の出力相電圧が４レベルの電位となる４レベルインバータ回路である。インバータ回路２''’は、分圧用コンデンサＣ３、スイッチング素子Ｓ７’〜Ｓ１２’、および環流ダイオードＤ７’〜Ｄ１２’が追加されている点で、第１実施形態のインバータ回路２（図２参照）と異なる。なお、スイッチング素子Ｓ９’〜Ｓ１２’および環流ダイオードＤ９’〜Ｄ１２’は、図１２において記載を省略されている。

分圧用コンデンサＣ３は分圧用コンデンサＣ１，Ｃ２と静電容量が同一のコンデンサであり、直流電源１から入力される直流電圧は分圧用コンデンサＣ１，Ｃ２、Ｃ３によって、３等分に分圧されている。点Ｎの電位をゼロ、点Ｐの電位をＥとすると、分圧用コンデンサＣ１と分圧用コンデンサＣ２との接続点Ｏ１の電位は(２／３)Ｅとなり、分圧用コンデンサＣ２と分圧用コンデンサＣ３との接続点Ｏ２の電位は(１／３)Ｅとなる。点Ｕは、スイッチング素子Ｓ７およびＳ８からなる中間側スイッチを介して点Ｏ１に接続され、スイッチング素子Ｓ７’およびＳ８’からなる中間側スイッチを介して点Ｏ２に接続されている。なお、スイッチング素子Ｓ７’およびＳ８’からなる中間側スイッチは、スイッチング素子Ｓ７およびＳ８からなる中間側スイッチと同様の構成である。

スイッチング素子Ｓ１がオン状態でその他のスイッチング素子がオフ状態の場合、出力相電圧は点Ｐの電位（すなわち、直流電源１の正極側の電位「Ｅ」）となる。スイッチング素子Ｓ４がオン状態でその他のスイッチング素子がオフ状態の場合、出力相電圧は点Ｎの電位（すなわち、直流電源１の負極側の電位「ゼロ」）となる。また、スイッチング素子Ｓ７およびＳ８がオン状態でその他のスイッチング素子がオフ状態の場合、出力相電圧は点Ｏ１の電位（すなわち、「(２／３)Ｅ」）となり、スイッチング素子Ｓ７’およびＳ８’がオン状態でその他のスイッチング素子がオフ状態の場合、出力相電圧は点Ｏ２の電位（すなわち、「(１／３)Ｅ」）となる。これにより、出力相電圧は、直流電源１の正極側の電位「Ｅ」、負極側の電位「ゼロ」、「(２／３)Ｅ」、および「(１／３)Ｅ」の４レベルの電位となる。また、出力線間電圧は、７レベルの電位となる。

インバータ回路２''’とした場合、ＰＷＭ信号生成部の構成は、例えば図１３のＰＷＭ信号生成部３３''’とすればよい。

図１３は、インバータ回路２''’に入力するＰＷＭ信号を生成するための制御回路３のＰＷＭ信号生成部３３''’を説明するためのブロック図である。同図において、図３に示すＰＷＭ信号生成部３３と同一または類似の要素には、同一の符号を付している。なお、制御回路３のＰＷＭ信号生成部３３''’以外の部分は、第１実施形態に係る制御回路３と同一なので、図１３において記載を省略している。

ＰＷＭ信号生成部３３''’は、第３比較部３３７が追加されてＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'を３つのキャリア信号と比較する点、および、ＮＯＲ部３３３に代えて設けられた論理回路部３３８および３３９によって、スイッチング素子Ｓ７〜Ｓ１２およびＳ７’〜Ｓ１２’に入力するためのＰＷＭ信号を生成するようにしている点で、第１実施形態のＰＷＭ信号生成部３３（図３参照）と異なる。

第１比較部３３１は、上限値がＫで下限値が(２／３)Ｋのキャリア信号（以下では、「第１キャリア信号」とする。）とＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とを比較して、それぞれＰＷＭ信号Ｐｕｐ'，Ｐｖｐ'，Ｐｗｐ'を生成する。生成されたＰＷＭ信号Ｐｕｐ'，Ｐｖｐ'，Ｐｗｐ'は、それぞれインバータ回路２''’のスイッチング素子Ｓ１〜Ｓ３に入力される。また、ＰＷＭ信号Ｐｕｐ'，Ｐｖｐ'，Ｐｗｐ'は、論理回路部３３８にも入力される。

第２比較部３３２は、上限値が(１／３)Ｋで下限値がゼロのキャリア信号（以下では、「第２キャリア信号」とする。）とＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とを比較して、それぞれＰＷＭ信号Ｐｕｎ'，Ｐｖｎ'，Ｐｗｎ'を生成する。生成されたＰＷＭ信号Ｐｕｎ'，Ｐｖｎ'，Ｐｗｎ'は、それぞれインバータ回路２''’のスイッチング素子Ｓ４〜Ｓ６に入力される。また、ＰＷＭ信号Ｐｕｎ'，Ｐｖｎ'，Ｐｗｎ'は、論理回路部３３９にも入力される。

第３比較部３３７は、上限値が(２／３)Ｋで下限値が(１／３)Ｋのキャリア信号（以下では、「第３キャリア信号」とする。）とＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'とを比較して、それぞれＰＷＭ信号Ｐｕｏ'，Ｐｖｏ'，Ｐｗｏ'を生成する。生成されたＰＷＭ信号Ｐｕｏ'，Ｐｖｏ'，Ｐｗｏ'は、論理回路部３３８および論理回路部３３９に入力される。

論理回路部３３８は、第１比較部３３１からＰＷＭ信号Ｐｕｐ'，Ｐｖｐ'，Ｐｗｐ'を入力され、第３比較部３３７からＰＷＭ信号Ｐｕｏ'，Ｐｖｏ'，Ｐｗｏ'を入力されて、スイッチング素子Ｓ７〜Ｓ１２に入力するためのＰＷＭ信号を生成する。論理回路部３３８は、ＰＷＭ信号Ｐｕｏ'とＰＷＭ信号Ｐｕｐ'とから、スイッチング素子Ｓ７およびＳ８に入力するためのＰＷＭ信号を生成する。同様に、論理回路部３３８は、ＰＷＭ信号Ｐｖｏ'とＰＷＭ信号Ｐｖｐ'とから、スイッチング素子Ｓ９およびＳ１０に入力するためのＰＷＭ信号を生成する。また、ＰＷＭ信号Ｐｗｏ'とＰＷＭ信号Ｐｗｐ'とから、スイッチング素子Ｓ１１およびＳ１２に入力するためのＰＷＭ信号を生成する。

論理回路部３３９は、第２比較部３３２からＰＷＭ信号Ｐｕｎ'，Ｐｖｎ'，Ｐｗｎ'を入力され、第３比較部３３７からＰＷＭ信号Ｐｕｏ'，Ｐｖｏ'，Ｐｗｏ'を入力されて、スイッチング素子Ｓ７'〜Ｓ１２'に入力するためのＰＷＭ信号を生成する。論理回路部３３９は、ＰＷＭ信号Ｐｕｎ'とＰＷＭ信号Ｐｕｏ'とから、スイッチング素子Ｓ７'およびＳ８'に入力するためのＰＷＭ信号を生成する。同様に、論理回路部３３９は、ＰＷＭ信号Ｐｖｎ'とＰＷＭ信号Ｐｖｏ'とから、スイッチング素子Ｓ９'およびＳ１０'に入力するためのＰＷＭ信号を生成する。また、ＰＷＭ信号Ｐｗｎ'とＰＷＭ信号Ｐｗｏ'とから、スイッチング素子Ｓ１１'およびＳ１２'に入力するためのＰＷＭ信号を生成する。

図１４は、ＰＷＭ信号Ｐｕｐ'、ＰＷＭ信号Ｐｕｎ'、およびＰＷＭ信号Ｐｕｏ'から、各ＰＷＭ信号を生成する方法を説明するための図である。同図においては、ＰＷＭ信号Ｐｕｐ'，Ｐｕｎ'，Ｐｕｏ'をそれぞれ波形Ｐ１'，Ｐ２'，Ｐ３'で示している。論理回路部３３８は、ＰＷＭ信号Ｐｕｏ'とＰＷＭ信号Ｐｕｐ'とから、スイッチング素子Ｓ７およびＳ８に入力するためのＰＷＭ信号（同図において、波形Ｐ４’で示す）を生成する。また、論理回路部３３９は、ＰＷＭ信号Ｐｕｎ'とＰＷＭ信号Ｐｕｏ'とから、スイッチング素子Ｓ７'およびＳ８'に入力するためのＰＷＭ信号（同図において、波形Ｐ５’で示す）を生成する。

なお、ＰＷＭ信号生成部３３''’の構成は、上述したものに限定されない。ＮＶＳ指令値信号Ｘｕ'，Ｘｖ'，Ｘｗ'から、各スイッチング素子をそれぞれ駆動するためのＰＷＭ信号を生成することができるものであれば、他の方法を用いてもよい。

この場合においても、ＮＶＳ指令値信号に基づいて生成されたＰＷＭ信号が入力されるので、スイッチング素子Ｓ７〜Ｓ１２およびＳ７’〜Ｓ１２’のスイッチング回数を低減することができ、スイッチングロスを低減することができる。

本発明に係るインバータ装置、および、このインバータ装置を備える系統連系インバータシステムは、上述した実施形態に限定されるものではない。本発明に係るインバータ装置、および、このインバータ装置を備える系統連系インバータシステムの各部の具体的な構成は、種々に設計変更自在である。

Ａ 系統連系インバータシステム
１ 直流電源
２,２’，２”，２''' インバータ回路
Ｓ１〜Ｓ１２，Ｓ１'〜Ｓ８' スイッチング素子
Ｄ１〜Ｄ１２，Ｄ７'，Ｄ８' 還流ダイオード
Ｄｃ１，Ｄｃ２ クランプダイオード
Ｃ１，Ｃ２，Ｃ３ 分圧用コンデンサ
Ｖ１，Ｖ２ 電圧計（電位検出手段）
３ 制御回路
３１ 電流制御部
３２ ＮＶＳ制御部（指令値信号生成手段）
３３,３３’，３３”，３３''' ＰＷＭ信号生成部
３３１ 第１比較部（第２のパルス生成手段）
３３１ａ Ｐ側キャリア信号生成部（第２のキャリア信号生成手段）
３３２ 第２比較部（第１のパルス生成手段）
３３２ａ Ｎ側キャリア信号生成部（第１のキャリア信号生成手段）
３３３ ＮＯＲ部（第３のパルス生成手段）
３３４ 中間電位調整部（電位検出手段）
３３５，３３６ ＯＲ部
３３７ 第３比較部
３３８，３３９ 論理回路部
４ インバータ装置
５ フィルタ回路
６ 変圧回路
７ 電流センサ
８ 系統電圧センサ
Ｂ 三相電力系統

Claims (8)

1. 直流電源が出力する直流電力を交流電力に変換して三相電力系統に出力するインバータ装置であって、
   内蔵するスイッチング手段のスイッチングによって、各相の電圧が前記直流電源の負極側の電位、正極側の電位、および、前記直流電源の出力電圧を分圧した分圧電位の３レベルの電位となるマルチレベルインバータ回路と、
   前記分圧電位の電位を検出する電位検出手段と、
   前記マルチレベルインバータ回路が出力しスイッチング周波数成分が除去された三相の電圧の中性点電位を１／３周期毎に遷移させて１／３周期ずつ各相の電位を前記直流電源の負極側の電位に固定するＮＶＳ制御のための各相のＰＷＭ信号を生成して、前記マルチレベルインバータ回路のスイッチング手段に入力する制御回路と、
   を備えており、
   前記制御回路は、
   第１の指令値信号ないし第３の指令値信号を生成する指令値信号生成手段と、
   ゼロと第１の所定値との間を変動する第１のキャリア信号を生成する第１のキャリア信号生成手段と、
   前記第１の所定値と第２の所定値との間を変動する第２のキャリア信号を生成する第２のキャリア信号生成手段と、
   前記第１の指令値信号ないし第３の指令値信号と、前記第１のキャリア信号および前記第２のキャリア信号とを比較することでＰＷＭ信号を生成するＰＷＭ信号生成手段と、
   を備えており、
   前記第１のキャリア信号生成手段および前記第２のキャリア信号生成手段は、前記分圧電位の電位に応じて前記第１の所定値のみを変化させる、
   ことを特徴とするインバータ装置。
2. 前記マルチレベルインバータ回路は、
   前記分圧電位が負極側より正極側に近い電位となるように構成されており、
   正極側のスイッチング手段を負極側のスイッチング手段より耐圧が低いものとしている、
   請求項１に記載のインバータ装置。
3. 前記第１のキャリア信号の周波数は、前記第２のキャリア信号の周波数より高い、
   請求項２に記載のインバータ装置。
4. 前記正極側のスイッチング手段はＭＯＳＦＥＴであり、前記負極側のスイッチング手段はＩＧＢＴである、
   請求項３に記載のインバータ装置。
5. 前記ＰＷＭ信号生成手段は、
   前記各指令値信号と前記第１のキャリア信号とを比較して第１のパルス信号を生成する第１のパルス生成手段と、
   前記各指令値信号と前記第２のキャリア信号とを比較して第２のパルス信号を生成する第２のパルス生成手段と、
   前記第１のパルス信号と前記第２のパルス信号との否定論理和に基づいて第３のパルス信号を生成する第３のパルス生成手段と、
   を備えており、
   前記第１のパルス信号、第２のパルス信号、および第３のパルス信号をＰＷＭ信号として出力する、
   請求項１ないし４のいずれかに記載のインバータ装置。
6. 前記指令値信号生成手段は、
   １周期の波形が、１／３周期の期間でゼロとなり、続く１／３周期の期間で位相が０から２π／３の区間の正弦波の波形となり、残りの１／３周期の期間で前記正弦波の位相がπ／３からπの区間の波形となる第１の指令値信号と、この第１の指令値信号に対して位相が２π／３だけ進んだ第２の指令値信号と、前記第１の指令値信号に対して位相が２π／３だけ遅れた第３の指令値信号とを生成する、
   請求項１ないし５のいずれかに記載のインバータ装置。
7. 前記指令値信号生成手段は、
   前記マルチレベルインバータ回路より出力すべき各線間電圧を指令するための３つの線間電圧指令値信号に基づいて、
   前記第１の指令値信号を、１／３周期の期間をゼロとし、続く１／３周期の期間を第１の線間電圧指令値信号を反転した信号とし、残りの１／３周期の期間を第２の線間電圧指令値信号として生成し、
   前記第２の指令値信号を、１／３周期の期間をゼロとし、続く１／３周期の期間を前記第２の線間電圧指令値信号を反転した信号とし、残りの１／３周期の期間を第３の線間電圧指令値信号として生成し、
   前記第３の指令値信号を、１／３周期の期間をゼロとし、続く１／３周期の期間を前記第３の線間電圧指令値信号を反転した信号とし、残りの１／３周期の期間を前記第１の線間電圧指令値信号として生成する、
   請求項６に記載のインバータ装置。
8. 請求項１ないし７のいずれかに記載のインバータ装置を備えている系統連系インバータシステム。

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