WO2024010342A1 - 표시 장치 및 이의 제조 방법 - Google Patents

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organic
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이진우
오주석
이정현
최경아
최국현
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삼성디스플레이 주식회사
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Definitions

  • the present invention relates to a display device and a method of manufacturing the same.
  • One object of the present invention is to provide a display device capable of improving reliability and a method of manufacturing the same.
  • Another object of the present invention is to provide a display device and a method of manufacturing the same that have a relatively simple manufacturing process by reducing the number of masks and can reduce manufacturing costs.
  • a display device includes a substrate; and on the substrate, a pixel including a light-emitting area and a non-light-emitting area, the pixel comprising a light-emitting element in the light-emitting area, the light-emitting element including a first end and a second end; a first pixel electrode electrically connected to the first end of the light emitting device; a second pixel electrode electrically connected to the second end of the light emitting device; an organic transmissive layer covering the first end and the second end of the light emitting device, the organic transmissive layer including light diffusing particles; and a color conversion layer on the organic transmission layer, wherein the color conversion layer may include color conversion particles that convert first color light emitted from the light emitting device into second color light.
  • the thickness of the organic transmission layer may be based on the wavelength of light emitted from the light emitting device.
  • the light diffusion particles of the organic transmission layer may include a light scattering body having dispersibility in an organic solvent.
  • the light scatterer may be made of titanium oxide (TiO2), zirconium oxide (ZrO2), aluminum oxide (Al2O3), indium oxide (In2O3), zinc oxide (ZnO), or tin oxide (SnO2). It can contain at least one.
  • the display device may further include a coating layer between the organic transmission layer and the color conversion layer.
  • a display device includes a pixel circuit layer including a transistor and a power line electrically connected to the light emitting element; a first bank pattern and a second bank pattern spaced apart from each other on the pixel circuit layer in the light emitting area; On the first bank pattern, a first alignment electrode electrically connected to the transistor; a second alignment electrode on the second bank pattern, electrically connected to the power wiring; and an insulating layer on the first alignment electrode and the second alignment electrode, wherein the light emitting element may be disposed on the insulating layer between the first alignment electrode and the second alignment electrode when viewed in a plan view.
  • the display device may further include a first insulating pattern between the insulating layer and the light emitting device.
  • a display device may include a second insulating pattern on the light emitting device, and a first end and a second end of the light emitting device may be exposed from the second insulating pattern.
  • the pixel may include a first pixel that emits red light and a second pixel that emits green light.
  • the organic transmission layer includes a first organic transmission layer of the first pixel and a second organic transmission layer of the second pixel, and the thickness of the first organic transmission layer is the second organic transmission layer. It may be thinner than the thickness of the organic transmission layer.
  • the color conversion layer may include, in the first pixel, a first color conversion particle that converts light emitted from the light emitting device of the first pixel into red light. conversion layer; and, in the second pixel, a second color conversion layer including green color conversion particles that convert light emitted from the light emitting device of the second pixel into green light.
  • the thickness of the organic transmission layer may be 1.5 ⁇ m or more and less than 2.5 ⁇ m.
  • a display device includes a substrate; A pixel circuit layer including a pixel including a light-emitting area and a non-light-emitting area on the substrate, wherein the pixel includes a transistor and a power wiring on the substrate; a via layer on the transistor and the power wiring; On the via layer, a first alignment electrode and a second alignment electrode spaced apart from each other; a first bank pattern on the first alignment electrode; a second bank pattern on the second alignment electrode; an insulating layer on the first bank pattern and the second bank pattern; a light emitting element located between the first alignment electrode and the second alignment electrode on the insulating layer and including a first end and a second end in a longitudinal direction; a first pixel electrode electrically connected to the first end of the light emitting device; a second pixel electrode electrically connected to the second end of the light emitting device; an organic transmissive layer covering the first end and the second end of the light emitting device, the organic transmissive layer including light diffusing particles; and
  • a method of manufacturing a display device includes forming a pixel including an emission area and a non-emission area on a substrate, wherein forming the pixel includes pixels spaced apart from each other on the substrate. forming a first alignment electrode and a second alignment electrode; forming an insulating layer on the substrate, the first alignment electrode, and the second alignment electrode; forming a first bank defining the emission area and the non-emission area on the insulating layer; aligning a light emitting device on the insulating layer between the first alignment electrode and the second alignment electrode using an electric field formed between the first alignment electrode and the second alignment electrode; forming a conductive layer on the light emitting device and the insulating layer; forming an organic transmission layer including light diffusion particles on the conductive layer; forming a coating layer on the organic transmission layer; removing a portion of the organic transmission layer and the coating layer using a first mask to expose a portion of the conductive layer; removing the exposed conductive layer and forming a first pixel electrode electrically
  • forming the organic transmission layer may include spraying an organic solvent containing the light diffusion particles into the light emitting area.
  • forming the organic transmissive layer may include patterning the organic transmissive layer to avoid the non-emission area and overlap the emissive area.
  • forming the organic transmission layer includes applying an organic solvent containing the light diffusion particles to the emitting region and the non-emitting region, and performing a front exposure,
  • the organic transmission layer may be placed on the light emitting area and the first bank.
  • forming the organic transmission layer may further include forming a second bank on the first bank after forming the organic emission layer.
  • the thickness of the organic transmission layer may be based on the wavelength of light emitted from the light emitting device.
  • the light diffusion particles of the organic transmission layer may include a light scattering body having dispersibility in an organic solvent.
  • deterioration occurring at both ends of the light emitting device can be prevented by disposing an organic transmission layer containing light diffusion particles on the light emitting device.
  • FIG. 1 is a perspective view schematically showing a light emitting device according to one or more embodiments of the present invention.
  • FIG. 2 is a cross-sectional view of the light emitting device of FIG. 1.
  • Figure 3 is a plan view schematically showing a display device according to one or more embodiments of the present invention.
  • FIG. 4 is a circuit diagram showing the electrical connection relationship of components included in the pixel shown in FIG. 3.
  • FIG. 5 is a plan view schematically showing the pixel shown in FIG. 3.
  • FIG. 6A is a cross-sectional view taken along line II to II' of FIG. 5 according to one or more embodiments.
  • FIGS. 6B to 6D are cross-sectional views taken along lines II to II′ of FIG. 5 according to one or more embodiments.
  • Figure 7a graphically shows the penetration depth of light passing through the organic layer.
  • FIG. 7B graphically shows the penetration depth of light passing through the organic transmission layer shown in FIG. 5.
  • FIG. 8A graphically shows the luminance retention rate according to the arrangement of the organic transmission layer shown in FIG. 5.
  • FIG. 8B graphically shows the color conversion retention rate in the color conversion layer according to the arrangement of the organic transmission layer shown in FIG. 5.
  • 9 to 19 are cross-sectional views schematically illustrating a method of manufacturing a display element layer of a pixel according to one or more embodiments.
  • 20 to 25 are cross-sectional views schematically illustrating another method of manufacturing a display element layer of a pixel according to one or more embodiments.
  • FIGS. 26A and 26B are cross-sectional views illustrating a method of forming the organic transmission layer shown in FIG. 6A according to one or more embodiments.
  • Figures 27A-27D are cross-sectional views illustrating a method of forming the organic transmission layer shown in Figure 6A according to one or more embodiments.
  • FIGS. 28A and 28B are cross-sectional views illustrating a method of forming the organic transmission layer shown in FIG. 6A according to one or more embodiments.
  • FIG. 1 is a perspective view schematically showing a light emitting device (LD) according to one or more embodiments of the present invention
  • FIG. 2 is a cross-sectional view of the light emitting device (LD) of FIG. 1 .
  • the type and/or shape of the light emitting device LD is not limited to the embodiments shown in FIGS. 1 and 2 .
  • the light emitting device includes a first semiconductor layer 11, a second semiconductor layer 13, and an active layer (interposed between the first and second semiconductor layers 11 and 13). 12) may be included.
  • the light emitting device LD may be implemented as a light emitting stack (or stack pattern) in which the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13 are sequentially stacked.
  • the light emitting device LD may be provided in a shape extending in one direction. If the extension direction of the light emitting device LD is the longitudinal direction, the light emitting device LD may include a first end EP1 and a second end EP2 along the length direction. One of the first semiconductor layer 11 and the second semiconductor layer 13 may be located at the first end EP1 of the light emitting device LD, and the second end EP2 of the light emitting device LD may be positioned at the first end EP1 of the light emitting device LD. ), the remaining semiconductor layers of the first semiconductor layer 11 and the second semiconductor layer 13 may be located. As an example, the second semiconductor layer 13 may be located at the first end (EP1) of the light-emitting device (LD), and the first semiconductor layer 11 may be located at the second end (EP2) of the light-emitting device (LD). This location can be
  • the light emitting device (LD) may be provided in various shapes.
  • the light emitting device LD has a rod-like shape, a bar-like shape, or a pillar shape that is long in the longitudinal direction (or has an aspect ratio greater than 1), as shown in FIG. 1. You can have it.
  • the light emitting device LD may have a rod shape, a bar shape, or a pillar shape that is short in the longitudinal direction (or has an aspect ratio less than 1).
  • the light emitting device LD may have a rod shape, a bar shape, or a pillar shape with an aspect ratio of 1.
  • LD light emitting devices
  • D diameter
  • L length
  • LED manufactured light emitting diode
  • the diameter (D) of the light emitting device (LD) may be about 0.5 ⁇ m to 6 ⁇ m, and the length (L) of the light emitting device (LD) may be about 1. It may be about ⁇ m to 10 ⁇ m.
  • the diameter (D) and length (L) of the light emitting element (LD) are not limited to this, and must be made to meet the requirements (or design conditions) of the lighting device or self-luminous display device to which the light emitting element (LD) is applied.
  • the size of the light emitting element LD may be changed.
  • the first semiconductor layer 11 may include at least one n-type semiconductor layer.
  • the first semiconductor layer 11 includes any one of InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and a dopant of first conductivity such as Si, Ge, Sn, etc. (or an n-type dopant) ) may be a doped n-type semiconductor layer.
  • the material constituting the first semiconductor layer 11 is not limited to this, and the first semiconductor layer 11 may be composed of various other materials.
  • the first semiconductor layer 11 may include an upper surface in contact with the active layer 12 along the longitudinal direction of the light emitting device LD and a lower surface exposed to the outside. The lower surface of the first semiconductor layer 11 may be one end (or lower end) of the light emitting device LD.
  • the active layer 12 is disposed on the first semiconductor layer 11 and may be formed as a single or multiple quantum wells structure.
  • the active layer 12 includes a barrier layer, a strain reinforcing layer, and a well layer as one unit. It can be periodically and repeatedly stacked.
  • the strain reinforcement layer has a smaller lattice constant than the barrier layer, so that strain applied to the well layer, for example, compressive strain, can be further strengthened.
  • the structure of the active layer 12 is not limited to the above-described embodiment.
  • the active layer 12 can emit light with a wavelength of about 400 nm to 900 nm, and can use a double hetero structure.
  • a clad layer (not shown) doped with a conductive dopant may be formed on the top and/or bottom of the active layer 12 along the longitudinal direction of the light emitting device LD.
  • the clad layer may be formed of an AlGaN layer or an InAlGaN layer.
  • materials such as AlGaN and InAlGaN may be used to form the active layer 12, and various other materials may form the active layer 12.
  • the active layer 12 may include a first surface in contact with the first semiconductor layer 11 and a second surface in contact with the second semiconductor layer 13.
  • the light emitting device LD can be used as a light source (eg, a light source) for various light emitting devices, including pixels of a display device.
  • the second semiconductor layer 13 is disposed on the second side of the active layer 12 and may include a different type of semiconductor layer than the first semiconductor layer 11.
  • the second semiconductor layer 13 may include at least one p-type semiconductor layer.
  • the second semiconductor layer 13 includes at least one semiconductor material selected from InAlGaN, GaN, AlGaN, InGaN, AlN, and InN, and a dopant of second conductivity such as Mg, Zn, Ca, Sr, Ba, etc. ( or a p-type dopant) may include a p-type semiconductor layer doped.
  • the material constituting the second semiconductor layer 13 is not limited to this, and various other materials may constitute the second semiconductor layer 13.
  • the second semiconductor layer 13 may include a lower surface in contact with the second surface of the active layer 12 along the longitudinal direction of the light emitting device LD and an upper surface exposed to the outside.
  • the upper surface of the second semiconductor layer 13 may be the other end (or upper end) of the light emitting device LD.
  • the first semiconductor layer 11 and the second semiconductor layer 13 may have different thicknesses in the longitudinal direction of the light emitting device LD.
  • the first semiconductor layer 11 may have a relatively greater thickness than the second semiconductor layer 13 along the longitudinal direction of the light emitting device LD.
  • the active layer 12 of the light emitting device LD may be located closer to the upper surface of the second semiconductor layer 13 than to the lower surface of the first semiconductor layer 11.
  • each of the first semiconductor layer 11 and the second semiconductor layer 13 includes at least one layer, for example, a clad layer and/or a tensile strain barrier (TSBR). reducing) layer may be further included.
  • the TSBR layer may be a strain relaxation layer that is disposed between semiconductor layers with different lattice structures and serves as a buffer to reduce lattice constant differences.
  • the TSBR layer may be composed of a p-type semiconductor layer such as p-GaInP, p-AlInP, p-AlGaInP, etc., but is not limited thereto.
  • the light emitting device LD is disposed on the second semiconductor layer 13 in addition to the above-described first semiconductor layer 11, active layer 12, and second semiconductor layer 13. It may further include a contact electrode (not shown, hereinafter referred to as 'first contact electrode'). In addition, according to one or more embodiments, it may further include another contact electrode (hereinafter referred to as a 'second contact electrode') disposed at one end of the first semiconductor layer 11.
  • first and second contact electrodes may be an ohmic contact electrode, but the present invention is not limited thereto.
  • the first and second contact electrodes may be Schottky contact electrodes.
  • the first and second contact electrodes may include a conductive material.
  • the first and second contact electrodes are made of chromium (Cr), titanium (Ti), aluminum (Al), gold (Au), nickel (Ni), and their oxides or alloys alone or in combination. It may include, but is not limited to, opaque metal used.
  • the first and second contact electrodes include indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnOx), and indium gallium zinc.
  • It may also contain a transparent conductive oxide such as oxide (indium gallium zinc oxide, IGZO) or indium tin zinc oxide (ITZO).
  • IGZO indium gallium zinc oxide
  • ITZO indium tin zinc oxide
  • ZnOx zinc oxide (ZnO) and/or zinc peroxide (ZnO2).
  • first and second contact electrodes may be the same or different from each other.
  • the first and second contact electrodes can be substantially transparent or translucent. Accordingly, light generated in the light emitting device LD may pass through each of the first and second contact electrodes and be emitted to the outside of the light emitting device LD. Depending on the embodiment, the light generated in the light-emitting device (LD) does not pass through the first and second contact electrodes and is emitted to the outside of the light-emitting device (LD) through an area excluding both ends of the light-emitting device (LD). If applicable, the first and second contact electrodes may include an opaque metal.
  • the light emitting device LD may further include an insulating film 14 (or an insulating film).
  • the insulating film 14 may be omitted and may be provided to cover only part of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13.
  • the insulating film 14 can prevent an electrical short circuit that may occur when the active layer 12 comes into contact with a conductive material other than the first and second semiconductor layers 11 and 13. Additionally, the insulating film 14 can improve the lifespan and luminous efficiency of the light emitting device LD by reducing or minimizing surface defects of the light emitting device LD. Additionally, when a plurality of light emitting devices LD are closely arranged, the insulating film 14 can prevent unwanted short circuits that may occur between the light emitting devices LD. As long as the active layer 12 can prevent a short circuit with an external conductive material, there is no limitation on whether the insulating film 14 is provided.
  • the insulating film 14 may be provided in a form that entirely surrounds the outer peripheral surface (e.g., outer or circumferential surface) of the light emitting laminate including the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13. there is.
  • the insulating film 14 entirely surrounds the outer peripheral surface (e.g., each outer or circumferential surface) of the first semiconductor layer 11, the active layer 12, and the second semiconductor layer 13.
  • the insulating film 14 when the light emitting device LD includes a first contact electrode, the insulating film 14 includes the first semiconductor layer 11, the active layer 12, the second semiconductor layer 13, and The outer circumferential surface of each first contact electrode (eg, each outer or circumferential surface) may be entirely surrounded.
  • the insulating film 14 does not entirely surround the outer circumference (e.g., outer circumference or circumferential surface) of the first contact electrode or does not entirely surround the outer circumference (e.g., outer circumference or circumferential surface) of the first contact electrode. It may surround only a portion of and not surround the remainder of the outer circumferential surface (eg, outer circumference or circumferential surface) of the first contact electrode.
  • a first contact electrode is disposed on the other end (or upper end) of the light emitting device LD, and a second contact electrode is disposed on one end (or lower end) of the light emitting device LD. When electrodes are disposed, the insulating film 14 may expose at least one area of each of the first and second contact electrodes.
  • the insulating film 14 may include a transparent insulating material.
  • the insulating film 14 is made of silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), aluminum oxide (AlOx), titanium oxide (TiOx), hafnium oxide (HfOx), and titanium strontium oxide ( SrTiOx), cobalt oxide (CoxOy), magnesium oxide (MgO), zinc oxide (ZnOx), ruthenium oxide (RuOx), nickel oxide (NiO), tungsten oxide (WOx), tantalum oxide (TaOx), gadolinium oxide (GdOx) ), zirconium (Zr) oxide (ZrOx), gallium oxide (GaOx), vanadium oxide (VxOy), ZnO:Al, ZnO:B, InxOy:H, niobium oxide (NbxOy), magnesium fluoride (MgFx), flu
  • the insulating film 14 may be provided in the form of a single layer or in the form of multiple layers including a double layer.
  • the first insulating layer and the second insulating layer are made of different materials (or different materials). It can be constructed and formed through different processes.
  • the first insulating layer and the second insulating layer may include the same material and be formed through a continuous process.
  • the light emitting device LD may be implemented with a light emitting pattern of a core-shell structure.
  • the above-described first semiconductor layer 11 may be located in the core, that is, in the center (or center) of the light emitting device LD, and the active layer 12 may be located in the center of the light emitting device LD.
  • the second semiconductor layer 13 may be provided and/or formed to surround the active layer 12.
  • the light emitting device LD may further include a contact electrode surrounding at least one side of the second semiconductor layer 13.
  • the light emitting device LD may further include an insulating film 14 provided on the outer peripheral surface (e.g., outer or circumferential surface) of the light emitting pattern of the core-shell structure and including a transparent insulating material.
  • an insulating film 14 provided on the outer peripheral surface (e.g., outer or circumferential surface) of the light emitting pattern of the core-shell structure and including a transparent insulating material.
  • a light emitting device (LD) implemented with a core-shell structured light emitting pattern can be manufactured by a growth method.
  • the above-mentioned light emitting device (LD) can be used as a light emitting source (or light source) for various display devices.
  • a light emitting device (LD) can be manufactured through a surface treatment process. For example, when a plurality of light-emitting elements LD are mixed in a fluid solution (or solvent) and supplied to each pixel area (eg, a light-emitting area of each pixel or a light-emitting area of each sub-pixel), the light emission Each light emitting device LD may be surface treated so that the devices LD can be uniformly sprayed without agglomerating unevenly in the solution.
  • a light-emitting unit (or light-emitting device) including the light-emitting element (LD) described above can be used in various types of electronic devices that require a light source, including display devices.
  • the light emitting elements LD may be used as a light source for each pixel.
  • the application field of the light emitting device (LD) is not limited to the above-described examples.
  • the light emitting device (LD) can also be used in other types of electronic devices that require a light source, such as lighting devices.
  • Figure 3 is a plan view schematically showing a display device according to one or more embodiments of the present invention.
  • FIG. 3 for convenience, the structure of the display device is briefly shown focusing on the display area DA where an image is displayed.
  • the display device includes a substrate SUB, a plurality of pixels PXL provided on the substrate SUB and each including at least one light emitting element LD. and may include a driver that drives the pixels (PXL), and a wiring portion that connects the pixels (PXL) and the driver.
  • Display devices can be classified into passive matrix type display devices and active matrix type display devices according to the method of driving the light emitting element (LD).
  • each of the pixels (PXL) includes a driving transistor that controls the amount of current supplied to the light emitting element (LD) and a switching transistor that transmits a data signal to the driving transistor. can do.
  • the display device may be provided in various shapes.
  • the display device may be provided in a rectangular plate shape with two pairs of sides parallel to each other, but is not limited thereto.
  • one pair of sides may be longer than the other pair of sides.
  • the display device has a rectangular shape with a pair of long sides and a pair of short sides is shown, and the extension direction of the long sides is indicated as the second direction (DR2) and the extension direction of the short sides is indicated as the first direction (DR1). did.
  • a corner where one long side and one short side touch (or meet) may have a round shape, but the display device is not limited to this.
  • the substrate SUB may include a display area DA and a non-display area NDA disposed along an edge or periphery of the display area DA.
  • the display area DA may be an area where pixels PXL that display images are provided.
  • the non-display area NDA may be an area where a driver for driving the pixels PXL and a portion of a wiring unit connecting the pixels PXL and the driver are provided. For convenience, only one pixel PXL is shown in FIG. 3 , but in reality, a plurality of pixels PXL may be provided in the display area DA of the substrate SUB.
  • the non-display area NDA may be located adjacent to the display area DA.
  • the non-display area NDA may be provided on at least one side of the display area DA.
  • the non-display area NDA may surround the perimeter (or edge) of the display area DA.
  • the non-display area NDA may be provided with a wiring unit connected to the pixels PXL and a driver connected to the wiring unit to drive the pixels PXL.
  • the wiring unit can electrically connect the driving unit and the pixels (PXL).
  • the wiring unit provides a signal to each pixel (PXL) and may include signal lines connected to each pixel (PXL), such as a scan line, a data line, and a fan-out line connected to an emission control line.
  • the wiring unit may include signal lines connected to each pixel (PXL), for example, a fanout connected to a control line, a sensing line, etc., to compensate for changes in the electrical characteristics of each pixel (PXL) in real time. Can contain lines.
  • the wiring unit provides an appropriate voltage (eg, a predetermined voltage) to each pixel (PXL) and may include a fan-out line connected to power lines connected to each pixel (PXL).
  • the substrate (SUB) may include a transparent insulating material to allow light to pass through.
  • the substrate (SUB) may be a rigid substrate or a flexible substrate.
  • the substrate SUB may be provided as a display area DA in which pixels PXL are disposed, and the remaining area on the substrate SUB may be provided as a non-display area NDA.
  • the substrate SUB includes a display area DA including pixel areas where each pixel PXL is disposed, and a ratio disposed around the display area DA (or adjacent to the display area DA). May include a display area (NDA).
  • Each of the pixels PXL may be provided in the display area DA on the substrate SUB.
  • the pixels PXL may be arranged in the display area DA in a stripe array structure or a PENTILE TM array structure, but is not limited thereto.
  • the PENTILE® array structure may be referred to as an RGBG matrix structure (e.g., a PENTILE® matrix structure or an RGBG structure (e.g., a PENTILE® structure)).
  • PENTILE® is a registered trademark of Samsung Display Co., Ltd. in Korea.
  • Each pixel may include a light emitting element (LD) driven by a corresponding scan signal and data signal.
  • the light emitting device LD has a small size ranging from nanoscale (or nanometer) to microscale (or micrometer) and may be connected in parallel with adjacent light emitting devices, but is not limited to this.
  • the light emitting device LD may constitute a light source for each pixel PXL.
  • Each pixel (PXL) is provided with an appropriate signal (e.g., a predetermined signal, for example, a scan signal and a data signal, etc.) and/or an appropriate power source (e.g., a predetermined power source, for example, a first driving power supply and a second driving power supply). It may include at least one light source driven by a power source, etc.), as one or more examples, the light emitting device LD shown in FIGS. 1 and 2. However, in the embodiment, the type of light emitting device LD that can be used as a light source for each pixel PXL is not limited thereto.
  • the driver supplies an appropriate signal (eg, a predetermined signal) and an appropriate power (eg, a predetermined power source) to each pixel (PXL) through the wiring part, and can control the driving of the pixel (PXL) accordingly.
  • an appropriate signal eg, a predetermined signal
  • an appropriate power eg, a predetermined power source
  • FIG. 4 is a circuit diagram showing the electrical connection relationship of components included in the pixel PXL shown in FIG. 3.
  • FIG. 4 shows the electrical connection relationship of components included in a pixel (PXL) that can be provided in an active matrix display device.
  • PXL pixel
  • the electrical connection relationship between components included in the pixel PXL applicable to the embodiment is not limited to this.
  • the pixel PXL may include an emission unit (EMU) (or an emission layer) that generates light with a brightness corresponding to a data signal. Additionally, the pixel PXL may optionally further include a pixel circuit PXC for driving the light emitting unit EMU.
  • EMU emission unit
  • PXC pixel circuit
  • the light emitting unit is connected to the first driving power source (VDD) and the first power line (PL1) and the second driving power source (VSS) to which the voltage of the first driving power source (VDD) is applied.
  • the light emitting unit may include a plurality of light emitting elements LD connected in parallel between the second power line PL2 to which the voltage of the second driving power source VSS is applied.
  • the light emitting unit includes a first pixel electrode (PE1) connected to the first driving power source (VDD) via the pixel circuit (PXC) and the first power line (PL1), a second power line ( A second pixel electrode (PE2) connected to the second driving power source (VSS) through PL2), and a plurality of light emitting elements connected in parallel in the same direction between the first and second pixel electrodes (PE1 and PE2) ( LD) may be included.
  • the first pixel electrode PE1 may be an anode
  • the second pixel electrode PE2 may be a cathode.
  • Each of the light emitting elements (LD) included in the light emitting unit (EMU) has one end connected to the first driving power supply (VDD) through the first pixel electrode (PE1) and a second driving force through the second pixel electrode (PE2). It may include the other end connected to the power source (VSS).
  • the first driving power source (VDD) and the second driving power source (VSS) may have different potentials.
  • the first driving power source (VDD) may be set as a high-potential power source
  • the second driving power source (VSS) may be set as a low-potential power source.
  • the potential difference between the first and second driving power sources VDD and VSS may be set to be higher than the threshold voltage of the light emitting elements LD during the emission period of the pixel PXL.
  • each light emitting element LD is connected in parallel in the same direction (eg, forward direction) between the first pixel electrode PE1 and the second pixel electrode PE2 to which voltages of different power sources are supplied.
  • Each effective light source can be configured.
  • the light emitting elements LD of the light emitting unit (EMU) may emit light with a luminance corresponding to the driving current supplied through the corresponding pixel circuit (PXC). For example, during each frame period, a driving current corresponding to the gray level value of the corresponding frame data of the pixel circuit (PXC) may be supplied to the light emitting unit (EMU). The driving current supplied to the light emitting unit (EMU) may flow separately to each light emitting element (LD). Accordingly, while each light emitting element LD emits light with a brightness corresponding to the current flowing therein, the light emitting unit EMU may emit light with a brightness corresponding to the driving current.
  • the light emitting unit (EMU) may further include at least one non-effective light source, for example, a reverse light emitting element (LDr), in addition to the light emitting elements (LD) constituting each effective light source.
  • LDr reverse light emitting element
  • This reverse light-emitting device (LDr) is connected in parallel between the first and second pixel electrodes (PE1 and PE2) together with the light-emitting devices (LD) constituting the effective light sources, but is different from the light-emitting devices (LD).
  • This reverse light emitting element (LDr) remains in an inactive state even if a predetermined driving voltage (for example, a forward driving voltage) is applied between the first and second pixel electrodes (PE1 and PE2), and accordingly, Substantially no current flows through the reverse light emitting element (LDr).
  • a predetermined driving voltage for example, a forward driving voltage
  • the pixel circuit (PXC) may be connected to the scan line (Si) and the data line (Dj) of the pixel (PXL). Additionally, the pixel circuit (PXC) may be connected to the control line (CLi) and the sensing line (SENj) of the pixel (PXL). For example, when the pixel PXL is disposed in the ith row and jth column of the display area DA, the pixel circuit PXC of the pixel PXL is connected to the ith scan line Si of the display area DA. , may be connected to the jth data line (Dj), the ith control line (CLi), and the jth sensing line (SENj).
  • the pixel circuit PXC may include first to third transistors T1 to T3 and a storage capacitor Cst.
  • the first transistor T1 is a driving transistor for controlling the driving current applied to the light emitting unit (EMU), and may be connected between the first driving power source (VDD) and the light emitting unit (EMU). Specifically, the first terminal of the first transistor T1 may be connected (or connected) to the first driving power source VDD through the first power line PL1, and the second terminal of the first transistor T1 may be connected (or connected) to the first driving power source VDD through the first power line PL1. is connected to the second node (N2), and the gate electrode of the first transistor (T1) may be connected to the first node (N1).
  • the first transistor T1 controls the amount of driving current applied to the light emitting unit (EMU) from the first driving power source (VDD) through the second node (N2) according to the voltage applied to the first node (N1). can do.
  • the first terminal of the first transistor T1 may be a drain electrode, and the second terminal of the first transistor T1 may be a source electrode, but the present invention is not limited thereto.
  • the first terminal may be a source electrode and the second terminal may be a drain electrode.
  • the second transistor T2 is a switching transistor that selects the pixel PXL and activates the pixel PXL in response to the scan signal, and may be connected between the data line Dj and the first node N1.
  • the first terminal of the second transistor T2 is connected to the data line Dj
  • the second terminal of the second transistor T2 is connected to the first node N1
  • the gate electrode of the second transistor T2 may be connected to the scan line (Si).
  • the first terminal and the second terminal of the second transistor T2 are different terminals. For example, if the first terminal is a drain electrode, the second terminal may be a source electrode.
  • the second transistor T2 is turned on when a scan signal of the gate-on voltage (eg, high level voltage) is supplied from the scan line Si, and is connected to the data line Dj and the first node ( N1) can be connected electrically.
  • the first node (N1) is a point where the second terminal of the second transistor (T2) and the gate electrode of the first transistor (T1) are connected, and the second transistor (T2) is connected to the gate electrode of the first transistor (T1). Data signals can be transmitted.
  • the third transistor T3 connects the first transistor T1 to the sensing line SENj, obtains a sensing signal through the sensing line SENj, and uses the sensing signal to set the threshold voltage of the first transistor T1.
  • the characteristics of the pixel (PXL), including etc., can be detected. Information about the characteristics of the pixels (PXL) can be used to convert image data so that characteristic differences between the pixels (PXL) can be compensated.
  • the second terminal of the third transistor T3 may be connected to the second terminal of the first transistor T1, the first terminal of the third transistor T3 may be connected to the sensing line SENj, and the third transistor T3 may be connected to the second terminal of the first transistor T1.
  • the gate electrode of (T3) may be connected to the control line (CLi).
  • the first terminal of the third transistor T3 may be connected to an initialization power source.
  • the third transistor T3 is an initialization transistor capable of initializing the second node N2, and is turned on when a sensing control signal is supplied from the control line CLi to increase the voltage of the initialization power supply. Can be delivered to the second node (N2). Accordingly, the second storage electrode of the storage capacitor Cst connected to the second node N2 may be initialized.
  • the first storage electrode of the storage capacitor Cst may be connected to the first node N1, and the second storage electrode of the storage capacitor Cst may be connected to the second node N2.
  • This storage capacitor Cst charges a data voltage corresponding to the data signal supplied to the first node N1 during one frame period. Accordingly, the storage capacitor Cst can store a voltage corresponding to the difference between the voltage of the gate electrode of the first transistor T1 and the voltage of the second node N2.
  • the light emitting unit (EMU) may be configured to include at least one serial stage (or stage) including a plurality of light emitting elements (LD) connected in parallel to each other. That is, the light emitting unit (EMU) may be configured in a series/parallel mixed structure.
  • FIG. 5 is a plan view schematically showing the pixel PXL shown in FIG. 3.
  • transistors electrically connected to the light emitting elements LD and signal lines electrically connected to the transistors are omitted.
  • the horizontal direction (or horizontal direction) on the plane is indicated as the first direction DR1
  • the vertical direction (or vertical direction) on the plane is indicated as the second direction DR2.
  • the pixel PXL may be located in the pixel area PXA provided (or provided) on the substrate SUB.
  • the pixel area (PXA) may include an emission area (EMA) and a non-emission area (NEA).
  • the pixel PXL may include a bank BNK located in the non-emission area NEA and light emitting elements LD located in the emitting area EMA.
  • the bank (BNK) is a structure that defines (or partitions) a pixel area (PXA) (or an emission area (EMA)) of each of the pixel (PXL) and adjacent pixels (PXL) adjacent thereto, As an example, it may be a pixel defining layer.
  • PXA pixel area
  • EMA emission area
  • the bank BNK corresponds to each light emitting area EMA to which the light emitting elements LD are to be supplied. It may be a pixel definition film or a dam structure that defines.
  • the light emitting area (EMA) of the pixel (PXL) is partitioned by the bank (BNK), so that the light emitting area (EMA) contains a mixed solution (one) containing a desired amount and/or type of light emitting element (LD). For example, ink) may be supplied (or injected).
  • the bank BNK may be a pixel defining layer that ultimately defines each emission area EMA to which the color conversion layer is to be supplied during the process of supplying the color conversion layer to the pixel PXL.
  • the bank BNK is configured to include at least one light blocking material and/or a reflective material (or scattering material) to transmit light (or light) between the pixel PXL and its adjacent pixels PXL. ) can prevent light leakage defects.
  • bank BNK may include a transparent material (or materials). Transparent materials may include, for example, polyamide resin, polyimide resin, etc., but are not limited thereto.
  • a reflective material layer may be separately provided and/or formed on the bank BNK to further improve the efficiency of light emitted from the pixel PXL.
  • the bank (BNK) may have at least one surface treated to have hydrophobicity.
  • the bank BNK may be surface treated to have hydrophobicity by plasma before the light emitting elements LD are aligned, but the present invention is not limited thereto.
  • the bank BNK may include at least one opening OP exposing components located underneath it in the pixel area PXA.
  • the bank BNK may include a first opening OP1 and a second opening OP2 that expose components located below the bank BNK in the pixel area PXA.
  • the light emitting area (EMA) of the pixel (PXL) and the first opening (OP1) of the bank (BNK) may correspond to each other.
  • the second opening OP2 in the pixel area PXA, is located spaced apart from the first opening OP1 and is located adjacent to one side, for example, the upper side, of the pixel area PXA. You can.
  • the second opening OP2 is an electrode in which at least one alignment electrode ALE is separated from at least one alignment electrode ALE provided in adjacent pixels PXL in the second direction DR2. It may be a separation area.
  • the pixel PXL includes at least pixel electrodes PE provided in the light emitting area EMA, light emitting elements LD electrically connected to the pixel electrodes PE, and the pixel electrodes It may include a bank pattern (BNKP) and alignment electrodes (ALE) provided at positions corresponding to (PE).
  • BNKP bank pattern
  • ALE alignment electrodes
  • the pixel PXL includes at least first and second pixel electrodes PE1 and PE2, light emitting elements LD, and first and second alignment electrodes ALE1 and ALE2 provided in the light emitting area EMA. ), and may include first and second bank patterns (BNKP1, BNKP2).
  • each of the pixel electrodes (PE) and/or alignment electrodes (ALE) vary depending on the structure of the pixel (PXL) (e.g., in particular, the light emitting unit (EMU)). can be changed.
  • bank patterns BNKP, alignment electrodes ALE, light emitting elements LD, and pixel electrodes ( PE) may be provided in the order, but is not limited to this.
  • the positions and formation order of the electrode patterns constituting the pixel (PXL) (or light emitting unit (EMU)) (or light emitting layer) may be changed in various ways. A description of the stacked structure of the pixel PXL will be described later with reference to FIGS. 9 to 19.
  • the bank patterns BNKP are provided in at least the light emitting area EMA, are spaced apart from each other in the light emitting area EMA in the first direction DR1 and each is arranged along the second direction DR2. It may be extended.
  • each bank pattern (also referred to as a “wall pattern”, “protrusion pattern”, or “support pattern”) may have a uniform width in the emission area (EMA).
  • EMA emission area
  • each of the first and second bank patterns BNKP1 and BNKP2 may have a bar shape with a constant width along the direction extending within the light emitting area EMA when viewed from a plan view, but is limited thereto. no.
  • the first and second bank patterns BNKP1 and BNKP2 may have non-constant widths in the extended direction and may have at least two different widths in the extended direction.
  • the bank patterns BNKP may have the same or different widths.
  • the first and second bank patterns BNKP1 and BNKP2 may have the same width or different widths at least in the first direction DR1 in the emission area EMA.
  • each of the first and second bank patterns BNKP1 and BNKP2 may partially overlap at least one alignment electrode ALE in the emission area EMA.
  • the first bank pattern (BNKP1) is located below the first alignment electrode (ALE1) to overlap a region of the first alignment electrode (ALE1)
  • the second bank pattern (BNKP2) is located at the bottom of the second alignment electrode (ALE1). It may be located below the second alignment electrode (ALE2) so as to overlap one area of ALE2).
  • the first bank pattern (BNKP1) is located on the top of the first alignment electrode (ALE1) to overlap one area of the first alignment electrode (ALE1)
  • the second bank pattern (BNKP2) is located on the second alignment electrode. It may be disposed on top of the second alignment electrode ALE2 to overlap one area of ALE2.
  • a reflective wall structure may be formed around the light emitting elements LD. Accordingly, the light emitted from the light emitting elements LD is directed toward the top of the pixel PXL (eg, the image display direction of the display device), thereby improving the luminous efficiency of the pixel PXL.
  • the alignment electrodes ALE are located at least in the light-emitting area EMA and are spaced apart from each other along the first direction DR1 in the light-emitting area EMA and each moves in the second direction DR2. It may be extended. Additionally, a portion of the alignment electrodes ALE may be removed from the second opening OP2 of the bank BNK to be separated from the alignment electrodes ALE of adjacent pixels PXL in the second direction DR2. .
  • the alignment electrodes ALE include a first alignment electrode ALE1 (or first alignment wire) and a second alignment electrode ALE2 (or may include a second alignment wire).
  • At least one of the first and second alignment electrodes ALE1 and ALE2 may be disposed in the pixel area PXA (or the light emitting area EMA) of the light emitting elements LD during the manufacturing process of the display device. ), after being supplied and aligned to the other electrodes (for example, each of the adjacent pixels PXL in the second direction DR2) within the second opening OP2 (or electrode separation area) of the bank BNK. It can be separated from the alignment electrode (ALE).
  • one end of the first alignment electrode ALE1 is positioned above the pixel PXL in the second direction DR2 within the second opening OP2 of the bank BNK. It can be separated from the alignment electrode (ALE1).
  • the first alignment electrode (ALE1) may be electrically connected to the first transistor (T1) described with reference to FIG. 4 through the first contact portion (CNT1)
  • the second alignment electrode (ALE2) may be electrically connected to the second power line PL2 described with reference to FIG. 4 through the second contact portion CNT2.
  • the first contact portion CNT1 may be formed by removing a portion of at least one insulating layer located between the first alignment electrode ALE1 and the first transistor T1, and the second contact portion The portion CNT2 may be formed by removing a portion of at least one insulating layer located between the second alignment electrode ALE2 and the second power line PL2.
  • the first contact part CNT1 and the second contact part CNT2 may be located in the non-emission area NEA so as to overlap the bank BNK, but are not limited thereto.
  • the first and second contact parts CNT1 and CNT2 may be located in the second opening OP2 of the bank BNK, which is an electrode separation area, or may be located in the light emitting area EMA.
  • Each of the first alignment electrode ALE1 and the second alignment electrode ALE2 transmits a predetermined signal (or a predetermined alignment signal) from an alignment pad located in the non-display area NDA during the alignment step of the light emitting elements LD. It can be delivered.
  • the first alignment electrode ALE1 may receive the first alignment signal (or first alignment voltage) from the first alignment pad
  • the second alignment electrode ALE2 may receive the second alignment signal from the second alignment pad.
  • a signal (or second alignment voltage) may be transmitted.
  • the above-described first and second alignment signals may be signals having a voltage difference and/or phase difference sufficient to align the light emitting elements LD between the first and second alignment electrodes ALE1 and ALE2. You can. At least one of the first and second alignment signals may be an alternating current signal, but is not limited thereto.
  • each alignment electrode ALE may be provided in a bar shape with a constant width along the second direction DR2, but is not limited thereto.
  • each alignment electrode (ALE) may or may not have a curved portion at the second opening (OP2) of the bank (BNK), which is a non-emission area (NEA) and/or an electrode separation area, and may emit light.
  • the shape and/or size of the remaining areas except for the area (EMA) are not particularly limited and may be changed in various ways.
  • At least two light emitting elements LD may be aligned and/or provided in the light emitting area EMA (or pixel area PXA). According to one or more embodiments, the number of light emitting elements LD aligned and/or provided in the light emitting area EMA (or pixel area PXA) may vary.
  • the light emitting elements LD may be disposed between the first alignment electrode ALE1 and the second alignment electrode ALE2.
  • Each of the light emitting devices LD may be the light emitting device LD described with reference to FIGS. 1 and 2 .
  • Each of the light emitting elements LD may include a first end EP1 (or one end) and a second end EP2 (or the other end) facing each other in an extended direction.
  • a second semiconductor layer 13 including a p-type semiconductor layer may be located at the first end EP1, and a first semiconductor layer 13 including an n-type semiconductor layer may be located at the second end EP2. Layer 11 may be located.
  • the light emitting elements LD may be connected in parallel between the first alignment electrode ALE1 and the second alignment electrode ALE2.
  • the light emitting elements LD may be arranged to be spaced apart from each other and substantially parallel to each other.
  • the spacing between the light emitting elements LD is not particularly limited.
  • a plurality of light-emitting devices LD may be arranged adjacently to form a group, and different numbers of light-emitting devices LD may be grouped at regular intervals, and may not be uniform. It can be dense but aligned in one direction.
  • each of the light emitting elements LD may emit either color light and/or white light.
  • Each of the light emitting elements LD may be aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2 so that the longitudinal direction is parallel to the first direction DR1.
  • at least some of the light emitting elements LD may be aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2 so as not to be completely parallel to the first direction DR1.
  • some of the light emitting elements LD may be aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2 to be inclined in the first direction DR1.
  • the light emitting elements LD may be prepared in a sprayed (or dispersed) form in a solution and input (or supplied) into the pixel area PXA (or light emitting area EMA).
  • the light emitting elements LD may be input (or supplied) to the pixel area PXA (or light emitting area EMA) through an inkjet printing method, a slit coating method, or various other methods.
  • the light emitting devices LD may be mixed in a volatile solvent and input (or supplied) to the pixel area PXA through an inkjet printing method or a slit coating method.
  • an alignment signal corresponding to each of the first alignment electrode (ALE1) and the second alignment electrode (ALE2) is applied, an electric field may be formed between the first alignment electrode (ALE1) and the second alignment electrode (ALE2).
  • the light emitting elements LD may be aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2. After the light emitting elements LD are aligned, the solvent is volatilized or removed by other methods to ensure that the light emitting elements LD are stably aligned between the first alignment electrode ALE1 and the second alignment electrode ALE2. It can be.
  • each of the light emitting devices LD may be an ultra-small light emitting diode using a material with an inorganic crystal structure, for example, having a size as small as nanoscale (or nanometer) to microscale (or micrometer). You can.
  • each of the light emitting devices LD may be the light emitting device LD described with reference to FIGS. 1 and 2 .
  • the pixel electrodes PE are provided in at least the light emitting area EMA, and are provided at positions corresponding to at least one alignment electrode ALE and the light emitting elements LD, respectively. It can be.
  • each pixel electrode (PE) is positioned on each alignment electrode (ALE) and the corresponding light emitting elements (LD) such that each pixel electrode (PE) overlaps each alignment electrode (ALE) and the corresponding light emitting elements (LD). and may be electrically connected to at least the light emitting elements LD.
  • the first pixel electrode PE1 (“first electrode” or “anode”) is disposed on the first alignment electrode ALE1 and the first end EP1 of each of the light emitting elements LD. and may be electrically connected to the first end EP1 of each of the light emitting elements LD.
  • the first pixel electrode PE1 is exposed by removing at least a portion of at least one insulating layer located between the first pixel electrode PE1 and the first alignment electrode ALE1 in the light emitting area EMA. It may be electrically and/or physically connected to the first alignment electrode ALE1 by directly contacting the insulating layer INS1.
  • connection point (or contact point) between the first pixel electrode PE1 and the first alignment electrode ALE1 is located in the light emitting area EMA, it is not limited thereto.
  • the connection point (or contact point) of the first pixel electrode PE1 and the first alignment electrode ALE1 is a non-emission area (NEA), for example, a bank (BNK) that is an electrode separation area. It may be located in the second opening (OP2).
  • the first pixel electrode PE1 may have a bar shape extending along the second direction DR2, but is not limited thereto. According to one or more embodiments, the shape of the first pixel electrode PE1 may be changed in various ways within the range of being stably electrically and/or physically connected to the first end EP1 of the light emitting elements LD. there is. Additionally, the shape of the first pixel electrode PE1 may be changed in various ways considering its connection relationship with the first alignment electrode ALE1 disposed below the first pixel electrode PE1.
  • the second pixel electrode PE2 (“second electrode” or “cathode”) is disposed on the second alignment electrode ALE2 and the second end EP2 of each of the light emitting elements LD. may be formed and electrically connected to the second end EP2 of each of the light emitting elements LD.
  • the second pixel electrode PE2 is exposed by removing a portion of at least one insulating layer located between the second pixel electrode PE2 and the second alignment electrode ALE2 in the light emitting area EMA. It may be electrically and/or physically connected to the second alignment electrode ALE2 by directly contacting the electrode ALE2.
  • the connection point (or contact point) between the second pixel electrode PE2 and the second alignment electrode ALE2 may be located in the emission area EMA or the non-emission area NEA.
  • the second pixel electrode PE2 may have a bar shape extending along the second direction DR2, but is not limited thereto. According to one or more embodiments, the shape of the second pixel electrode PE2 may be changed in various ways within the range of being stably electrically and physically connected to the second end EP2 of the light emitting elements LD. Additionally, the shape of the second pixel electrode PE2 may be changed in various ways considering its connection relationship with the second alignment electrode ALE2 disposed below the second pixel electrode PE2.
  • FIG. 6A to 25 show the longitudinal direction (“vertical direction” or “substrate (SUB)” thickness direction) as the third direction DR3 in cross section.
  • FIG. 6A is a cross-sectional view taken along line II to II' of FIG. 5 according to one or more embodiments.
  • FIGS. 6B to 6D are cross-sectional views taken along lines II to II′ of FIG. 5 according to one or more embodiments.
  • the pixel circuit layer (PCL) and the display element layer (DPL) may be arranged to overlap each other on one side of the substrate SUB.
  • the display area DA of the substrate SUB includes a pixel circuit layer PCL disposed on one surface of the substrate SUB, and a display element layer DPL disposed on the pixel circuit layer PCL. may include.
  • the mutual positions of the pixel circuit layer (PCL) and the display element layer (DPL) on the substrate SUB may vary depending on the embodiment.
  • the pixel circuit layer (PCL) and the display element layer (DPL) are separated into separate layers and overlapped, sufficient layout space for forming the pixel circuit (PXC) and light emitting unit (EMU) can be secured on the plane. You can.
  • the substrate SUB may include a transparent insulating material to allow light to pass through.
  • the substrate (SUB) may be a rigid substrate or a flexible substrate.
  • the rigid substrate can be one of a glass substrate, a quartz substrate, a glass ceramic substrate, and a crystalline glass substrate.
  • the flexible substrate may be one of a film substrate containing a polymer organic material and a plastic substrate.
  • flexible substrates include polystyrene, polyvinyl alcohol, polymethyl methacrylate, polyethersulfone, polyacrylate, and polyetherimide.
  • polyethylene naphthalate polyethylene terephthalate
  • polyphenylene sulfide polyarylate
  • polyimide polyimide
  • polycarbonate triacetate cellulose ( It may include at least one of triacetate cellulose) and cellulose acetate propionate.
  • each pixel area (PXA) of the pixel circuit layer (PCL) includes circuit elements (eg, transistors T) constituting the pixel circuit (PXC) of the corresponding pixel (PXL) and the Predetermined signal lines electrically connected to circuit elements may be disposed.
  • each pixel area (PXA) of the display element layer (DPL) includes an alignment electrode (ALE), light emitting elements (LD), and/or pixel electrodes ( PE) can be placed.
  • ALE alignment electrode
  • LD light emitting elements
  • PE pixel electrodes
  • the pixel circuit layer may include at least one insulating layer in addition to circuit elements and signal lines.
  • the pixel circuit layer (PCL) includes a buffer layer (BFL), a gate insulating layer (GI), an interlayer insulating layer (ILD), and a passivation layer sequentially stacked on the substrate SUB along the third direction DR3. (PSV), and a via layer (VIA).
  • the buffer layer BFL may prevent impurities from diffusing into the transistor T included in the pixel circuit PXC.
  • the buffer layer (BFL) may be an inorganic film containing an inorganic material.
  • the buffer layer (BFL) may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the buffer layer (BFL) may be provided as a single layer, but may also be provided as a multiple layer, at least a double layer or more. When the buffer layer (BFL) is provided in multiple layers, each layer may be formed of the same material or may be formed of different materials.
  • the buffer layer BFL may be omitted depending on the material and process conditions of the substrate SUB.
  • the pixel circuit may include a transistor (T).
  • T a transistor that controls the driving current of the light emitting device (LD).
  • the transistor T may be the first transistor T1 described with reference to FIG. 4 .
  • the transistor T may include a semiconductor pattern and a gate electrode GE that overlaps at least a portion (or one region) of the semiconductor pattern.
  • the semiconductor pattern may include an active pattern (ACT), a first contact area (SE), and a second contact area (DE).
  • the first contact area SE may be a source area
  • the second contact area DE may be a drain area.
  • the gate electrode (GE) is copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and Molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al), or silver (Ag), which are low-resistance materials, are selected from the group consisting of alloys alone or in combination to form a single film or to reduce wiring resistance. It can be formed into a double-layer or multi-layer structure.
  • the gate insulating layer (GI) may be provided and/or formed entirely on the semiconductor pattern and buffer layer (BFL).
  • the gate electrode GE may be disposed on the gate insulating layer GI overlapping the active pattern ACT in the third direction DR3.
  • the gate insulating layer (GI) may be an inorganic film containing an inorganic material.
  • the gate insulating layer GI may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the material of the gate insulating layer GI is not limited to the above-described embodiments.
  • the gate insulating layer GI may be made of an organic layer including an organic material (eg, an organic insulating layer).
  • the gate insulating layer (GI) may be provided as a single layer, but may also be provided as a multi-layer, at least a double layer or more.
  • the active pattern (ACT), first contact area (SE), and second contact area (DE) are made of poly-silicon, amorphous silicon, or an oxide semiconductor, etc. It may be a semiconductor pattern.
  • the active pattern ACT, the first contact area SE, and the second contact area DE may be formed of a semiconductor layer that is not doped with an impurity or is doped with an impurity.
  • the first contact area SE and the second contact area DE may be made of a semiconductor layer doped with impurities
  • the active pattern ACT may be made of a semiconductor layer not doped with impurities.
  • an impurity for example, an n-type impurity may be used, but is not limited thereto.
  • the active pattern ACT is an area overlapping the gate electrode GE in the third direction DR3 of the transistor T, and may be a channel area of the transistor T.
  • the active pattern (ACT) of the transistor (T) may overlap the gate electrode (GE) of the transistor (T) to form a channel region of the transistor (T).
  • the first contact area SE of the transistor T may be connected to (or in contact with) one end of the active pattern ACT. Additionally, the first contact area SE of the transistor T may be connected to the bridge pattern BRP through the first connection member TE1.
  • the first connection member TE1 may be provided and/or formed on the interlayer insulating layer ILD. One end of the first connection member (TE1) is connected to the first contact area (SE) of the first transistor (T1) electrically and /or can be physically connected. Additionally, the other end of the first connection member TE1 may be electrically and/or physically connected to the bridge pattern BRP through a contact hole penetrating the passivation layer PSV located on the interlayer insulating layer ILD.
  • the first connection member TE1 may include the same material as the gate electrode GE, or may include one or more materials selected from materials exemplified as constituent materials of the gate electrode GE.
  • the interlayer insulating layer (ILD) may be provided and/or formed entirely on the gate electrode (GE) and the gate insulating layer (GI).
  • the interlayer insulating layer (ILD) may include the same material as the gate insulating layer (GI) or may include one or more materials selected from the materials exemplified as constituent materials of the gate insulating layer (GI).
  • the bridge pattern (BRP) may be provided and/or formed on the passivation layer (PSV).
  • One end of the bridge pattern (BRP) may be connected to the first contact area (SE) of the transistor (T) through the first connection member (TE1).
  • the other end of the bridge pattern (BRP) is connected to the lower conductive layer (BML) through a contact hole sequentially passing through the passivation layer (PSV), interlayer insulating layer (ILD), gate insulating layer (GI), and buffer layer (BFL).
  • PSV passivation layer
  • ILD interlayer insulating layer
  • GI gate insulating layer
  • BFL buffer layer
  • the lower conductive layer BML and the first contact area SE of the transistor T may be electrically connected through the bridge pattern BRP and the first connection member TE1.
  • the lower conductive layer BML may be a first conductive layer among conductive layers provided on the substrate SUB.
  • the lower conductive layer (BML) may be the first conductive layer located between the substrate (SUB) and the buffer layer (BFL).
  • the lower conductive layer (BML) is electrically connected to the transistor (T) and can expand the driving range of a predetermined voltage supplied to the gate electrode (GE) of the transistor (T).
  • the lower conductive layer BML may be electrically connected to the first contact area SE of the transistor T to stabilize the channel area of the transistor T.
  • floating of the lower conductive layer BML can be prevented.
  • the second contact area DE of the transistor T may be connected to (or in contact with) the other end of the active pattern ACT. Additionally, the second contact area DE of the transistor T may be connected to (or in contact with) the second connection member TE2.
  • the second connection member TE2 may be provided and/or formed on the interlayer insulating layer ILD.
  • One end of the second connection member (TE2) is electrically and/or physically connected to the second contact area (DE) of the transistor (T) through a contact hole penetrating the interlayer insulating layer (ILD) and the gate insulating layer (GI). can be connected
  • the other end of the second connection member (TE2) is connected to the first alignment electrode (ALE1) of the display element layer (DPL) through the first contact part (CNT1) that sequentially penetrates the via layer (VIA) and the passivation layer (PSV). may be electrically and/or physically connected to.
  • the second connection member TE2 may be a medium for connecting the transistor T of the pixel circuit layer PCL and the first alignment electrode ALE1 of the display element layer DPL.
  • An interlayer insulating layer may be provided and/or formed on the transistor T described above.
  • the transistor T is a thin film transistor with a top gate structure
  • the present invention is not limited to this, and the structure of the transistor T may be changed in various ways.
  • a passivation layer may be provided and/or formed on the transistor T and the first and second connection members TE1 and TE2.
  • the passivation layer (PSV) (or protective layer) may be provided and/or formed entirely on the first and second connecting members (TE1, TE2) and the interlayer insulating layer (ILD). .
  • the passivation layer (PSV) may be an inorganic film (or inorganic insulating film) containing an inorganic material or an organic film (or organic insulating film) containing an organic material.
  • the inorganic layer may include at least one of metal oxides such as silicon oxide (SiOx), silicon nitride (SiNx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx).
  • the organic film is, for example, acrylate resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin ( It may include at least one of unsaturated polyester resin, poly-phenylene ether resin, poly-phenylene sulfide resin, and benzocyclobutene resin.
  • the passivation layer PSV may be partially opened to include the first contact portion CNT1 exposing a portion of the second connection member TE2. Additionally, the passivation layer PSV may be partially opened to expose one area of the first connection member TE1 and one area of the lower conductive layer BML.
  • the pixel circuit layer may include a predetermined power line provided and/or formed on the passivation layer (PSV).
  • a predetermined power line may include a second power line PL2.
  • the second power line PL2 may be provided on the same layer as the bridge pattern BRP.
  • the voltage of the second driving power source VSS may be applied to the second power line PL2.
  • the first power line PL1 described with reference to FIG. 4 may be further included.
  • the first power line PL1 may be provided on the same layer as the second power line PL2 or may be provided on a different layer from the second power line PL2.
  • the second power line PL2 is provided and/or formed on the passivation layer PSV, but the present invention is not limited thereto.
  • the second power line PL2 may be provided on a predetermined insulating layer where one of the conductive layers provided in the pixel circuit layer PCL is located. That is, the position of the second power line PL2 within the pixel circuit layer PCL can be changed in various ways.
  • the second power line PL2 may include a conductive material (or conductive material).
  • the second power line PL2 is copper (Cu), molybdenum (Mo), tungsten (W), aluminum neodymium (AlNd), titanium (Ti), aluminum (Al), silver (Ag), and alloys thereof.
  • Molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or low-resistance materials such as molybdenum (Mo), titanium (Ti), copper (Cu), aluminum (Al) or It can be formed into a double-layer structure (or double-film) or multi-layer (or multi-film) structure of silver (Ag).
  • the second power line PL2 may be composed of a double layer structure (or double layer) in which titanium (Ti) and copper (Cu) are laminated in that order.
  • a via layer may be provided and/or formed on the bridge pattern (BRP) and the second power line (PL2).
  • the via layer (VIA) may be provided and/or formed entirely on the bridge pattern (BRP), the second power line (PL2), and the passivation layer (PSV).
  • the via layer (VIA) may be composed of a single layer, a double layer or more, including an organic layer.
  • the via layer (VIA) may include an inorganic layer and an organic layer disposed on the inorganic layer.
  • the organic film constituting the via layer (VIA) may be located on the top layer of the via layer (VIA).
  • the via layer (VIA) is made of polyacrylate resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, and unsaturated polyester resin ( It may include at least one of unsaturated polyester resin, poly-phenylene ether resin, poly-phenylene sulfide resin, and benzocyclobutene resin.
  • the via layer (VIA) is a first contact portion (CNT1) corresponding to the first contact portion (CNT1) of the passivation layer (PVS) exposing the second connection member (TE2) electrically connected to the transistor (T). It may include a second contact part (CNT2) exposing the contact part (CNT1) and the second power line (PL2).
  • the via layer (VIA) includes components located underneath the pixel circuit layer (PCL) (e.g., transistors (T), predetermined power lines, bridge patterns (BRP), etc. ) can be used as a flattening layer to alleviate the level difference caused by ).
  • PCL pixel circuit layer
  • a display element layer may be provided and/or formed on the via layer (VIA).
  • the display element layer may include bank patterns (BNKP), alignment electrodes (ALE), bank (BNK), light emitting elements (LD), and pixel electrodes (PE). You can. Additionally, the display element layer DPL may include one insulating layer located between the above-described components.
  • the bank patterns BNKP may protrude in the third direction DR3 on one surface of the via layer VIA. Accordingly, one area of the alignment electrodes ALE disposed on the bank patterns BNKP may protrude in the third direction DR3 (or the thickness direction of the substrate SUB).
  • the bank patterns BNKP may be an inorganic layer including an inorganic material or an organic layer including an organic material.
  • the bank patterns BNKP may include a single-layer organic layer and/or a single-layer inorganic layer, but are not limited thereto.
  • the bank patterns BNKP may be provided in the form of a multilayer in which at least one organic layer and at least one inorganic layer are stacked.
  • the material of the bank patterns BNKP is not limited to the above-described embodiment, and according to one or more embodiments, the bank patterns BNKP may include a conductive material (or material).
  • bank patterns BNKP may be utilized as a reflective member.
  • first and second alignment electrodes ALE1 and ALE2 may be provided and/or formed on the bank patterns BNKP.
  • the first and second alignment electrodes ALE1 and ALE2 may be disposed on the same plane and have the same thickness in the third direction DR3.
  • the first alignment electrode ALE1 and the second alignment electrode ALE2 are provided on the via layer VIA and the corresponding bank pattern BNKP and may have the same thickness in the third direction DR3.
  • the first alignment electrode ALE1 and the second alignment electrode ALE2 may be formed simultaneously (eg, simultaneously) in the same process.
  • the first alignment electrode ALE1 may have a shape corresponding to the slope of the first bank pattern BNKP1 located below it
  • the second alignment electrode ALE2 may have a shape corresponding to the slope of the first bank pattern BNKP1 located below it. It may have a shape corresponding to the slope of the 2 bank pattern (BNKP2).
  • the first and second alignment electrodes ALE1 and ALE2 are used to direct the light emitted from the light emitting elements LD in the image display direction of the display device (e.g., the third direction). It may be constructed of a material that has a constant (or substantially uniform or uniform) reflectance.
  • the first and second alignment electrodes ALE1 and ALE2 may be made of a conductive material (or conductive material).
  • the conductive material may include an opaque metal suitable for reflecting light emitted from the light emitting elements LD in the image display direction (e.g., third direction DR3) of the display device.
  • opaque Metals include silver (Ag), magnesium (Mg), aluminum (Al), platinum (Pt), palladium (Pd), gold (Au), nickel (Ni), neodymium (Nd), iridium (Ir), and chromium. It may include metals such as (Cr), titanium (Ti), and alloys thereof.
  • the materials of the first and second alignment electrodes ALE1 and ALE2 are not limited to the above-described embodiment. According to the above embodiments, the first and second alignment electrodes ALE1 and ALE2 may include a transparent conductive material (or transparent material).
  • the transparent conductive material may include indium tin oxide ( indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnOx), indium gallium zinc oxide (IGZO), indium tin zinc oxide (indium tin zinc oxide, Conductive oxides such as ITZO), conductive polymers such as PEDOT (poly(3,4-ethylenedioxythiophene)), etc. may be included.
  • ITO indium tin oxide
  • IZO indium zinc oxide
  • ZnOx zinc oxide
  • IGZO indium gallium zinc oxide
  • PEDOT poly(3,4-ethylenedioxythiophene)
  • the first alignment electrode ALE1 may be electrically connected to the transistor T of the pixel circuit layer PCL through the first contact portion CNT1
  • the second alignment electrode ALE2 may be electrically connected to the transistor T of the pixel circuit layer PCL through the first contact portion CNT1. It may be electrically connected to the second power line PL2 of the pixel circuit layer PCL through the second contact part CNT2.
  • a first insulating layer INS1 may be provided and/or formed on the first and second alignment electrodes ALE1 and ALE2.
  • the first insulating layer INS1 may include an inorganic layer made of an inorganic material or an organic layer made of an organic material.
  • the first insulating layer INS1 may be made of an inorganic layer suitable for protecting the light emitting elements LD from the pixel circuit layer PCL.
  • the first insulating layer INS1 may include at least one of metal oxides such as silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), and aluminum oxide (AlOx). It is not limited.
  • the first insulating layer INS1 may be provided as a single layer or multiple layers.
  • the first insulating layer (INS1) is a distributed Bragg reflector in which first and second layers having different refractive indexes made of inorganic films are alternately laminated. Reflectors (DBR) structure may also be provided.
  • DBR Reflectors
  • a bank may be formed on the first insulating layer (INS1).
  • the bank BNK is formed between adjacent pixels PXL to surround the light emitting area EMA of the pixel PXL, and partitions the light emitting area EMA of the pixel PXL.
  • a membrane of justice can be formed.
  • light emitting elements LD may be supplied and aligned in the light emitting area EMA of the pixel PXL where the first insulating layer INS1 and the bank BNK are formed.
  • light-emitting elements LD are supplied (or input) to the light-emitting area EMA through an inkjet printing method, etc., and the light-emitting elements LD generate a predetermined signal applied to each of the alignment electrodes ALE.
  • the alignment electrodes ALE may be aligned by an electric field (or electric field) formed by (or an alignment signal).
  • the light emitting elements LD are connected to the first insulating layer INS1 between the first alignment electrode ALE1 on the first bank pattern BNP1 and the second alignment electrode ALE2 on the second bank pattern BNKP2. can be sorted on top.
  • each of the light emitting devices LD includes a first semiconductor layer (e.g., the first semiconductor layer 11 in FIG. 1) sequentially stacked in one direction perpendicular to the third direction DR3. , an active layer (e.g., the active layer 12 in FIG. 1), and a light-emitting laminate (or a light-emitting laminate pattern) including a second semiconductor layer (e.g., the second semiconductor layer 13 in FIG. 1).
  • the second semiconductor layer 13 may be located at the first end EP1 of each light-emitting device LD, and the first semiconductor layer 11 may be located at the second end EP1 of the light-emitting device LD. It may be located at the end (EP2).
  • the first and second pixel electrodes PE1 and PE2 may be disposed on both sides of the light emitting elements LD in the light emitting area EMA.
  • the first pixel electrode PE1 may be disposed on the first end EP1 of each light emitting device LD.
  • the first pixel electrode PE1 may be electrically connected to the first alignment electrode ALE1 through an opening in the first insulating layer INS1.
  • the second pixel electrode PE2 may be disposed on the second end EP2 of each light emitting device LD.
  • the second pixel electrode PE2 may be electrically connected to the second alignment electrode ALE2 through the partially opened first insulating layer INS1.
  • a first insulating pattern INP1 may be provided and/or formed under the light emitting elements LD.
  • the first insulating pattern INP1 is disposed on the first insulating layer INS1 and may fix the light emitting elements LD disposed between the first and second alignment electrodes ALE1 and ALE2.
  • the first pixel electrode PE1 and the second pixel electrode PE2 may be arranged to be spaced apart from each other on the light emitting elements LD.
  • the first pixel electrode PE1 and the second pixel electrode PE2 allow light emitted from each of the light emitting elements LD to be transmitted in an image display direction (for example, a third direction) of the display device without loss.
  • DR3 may be composed of various transparent conductive materials.
  • the first pixel electrode (PE1) and the second pixel electrode (PE2) are made of indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnOx), Contains at least one of various transparent conductive materials (or materials) including indium gallium zinc oxide (IGZO), indium tin zinc oxide (ITZO), etc., and has a desired light transmittance (e.g., a predetermined level).
  • first pixel electrode PE1 and the second pixel electrode PE2 may be configured to be substantially transparent or translucent to satisfy (light transmittance or transmittance).
  • the materials of the first pixel electrode PE1 and the second pixel electrode PE2 are not limited to the above-described embodiments.
  • the first pixel electrode PE1 and the second pixel electrode PE2 may be made of various opaque conductive materials (or various transparent conductive materials).
  • the first pixel electrode PE1 and the second pixel electrode PE2 may be formed as a single layer or multiple layers.
  • the first pixel electrode PE1 and the second pixel electrode PE2 may be provided and/or formed on the same layer. In one example, the first pixel electrode PE1 and the second pixel electrode PE2 are provided on the same plane and may be electrically separated from each other by a predetermined distance.
  • an organic transmission layer may be provided and/or formed on the first pixel electrode (PE1) and the second pixel electrode (PE2).
  • the organic transmission layer includes a first organic transmission layer (OPLa) disposed to overlap the first pixel electrode (PE1) and a second organic layer (OPLa) disposed to overlap the second pixel electrode (PE2). It may include a transparent layer (OPLb).
  • the organic transmission layer OPL may be disposed on the first pixel electrode PE1 and the second pixel electrode PE2 to cover both ends of the light emitting elements LD.
  • the first organic transmission layer OPLa may be disposed to cover the first end EP1 of each of the light emitting devices LD.
  • the second organic transmission layer OPLb may be disposed to cover the second end EP2 of each light emitting device LD.
  • the first and second ends EP1 and EP2 of the light emitting device LD may not directly contact the color conversion layer CCL, which will be described later, by the organic transmission layer OPL.
  • the organic transmission layer OPL is disposed to cover the first and second ends EP1 and EP2 of the light emitting devices LD, respectively, to cover the first and second ends EP1 and EP2 of the light emitting devices LD, respectively.
  • the color conversion layer (CCL) including color conversion particles (QD) directly contacts the second ends (EP1, EP2), the first and second ends (EP1, EP2) of the light emitting device (LD) Deterioration phenomenon that occurs can be prevented.
  • the organic transmission layer may include nanoscale light scatterers that have dispersibility in an organic solvent.
  • the light scattering body includes at least one of titanium oxide (TiO2), zirconium oxide (ZrO2), aluminum oxide (Al2O3), indium oxide (In2O3), zinc oxide (ZnO), and tin oxide (SnO2). can do.
  • the organic transmission layer includes a light scattering body, thereby allowing light emitted from the light emitting elements (LD) to be spread at a wide angle.
  • the organic transmission layer OPL may be formed to have a different thickness depending on the wavelength of light emitted from the light emitting elements LD. For example, when the light emitting devices (LD) emit blue light, the thickness of the organic transmission layer (OPL) is similar to that of the organic transmission layer (OPL) when the light emitting devices (LD) emit green light. ) may be thinner than the thickness of.
  • the thickness of the organic transmission layer may be about 1.5 ⁇ m or more and less than 2.5 ⁇ m.
  • a color conversion layer may be provided and/or formed on the organic transmission layer (OPL).
  • the color conversion layer (CCL) may be disposed on the organic transmission layer (OPL) within the emission area (EAM) of the pixel (PXL) surrounded by the bank (BNK). In one or more examples, the color conversion layer (CCL) may be located directly on the organic transmission layer (OPL), and may be located directly on the area excluding the first and second ends (EP1, EP2) of the light emitting device (LD). can be contacted.
  • the color conversion layer may include color conversion particles (QD) corresponding to a specific color.
  • the color conversion layer may include color conversion particles (QD) that convert first color light emitted from the light emitting elements (LD) into light of a second color (or a specific color).
  • the color conversion layer CCL of the pixel PXL converts the first color light emitted from the light emitting elements LD into second color light, for example, red light. It may include color conversion particles (QDs) of red quantum dots that convert to red.
  • the color conversion layer (CCL) of the corresponding pixel (PXL) converts the first color light emitted from the light emitting elements (LD) into the second color light, As an example, it may include green quantum dot color conversion particles (QDs) that convert to green light.
  • the color conversion layer (CCL) of the pixel (PXL) converts the first color light emitted from the light emitting elements (LD) into the second color light, As an example, it may include color conversion particles (QDs) of blue quantum dots that convert into blue light.
  • the pixel (PXL) when the pixel (PXL) is a blue pixel (or blue sub-pixel), light scattering particles (SCT) are used instead of the color conversion layer (CCL) including color conversion particles (QD).
  • a light scattering layer containing a light scattering layer may also be provided.
  • the pixel PXL when the pixel PXL is a blue pixel (or blue sub-pixel) and the light emitting elements LD emit blue light, the pixel PXL emits light containing light scattering particles (SCT). It may also include a scattering layer.
  • the light scattering layer described above may be omitted depending on the embodiment.
  • a transparent polymer when the pixel PXL is a blue pixel (or a blue sub-pixel), a transparent polymer may be provided instead of the color conversion layer CCL.
  • a capping layer may be disposed on the color conversion layer (CCL) and the bank (BNK).
  • the capping layer (CPL) is provided entirely (or entirely) in the pixel area (PXA) and may be directly disposed on the color conversion layer (CCL).
  • the capping layer (CPL) may be an inorganic film (or inorganic insulating film) containing an inorganic material.
  • the capping layer (CPL) may be made of silicon nitride (SiNx), silicon oxide (SiOx), silicon oxynitride (SiOxNy), or aluminum oxide (AlOx). It may contain at least one of metal oxides such as.
  • the capping layer (CPL) is located on the color conversion layer (CCL) and can protect the color conversion layer (CCL) by covering the color conversion layer (CCL).
  • the capping layer CPL may have a flat surface and alleviate steps caused by components disposed underneath the capping layer CPL.
  • the capping layer CPL may include an organic layer containing an organic material.
  • the capping layer CPL may be a common layer provided in common to the display area DA including the pixel area PXA, but is not limited thereto.
  • a color filter (CF) and a light blocking pattern (LBP) may be provided and/or formed on the capping layer (CPL).
  • a color filter (CF) can selectively transmit light of a specific color.
  • the color filter (CF) forms a light conversion pattern (LCP) together with the color conversion layer (CCL), and may include a color filter material that selectively transmits light of a specific color converted in the color conversion layer (CCL).
  • the color filter (CF) may include a red color filter, a green color filter, and a blue color filter.
  • the color filter CF described above may be provided on one side of the capping layer CPL to correspond to the color conversion layer CCL.
  • the light conversion pattern (LCP) including the color conversion layer (CCL) and the color filter (CF) may correspond to the light emitting area (EMA) of the pixel (PXL).
  • the light blocking pattern (LBP) may be located on one side of the capping layer (CPL) adjacent to the color filter (CF).
  • the light blocking pattern (LBP) may be located on one side of the capping layer (CPL) to correspond to the non-emission area (NEA).
  • the light blocking pattern (LBP) may correspond to the bank (BNK).
  • the light blocking pattern LBP may include a light blocking material that prevents light leakage defects in which light (or light) leaks between the pixel PXL and adjacent pixels PXL.
  • the light blocking pattern (LBP) may include a black matrix.
  • the light blocking pattern (LBP) can prevent color mixing of light emitted from each of the adjacent pixels (PXL).
  • a cover layer may be provided and/or formed on the light blocking pattern (LBP) and the color filter (CF).
  • the cover layer CVL may be an inorganic film (or an inorganic insulating film) containing an inorganic material or an organic film (or an organic insulating film) containing an organic material.
  • the cover layer (CVL) entirely covers the components located below the cover layer and can block external moisture or humidity from flowing into the light emitting elements (LD) and the light conversion pattern (LCP).
  • the cover layer CVL may be an organic layer provided entirely over the display area DA including the pixel area PXA using an inkjet printing method.
  • light emission efficiency can be improved by disposing a light conversion pattern (LCP) on the light emitting element (LD) and emitting light with excellent color reproduction through the light conversion pattern (LCP). .
  • LCP light conversion pattern
  • FIG. 6B is a cross-sectional view taken along line II to II' of FIG. 5 according to one or more embodiments.
  • a second insulating pattern INP2 may be disposed on the light emitting elements LD.
  • the second insulating pattern INP2 is disposed on top of the light emitting elements LD aligned between the first and second pixel electrodes PE1' and PE2' and includes the central area of the light emitting elements LD. It can be placed partially only at the top of the area.
  • the second insulating pattern INP2 may be formed integrally with the first insulating pattern INP1.
  • the second insulating pattern INP2 may be formed as a pattern that is separate and independent from the first insulating pattern INP1.
  • the first and second pixel electrodes PE1' and PE2' may be arranged to be spaced apart from each other based on the second insulating pattern INP2.
  • the first and second organic transmission layers overlap the first and second pixel electrodes (PE1' and PE2') and form both ends of the light emitting device (LD). They may be arranged to be spaced apart from each other based on the second insulating pattern INP2 to cover them.
  • the first organic transmission layer OPLa' may be formed to cover the first end EP1 of the light emitting device LD.
  • the second organic transmission layer OPLb' may be formed to cover the second end EP2 of the light emitting device LD.
  • the second insulating pattern INP2 is formed on the light-emitting element LD so that the light-emitting element LD deviates from the aligned position. You can prevent it from happening.
  • FIG. 6C is a cross-sectional view taken along line II to II' of FIG. 5 according to one or more embodiments.
  • the remaining components except for the first and second alignment electrodes ALE1' and ALE2' are the same as those shown in FIG. 6A, so the same reference numerals are used for the same or corresponding components. Redundant explanations are omitted.
  • the first and second alignment electrodes ALE1' and ALE2' may be arranged to be spaced apart from each other on the via layer VIA.
  • the first bank pattern (BNKP1) may be disposed on the first alignment electrode (ALE1'), and the second bank pattern (BNK2) may be disposed on the second alignment electrode (ALE2').
  • the first insulating layer INS1 may be disposed along the profile (or shape) of the first and second bank patterns BNKP1 and BNKP2.
  • FIG. 6D is a cross-sectional view taken along lines II to II′ of FIG. 5 according to one or more embodiments.
  • the remaining components except for the first bank pattern (BNKP1'), the second bank pattern (BNKP2'), and the bank (BNK') are the same as those shown in FIG. 6A, so the corresponding components are The same reference numbers are used and redundant descriptions are omitted.
  • the first bank pattern (BNKP1'), the first bank pattern (BNKP1), the second bank pattern (BNKP2), and the second bank pattern (BNKP2') are sequentially arranged in one direction to form a third It may protrude in direction DR3. Accordingly, a region of the first insulating layer (INS1), the first pixel electrode (PE1), and the first organic transmission layer (OPLa) disposed on the first bank pattern (BNKP1') extends in the third direction (DR3). may protrude.
  • One region of the first insulating layer (INS1), the second pixel electrode (PE2), and the second organic transmission layer (OPLb) disposed on the second bank pattern (BNKP2') protrudes in the third direction (DR3). You can.
  • the first insulating layer (INS1), the first pixel electrode (PE1), and the first organic transmission layer (OPLa) are shown to be sequentially disposed on the first bank pattern (BNKP1').
  • the first pixel electrode PE1 may not be disposed on the first bank pattern BNKP1'.
  • the bank BNK' may be arranged to cover the first bank pattern BNKP1' and the second bank pattern BNKP2'. In one or more examples, the bank BNK' may be arranged to overlap the first bank pattern BNKP1' and the second bank pattern BNKP2'.
  • FIG. 7a graphically shows the penetration depth of light passing through the organic layer.
  • FIG. 7B graphically shows the penetration depth of light passing through the organic transmission layer (OPL) shown in FIG. 5.
  • OPL organic transmission layer
  • FIG. 8A graphically shows the luminance retention rate according to the arrangement of the organic transmission layer (OPL) shown in FIG. 5.
  • FIG. 8B graphically shows the color conversion retention rate in the color conversion layer (CCL) according to the arrangement of the organic transmission layer (OPL) shown in FIG. 5.
  • the organic layer may include polyacrylate, but is not limited thereto.
  • the organic layer may be made of acrylic resin, epoxy resin, phenol resin, polyamide resin, polyimide resin, unsaturated polyester resin ( It may include at least one of unsaturated polyester resin, polyphenylene resin, polyphenylene sulfide resin, and benzocyclobutene (BCB).
  • an organic transmission layer (e.g., an organic transmission layer with a thickness of about 1.5 ⁇ m) is formed between a light-emitting device (e.g., the light-emitting device (LD) of FIG. 5) and a color conversion layer (e.g., the color conversion layer (CCL) of FIG. 5).
  • a light-emitting device e.g., the light-emitting device (LD) of FIG. 5
  • a color conversion layer e.g., the color conversion layer (CCL) of FIG. 5.
  • the organic transmissive layer (OPL) when the organic transmissive layer (OPL) is disposed on the light emitting device LD, the light transmittance of the light emitting device LD is lower than when the polyacrylic layer is disposed.
  • an organic transmission layer is disposed between the light emitting device (LD) and the color conversion layer (CCL) so that heat generated by light emitted from both ends of the light emitting device (LD) is transmitted to the color conversion layer (CCL). Transfer to CCL) can be reduced or prevented.
  • FIG. 8A shows the luminance retention rate according to the arrangement of the organic transmission layer (OPL) shown in FIG. 5.
  • Ref1 in FIG. 8A shows a decrease in luminance in the green pixel when the color conversion layer is in direct contact with the light emitting device.
  • Ex1 in FIG. 8A shows a decrease in luminance in the green pixel when an organic transmission layer (OPL) with a thickness of about 4 ⁇ m is disposed on the light emitting device (LD).
  • OPL organic transmission layer
  • the luminance reduction rate when the organic transmission layer (OPL) containing light diffusion particles is disposed on the light emitting device (LD) is the luminance decrease rate when the color conversion layer is in direct contact with the light emitting device. lower than
  • a decrease in luminance may be substantially reduced as light emitted from the light emitting device LD is diffused by light diffusion particles included in the organic transmission layer OPL.
  • FIG. 8B shows the color conversion retention rate in the color conversion layer (CCL) according to the arrangement of the organic transmission layer (OPL) shown in FIG. 5.
  • Ref2 in FIG. 8B represents the color conversion retention rate in the color conversion layer of the green pixel when the color conversion layer (CCL) is in direct contact with the light emitting device (LD).
  • Ex2 in FIG. 8B shows the color conversion retention rate of the color conversion layer (CCL) of the green pixel when the organic transmission layer (OPL) containing light diffusion particles is disposed on the light emitting device (LD).
  • the color conversion rate in the color conversion layer (CCL) is the color conversion layer (CCL) on the light emitting device (LD).
  • CCL may be higher than the color conversion rate in the color conversion layer in the case of direct contact.
  • the light emitting device (LD) and the color conversion layer (CCL) are spaced apart by the organic transmission layer (OPL) to improve deterioration at both ends of the light emitting device (LD), thereby improving the color conversion layer.
  • the color conversion rate in (CCL) can be relatively high.
  • FIGS 9 to 19 are cross-sectional views schematically illustrating a method of manufacturing the display element layer (DPL) of the pixel (PXL) according to one or more embodiments.
  • a pixel circuit layer (PCL) is formed on the substrate (SUB).
  • a first bank pattern (BNKP1) and a second bank pattern (BNKP2) spaced apart from each other are formed on the via layer (VIA) of the pixel circuit layer (PCL).
  • a first alignment electrode (ALE1) is formed on the first bank pattern (BNKP1), and a second alignment electrode (ALE2) is formed on the second bank pattern (BNKP2).
  • the first alignment electrode ALE1 and the second alignment electrode ALE2 may be formed through the same process, provided on the same layer, and may include the same material.
  • a first insulating layer INS1 is formed on the first and second alignment electrodes ALE1 and ALE2 and the via layer VIA.
  • the first insulating layer INS1 may be partially opened to expose one area of the first alignment electrode ALE1 and one area of the second alignment electrode ALE2.
  • the first insulating layer INS1 may be an inorganic film (or inorganic insulating film) containing an inorganic material.
  • an alignment signal corresponding to each of the first and second alignment electrodes ALE1 and ALE2 is applied to form the first alignment electrode ALE1.
  • the second alignment electrode (ALE2) form an electric field.
  • ink containing the light emitting elements LD is injected into the pixel area PXA of the pixel PXL using an inkjet printing method.
  • at least one inkjet nozzle is disposed on the second insulating layer INS2, and ink mixed with a plurality of light emitting elements LD is injected into the pixel area PXA of the pixel PXL through the inkjet nozzle. can do.
  • the method of inserting the light emitting elements LD into the pixel area PXA is not limited to the above-described embodiment, and the method of inserting the light emitting elements LD may be changed in various ways.
  • the light emitting elements LD when the light emitting elements LD are input into the pixel area PXA, they are placed on the first insulating layer INS1 between the first alignment electrode ALE1 and the second alignment electrode ALE2. Self-alignment of light emitting elements (LD) can be induced.
  • an insulating material layer may be formed on the entire surface of the light emitting area (EMA).
  • the insulating material layer may be applied (or coated) on the light emitting elements LD.
  • the insulating material layer may include an insulating material having viscosity (eg, appropriate viscosity).
  • the first insulating pattern INP1 can be formed through a front exposure process.
  • the first insulating pattern INP1 is configured to prevent the light emitting elements LD from being separated during the process of removing the solvent on the first insulating layer INS1 after the light emitting elements LD are self-aligned. ) can be fixed.
  • a gap VD may be formed between the first insulating layer INS1 and the light emitting device LD before forming the first insulating pattern INP1.
  • the void VD may be filled during the process of forming the first insulating pattern INP1. Accordingly, the light emitting device LD can be supported more stably.
  • a bank is formed on the first insulating layer (INS1).
  • the first insulating layer INS1 may be formed on the first insulating layer INS1 in the non-emission area NEA.
  • the bank BNK may be formed immediately after the first insulating layer INS1 is disposed. In one or more examples, the bank BNK may be formed after the light emitting element LD is sprayed and aligned in the light emitting area EMA.
  • the conductive layer (CDL) can be entirely applied on the first insulating layer (INS1) and the light emitting device (LD) in the light emitting area (EMA).
  • the conductive layer (CDL) may be comprised of various transparent conductive materials.
  • the conductive layer (CDL) may be composed of transparent conductive oxide.
  • the organic transmission layer (OPL) is applied entirely on the conductive layer (CDL).
  • OPL organic transparent layer
  • the coating layer (CTL) is applied entirely on the organic transmission layer (OPL), and a portion of the coating layer (CTL), the conductive layer (CDL), and the organic transmission layer are formed using a patterning and etching process. Part of the layer (OPL) can be removed.
  • CTL coating layer
  • a portion of the conductive layer (CDL) is removed through the above process, thereby forming an electrically separated first pixel electrode (PE1) and a second pixel electrode (PE2).
  • a method of removing one region of the conductive layer (CDL) may include a wet etching method.
  • a portion of the organic transmission layer (OPL) is removed through the process, thereby forming the first organic transmission layer (OPLa) and the second organic transmission layer (OPLb).
  • a color conversion layer is formed in the space surrounded by the bank (BNK).
  • the color conversion layer may be formed by vapor deposition or inkjet, but is not limited thereto.
  • light emitted from the first and second ends EP1 and EP2 of the light emitting device LD passes through the organic transmission layer OPL along the third direction DR3 and passes through the color conversion layer. (CCL).
  • Light emitted from the first and second ends EP1 and EP2 of the light emitting device LD may be diffused by light diffusion particles included in the organic transmission layer OPL and transmitted to the color conversion layer CCL. .
  • a capping layer (CPL), a light blocking pattern (LBP), and a cover layer (CVL) may be formed on the color conversion layer (CCL).
  • 20 to 25 are cross-sectional views schematically illustrating another method of manufacturing a display element layer (DPL) of a pixel according to one or more embodiments.
  • DPL display element layer
  • a gap (VD) is formed between the first insulating layer (INS1) and the light emitting device (LD). It can be.
  • the first insulating pattern (INP1) and the second insulating pattern (INP2) are formed by applying an insulating material on the light emitting device (LD) and the first insulating layer (INS1) and then using a mask to perform a photolithography process.
  • the first insulating pattern (INP1) and the second insulating pattern (INP2) can be formed through .
  • a bank is formed on the first insulating layer (INS1).
  • the bank BNK may be formed on the first insulating layer INS1 in the non-emission area NEA.
  • the conductive layer (CDL') may be entirely applied on the first insulating layer (INS1) and the second insulating pattern (INP2) on the light emitting area (EMA).
  • the conductive layer CDL' may be disposed according to the profile (or shape) of the first insulating layer INS1 and the second insulating pattern INP2.
  • the organic transmission layer (OPL') may be entirely disposed on the conductive layer (CDL').
  • the coating layer (CTL') is applied entirely on the organic transmission layer (OPL), and the coating layer (CTL') and conductive layer (CDL) are formed by patterning and etching processes using a first mask. ') and part of the organic transmission layer (OPL') may be removed.
  • a portion of the conductive layer CDL' is removed through the above process, thereby forming an electrically separated first pixel electrode PE1' and a second pixel electrode PE2'.
  • a portion of the organic transmission layer (OPL') is removed through the above process, thereby forming the first organic transmission layer (OPLa') and the second organic transmission layer (OPLb').
  • an organic transmission layer eg, the organic transmission layer (OPL) of FIG. 6A
  • OPL organic transmission layer
  • the pixel PXL includes a first pixel PXL1 emitting red light, a second pixel PXL2 emitting green light, and a third pixel PXL3 emitting blue light. It can be included.
  • the light emitting area (EMA) of the first pixel (PXL1) contains red quantum dot color conversion particles (e.g., FIG.
  • a color conversion layer e.g, color conversion layer (CCL) of FIG. 6A) including color conversion particles (QDs) of FIG. 6A may be disposed.
  • a color conversion layer (CCL) containing green quantum dot color conversion particles (QD) that emits green light emitted from the second light emitting element (LD2) is provided in the light emitting area (EMA) of the second pixel (PXL2). can be placed.
  • color conversion particles (QDs) of blue quantum dots that convert the light emitted from the third light emitting element (LD) into blue light are placed in the light emitting area (EMA) of the third pixel (PXL3).
  • a color conversion layer (CCL) including a color conversion layer (CCL) may be disposed.
  • the light emitting area EMA of the third pixel PXL3 includes color conversion particles (QDs) of blue quantum dots.
  • Light scattering particles eg, light scattering particles (SCT) in FIG. 6A
  • SCT light scattering particles
  • FIGS. 26A and 26B are cross-sectional views illustrating a method of forming the organic transmission layer (OPL) shown in FIG. 6A according to one or more embodiments.
  • OPL organic transmission layer
  • the organic transmission layers (OPL1, OPL2, and OPL3) may be sprayed onto the light emitting area (EMA) of each of the pixel (PXL1), the second pixel (PXL2), and the third pixel (PXL3) using an ink-jet method. .
  • the organic transmission layer (OPL1, OPL2, OPL3) is in the form of an organic solvent containing light diffusion particles in the light emitting area (EMA) can be sprayed.
  • the thickness of the organic transmission layers (OPL1, OPL2, OPL3) sprayed on the light emitting area (EMA) of each of the first, second, and third pixels (PXL1, PXL2, and PXL3) may be the same. You can.
  • the thickness of the organic transmission layers OPL1, OPL2, and OPL3 sprayed on the light emitting area EMA may be different.
  • the thickness of the organic transmission layer OPL1 distributed in the emission area EMA of the first pixel PXL1 is greater than the thickness of the organic transmission layer OPL2 distributed in the emission area EMA of the second pixel PXL2. It may be thicker than the thickness.
  • FIGS. 27A-27D are cross-sectional views illustrating a method of forming the organic transmission layer (OPL) shown in FIG. 6A according to one or more embodiments.
  • OPL organic transmission layer
  • the first pixel (PXL1), the second pixel (PXL2), and the third pixel (PXL3) include first and second alignment electrodes (ALE1, ALE2) and a first insulating layer ( After INS1) is formed, the first bank (BNK1) may be formed.
  • the first bank BNK1 may be a defining layer that partitions the first pixel PXL1, the second pixel PXL2, and the third pixel PXL3.
  • the conductive layer CDL may be disposed.
  • the organic transmission layers OPL1, OPL2, OPL3 can be patterned to avoid the non-emission area (NEA) of each pixel and overlap the emissive area (EMA). .
  • the organic transmission layers OPL1, OPL2, and OPL3 may be patterned simultaneously (eg, simultaneously) to overlap the emission areas EMA of the first, second, and third pixels PXL1, PXL2, and PXL3.
  • the organic transmission layers (OPL1 and OPL2) may be simultaneously patterned to overlap the light emitting area (EMA).
  • the third pixel (PXL3) emitting blue light is converted to a color conversion layer (e.g., the color conversion layer of FIG. 6A) in a subsequent process as the third light emitting element (LD3) emits blue light. (CCL)) and may include a light scattering layer including light scattering particles (e.g., light scattering particles (SCT) of FIG. 6A). Therefore, since deterioration does not occur at both ends of the light emitting device (LD) due to contact between the light emitting device (LD) and the color conversion layer (CCL), there is no need to dispose an organic transmission layer to prevent the deterioration phenomenon.
  • the organic transmission layers OPL1 and OPL2 may be formed through patterning only in the first and second pixels PXL1 and PXL2, respectively, excluding the third pixel PXL3.
  • the second bank BNK2 may be disposed on the first bank BNK1.
  • the second bank BNK2 may be disposed on the first bank BNK1.
  • the height of the first bank (BNK1) may be formed to a height for patterning the organic transmission layers (OPL1, OPL2, and OPL3) to overlap the light emitting area (EMA).
  • the height of the first bank (BNK1) may be similar to the height of the first and second bank patterns (BNKP1 and BNKP2).
  • the second bank BNK2 may be a structure that ultimately defines the light emitting area EMA.
  • the color conversion layer eg, color conversion layer (CCL) in FIG. 5
  • EMA light emitting area
  • the second bank (BNK2) may be formed of the same material as the first bank (BNK1).
  • the combined shape of the first bank (BNK1) and the second bank (BNK2) may be the same as the shape of the bank (BNK) shown in FIG. 26A.
  • FIGS. 28A and 28B are cross-sectional views illustrating a method of forming the organic transmission layer (OPL) shown in FIG. 6A according to one or more embodiments.
  • OPL organic transmission layer
  • the first pixel (PXL1), the second pixel (PXL2), and the third pixel (PXL3) have first and second alignment electrodes (ALE1, ALE2) and a first insulating layer (INS1).
  • the first bank BNK1' may be formed to overlap the non-emission area NEA.
  • the first bank BNK1' is formed to overlap the emission area EMA of the first pixel PXL1, the second pixel PXL2, and the third pixel PXL3.
  • a conductive layer (CDL) may be disposed on the insulating layer (INS1).
  • the height of the first bank BNK1' may be similar to the heights of the first and second bank patterns BNKP1 and BNKP2.
  • the organic transmission layer is formed to cover the first bank (BNK1) and the conductive layer (CDL) of each pixel. ”) can be deployed across the board.
  • light diffusion particles are used to cover the conductive layer (CDL) and the first bank (BNK1') formed in each of the first pixel (PXL1), the second pixel (PXL2), and the third pixel (PXL3).
  • An organic transmission layer (OPL) may be formed by entirely applying and curing an organic solvent containing an organic solvent.
  • the organic solvent containing the light diffusion particles may correspond to an organic photoresist material.
  • the organic transmission layer may be disposed on the first bank (BNK1').
  • the second bank (BNK2') may be formed to overlap the first bank (BNK1').
  • the second bank BNK2' may be a structure that ultimately defines the light emitting area EMA.
  • the color conversion layer eg, color conversion layer (CCL) in FIG. 5
  • EMA light emitting area
  • the second bank (BNK2') may be formed of the same material as the first bank (BNK1').

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Abstract

본 발명의 표시 장치는 기판; 상기 기판 상에서, 발광 영역 및 비발광 영역을 포함하는 화소를 포함하고, 상기 화소는, 상기 발광 영역에서의 발광 소자, 상기 발광 소자는 제1 단부 및 제2 단부를 포함함; 상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 화소 전극; 상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 화소 전극; 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 덮는 유기 투과층, 상기 유기 투과층은 광 확산 입자를 포함함; 및 상기 유기 투과층 상의 컬러 변환층을 포함하고, 상기 컬러 변환층은 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자들을 포함할 수 있다.

Description

표시 장치 및 이의 제조 방법
본 발명은 표시 장치 및 이의 제조 방법에 관한 것이다.
최근 정보 디스플레이에 관한 관심이 고조됨에 따라, 표시 장치에 대한 연구 개발이 지속적으로 이루어지고 있다.
본 발명의 일 목적은 신뢰성을 향상시킬 수 있는 표시 장치 및 그의 제조 방법을 제공하는 데 목적이 있다.
또한, 본 발명은 마스크 수를 줄여 비교적 단순한 제조 공정을 가지며 제조 비용을 절감할 수 있는 표시 장치 및 이의 제조 방법을 제공하는데 목적이 있다.
다만, 본 발명의 목적들 및 특징들은 상술한 목적들 및 특징들로 한정되는 것이 아니며, 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
본 발명의 실시예들에 의한 표시 장치는 기판; 및 상기 기판 상에서, 발광 영역 및 비발광 영역을 포함하는 화소를 포함하고, 상기 화소는, 상기 발광 영역에서의 발광 소자, 상기 발광 소자는 제1 단부 및 제2 단부를 포함함; 상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 화소 전극; 상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 화소 전극; 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 덮는 유기 투과층, 상기 유기 투과층은 광 확산 입자를 포함함; 및 상기 유기 투과층 상의 컬러 변환층을 포함하고, 상기 컬러 변환층은 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자들을 포함할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층의 두께는 상기 발광 소자로부터 방출되는 광의 파장에 기초할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층의 상기 광 확산 입자는 유기 용매 내에서 분산성을 갖는 광 산란체를 포함할 수 있다.
하나 이상의 실시예들에 따른, 상기 광 산란체는 산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 또는 산화 주석(SnO2) 중 적어도 하나를 포함할 수 있다.
하나 이상의 실시예들에 따른, 표시 장치는 상기 유기 투과층과 상기 컬러 변환층 사이의 코팅층을 더 포함할 수 있다.
하나 이상의 실시예들에 따른, 표시 장치는 상기 발광 소자와 전기적으로 연결된 트랜지스터 및 전원 배선을 포함한 화소 회로층; 상기 발광 영역에서 상기 화소 회로층 상에서 서로 이격된 제1 뱅크 패턴 및 제2 뱅크 패턴; 상기 제1 뱅크 패턴 상에서, 상기 트랜지스터와 전기적으로 연결된 제1 정렬 전극; 상기 제2 뱅크 패턴 상에서, 상기 전원 배선과 전기적으로 연결된 제2 정렬 전극; 및 상기 제1 정렬 전극 및 상기 제2 정렬 전극 상의 절연층을 더 포함하고, 상기 발광 소자는 상기 절연층 상에서, 평면 상에서 볼 때 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치될 수 있다.
하나 이상의 실시예들에 따른, 표시 장치는 상기 절연층과 상기 발광 소자 사이에 제1 절연 패턴을 더 포함할 수 있다.
하나 이상의 실시예들에 따른, 표시 장치는 상기 발광 소자 상의 제2 절연 패턴, 상기 발광 소자의 제1 단부 및 제2 단부는 상기 제2 절연 패턴으로부터 노출될 수 있다.
하나 이상의 실시예들에 따른, 상기 화소는 적색 광을 방출하는 제1 화소 및 녹색 광을 방출하는 제2 화소를 포함할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층은 상기 제1 화소의 제1 유기 투과층 및 상기 제2 화소의 제2 유기 투과층을 포함하고, 상기 제1 유기 투과층의 두께는 상기 제2 유기 투과층의 두께보다 얇을 수 있다.
하나 이상의 실시예들에 따른, 상기 컬러 변환층은, 상기 제1 화소에서, 상기 제1 화소의 상기 발광 소자에서 방출되는 광을 상기 적색의 광으로 변환하는 적색 색 변환 입자를 포함하는 제1 컬러 변환층; 및 상기 제2 화소에서, 상기 제2 화소의 상기 발광 소자에서 방출되는 광을 상기 녹색의 광으로 변환하는 녹색 색 변환 입자를 포함하는 제2 컬러 변환층을 포함할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층의 두께는 1.5㎛ 이상 2.5㎛ 미만일 수 있다.
하나 이상의 실시예들에 따른 표시 장치는 기판; 상기 기판 상에서, 발광 영역 및 비발광 영역을 포함하는 화소를 포함하고, 상기 화소는, 상기 기판 상의 트랜지스터 및 전원 배선을 포함하는 화소 회로층; 상기 트랜지스터 및 상기 전원 배선 상의 비아층; 상기 비아층 상에서, 서로 이격된 제1 정렬 전극 및 제2 정렬 전극; 상기 제1 정렬 전극 상의 제1 뱅크 패턴; 상기 제2 정렬 전극 상의 제2 뱅크 패턴; 상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴 상의 절연층; 상기 절연층 상에서, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 위치하고, 길이 방향으로 제1 단부 및 제2 단부를 포함하는 발광 소자; 상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 화소 전극; 상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 화소 전극; 상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 덮는 유기 투과층, 상기 유기 투과층은 광 확산 입자를 포함함; 및 상기 유기 투과층 상의 컬러 변환층 상기 컬러 변환층은 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자들을 포함할 수 있다.
하나 이상의 실시예들에 따른 표시 장치의 제조 방법은 기판 상에 발광 영역과 비발광 영역을 포함하는 화소를 형성하는 단계를 포함하고, 상기 화소를 형성하는 단계는, 상기 기판 상에 서로 이격된 제1 정렬 전극 및 제2 정렬 전극을 형성하는 단계; 상기 기판 상의 절연층, 상기 제1 정렬 전극, 및 상기 제2 정렬 전극을 형성하는 단계; 상기 절연층 상에 상기 발광 영역과 상기 비발광 영역을 정의하는 제1 뱅크를 형성하는 단계; 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 형성되는 전계를 이용하여 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 절연층 상에 발광 소자를 정렬하는 단계; 상기 발광 소자 및 상기 절연층 상에 도전층을 형성하는 단계; 상기 도전층 상에 광 확산 입자를 포함하는 유기 투과층을 형성하는 단계; 상기 유기 투과층 상에 코팅층을 형성하는 단계; 상기 도전층의 일부를 노출하기 위해 제1 마스크를 이용하여 상기 유기 투과층 및 상기 코팅층의 일부를 제거하는 단계; 상기 노출된 도전층을 제거하고, 상기 발광 소자의 일 단부에 전기적으로 연결되는 제1 화소 전극 및 상기 발광 소자의 타 단부에 전기적으로 연결되는 제2 화소 전극을 형성하는 단계; 및 상기 유기 투과층에 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자를을 포함하는 컬러 변환층을 형성하는 단계를 포함할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층을 형성하는 단계는, 상기 발광 영역에 상기 광 확산 입자를 포함하는 유기 용매를 분사할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층을 형성하는 단계는, 상기 비발광 영역을 회피하여 상기 발광 영역에 중첩하도록 상기 유기 투과층을 패터닝할 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층을 형성하는 단계는, 상기 발광 영역 및 상기 비발광 영역에 상기 광 확산 입자를 포함하는 유기 용매를 도포하고, 전면 노광을 수행하는 단계를 포함하고, 상기 유기 투과층은 상기 발광 영역 및 상기 제1 뱅크 상에 놓일 수 있다.
하나 이상의 실시예들에 따른, 상기 유기 투과층을 형성하는 단계는, 상기 유기 발광층 형성 후 상기 제1 뱅크 상에 제2 뱅크를 형성하는 단계를 더 포함할 수 있다.
하나 이상의 실시예들에 따른 상기 유기 투과층의 두께는 상기 발광 소자로부터 방출되는 광의 파장에 기초할 수 있다.
하나 이상의 실시예들에 따른 상기 유기 투과층의 상기 광 확산 입자는 유기 용매 내에서 분산성을 갖는 광 산란체를 포함할 수 있다.
본 발명의 일 실시예에 따르면 발광 소자 상에 광 확산 입자를 포함하는 유기 투과층을 배치하여 발광 소자의 양 단에서 발생하는 열화를 방지할 수 있다.
또한, 발광 소자와 컬러 변환층 사이에 유기 투과층을 배치하는 공정에서 잉크젯 방식 또는 전면 노광 방식을 사용하는 경우 별도의 마스크가 요구되지 않으므로 공정 간소화 및 이를 통한 비용 절감 측면의 효과가 있다.
다만, 본 발명의 효과, 목적, 및 특징은 상술한 효과에 한정되는 것이 아니며, 본 발명의 효과, 목적 및 특징으로부터 벗어나지 않는 범위에서 다양하게 확장될 수 있을 것이다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 발광 소자를 개략적으로 도시한 사시도이다.
도 2는 도 1의 발광 소자의 단면도이다.
도 3은 본 발명의 하나 이상의 실시예들에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 4는 도 3에 도시된 화소에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
도 5는 도 3에 도시된 화소를 개략적으로 도시한 평면도이다.
도 6a는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ' 선에 따른 단면도이다.
도 6b 내지 도 6d는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ' 선에 따른 단면도이다.
도 7a는 유기막층을 통과하는 광의 침투 깊이를 그래프로 나타낸다.
도 7b는 도 5에 도시된 유기 투과층을 통과하는 광의 침투 깊이(penetration depth)를 그래프로 나타낸다.
도 8a는 도 5에 도시된 유기 투과층의 배치에 따른 휘도 유지율을 그래프로 나타낸다.
도 8b는 도 5에 도시된 유기 투과층의 배치에 따른 컬러 변환층에서의 컬러 변환 유지율을 그래프로 나타낸다.
도 9 내지 도 19는 하나 이상의 실시예들에 따른 화소의 표시 소자층의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
도 20 내지 도 25는 하나 이상의 실시예들에 따른 화소의 표시 소자층의 다른 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
도 26a 및 도 26b는 하나 이상의 실시예들에 따른 도 6A에 도시된 유기 투과층을 형성하는 방법을 나타내는 단면도들이다.
도 27a 내지 도 27d는 하나 이상의 실시예들에 따른 도 6A에 도시된 유기 투과층을 형성하는 방법을 나타내는 단면도들이다.
도 28a 및 도 28b는 하나 이상의 실시예들에 따른 도 6A에 도시된 유기 투과층을 형성하는 방법을 나타내는 단면도들이다.
이하, 첨부한 도면들을 참조하여, 본 발명의 바람직한 실시예를 보다 상세하게 설명하고자 한다. 도면상의 동일한 구성요소에 대해서는 동일한 참조부호를 사용하고 동일한 구성요소에 대해서 중복된 설명은 생략한다.
도 1은 본 발명의 하나 이상의 실시예들에 따른 발광 소자(LD)를 개략적으로 도시한 사시도이며, 도 2는 도 1의 발광 소자(LD)의 단면도이다.
하나 이상의 실시예들에 있어서, 발광 소자(LD)의 종류 및/또는 형상이 도 1 및 도 2에 도시된 실시예들에 한정되지는 않는다.
도 1 및 도 2를 참조하면, 발광 소자(LD)는 제1 반도체층(11), 제2 반도체층(13), 제1 및 제2 반도체층들(11, 13) 사이에 개재된 활성층(12)을 포함할 수 있다. 일 예로, 발광 소자(LD)는 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)이 순차적으로 적층된 발광 적층체(또는 적층 패턴)로 구현할 수 있다.
발광 소자(LD)는 일 방향으로 연장된 형상으로 제공될 수 있다. 발광 소자(LD)의 연장 방향을 길이 방향이라고 하면, 발광 소자(LD)는 길이 방향을 따라 제1 단부(EP1)와 제2 단부(EP2)를 포함할 수 있다. 발광 소자(LD)의 제1 단부(EP1)에는 제1 반도체층(11)과 제2 반도체층(13) 중 하나의 반도체층이 위치할 수 있고, 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)과 제2 반도체층(13) 중 나머지 반도체층이 위치할 수 있다. 일 예로, 발광 소자(LD)의 제1 단부(EP1)에는 제2 반도체층(13)이 위치할 수 있고, 해당 발광 소자(LD)의 제2 단부(EP2)에는 제1 반도체층(11)이 위치할 수 있다.
발광 소자(LD)는 다양한 형상으로 제공될 수 있다. 일 예로, 발광 소자(LD)는 도 1에 도시된 바와 같이 길이 방향으로 긴(또는 종횡비가 1보다 큰) 로드 형상(rod-like shape), 바 형상(bar-like shape), 또는 기둥 형상을 가질 수 있다. 다른 예로, 발광 소자(LD)는 길이 방향으로 짧은(또는 종횡비가 1보다 작은) 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다. 또 다른 예로, 발광 소자(LD)는 종횡비가 1인 로드 형상, 바 형상, 또는 기둥 형상을 가질 수 있다.
이러한 발광 소자(LD)는 일 예로 나노 스케일(nano scale)(또는 나노 미터) 내지 마이크로 스케일(micro scale)(또는 마이크로 미터) 정도의 직경(D) 및/또는 길이(L)를 가질 정도로 초소형으로 제작된 발광 다이오드(light emitting diode, LED)를 포함할 수 있다.
발광 소자(LD)가 길이 방향으로 긴(즉, 종횡비가 1보다 큰) 경우, 발광 소자(LD)의 직경(D)은 약 0.5㎛ 내지 6㎛ 정도일 수 있으며, 그 길이(L)는 약 1㎛ 내지 10㎛ 정도일 수 있다. 다만, 발광 소자(LD)의 직경(D) 및 길이(L)가 이에 한정되는 것은 아니며, 발광 소자(LD)가 적용되는 조명 장치 또는 자발광 표시 장치의 요구 조건(또는 설계 조건)에 부합되도록 발광 소자(LD)의 크기가 변경될 수 있다.
제1 반도체층(11)은 일 예로 적어도 하나의 n형 반도체층을 포함할 수 있다. 예를 들어, 제1 반도체층(11)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 어느 하나의 반도체 재료를 포함하며, Si, Ge, Sn 등과 같은 제1 도전성의 도펀트(또는 n형 도펀트)가 도핑된 n형 반도체층일 수 있다. 다만, 제1 반도체층(11)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질로 제1 반도체층(11)을 구성할 수 있다. 제1 반도체층(11)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)과 접촉하는 상부 면과 외부로 노출된 하부 면을 포함할 수 있다. 제1 반도체층(11)의 하부 면은 발광 소자(LD)의 일 단부(또는 하 단부)일 수 있다.
활성층(12)은 제1 반도체층(11) 상에 배치되며, 단일 또는 다중 양자 우물(quantum wells) 구조로 형성될 수 있다. 일 예로, 활성층(12)이 다중 양자 우물 구조로 형성되는 경우, 상기 활성층(12)은 장벽층(barrier layer), 스트레인 강화층(strain reinforcing layer), 및 웰층(well layer)이 하나의 유닛으로 주기적으로 반복 적층될 수 있다. 스트레인 강화층은 장벽층보다 더 작은 격자 상수를 가져 웰층에 인가되는 스트레인, 일 예로, 압축 스트레인을 더 강화할 수 있다. 다만, 활성층(12)의 구조가 상술한 실시예에 한정되는 것은 아니다.
활성층(12)은 약 400nm 내지 900nm의 파장을 갖는 광을 방출할 수 있으며, 이중 헤테로 구조(double hetero structure)를 사용할 수 있다. 하나 이상의 실시예들에서, 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 상부 및/또는 하부에는 도전성의 도펀트가 도핑된 클래드층(clad layer)(미도시)이 형성될 수도 있다. 일 예로, 클래드층은 AlGaN층 또는 InAlGaN층으로 형성될 수 있다. 하나 이상의 실시예들에 따라, AlGaN, InAlGaN 등의 물질이 활성층(12)을 형성하는 데에 이용될 수 있으며, 이 외에도 다양한 물질이 활성층(12)을 구성할 수 있다. 활성층(12)은 제1 반도체층(11)과 접촉하는 제1 면 및 제2 반도체층(13)과 접촉하는 제2 면을 포함할 수 있다.
발광 소자(LD)의 양 단부에 소정 전압 이상의 전계를 인가하게 되면, 활성층(12)에서 전자-정공 쌍이 결합하면서 발광 소자(LD)가 발광하게 된다. 이러한 원리를 이용하여 발광 소자(LD)의 발광을 제어함으로써, 발광 소자(LD)를 표시 장치의 화소를 비롯한 다양한 발광 장치의 광원(예: 발광원)으로 이용할 수 있다.
제2 반도체층(13)은 활성층(12)의 제2 면 상에 배치되며, 제1 반도체층(11)과 상이한 타입의 반도체층을 포함할 수 있다. 일 예로, 제2 반도체층(13)은 적어도 하나의 p형 반도체층을 포함할 수 있다. 예를 들어, 제2 반도체층(13)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN 중 적어도 하나의 반도체 재료를 포함하며, Mg, Zn, Ca, Sr, Ba 등과 같은 제2 도전성의 도펀트(또는 p형 도펀트)가 도핑된 p형 반도체층을 포함할 수 있다. 다만, 제2 반도체층(13)을 구성하는 물질이 이에 한정되는 것은 아니며, 이 외에도 다양한 물질이 제2 반도체층(13)을 구성할 수 있다. 제2 반도체층(13)은 발광 소자(LD)의 길이 방향을 따라 활성층(12)의 제2 면과 접촉하는 하부 면과 외부로 노출된 상부 면을 포함할 수 있다. 여기서, 제2 반도체층(13)의 상부 면은 발광 소자(LD)의 타 단부(또는 상 단부)일 수 있다.
하나 이상의 실시예들에 있어서, 제1 반도체층(11)과 제2 반도체층(13)은 발광 소자(LD)의 길이 방향으로 서로 상이한 두께를 가질 수 있다. 일 예로, 발광 소자(LD)의 길이 방향을 따라 제1 반도체층(11)이 제2 반도체층(13)보다 상대적으로 두꺼운 두께를 가질 수 있다. 이에 따라, 발광 소자(LD)의 활성층(12)은 제1 반도체층(11)의 하부 면보다 제2 반도체층(13)의 상부 면에 더 인접하게 위치할 수 있다.
제1 반도체층(11)과 제2 반도체층(13)이 각각 하나의 층으로 구성된 것으로 도시하고 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 있어서, 활성층(12)의 물질에 따라 제1 반도체층(11)과 제2 반도체층(13) 각각은 적어도 하나 이상의 층들, 일 예로 클래드층 및/또는 TSBR(tensile strain barrier reducing) 층을 더 포함할 수도 있다. TSBR 층은 격자 구조가 다른 반도체층들 사이에 배치되어 격자 상수(lattice constant) 차이를 줄이기 위한 완충 역할을 하는 스트레인(strain) 완화층일 수 있다. TSBR 층은 p-GaInP, p-AlInP, p-AlGaInP 등과 같은 p형 반도체층으로 구성될 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에 따라, 발광 소자(LD)는 상술한 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 외에도 상기 제2 반도체층(13) 상부에 배치되는 컨택 전극(미도시, 이하 '제1 컨택 전극' 이라 함)을 더 포함할 수도 있다. 또한, 하나 이상의 실시예들에 따라, 제1 반도체층(11)의 일 단에 배치되는 하나의 다른 컨택 전극(이하 '제2 컨택 전극'이라 함)을 더 포함할 수도 있다.
제1 및 제2 컨택 전극들 각각은 오믹(ohmic) 컨택 전극일 수 있으나, 본 발명이 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 및 제2 컨택 전극들은 쇼트키(schottky) 컨택 전극일 수 있다. 제1 및 제2 컨택 전극들은 도전성 물질을 포함할 수 있다. 예를 들어, 제1 및 제2 컨택 전극들은, 크롬(Cr), 타이타늄(Ti), 알루미늄(Al), 금(Au), 니켈(Ni), 및 이들의 산화물 또는 합금 등을 단독 또는 혼합하여 사용한 불투명 금속을 포함할 수 있으나, 이에 한정되지 않는다. 하나 이상의 실시예들에 따라, 제1 및 제2 컨택 전극들은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 투명 도전성 산화물을 포함할 수도 있다. 여기서, 아연 산화물(ZnOx)은 산화 아연(ZnO), 및/또는 과산화아연(ZnO2)일 수 있다.
제1 및 제2 컨택 전극들에 포함된 물질은 서로 동일하거나 상이할 수 있다. 제1 및 제2 컨택 전극들은 실질적으로 투명 또는 반투명할 수 있다. 이에 따라, 발광 소자(LD)에서 생성된 광은 제1 및 제2 컨택 전극들 각각을 투과하여 발광 소자(LD)의 외부로 방출될 수 있다. 실시예에 따라, 발광 소자(LD)에서 생성된 광이 제1 및 제2 컨택 전극들을 투과하지 않고 상기 발광 소자(LD)의 양 단부를 제외한 영역을 통해 상기 발광 소자(LD)의 외부로 방출되는 경우 상기 제1 및 제2 컨택 전극들은 불투명 금속을 포함할 수도 있다.
하나 이상의 실시예들에 있어서, 발광 소자(LD)는 절연막(14)(또는 절연 피막)을 더 포함할 수 있다. 다만, 실시예에 따라, 절연막(14)은 생략될 수도 있으며, 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 중 일부만을 덮도록 제공될 수도 있다.
절연막(14)은, 활성층(12)이 제1 및 제2 반도체층들(11, 13) 외의 전도성 물질과 접촉하여 발생할 수 있는 전기적 단락을 방지할 수 있다. 또한, 절연막(14)은 발광 소자(LD)의 표면 결함을 줄이거나 최소화하여 발광 소자(LD)의 수명 및 발광 효율을 향상시킬 수 있다. 또한, 복수의 발광 소자들(LD)이 밀접하게 배치되는 경우, 절연막(14)은 발광 소자들(LD) 사이에서 발생할 수 있는 원치 않은 단락을 방지할 수 있다. 활성층(12)이 외부의 전도성 물질과 단락이 발생하는 것을 방지할 수 있다면, 절연막(14)의 구비 여부가 한정되지는 않는다.
절연막(14)은 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13)을 포함한 발광 적층체의 외주면(예: 외주 또는 원주 표면)을 전체적으로 둘러싸는 형태로 제공될 수 있다.
상술한 실시예에서, 절연막(14)이 제1 반도체층(11), 활성층(12), 및 제2 반도체층(13) 각각의 외주면(예: 각각의 외주 또는 원주 표면)을 전체적으로 둘러싸는 형태로 설명하였으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 발광 소자(LD)가 제1 컨택 전극을 포함하는 경우, 절연막(14)은 제1 반도체층(11), 활성층(12), 제2 반도체층(13), 및 제1 컨택 전극 각각의 외주면(예: 각각의 외주 또는 원주 표면)을 전체적으로 둘러쌀 수 있다. 또한, 하나 이상의 실시예들에 따라, 절연막(14)은 상기 제1 컨택 전극의 외주면(예: 외주 또는 원주 표면)을 전체적으로 둘러싸지 않거나 상기 제1 컨택 전극의 외주면(예: 외주 또는 원주 표면)의 일부만을 둘러싸고 상기 제1 컨택 전극의 외주면(예: 외주 또는 원주 표면)의 나머지를 둘러싸지 않을 수도 있다. 또한, 하나 이상의 실시예들에 따라, 발광 소자(LD)의 타 단부(또는 상 단부)에 제1 컨택 전극이 배치되고, 상기 발광 소자(LD)의 일 단부(또는 하 단부)에 제2 컨택 전극이 배치될 경우, 절연막(14)은 상기 제1 및 제2 컨택 전극들 각각의 적어도 일 영역을 노출할 수도 있다.
절연막(14)은 투명한 절연 물질을 포함할 수 있다. 예를 들어, 절연막(14)은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx), 산화 타이타늄(TiOx), 하프늄 산화물(HfOx), 티탄스트론튬 산화물 (SrTiOx), 코발트 산화물(CoxOy), 마그네슘 산화물(MgO), 아연 산화물(ZnOx), 루세늄 산화물(RuOx), 니켈 산화물(NiO), 텅스텐 산화물(WOx), 탄탈륨 산화물(TaOx), 가돌리늄 산화물(GdOx), 지르코늄(Zr) 산화물(ZrOx), 갈륨 산화물(GaOx), 바나듐 산화물(VxOy), ZnO:Al, ZnO:B, InxOy:H, 니오븀 산화물(NbxOy), 플루오린화 마그네슘(MgFx), 플루오린화 알루미늄(AlFx), Alucone 고분자 필름, 타이타늄 질화물(TiN), 탄탈 질화물(TaN), 알루미늄 질화물(AlNx), 갈륨 질화물(GaN), 텅스텐 질화물(WN), 하프늄 질화물(HfN), 나이오븀 질화물(NbN), 가돌리늄 질화물(GdN), 지르코늄 질화물(ZrN), 바나듐 질화물(VN) 등으로 이루어지는 군으로부터 선택된 하나 이상의 절연 물질을 포함할 수 있으나, 이에 한정되지는 않으며, 절연성을 갖는 다양한 재료가 상기 절연막(14)의 재료로 사용될 수 있다.
절연막(14)은 단일층의 형태로 제공되거나 이중층을 포함한 다중층의 형태로 제공될 수 있다. 일 예로, 절연막(14)이 순차적으로 적층된 제1 절연 레이어와 제2 절연 레이어를 포함한 이중층으로 구성될 경우, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 서로 상이한 물질(또는 다른 재료)로 구성될 수 있으며, 상이한 공정으로 형성될 수 있다. 하나 이상의 실시예들에 따라, 상기 제1 절연 레이어와 상기 제2 절연 레이어는 동일한 물질을 포함하여 연속적인 공정에 의해 형성될 수도 있다.
하나 이상의 실시예들에 따라, 발광 소자(LD)는, 코어-쉘(core-shell) 구조의 발광 패턴으로 구현될 수도 있다. 이 경우, 상술한 제1 반도체층(11)이 발광 소자(LD)의 코어(core), 즉, 가운데(또는 중앙)에 위치할 수 있고, 활성층(12)이 상기 제1 반도체층(11)의 외주면(예: 외주 또는 원주 표면)을 둘러싸는 형태로 제공 및/또는 형성될 수 있으며, 제2 반도체층(13)이 활성층(12)을 둘러싸는 형태로 제공 및/또는 형성될 수 있다. 또한, 발광 소자(LD)는 상기 제2 반도체층(13)의 적어도 일측을 둘러싸는 컨택 전극을 더 포함할 수도 있다. 또한, 하나 이상의 실시예들에 따라, 발광 소자(LD)는 코어-쉘 구조의 발광 패턴의 외주면(예: 외주 또는 원주 표면)에 제공되며 투명한 절연 물질을 포함한 절연막(14)을 더 포함할 수 있다. 코어-쉘 구조의 발광 패턴으로 구현된 발광 소자(LD)는 성장 방식으로 제조될 수 있다.
상술한 발광 소자(LD)는, 다양한 표시 장치의 발광원(또는 광원)으로 이용될 수 있다. 발광 소자(LD)는 표면 처리 과정을 거쳐 제조될 수 있다. 예를 들어, 다수의 발광 소자들(LD)을 유동성의 용액(또는 용매)에 혼합하여 각각의 화소 영역(일 예로, 각 화소의 발광 영역 또는 각 서브 화소의 발광 영역)에 공급할 때, 상기 발광 소자들(LD)이 상기 용액 내에 불균일하게 응집하지 않고 균일하게 분사될 수 있도록 각각의 발광 소자(LD)를 표면 처리할 수 있다.
상술한 발광 소자(LD)를 포함한 발광 유닛(또는 발광 장치)은, 표시 장치를 비롯하여 광원을 필요로하는 다양한 종류의 전자 장치에서 이용될 수 있다. 예를 들어, 표시 패널의 각 화소의 화소 영역 내에 복수 개의 발광 소자들(LD)을 배치하는 경우, 발광 소자들(LD)은 상기 각 화소의 광원으로 이용될 수 있다. 다만, 발광 소자(LD)의 적용 분야가 상술한 예에 한정되지 않는다. 예를 들어, 발광 소자(LD)는 조명 장치 등과 같이 광원을 필요로하는 다른 종류의 전자 장치에도 이용될 수 있다.
도 3은 본 발명의 하나 이상의 실시예들에 따른 표시 장치를 개략적으로 나타낸 평면도이다.
도 3에 있어서, 편의를 위하여 영상이 표시되는 표시 영역(DA)을 중심으로 표시 장치의 구조를 간략하게 도시하였다.
도 1 내지 도 3을 참조하면, 표시 장치는 기판(SUB), 기판(SUB) 상에 제공되며 적어도 하나의 발광 소자(LD)를 각각 포함하는 복수의 화소들(PXL), 기판(SUB) 상에 제공되며 화소들(PXL)을 구동하는 구동부, 및 화소들(PXL)과 구동부를 연결하는 배선부를 포함할 수 있다.
표시 장치는 발광 소자(LD)를 구동하는 방식에 따라 패시브 매트릭스형(passive matrix type) 표시 장치와 액티브 매트릭스형(active matrix type) 표시 장치로 분류될 수 있다. 일 예로, 표시 장치가 액티브 매트릭스형으로 구현되는 경우, 화소들(PXL) 각각은 발광 소자(LD)에 공급되는 전류량을 제어하는 구동 트랜지스터와 상기 구동 트랜지스터로 데이터 신호를 전달하는 스위칭 트랜지스터 등을 포함할 수 있다.
표시 장치는 다양한 형상으로 제공될 수 있으며, 일 예로, 서로 평행한 두 쌍의 변들을 가지는 직사각형의 판상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 표시 장치가 직사각형의 판상으로 제공되는 경우, 두 쌍의 변들 중 어느 한 쌍의 변이 다른 한 쌍의 변보다 길게 제공될 수 있다. 편의를 위하여 표시 장치가 한 쌍의 장변과 한 쌍의 단변을 갖는 직사각 형상인 경우를 나타내었으며, 장변의 연장 방향을 제2 방향(DR2), 단변의 연장 방향을 제1 방향(DR1)으로 표시하였다. 직사각형의 판상으로 제공되는 표시 장치에서는, 하나의 장변과 하나의 단변이 접하는(또는 만나는) 모서리부가 라운드 형상을 가질 수도 있으나 이에 한정되는 것은 아니다.
기판(SUB)은 표시 영역(DA) 및 표시 영역(DA)의 가장자리 또는 주변을 따라 배치되는 비표시 영역(NDA)을 포함할 수 있다.
표시 영역(DA)은 영상을 표시하는 화소들(PXL)이 제공되는 영역일 수 있다. 비표시 영역(NDA)은 화소들(PXL)을 구동하기 위한 구동부 및 화소들(PXL)과 구동부를 연결하는 배선부의 일부가 제공되는 영역일 수 있다. 편의를 위해, 도 3에서는 하나의 화소(PXL)만이 도시되었으나 실질적으로 복수의 화소들(PXL)이 기판(SUB)의 표시 영역(DA)에 제공될 수 있다.
비표시 영역(NDA)은 표시 영역(DA)에 인접하게 위치할 수 있다. 비표시 영역(NDA)은 표시 영역(DA)의 적어도 일측에 제공될 수 있다. 일 예로, 비표시 영역(NDA)은 표시 영역(DA)의 둘레(또는 가장 자리)를 둘러쌀 수 있다. 비표시 영역(NDA)에는 화소들(PXL)에 연결된 배선부 및 배선부에 연결되며 화소들(PXL)을 구동하기 위한 구동부가 제공될 수 있다.
배선부는 구동부와 화소들(PXL)을 전기적으로 연결할 수 있다. 배선부는 각 화소(PXL)에 신호를 제공하며 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 스캔 라인, 데이터 라인, 발광 제어 라인 등과 연결된 팬아웃 라인을 포함할 수 있다. 또한, 하나 이상의 실시예들에 따라, 배선부는 각 화소(PXL)의 전기적 특성 변화를 실시간으로 보상하기 위하여 각 화소(PXL)에 연결된 신호 라인들, 일 예로, 제어 라인, 센싱 라인 등과 연결된 팬아웃 라인을 포함할 수 있다. 추가적으로, 배선부는 각 화소(PXL)에 적절한 전압(예: 기 결정된 전압)을 제공하며 각 화소(PXL)에 연결된 전원 라인들과 연결된 팬아웃 라인을 포함할 수 있다.
기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판이거나 가요성(flexible) 기판일 수 있다.
기판(SUB) 상의 일 영역은 표시 영역(DA)으로 제공되어 화소들(PXL)이 배치되고, 상기 기판(SUB) 상의 나머지 영역은 비표시 영역(NDA)으로 제공될 수 있다. 일 예로, 기판(SUB)은, 각각의 화소(PXL)가 배치되는 화소 영역들을 포함한 표시 영역(DA)과, 표시 영역(DA)의 주변에 배치되는(또는 표시 영역(DA)에 인접한) 비표시 영역(NDA)을 포함할 수 있다.
화소들(PXL) 각각은 기판(SUB) 상의 표시 영역(DA) 내에 제공될 수 있다. 하나 이상의 실시예들에 있어서, 화소들(PXL)은 스트라이프 배열 구조 또는 펜타일(PENTILETM)® 배열 구조로 표시 영역(DA)에 배열될 수 있으나, 이에 한정되지는 않는다. PENTILE® 배열 구조는 RGBG 매트릭스 구조(예를 들어, PENTILE® 매트릭스 구조 또는 RGBG 구조(예를 들어, PENTILE® 구조))로 지칭될 수 있다. PENTILE®은 대한민국 Samsung Display Co., Ltd.의 등록 상표입니다.
각각의 화소(PXL)는 대응되는 스캔 신호 및 데이터 신호에 의해 구동되는 발광 소자(LD)를 포함할 수 있다. 발광 소자(LD)는 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기를 가지며 인접하게 배치된 발광 소자들과 서로 병렬로 연결될 수 있으나, 이에 한정되는 것은 아니다. 발광 소자(LD)는 각 화소(PXL)의 광원을 구성할 수 있다.
각각의 화소(PXL)는 적절한 신호(예: 소정의 신호, 일 예로, 스캔 신호 및 데이터 신호 등) 및/또는 적절한 전전원(예: 소정의 전원, 일 예로, 제1 구동 전원 및 제2 구동 전원 등)에 의해 구동되는 적어도 하나의 광원, 하나 이상의 예들로, 도 1 및 도 2에 도시된 발광 소자(LD)를 포함할 수 있다. 다만, 실시예에서 각각의 화소(PXL)의 광원으로 이용될 수 있는 발광 소자(LD)의 종류가 이에 한정되지는 않는다.
구동부는 배선부를 통해 각각의 화소(PXL)에 적절한 신호(예: 소정의 신호) 및 적절한 전원(예: 소정의 전원)을 공급하며, 이에 따라 상기 화소(PXL)의 구동을 제어할 수 있다.
도 4는 도 3에 도시된 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 나타낸 회로도이다.
예를 들어, 도 4는 액티브 매트릭스형 표시 장치에 제공될 수 있는 화소(PXL)에 포함된 구성 요소들의 전기적 연결 관계를 도시하였다. 다만, 실시예에 적용될 수 있는 화소(PXL)에 포함된 구성 요소들 전기적 연결 관계가 이에 한정되지는 않는다.
도 1 내지 도 4를 참조하면, 화소(PXL)는 데이터 신호에 대응하는 휘도의 광을 생성하는 발광 유닛(EMU)(또는 발광층)을 포함할 수 있다. 또한, 화소(PXL)는 발광 유닛(EMU)을 구동하기 위한 화소 회로(PXC)를 선택적으로 더 포함할 수 있다.
하나 이상의 실시예들에 따라, 발광 유닛(EMU)은 제1 구동 전원(VDD)에 접속하여 제1 구동 전원(VDD)의 전압이 인가되는 제1 전원 라인(PL1)과 제2 구동 전원(VSS)에 접속하여 제2 구동 전원(VSS)의 전압이 인가되는 제2 전원 라인(PL2) 사이에 병렬 연결된 복수의 발광 소자들(LD)을 포함할 수 있다. 예를 들어, 발광 유닛(EMU)은, 화소 회로(PXC) 및 제1 전원 라인(PL1)을 경유하여 제1 구동 전원(VDD)에 접속된 제1 화소 전극(PE1), 제2 전원 라인(PL2)을 통해 제2 구동 전원(VSS)에 연결된 제2 화소 전극(PE2), 상기 제1 및 제2 화소 전극들(PE1, PE2) 사이에 서로 동일한 방향으로 병렬 연결되는 복수의 발광 소자들(LD)을 포함할 수 있다. 하나 이상의 실시예들에 있어서, 제1 화소 전극(PE1)은 애노드(anode)일 수 있고, 제2 화소 전극(PE2)은 캐소드(cathode)일 수 있다.
발광 유닛(EMU)에 포함된 발광 소자들(LD) 각각은, 제1 화소 전극(PE1)을 통하여 제1 구동 전원(VDD)에 연결된 일 단부 및 제2 화소 전극(PE2)을 통하여 제2 구동 전원(VSS)에 연결된 타 단부를 포함할 수 있다. 제1 구동 전원(VDD)과 제2 구동 전원(VSS)은 서로 다른 전위를 가질 수 있다. 일 예로, 제1 구동 전원(VDD)은 고전위 전원으로 설정되고, 제2 구동 전원(VSS)은 저전위 전원으로 설정될 수 있다. 이때, 제1 및 제2 구동 전원들(VDD, VSS)의 전위차는 화소(PXL)의 발광 기간 동안 발광 소자들(LD)의 문턱 전압 이상으로 설정될 수 있다.
상술한 바와 같이, 서로 상이한 전원의 전압이 공급되는 제1 화소 전극(PE1)과 제2 화소 전극(PE2) 사이에 동일한 방향(일 예로, 순 방향)으로 병렬 연결된 각각의 발광 소자(LD)는 각각의 유효 광원을 구성할 수 있다.
발광 유닛(EMU)의 발광 소자들(LD)은 해당 화소 회로(PXC)를 통해 공급되는 구동 전류에 대응하는 휘도로 발광할 수 있다. 예를 들어, 각각의 프레임 기간 동안 화소 회로(PXC)의 해당 프레임 데이터의 계조 값에 대응하는 구동 전류를 발광 유닛(EMU)으로 공급할 수 있다. 발광 유닛(EMU)으로 공급되는 구동 전류는 발광 소자들(LD) 각각으로 나뉘어 흐를 수 있다. 이에 따라, 각각의 발광 소자(LD)가 그에 흐르는 전류에 상응하는 휘도로 발광하면서, 발광 유닛(EMU)이 구동 전류에 대응하는 휘도의 광을 방출할 수 있다.
상술한 실시예에서는, 발광 소자들(LD)의 양 단부가 제1 및 제2 구동 전원들(VDD, VSS)의 사이에 동일한 방향으로 연결된 실시예에 대하여 설명하였으나, 이에 한정되지는 않는다. 하나 이상의 실시예들에 따라, 발광 유닛(EMU)은, 각각의 유효 광원을 구성하는 발광 소자들(LD) 외에 적어도 하나의 비유효 광원, 일 예로 역방향 발광 소자(LDr)를 더 포함할 수 있다. 이러한 역방향 발광 소자(LDr)는 유효 광원들을 구성하는 발광 소자들(LD)과 함께 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 병렬로 연결되되, 발광 소자들(LD)과는 반대 방향으로 상기 제1 및 제2 화소 전극들(PE1, PE2)의 사이에 연결될 수 있다. 이러한 역방향 발광 소자(LDr)는, 제1 및 제2 화소 전극들(PE1, PE2) 사이에 소정의 구동 전압(일 예로, 순방향의 구동 전압)이 인가되더라도 비활성된 상태를 유지하게 되고, 이에 따라 역방향 발광 소자(LDr)에는 실질적으로 전류가 흐르지 않게 된다.
화소 회로(PXC)는 화소(PXL)의 스캔 라인(Si) 및 데이터 라인(Dj)에 접속될 수 있다. 또한, 화소 회로(PXC)는 화소(PXL)의 제어 라인(CLi) 및 센싱 라인(SENj)에 접속될 수 있다. 일 예로, 화소(PXL)가 표시 영역(DA)의 i번째 행 및 j번째 열에 배치되는 경우, 상기 화소(PXL)의 화소 회로(PXC)는 표시 영역(DA)의 i번째 스캔 라인(Si), j번째 데이터 라인(Dj), i번째 제어 라인(CLi), 및 j번째 센싱 라인(SENj)에 접속될 수 있다.
화소 회로(PXC)는 제1 내지 제3 트랜지스터들(T1 ~ T3)과 스토리지 커패시터(Cst)를 포함할 수 있다.
제1 트랜지스터(T1)는 발광 유닛(EMU)으로 인가되는 구동 전류를 제어하기 위한 구동 트랜지스터로써, 제1 구동 전원(VDD)과 발광 유닛(EMU) 사이에 연결될 수 있다. 구체적으로, 제1 트랜지스터(T1)의 제1 단자는 제1 전원 라인(PL1)을 통하여 제1 구동 전원(VDD)에 연결(또는 접속)될 수 있고, 제1 트랜지스터(T1)의 제2 단자는 제2 노드(N2)와 연결되며, 제1 트랜지스터(T1)의 게이트 전극은 제1 노드(N1)에 연결될 수 있다. 제1 트랜지스터(T1)는 제1 노드(N1)에 인가되는 전압에 따라, 제1 구동 전원(VDD)에서 제2 노드(N2)를 통하여 발광 유닛(EMU)으로 인가되는 구동 전류의 양을 제어할 수 있다. 하나 이상의 실시예들에 있어서, 제1 트랜지스터(T1)의 제1 단자는 드레인 전극이고, 제1 트랜지스터(T1)의 제2 단자는 소스 전극일 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 단자가 소스 전극일 수 있고 제2 단자가 드레인 전극일 수도 있다.
제2 트랜지스터(T2)는 스캔 신호에 응답하여 화소(PXL)를 선택하고, 화소(PXL)를 활성화하는 스위칭 트랜지스터로써 데이터 라인(Dj)과 제1 노드(N1) 사이에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자는 데이터 라인(Dj)에 연결되고, 제2 트랜지스터(T2)의 제2 단자는 제1 노드(N1)에 연결되며, 제2 트랜지스터(T2)의 게이트 전극은 스캔 라인(Si)에 연결될 수 있다. 제2 트랜지스터(T2)의 제1 단자와 제2 단자는 서로 다른 단자로, 예컨대 제1 단자가 드레인 전극이면 제2 단자는 소스 전극일 수 있다.
이와 같은 제2 트랜지스터(T2)는, 스캔 라인(Si)으로부터 게이트-온 전압(일 예로, 하이 레벨 전압)의 스캔 신호가 공급될 때 턴-온되어, 데이터 라인(Dj)과 제1 노드(N1)를 전기적으로 연결할 수 있다. 제1 노드(N1)는 제2 트랜지스터(T2)의 제2 단자와 제1 트랜지스터(T1)의 게이트 전극이 연결되는 지점으로써, 제2 트랜지스터(T2)는 제1 트랜지스터(T1)의 게이트 전극에 데이터 신호를 전달할 수 있다.
제3 트랜지스터(T3)는 제1 트랜지스터(T1)를 센싱 라인(SENj)에 연결함으로써, 센싱 라인(SENj)을 통하여 센싱 신호를 획득하고, 센싱 신호를 이용하여 제1 트랜지스터(T1)의 문턱 전압 등을 비롯한 화소(PXL)의 특성을 검출할 수 있다. 화소(PXL)의 특성에 대한 정보는 화소들(PXL) 사이의 특성 편차가 보상될 수 있도록 영상 데이터를 변환하는데 이용될 수 있다. 제3 트랜지스터(T3)의 제2 단자는 제1 트랜지스터(T1)의 제2 단자에 연결될 수 있고, 제3 트랜지스터(T3)의 제1 단자는 센싱 라인(SENj)에 연결될 수 있으며, 제3 트랜지스터(T3)의 게이트 전극은 제어 라인(CLi)에 연결될 수 있다. 또한, 하나 이상의 실시예들에 따라 제3 트랜지스터(T3)의 제1 단자는 초기화 전원에 연결될 수 있다. 하나 이상의 실시예들에 따라 제3 트랜지스터(T3)는 제2 노드(N2)를 초기화할 수 있는 초기화 트랜지스터로써, 제어 라인(CLi)으로부터 센싱 제어 신호가 공급될 때 턴-온되어 초기화 전원의 전압을 제2 노드(N2)에 전달할 수 있다. 이에 따라, 제2 노드(N2)에 연결된 스토리지 커패시터(Cst)의 제2 스토리지 전극은 초기화될 수 있다.
스토리지 커패시터(Cst)의 제1 스토리지 전극은 제1 노드(N1)에 연결될 수 있고, 스토리지 커패시터(Cst)의 제2 스토리지 전극은 제2 노드(N2)에 연결될 수 있다. 이러한 스토리지 커패시터(Cst)는 한 프레임 기간 동안 제1 노드(N1)로 공급되는 데이터 신호에 대응하는 데이터 전압을 충전한다. 이에 따라, 스토리지 커패시터(Cst)는 제1 트랜지스터(T1)의 게이트 전극의 전압과 제2 노드(N2)의 전압 차이에 해당하는 전압을 저장할 수 있다.
도 4에서는, 발광 유닛(EMU)을 구성하는 발광 소자들(LD)이 모두 병렬로 연결된 실시예를 도시하였으나, 이에 한정되지는 않는다. 하나 이상의 실시예들에 따라, 발광 유닛(EMU)은 서로 병렬로 연결된 복수의 발광 소자들(LD)을 포함하는 적어도 하나의 직렬단(또는 스테이지)을 포함하도록 구성될 수 있다. 즉, 발광 유닛(EMU)은 직/병렬 혼합 구조로 구성될 수도 있다.
도 5는 도 3에 도시된 화소(PXL)를 개략적으로 도시한 평면도이다.
도 5에 있어서, 편의를 위하여 발광 소자들(LD)에 전기적으로 연결된 트랜지스터들 및 상기 트랜지스터들에 전기적으로 연결된 신호 라인들의 도시를 생략하였다.
도 5에서는, 설명의 편의를 위하여 평면 상에서의 가로 방향(또는 수평 방향)을 제1 방향(DR1)으로, 평면 상에서의 세로 방향(또는 수직 방향)을 제2 방향(DR2)으로 표시하였다.
도 1 내지 도 5를 참조하면, 화소(PXL)는 기판(SUB) 상에 마련된(또는 제공된) 화소 영역(PXA)에 위치할 수 있다. 화소 영역(PXA)은 발광 영역(EMA) 및 비발광 영역(NEA)을 포함할 수 있다.
하나 이상의 실시예들에서, 화소(PXL)는 비발광 영역(NEA)에 위치한 뱅크(BNK) 및 발광 영역(EMA)에 위치한 발광 소자들(LD)을 포함할 수 있다.
하나 이상의 실시예들에서, 뱅크(BNK)는 화소(PXL)와 그에 인접한 인접 화소들(PXL) 각각의 화소 영역(PXA)(또는 발광 영역(EMA))을 정의(또는 구획)하는 구조물로서, 일 예로, 화소 정의막일 수 있다.
하나 이상의 실시예들에서, 뱅크(BNK)는 화소(PXL)에 발광 소자들(LD)을 공급(또는 투입)하는 과정에서, 발광 소자들(LD)이 공급되어야 할 각각의 발광 영역(EMA)을 정의하는 화소 정의막 또는 댐 구조물일 수 있다. 하나 이상의 실시예들에서, 뱅크(BNK)에 의해 화소(PXL)의 발광 영역(EMA)이 구획됨으로써 발광 영역(EMA)에 목적하는 양 및/또는 종류의 발광 소자(LD)를 포함한 혼합액(일 예로, 잉크)이 공급(또는 투입)될 수 있다. 또한, 뱅크(BNK)는 화소(PXL)에 컬러 변환층을 공급하는 과정에서, 컬러 변환층이 공급되어야 할 각각의 발광 영역(EMA)을 최종적으로 정의하는 화소 정의막일 수도 있다.
하나 이상의 실시예들에서, 뱅크(BNK)는 적어도 하나의 차광 물질 및/또는 반사 물질(또는 산란 물질)을 포함하도록 구성되어 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지할 수 있다. 하나 이상의 실시예들에서, 뱅크(BNK)는 투명 물질(또는 재료)을 포함할 수 있다. 투명 물질로는, 일 예로, 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide resin) 등을 포함할 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에서, 화소(PXL)에서 방출되는 광의 효율을 더욱 향상시키기 위해 뱅크(BNK) 상에는 반사 물질층이 별도로 제공 및/또는 형성될 수도 있다.
하나 이상의 실시예들에서, 뱅크(BNK)는 적어도 일면이 소수성을 갖도록 표면 처리될 수 있다. 일 예로, 뱅크(BNK)는 발광 소자들(LD)이 정렬되기 전에 플라즈마에 의해 소수성을 갖도록 표면처리될 수 있으나 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 뱅크(BNK)는, 화소 영역(PXA)에서 그 하부에 위치한 구성들을 노출하는 적어도 하나의 개구(OP)를 포함할 수 있다. 일 예로, 뱅크(BNK)는 화소 영역(PXA)에서 뱅크(BNK)의 하부에 위치한 구성들을 노출하는 제1 개구(OP1) 및 제2 개구(OP2)를 포함할 수 있다. 하나 이상의 실시예들에서, 화소(PXL)의 발광 영역(EMA)과 뱅크(BNK)의 제1 개구(OP1)는 서로 대응할 수 있다.
하나 이상의 실시예들에서, 화소 영역(PXA)에서, 제2 개구(OP2)는 제1 개구(OP1)로부터 이격되게 위치하며, 상기 화소 영역(PXA)의 일측, 일 예로 상측에 인접하여 위치할 수 있다. 하나 이상의 실시예들에서, 제2 개구(OP2)는 적어도 하나의 정렬 전극(ALE)이 제2 방향(DR2)으로 인접한 화소들(PXL)에 제공된 적어도 하나의 정렬 전극(ALE)과 분리되는 전극 분리 영역일 수 있다.
하나 이상의 실시예들에서, 화소(PXL)는 적어도 발광 영역(EMA)에 제공되는 화소 전극들(PE), 화소 전극들(PE)에 전기적으로 연결된 발광 소자들(LD), 및 상기 화소 전극들(PE)과 대응하는 위치에 제공된 뱅크 패턴(BNKP), 정렬 전극들(ALE)을 포함할 수 있다. 일 예로, 화소(PXL)는, 적어도 발광 영역(EMA)에 제공된 제1 및 제2 화소 전극들(PE1, PE2), 발광 소자들(LD), 제1 및 제2 정렬 전극들(ALE1, ALE2), 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2)을 포함할 수 있다. 화소 전극들(PE) 및/또는 정렬 전극들(ALE)의 각각의 개수, 형상, 크기, 및 배열 구조 등은 화소(PXL)(예, 특히, 발광 유닛(EMU))의 구조에 따라 다양하게 변경될 수 있다.
하나 이상의 실시예들에서, 화소(PXL)가 제공되는 기판(SUB)의 일면을 기준으로, 뱅크 패턴들(BNKP), 정렬 전극들(ALE), 발광 소자들(LD), 및 화소 전극들(PE)의 순으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 실시예에 따라 화소(PXL)(또는 발광 유닛(EMU))(또는 발광층)를 구성하는 전극 패턴들의 위치 및 형성 순서는 다양하게 변경될 수 있다. 화소(PXL)의 적층 구조에 대한 설명은 도 9 내지 도 19를 참고하여 후술하기로 한다.
하나 이상의 실시예들에서, 뱅크 패턴들(BNKP)은 적어도 발광 영역(EMA)에 제공되며, 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 이격되고 각각이 제2 방향(DR2)을 따라 연장될 수 있다.
하나 이상의 실시예들에서, 각각의 뱅크 패턴(BNKP)(“월(wall) 패턴”, “돌출 패턴”, 또는 "지지 패턴"이라고도 함)은 발광 영역(EMA)에서 균일한 폭을 가질 수 있다. 일 예로, 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2) 각각은, 평면 상에서 볼 때 발광 영역(EMA) 내에서 연장된 방향을 따라 일정한 폭을 가지는 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2)은 연장된 방향으로 일정하지 않는 폭을 가질 수 있으며 연장된 방향으로 적어도 2개 이상의 상이한 폭을 가질 수도 있다.
하나 이상의 실시예들에서, 뱅크 패턴들(BNKP)은 서로 동일하거나 상이한 폭을 가질 수 있다. 예를 들어, 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2)은 적어도 발광 영역(EMA)에서 제1 방향(DR1)으로 서로 동일한 폭을 갖거나 서로 상이한 폭을 가질 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2) 각각은 적어도 발광 영역(EMA)에서 적어도 하나의 정렬 전극(ALE)과 부분적으로 중첩할 수 있다. 일 예시에서, 제1 뱅크 패턴(BNKP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩하도록 제1 정렬 전극(ALE1)의 하부에 위치하고, 제2 뱅크 패턴(BNKP2)은 제2 정렬 전극(ALE2)의 일 영역과 중첩되도록 제2 정렬 전극(ALE2)의 하부에 위치할 수 있다. 다른 일 예시에서, 제1 뱅크 패턴(BNKP1)은 제1 정렬 전극(ALE1)의 일 영역과 중첩하도록 제1 정렬 전극(ALE1)의 상부에 위치하고, 제2 뱅크 패턴(BNKP2)은 제2 정렬 전극(ALE2)의 일 영역과 중첩하도록 제2 정렬 전극(ALE2)의 상부에 배치될 수 있다.
하나 이상의 실시예들에서, 뱅크 패턴들(BNKP) 및/또는 정렬 전극들(ALE)이 반사성의 물질을 포함할 경우, 발광 소자들(LD)의 주변에 반사성의 벽 구조물이 형성될 수 있다. 이에 따라, 발광 소자들(LD)로부터 방출되는 광이 화소(PXL)의 상부 방향(일 예로, 표시 장치의 화상 표시 방향)으로 향하게 되면서 화소(PXL)의 발광 효율이 보다 개선될 수 있다.
하나 이상의 실시예들에서, 정렬 전극들(ALE)은, 적어도 발광 영역(EMA)에 위치하며 발광 영역(EMA)에서 제1 방향(DR1)을 따라 서로 이격되고 각각이 제2 방향(DR2)으로 연장될 수 있다. 또한, 정렬 전극들(ALE)은 뱅크(BNK)의 제2 개구(OP2)에서 그 일부가 제거되어 제2 방향(DR2)으로 인접한 화소들(PXL)의 정렬 전극(ALE)과 분리될 수 있다.
하나 이상의 실시예들에서, 정렬 전극들(ALE)은 제1 방향(DR1)으로 서로 이격되게 배열되는 제1 정렬 전극(ALE1)(또는 제1 정렬 배선) 및 제2 정렬 전극(ALE2)(또는 제2 정렬 배선)을 포함할 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 정렬 전극들(ALE1, ALE2) 중 적어도 하나는, 표시 장치의 제조 과정에서 발광 소자들(LD)이 화소 영역(PXA)(또는 발광 영역(EMA))에 공급 및 정렬된 이후에는 뱅크(BNK)의 제2 개구(OP2)(또는 전극 분리 영역) 내에서 다른 전극(일 예로, 제2 방향(DR2)으로 인접한 인접 화소들(PXL) 각각에 제공된 정렬 전극(ALE))으로부터 분리될 수 있다. 일 예로, 제1 정렬 전극(ALE1)의 일 단은 뱅크(BNK)의 제2 개구(OP2) 내에서 제2 방향(DR2)으로 해당 화소(PXL)의 상측에 위치한 화소(PXL)의 제1 정렬 전극(ALE1)으로부터 분리될 수 있다.
하나 이상의 실시예들에서, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통하여 도 4를 참고하여 설명한 제1 트랜지스터(T1)와 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통하여 도 4를 참고하여 설명한 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에서, 제1 컨택부(CNT1)는 제1 정렬 전극(ALE1)과 제1 트랜지스터(T1) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있고, 제2 컨택부(CNT2)는 제2 정렬 전극(ALE2)과 제2 전원 라인(PL2) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 형성될 수 있다. 제1 컨택부(CNT1)와 제2 컨택부(CNT2)는 뱅크(BNK)와 중첩하도록 비발광 영역(NEA) 내에 위치할 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 및 제2 컨택부들(CNT1, CNT2)은 전극 분리 영역인 뱅크(BNK)의 제2 개구(OP2) 내에 위치하거나 발광 영역(EMA) 내에 위치할 수도 있다.
제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각은, 발광 소자들(LD)의 정렬 단계에서 비표시 영역(NDA)에 위치한 정렬 패드로부터 소정의 신호(또는 소정의 정렬 신호)를 전달받을 수 있다. 예를 들어, 제1 정렬 전극(ALE1)은 제1 정렬 패드로부터 제1 정렬 신호(또는 제1 정렬 전압)를 전달받을 수 있고, 제2 정렬 전극(ALE2)은 제2 정렬 패드로부터 제2 정렬 신호(또는 제2 정렬 전압)를 전달받을 수 있다. 상술한 제1 및 제2 정렬 신호들은 제1 및 제2 정렬 전극들(ALE1, ALE2)의 사이에 발광 소자들(LD)이 정렬될 수 있는 정도의 전압 차이 및/또는 위상 차이를 갖는 신호들일 수 있다. 제1 및 제2 정렬 신호들 중 적어도 하나는 교류 신호일 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 각각의 정렬 전극(ALE)은, 제2 방향(DR2)을 따라 일정한 폭을 갖는 바 형상으로 제공될 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 각각의 정렬 전극(ALE)은 비발광 영역(NEA) 및/또는 전극 분리 영역인 뱅크(BNK)의 제2 개구(OP2)에서 굴곡부를 갖거나 가지지 않을 수 있으며 발광 영역(EMA)을 제외한 나머지 영역에서의 형상 및/또는 크기가 특별히 한정되지 않고 다양하게 변경될 수 있다.
하나 이상의 실시예들에서, 발광 영역(EMA)(또는 화소 영역(PXA))에는 적어도 2개 이상의 발광 소자들(LD)이 정렬 및/또는 제공될 수 있다. 하나 이상의 실시예들에 따라, 발광 영역(EMA)(또는 화소 영역(PXA))에 정렬 및/또는 제공되는 발광 소자들(LD)의 개수는 다양하게 변경될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD)은 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 배치될 수 있다. 발광 소자들(LD) 각각은 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)일 수 있다. 발광 소자들(LD) 각각은 연장된 방향으로 서로 마주보는 제1 단부(EP1)(또는 일 단부)와 제2 단부(EP2)(또는 타 단부)를 포함할 수 있다. 하나 이상의 실시예들에 있어서, 제1 단부(EP1)에는 p형 반도체층을 포함한 제2 반도체층(13)이 위치할 수 있고, 제2 단부(EP2)에는 n형 반도체층을 포함한 제1 반도체층(11)이 위치할 수 있다. 발광 소자들(LD)은 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 상호 병렬로 연결될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD)은 서로 이격되어 배치되며 실질적으로 상호 평행하게 정렬될 수 있다. 발광 소자들(LD)이 이격되는 간격은 특별히 제한되지 않는다. 하나 이상의 실시예들에 따라, 복수의 발광 소자들(LD)이 인접하게 배치되어 무리를 이루고, 다른 북수의 발광 소자들(LD)이 일정 간격 이격된 상태로 무리를 이룰 수도 있으며, 균일하지 않는 밀집도를 가지되 일 방향으로 정렬될 수도 있다.
하나 이상의 실시예들에서, 발광 소자들(LD) 각각은 컬러 광 및/또는 백색 광 중 어느 하나의 광을 출사할 수 있다. 발광 소자들(LD) 각각은 길이 방향이 제1 방향(DR1)과 평행하도록 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 정렬될 수 있다. 하나 이상의 실시예들에 따라, 발광 소자들(LD) 중 적어도 일부는 제1 방향(DR1)과 완전히 평행하지 않게 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 정렬될 수도 있다. 일 예로, 일부의 발광 소자들(LD)은 제1 방향(DR1)에 경사지도록 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 정렬될 수도 있다. 발광 소자들(LD)은 용액 내에서 분사된(또는 분산된) 형태로 마련되어 화소 영역(PXA)(또는 발광 영역(EMA))에 투입(또는 공급)될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD)은 잉크젯 프린팅 방식, 슬릿 코팅 방식, 또는 이외에 다양한 방식을 통해 화소 영역(PXA)(또는 발광 영역(EMA))에 투입(또는 공급)될 수 있다. 일 예로, 발광 소자들(LD)은 휘발성 용매에 혼합되어 잉크젯 프린팅 방식이나 슬릿 코팅 방식을 통해 화소 영역(PXA)에 투입(또는 공급)될 수 있다. 이때, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 각각에 대응하는 정렬 신호가 인가되면, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계가 형성될 수 있다. 이로 인하여, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 발광 소자들(LD)이 정렬될 수 있다. 발광 소자들(LD)이 정렬된 이후에 용매를 휘발시키거나 이외의 다른 방식으로 제거함으로써 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 발광 소자들(LD)이 안정적으로 정렬될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD) 각각은 무기 결정 구조의 재료를 이용한 초소형의, 일 예로 나노 스케일(또는 나노 미터) 내지 마이크로 스케일(또는 마이크로 미터) 정도로 작은 크기의, 발광 다이오드일 수 있다. 예를 들어, 발광 소자들(LD) 각각은, 도 1 및 도 2를 참고하여 설명한 발광 소자(LD)일 수 있다.
하나 이상의 실시예들에서, 화소 전극들(PE)(또는 전극)은 적어도 발광 영역(EMA)에 제공되며, 각각 적어도 하나의 정렬 전극(ALE) 및 발광 소자들(LD)에 대응하는 위치에 제공될 수 있다. 예를 들어, 각각의 화소 전극(PE)은 각각의 정렬 전극(ALE) 및 대응하는 발광 소자들(LD)과 중첩하도록 상기 각각의 정렬 전극(ALE) 및 상기 대응하는 발광 소자들(LD) 상에 형성되어, 적어도 발광 소자들(LD)에 전기적으로 연결될 수 있다.
하나 이상의 실시예들에서, 제1 화소 전극(PE1)("제1 전극" 또는 "애노드")은, 제1 정렬 전극(ALE1) 및 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 형성되어 발광 소자들(LD) 각각의 제1 단부(EP1)에 전기적으로 연결될 수 있다. 또한, 제1 화소 전극(PE1)은, 적어도 발광 영역(EMA)에서 제1 화소 전극(PE1)과 제1 정렬 전극(ALE1) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 노출된 제1 절연층(INS1)과 직접 접촉하여 상기 제1 정렬 전극(ALE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 제1 화소 전극(PE1)과 제1 정렬 전극(ALE1)의 연결 지점(또는 접촉 지점)이 발광 영역(EMA)에 위치하는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 화소 전극(PE1)과 제1 정렬 전극(ALE1)의 연결 지점(또는 접촉 지점)은 비발광 영역(NEA), 일 예로, 전극 분리 영역인 뱅크(BNK)의 제2 개구(OP2)에 위치할 수도 있다.
제1 화소 전극(PE1)은 제2 방향(DR2)을 따라 연장된 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 화소 전극(PE1)의 형상은 발광 소자들(LD)의 제1 단부(EP1)와 전기적 및/또는 물리적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제1 화소 전극(PE1)의 형상은 그 하부에 배치된 제1 정렬 전극(ALE1)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
하나 이상의 실시예들에서, 제2 화소 전극(PE2)("제2 전극" 또는 "캐소드")은, 제2 정렬 전극(ALE2) 및 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 형성되어 발광 소자들(LD) 각각의 제2 단부(EP2)에 전기적으로 연결될 수 있다. 또한, 제2 화소 전극(PE2)은, 발광 영역(EMA)에서 제2 화소 전극(PE2)과 제2 정렬 전극(ALE2) 사이에 위치한 적어도 하나의 절연층의 일부가 제거되어 노출된 제2 정렬 전극(ALE2)과 직접 접촉하여 상기 제2 정렬 전극(ALE2)과 전기적 및/또는 물리적으로 연결될 수 있다. 제2 화소 전극(PE2)과 제2 정렬 전극(ALE2)의 연결 지점(또는 접촉 지점)은 발광 영역(EMA) 또는 비발광 영역(NEA)에 위치할 수 있다.
하나 이상의 실시예들에서, 제2 화소 전극(PE2)은 제2 방향(DR2)을 따라 연장된 바 형상을 가질 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제2 화소 전극(PE2)의 형상은 발광 소자들(LD)의 제2 단부(EP2)와 전기적 및 물리적으로 안정되게 연결되는 범위 내에서 다양하게 변경될 수 있다. 또한, 제2 화소 전극(PE2)의 형상은 그 하부에 배치된 제2 정렬 전극(ALE2)과의 연결 관계를 고려하여 다양하게 변경될 수 있다.
도 6a 내지 도 25는 단면 상에서 세로 방향("수직 방향" 또는 "기판(SUB)"의 두께 방향)을 제3 방향(DR3)으로 표시하였다.
도 6a는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ' 선에 따른 단면도이다. 도 6b 내지 도 6d는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ' 선에 따른 단면도이다.
도 6a 내지 도 6d를 참고하면, 화소 회로층(PCL)과 표시 소자층(DPL)은 기판(SUB)의 일면 상에서 서로 중첩되도록 배치될 수 있다. 일 예로, 기판(SUB)의 표시 영역(DA)은, 기판(SUB)의 일면 상에 배치된 화소 회로층(PCL)과, 상기 화소 회로층(PCL) 상에 배치된 표시 소자층(DPL)을 포함할 수 있다. 다만, 기판(SUB) 상에서의 화소 회로층(PCL)과 표시 소자층(DPL)의 상호 위치는, 실시예에 따라 달라질 수 있다. 화소 회로층(PCL)과 표시 소자층(DPL)을 서로 별개의 층으로 구분하여 중첩시킬 경우, 평면 상에서 화소 회로(PXC) 및 발광 유닛(EMU)을 형성하기 위한 각각의 레이아웃 공간이 충분히 확보될 수 있다.
하나 이상의 실시예들에서, 기판(SUB)은 투명 절연 물질을 포함하여 광의 투과가 가능할 수 있다. 기판(SUB)은 경성(rigid) 기판 또는 가요성(flexible) 기판일 수 있다. 예를 들어, 경성 기판은 유리 기판, 석영 기판, 유리 세라믹 기판, 및 결정질 유리 기판 중 하나일 수 있다. 가요성 기판은, 고분자 유기물을 포함한 필름 기판 및 플라스틱 기판 중 하나일 수 있다. 예를 들면, 가요성 기판은 폴리스티렌(polystyrene), 폴리비닐알코올(polyvinyl alcohol), 폴리메틸메타크릴레이트(Polymethyl methacrylate), 폴리에테르술폰(polyethersulfone), 폴리아크릴레이트(polyacrylate), 폴리에테르이미드(polyetherimide), 폴리에틸렌 나프탈레이트(polyethylene naphthalate), 폴리에틸렌 테레프탈레이트(polyethylene terephthalate), 폴리페닐렌 설파이드(polyphenylene sulfide), 폴리아릴레이트(polyarylate), 폴리이미드(polyimide), 폴리카보네이트(polycarbonate), 트리아세테이트 셀룰로오스(triacetate cellulose), 및 셀룰로오스아세테이트 프로피오네이트(cellulose acetate propionate) 중 적어도 어느 하나를 포함할 수 있다.
하나 이상의 실시예들에서, 화소 회로층(PCL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 화소 회로(PXC)를 구성하는 회로 소자들(일 예로, 트랜지스터들(T)) 및 상기 회로 소자에 전기적으로 연결된 소정의 신호 라인들이 배치될 수 있다. 또한, 표시 소자층(DPL)의 각 화소 영역(PXA)에는 해당 화소(PXL)의 발광 유닛(EMU)을 구성하는 정렬 전극(ALE), 발광 소자들(LD), 및/또는 화소 전극들(PE)이 배치될 수 있다.
하나 이상의 실시예들에서, 화소 회로층(PCL)은 회로 소자들과 신호 라인들 외에도 적어도 하나 이상의 절연층을 포함할 수 있다. 예를 들어, 화소 회로층(PCL)은 제3 방향(DR3)을 따라 기판(SUB) 상에 순차적으로 적층된 버퍼층(BFL), 게이트 절연층(GI), 층간 절연층(ILD), 패시베이션층(PSV), 및 비아층(VIA)을 포함할 수 있다.
하나 이상의 실시예들에서, 버퍼층(BFL)은 화소 회로(PXC)에 포함된 트랜지스터(T)에 불순물이 확산되는 것을 방지할 수 있다. 버퍼층(BFL)은 무기 재료를 포함한 무기막일 수 있다. 버퍼층(BFL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 버퍼층(BFL)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다. 버퍼층(BFL)이 다중층으로 제공되는 경우, 각 레이어는 서로 동일한 재료로 형성되거나 서로 다른 재료로 형성될 수 있다. 버퍼층(BFL)은 기판(SUB)의 재료 및 공정 조건 등에 따라 생략될 수도 있다.
하나 이상의 실시예들에서, 화소 회로(PXC)는 트랜지스터(T)를 포함할 수 있다. 편의를 위하여 도 6a에서는 발광 소자(LD)의 구동 전류를 제어하는 하나의 트랜지스터(T)를 도시하였다. 트랜지스터(T)는 도 4를 참고하여 설명한 제1 트랜지스터(T1)일 수 있다.
하나 이상의 실시예들에서, 트랜지스터(T)는 반도체 패턴 및 반도체 패턴의 적어도 일부(또는 일 영역)와 중첩하는 게이트 전극(GE)을 포함할 수 있다. 여기서, 반도체 패턴은 액티브 패턴(ACT), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)을 포함할 수 있다. 제1 접촉 영역(SE)은 소스 영역일 수 있고, 제2 접촉 영역(DE)은 드레인 영역일 수 있다.
하나 이상의 실시예들에서, 게이트 전극(GE)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일막을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중막 또는 다중막 구조로 형성할 수 있다.
하나 이상의 실시예들에서, 게이트 절연층(GI)은 반도체 패턴 및 버퍼층(BFL) 상에 전면적으로 제공 및/또는 형성될 수 있다. 게이트 전극(GE)은 제3 방향(DR3)에서 액티브 패턴(ACT)과 중첩하는 게이트 절연층(GI) 상에 배치될 수 있다. 게이트 절연층(GI)은 무기 재료를 포함한 무기막일 수 있다. 일 예로, 게이트 절연층(GI)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 다만, 게이트 절연층(GI)의 재료가 상술한 실시예들에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 게이트 절연층(GI)은 유기 재료를 포함한 유기막(예: 유기 절연막)으로 이루어질 수도 있다. 게이트 절연층(GI)은 단일층으로 제공될 수 있으나, 적어도 이중층 이상의 다중층으로 제공될 수도 있다.
하나 이상의 실시예들에서, 액티브 패턴(ACT), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)은 폴리 실리콘(poly-silicon), 아몰퍼스 실리콘(amorphous silicon), 또는 산화물 반도체 등으로 이루어진 반도체 패턴일 수 있다. 액티브 패턴(ACT), 제1 접촉 영역(SE), 및 제2 접촉 영역(DE)은 불순물이 도핑되지 않거나 불순물이 도핑된 반도체층으로 형성될 수 있다. 일 예로, 제1 접촉 영역(SE) 및 제2 접촉 영역(DE)은 불순물이 도핑된 반도체층으로 이루어지며, 액티브 패턴(ACT)은 불순물이 도핑되지 않은 반도체층으로 이루어질 수 있다. 불순물로는, 일 예로, n형 불순물이 사용될 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 액티브 패턴(ACT)은 해당 트랜지스터(T)의 제3 방향(DR3)으로 게이트 전극(GE)과 중첩되는 영역이고, 트랜지스터(T)의 채널 영역일 수 있다. 일 예로, 트랜지스터(T)의 액티브 패턴(ACT)은 트랜지스터(T)의 게이트 전극(GE)과 중첩하여 트랜지스터(T)의 채널 영역을 구성할 수 있다.
하나 이상의 실시예들에서, 트랜지스터(T)의 제1 접촉 영역(SE)은 액티브 패턴(ACT)의 일 단에 연결(또는 접촉)될 수 있다. 또한, 트랜지스터(T)의 제1 접촉 영역(SE)은 제1 연결 부재(TE1)를 통하여 브릿지 패턴(BRP)에 연결될 수 있다.
하나 이상의 실시예들에서, 제1 연결 부재(TE1)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제1 연결 부재(TE1)의 일 단은 층간 절연층(ILD) 및 게이트 절연층(GI)을 순차적으로 관통하는 컨택 홀을 통하여 제1 트랜지스터(T1)의 제1 접촉 영역(SE)과 전기적 및/또는 물리적으로 연결될 수 있다. 또한, 제1 연결 부재(TE1)의 타 단은 층간 절연층(ILD) 상에 위치한 패시베이션층(PSV)을 관통하는 컨택 홀을 통하여 브릿지 패턴(BRP)에 전기적 및/또는 물리적으로 연결될 수 있다. 제1 연결 부재(TE1)는 게이트 전극(GE)과 동일한 물질을 포함하거나, 게이트 전극(GE)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
하나 이상의 실시예들에서, 층간 절연층(ILD)은 게이트 전극(GE) 및 게이트 절연층(GI) 상에 전면적으로 제공 및/또는 형성될 수 있다. 층간 절연층(ILD)은 게이트 절연층(GI)과 동일한 물질을 포함하거나 게이트 절연층(GI)의 구성 물질로 예시된 물질들에서 선택된 하나 이상의 물질을 포함할 수 있다.
하나 이상의 실시예들에서, 브릿지 패턴(BRP)은 패시베이션층(PSV) 상에 제공 및/또는 형성될 수 있다. 브릿지 패턴(BRP)의 일 단은 제1 연결 부재(TE1)를 통하여 트랜지스터(T)의 제1 접촉 영역(SE)에 연결될 수 있다. 또한, 브릿지 패턴(BRP)의 타 단은 패시베이션층(PSV), 층간 절연층(ILD), 게이트 절연층(GI), 및 버퍼층(BFL)을 순차적으로 관통하는 컨택 홀을 통하여 하부 도전층(BML)과 전기적 및/또는 물리적으로 연결될 수 있다. 하부 도전층(BML)과 트랜지스터(T)의 제1 접촉 영역(SE)은 브릿지 패턴(BRP) 및 제1 연결 부재(TE1)를 통하여 전기적으로 연결될 수 있다.
하나 이상의 실시예들에서, 하부 도전층(BML)은 기판(SUB) 상에 제공되는 도전층들 중 첫 번째 도전층일 수 있다. 일 예로, 하부 도전층(BML)은 기판(SUB)과 버퍼층(BFL) 사이에 위치하는 첫 번째 도전층일 수 있다. 하부 도전층(BML)은 트랜지스터(T)와 전기적으로 연결되어 트랜지스터(T)의 게이트 전극(GE)으로 공급되는 소정의 전압의 구동 범위(driving range)를 넓힐 수 있다. 일 예로, 하부 도전층(BML)은 트랜지스터(T)의 제1 접촉 영역(SE)에 전기적으로 연결되어 트랜지스터(T)의 채널 영역을 안정화시킬 수 있다. 또한, 하부 도전층(BML)이 트랜지스터(T)의 제1 접촉 영역(SE)에 전기적으로 연결됨에 따라 하부 도전층(BML)의 플로팅(floating)을 방지할 수 있다.
하나 이상의 실시예들에서, 트랜지스터(T)의 제2 접촉 영역(DE)은 액티브 패턴(ACT)의 타 단에 연결(또는 접촉)될 수 있다. 또한, 상기 트랜지스터(T)의 제2 접촉 영역(DE)은 제2 연결 부재(TE2)에 연결(또는 접촉)될 수 있다.
하나 이상의 실시예들에서, 제2 연결 부재(TE2)는 층간 절연층(ILD) 상에 제공 및/또는 형성될 수 있다. 제2 연결 부재(TE2)의 일 단은 층간 절연층(ILD) 및 게이트 절연층(GI)을 관통하는 컨택 홀을 통하여 트랜지스터(T)의 제2 접촉 영역(DE)에 전기적 및/또는 물리적으로 연결될 수 있다. 제2 연결 부재(TE2)의 타 단은 비아층(VIA) 및 패시베이션층(PSV)을 순차적으로 관통하는 제1 컨택부(CNT1)를 통하여 표시 소자층(DPL)의 제1 정렬 전극(ALE1)과 전기적 및/또는 물리적으로 연결될 수 있다. 실시예에 있어서, 제2 연결 부재(TE2)는 화소 회로층(PCL)의 트랜지스터(T)와 표시 소자층(DPL)의 제1 정렬 전극(ALE1)을 연결하기 위한 매개체일 수 있다.
상술한 트랜지스터(T) 상에는 층간 절연층(ILD)이 제공 및/또는 형성될 수 있다.
상술한 실시예에서 트랜지스터(T)가 탑 게이트(top gate) 구조의 박막 트랜지스터인 경우를 예로서 설명하였으나, 이에 한정되는 것은 아니며, 트랜지스터(T)의 구조는 다양하게 변경될 수 있다.
트랜지스터(T), 제1 및 제2 연결 부재들(TE1, TE2) 상에는 패시베이션층(PSV)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 패시베이션층(PSV)(또는 보호층)은 제1 및 제2 연결 부재들(TE1, TE2)과 층간 절연층(ILD) 상에 전면적으로 제공 및/또는 형성될 수 있다. 패시베이션층(PSV)은 무기 재료를 포함한 무기막(또는 무기 절연막) 또는 유기 재료를 포함한 유기막(또는 유기 절연막)일 수 있다.
예를 들어, 무기막은 실리콘 산화물(SiOx), 실리콘 질화물(SiNx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 유기막은, 예를 들어, 아크릴레이트 수지(polyacrylate resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide rein), 불포화 폴리에스테르 수지(unsaturated polyester resin), 폴리페닐렌 에테르 수지(poly-phenylene ether resin), 폴리페닐렌 설파이드 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
하나 이상의 실시예들에서, 패시베이션층(PSV)은 제2 연결 부재(TE2)의 일 영역을 노출하는 제1 컨택부(CNT1)를 포함하도록 부분적으로 개구될 수 있다. 또한, 패시베이션층(PSV)은 제1 연결 부재(TE1)의 일 영역 및 하부 도전층(BML)의 일 영역을 노출하도록 부분적으로 개구될 수 있다.
하나 이상의 실시예들에서, 화소 회로층(PCL)은 패시베이션층(PSV) 상에 제공 및/또는 형성된 소정의 전원 라인을 포함할 수 있다. 일 예로, 소정의 전원 라인은 제2 전원 라인(PL2)을 포함할 수 있다. 제2 전원 라인(PL2)은 브릿지 패턴(BRP)과 동일한 층에 제공될 수 있다. 제2 전원 라인(PL2)에는 제2 구동 전원(VSS)의 전압이 인가될 수 있다. 하나 이상의 실시예들에 따라 도 4를 참고하여 설명한 제1 전원 라인(PL1)을 더 포함할 수 있다. 제1 전원 라인(PL1)은 제2 전원 라인(PL2)과 동일한 층에 제공되거나 또는 상기 제2 전원 라인(PL2)과 상이한 층에 제공될 수 있다. 상술한 실시예에서, 제2 전원 라인(PL2)이 패시베이션층(PSV) 상에 제공 및/또는 형성되는 것으로 설명하였으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제2 전원 라인(PL2)은 화소 회로층(PCL)에 구비된 도전층들 중 어느 하나의 도전층이 위치한 소정의 절연층 상에 제공될 수도 있다. 즉, 화소 회로층(PCL) 내에서 제2 전원 라인(PL2)의 위치는 다양하게 변경될 수 있다.
하나 이상의 실시예들에서, 제2 전원 라인(PL2)은 도전성 물질(또는 도전성 재료)을 포함할 수 있다. 일 예로, 제2 전원 라인(PL2)은 구리(Cu), 몰리브덴(Mo), 텅스텐(W), 알루미늄네오디뮴(AlNd), 타이타늄(Ti), 알루미늄(Al), 은(Ag) 및 이들의 합금으로 이루어진 군에서 선택된 단독 또는 이들의 혼합물로 단일층(또는 단일막)을 형성하거나 배선 저항을 줄이기 위해 저저항 물질인 몰리브덴(Mo), 타이타늄(Ti), 구리(Cu), 알루미늄(Al) 또는 은(Ag)의 이중층 구조(또는 이중막) 또는 다중층(또는 다중막) 구조로 형성할 수 있다. 일 예로, 제2 전원 라인(PL2)은 타이타늄(Ti)/구리(Cu)의 순으로 적층된 이중층 구조(또는 이중막)으로 구성될 수 있다.
하나 이상의 실시예들에서, 브릿지 패턴(BRP) 및 제2 전원 라인(PL2) 상에는 비아층(VIA)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 비아층(VIA)은 브릿지 패턴(BRP), 제2 전원 라인(PL2), 및 패시베이션층(PSV) 상에 전면적으로 제공 및/또는 형성될 수 있다. 비아층(VIA)은 유기막을 포함함 단일층 또는 이중층 이상의 다중층으로 구성될 수 있다. 하나 이상의 실시예들에 따라, 비아층(VIA)은 무기막 및 상기 무기막 상에 배치된 유기막을 포함할 수 있다. 비아층(VIA)이 다중층으로 제공될 경우, 비아층(VIA)을 구성하는 유기막이 비아층(VIA)의 최상층에 위치할 수 있다. 비아층(VIA)은 폴리 아크릴레이트 수지(polyacrylate resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide rein), 불포화 폴리에스테르 수지(unsaturated polyester resin), 폴리페닐렌 에테르 수지(poly-phenylene ether resin), 폴리페닐렌 설파이드 수지(poly-phenylene sulfide resin), 및 벤조사이클로부텐 수지(benzocyclobutene resin) 중 적어도 하나를 포함할 수 있다.
하나 이상의 실시예들에서, 비아층(VIA)은 트랜지스터(T)와 전기적으로 연결되는 제2 연결 부재(TE2)를 노출하는 패시베이션층(PVS)의 제1 컨택부(CNT1)에 대응되는 제1 컨택부(CNT1) 및 제2 전원 라인(PL2)을 노출하는 제2 컨택부(CNT2)를 포함할 수 있다. 하나 이상의 실시예들에서, 비아층(VIA)은 화소 회로층(PCL) 내에서 그 하부에 위치한 구성 요소들(일 예로, 트랜지스터들(T), 소정의 전원 라인들, 브릿지 패턴(BRP) 등)에 의해 발생된 단차를 완화하는 평탄화층으로 활용될 수 있다.
하나 이상의 실시예들에서, 비아층(VIA) 상에 표시 소자층(DPL)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 표시 소자층(DPL)은 뱅크 패턴들(BNKP), 정렬 전극들(ALE), 뱅크(BNK), 발광 소자들(LD), 및 화소 전극들(PE)을 포함할 수 있다. 또한, 표시 소자층(DPL)은 상술한 구성들 사이에 위치하는 하나의 절연층들을 포함할 수 있다.
하나 이상의 실시예들에서, 뱅크 패턴들(BNKP)은 비아층(VIA)의 일면 상에서 제3 방향(DR3)으로 돌출될 수 있다. 이에 따라, 뱅크 패턴들(BNKP) 상에 배치된 정렬 전극들(ALE)의 일 영역이 제3 방향(DR3)(또는 기판(SUB)의 두께 방향)으로 돌출될 수 있다.
하나 이상의 실시예들에서, 뱅크 패턴들(BNKP)은 무기 재료를 포함한 무기막 또는 유기 재료를 포함한 유기막일 수 있다. 실시예에 따라, 뱅크 패턴들(BNKP)은 단일층의 유기막 및/또는 단일층의 무기막을 포함할 수 있으나, 이에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 뱅크 패턴들(BNKP)은 적어도 하나 이상의 유기막과 적어도 하나 이상의 무기막이 적층된 다중막의 형태로 제공될 수도 있다. 다만, 뱅크 패턴들(BNKP)의 재료가 상술한 실시예에 한정되는 것은 아니며, 하나 이상의 실시예들에 따라, 뱅크 패턴들(BNKP)은 도전성 물질(또는 재료)을 포함할 수도 있다.
하나 이상의 실시예들에서, 뱅크 패턴들(BNKP)은 반사 부재로 활용될 수 있다. 일 예로, 뱅크 패턴들(BNKP)은 그 상부에 배치된 정렬 전극들(ALE)과 함께 각각의 발광 소자(LD)에서 출사되는 광을 원하는 방향으로 유도하여 화소(PXL)의 출광 효율을 향상시키는 반사 부재로 활용될 수 있다.
도 6a, 도 6b 및 도 6d를 참고하면, 뱅크 패턴들(BNKP) 상에는 제1 및 제2 정렬 전극들(ALE1, ALE2)이 제공 및/또는 형성될 수 있다. 하나 이상의 예시들에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 서로 동일 평면 상에 배치될 수 있으며, 제3 방향(DR3)으로 동일한 두께를 가질 수 있다. 일 예로, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 비아층(VIA) 및 대응하는 뱅크 패턴(BNKP) 상에 제공되며 제3 방향(DR3)으로 서로 동일한 두께를 가질 수 있다. 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 동일한 공정에서 동시에(예: 동시에) 형성될 수 있다.
하나 이상의 실시예들에서, 제1 정렬 전극(ALE1)은 그 하부에 위치한 제1 뱅크 패턴(BNKP1)의 경사도에 대응하는 형상을 가질 수 있고, 제2 정렬 전극(ALE2)은 그 하부에 위치한 제2 뱅크 패턴(BNKP2)의 경사도에 대응하는 형상을 가질 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(예: 제3 방향)으로 진행되도록 하기 위하여 일정한(또는 실질적으로 균일하거나 균일한) 반사율을 갖는 재료로 구성될 수 있다. 일 예로, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 도전성 물질(또는 도전성 재료)로 이루어질 수 있다. 도전성 물질로는, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(예; 제3 방향(DR3)으로 반사시키는 데에 적절한 불투명 금속을 포함할 수 있다. 예를 들어, 불투명 금속으로는, 은(Ag), 마그네슘(Mg), 알루미늄(Al), 백금(Pt), 팔라듐(Pd), 금(Au), 니켈(Ni), 네오디뮴(Nd), 이리듐(Ir), 크롬(Cr), 타이타늄(Ti), 이들의 합금과 같은 금속을 포함할 수 있다. 다만, 제1 및 제2 정렬 전극들(ALE1, ALE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 및 제2 정렬 전극들(ALE1, ALE2)은 투명 도전성 물질(또는 투명 재료)을 포함할 수 있다. 투명 도전성 물질(또는 투명 도전성 재료)로는, 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO)과 같은 도전성 산화물, PEDOT(poly(3,4-ethylenedioxythiophene))와 같은 도전성 고분자 등이 포함될 수 있다. 정렬 전극들(ALE)이 투명 도전성 물질(또는 투명 도전성 재료)을 포함하는 경우, 발광 소자들(LD)에서 방출되는 광을 표시 장치의 화상 표시 방향(예: 제3 방향(DR3))으로 반사시키기 위한 불투명 금속으로 이루어진 별도의 도전층이 추가될 수도 있다. 다만, 정렬 전극들(ALE)의 재료가 상술한 재료들에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 제1 정렬 전극(ALE1)은 제1 컨택부(CNT1)를 통해 화소 회로층(PCL)의 트랜지스터(T)와 전기적으로 연결될 수 있고, 제2 정렬 전극(ALE2)은 제2 컨택부(CNT2)를 통해 화소 회로층(PCL)의 제2 전원 라인(PL2)과 전기적으로 연결될 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 정렬 전극들(ALE1, ALE2) 상에는 제1 절연층(INS1)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 제1 절연층(INS1)은 무기 재료로 이루어진 무기막 또는 유기 재료로 이루어진 유기막을 포함할 수 있다. 제1 절연층(INS1)은 화소 회로층(PCL)으로부터 발광 소자들(LD)을 보호하는 데에 적절한 무기막으로 이루어질 수 있다. 일 예로, 제1 절연층(INS1)은, 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 제1 절연층(INS1)은 단일층 또는 다중층으로 제공될 수 있다. 제1 절연층(INS1)이 다중층으로 제공될 경우, 제1 절연층(INS1)은 무기막으로 구성된 서로 다른 굴절률을 갖는 제1 레이어와 제2 레이어가 교번하여 적층된 분산 브래그 반사경(Distributed Bragg Reflectors, DBR) 구조로 제공될 수도 있다.
하나 이상의 실시예들에서, 제1 절연층(INS1) 상에는 뱅크(BNK)가 형성될 수 있다. 하나 이상의 예시들에서, 뱅크(BNK)는 화소(PXL)의 발광 영역(EMA)을 둘러싸도록 인접 화소들(PXL) 사이에 형성되어, 해당 화소(PXL)의 발광 영역(EMA)을 구획하는 화소 정의막을 구성할 수 있다.
하나 이상의 실시예들에서, 제1 절연층(INS1) 및 뱅크(BNK)가 형성된 화소(PXL)의 발광 영역(EMA)에는 발광 소자들(LD)이 공급 및 정렬될 수 있다. 일 예로, 잉크젯 프린팅 방식 등을 통해 상기 발광 영역(EMA)에 발광 소자들(LD)이 공급(또는 투입)되고, 발광 소자들(LD)은 정렬 전극들(ALE) 각각에 인가되는 소정의 신호(또는 정렬 신호)에 의해 형성된 전기장(또는 전계)에 의하여 정렬 전극들(ALE)의 사이에 정렬될 수 있다. 일 예로, 발광 소자들(LD)은 제1 뱅크 패턴(BNP1) 상의 제1 정렬 전극(ALE1)과 제2 뱅크 패턴(BNKP2) 상의 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 정렬될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD) 각각은 제3 방향(DR3)과 수직을 이루는 일 방향으로 순차적으로 적층된 제1 반도체층(예: 도 1의 제1 반도체층(11)), 활성층(예: 도 1의 활성층(12)), 및 제2 반도체층(예: 도 1의 제2 반도체층(13))을 포함한 발광 적층체(또는 발광 적층 패턴)를 포함할 수 있다. 하나 이상의 예시들에서, 제2 반도체층(13)은 각 발광 소자(LD)의 제1 단부(EP1)에 위치할 수 있고, 제1 반도체층(11)은 해당 발광 소자(LD)의 제2 단부(EP2)에 위치할 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 화소 전극들(PE1, PE2)은 발광 영역(EMA)에서 발광 소자들(LD)의 양 측면 상에 배치될 수 있다. 제1 화소 전극(PE1)은 발광 소자들(LD) 각각의 제1 단부(EP1) 상에 배치될 수 있다. 제1 화소 전극(PE1)은 제1 절연층(INS1)의 개구부를 통해 제1 정렬 전극(ALE1)과 접촉하여 전기적으로 연결될 수 있다. 제2 화소 전극(PE2)은 발광 소자들(LD) 각각의 제2 단부(EP2) 상에 배치될 수 있다. 제2 화소 전극(PE2)은 부분적으로 개구된 제1 절연층(INS1)에 의해 제2 정렬 전극(ALE2)과 접촉하여 전기적으로 연결될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD)의 하부에는 제1 절연 패턴(INP1)이 제공 및/또는 형성될 수 있다. 제1 절연 패턴(INP1)은 제1 절연층(INS1) 상에 배치되고, 제1 및 제2 정렬 전극들(ALE1, ALE2) 사이에 배치된 발광 소자들(LD)을 고정시킬 수 있다.
하나 이상의 실시예들에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 발광 소자들(LD) 상에서 서로 이격되게 배치될 수 있다.
하나 이상의 실시예들에서, 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 발광 소자들(LD) 각각으로부터 방출된 광이 손실없이 표시 장치의 화상 표시 방향(일 예로, 제3 방향(DR3))으로 진행되도록 하기 위하여 다양한 투명 도전 물질로 구성될 수 있다. 일 예로, 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 인듐 주석 산화물(indium tin oxide, ITO), 인듐 아연 산화물(indium zinc oxide, IZO), 아연 산화물(zinc oxide, ZnOx), 인듐 갈륨 아연 산화물(indium gallium zinc oxide, IGZO), 인듐 주석 아연 산화물(indium tin zinc oxide, ITZO) 등을 비롯한 다양한 투명 도전성 물질(또는 재료) 중 적어도 하나를 포함하며, 원하는 투광도(예: 소정의 투광도 또는 투과도)를 만족하도록 실질적으로 투명 또는 반투명하게 구성될 수 있다. 다만, 제1 화소 전극(PE1)과 제2 화소 전극(PE2)의 재료가 상술한 실시예에 한정되는 것은 아니다. 하나 이상의 실시예들에 따라, 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 다양한 불투명 도전성 물질(또는 다양한 투명 도전성 재료)로 구성될 수도 있다. 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 단일층 또는 다중층으로 형성될 수도 있다.
하나 이상의 실시예들에서, 제1 화소 전극(PE1)과 제2 화소 전극(PE2)은 동일한 층에 제공 및/또는 형성될 수 있다. 일 예시에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)은 동일 평면 상에 제공되며, 일정 간격 이격되어 전기적으로 분리될 수 있다.
하나 이상의 실시예들에서, 제1 화소 전극(PE1) 및 제2 화소 전극(PE2) 상에는 유기 투과층(OPL)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL)은 제1 화소 전극(PE1)과 중첩하도록 배치된 제1 유기 투과층(OPLa) 및 제2 화소 전극(PE2)과 중첩하도록 배치된 제2 유기 투과층(OPLb)을 포함할 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL)은 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)상에 배치되어 발광 소자들(LD)의 양 단부를 덮도록 배치될 수 있다. 하나 이상의 예시들에서, 제1 유기 투과층(OPLa)은 발광 소자들(LD) 각각의 제1 단부(EP1)를 덮도록 배치될 수 있다. 제2 유기 투과층(OPLb)은 발광 소자들(LD) 각각의 제2 단부(EP2)를 덮도록 배치될 수 있다.
하나 이상의 실시예들에서, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)는 유기 투과층(OPL)에 의해 후술하는 컬러 변환층(CCL)과 직접 접촉하지 않을 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD) 각각의 제1 및 제2 단부들(EP1, EP2)을 덮도록 유기 투과층(OPL)을 배치하여 발광 소자들(LD)의 각각 제1 및 제2 단부들(EP1, EP2)에 색 변환 입자들(QD)을 포함하는 컬러 변환층(CCL)이 직접 접촉함에 따라 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서 발생하는 열화 현상을 방지할 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL)은 유기 용매에서 분산성을 가지는 나노 스케일 정도의 광 산란체를 포함할 수 있다. 예를 들어, 상기 광 산란체는 산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 및 산화 주석(SnO2) 중 적어도 하나를 포함할 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL)은 광 산란체를 포함함으로써, 발광 소자들(LD)에서 방출되는 광이 넓은 각도로 확산되도록 할 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL)은 발광 소자들(LD)에서 방출하는 광의 파장에 따라 유기 투과층(OPL)의 두께가 다르게 형성될 수 있다. 예를 들어, 발광 소자들(LD)에서 청색 계열의 광을 방출하는 경우 유기 투과층(OPL)의 두께는 발광 소자들(LD)에서 녹색 계열의 광을 방출하는 경우에서의 유기 투과층(OPL)의 두께보다 얇을 수 있다.
하나 이상의 실시예들에서, 발광 소자(LD)가 청색 계열의 광을 방출하는 경우 유기 투과층(OPL)의 두께는 약 1.5㎛ 이상 2.5㎛ 미만일 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL) 상에는 컬러 변환층(CCL)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 컬러 변환층(CCL)은 뱅크(BNK)에 의해 둘러싸인 화소(PXL)의 발광 영역(EAM) 내에서 유기 투과층(OPL) 상에 배치될 수 있다. 하나 이상의 예시들에서, 컬러 변환층(CCL)은 유기 투과층(OPL) 상에 직접 위치할 수 있으며, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)를 제외한 영역과 직접 접촉할 수 있다.
하나 이상의 실시예들에서, 컬러 변환층(CCL)은 특정 색상에 대응하는 색 변환 입자들(QD)을 포함할 수 있다. 일 예로, 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색(또는 특정 색)의 광으로 변환하는 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 적색 화소인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 녹색 화소(또는 녹색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 녹색의 광으로 변환하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수 있다. 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 해당 화소(PXL)의 컬러 변환층(CCL)은 발광 소자들(LD)에서 방출되는 제1 색의 광을 제2 색의 광, 일 예로, 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함할 수도 있다. 하나 이상의 실시예들에 따라, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 색 변환 입자들(QD)을 포함한 컬러 변환층(CCL)을 대신하여 광 산란 입자들(SCT)을 포함하는 광 산란층이 구비될 수도 있다. 일 예로, 화소(PXL)가 청색 화소(또는 청색 서브 화소)이며, 발광 소자들(LD)이 청색 계열의 광을 방출하는 경우, 화소(PXL)는 광 산란 입자들(SCT)을 포함하는 광 산란층을 포함할 수도 있다. 상술한 광 산란층은 실시예에 따라 생략될 수도 있다. 하나 이상의 실시예들에 따라, 화소(PXL)가 청색 화소(또는 청색 서브 화소)인 경우, 컬러 변환층(CCL)을 대신하여 투명 폴리머가 제공될 수도 있다.
하나 이상의 실시예들에서, 컬러 변환층(CCL) 및 뱅크(BNK) 상에는 캡핑층(CPL)이 배치될 수 있다.
하나 이상의 실시예들에서, 캡핑층(CPL)은 화소 영역(PXA)에서 전면적으로(또는 전체적으로) 제공되며, 컬러 변환층(CCL) 상에 직접 배치될수 있다. 캡핑층(CPL)은 무기 재료를 포함한 무기막(또는 무기 절연막)일 수 있다 캡핑층(CPL)은 실리콘 질화물(SiNx), 실리콘 산화물(SiOx), 실리콘 산질화물(SiOxNy), 알루미늄 산화물(AlOx)과 같은 금속 산화물 중 적어도 하나를 포함할 수 있다. 캡핑층(CPL)은 컬러 변환층(CCL) 상에 위치하여 상기 컬러 변환층(CCL)을 커버함으로써 상기 컬러 변환층(CCL)을 보호할 수 있다.
하나 이상의 실시예들에서, 캡핑층(CPL)은 그 하부에 배치된 구성 요소들에 의해 발생된 단차를 완화시키며 평탄한 표면을 가질 수 있다. 일 예로, 캡핑층(CPL)은 유기 재료를 포함한 유기막을 포함할 수 있다. 캡핑층(CPL)은 화소 영역(PXA)을 포함한 표시 영역(DA)에 공통으로 제공되는 공통층일 수 있으나, 이에 한정되는 것은 아니다.
하나 이상의 실시예들에서, 캡핑층(CPL) 상에는 컬러 필터(CF) 및 차광 패턴(LBP)이 제공 및/또는 형성될 수 있다. 컬러 필터(CF)는 특정 색상의 광을 선택적으로 투과시킬 수 있다. 컬러 필터(CF)는 컬러 변환층(CCL)과 함께 광 변환 패턴(LCP)을 구성하며, 컬러 변환층(CCL)에서 변환된 특정 색의 광을 선택적으로 투과시키는 컬러 필터 물질을 포함할 수 있다. 컬러 필터(CF)는 적색 컬러 필터, 녹색 컬러 필터, 및 청색 컬러 필터를 포함할 수 있다. 상술한 컬러 필터(CF)는 컬러 변환층(CCL)과 대응하도록 캡핑층(CPL)의 일면 상에 제공될 수 있다. 컬러 변환층(CCL)과 컬러 필터(CF)를 포함한 광 변환 패턴(LCP)은 화소(PXL)의 발광 영역(EMA)과 대응할 수 있다.
하나 이상의 실시예들에서, 차광 패턴(LBP)은 컬러 필터(CF)와 인접하게 캡핑층(CPL)의 일면 상에 위치할 수 있다. 일 예로, 차광 패턴(LBP)은 비발광 영역(NEA)에 대응하도록 캡핑층(CPL)의 일면 상에 위치할 수 있다. 차광 패턴(LBP)은 뱅크(BNK)와 대응할 수 있다. 하나 이상의 예시들에서, 차광 패턴(LBP)은 화소(PXL)와 그에 인접한 화소들(PXL) 사이에서 광(또는 빛)이 새는 빛샘 불량을 방지하는 차광 물질을 포함할 수 있다. 일 예로, 차광 패턴(LBP)은 블랙 매트릭스를 포함할 수 있다. 차광 패턴(LBP)은 인접한 화소들(PXL) 각각에서 방출되는 광의 혼색을 방지할 수 있다.
하나 이상의 실시예들에서, 차광 패턴(LBP) 및 컬러 필터(CF) 상에는 커버층(CVL)이 제공 및/또는 형성될 수 있다.
하나 이상의 실시예들에서, 커버층(CVL)은 무기 재료를 포함한 무기막(또는 무기 절연막) 또는 유기 재료를 포함한 유기막(또는 유기 절연막)일 수 있다. 커버층(CVL)은 그 하부에 위치한 구성들을 전체적으로 커버하여 외부로부터 수분 또는 습기 등이 발광 소자들(LD) 및 광 변환 패턴(LCP)으로 유입되는 것을 차단할 수 있다. 하나 이상의 실시예들에 있어서, 커버층(CVL)은 잉크젯 프린팅 방법으로 화소 영역(PXA)을 포함한 표시 영역(DA)에 전면적으로 제공되는 유기막일 수 있다.
상술한 실시예에 따른 표시 장치는 발광 소자(LD) 상에 광 변환 패턴(LCP)을 배치하여 상기 광 변환 패턴(LCP)을 통해 우수한 색 재현성을 갖는 광을 출사함으로써 출광 효율이 향상될 수 있다.
도 6b는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ' 선에 따른 단면도이다.
도 6b를 참고하면, 제2 절연 패턴(INP2)을 제외한 나머지 구성들은 도 6a에 도시된 구성들과 동일하므로 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 6b를 참고하면, 발광 소자들(LD) 상에 제2 절연 패턴(INP2)이 배치될 수 있다. 제2 절연 패턴(INP2)은 제1 및 제2 화소 전극들(PE1', PE2')사이에 정렬된 발광 소자들(LD)의 상부에 배치되며 발광 소자들(LD)의 중앙 영역을 포함한 일 영역의 상부에만 부분적으로 배치될 수 있다. 제2 절연 패턴(INP2)은 제1 절연 패턴(INP1)과 함께 일체로 형성될 수 있다. 하나 이상의 예시들에서, 제2 절연 패턴(INP2)은 제1 절연 패턴(INP1)과는 별개도 독립된 패턴으로 형성될 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 화소 전극(PE1', PE2')은 제2 절연 패턴(INP2)을 기준으로 서로 이격되어 배치될 수 있다.
하나 이상의 실시예들에서, 제1 및 제2 유기 투과층(OPLa', OPLb')은 제1 및 제2 화소 전극(PE1', PE2')과 중첩하고, 발광 소자(LD)의 양 단부를 덮도록 제2 절연 패턴(INP2)을 기준으로 서로 이격되어 배치될 수 있다. 하나 이상의 예시들에서, 제1 유기 투과층(OPLa')은 발광 소자(LD)의 제1 단부(EP1)를 덮도록 형성될 수 있다. 제2 유기 투과층(OPLb')은 발광 소자(LD)의 제2 단부(EP2)를 덮도록 형성될 수 있다.
하나 이상의 실시예들에서, 화소(PXL)에서 발광 소자들(LD)의 정렬이 완료된 이후 발광 소자(LD) 상의 제2 절연 패턴(INP2)을 형성하여 발광 소자(LD)가 정렬된 위치에서 이탈되는 것을 방지할 수 있다.
도 6c는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ' 선에 따른 단면도이다.
도 6c를 참고하면, 제1 및 제2 정렬 전극(ALE1', ALE2')을 제외한 나머지 구성들은 도 6a에 도시된 구성들과 동일하므로 동일하거나 대응되는 구성 요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 6c를 참고하면, 제1 및 제2 정렬 전극들(ALE1', ALE2')는 비아층(VIA) 상에서 서로 이격되어 배치될 수 있다. 제1 정렬 전극(ALE1') 상에 제1 뱅크 패턴(BNKP1)이 배치될 수 있으며, 제2 정렬 전극(ALE2') 상에 제2 뱅크 패턴(BNK2)이 배치될 수 있다.
하나 이상의 실시예들에서, 제1 절연층(INS1)은 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2)의 프로파일(또는 형상)을 따라 배치될 수 있다.
도 6d는 하나 이상의 실시예들에 따른 도 5의 Ⅱ~Ⅱ'선에 따른 단면도이다.
도 6d를 참고하면, 제1 뱅크 패턴(BNKP1'), 제2 뱅크 패턴(BNKP2') 및 뱅크(BNK')를 제외한 나머지 구성들은 도 6a에 도시된 구성들과 동일하므로 대응되는 구성요소에 대해서는 동일한 참조 번호를 이용하고, 중복되는 설명은 생략한다.
도 6d를 참고하면, 제1 뱅크 패턴(BNKP1'), 제1 뱅크 패턴(BNKP1), 제2 뱅크 패턴(BNKP2), 및 제2 뱅크 패턴(BNKP2')은 일 방향으로 순차적으로 배열되어 제3 방향(DR3)으로 돌출될 수 있다. 이에 따라, 제1 뱅크 패턴(BNKP1')상에 배치된 제1 절연층(INS1), 제1 화소 전극(PE1), 및 제1 유기 투과층(OPLa)의 일 영역이 제3 방향(DR3)으로 돌출될 수 있다. 제2 뱅크 패턴(BNKP2')상에 배치된 제1 절연층(INS1), 제2 화소 전극(PE2), 및 제2 유기 투과층(OPLb)의 일 영역이 제3 방향(DR3)으로 돌출될 수 있다.
도 6d를 참고하면, 제1 뱅크 패턴(BNKP1')상에 제1 절연층(INS1), 제1 화소 전극(PE1), 및 제1 유기 투과층(OPLa)이 순차적으로 배치된 것으로 도시되었으나, 제1 화소 전극(PE1)은 제1 뱅크 패턴(BNKP1')의 상부에 배치되지 않을 수 있다.
하나 이상의 실시예들에서, 뱅크(BNK')는 제1 뱅크 패턴(BNKP1') 및 제2 뱅크 패턴(BNKP2')을 커버하도록 배치될 수 있다. 하나 이상의 예시들에서, 뱅크(BNK')는 제1 뱅크 패턴(BNKP1') 및 제2 뱅크 패턴(BNKP2')과 중첩하도록 배치될 수 있다.
도 7a는 유기막층을 통과하는 광의 침투 깊이를 그래프로 나타낸다. 도 7b는 도 5에 도시된 유기 투과층(OPL)을 통과하는 광의 침투 깊이(penetration depth)를 그래프로 나타낸다.
도 8a는 도 5에 도시된 유기 투과층(OPL)의 배치에 따른 휘도 유지율을 그래프로 나타낸다. 도 8b는 도 5에 도시된 유기 투과층(OPL)의 배치에 따른 컬러 변환층(CCL)에서의 컬러 변환 유지율을 그래프로 나타낸다.
도 7a을 참고하면, 발광 소자와 컬러 변환층 사이에 두께 약 1.5㎛인 경우의 유기막층이 배치된 경우, 발광 소자에서 방출된 광의 침투 깊이를 나타낸다. 하나 이상의 예시들에서, 상기 유기막층은 폴리아크릴레이트(polyacrylate)를 포함할 수 있으나, 이에 한정되는 것은 아니다. 예를 들어, 상기 유기막층은 아크릴계 수지(acrylic resin), 에폭시 수지(epoxy resin), 페놀 수지(phenol resin), 폴리아미드 수지(polyamide resin), 폴리이미드 수지(polyimide rein), 불포화 폴리에스테르 수지(unsaturated polyester resin), 폴리페닐렌 수지(polyphenylene resin), 폴리페닐렌설파이드 수지(polyphenylenesulfide resin), 및 벤조사이클로부텐(benzocyclobutene, BCB) 중 적어도 하나의 물질을 포함할 수 있다.
도 7b를 참고하면, 발광 소자(예: 도 5의 발광 소자(LD))와 컬러 변환층(예: 도 5의 컬러 변환층(CCL)) 사이에 두께가 약 1.5㎛인 유기 투과층(예: 도 5의 유기 투과층(OPL))이 배치된 경우 발광 소자(LD)에서 방출된 광의 침투 깊이를 나타낸다.
도 7a 및 도 7b를 참고하면, 발광 소자(LD) 상에 유기 투과층(OPL)이 배치된 경우가 폴리아크릴 층이 배치된 경우보다 발광 소자(LD)의 광 투과율이 낮아진다.
하나 이상의 실시예들에서, 발광 소자(LD)와 컬러 변환층(CCL) 사이에 유기 투과층(OPL)이 배치되어 발광 소자(LD)의 양단에서 방출된 광으로 인해 발생한 열이 컬러 변환층(CCL)로 전달되는 것을 줄이거나 방지할 수 있다.
즉, 낮아진 광 투과율에 비례하여 발광 소자(LD)의 양 단부에서 발생하는 열화 현상을 개선(예: 열화 현상을 줄임)할 수 있다.
도 8a는 도 5에 도시된 유기 투과층(OPL)의 배치에 따른 휘도 유지율을 나타낸다.
도 8a의 Ref1은 발광 소자 상에 컬러 변환층이 직접 접촉하는 경우, 녹색 화소에서의 휘도 저하를 나타낸다.
도 8a의 Ex1은 발광 소자(LD) 상에 두께가 약 4㎛인 유기 투과층(OPL)이 배치된 경우 녹색 화소에서의 휘도 저하를 나타낸다.
도 8a를 참고하면, 발광 소자(LD) 상에 광 확산 입자를 포함하는 유기 투과층(OPL)이 배치되는 경우에서의 휘도 저하율이 발광 소자 상에 컬러 변환층이 직접 접촉하는 경우에서의 휘도 저하율보다 낮다.
하나 이상의 실시예들에서, 유기 투과층(OPL)에 포함된 광 확산 입자에 의해 발광 소자(LD)로부터 방출된 광이 확산됨에 따라 실질적으로 휘도가 저하되는 것을 개선할 수 있다.
도 8b는 도 5에 도시된 유기 투과층(OPL)의 배치에 따른 컬러 변환층(CCL)에서의 컬러 변환 유지율을 나타낸다.
도 8b의 Ref2는 발광 소자(LD) 상에 컬러 변환층(CCL)이 직접 접촉하는 경우, 녹색 화소의 컬러 변환층에서의 컬러 변환 유지율을 나타낸다.
도 8b의 Ex2는 발광 소자(LD) 상에 광 확산 입자를 포함하는 유기 투과층(OPL)이 배치되는 경우에서의 녹색 화소의 컬러 변환층(CCL)의 컬러 변환 유지율을 나타낸다.
도 8b를 참고하면, 발광 소자(LD) 상에 광 확산 입자를 포함하는 유기 투과층(OPL)이 배치되는 경우에서의 컬러 변환층(CCL)에서의 컬러 변환율이 발광 소자 상에 컬러 변환층(CCL)이 직접 접촉하는 경우에서의 컬러 변환층에서의 컬러 변환율보다 높을 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL)에 의해 발광 소자(LD)와 컬러 변환층(CCL)이 이격됨에 따라 발광 소자(LD)의 양 단부에서의 열화를 개선하고 이에 따라 컬러 변환층(CCL)에서의 컬러 변환율이 상대적으로 높아질 수 있다.
도 9 내지 도 19는 하나 이상의 실시예들에 따른 화소(PXL)의 표시 소자층(DPL)의 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
이하에서는, 도 9 내지 도 19를 참조하여 도 6a에 따른 화소(PXL)의 표시 소자층(DPL)의 제조 방법에 따라 순차적으로 설명한다.
본 명세서에서, 단면도에 따라 화소(PXL)의 제조 단계가 차례로 수행되는 것으로 설명하지만, 발명의 사상 및 기술적 특징이 변경되지 않는 한, 연속하여 수행되는 것으로 도시한 일부 단계들이 동시에(또는 동시에) 수행되거나, 각 단계의 순서가 변경되거나, 일부 단계가 생략되거나, 또는 각 단계 사이에 다른 단계가 더 포함될 수 있음은 자명하다.
도 9 내지 도 19에 있어서, 중복된 설명을 피하기 위하여 상술한 실시예와 상이한 점을 중심으로 설명한다.
도 9를 참고하면, 기판(SUB) 상에 화소 회로층(PCL)을 형성한다. 화소 회로층(PCL)의 비아층(VIA) 상에 서로 이격된 제1 뱅크 패턴(BNKP1)과 제2 뱅크 패턴(BNKP2)을 형성한다.
도 9 및 도 10을 참고하면, 제1 뱅크 패턴(BNKP1) 상에 제1 정렬 전극(ALE1)을 형성하고, 제2 뱅크 패턴(BNKP2) 상에 제2 정렬 전극(ALE2)을 형성한다.
하나 이상의 실시예들에서, 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2)은 동일 공정으로 형성되어 동일한 층에 제공되고 동일한 물질을 포함할 수 있다.
도 11을 참고하면, 제1 및 제2 정렬 전극들(ALE1, ALE2)과 비아층(VIA) 상에 제1 절연층(INS1)을 형성한다.
하나 이상의 실시예들에서, 제1 절연층(INS1)은 제1 정렬 전극(ALE1)의 일 영역 및 제2 정렬 전극(ALE2)의 일 영역을 노출하도록 부분적으로 개구될 수 있다. 제1 절연층(INS1)은 무기 재료를 포함한 무기막(또는 무기 절연막)일 수 있다.
하나 이상의 실시예들에서, 제1 절연층(INS1)을 형성하는 단계에 대응하여, 제1 및 제2 정렬 전극들(ALE1, ALE2) 각각에 대응하는 정렬 신호를 인가하여 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이에 전계를 형성한다.
이어, 상기 전계가 형성된 상태에서 잉크젯 프린팅 방식 등을 이용하여 발광 소자들(LD)을 포함한 잉크를 화소(PXL)의 화소 영역(PXA)에 투입한다. 일 예로, 제2 절연층(INS2) 상에 적어도 하나 이상의 잉크젯 노즐을 배치하고, 잉크젯 노즐을 통해 다수의 발광 소자들(LD)이 혼합된 잉크를 화소(PXL)의 화소 영역(PXA)에 투입할 수 있다. 발광 소자들(LD)을 상기 화소 영역(PXA)에 투입하는 방식이 상술한 실시예에 한정되는 것은 아니며, 발광 소자들(LD)을 투입하는 방식은 다양하게 변경될 수 있다.
하나 이상의 실시예들에서, 발광 소자들(LD)을 상기 화소 영역(PXA)에 투입할 경우 제1 정렬 전극(ALE1)과 제2 정렬 전극(ALE2) 사이의 제1 절연층(INS1) 상에 발광 소자들(LD)의 자가 정렬이 유도될 수 있다.
도 12를 참고하면, 발광 영역(EMA)의 전면에 절연 물질층을 형성할 수 있다. 발광 소자들(LD) 상에 상기 절연 물질층이 도포(또는 코팅)될 수 있다. 상기 절연 물질층은 점도성(예: 적절한 점도)을 갖는 절연 물질을 포함할 수 있다. 상기 절연 물질층이 도포된 후 전면 노광(exposure) 공정을 통해 제1 절연 패턴(INP1)을 형성할 수 있다. 하나 이상의 예시들에서, 제1 절연 패턴(INP1)은 발광 소자들(LD)이 자가 정렬된 후 제1 절연층(INS1) 상의 용매가 제거되는 과정에서 이탈되는 것을 방지하기 위해 발광 소자들(LD)을 고정시킬 수 있다.
도 11 및 도 12를 참고하면, 제1 절연 패턴(INP1)의 형성 이전에 제1 절연층(INS1)과 발광 소자(LD)의 사이에 공극(VD)이 형성될 수 있다. 공극(VD)은 제1 절연 패턴(INP1)을 형성하는 과정에서 채워질 수 있다. 이에 따라, 발광 소자(LD)는 보다 안정적으로 지지될 수 있다.
도 13을 참고하면, 제1 절연층(INS1) 상에 뱅크(BNK)를 형성한다. 제1 절연층(INS1)은 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 형성될 수 있다.
하나 이상의 실시예들에서, 뱅크(BNK)는 제1 절연층(INS1)이 배치된 직후 형성될 수 있다. 하나 이상의 예시들에서, 뱅크(BNK)는 발광 소자(LD)가 발광 영역(EMA)에 분사되고 정렬된 후에 형성될 수 있다.
도 14를 참고하면, 발광 영역(EMA) 상에서 제1 절연층(INS1) 및 발광 소자(LD) 상에 도전층(CDL)을 전면적으로 도포할 수 있다. 하나 이상의 예시들에서, 도전층(CDL)은 다양한 투명 도전 물질로 구성될 수 있다. 예를 들어, 도전층(CDL)은 투명 전도성 산화물로 구성될 수 있다.
도 15를 참고하면, 도전층(CDL) 상에 유기 투과층(OPL)을 전면적으로 도포한다.
하나 이상의 실시예들에서, 상기 유기 투과층(OPL)을 도포하는 방법과 관련하여 후술하는 도 26a 내지 도 28b를 참고하여 상세히 설명한다.
도 16 및 도 17을 참고하면, 유기 투과층(OPL) 상에 코팅층(CTL)을 전면적으로 도포하고, 패터닝 및 식각 공정을 이용하여 코팅층(CTL), 도전층(CDL)의 일부, 및 유기 투과층(OPL)의 일부를 제거할 수 있다.
도 17을 참고하면, 코팅층(CTL)을 전부 제거하는 것으로 도시하였으나, 코팅층(CTL)의 일부를 제거할 수 있다.
하나 이상의 실시예들에서, 상기 공정을 통해 도전층(CDL)의 일부가 제거됨에 따라 전기적으로 분리된 제1 화소 전극(PE1) 및 제2 화소 전극(PE2)을 형성할 수 있다. 도전층(CDL)의 일 영역을 제거하는 방법은 습식 식각 방법을 포함할 수 있다.
하나 이상의 실시예들에서, 상기 공정을 통해 유기 투과층(OPL)의 일부가 제거됨에 따라 제1 유기 투과층(OPLa) 및 제2 유기 투과층(OPLb)을 형성할 수 있다.
도 18을 참고하면, 뱅크(BNK)로 둘러싸인 공간에 컬러 변환층(CCL)을 형성한다. 하나 이상의 예시들에서, 컬러 변환층(CCL)은 증착 또는 잉크젯 방식으로 형성될 수 있으나, 이에 제한되는 것은 아니다.
하나 이상의 실시예들에서, 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출된 광은 제3 방향(DR3)을 따라 유기 투과층(OPL)을 통과하여 컬러 변환층(CCL)에 전달될 수 있다. 발광 소자(LD)의 제1 및 제2 단부들(EP1, EP2)에서 방출된 광은 유기 투과층(OPL)에 포함된 광 확산 입자에 의해 확산되어 컬러 변환층(CCL)에 전달될 수 있다.
도 6a 및 도 19를 참고하면, 이어서 컬러 변환층(CCL) 상에 캡핑층(CPL), 차광 패턴(LBP) 및 커버층(CVL)이 형성될 수 있다.
도 20 내지 도 25는 하나 이상의 실시예들에 따른 화소의 표시 소자층(DPL)의 다른 제조 방법을 개략적으로 설명하기 위한 단면도들이다.
이하에서는, 도 20 내지 도 25를 참고하여, 도 6b에 따른 화소(PXL)의 표시 소자층(DPL)의 제조 방법에 따라 순차적으로 설명한다. 다만, 제2 절연 패턴(INP2)을 형성하는 방법 및 이와 관련된 방법을 제외한 나머지 방법에 대해서는 도 9 내지 도 11 및 도 18 내지 도 19를 참조하거나, 중복되는 설명은 생략한다.
도 11 및 도 20을 참고하면, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)이 형성되기 이전에 제1 절연층(INS1) 및 발광 소자(LD) 사이에 공극(VD)이 형성될 수 있다.
도 20을 참고하면, 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)은 발광 소자(LD) 및 제1 절연층(INS1) 상에 절연 물질을 도포한 후 마스크를 활용하여 포토리소그래피 공정을 통해 제1 절연 패턴(INP1) 및 제2 절연 패턴(INP2)을 형성할 수 있다.
도 21을 참고하면, 제1 절연층(INS1) 상에 뱅크(BNK)를 형성한다. 뱅크(BNK)는 비발광 영역(NEA)에서 제1 절연층(INS1) 상에 형성될 수 있다.
도 22를 참고하면, 발광 영역(EMA) 상에서 제1 절연층(INS1), 제2 절연 패턴(INP2) 상에 도전층(CDL')을 전면적으로 도포할 수 있다. 도전층(CDL')은 제1 절연층(INS1)및 제2 절연 패턴(INP2)의 프로파일(또는 형상)에 따라 배치될 수 있다.
도 23을 참고하면, 도전층(CDL')상에 유기 투과층(OPL')이 전면적으로 배치될 수 있다.
도 24 및 도 25를 참고하면, 유기 투과층(OPL) 상에 코팅층(CTL')을 전면적으로 도포하고 제1 마스크를 이용하여 패터닝 및 식각 공정을 이용하여 코팅층(CTL'), 도전층(CDL')의 일부, 및 유기 투과층(OPL')의 일부를 제거할 수 있다.
하나 이상의 실시예들에서, 상기 공정을 통해 도전층(CDL')의 일부가 제거됨에 따라 전기적으로 분리된 제1 화소 전극(PE1') 및 제2 화소 전극(PE2')을 형성할 수 있다.
하나 이상의 실시예들에서, 상기 공정을 통해 유기 투과층(OPL')의 일부가 제거됨에 따라 제1 유기 투과층(OPLa') 및 제2 유기 투과층(OPLb')을 형성할 수 있다.
이후, 수행되는 공정은 도 18 및 도 19와 동일한 방식으로 진행될 수 있다.
이하, 도 26a 내지 도 28b를 참고하여, 유기 투과층(예: 도 6a의 유기 투과층(OPL))의 형성 방법들을 설명한다.
도 26a 내지 도 28b를 참고하면, 화소(PXL)는 적색 광을 방출하는 제1 화소(PXL1), 녹색 광을 방출하는 제2 화소(PXL2), 청색 광을 방출하는 제3 화소(PXL3)를 포함할 수 있다.
하나 이상의 실시예들에서, 제1 화소(PXL1)의 발광 영역(EMA)에는 제1 발광 소자(LD1)에서 방출되는 광을 적색의 광으로 변환하는 적색 퀀텀 닷의 색 변환 입자들(예: 도 6a의 색 변환 입자들(QD))을 포함하는 컬러 변환층(예: 도 6a의 컬러 변환층(CCL))이 배치될 수 있다. 제2 화소(PXL2)의 발광 영역(EMA)에는 제2 발광 소자(LD2)에서 방출되는 광을 녹색으로 방출하는 녹색 퀀텀 닷의 색 변환 입자들(QD)을 포함하는 컬러 변환층(CCL)이 배치될 수 있다.
하나 이상의 실시예들에서, 제3 화소(PXL3)의 발광 영역(EMA)에는 제3 발광 소자(LD)에서 방출되는 광을 청색의 광으로 변환하는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함하는 컬러 변환층(CCL)이 배치될 수 있다. 하나 이상의 예시들에서, 제3 발광 소자(LD3)가 청색 계열의 광을 방출하는 경우, 제3 화소(PXL3)의 발광 영역(EMA)에는 청색 퀀텀 닷의 색 변환 입자들(QD)을 포함하는 컬러 변환층(CCL) 대신에 광 산란 입자들(예: 도 6a의 광 산란 입자들(SCT))이 배치될 수 있다.
도 26a 및 도 26b는 하나 이상의 실시예들에 따른 도 6A에 도시된 유기 투과층(OPL)을 형성하는 방법을 나타내는 단면도들이다.
도 26a 및 도 26b를 참고하면, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)에 도전층(CDL)이 배치된 이후, 뱅크(BNK)로 구획된 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각의 발광 영역(EMA)에 잉크젯(ink-jet) 방식으로 유기 투과층(OPL1, OPL2, OPL3)이 분사될 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL1, OPL2, OPL3)은 광 확산 입자를 포함하는 유기 용매 형태로 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)에 분사될 수 있다.
하나 이상의 실시예들에서, 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3) 각각의 발광 영역(EMA)에 분사된 유기 투과층(OPL1, OPL2, OPL3)의 두께는 동일할 수 있다. 하나 이상의 예시들에서, 상기 발광 영역(EMA)에 분사된 유기 투과층(OPL1, OPL2, OPL3)의 두께는 다를 수 있다. 예를 들어, 제1 화소(PXL1)의 발광 영역(EMA)에 분산된 유기 투과층(OPL1)의 두께가 제2 화소(PXL2)의 발광 영역(EMA)에 분산된 유기 투과층(OPL2)의 두께보다 두꺼울 수 있다.
도 27a 내지 도 27d는 하나 이상의 실시예들에 따른 도 6A에 도시된 유기 투과층(OPL)을 형성하는 방법을 나타내는 단면도들이다.
도 27a 및 도 27c를 참고하면, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 제1 및 제2 정렬 전극들(ALE1, ALE2) 및 제1 절연층(INS1)이 형성된 후에 제1 뱅크(BNK1)가 형성될 수 있다.
하나 이상의 실시예들에서, 제1 뱅크(BNK1)는 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)를 구획하는 정의막일 수 있다.
하나 이상의 실시예들에서, 제1 뱅크(BNK1)가 형성된 후에, 도전층(CDL)이 배치될 수 있다.
도 27a를 참고하면, 도전층(CDL)이 배치된 후에 각 화소들의 비발광 영역(NEA)을 회피하여 발광 영역(EMA)에 중첩하도록 유기 투과층(OPL1, OPL2, OPL3)을 패터닝할 수 있다. 제1, 제2, 및 제3 화소들(PXL1, PXL2, PXL3)의 발광 영역(EMA)에 중첩하도록 유기 투과층(OPL1, OPL2, OPL3)이 동시에(예: 동시에) 패터닝될 수 있다.
도 27c를 참고하면, 도전층(CDL)이 배치된 후 제3 화소(PXL3)의 발광 영역(EMA)을 제외한, 제1 화소(PXL1)의 발광 영역(EMA) 및 제2 화소(PXL2)의 발광 영역(EMA)에 중첩하도록 유기 투과층(OPL1, OPL2)이 동시에 패터닝 될 수 있다.
하나 이상의 실시예들에서, 청색 광을 방출하는 제3 화소(PXL3)는 제3 발광 소자(LD3)에서 청색 계열의 광을 방출함에 따라 후속 공정에서 컬러 변환층(예: 도 6a의 컬러 변환층(CCL))이 아닌 광 산란 입자들(예: 도 6a의 광 산란 입자들(SCT))을 포함하는 광 산란 층을 포함할 수 있다. 따라서, 발광 소자(LD)와 컬러 변환층(CCL)의 접촉에 따라 발광 소자(LD)의 양 단부에서 열화 현상이 발생하지 않으므로 상기 열화 현상을 방지하기 위한 유기 투과층이 배치될 필요성이 없으므로 제3 화소(PXL3)를 제외한 제1 및 제2 화소들(PXL1, PXL2)에만 각각 유기 투과층(OPL1, OPL2)을 패터닝을 통해 형성할 수 있다.
도 27b를 참고하면, 유기 투과층(OPL1, OPL2, OPL3)을 패터닝한 후에 제1 뱅크(BNK1) 상에 제2 뱅크(BNK2)가 배치될 수 있다.
도 27d를 참고하면, 유기 투과층(OPL1, OPL2)을 패터닝한 후에 제1 뱅크(BNK1) 상에 제2 뱅크(BNK2)가 배치될 수 있다.
하나 이상의 실시예들에서, 제1 뱅크(BNK1)의 높이는 발광 영역(EMA)에 중첩하도록 유기 투과층(OPL1, OPL2, OPL3)을 패터닝하기 위한 높이로 형성될 수 있다. 일 예시에서, 제1 뱅크(BNK1)의 높이는 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2)의 높이와 유사할 수 있다.
하나 이상의 실시예들에서, 제2 뱅크(BNK2)는 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 컬러 변환층(예: 도 5의 컬러 변환층(CCL))이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다.
하나 이상의 실시예들에서, 제2 뱅크(BNK2)는 제1 뱅크(BNK1)와 동일한 소재로 형성될 수 있다.
하나 이상의 실시예들에서, 제1 뱅크(BNK1) 및 제2 뱅크(BNK2)가 결합된 형상은 도 26a에 도시된 뱅크(BNK)의 형상과 동일할 수 있다.
도 28a 및 도 28b는 하나 이상의 실시예들에 따른 도 6A에 도시된 유기 투과층(OPL)을 형성하는 방법을 나타내는 단면도들이다.
도 28a를 참고하면, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)는 제1 및 제2 정렬 전극들(ALE1, ALE2) 및 제1 절연층(INS1)이 형성된 후에 비발광 영역(NEA)에 중첩하도록 제1 뱅크(BNK1')가 형성될 수 있다.
하나 이상의 실시예들에서, 제1 뱅크(BNK1')가 형성된 후에, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3)의 발광 영역(EMA)에 중첩하도록 제1 절연층(INS1) 상에 도전층(CDL)이 배치될 수 있다.
하나 이상의 실시예들에서, 제1 뱅크(BNK1')의 높이는 제1 및 제2 뱅크 패턴들(BNKP1, BNKP2)의 높이와 유사할 수 있다.
하나 이상의 실시예들에서, 각 화소의 발광 영역(EMA)과 중첩하도록 도전층(CDL)이 형성된 후, 각 화소의 제1 뱅크(BNK1) 및 도전층(CDL)을 덮도록 유기 투과층(OPL")이 전면적으로 배치될 수 있다.
하나 이상의 실시예들에서, 제1 화소(PXL1), 제2 화소(PXL2), 및 제3 화소(PXL3) 각각에 형성된 도전층(CDL) 및 제1 뱅크(BNK1')를 덮도록 광 확산 입자를 포함하는 유기 용매를 전면적으로 도포하고 경화함으로써 유기 투과층(OPL")이 형성될 수 있다. 상기 광 확산 입자를 포함하는 유기 용매는 유기 포토레지스트 물질에 해당할 수 있다.
하나 이상의 실시예들에서, 유기 투과층(OPL")은 제1 뱅크(BNK1') 상에 배치될 수 있다.
도 28b를 참고하면, 유기 투과층(OPL")이 형성된 후 제1 뱅크(BNK1')와 중첩하도록 제2 뱅크(BNK2')를 형성할 수 있다.
하나 이상의 실시예에서, 제2 뱅크(BNK2')는 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다. 컬러 변환층(예: 도 5의 컬러 변환층(CCL))이 공급되어야 할 발광 영역(EMA)을 최종적으로 정의하는 구조물일 수 있다.
하나 이상의 실시예들에서, 제2 뱅크(BNK2')는 제1 뱅크(BNK1')와 동일한 소재로 형성될 수 있다.
이상에서는 본 발명의 실시예들을 참조하여 설명하였지만, 해당 기술 분야의 숙련된 당업자는 청구범위 및 이에 상응하는 내용에 기재된 본 발명의 사상 및 영역으로부터 벗어나지 않는 범위 내에서 본 발명을 다양하게 수정 및 변경시킬 수 있음을 이해할 수 있을 것이다.

Claims (20)

  1. 기판; 및
    상기 기판 상에서, 발광 영역 및 비발광 영역을 포함하는 화소를 포함하고,
    상기 화소는,
    상기 발광 영역에서의 발광 소자, 상기 발광 소자는 제1 단부 및 제2 단부를 포함함;
    상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 화소 전극;
    상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 화소 전극;
    상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 덮는 유기 투과층, 상기 유기 투과층은 광 확산 입자를 포함함; 및
    상기 유기 투과층 상의 컬러 변환층을 포함하고, 상기 컬러 변환층은 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자들을 포함하는, 표시 장치.
  2. 제1 항에 있어서,
    상기 유기 투과층의 두께는 상기 발광 소자로부터 방출되는 광의 파장에 기초하는, 표시 장치.
  3. 제1 항에 있어서,
    상기 유기 투과층의 상기 광 확산 입자는 유기 용매 내에서 분산성을 갖는 광 산란체를 포함하는, 표시 장치.
  4. 제3 항에 있어서,
    상기 광 산란체는 산화 타이타늄(TiO2), 산화 지르코늄(ZrO2), 산화 알루미늄(Al2O3), 산화 인듐(In2O3), 산화 아연(ZnO), 또는 산화 주석(SnO2) 중 적어도 하나를 포함하는, 표시 장치.
  5. 제1 항에 있어서,
    상기 유기 투과층과 상기 컬러 변환층 사이의 코팅층을 더 포함하는, 표시 장치.
  6. 제1 항에 있어서,
    상기 발광 소자와 전기적으로 연결된 트랜지스터 및 전원 배선을 포함한 화소 회로층;
    상기 발광 영역에서 상기 화소 회로층 상에서 서로 이격된 제1 뱅크 패턴 및 제2 뱅크 패턴;
    상기 제1 뱅크 패턴 상에서, 상기 트랜지스터와 전기적으로 연결된 제1 정렬 전극;
    상기 제2 뱅크 패턴 상에서, 상기 전원 배선과 전기적으로 연결된 제2 정렬 전극; 및
    상기 제1 정렬 전극 및 상기 제2 정렬 전극 상의 절연층을 더 포함하고,
    상기 발광 소자는 상기 절연층 상에서, 평면 상에서 볼 때 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 배치되는, 표시 장치.
  7. 제6 항에 있어서,
    상기 절연층과 상기 발광 소자 사이에 제1 절연 패턴을 더 포함하는, 표시 장치.
  8. 제7 항에 있어서,
    상기 발광 소자 상의 제2 절연 패턴, 상기 발광 소자의 제1 단부 및 제2 단부는 상기 제2 절연 패턴으로부터 노출되는, 표시 장치.
  9. 제1 항에 있어서,
    상기 화소는 적색 광을 방출하는 제1 화소 및 녹색 광을 방출하는 제2 화소를 포함하는, 표시 장치.
  10. 제9 항에 있어서,
    상기 유기 투과층은 상기 제1 화소의 제1 유기 투과층 및 상기 제2 화소의 제2 유기 투과층을 포함하고,
    상기 제1 유기 투과층의 두께는 상기 제2 유기 투과층의 두께보다 얇은, 표시 장치.
  11. 제9 항에 있어서,
    상기 컬러 변환층은,
    상기 제1 화소에서, 상기 제1 화소의 상기 발광 소자에서 방출되는 광을 상기 적색의 광으로 변환하는 적색 색 변환 입자를 포함하는 제1 컬러 변환층; 및
    상기 제2 화소에서, 상기 제2 화소의 상기 발광 소자에서 방출되는 광을 상기 녹색의 광으로 변환하는 녹색 색 변환 입자를 포함하는 제2 컬러 변환층을 포함하는, 표시 장치.
  12. 제1 항에 있어서,
    상기 유기 투과층의 두께는 1.5㎛ 이상 2.5㎛ 미만인, 표시 장치.
  13. 기판;
    상기 기판 상에서, 발광 영역 및 비발광 영역을 포함하는 화소를 포함하고,
    상기 화소는,
    상기 기판 상의 트랜지스터 및 전원 배선을 포함하는 화소 회로층;
    상기 트랜지스터 및 상기 전원 배선 상의 비아층;
    상기 비아층 상에서, 서로 이격된 제1 정렬 전극 및 제2 정렬 전극;
    상기 제1 정렬 전극 상의 제1 뱅크 패턴;
    상기 제2 정렬 전극 상의 제2 뱅크 패턴;
    상기 제1 뱅크 패턴 및 상기 제2 뱅크 패턴 상의 절연층;
    상기 절연층 상에서, 상기 제1 정렬 전극 및 상기 제2 정렬 전극 사이에 위치하고, 길이 방향으로 제1 단부 및 제2 단부를 포함하는 발광 소자;
    상기 발광 소자의 상기 제1 단부와 전기적으로 연결된 제1 화소 전극;
    상기 발광 소자의 상기 제2 단부와 전기적으로 연결된 제2 화소 전극;
    상기 발광 소자의 상기 제1 단부 및 상기 제2 단부를 덮는 유기 투과층, 상기 유기 투과층은 광 확산 입자를 포함함; 및
    상기 유기 투과층 상의 컬러 변환층, 상기 컬러 변환층은, 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자들을 포함하는, 표시 장치.
  14. 기판 상에 발광 영역과 비발광 영역을 포함하는 화소를 형성하는 단계를 포함하고,
    상기 화소를 형성하는 단계는,
    상기 기판 상에 서로 이격된 제1 정렬 전극 및 제2 정렬 전극을 형성하는 단계;
    상기 기판 상의 절연층, 상기 제1 정렬 전극, 및 상기 제2 정렬 전극을 형성하는 단계;
    상기 절연층 상에 상기 발광 영역과 상기 비발광 영역을 정의하는 제1 뱅크를 형성하는 단계;
    상기 제1 정렬 전극과 상기 제2 정렬 전극 사이에 형성되는 전계를 이용하여 상기 제1 정렬 전극과 상기 제2 정렬 전극 사이의 상기 절연층 상에 발광 소자를 정렬하는 단계;
    상기 발광 소자 및 상기 절연층 상에 도전층을 형성하는 단계;
    상기 도전층 상에 광 확산 입자를 포함하는 유기 투과층을 형성하는 단계;
    상기 유기 투과층 상에 코팅층을 형성하는 단계;
    상기 도전층의 일부를 노출하기 위해 제1 마스크를 이용하여 상기 유기 투과층 및 상기 코팅층의 일부를 제거하는 단계;
    상기 노출된 도전층을 제거하고, 상기 발광 소자의 일 단부에 전기적으로 연결되는 제1 화소 전극 및 상기 발광 소자의 타 단부에 전기적으로 연결되는 제2 화소 전극을 형성하는 단계; 및
    상기 유기 투과층에 상기 발광 소자로부터 방출된 제1 색의 광을 제2 색의 광으로 변환하는 색 변환 입자를을 포함하는 컬러 변환층을 형성하는 단계를 포함하는, 표시 장치의 제조 방법.
  15. 제14 항에 있어서,
    상기 유기 투과층을 형성하는 단계는,
    상기 발광 영역에 상기 광 확산 입자를 포함하는 유기 용매를 분사하는, 표시 장치의 제조 방법.
  16. 제14 항에 있어서,
    상기 유기 투과층을 형성하는 단계는,
    상기 비발광 영역을 회피하여 상기 발광 영역에 중첩하도록 상기 유기 투과층을 패터닝하는, 표시 장치의 제조 방법.
  17. 제14 항에 있어서,
    상기 유기 투과층을 형성하는 단계는,
    상기 발광 영역 및 상기 비발광 영역에 상기 광 확산 입자를 포함하는 유기 용매를 도포하고, 전면 노광을 수행하는 단계를 포함하고,
    상기 유기 투과층은 상기 발광 영역 및 상기 제1 뱅크 상에 놓이는, 표시 장치의 제조 방법.
  18. 제16 항에 있어서,
    상기 유기 투과층을 형성하는 단계는,
    상기 유기 발광층 형성 후 상기 제1 뱅크 상에 제2 뱅크를 형성하는 단계를 더 포함하는, 표시 장치의 제조 방법.
  19. 제14 항에 있어서,
    상기 유기 투과층의 두께는 상기 발광 소자로부터 방출되는 광의 파장에 기초하는, 표시 장치의 제조 방법.
  20. 제14 항에 있어서,
    상기 유기 투과층의 상기 광 확산 입자는 유기 용매 내에서 분산성을 갖는 광 산란체를 포함하는, 표시 장치의 제조 방법.
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