WO2023184707A1 - 存储器及其制作方法、电子设备 - Google Patents

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朱正勇
康卜文
王桂磊
赵超
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Abstract

根据本公开的实施例提供一种存储器及其制作方法、电子设备。该存储器包括衬底，和位于衬底一侧的字线、位线和存储单元；存储单元包括晶体管，晶体管包括：半导体层，包括依次连接的源接触区、半导体区和漏接触区；主栅极，与字线电连接；源极，分别与位线和半导体层的源接触区电连接；漏极，与半导体层的漏接触区电连接；辅助栅极，与漏极电连接；其中，主栅极在衬底的正投影、和辅助栅极在衬底的正投影，分别与半导体层的半导体区在衬底的正投影至少部分交叠。本公开在晶体管具备主栅极的基础上，引入了与漏极电连接的辅助栅极，该辅助栅极可以获得与漏极同步的固定电位、并利用该固定电位对半导体层提供补充控制，进而优化存储器的读写性能。

Description

存储器及其制作方法、电子设备
相关交叉引用
本申请要求于2022年4月2日在国家知识产权局提交的申请号为202210351082.9的中国专利申请的优先权，其全部内容通过引用并入本文。
技术领域
本公开涉及存储技术领域，具体而言，本公开涉及一种存储器及其制作方法、电子设备。
背景技术
随机存取存储器(英语：Random Access Memory，缩写：RAM)通常包括晶体管和例如电容器的存储结构，其中，晶体管可对存储结构完成读或写任务的控制。可见，晶体管的性能对整个存储器的读写性能带来重要影响。
发明内容
本公开提出一种存储器及其制作方法、电子设备，用以提高存储器的读写性能。
第一个方面，本公开提供了一种存储器，包括衬底，和位于衬底一侧的字线、位线和存储单元；存储单元包括晶体管，晶体管包括：半导体层，包括依次连接的源接触区、半导体区和漏接触区；主栅极，与字线电连接；源极，分别与位线和半导体层的源接触区电连接；漏极，与半导体层的漏接触区电连接；辅助栅极，与漏极电连接；其中，主栅极在衬底的正投影、和辅助栅极在衬底的正投影，分别与半导体层的半导体区在衬底的正投影至少部分交叠。
在一些实施例中，主栅极位于衬底与半导体层之间；或，主栅极位于半导体层远离衬底的一侧。
在一些实施例中，主栅极和辅助栅极分别位于半导体层的相对两侧。
在一些实施例中，存储单元还包括存储结构；存储结构包括辅助栅极与第一电极之间形成的电容存储结构。
在一些实施例中，第一电极为源极，源极在衬底的正投影与辅助栅极在衬底的正投影部分交叠。
在一些实施例中，主栅极位于半导体层远离衬底的一侧，辅助栅极位于衬底与半导体层之间，第一电极位于衬底与辅助栅极之间。
在一些实施例中，主栅极位于衬底与半导体层之间，辅助栅极位于半导体层远离衬底的一侧，第一电极位于辅助栅极远离衬底的一侧。
在一些实施例中，晶体管还包括：第一介质层，位于半导体层与主栅极之间；第二介质层，位于辅助栅极与半导体层之间、以及辅助栅极与源极之间，源极在衬底的正投影与辅助栅极在衬底的正投影部分交叠。
在一些实施例中，主栅极位于半导体层远离衬底的一侧，辅助栅极位于衬底与半导体层之间；晶体管还包括第一绝缘层、第一过孔和第二过孔；第一绝缘层位于主栅极的远离衬底的一侧；位线位于第一绝缘层的远离主栅极的一侧；第一过孔分别穿过第一绝缘层和第一介质层，且分别与位线和半导体层的源接触区连接，包括第一过孔和半导体层的源接触区的整体的至少部分形成源极；第二过孔分别穿过第一绝缘层、第一介质层和第二介质层，且分别与半导体层的漏接触区和辅助栅极连接，包括第二过孔和半导体层的漏接触区的整体的至少部分形成漏极。
在一些实施例中，主栅极位于衬底与半导体层之间，辅助栅极位于半导体层远离衬底的一侧；晶体管还包括第一绝缘层、第一过孔和第二过孔；第一绝缘层位于辅助栅极远离衬底的一侧；位线位于第一绝缘层远离辅助栅极的一侧；第一过孔分别穿过第一绝缘层和第二介质层，且分别与位线和半导体层的源接触区连接，包括第一过孔和半导体层的源接触区的整体的至少部分形成源极；第二过孔穿过第一绝缘层和第二介质层，且分别与 辅助栅极和半导体层的漏接触区连接，包括第二过孔和半导体层的漏接触区的整体的至少部分形成漏极。
在一些实施例中，字线与主栅极同层设置且与位线位于不同的层。
在一些实施例中，半导体层包括金属氧化物半导体、单晶硅、多晶硅和非晶硅中的至少一种材料；其中，金属氧化物半导体包括铟、镓、锌、锡和钨中的至少一种元素。
在一些实施例中，至少两个存储单元在垂直于衬底的方向上叠层布置；和/或，至少两个存储单元在衬底的一侧呈阵列排布，位于同一行的至少两个存储单元中晶体管的主栅极与同一字线电连接，位于同一列的至少两个存储单元中晶体管的源极与同一位线电连接。
第二个方面，本公开提供了一种电子设备，包括上述任一种存储器。
第三个方面，本公开提供了一种存储器的制作方法，包括：在衬底的一侧依次制备辅助栅极、第二介质层、半导体层、第一介质层、主栅极、与主栅极连接的字线、以及第一绝缘层；半导体层包括依次连接的源接触区、半导体区和漏接触区；依次对第一绝缘层和第一介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔；依次对第一绝缘层、第一介质层和第二介质层进行刻蚀得到露出半导体层的至少部分漏接触区以及部分辅助栅极的第二通孔；分别在第一通孔和第二通孔内制作导电材料，使得第一通孔内形成连接半导体层的源接触区的第一过孔，第二通孔内形成连接辅助栅极和半导体层的漏接触区的第二过孔；在第一过孔上制作位线。
在一些实施例中，在衬底的一侧依次制备辅助栅极、第二介质层、半导体层、第一介质层、主栅极、与主栅极连接的字线、以及第一绝缘层，包括：在衬底的一侧制备辅助栅极；在辅助栅极以及露出的衬底上制备第二介质层；在第二介质层上制备半导体层，使得半导体层的半导体区在衬底的正投影、以及半导体层的源接触区在衬底的正投影，分别与辅助栅极在衬底的正投影部分交叠；对半导体层的源接触区和漏接触区导体化。
在一些实施例中，依次对第一绝缘层和第一介质层进行刻蚀得到露出 至少部分半导体层的源接触区的第一通孔，与依次对第一绝缘层、第一介质层和第二介质层进行刻蚀得到露出半导体层的至少部分漏接触区以及部分辅助栅极的第二通孔，同步进行。
第四个方面，本公开提供了另一种存储器的制作方法，包括：在衬底的一侧依次制备主栅极、与主栅极连接的字线、第一介质层、半导体层、第二介质层、辅助栅极、以及第一绝缘层；半导体层包括依次连接的源接触区、半导体区和漏接触区；依次对第一绝缘层和第二介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔；依次对第一绝缘层和第二介质层进行刻蚀得到露出部分辅助栅极以及半导体层的至少部分漏接触区的第二通孔；分别在第一通孔和第二通孔内制作导电材料，使得第一通孔内形成连接半导体层的源接触区的第一过孔，第二通孔内形成连接辅助栅极和半导体层的漏接触区的第二过孔；在第一过孔上制作位线。
在一些实施例中，在衬底的一侧依次制备主栅极、与主栅极连接的字线、第一介质层、半导体层、第二介质层、辅助栅极、以及第一绝缘层，包括：在衬底的一侧制备主栅极以及与主栅极连接的字线；在主栅极、与主栅极连接的字线以及露出的衬底上制备第一介质层；在第一介质层上制备半导体层，使得半导体层的半导体区在衬底的正投影与主栅极在衬底的正投影部分交叠；对半导体层的源接触区和漏接触区导体化；在半导体层以及露出的第一介质层上制备第二介质层；在第二介质层上制备辅助栅极，使得辅助栅极在衬底的正投影分别与半导体层的半导体区在衬底的正投影、以及半导体层的源接触区在衬底的正投影部分交叠。
在一些实施例中，依次对第一绝缘层和第二介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔，与依次对第一绝缘层和第二介质层进行刻蚀得到露出部分辅助栅极以及半导体层的至少部分漏接触区的第二通孔，同步进行。
本公开提供的技术方案带来的有益技术效果包括：优化了存储器的结构，具体是在晶体管具备能够对半导体层实现导电性控制的主栅极的基础上，引入了也能对半导体层提供导电性控制的辅助栅极，该辅助栅极与漏 极电连接，使得辅助栅极可以获得与漏极同步的固定电位、并利用该固定电位对半导体层提供补充控制，并且辅助栅极不与源极电连接，使得该辅助栅极在读阶段可以起到阈值电压的负偏的作用，可以提高晶体管的性能，进而优化存储器的读写性能。
背栅与漏电极相连提高读写性能的方案，辅助栅极不与除漏极之外的任何电极相连，其位于半导体层的另一侧与主栅极位于半导体层的两侧，本申请的背栅不是浮栅，必须要有固定电位且电位必须与漏极同步，适用于存储器的读写场景，本申请背栅不与源极连接，该辅助栅极是在读阶段起到Vth负偏的作用。
本公开的附加的方面和优点将在下面的描述中部分给出，这些将从下面的描述中变得明显，或通过本申请的实践了解到。
附图说明
本公开的上述的和/或附加的方面和优点从下面结合附图对实施例的描述中将变得明显和容易理解，其中：
图1为相关技术中的存储单元的电路示意图；
图2为根据本公开的实施例的存储器的电路示意图；
图3为根据本公开的实施例的存储单元的电路示意图；
图4为根据本公开的实施例的存储器的结构示意图；
图5为根据本公开的实施例的存储单元的实施方式一结构示意图；
图6为根据本公开的实施例的存储单元的实施方式二结构示意图；
图7为根据本公开的实施例的存储单元的实施方式三结构示意图；
图8为根据本公开的实施例的存储单元的实施方式四结构示意图；
图9为根据本公开的实施例的电子设备的框架结构示意图；
图10为根据本公开的实施例的一种存储器的制作方法的流程示意图；
图11为根据本公开的实施例的另一种存储器的制作方法的流程示意图；
图12为根据本公开的实施例的存储器的具体制作方法中，经过步骤 S301后的膜层结构示意图；
图13为根据本公开的实施例的存储器的具体制作方法中步骤S302后的膜层结构示意图；
图14为根据本公开的实施例的存储器的具体制作方法中步骤S303后的膜层结构示意图；
图15为根据本公开的实施例的存储器的具体制作方法中步骤S304后的膜层结构示意图；
图16为根据本公开的实施例的存储器的具体制作方法中步骤S305后的膜层结构示意图；
图17为根据本公开的实施例的存储器的具体制作方法中步骤S306后的膜层结构示意图；
图18为根据本公开的实施例的存储器的具体制作方法中步骤S307后的膜层结构示意图；
图19为根据本公开的实施例的存储器的具体制作方法中步骤S308后的膜层结构示意图；
图20为根据本公开的实施例的存储器的具体制作方法中步骤S309后的膜层结构示意图；
图21为根据本公开的实施例的存储器的具体制作方法中步骤S310后的膜层结构示意图；
图22为根据本公开的存储器在写入不同的数据时晶体管的转移特性曲线图。
附图标记：
10-存储单元；101-辅助栅极；102-第二介质层；103-半导体层；1031-源接触区；1032-漏接触区；1033-半导体区；104-第一介质层；105-主栅极；106-第一绝缘层；107-第一过孔；108-第二过孔；109-平坦化层；110-第一电极；20-位线；30-字线；100-存储单元组；200-衬底；300-缓冲层；1-存储器；2-电子设备。
具体实施方式
下面结合本公开中的附图描述本公开的实施例。应理解，下面结合附图所阐述的实施方式，是用于解释本公开实施例的技术方案的示例性描述，对本公开实施例的技术方案不构成限制。
本技术领域技术人员可以理解，除非特意声明，这里使用的单数形式“一”、“一个”、“所述”和“该”也可包括复数形式。应该进一步理解的是，本公开的说明书中使用的措辞“包括”是指存在所述特征、整数、步骤、操作、元件和/或组件，但不排除实现为本技术领域所支持其他特征、信息、数据、步骤、操作、元件、组件和/或它们的组合等。应该理解，当我们称一个元件被“连接”或“耦接”到另一元件时，该一个元件可以直接连接或耦接到另一元件，也可以指该一个元件和另一元件通过中间元件建立连接关系。此外，这里使用的“连接”或“耦接”可以包括无线连接或无线耦接。这里使用的术语“和/或”指该术语所限定的项目中的至少一个，例如“A和/或B”可以实现为“A”，或者实现为“B”，或者实现为“A和B”。
本公开的研发思路包括：如图1所示，DRAM的存储单元10通常是由一个晶体管和一个电容器组成，即1T1C的结构。由于晶体管存在关闭状态下电流跨沟道泄漏现象，这会使得电容器中存储的电荷逐渐流失，通常需要频繁刷新才能保证存储数据的有效性。
目前主流的DRAM为了降低刷新率，常规设计是电容需要做到足够大，这会使得DRAM的结构不紧凑、集成度较低。
本公开实施例中，提供的存储器1为存取存储器1(Access Memory)，该存取存储器1包括存储阵列，每个存储阵列中包括一个存储单元10。例如DRAM(Dynamic Random Access Memory，动态随机存取存储器1)或其他类型存储器1中的一个存储阵列中的一个存储单元10。
当然也不限于必须是在存储阵列中的存储单元10，也可以是非阵列形式的多个存储单元10中的至少其中一个。
每个存储阵列中至少包括行列分布的存储单元10，每个存储单元10 包括至少一个晶体管、至少一条字线30、至少一条位线20。
在一些实施例中，存储单元10可以包括一个晶体管、一个存储器1、以及一条字线30和一条位线20。
在另一些实施例中，存储单元10虽然仅包括一个晶体管，但是也可能包括两条位线20。
在又一些实施例中，晶体管可以不止一个。
本公开提出的存储单元10中，晶体管在具备能够对半导体层103实现导电性控制的主栅极105的基础上，引入了也能对半导体层103提供导电性控制的辅助栅极101，该辅助栅极101与漏极电连接，使得辅助栅极101可以获得与漏极同步的固定电位、并利用该固定电位对半导体层103提供补充控制，并且辅助栅极101不与源极电连接，使得该辅助栅极101在读阶段可以起到阈值电压的负偏的作用，可以提高晶体管的性能，进而优化存储器1的读写性能。
下面将通过具体的示例来解释说明本申请的发明构思。
本申请提供的存储器及其制作方法、电子设备，旨在解决现有技术的如上技术问题。根据本公开的实施例提供了一种存储器1，如图2至图8所示，包括衬底200，和位于衬底200一侧的字线30、位线20和存储单元10。
存储单元10包括晶体管，晶体管包括：半导体层103、主栅极105、源极、漏极和辅助栅极101。
半导体层103包括依次连接的源接触区1031、半导体区1033和漏接触区1032。
主栅极105与字线30电连接。
源极分别与位线20和半导体层103的源接触区1031电连接。
漏极与半导体层103的漏接触区1032电连接。
辅助栅极101与漏极电连接。
其中，主栅极105在衬底200的正投影、和辅助栅极101在衬底200的正投影，分别与半导体层103的半导体区1033在衬底200的正投影至 少部分交叠。
本实施例提供的存储器1，优化了存储器1的结构，具体是在晶体管具备能够对半导体层103实现导电性控制的主栅极105的基础上，引入了也能对半导体层103提供导电性控制的辅助栅极101，该辅助栅极101与漏极电连接，使得辅助栅极101可以获得与漏极同步的固定电位、并利用该固定电位对半导体层103提供补充控制，并且辅助栅极101不与源极电连接，使得该辅助栅极101在读阶段可以起到阈值电压的负偏的作用，可以提高晶体管的性能，进而优化存储器1的读写性能。
值得注意的是，本实施例中的辅助栅极101是与漏极电连接、且可以获得与漏极同步的固定电位，因此辅助栅极101不是浮栅。
在一些实施例中，如图6和图8所示，主栅极105位于衬底200与半导体层103之间。即，晶体管可以采用底栅结构。
在另一些实施例中，如图5和图7所示，主栅极105位于半导体层103远离衬底200的一侧。即，晶体管可以采用顶栅结构。
基于前述可能的实施例，在又一些实施例中，如图5-图8所示，主栅极105和辅助栅极101分别位于半导体层103的相对两侧。这样可以降低主栅极105与辅助栅极101之间的相互干涉，有利于提高主栅极105和辅助栅极101分别作用与半导体层103的有效面积，提高晶体管的性能。具体地，晶体管采用底栅结构的情况下，主栅极105位于衬底200与半导体层103之间，辅助栅极101位于半导体层103远离衬底200的一侧；晶体管采用顶栅结构的情况下，辅助栅极101位于衬底200与半导体层103之间，主助栅极位于半导体层103远离衬底200的一侧。
本公开的研发思路还包括：动态随机存取存储器1(DRAM)的存储器1单元通常包括晶体管和例如电容器的存储结构，比如，1T1C的结构，所述电容器通常通过电容电极实现。由于晶体管在关闭状态下存在电流跨沟道泄漏现象，这会使得电容器中存储的电荷的至少部分以漏电流的现象逐渐流失，因此存储的数据需要频繁刷新才能保证存储数据的有效性。在DRAM产品中，可以通过增加电容电极的面积提高存储电容来降低刷新 率，但是电容电极面积的增加会降低DRAM产品集成度。
为此，本申请为存储器1提供如下一种可能的实现方式：
如图7和图8所示，本公开提供的一些实施例中，存储单元10还包括存储结构。存储结构包括辅助栅极101与第一电极107之间形成的电容存储结构。
在本实施例中，存储单元10包括辅助栅极101与第一电极107之间形成的电容存储结构，可以实现数据的写入，还可以改善晶体管关闭状态下的电流泄漏问题。利用辅助电极作为电容存储结构的一部分，有利于使得器件有相对较高的集成度。
可选地，第一电极107可以是与辅助栅极101形成电容存储结构的专用导电结构，第一电极107也可以是存储器1内其他电学结构中具备导电性、且可以与辅助栅极101形成电容存储结构的导电结构。
在一些实施例中，如图7所示，主栅极105位于半导体层103远离衬底200的一侧，辅助栅极101位于衬底200与半导体层103之间，第一电极107位于衬底200与辅助栅极101之间。即，在主栅极105与辅助栅极101分别位于半导体层103的两侧、且晶体管采用顶栅结构的情况下，第一电极107可以相对辅助栅极101更靠近衬底200布设。
在一些实施例中，如图8所示，主栅极105位于衬底200与半导体层103之间，辅助栅极101位于半导体层103远离衬底200的一侧，第一电极107位于辅助栅极101远离衬底200的一侧。即，在主栅极105与辅助栅极101分别位于半导体层103的两侧、且晶体管采用底栅结构的情况下，第一电极107可以相对辅助栅极101更远离衬底200布设。
在一些实施例中，如图5和图6所示，第一电极107为源极，源极在衬底200的正投影与辅助栅极101在衬底200的正投影部分交叠。
在本实施例中，利用源极作为电容存储结构的另一部分，与辅助栅极101配合实现数据的写入，进一步提高了存储器1的集成度。即，存储器1的存储单元10中仅需要设置一个晶体管即可实现数据的读写，无需另外设置晶体管或者电容器件，极大地简化了存储单元10的结构，有利于 提高存储器1的集成度和存储密度。
需要说明的是，虽然图2和图3中均示出了存储电容器，但实际上，该存储电容器是由晶体管中的辅助栅极101与晶体管中的源极、漏极构成的。由于辅助栅极101存在背栅效应，即辅助栅极101的电位会对晶体管的阈值电压产生影响，因此在读取存储数据时用于开启晶体管的电压的大小在晶体管存储“1”时的阈值电压以及晶体管存储“0”时的阈值电压之间。
本实施例提供的存储器1，在进行写入操作时通过字线30向主栅极105施加第一电平，并通过位线20向待写入的存储单元10的源极传输存储信号，源极将存储信号传递至漏极，漏极将存储信号传递至辅助栅极101，辅助栅极101与漏极的节点电容器作为存储单元10的存储电容器，由此实现了数据的写入。在进行读取操作时，利用辅助栅极101上的电压对于晶体管阈值电压的影响，通过字线30对辅助栅极101施加第二电平，然后通过检测晶体管输出电流的大小来实现数据的读出，因此，存储单元10中仅需要设置一个晶体管即可实现数据的读写，无需另外设置晶体管或者电容器件，极大地简化了存储单元10的结构，有利于提高存储器1的集成度和存储密度。
本实施例提供的存储器1中的存储单元10仅包括一个晶体管即可，在下述的实施例中，将对存储器1的膜层结构进行详细说明。
在一些实施例中，如图5-图8所示，晶体管还包括：第一介质层104和第二介质层102。
第一介质层104位于半导体层103与主栅极105之间。
第二介质层102位于辅助栅极101与半导体层103之间、以及辅助栅极101与源极之间，源极在衬底200的正投影与辅助栅极101在衬底200的正投影部分交叠。
本实施例提供的存储器1中，第二介质层102用于作为辅助栅极101和源极形成的存储电容器的介电材料。第一介质层104用于实现主栅极105与源极、漏极之间的绝缘层106。
在一些实施例中，，如图5-图8所示，本实施例提供的存储器1还包括缓冲层300，缓冲层300位于衬底200与晶体管中最靠近衬底200的膜层(例如图5中的辅助栅极101)的之间。
可选地，衬底200的材料包括硅或者玻璃，缓冲层300为绝缘材料制成。
在一些实施例中，如图5所示，在主栅极105与辅助栅极101分别位于半导体层103的两侧、且晶体管采用顶栅结构的具体膜层结构可以是：
主栅极105位于半导体层103远离衬底200的一侧，辅助栅极101位于衬底200与半导体层103之间。
晶体管还包括第一绝缘层106、第一过孔107和第二过孔108。
第一绝缘层106位于主栅极105的远离衬底200的一侧。
位线20位于第一绝缘层106的远离主栅极105的一侧。
第一过孔107分别穿过第一绝缘层106和第一介质层104，且分别与位线20和半导体层103的源接触区1031连接，包括第一过孔107和半导体层103的源接触区1031的整体的至少部分形成源极。
第二过孔108分别穿过第一绝缘层106、第一介质层104和第二介质层102，且分别与半导体层103的漏接触区1032和辅助栅极101连接，包括第二过孔108和半导体层103的漏接触区1032的整体的至少部分形成漏极。
如图5所示，本实施例提供的存储器1中，位线20通过贯穿第一绝缘层106和第一介质层104的第一过孔107与半导体层103的源接触区1031电连接。半导体层103的漏接触区1032可以通过贯穿第二介质层102的第二过孔108与辅助栅极101电连接。
其中，包括第一过孔107和半导体层103的源接触区1031的整体的至少部分可以视为源极，例如，第一过孔107的一部分或全部可以视为源极，半导体层103中经过导体化处理的源接触区1031的一部分或全部也可以视为源极。
同样地，包括第二过孔108和半导体层103的漏接触区1032的整体 的至少部分可以视为漏极，例如，第二过孔108的一部分或全部可以视为漏极，半导体层103中经过导体化处理的漏接触区1032的一部分或全部也可以视为漏极。
需要说明的是，第二过孔108也贯穿了第一绝缘层106(与第一过孔107一样)，这样使得第一过孔107和第二过孔108可共享相同的刻蚀工艺制程制备得到，有利于进一步减少工序，从而降低生产成本。
半导体层103可选地，用于形成第二过孔108的材料与用于形成第一过孔107的材料可以相同。这样，第一过孔107和第二过孔108可共享相同的沉积工艺制程制备得到，有利于进一步减少工序，从而降低生产成本。
在一些实施例中，如图6所示，在主栅极105与辅助栅极101分别位于半导体层103的两侧、且晶体管采用底栅结构的具体膜层结构可以是：
主栅极105位于衬底200与半导体层103之间，辅助栅极101位于半导体层103远离衬底200的一侧。
晶体管还包括第一绝缘层106、第一过孔107和第二过孔108。
第一绝缘层106位于辅助栅极101远离衬底200的一侧。
位线20位于第一绝缘层106远离辅助栅极101的一侧。
第一过孔107分别穿过第一绝缘层106和第二介质层102，且分别与位线20和半导体层103的源接触区1031连接，包括第一过孔107和半导体层103的源接触区1031的整体的至少部分形成源极。
第二过孔108穿过第一绝缘层106和第二介质层102，且分别与辅助栅极101和半导体层103的漏接触区1032连接，包括第二过孔108和半导体层103的漏接触区1032的整体的至少部分形成漏极。
在一些实施例中，字线30与主栅极105同层设置且与位线20位于不同的层。
如图6所示，本实施例提供的存储器1中，字线30与位线20不同层，可有利于两者之间的相互绝缘，字线30与主栅极105同层设置，可有利于进一步减少工序，从而进一步降低生产成本。在一些实施例中，半导体层103包括金属氧化物半导体、单晶硅、多晶硅和非晶硅中的至少一种材 料。其中，金属氧化物半导体包括铟、镓、锌、锡和钨中的至少一种元素。
在本实施例中提供的存储器1中，半导体层103的材料包括金属氧化物。由于金属氧化物半导体的固有特性(电子迁移率较低等因素)，因此半导体层103的材料采用金属氧化物时，可以使晶体管的漏电流较小，减小存储电容上电荷流失的速度，因此可以延长存储器110的数据保存时间，有利于降低存储器110的刷新频率和功耗。
具体地，金属氧化物的材料可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。当金属氧化物材料为IGZO时，晶体管的漏电流较小(漏电流小于或者等于10 -15A)，由此保证了存储器1的低刷新率。需要说明的是，金属氧化物的材料也可以是ITO，IWO、ZnO x、InO x、In 2O 3、InWO、SnO 2、TiO x、InSnO x、Zn xO yN z、Mg xZn yO z、In xZn yO z、InxGayZnzOa、Zr xIn yZn zO a、Hf xIn yZn zO a、Sn xIn yZn zO a、Al xSn yIn zZn aO d、Si xIn yZn zO a、Zn xSn yO z、Al xZn ySn zO a、Ga xZn ySn zO a、Zr xZn ySn zO a、InGaSiO等材料，只要保证晶体管的漏电流能满足要求即可，具体可根据实际情况进行调整。
为了进一步提高存储器1的集成度，存储器1可以包括多个存储单元10，在一些实施例中，至少两个存储单元10在垂直于衬底200的方向上叠层布置。
可选地，如图4-图8所示，本实施例提供的存储器1还包括平坦化层109，位于位线20的远离衬底200的一侧。下一层存储单元组100的平坦化层109上制作上一层存储单元组100的辅助栅极101，能够实现存储单元组100在垂直于衬底200方向上的叠加，从而获得高密度、高集成度的存储器1。
在一些实施例中，至少两个存储单元10在衬底200的一侧呈阵列排布，位于同一行的至少两个存储单元10中晶体管的主栅极105与同一字线30电连接，位于同一列的至少两个存储单元10中晶体管的源极与同一位线20电连接。
如图4所示，本实施例提供的存储器1还包括衬底200，其中多条字线30、多条位线20和多个存储单元10设置在衬底200的一侧；多个存 储单元10分为多个存储单元组100，多个存储单元组100在垂直于衬底200的方向上排布；每个存储单元组100包括多个在平行于衬底200的方向上呈阵列排布的存储单元10，其中，位于同一行的各存储单元10中的晶体管的栅极与同一字线30电连接，位于同一列的各存储单元10中的晶体管的源极与同一位线20电连接。
需要说明的是，在具体地实施过程中，可根据具体的存储容量的需求以及对存储器1的空间的限制，选择不同的排布方式，即通过调整存储单元组100的个数以及每个存储单元组100中存储单元10的个数(包括调整每行和/或每列中存储单元10的个数)，实现存储容量与存储空间的优化设计。
基于同一发明构思，根据本公开的实施例了一种电子设备2，如图9所示，该电子设备2包括上述实施例中任意一种的存储器1，具有上述实施例中的存储器1的有益效果，在此不再赘述。
可选地，本公开实施例中的电子设备可以包括：存储装置、智能电话、计算机、平板电脑、人工智能设备、可穿戴设备或移动电源等。
基于同一发明构思，根据本公开的实施例提供了一种存储器1的制作方法，如图10所示，该制作方法包括以下步骤S101-S105：
S101：在衬底的一侧依次制备辅助栅极、第二介质层、半导体层、第一介质层、主栅极、与主栅极连接的字线、以及第一绝缘层；半导体层包括依次连接的源接触区、半导体区和漏接触区。
在一些实施例中，步骤S101中的在衬底的一侧依次制备辅助栅极、第二介质层、半导体层、第一介质层、主栅极、与主栅极连接的字线、以及第一绝缘层，包括以下步骤：
在衬底的一侧制备辅助栅极。可选地，该步骤通过沉积第一金属层并对该第一金属层进行图形化处理以形成辅助栅极101。
在辅助栅极以及露出的衬底上制备第二介质层。可选地，可以采用全面涂覆工艺制备第二介质层102。
在第二介质层上制备半导体层，使得半导体层的半导体区在衬底的正 投影、以及半导体层的源接触区在衬底的正投影，分别与辅助栅极在衬底的正投影部分交叠。可选地，可以在第二介质层102上沉积金属氧化物层，然后该金属氧化物层进行图形化处理以形成半导体层103。
对半导体层的源接触区和漏接触区导体化。
S102：依次对第一绝缘层和第一介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔。之后执行步骤S104。
S103：依次对第一绝缘层、第一介质层和第二介质层进行刻蚀得到露出半导体层的至少部分漏接触区以及部分辅助栅极的第二通孔。之后执行步骤S104。
在一些实施例中，依次对第一绝缘层和第一介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔，与依次对第一绝缘层、第一介质层和第二介质层进行刻蚀得到露出半导体层的至少部分漏接触区以及部分辅助栅极的第二通孔，同步进行。这样使得第一过孔107和第二过孔108可共享相同的刻蚀工艺制程制备得到，有利于进一步减少工序，从而降低生产成本。
需要说明的是，本公开并不限定上述步骤S102与步骤S103之间的先后执行顺序，也可以先执行步骤S102，还可以先执行步骤S103。
S104：分别在第一通孔和第二通孔内制作导电材料，使得第一通孔内形成连接半导体层的源接触区的第一过孔，第二通孔内形成连接辅助栅极和半导体层的漏接触区的第二过孔。
在一些实施例中，第一通孔和第二通孔内的导电材料可以采用相同的材料，例如相同种类的金属材料。
S105：在第一过孔上制作位线。
在一些实施例中，该步骤S105可以通过沉积第三金属层并对该第三金属层进行图形化处理以形成多条位线20，位线20通过第一贯通通路第一过孔107与源极电连接。
经过上述步骤S101-S105可以制备得到一种存储器，该存储器中的晶体管采用顶栅结构，且主栅极与辅助栅极分别位于半导体层的两侧。
本实施例提供的存储器的制作方法，由于存储器中的存储单元10仅包括一个晶体管，因此能够减少膜层数量，有利于减少工序，降低生产成本；并且由于存储单元10中仅需要设置一个晶体管即可实现数据的读写，无需另外设置的晶体管或者电容器件，极大地简化了存储单元10的结构，有利于提高动态存储器的集成度和存储密度。
基于同一发明构思，根据本公开的实施例提供了另一种存储器的制作方法，如图11所示，该制作方法包括以下步骤S201-S205：
S201：在衬底的一侧依次制备主栅极、与主栅极连接的字线、第一介质层、半导体层、第二介质层、辅助栅极、以及第一绝缘层；半导体层包括依次连接的源接触区、半导体区和漏接触区。
在一些实施例中，步骤S201中的在衬底的一侧依次制备主栅极、与主栅极连接的字线、第一介质层、半导体层、第二介质层、辅助栅极、以及第一绝缘层，包括以下步骤：
在衬底的一侧制备主栅极以及与主栅极连接的字线。可选地，该步骤通过沉积第二金属层并对该第二金属层进行图形化处理以形成主栅极以及与主栅极连接的字线。
在主栅极、与主栅极连接的字线以及露出的衬底上制备第一介质层。可选地，可以采用全面涂覆工艺制备第一介质层。
在第一介质层上制备半导体层，使得半导体层的半导体区在衬底的正投影与主栅极在衬底的正投影部分交叠。可选地，可以在第一介质层上沉积金属氧化物层，然后该金属氧化物层进行图形化处理以形成半导体层。
对半导体层的源接触区和漏接触区导体化。
在半导体层以及露出的第一介质层上制备第二介质层。可选地，可以采用全面涂覆工艺制备第二介质层。
在第二介质层上制备辅助栅极，使得辅助栅极在衬底的正投影分别与半导体层的半导体区在衬底的正投影、以及半导体层的源接触区在衬底的正投影部分交叠。可选地，该步骤通过沉积第一金属层并对该第一金属层进行图形化处理以形成辅助栅极101。
S202：依次对第一绝缘层和第二介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔。之后执行步骤S204。
S203：依次对第一绝缘层和第二介质层进行刻蚀得到露出部分辅助栅极以及半导体层的至少部分漏接触区的第二通孔。之后执行步骤S204。
在一些实施例中，依次对第一绝缘层和第二介质层进行刻蚀得到露出至少部分半导体层的源接触区的第一通孔，与依次对第一绝缘层和第二介质层进行刻蚀得到露出部分辅助栅极以及半导体层的至少部分漏接触区的第二通孔，同步进行。这样使得第一过孔107和第二过孔108可共享相同的刻蚀工艺制程制备得到，有利于进一步减少工序，从而降低生产成本。
需要说明的是，本公开并不限定上述步骤S202与步骤S203之间的先后执行顺序，也可以先执行步骤S202，还可以先执行步骤S203。
S204：分别在第一通孔和第二通孔内制作导电材料，使得第一通孔内形成连接半导体层的源接触区的第一过孔，第二通孔内形成连接辅助栅极和半导体层的漏接触区的第二过孔。
在一些实施例中，第一通孔和第二通孔内的导电材料可以采用相同的材料，例如相同种类的金属材料。
S205：在第一过孔上制作位线。
在一些实施例中，该步骤S105可以通过沉积第三金属层并对该第三金属层进行图形化处理以形成多条位线20，位线20通过第一贯通通路第一过孔107与源极电连接。
经过上述步骤S201-S205可以制备得到另一种存储器，该存储器中的晶体管采用底栅结构，且主栅极与辅助栅极分别位于半导体层的两侧。
为了便于理解，本实施例还提供了一种存储器的具体制作方法，该方法用于制作采用顶栅结构的存储器，该制作方法包括步骤S301-S310：
S301：提供衬底200，在衬底200上形成缓冲层300。经过本步骤S301后的膜层结构如图12所示。
S302：通过构图工艺在衬底200上形成多个辅助栅极101。经过本步骤S302后的膜层结构如图13所示。
S303：在辅助栅极101上形成第二介质层102。经过本步骤S303后的膜层结构如图14所示。
S304：在第二介质层102上沉积金属氧化物以作为半导体层103，使得半导体层的半导体区在衬底的正投影、以及半导体层的源接触区在衬底的正投影，分别与辅助栅极在衬底的正投影部分交叠。经过本步骤S304后的膜层结构如图15所示。
S305：在半导体层103上形成第一介质层104。经过本步骤S305后的膜层结构如图16所示。
S306：在第一介质层104上通过构图工艺形成多个主栅极105以及与主栅极105连接的字线30。经过本步骤S306后的膜层结构如图17所示。
S307：在主栅极105上形成绝缘层106。经过本步骤S307后的膜层结构如图18所示。
S308：形成贯穿绝缘层106和第一介质层104的第一过孔107和贯穿绝缘层106、第一介质层104、半导体层103和第二介质层102的第二过孔108漏极。包括第一过孔和半导体层的源接触区的整体的至少部分形成源极，包括第二过孔和半导体层的漏接触区的整体的至少部分形成漏极。经过本步骤S308后的膜层结构如图19所示。
S309：通过构图工艺形成多条位线20，位线20通过第一过孔107与半导体层的源接触区源极电连接。经过本步骤S309后的膜层结构如图20所示。
S310：在位线20的远离衬底200的一侧形成平坦化层109。经过本步骤S310后的膜层结构如图21所示。
可以理解的是，在平坦化层109上重复步骤S302至步骤S310，即能够获得包括在垂直于衬底的方向上叠层布置的多个存储单元的动态存储器。其中，形成最下层的存储单元时，是在缓冲层300上通过构图工艺形成多个辅助栅极101，而在形成其他的存储单元时，是在下一层的存储单元的平坦化层109上通过构图工艺形成多个辅助栅极101。
基于同一发明构思，根据本公开的实施例了一种读写方法，用于对上 述实施例中的存储器进行读写，该读写方法包括T1-T2：
T1：在写入状态时，通过字线30向待写入的存储单元10的主栅极105施加第一电平以使晶体管导通，并通过位线20向待写入的存储单元10的源极传输存储信号，以将存储信号写入待写入的存储单元10作为存储数据。
在动态存储器处于写入工作模式时，通过字线30向主栅极105施加第一电平(例如5V，具体数值可根据实际情况进行调整)，以使晶体管处于导通状态，第一电平的大小与晶体管的结构、晶体管中半导体层103的材料等因素相关，具体可根据实际情况进行调整。
当晶体管导通时，根据外部输入数据，通过位线20向源极施加电压，源极和漏极通过半导体层103导通，漏极和辅助栅极101电连接，因此源极、漏极上电压的大小和辅助栅极101上电压的大小相同(漏极和辅助栅极101的电位相同)。辅助栅极101与漏极的节点电容构成存储单元10的存储电容，辅助栅极101上电压的高低决定了存储电容中电荷量的大小，进而决定了存储单元10中所存储的数据信号的二进制是0还是1。当通过位线20向源极施加高电压(例如5V时)时，数据“1”被写入存储单元10，当通过位线20向源极施加低电压(例如0V)时，数据“0”被写入存储单元10。
T2：在读取状态时，通过字线30向待读取的存储单元10的主栅极105施加第二电平，以使位线20感测待读取的存储单元10的存储数据。
在动态存储器处于读取工作模式时，通过字线30向主栅极105施加第二电平，以使主栅极105与源极之间具有电压差，同时，检测位线20上电流(即晶体管的输出电流)的大小，实现数据的读取。
具体地，当存储单元10之前存储的是数据“1”时，辅助栅极101和漏极上具有较高的电位，在第一电平和第二电平的共同作用下，晶体管处于导通的状态，因此可通过位线20测得较为明显的电流。当测得较为明显的电流时，判断读取的数据为“1”。当存储单元10之前存储的是数据“0”时，辅助栅极101和漏极上的电位较低，主栅极105上施加第二电平后，晶体管仍处于关断的状态，因此通过位线2032测得的电流非常微弱，此时判断读取的数据为“0”。
需要说明的是，晶体管的阈值电压的大小和辅助栅极101以及漏极上电位的大小相关，对于N型场效应晶体管(晶体管导通时载流子为电子)，辅助栅极101以及漏极上的电位越高，阈值电压越小，即主栅极105和源极之间的压差较小时，晶体管也能被导通。辅助栅极101以及漏极上的电位越低，阈值电压越大。
如图21所示，图21中的横坐标为施加在主栅极105上的电压(即第二电平)，纵坐标为晶体管的输出电流。当施加在主栅极105上的第二电平为某一特定值(图21中虚线位置)时，辅助栅极101和漏极上电压的高低(即晶体管写入的数据是“1”还是“0”)会使晶体管的输出电流(即通过位线20所测的电流)的大小具有显著的差别。通过检测位线20上电流即可实现将数据从存储单元10中读出，当晶体管写入数据“1”时，晶体管的输出电流较大，因此读取的数据也是“1”；当晶体管写入的数据是“0”时，晶体管的输出电流极为微弱，因此读取的数据也是“0”。
第二电平的数值可根据晶体管的参数以及在进行写操作时施加给辅助栅极101和漏极上电压的大小确定。需要说明的是，第二电平的数值需要是合适的(需要在晶体管存储“1”时的阈值电压以及晶体管存储“0”时的阈值电压之间)，若第二电平的数值不合适，存储数据“1”(即漏极和辅助栅极101上的电位较高)时晶体管的输出电流与存储数据“0”(即漏极和辅助栅极101栅上的电位较低)时晶体管的输出电流的大小会非常接近，因此在进行读取操作时会难以判断所读取的数据是“0”还是“1”，这对于动态存储器的性能造成了影响。可通过实验或者模拟的方法确定最合适的第二电平的值，以使晶体管在不同的状态下进行读操作时输出电流的差异最大，以提高读取性能。
应用本公开实施例，至少能够实现如下有益效果：
1、本公开提出的存储单元中，晶体管在具备能够对半导体层实现导电性控制的主栅极的基础上，引入了也能对半导体层提供导电性控制的辅助栅极，该辅助栅极与漏极电连接，使得辅助栅极可以获得与漏极同步的固定电位、并利用该固定电位对半导体层提供补充控制，并且辅助栅极不与源极电连接，使得该辅助栅极在读阶段可以起到阈值电压的负偏的作 用，可以提高晶体管的性能，进而优化存储器的读写性能。
2、本公开提出的存储单元包括辅助栅极与第一电极之间形成的电容存储结构，可以实现数据的写入，还可以改善晶体管关闭状态下的电流泄漏问题。利用辅助电极作为电容存储结构的一部分，有利于使得器件有相对较高的集成度。
3、本公开提出的存储单元中，利用晶体管的源极作为电容存储结构的另一部分，与辅助栅极配合实现数据的写入，进一步提高了存储器的集成度。即，存储器的存储单元中仅需要设置一个晶体管即可实现数据的读写，无需另外设置晶体管或者电容器件，极大地简化了存储单元的结构，有利于提高存储器的集成度和存储密度。
本技术领域技术人员可以理解，本公开中已经讨论过的各种操作、方法、流程中的步骤、措施、方案可以被交替、更改、组合或删除。进一步地，具有本公开中已经讨论过的各种操作、方法、流程中的其他步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。进一步地，现有技术中的具有与本公开中公开的各种操作、方法、流程中的步骤、措施、方案也可以被交替、更改、重排、分解、组合或删除。
在本公开的描述中，词语“上”、“下”、“竖直”、“水平”等指示的方向或位置关系，为基于附图所示的示例性的方向或位置关系，是为了便于描述或简化描述本公开的实施例，而不是指示或暗示所指的装置或部件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本公开的限制。
术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本公开的描述中，除非另有说明，“多个”的含义是两个或两个以上。
在本公开的描述中，需要说明的是，除非另有明确的规定和限定，术语“安装”、“相连”、“连接”应做广义理解，例如，可以是固定连接，也可以是可拆卸连接，或一体地连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通。对于本领域的普通技术人员 而言，可以具体情况理解上述术语在本公开中的具体含义。
在本说明书的描述中，具体特征、结构、材料或者特点可以在任何的一个或多个实施例或示例中以合适的方式结合。
应该理解的是，虽然附图的流程图中的各个步骤按照箭头的指示依次显示，但是这些步骤的实施顺序并不受限于箭头所指示的顺序。除非本文中有明确的说明，否则在本公开实施例的一些实施场景中，各流程中的步骤可以按照需求以其他的顺序执行。而且，各流程图中的部分或全部步骤基于实际的实施场景，可以包括多个子步骤或者多个阶段。这些子步骤或者阶段中的部分或全部可以在同一时刻被执行，也可以在不同的时刻被执行在执行时刻不同的场景下，这些子步骤或者阶段的执行顺序可以根据需求灵活配置，本公开实施例对此不限制。
以上所述仅是本公开的部分实施方式，应当指出，对于本技术领域的普通技术人员来说，在不脱离本公开的方案技术构思的前提下，采用基于本公开技术思想的其他类似实施手段，同样属于本公开实施例的保护范畴。

Claims (20)

  1. 一种存储器，包括衬底，和位于所述衬底一侧的字线、位线和存储单元；
    所述存储单元包括晶体管，所述晶体管包括：
    半导体层，包括依次连接的源接触区、半导体区和漏接触区；
    主栅极，与所述字线电连接；
    源极，分别与所述位线和所述半导体层的所述源接触区电连接；
    漏极，与所述半导体层的所述漏接触区电连接；
    辅助栅极，与所述漏极电连接；
    其中，所述主栅极在所述衬底的正投影、和所述辅助栅极在所述衬底的正投影，分别与所述半导体层的所述半导体区在所述衬底的正投影至少部分交叠。
  2. 根据权利要求1所述的存储器，其中，所述主栅极位于所述衬底与所述半导体层之间；
    或，所述主栅极位于所述半导体层远离所述衬底的一侧。
  3. 根据权利要求1或2所述的存储器，其中，所述主栅极和所述辅助栅极分别位于所述半导体层的相对两侧。
  4. 根据权利要求1所述的存储器，其中，所述存储单元还包括存储结构；
    所述存储结构包括所述辅助栅极与第一电极之间形成的电容存储结构。
  5. 根据权利要求4所述的存储器，其中，所述第一电极为所述源极，所述源极在所述衬底的正投影与所述辅助栅极在所述衬底的正投影部分 交叠。
  6. 根据权利要求4所述的存储器，其中，所述主栅极位于所述半导体层远离所述衬底的一侧，所述辅助栅极位于所述衬底与所述半导体层之间，所述第一电极位于所述衬底与所述辅助栅极之间。
  7. 根据权利要求4所述的存储器，其中，所述主栅极位于所述衬底与所述半导体层之间，所述辅助栅极位于所述半导体层远离所述衬底的一侧，所述第一电极位于所述辅助栅极远离所述衬底的一侧。
  8. 根据权利要求1所述的存储器，其中，所述晶体管还包括：
    第一介质层，位于所述半导体层与所述主栅极之间；
    第二介质层，位于所述辅助栅极与所述半导体层之间、以及所述辅助栅极与所述源极之间，所述源极在所述衬底的正投影与所述辅助栅极在所述衬底的正投影部分交叠。
  9. 根据权利要求8所述的存储器，其中，所述主栅极位于所述半导体层远离所述衬底的一侧，所述辅助栅极位于所述衬底与所述半导体层之间；
    所述晶体管还包括第一绝缘层、第一过孔和第二过孔；
    所述第一绝缘层位于所述主栅极的远离所述衬底的一侧；
    所述位线位于所述第一绝缘层的远离所述主栅极的一侧；
    所述第一过孔分别穿过所述第一绝缘层和所述第一介质层，且分别与所述位线和所述半导体层的所述源接触区连接，包括所述第一过孔和所述半导体层的所述源接触区的整体的至少部分形成所述源极；
    所述第二过孔分别穿过所述第一绝缘层、所述第一介质层和所述第二介质层，且分别与所述半导体层的所述漏接触区和所述辅助栅极连接，包括所述第二过孔和所述半导体层的所述漏接触区的整体的至少部分形成 所述漏极。
  10. 根据权利要求8所述的存储器，其中，所述主栅极位于所述衬底与所述半导体层之间，所述辅助栅极位于所述半导体层远离所述衬底的一侧；
    所述晶体管还包括第一绝缘层、第一过孔和第二过孔；
    所述第一绝缘层位于所述辅助栅极远离所述衬底的一侧；
    所述位线位于所述第一绝缘层远离所述辅助栅极的一侧；
    所述第一过孔分别穿过所述第一绝缘层和所述第二介质层，且分别与所述位线和所述半导体层的所述源接触区连接，包括所述第一过孔和所述半导体层的所述源接触区的整体的至少部分形成所述源极；
    所述第二过孔穿过所述第一绝缘层和所述第二介质层，且分别与所述辅助栅极和所述半导体层的所述漏接触区连接，包括所述第二过孔和所述半导体层的所述漏接触区的整体的至少部分形成所述漏极。
  11. 根据权利要求1所述的存储器，其中，所述字线与所述主栅极同层设置且与所述位线位于不同的层。
  12. 根据权利要求1所述的存储器，其中，所述半导体层包括金属氧化物半导体、单晶硅、多晶硅和非晶硅中的至少一种材料；
    其中，所述金属氧化物半导体包括铟、镓、锌、锡和钨中的至少一种元素。
  13. 根据权利要求1所述的存储器，其中，至少两个所述存储单元在垂直于所述衬底的方向上叠层布置；
    和/或，至少两个所述存储单元在所述衬底的一侧呈阵列排布，位于同一行的至少两个所述存储单元中所述晶体管的所述主栅极与同一所述字线电连接，位于同一列的至少两个所述存储单元中所述晶体管的所述源 极与同一所述位线电连接。
  14. 一种电子设备，包括根据权利要求1-13中任一项所述的存储器。
  15. 一种存储器的制作方法，包括：
    在衬底的一侧依次制备辅助栅极、第二介质层、半导体层、第一介质层、主栅极、与所述主栅极连接的字线、以及第一绝缘层；所述半导体层包括依次连接的源接触区、半导体区和漏接触区；
    依次对所述第一绝缘层和所述第一介质层进行刻蚀得到露出至少部分所述半导体层的所述源接触区的第一通孔；
    依次对所述第一绝缘层、所述第一介质层和所述第二介质层进行刻蚀得到露出所述半导体层的至少部分所述漏接触区以及部分所述辅助栅极的第二通孔；
    分别在所述第一通孔和所述第二通孔内制作导电材料，使得所述第一通孔内形成连接所述半导体层的所述源接触区的第一过孔，所述第二通孔内形成连接所述辅助栅极和所述半导体层的所述漏接触区的第二过孔；
    在所述第一过孔上制作位线。
  16. 根据权利要求15所述的存储器的制作方法，其中，所述在衬底的一侧依次制备辅助栅极、第二介质层、半导体层、第一介质层、主栅极、与所述主栅极连接的字线、以及第一绝缘层，包括：
    在所述衬底的一侧制备所述辅助栅极；
    在所述辅助栅极以及露出的所述衬底上制备所述第二介质层；
    在所述第二介质层上制备所述半导体层，使得所述半导体层的所述半导体区在所述衬底的正投影、以及所述半导体层的所述源接触区在所述衬底的正投影，分别与所述辅助栅极在所述衬底的正投影部分交叠；
    对所述半导体层的所述源接触区和所述漏接触区导体化。
  17. 根据权利要求15或16所述的存储器的制作方法，其中，
    依次对所述第一绝缘层和所述第一介质层进行刻蚀得到露出至少部分所述半导体层的所述源接触区的第一通孔，与依次对所述第一绝缘层、所述第一介质层和所述第二介质层进行刻蚀得到露出所述半导体层的至少部分所述漏接触区以及部分所述辅助栅极的第二通孔，同步进行。
  18. 一种存储器的制作方法，包括：
    在衬底的一侧依次制备主栅极、与所述主栅极连接的字线、第一介质层、半导体层、第二介质层、辅助栅极、以及第一绝缘层；所述半导体层包括依次连接的源接触区、半导体区和漏接触区；
    依次对所述第一绝缘层和所述第二介质层进行刻蚀得到露出至少部分所述半导体层的所述源接触区的第一通孔；
    依次对所述第一绝缘层和所述第二介质层进行刻蚀得到露出部分所述辅助栅极以及所述半导体层的至少部分所述漏接触区的第二通孔；
    分别在所述第一通孔和所述第二通孔内制作导电材料，使得所述第一通孔内形成连接所述半导体层的所述源接触区的第一过孔，所述第二通孔内形成连接所述辅助栅极和所述半导体层的所述漏接触区的第二过孔；
    在所述第一过孔上制作位线。
  19. 根据权利要求18所述的存储器的制作方法，其中，所述在衬底的一侧依次制备主栅极、与所述主栅极连接的字线、第一介质层、半导体层、第二介质层、辅助栅极、以及第一绝缘层，包括：
    在所述衬底的一侧制备所述主栅极以及与所述主栅极连接的字线；
    在所述主栅极、与所述主栅极连接的字线以及露出的所述衬底上制备所述第一介质层；
    在所述第一介质层上制备所述半导体层，使得所述半导体层的所述半导体区在所述衬底的正投影与所述主栅极在所述衬底的正投影部分交叠；
    对所述半导体层的所述源接触区和所述漏接触区导体化；
    在所述半导体层以及露出的所述第一介质层上制备所述第二介质层；
    在所述第二介质层上制备所述辅助栅极，使得所述辅助栅极在所述衬底的正投影分别与所述半导体层的所述半导体区在所述衬底的正投影、以及所述半导体层的所述源接触区在所述衬底的正投影部分交叠。
  20. 根据权利要求18或19所述的存储器的制作方法，其中，
    依次对所述第一绝缘层和所述第二介质层进行刻蚀得到露出至少部分所述半导体层的所述源接触区的第一通孔，与依次对所述第一绝缘层和所述第二介质层进行刻蚀得到露出部分所述辅助栅极以及所述半导体层的至少部分所述漏接触区的第二通孔，同步进行。
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