WO2023000391A1 - 半导体结构的制备方法、半导体结构和半导体存储器 - Google Patents

半导体结构的制备方法、半导体结构和半导体存储器 Download PDF

Info

Publication number
WO2023000391A1
WO2023000391A1 PCT/CN2021/110764 CN2021110764W WO2023000391A1 WO 2023000391 A1 WO2023000391 A1 WO 2023000391A1 CN 2021110764 W CN2021110764 W CN 2021110764W WO 2023000391 A1 WO2023000391 A1 WO 2023000391A1
Authority
WO
WIPO (PCT)
Prior art keywords
forming
bit line
cup
active
word line
Prior art date
Application number
PCT/CN2021/110764
Other languages
English (en)
French (fr)
Inventor
王晓玲
洪海涵
张民慧
Original Assignee
长鑫存储技术有限公司
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 长鑫存储技术有限公司 filed Critical 长鑫存储技术有限公司
Priority to US17/650,380 priority Critical patent/US20230028597A1/en
Publication of WO2023000391A1 publication Critical patent/WO2023000391A1/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices

Definitions

  • Embodiments of the present application relate to but are not limited to a method for fabricating a semiconductor structure, a semiconductor structure, and a semiconductor memory.
  • Dynamic Random Access Memory is a semiconductor storage device commonly used in computers, which can be composed of many repeated storage units. With the evolution of semiconductor technology, the rapid development of integrated circuit manufacturing process, and the trend of miniaturization of various electronic products, the process size continues to shrink. The design of DRAM is developing towards high integration and high density, especially the height of DRAM capacitors. To develop in the direction of ratio, at the same time, it is necessary to ensure that there is sufficient capacitance storage capacity per unit area.
  • the embodiment of the present application provides a method for preparing a semiconductor structure, including:
  • a bit line structure, a plurality of active pillars and a word line structure are sequentially formed on the substrate; wherein the bottom ends of the plurality of active pillars are connected to the bit line structure, and the plurality of active pillars are connected to the bit line structure, and the plurality of active pillars are connected to the bit line structure,
  • the source cylinder is connected to the word line structure;
  • a columnar conductive structure is formed on the active column, and a cup-shaped conductive structure is formed on the columnar conductive structure. There is an electrode gap between the columnar conductive structure and the cup-shaped conductive structure, and the columnar conductive structure structure and the cup-shaped conductive structure together constitute a lower electrode;
  • An upper electrode is formed on the surface of the dielectric layer, and the upper electrode fills the electrode gap.
  • an embodiment of the present application provides a semiconductor structure, the semiconductor structure comprising:
  • a cup-shaped conductive structure located above the columnar conductive structure; wherein, the cup-shaped conductive structure and the columnar conductive structure together form a lower electrode of the semiconductor structure;
  • the upper electrode covers the surface of the dielectric layer and fills the electrode gap.
  • an embodiment of the present application provides a semiconductor memory, which includes the semiconductor structure as described in the second aspect.
  • FIG. 1 is a schematic flow diagram of a method for preparing a semiconductor structure provided in an embodiment of the present application
  • FIGS. 2 to 9 are schematic diagrams of three-dimensional structures corresponding to step S102 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • 10 to 12 are schematic diagrams of three-dimensional structures corresponding to step S103 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • FIGS. 13 to 15 are schematic diagrams of three-dimensional structures corresponding to step S104 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • Figure 16a is a schematic diagram of a three-dimensional structure corresponding to step S105 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • Fig. 16b is a schematic diagram of a cross-sectional structure corresponding to step S105 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • FIG. 17a is a schematic diagram of a three-dimensional structure corresponding to step S106 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • Fig. 17b is a schematic diagram of a cross-sectional structure corresponding to step S106 in a method for preparing a semiconductor structure provided in an embodiment of the present application;
  • FIG. 18 is a schematic diagram of the composition and structure of a semiconductor memory provided by an embodiment of the present application.
  • first ⁇ second ⁇ third involved in the embodiment of this application is only to distinguish similar objects, and does not represent a specific ordering of objects. Understandably, “first ⁇ second ⁇ third” Where permitted, the specific order or sequencing may be interchanged such that the embodiments of the application described herein can be practiced in sequences other than those illustrated or described herein.
  • the semiconductor structure provided by the embodiment of the present application enables to increase the storage capacity of the capacitor while ensuring the stability of the capacitor.
  • FIG. 1 shows a schematic flowchart of a method for manufacturing a semiconductor structure provided in an embodiment of the present application.
  • the method may include:
  • the substrate may be a silicon substrate or other suitable substrate materials such as silicon, germanium, and silicon-germanium compounds, which is not specifically limited in this embodiment of the present application.
  • the bottom ends of the plurality of active pillars are connected to the bit line structure, and the plurality of active pillars are connected to the word line structure.
  • the sequentially forming a bit line structure, a plurality of active pillars, and a word line structure on the substrate may include:
  • bit line structure on the substrate, and the bit line structure extends along a first direction
  • a plurality of active pillars and word line structures are formed on the bit line structures, and the word line structures extend along the second direction.
  • the forming the bit line structure on the substrate may include:
  • first isolation structure and a bit line structure above the substrate, and the first isolation structure and the bit line structure are located in the same plane;
  • a second isolation structure is formed over the bit line structure and the first isolation structure.
  • a substrate 10 is provided, and a first isolation structure 11 and a bit line structure (Bit line) 12 are formed above the substrate 10.
  • the first isolation structure 11 is used as a shallow trench isolation (Shallow Trench Isolation, STI) of a semiconductor structure. )structure.
  • the material of the first isolation structure includes one or more suitable materials such as silicon dioxide and silicon nitride.
  • the manner of forming the first isolation structure 11 may be deposition.
  • a plurality of grooves arranged at intervals may be formed on the substrate 10, and the first isolation structures 11 are deposited and formed in the grooves to obtain a substrate including the first isolation structures, and then between the first isolation structures 11
  • a bit line structure 12 is formed on the substrate.
  • the bit line structure 12 is formed on the substrate surface between the first isolation structures 11 and extends along the first direction, and the first isolation structure 11 and the bit line structure 12 are located in the same plane.
  • the bit line structure 12 can be formed by doping the semiconductor substrate 12 with one or more of boron (B), phosphorus (P), arsenic (As), germanium (Ge) and other suitable materials.
  • the bit line structure 12 in order to avoid conduction between the bit line structure 12 and the substrate 10 , it may further include: depositing and forming an insulating layer 15 between the substrate 10 and the bit line structure 12 .
  • the material of the insulating layer 15 may include one or more of suitable materials such as silicon dioxide.
  • the bit line structure 12 and the first isolation structure 11 can be formed by the following steps: forming a semiconductor material layer, such as a single crystal silicon layer, on the insulating layer 15 by an epitaxial method; forming grooves distributed at intervals on the semiconductor material layer, The groove is filled with an isolation material to form a first isolation structure 11; the semiconductor material layer between the first isolation structures 11 is doped with boron (B), phosphorus (P), arsenic (As), germanium (Ge), etc.
  • suitable materials form bit line structure 12 .
  • the first isolation structures 11 are etched to form openings between the first isolation structures 11 , that is, bit line gaps 13 .
  • the bit line gaps 13 are beneficial to reduce parasitic capacitance between bit lines.
  • a second isolation structure 14 is formed above the bit line structure 12 and the first isolation structure 11.
  • the second isolation structure 14 may be formed by deposition, such as Low Pressure Chemical Vapor Deposition (Low Pressure Chemical Vapor Deposition, LPCVD ).
  • the material of the second isolation structure 14 may include one or more of suitable materials such as silicon dioxide (SiO 2 ), silicon oxynitride (SiON), and the like.
  • the forming a plurality of active pillars and word line structures on the bit line structure may include:
  • a third isolation structure is formed over the word line structure.
  • the second isolation structure 14 is etched to form a plurality of active openings 16.
  • the plurality of active openings 16 can be arranged in a square, rectangular or other array arrangement. The embodiment of the application does not limit this.
  • the bit line structure 12 is located under the source or drain of the active pillars in the same row, and the active pillars need to be connected to the bit line structure 12 . Therefore, the active opening 16 must ensure that the bit line structure 12 can be exposed.
  • the shape of the active opening 16 may be circular or elliptical.
  • an active pillar 17 is formed at the active opening 16 .
  • the active pillar 17 may be formed by epitaxy, and the material of the active pillar 17 may include single crystal silicon.
  • the height of the active pillar 17 may be higher than that of the active opening 16 .
  • a conductive layer 18 is formed above the second isolation structure 14 , and the conductive layer 18 covers part of the surface of the active pillar 17 .
  • the conductive layer 18 is formed around the active pillar 17 above the second isolation structure 14 .
  • the formation method of the conductive layer 18 can include physical vapor deposition (Physical Vapor Deposition, PVD), chemical vapor deposition (Chemical Vapor Deposition, CVD) or modes such as atomic layer deposition (Atomic Layer Deposition, ALD), and the material of the conductive layer 18 can include One or more of suitable materials such as titanium nitride (TiN) and tungsten (W).
  • the method may further include:
  • a gate oxide layer is formed on the side of the active pillar.
  • the method may further include: a step of forming a gate oxide layer (not shown in the figure) on the side of the active pillar 17 .
  • the second isolation structure 14 around the active pillar 17 is etched back, such as by dry etching such as plasma etching, so that the side of the active pillar 17 is exposed.
  • a gate oxide layer is formed on the side of the pillar by thermal oxidation or the like.
  • a gate oxide layer is also formed on the top surface of the active pillar 17, and the gate oxide layer on the top surface of the active pillar 17 needs to be removed, such as by etching method to remove.
  • the conductive layer 18 is etched to form a word line gap 19, and a word line structure (Word Line) 110 is obtained.
  • the word line gap 19 is beneficial to reduce interference between word lines.
  • the word line structure 110 extends along the second direction, and the second direction is not parallel to the first direction, that is, the extending directions of the bit line structure 12 and the word line structure 110 are not parallel.
  • the first direction is perpendicular to the second direction for example.
  • the second isolation structure 14 at the same position may also be partially or completely etched, that is, the length of the word line gap 19 in the vertical direction may be equal to that of the conductive layer.
  • Layers 18 are the same height and may extend downwards longer than the height of conductive layer 18 . In the semiconductor structure shown in FIG. 8 , the length of the word line gap is equal to the height of the conductive layer 18 .
  • a third isolation structure 111 is formed above the word line structure 110 , and the top surface of the third isolation structure 111 is in the same plane as the top surface of the active pillar 17 .
  • the third isolation structure 111 may be formed by CVD, and the material of the third isolation structure 111 may include one or more of suitable materials such as silicon dioxide and silicon oxynitride. In other examples, the top surface of the third isolation structure 111 may also be lower or higher than the top surface of the active pillar 17 .
  • a pillar-shaped (Pillar) conductive structure is formed on the active pillar.
  • the forming a columnar conductive structure above the active column may include:
  • a first opening is formed in the second supporting layer, the first sacrificial layer and the first supporting layer; wherein the first opening is opposite to the active pillar;
  • a columnar conductive structure is formed in the first opening.
  • a first support layer 112 is formed above the active pillars 17 , for example, a first support layer 112 is formed above the active pillars 17 and the third isolation structure 111 ;
  • a first sacrificial layer 113 is formed.
  • the first supporting layer 112 can be formed by methods such as PVD, CVD or ALD, and the material of the first supporting layer 112 can include silicon nitride; the first sacrificial layer 113 can be formed by methods such as PVD, CVD or ALD, and the first sacrificial layer 113
  • the material may include silicon dioxide.
  • a second supporting layer 114 is formed above the first sacrificial layer 113, and a first opening 115 is formed in the second supporting layer 114, the first sacrificial layer 113 and the first supporting layer 112, and the first opening 115 and The active pillars 17 face each other, so that the subsequently formed pillar-shaped conductive structures are connected to the active pillars 17 .
  • the second support layer 114 can be formed by methods such as PVD, CVD or ALD, and the material of the second support layer 114 can include silicon nitride; the first opening 115 can be formed by photolithography, etching and other processes.
  • a columnar conductive structure 116 is formed in the first opening 115; the columnar conductive structure 116 can be formed by methods such as PVD, CVD, or ALD, and the material of the columnar conductive structure 116 can include suitable materials such as silicon nitride, tungsten, and titanium tungsten. one or more of the materials. Exemplarily, the columnar conductive structure 116 is completely formed in the first opening 115 .
  • the method may further include forming a plurality of first etchant inlets 117 in the second supporting layer 114 .
  • the second support layer 114 is etched to form several first etchant inlets 117 (only one first etchant inlet 117 is shown in FIG. 12 as an example), and the first etchant inlet 117
  • the shapes include circle, ellipse, triangle, five-pointed star or hexagon, etc. Here, only circle is used as an example for illustration.
  • the first sacrificial layer 113 may also be partially etched.
  • a cup-shaped (Cup) conductive structure is formed on the columnar conductive structure, and there is an electrode gap between the columnar conductive structure and the cup-shaped conductive structure, and the columnar conductive structure and the cup-shaped conductive structure together constitute the lower electrode.
  • the forming the cup-shaped conductive structure on the columnar conductive structure may include:
  • the second opening is opposite to the first opening, and the size of the second opening is larger than that of the first opening. In other embodiments, the size of the second opening may also be smaller than or equal to the size of the first opening.
  • a second sacrificial layer 118 is formed over the second supporting layer 114, a third supporting layer 119 is formed over the second sacrificial layer 118, and a second opening is formed in the third supporting layer 119 and the second sacrificial layer 118. 120.
  • the second sacrificial layer 118 may be formed by PVD or CVD, and the material of the second sacrificial layer 118 may include silicon dioxide.
  • the third support layer 119 can be formed by PVD or CVD, and the material of the third support layer 119 can include silicon nitride; the second opening 120 can be formed by photolithography, etching and other processes.
  • the second opening 120 is opposite to the first opening 115 , that is, opposite to the columnar conductive structure 116 , and exposes the columnar conductive structure 116 , so that the cup-shaped conductive structure can be connected to the columnar conductive structure 116 when the cup-shaped conductive structure is subsequently formed.
  • the cup-shaped conductive structure formed in the second opening 120 and the columnar conductive structure 116 together constitute the lower electrode.
  • part of the conductive structure can be etched simultaneously.
  • the second support layer 114 , the second opening 120 also includes a partial opening formed by etching the second support layer 114 .
  • a cup-shaped conductive structure 121 is formed in the second opening 120; for example, the cup-shaped conductive structure 121 can be formed by methods such as PVD, CVD or ALD, and the material of the cup-shaped conductive structure 121 can include conductive materials such as titanium nitride. .
  • a cup-shaped conductive structure 121 may be formed on an inner wall of the second opening 120 . In other examples, it may also be formed on the bottom wall of the second opening 120 , for example, the cup-shaped conductive structure 121 may also be formed on the top of the columnar conductive structure 116 exposed by the second opening 120 .
  • the columnar conductive structure 116 and the cup-shaped conductive structure 121 jointly constitute the lower electrode 122.
  • the cup-shaped conductive structure 121 is formed on the inner wall of the second opening 120 , shaped like a cup.
  • the size of the second opening 120 is larger than the size of the first opening 116, so that the size (diameter) of the cup-shaped conductive structure 121 is also larger than the size (diameter) of the columnar conductive structure 116, through this "upper cup and lower column", and "
  • the lower electrode structure in which the diameter of the cup is larger than the diameter of the column can improve the stability of the structure while ensuring a high aspect ratio.
  • its inner wall is marked as colorless, but it can be understood that its inner wall includes deposited conductive material.
  • the method may further include forming a number of second etchant inlets 123 in the third support layer 119 .
  • the third supporting layer 119 is etched to form several second etchant inlets 123 (only one second etchant inlet 123 is shown in FIG. 14 as an example), and the second etchant inlet 123
  • the shapes include circle, ellipse, triangle, five-pointed star or hexagon, etc. Here, only circle is used as an example for illustration.
  • the second sacrificial layer 118 may also be partially etched.
  • the method may further include:
  • the first sacrificial layer and the second sacrificial layer are removed using the first etchant inlet and the second etchant inlet.
  • the second sacrificial layer 118 and the first sacrificial layer 113 can be removed by wet etching, and the etchant is introduced through the second etchant inlet 123 and the first etchant inlet 117, and the two are communicated. , so that the second sacrificial layer 118 and the first sacrificial layer 113 are etched away.
  • the etchant when the etchant is introduced through the second etchant inlet 123, part or all of the second sacrificial layer 118 is etched away first, and then the first etchant inlet 117 is exposed, and the etchant can enter the first sacrificial layer 113 , and remove the first sacrificial layer 113 .
  • the columnar conductive structure 17 and the cup-shaped conductive structure 116 together form the lower electrode 122 .
  • a dielectric layer 124 is formed on the surface of the lower electrode 122 . It includes: forming a dielectric layer 124 on the outer surface of the columnar conductive structure 17 , and forming the dielectric layer 124 on the inner and outer surfaces of the cup-shaped conductive structure 121 .
  • the method of forming the dielectric layer 124 may include PVD, CVD or ALD, etc.; the material of the dielectric layer 124 may include high dielectric materials such as zirconium oxide (ZrO), hafnium oxide (HfO), aluminum oxide (Al 2 O 3 ).
  • Fig. 16b shows a schematic cross-sectional view (direction of the front view) of the structure obtained in this step.
  • the upper electrode fills the electrode gap.
  • an upper electrode 125 is formed on the surface of the dielectric layer, and the upper electrode 125 fills the electrode gap.
  • the electrode gap may include the gap formed after etching the first sacrificial layer 113 and the second sacrificial layer 118 , and the gap inside the cup-shaped conductive structure 121 , excluding the bit line gap 13 and the word line gap 19 .
  • the method of forming the upper electrode 125 may be PVD, CVD, or ALD, and the material of the upper electrode 125 may include polysilicon, silicon germanium, or titanium nitride.
  • Fig. 17b it shows a schematic cross-sectional view (direction of the front view) of the structure obtained in this step.
  • the method may further include:
  • the steps of forming the columnar conductive structure and forming the cup-shaped conductive structure on the columnar conductive structure are cyclically performed until the number of cup-shaped structures reaches a preset number to form the lower electrode.
  • the steps of forming columnar conductive structures and cup-shaped conductive structures can also be repeated until the number of cup-shaped conductive structures reaches a preset number, thereby obtaining a multi-layer "columnar conductive structure-cup-shaped conductive structure" of the lower electrode.
  • forming may be formed by any process applicable to the current material.
  • the bottom electrode structure is formed in the shape of a Pillar and the upper layer is in the shape of a Cup, so as to obtain a semiconductor structure with a stable structure.
  • the distance between the word line and the bit line is relatively short, and the embodiment of the present application reduces the distance between the word line and the word line, between the bit line and the bit line, and between the bit line and the word line through the word line gap and the bit line gap. mutual interference.
  • the lower half of the lower electrode is a Pillar structure (column-shaped conductive structure)
  • the upper half of the lower electrode is a Cup structure (cup-shaped conductive structure)
  • the diameter of the Pillar structure is smaller than the diameter of the Cup structure, making the semiconductor structure more stable.
  • the manufacturing process of the Pillar structure and the Cup structure can also be repeated to form a stacked structure with more than two layers (two layers refer to one Pillar structure and one layer of Cup structure).
  • the preparation method of the embodiment of the present application can also reduce read-write interference.
  • This embodiment provides a method for preparing a semiconductor structure, by providing a substrate; sequentially forming a bit line structure, a plurality of active pillars and a word line structure on the substrate; wherein, the bottom ends of the plurality of active pillars Connected to the bit line structure, and a plurality of active pillars are connected to the word line structure; a columnar conductive structure is formed on the active pillar, and a cup-shaped conductive structure is formed on the columnar conductive structure, the columnar conductive structure and the cup-shaped conductive structure There are electrode gaps between them, and the columnar conductive structure and the cup-shaped conductive structure together constitute the lower electrode; a dielectric layer is formed on the surface of the lower electrode; an upper electrode layer is formed on the surface of the dielectric layer, and the upper electrode layer fills the electrode gap.
  • the stability of the semiconductor structure is also improved while increasing the storage
  • FIG. 17a shows a schematic three-dimensional structure of a semiconductor structure provided in an embodiment of the present application
  • FIG. 17b shows a schematic cross-sectional structure of a semiconductor structure provided in an embodiment of the present application.
  • the semiconductor structure may include:
  • bit line structure 12 located above the substrate 10; wherein, the bottom ends of the plurality of active pillars 17 are connected to the bit line structure 12, and the plurality of active pillars 17 is connected to the word line structure 110;
  • the cup-shaped conductive structure is located above the columnar conductive structure; wherein, the cup-shaped conductive structure and the columnar conductive structure together form the lower electrode 122 of the semiconductor structure;
  • the dielectric layer 124 is located on the surface of the lower electrode 122;
  • the upper electrode 125 covers the surface of the dielectric layer 124 and fills the electrode gap.
  • bit line structure 12 is located on the substrate 10, and the bit line structure 12 extends along a first direction;
  • a plurality of active pillars 17 and the word line structure 110 are located on the bit line structure 12, and the word line structure 110 extends along the second direction.
  • the semiconductor structure may further include a first isolation structure 11 and a bit line gap 13 inside the first isolation structure; wherein, the first isolation structure 11 and the bit line structure 12 are formed on the same plane Inside.
  • the semiconductor structure may further include an insulating layer 15 between the bit line structure 12 and the substrate 10 .
  • the semiconductor structure may further include a second isolation structure 14, and the second isolation structure 14 is located above the bit line structure 12 and the first isolation structure 11; wherein, the word line structure 110 is located above the second isolation structure 14, And there is a word line gap 19 between the word line structures 110 .
  • the semiconductor structure may further include a third isolation structure 111; wherein, the third isolation structure 111 is located above the word line structure 110, and the top surface of the third isolation structure 111 is connected to the top surface of the active pillar 17 on the same plane.
  • the semiconductor structure may further include a gate oxide layer (not shown in the figure); wherein, the gate oxide layer covers the side faces of the active pillars 17 .
  • the semiconductor structure may further include: a first support layer 112 on the active pillar 17, a second support layer 114 on the top of the columnar conductive structure, and a third support layer on the top of the cup-shaped conductive structure 119.
  • the dimension of the cross section of the cup-shaped conductive structure perpendicular to its extending direction is greater than the dimension of the cross section of the columnar conductive structure perpendicular to its extending direction.
  • the semiconductor structure may further include multiple sets of stacked columnar conductive structures and cup-shaped conductive structures.
  • This embodiment provides a semiconductor structure, which includes: a substrate; and a bit line structure, a plurality of active pillars and a word line structure located above the substrate; wherein, the bottom ends of the plurality of active pillars Connected to the bit line structure, and a plurality of active columns are connected to the word line structure; the columnar conductive structure is located above the active column; the cup-shaped conductive structure is located above the columnar conductive structure; wherein, the cup-shaped conductive structure and the columnar conductive structure
  • the structures together constitute the lower electrode of the semiconductor structure; the dielectric layer, which is located on the surface of the lower electrode; and the upper electrode, which covers the surface of the dielectric layer and fills the electrode gap.
  • the semiconductor structure is also more stable; in addition, because the cup-shaped conductive structure is The size of the cross section perpendicular to its extending direction is greater than the dimension of the cross section of the columnar conductive structure perpendicular to its extending direction, which further improves the stability of the semiconductor structure; and, since a gap is formed between the word line structure and the bit line structure , can also reduce read and write interference; at the same time, it can also form multiple sets of stacked columnar conductive structures and cup-shaped conductive structures, which increases the aspect ratio of the semiconductor structure while ensuring the stability of the semiconductor structure.
  • FIG. 18 shows a schematic structural diagram of a semiconductor memory provided by the embodiment of the present application.
  • the semiconductor memory 20 may include any of the foregoing embodiments The semiconductor structure described.
  • the semiconductor memory 20 may be a dynamic random access memory (DRAM).
  • DRAM dynamic random access memory
  • the semiconductor structure may be a capacitor structure, which may also be called a DRAM capacitor structure.
  • the semiconductor memory 20 can increase the capacitance storage capacity and also improve the stability of the capacitance structure.
  • a substrate sequentially forming a bit line structure, a plurality of active pillars and a word line structure on the substrate; wherein the bottom ends of the plurality of active pillars are connected to the bit line structure, and Multiple active columns are connected to the word line structure; a columnar conductive structure is formed on the active column, and a cup-shaped conductive structure is formed on the columnar conductive structure, and there is an electrode gap between the columnar conductive structure and the cup-shaped conductive structure.
  • the columnar conductive structure and the cup-shaped conductive structure jointly constitute the lower electrode; a dielectric layer is formed on the surface of the lower electrode; an upper electrode layer is formed on the surface of the dielectric layer, and the upper electrode layer fills the electrode gap.
  • the stability of the semiconductor structure can be improved by forming the lower electrode whose lower half is a columnar conductive structure and whose upper half is a cup-shaped conductive structure.

Landscapes

  • Semiconductor Memories (AREA)

Abstract

本申请实施例提供了一种半导体结构的制备方法、半导体结构和半导体存储器，该制备方法包括：提供衬底；在衬底上依次形成位线结构、多个有源柱体和字线结构；其中，多个有源柱体的底端连接至位线结构，且多个有源柱体与字线结构相连；在有源柱体上形成柱状导电结构，并在柱状导电结构上形成杯状导电结构，柱状导电结构和杯状导电结构之间均存在电极间隙，柱状导电结构和杯状导电结构共同构成下电极；在下电极表面形成电介质层；在电介质层表面形成上电极层，并且上电极层填充电极间隙。

Description

半导体结构的制备方法、半导体结构和半导体存储器
相关申请的交叉引用
本申请要求在2021年07月20日提交中国专利局、申请号为202110821150.9、申请名称为“半导体结构的制备方法、半导体结构和半导体存储器”的中国专利申请的优先权，其全部内容通过引用结合在本申请中。
技术领域
本申请实施例涉及但不限于一种半导体结构的制备方法、半导体结构和半导体存储器。
背景技术
动态随机存取存储器(Dynamic Random Access Memory，DRAM)是计算机中常用的半导体存储器件，可以由许多重复的存储单元组成。随着半导体技术的演进，集成电路制程的快速发展，配合各种电子产品小型化的趋势，制程尺寸不断缩小，DRAM的设计朝向高集成度和高密度发展，尤其是DRAM电容的高度朝向高深宽比的方向发展，同时又需要保证单位面积上有足够的电容存储容量。
然而，在高深宽比的情况下，为了保持足够的电容存储容量，传统的电容结构很难保持足够的稳定性。
发明内容
第一方面，本申请实施例提供了一种半导体结构的制备方法，包括：
提供衬底；
在所述衬底上依次形成位线结构、多个有源柱体和字线结构；其中，所述多个有源柱体的底端连接至所述位线结构，且所述多个有源柱体与所述字线结构相连；
在所述有源柱体上形成柱状导电结构，并在所述柱状导电结构上形成杯状导电结构，所述柱状导电结构和所述杯状导电结构之间均存在电极间隙，所述柱状导电结构和所述杯状导电结构共同构成下电极；
在所述下电极表面形成电介质层；
在所述电介质层表面形成上电极，并且所述上电极填充所述电极间隙。
第二方面，本申请实施例提供了一种半导体结构，该半导体结构包括：
衬底；以及
位于所述衬底上方的位线结构、多个有源柱体和字线结构；其中，所述多个有源柱体的底端连接至所述位线结构，且所述多个有源柱体与所述字线结构相连；
柱状导电结构，位于所述有源柱体上方；
杯状导电结构，位于所述柱状导电结构上方；其中，所述杯状导电结构和所述柱状导电结构共同构成所述半导体结构的下电极；
电介质层，位于所述下电极表面；
上电极，覆盖所述电介质层表面并填充电极间隙。
第三方面，本申请实施例提供了一种半导体存储器，该半导体存储器包括如第二方面所述的半导体结构。
附图说明
图1为本申请实施例提供的一种半导体结构的制备方法的流程示意图；
图2至图9为本申请实施例提供的一种半导体结构的制备方法中步骤S102对应的立体结构示意图；
图10至图12为本申请实施例提供的一种半导体结构的制备方法中步骤S103对应的立体结构示意图；
图13至图15为本申请实施例提供的一种半导体结构的制备方法中步骤S104对应的立体结构示意图；
图16a为本申请实施例提供的一种半导体结构的制备方法中步骤S105对应 的立体结构示意图；
图16b为本申请实施例提供的一种半导体结构的制备方法中步骤S105对应的截面结构示意图；
图17a为本申请实施例提供的一种半导体结构的制备方法中步骤S106对应的立体结构示意图；
图17b为本申请实施例提供的一种半导体结构的制备方法中步骤S106对应的截面结构示意图；
图18为本申请实施例提供的一种半导体存储器的组成结构示意图。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述。可以理解的是，此处所描述的具体实施例仅用于解释相关申请，而非对该申请的限定。另外还需要说明的是，为了便于描述，附图中仅示出了与有关申请相关的部分。
除非另有定义，本文所使用的所有的技术和科学术语与属于本申请的技术领域的技术人员通常理解的含义相同。本文中所使用的术语只是为了描述本申请实施例的目的，不是旨在限制本申请。
在以下的描述中，涉及到“一些实施例”，其描述了所有可能实施例的子集，但是可以理解，“一些实施例”可以是所有可能实施例的相同子集或不同子集，并且可以在不冲突的情况下相互结合。
需要指出，本申请实施例所涉及的术语“第一\第二\第三”仅仅是区别类似的对象，不代表针对对象的特定排序，可以理解地，“第一\第二\第三”在允许的情况下可以互换特定的顺序或先后次序，以使这里描述的本申请实施例能够以除了在这里图示或描述的以外的顺序实施。
随着半导体技术的演进，集成电路制程的快速发展，配合各种电子产品小型化的趋势，制程尺寸不断缩小，DRAM的设计朝向高集成度和高密度发展。DRAM电容的高度朝向高深宽比的方向发展，同时又需要保证单位面积上有足 够的电容存储容量。
然而，在高深宽比的情况下，半导体结构很难在保持足够的电容存储容量的同时，还能够保持足够的稳定性。本申请实施例提供的半导体结构，使得在保证电容稳定性的同时还能够提升电容的存储容量。
下面将结合附图对本申请各实施例进行详细说明。
本申请的一实施例中，参见图1，其示出了本申请实施例提供的一种半导体结构的制备方法的流程示意图。如图1所示，该方法可以包括：
S101、提供衬底。
其中，衬底可以为硅衬底或者硅、锗、硅锗化合物等其它合适的衬底材料，本申请实施例对此不作具体限定。
S102、在衬底上依次形成位线结构、多个有源柱体和字线结构。
其中，多个有源柱体的底端连接至位线结构，且多个有源柱体与字线结构相连。
在一些实施例中，所述在衬底上依次形成位线结构、多个有源柱体和字线结构，可以包括：
在衬底上形成位线结构，且位线结构沿第一方向延伸；
在位线结构上形成多个有源柱体和字线结构，且字线结构沿第二方向延伸。
在一示例中，所述在衬底上形成位线结构，可以包括：
在衬底上方形成第一隔离结构和位线结构，且第一隔离结构和位线结构位于同一平面内；
对第一隔离结构进行刻蚀处理，以形成位线间隙；
在位线结构和第一隔离结构上方形成第二隔离结构。
参考图2，提供衬底10，并在衬底10上方形成第一隔离结构11和位线结构(Bit line)12，第一隔离结构11作为半导体结构的浅沟槽隔离(Shallow Trench Isolation，STI)结构。第一隔离结构的材料包括二氧化硅、氮化硅等合适的材料的一种或多种。形成第一隔离结构11的方式可以为沉积形成。
例如，可以在衬底10上形成多个间隔排列的凹槽，在所述凹槽中沉积形成 第一隔离结构11，得到包括第一隔离结构的衬底，然后在第一隔离结构11之间的衬底处形成位线结构12。在本申请实施例中，位线结构12形成于第一隔离结构11之间的衬底表面，并沿第一方向延伸，第一隔离结构11和位线结构12位于同一平面内。例如，可以通过向半导体衬底12中掺杂硼(B)、磷(P)、砷(As)、锗(Ge)等适合的材料中的一种或者多种形成位线结构12。
在一些实施例中，为了避免位线结构12与衬底10导通，还可以包括：在衬底10和位线结构12之间沉积形成绝缘层15。绝缘层15的材料可以包括二氧化硅等适合的材料中的一种或者多种。位线结构12和第一隔离结构11可以通过以下步骤形成：在绝缘层15上通过外延方法形成半导体材料层，例如单晶硅层；在所述半导体材料层上形成间隔分布的凹槽，在所述凹槽中填充隔离材料形成第一隔离结构11；向第一隔离结构11之间的半导体材料层中掺杂硼(B)、磷(P)、砷(As)、锗(Ge)等适合的材料中的一种或者多种形成位线结构12。
参考图3，对第一隔离结构11进行刻蚀处理，在第一隔离结构11之间形成开口，即位线间隙13，位线间隙13有利于减小位线之间的寄生电容。
参考图4，在位线结构12和第一隔离结构11上方形成第二隔离结构14，第二隔离结构14的形成方式可以为沉积形成，如低压力化学气相沉积(Low Pressure Chemical Vapor Deposition，LPCVD)。第二隔离结构14的材料可以包括二氧化硅(SiO 2)、氮氧化硅(SiON)等适合的材料中的一种或者多种。
在一实施例中，所述在位线结构上形成多个有源柱体和字线结构，可以包括：
对第二隔离结构进行刻蚀处理，形成有源开口；
在有源开口处形成有源柱体；以及
在第二隔离结构上方形成导电层；
对导电层进行刻蚀处理，以形成字线间隙，并得到字线结构；
在字线结构上方形成第三隔离结构。
参考图5，对第二隔离结构14进行刻蚀处理，形成若干有源开口16，在本 申请实施例中，多个有源开口16可以以正方形、矩形或者其它阵列排列的方式进行排列，本申请实施例对此不做限定。
位线结构12位于同一行的有源柱体的源极或者漏极的下方，有源柱体需要与位线结构12相连。因此，有源开口16必须保证能够暴露位线结构12。在本申请实施例中，有源开口16的形状可以为圆形或椭圆形。
参考图6，在有源开口16处形成有源柱体17。在本申请实施例中，可以通过外延的方法形成有源柱体17，有源柱体17的材料可以包括单晶硅。示例的，有源柱体17的高度可以高于有源开口16的高度。
参考图7，在第二隔离结构14上方形成导电层18，且导电层18包覆有源柱体17的部分表面，导电层18在第二隔离结构14上方环绕有源柱体17形成。导电层18的形成方式可以包括物理气相沉积(Physical Vapor Deposition，PVD)、化学气相沉积(Chemical Vapor Deposition，CVD)或原子层沉积(Atomic Layer Deposition，ALD)等方式，导电层18的材料可以包括氮化钛(TiN)、钨(W)等适合的材料中的一种或者多种。
在一些实施例中，在所述第二隔离结构上方形成字线结构之前，该方法还可以包括：
在有源柱体的柱体侧面形成栅氧化层。
在本申请实施例中，在形成导电层18之前，该方法还可以包括：在有源柱体17的侧面形成栅氧化层(图中未示出)的步骤。
例如，对有源柱体17周围的第二隔离结构14进行回刻，如通过等离子刻蚀等干法刻蚀的方法，将有源柱体17的柱体侧面暴露出来，在有源柱体的柱体侧面通过热氧化等方式形成栅氧化层。
在一些示例中，在形成栅氧化层的过程中，有源柱体17的顶面也形成了栅氧化层，则需要将有源柱体17顶面的栅氧化层进行去除，如通过刻蚀方法去除。
参考图8，对导电层18进行刻蚀处理，形成字线间隙19，并得到字线结构(Word Line)110。字线间隙19有利于减小字线之间的干扰。
在本申请实施例中，字线结构110沿第二方向延伸，且第二方向和第一方 向不平行，即位线结构12和字线结构110的延伸方向不平行，在图8中，以第一方向和第二方向垂直进行举例。
在一些实施例中，在刻蚀导电层18以形成字线间隙19时，同一位置的第二隔离结构14也可能被部分或全部刻蚀，即字线间隙19在垂直方向的长度可以与导电层18的高度相同，也可以向下延伸长于导电层18的高度。图8示出的半导体结构为字线间隙的长度等于导电层18的高度。
参考图9，在字线结构110上方形成第三隔离结构111，且第三隔离结构111的顶面与有源柱体17的顶面处于同一平面。第三隔离结构111可以通过CVD形成，第三隔离结构111的材料可以包括二氧化硅、氮氧化硅等合适的材料中的一种或多种。在其他示例中，且第三隔离结构111的顶面也可以低于或高于有源柱体17的顶面。
S103、在有源柱体上形成柱状导电结构。
在本申请实施例中，在有源柱体上形成柱状(Pillar)导电结构。
在一实施例中，所述在所述有源柱体上方形成柱状导电结构，可以包括：
在有源柱体的上方形成第一支撑层；
在第一支撑层上方形成第一牺牲层；
在第一牺牲层上方形成第二支撑层；
在第二支撑层、第一牺牲层和第一支撑层中形成第一开口；其中，第一开口与有源柱体相对；
在第一开口内形成柱状导电结构。
参考图10，在有源柱体17的上方形成第一支撑层112，例如，在有源柱体17和第三隔离结构111的上方形成第一支撑层112；在第一支撑层112的上方形成第一牺牲层113。第一支撑层112可以通过PVD、CVD或ALD等方法形成，第一支撑层112的材料可以包括氮化硅；第一牺牲层113可以通过PVD、CVD或ALD等方法形成，第一牺牲层113的材料可以包括二氧化硅。
参考图11，在第一牺牲层113上方形成第二支撑层114，并在第二支撑层114，第一牺牲层113和第一支撑层112中形成第一开口115，且第一开口115 与有源柱体17相对，从而使得后续形成的柱状导电结构与有源柱体17连接。
其中，第二支撑层114可以通过PVD、CVD或ALD等方法形成，第二支撑层114的材料可以包括氮化硅；可以通过光刻、刻蚀等工艺形成第一开口115。
参考图12，在第一开口115内形成柱状导电结构116；柱状导电结构116可以通过PVD、CVD或ALD等方法形成，柱状导电结构116的材料可以包括氮化硅、钨、钨化钛等合适材料中的一种或多种。示例的，柱状导电结构116完全形成于第一开口115内。
在形成柱状导电结构116之前(如在形成第一开口115时)或之后，该方法还可以包括，在第二支撑层114中形成若干第一刻蚀剂入口117。例如，对第二支撑层114进行刻蚀处理，形成若干个第一刻蚀剂入口117(图12中仅示出一个第一刻蚀剂入口117为例说明)，第一刻蚀剂入口117的形状包括圆形、椭圆形、三角形、五角星或者六边形等，这里仅以圆形为示例说明。
在一些实施例中，在刻蚀第二支撑层114形成第一刻蚀剂入口117时，第一牺牲层113也可能会被部分刻蚀。
S104、在柱状导电结构上形成杯状导电结构。
在本申请实施例中，在柱状导电结构上形成杯状(Cup)导电结构，且柱状导电结构和杯状导电结构之间均存在电极间隙，柱状导电结构和杯状导电结构共同构成下电极。
在一实施例中，所述在柱状导电结构上形成杯状导电结构，可以包括：
在第二支撑层上方形成第二牺牲层；
在第二牺牲层上方形成第三支撑层；
在第三支撑层和第二牺牲层中形成第二开口；
在第二口内形成杯状导电结构；
其中，第二开口与第一开口相对，且第二开口的尺寸大于第一开口的尺寸。在其他实施例中，第二开口的尺寸也可以小于或等于第一开口的尺寸。
参考图13，在第二支撑层114上方形成第二牺牲层118，在第二牺牲层118上方形成第三支撑层119，并在第三支撑层119和第二牺牲层118中形成第二 开口120。
可以通过PVD或CVD等工艺方法形成第二牺牲层118，第二牺牲层118的材料可以包括二氧化硅。
可以通过PVD或CVD等工艺方法形成第三支撑层119，第三支撑层119的材料可以包括氮化硅；可以通过光刻、刻蚀等工艺形成第二开口120。
第二开口120与第一开口115相对，即与柱状导电结构116相对，并暴露柱状导电结构116，使得在后续形成杯状导电结构时，杯状导电结构能够与柱状导电结构116相连。
在本申请实施例中，后续形成于第二开口120内的杯状导电结构与柱状导电结构116共同构成下电极，在形成第二开口120并暴露柱状导电结构116时，还可以同时刻蚀部分第二支撑层114，第二开口120还包括刻蚀第二支撑层114形成的部分开口。
参考图14，在第二开口120内形成杯状导电结构121；例如，可以通过PVD、CVD或ALD等方法形成杯状导电结构121，杯状导电结构121的材料可以包括氮化钛等导电材料。杯状导电结构121可以形成在第二开口120的内壁上。在其他示例中，还可以形成在第二开口120的底壁上，例如杯状导电结构121还可以形成在第二开口120暴露的柱状导电结构116的顶部。
在本申请实施例中，柱状导电结构116与杯状导电结构121共同构成下电极122，柱状导电结构116与杯状导电结构121的不同之处在于，柱状导电结构116填充第一开口115，形如柱子；而杯状导电结构121则形成于第二开口120的内壁，形如杯子。而且，第二开口120的尺寸大于第一开口116的尺寸，从而杯状导电结构121的尺寸(直径)也大于柱状导电结构116尺寸(直径)，通过这种“上杯下柱”，且“杯的直径大于柱的直径”的下电极结构，能够在保证高的深宽比的同时，提高结构的稳定性。
如图14所示，为了更好地表示杯状导电结构121，将其内壁标记为无色，但是可以理解，其内壁包括沉积的导电材料。
在形成杯状导电结构121之前(如在形成第二开口120时)或之后，该方 法还可以包括，在第三支撑层119中形成若干第二刻蚀剂入口123。例如，对第三支撑层119进行刻蚀处理，形成若干个第二刻蚀剂入口123(图14中仅示出一个第二刻蚀剂入口123为例说明)，第二刻蚀剂入口123的形状包括圆形、椭圆形、三角形、五角星或者六边形等，这里仅以圆形为示例说明。
在一些实施例中，在刻蚀第三支撑层119形成第二刻蚀剂入口123时，第二牺牲层118也可能会被部分刻蚀。
在一些实施例中，在所述在第二开口内形成杯状导电结构之后，该方法还可以包括：
在第二支撑层和第三支撑层中分别形成第一刻蚀剂入口和第二刻蚀剂入口；
利用第一刻蚀剂入口和第二刻蚀剂入口去除第一牺牲层和所述第二牺牲层。
参考图15，可以通过湿法刻蚀的方式去除第二牺牲层118和第一牺牲层113，刻蚀剂通过第二刻蚀剂入口123和第一刻蚀剂入口117被引入，两者联通，使得第二牺牲层118和第一牺牲层113被刻蚀去除。
例如，当刻蚀剂通过第二刻蚀剂入口123被引入时，首先刻蚀去除部分或全部第二牺牲层118，然后第一刻蚀入口117暴露，刻蚀剂得以进入第一牺牲层113，并将第一牺牲层113去除。
在本申请实施例中，柱状导电结构17与杯状导电结构116共同构成下电极122。
S105、在下电极表面形成电介质层。
参考图16a，在下电极122表面形成电介质层124。包括：在柱状导电结构17的外表面形成电介质层124，以及在杯状导电结构121的内表面和外表面形成电介质层124。形成电介质层124的方法可以包括PVD、CVD或ALD等；电介质层124的材料可以包括氧化锆(ZrO)、氧化铪(HfO)、氧化铝(Al 2O 3)等高介电材料。
参考图16b，其示出了本步骤所得结构的截面示意图(主视图方向)。
S106、在电介质层表面形成上电极。
例如，上电极填充电极间隙。
参考图17a，在电介质层表面形成上电极125，且上电极125填充电极间隙。电极间隙可以包括刻蚀第一牺牲层113和第二牺牲层118后形成的间隙，以及杯状导电结构121内部的间隙，不包括位线间隙13和字线间隙19。形成上电极125的方法可以为PVD、CVD或ALD等，上电极125的材料可以包括多晶硅、锗化硅或氮化钛等。
参考图17b，其示出了本步骤所得结构的截面示意图(主视图方向)。
在一些实施例中，在所述柱状导电结构上形成杯状导电结构之后，该方法还可以包括：
在杯状导电结构上方循环执行形成柱状导电结构和在柱状导电结构上形成杯状导电结构的步骤，直至杯状结构的数量达到预设数量，以形成下电极。
需要说明的是，本申请实施例还可以重复执行形成柱状导电结构和杯状导电结构的步骤，直至杯状导电结构的数量达到预设数量，从而得到包括多层“柱状导电结构-杯状导电结构”的下电极。
另外，在本申请实施例中，“形成”、“沉积”、“刻蚀”等可以以任何适用于当前材料的工艺形成。
本申请实施例提供的半导体结构的制备方法中，形成底部为Pillar形状，上层是Cup形状的下电极结构，得到结构稳定的半导体结构。此外，字线和位线之间距离较近，本申请实施例通过字线间隙和位线间隙减小字线与字线之间、位线和位线之间以及位线和字线之间的相互干扰。通过本申请实施例的制备方法所得到的半导体结构，下电极的下半部分为Pillar结构(柱状导电结构)，下电极的上半部分为Cup结构(杯状导电结构)，且Pillar结构的直径小于Cup结构的直径，使得半导体结构更加为稳定。在本申请实施例中，还可以重复Pillar结构和Cup结构的制作流程形成大于两层(两层是指一层Pillar结构和一层Cup结构)的堆叠结构。另外，由于字线和位线之间都形成有间隙，本申请实施例的制备方法还可以减少读写干扰。
本实施例提供了一种半导体结构的制备方法，通过提供衬底；在衬底上依次形成位线结构、多个有源柱体和字线结构；其中，多个有源柱体的底端连接至位线结构，且多个有源柱体与字线结构相连；在有源柱体上形成柱状导电结构，并在柱状导电结构上形成杯状导电结构，柱状导电结构和杯状导电结构之间均存在电极间隙，柱状导电结构和杯状导电结构共同构成下电极；在下电极表面形成电介质层；在电介质层表面形成上电极层，并且上电极层填充电极间隙。这样，通过形成下半部分为柱状导电结构，上半部分为杯状导电结构的下电极，在提升电容的存储容量的同时，还提高了半导体结构的稳定性。
在本申请的另一实施例中，图17a示出了本申请实施例提供的一种半导体结构的立体结构示意图，图17b示出了本申请实施例提供的一种半导体结构的截面结构示意图。如图17a和图17b所示，该半导体结构可以包括：
衬底10；以及
位于衬底10上方的位线结构12、多个有源柱体17和字线结构110；其中，多个有源柱体17的底端连接至位线结构12，且多个有源柱体17与字线结构110相连；
柱状导电结构，位于有源柱体17上方；
杯状导电结构，位于柱状导电结构上方；其中，杯状导电结构和柱状导电结构共同构成半导体结构的下电极122；
电介质层124，位于下电极122表面；
上电极125，覆盖电介质层124表面并填充电极间隙。
在一些实施例中，位线结构12位于衬底10上，且位线结构12沿第一方向延伸；
多个有源柱体17和字线结构110位于位线结构12上，且字线结构110沿第二方向延伸。
在一些实施例中，该半导体结构还可以包括第一隔离结构11以及位于所述第一隔离结构内的位线间隙13；其中，所述第一隔离结构11与位线结构12形 成于同一平面内。
在一些实施例中，该半导体结构还可以包括位于位线结构12与衬底10之间的绝缘层15。
在一些实施例中，该半导体结构还可以包括第二隔离结构14，第二隔离结构14位于位线结构12和第一隔离结构11上方；其中，字线结构110位于第二隔离结构14上方，且字线结构110之间具有字线间隙19。
在一些实施例中，该半导体结构还可以包括第三隔离结构111；其中，第三隔离结构111位于字线结构110上方，且第三隔离结构111的顶面与有源柱体17的顶面位于同一平面。
在一些实施例中，该半导体结构还可以包括栅氧化层(图中未示出)；其中，栅氧化层覆盖在有源柱体17的柱体侧面。
在一些实施例中，该半导体结构还可以包括：位于有源柱体17上的第一支撑层112，位于柱状导电结构顶部的第二支撑层114以及位于杯状导电结构顶部的第三支撑层119。
在一些实施例中，杯状导电结构在垂直其延伸方向上的横截面的尺寸大于柱状导电结构在垂直其延伸方向上的横截面的尺寸。
在一些实施例中，该半导体结构还可以包括多组堆叠的柱状导电结构和杯状导电结构。
本实施例提供了一种半导体结构，该半导体结构包括：衬底；以及位于衬底上方的位线结构、多个有源柱体和字线结构；其中，多个有源柱体的底端连接至位线结构，且多个有源柱体与字线结构相连；柱状导电结构，位于有源柱体上方；杯状导电结构，位于柱状导电结构上方；其中，杯状导电结构和柱状导电结构共同构成半导体结构的下电极；电介质层，位于下电极表面；上电极，覆盖电介质层表面并填充电极间隙。这样，由于半导体结构的下电极的下半部分为柱状导电结构，上半部分为杯状导电结构，在提升电容的存储容量的同时，还使得半导体结构更稳定；另外，由于杯状导电结构在垂直其延伸方向的横截面的尺寸大于柱状导电结构在垂直其延伸方向的横截面的尺寸，进一步提高了 半导体结构的稳定性；而且，由于在字线结构和位线结构之间都形成有间隙，还能够减少读写干扰；同时，还可以形成多组堆叠的柱状导电结构和杯状导电结构，在保证半导体结构稳定性的同时增加了半导体结构的深宽比。
本申请的又一实施例中，参见图18，其示出了本申请实施例提供的一种半导体存储器的组成结构示意图，如图18所示，该半导体存储器20可以包括前述任一项实施例所述的半导体结构。
在一些实施例中，半导体存储器20可以为动态随机存取存储器DRAM。
进一步地，在一种具体的示例中，半导体结构可以为电容结构，也可以称作DRAM电容结构。如此，对于半导体存储器20，基于前述任一项实施例所述的半导体结构，使得半导体存储器20能够在提升电容存储容量的同时，还可以提高电容结构的稳定性。
以上所述，仅为本申请的较佳实施例而已，并非用于限定本申请的保护范围。
需要说明的是，在本申请中，术语“包括”、“包含”或者其任何其他变体意在涵盖非排他性的包含，从而使得包括一系列要素的过程、方法、物品或者装置不仅包括那些要素，而且还包括没有明确列出的其他要素，或者是还包括为这种过程、方法、物品或者装置所固有的要素。在没有更多限制的情况下，由语句“包括一个……”限定的要素，并不排除在包括该要素的过程、方法、物品或者装置中还存在另外的相同要素。
上述本申请实施例序号仅仅为了描述，不代表实施例的优劣。
本申请所提供的几个方法实施例中所揭露的方法，在不冲突的情况下可以任意组合，得到新的方法实施例。
本申请所提供的几个产品实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的产品实施例。
本申请所提供的几个方法或设备实施例中所揭露的特征，在不冲突的情况下可以任意组合，得到新的方法实施例或设备实施例。
以上所述，仅为本申请的具体实施方式，但本申请的保护范围并不局限于此，任何熟悉本技术领域的技术人员在本申请揭露的技术范围内，可轻易想到变化或替换，都应涵盖在本申请的保护范围之内。因此，本申请的保护范围应以所述权利要求的保护范围为准。
工业实用性
本申请实施例中，通过提供衬底；在衬底上依次形成位线结构、多个有源柱体和字线结构；其中，多个有源柱体的底端连接至位线结构，且多个有源柱体与字线结构相连；在有源柱体上形成柱状导电结构，并在柱状导电结构上形成杯状导电结构，柱状导电结构和杯状导电结构之间均存在电极间隙，柱状导电结构和杯状导电结构共同构成下电极；在下电极表面形成电介质层；在电介质层表面形成上电极层，并且上电极层填充电极间隙。这样，通过形成下半部分为柱状导电结构、上半部分为杯状导电结构的下电极，能够提高半导体结构的稳定性。

Claims (20)

  1. 一种半导体结构的制备方法，包括：
    提供衬底；
    在所述衬底上依次形成位线结构、多个有源柱体和字线结构；其中，所述多个有源柱体的底端连接至所述位线结构，且所述多个有源柱体与所述字线结构相连；
    在所述有源柱体上形成柱状导电结构，并在所述柱状导电结构上形成杯状导电结构，所述柱状导电结构和所述杯状导电结构之间均存在电极间隙，所述柱状导电结构和所述杯状导电结构共同构成下电极；
    在所述下电极表面形成电介质层；
    在所述电介质层表面形成上电极，并且所述上电极填充所述电极间隙。
  2. 根据权利要求1所述的方法，其中，所述在所述衬底上依次形成位线结构、多个有源柱体和字线结构，包括：
    在所述衬底上形成所述位线结构，且所述位线结构沿第一方向延伸；
    在所述位线结构上形成所述多个有源柱体和所述字线结构，且所述字线结构沿第二方向延伸。
  3. 根据权利要求2所述的方法，其中，所述在所述衬底上形成所述位线结构，包括：
    在所述衬底上方形成第一隔离结构和所述位线结构，且所述第一隔离结构和所述位线结构位于同一平面内；
    对所述第一隔离结构进行刻蚀处理，以形成位线间隙；
    在所述位线结构和所述第一隔离结构上方形成第二隔离结构。
  4. 根据权利要求3所述的方法，其中，所述在所述位线结构上形成所述多个有源柱体和所述字线结构，包括：
    对所述第二隔离结构进行刻蚀处理，形成有源开口；
    在所述有源开口处形成所述有源柱体；以及
    在所述第二隔离结构上方形成导电层；
    对所述导电层进行刻蚀处理，以形成字线间隙，并得到所述字线结构；
    在所述字线结构上方形成第三隔离结构。
  5. 根据权利要求4所述的方法，其中，所述第三隔离结构的顶面与所述有源柱体的顶面位于同一平面。
  6. 根据权利要求4所述的方法，其中，在所述第二隔离结构上方形成字线结构之前，所述方法还包括：
    在所述有源柱体的柱体侧面形成栅氧化层。
  7. 根据权利要求1所述的方法，其中，所述在所述有源柱体上方形成柱状导电结构，包括：
    在所述有源柱体的上方形成第一支撑层；
    在所述第一支撑层上方形成第一牺牲层；
    在所述第一牺牲层上方形成第二支撑层；
    在所述第二支撑层、所述第一牺牲层和所述第一支撑层中形成第一开口；其中，所述第一开口与所述有源柱体相对；
    在所述第一开口内形成柱状导电结构。
  8. 根据权利要求7所述的方法，其中，所述在所述柱状导电结构上形成杯状导电结构，包括：
    在所述第二支撑层上方形成第二牺牲层；
    在所述第二牺牲层上方形成第三支撑层；
    在所述第三支撑层和所述第二牺牲层中形成第二开口；
    在所述第二口内形成杯状导电结构；
    其中，所述第二开口与所述第一开口相对，且所述第二开口的尺寸大于所述第一开口的尺寸。
  9. 根据权利要求8所述的方法，其中，在所述第二开口内形成所述杯状导电结构之后，所述方法还包括：
    在所述第二支撑层和所述第三支撑层中分别形成第一刻蚀剂入口和第二刻 蚀剂入口；
    利用所述第一刻蚀剂入口和所述第二刻蚀剂入口去除所述第一牺牲层和所述第二牺牲层。
  10. 根据权利要求1所述的方法，其中，在所述柱状导电结构上形成杯状导电结构之后，所述方法还包括：
    在所述杯状导电结构上方循环执行形成柱状导电结构和在所述柱状导电结构上形成杯状导电结构的步骤，直至所述杯状结构的数量达到预设数量，以形成所述下电极。
  11. 一种半导体结构，包括：
    衬底；以及
    位于所述衬底上方的位线结构、多个有源柱体和字线结构；其中，所述多个有源柱体的底端连接至所述位线结构，且所述多个有源柱体与所述字线结构相连；
    柱状导电结构，位于所述有源柱体上方；
    杯状导电结构，位于所述柱状导电结构上方；其中，所述杯状导电结构和所述柱状导电结构共同构成所述半导体结构的下电极；
    电介质层，位于所述下电极表面；
    上电极，覆盖所述电介质层表面并填充电极间隙。
  12. 根据权利要求11所述的半导体结构，其中，
    所述位线结构位于所述衬底上，且所述位线结构沿第一方向延伸；
    所述多个有源柱体和所述字线结构位于所述位线结构上，且所述字线结构沿第二方向延伸。
  13. 根据权利要求12所述的半导体结构，其中，所述半导体结构还包括第一隔离结构以及位于所述第一隔离结构内的位线间隙；其中，所述第一隔离结构与所述位线结构形成于同一平面内。
  14. 根据权利要求13所述的半导体结构，其中，所述半导体结构还包括第二隔离结构，所述第二隔离结构位于所述位线结构和所述第一隔离结构上方； 其中，所述字线结构位于所述第二隔离结构上方，且所述字线结构之间具有字线间隙。
  15. 根据权利要求14所述的半导体结构，其中，所述半导体结构还包括第三隔离结构；其中，所述第三隔离结构位于所述字线结构上方，且所述第三隔离结构的顶面与所述有源柱体的顶面位于同一平面。
  16. 根据权利要求15所述的半导体结构，其中，所述半导体结构还包括栅氧化层；其中，所述栅氧化层覆盖在所述有源柱体的柱体侧面。
  17. 根据权利要求11所述的半导体结构，其中，所述半导体结构还包括：位于所述有源柱体上的第一支撑层，位于所述柱状导电结构顶部的第二支撑层以及位于所述杯状导电结构顶部的第三支撑层。
  18. 根据权利要求17所述的半导体结构，其中，所述杯状导电结构在垂直其延伸方向上的横截面的尺寸大于所述柱状导电结构在垂直其延伸方向上的横截面的尺寸。
  19. 根据权利要求11所述的半导体结构，其中，所述半导体结构包括多组堆叠的所述柱状导电结构和所述杯状导电结构。
  20. 一种半导体存储器，包括如权利要求11至19任一项所述的半导体结构。
PCT/CN2021/110764 2021-07-20 2021-08-05 半导体结构的制备方法、半导体结构和半导体存储器 WO2023000391A1 (zh)

Priority Applications (1)

Application Number Priority Date Filing Date Title
US17/650,380 US20230028597A1 (en) 2021-07-20 2022-02-08 Preparation method for semiconductor structure, semiconductor structure and semiconductor memory

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
CN202110821150.9 2021-07-20
CN202110821150.9A CN115643753A (zh) 2021-07-20 2021-07-20 半导体结构的制备方法、半导体结构和半导体存储器

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/650,380 Continuation US20230028597A1 (en) 2021-07-20 2022-02-08 Preparation method for semiconductor structure, semiconductor structure and semiconductor memory

Publications (1)

Publication Number Publication Date
WO2023000391A1 true WO2023000391A1 (zh) 2023-01-26

Family

ID=84940671

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/CN2021/110764 WO2023000391A1 (zh) 2021-07-20 2021-08-05 半导体结构的制备方法、半导体结构和半导体存储器

Country Status (2)

Country Link
CN (1) CN115643753A (zh)
WO (1) WO2023000391A1 (zh)

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103840002A (zh) * 2012-11-21 2014-06-04 三星电子株式会社 具有支撑物的半导体器件
CN108183097A (zh) * 2016-12-08 2018-06-19 三星电子株式会社 半导体器件
CN108231775A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 半导体器件

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN103840002A (zh) * 2012-11-21 2014-06-04 三星电子株式会社 具有支撑物的半导体器件
CN108183097A (zh) * 2016-12-08 2018-06-19 三星电子株式会社 半导体器件
CN108231775A (zh) * 2016-12-14 2018-06-29 三星电子株式会社 半导体器件

Also Published As

Publication number Publication date
CN115643753A (zh) 2023-01-24

Similar Documents

Publication Publication Date Title
JP5679628B2 (ja) 半導体装置及びその製造方法
US8343845B2 (en) Methods of manufacturing capacitor structures and methods of manufacturing semiconductor devices using the same
WO2023206738A1 (zh) 电容器的制作方法、电容器以及存储器
KR100517577B1 (ko) 자기-정렬된 다중 크라운 저장 캐패시터 형성방법
WO2021227569A1 (zh) 电容打开孔的形成方法和存储器电容的形成方法
WO2022205680A1 (zh) 半导体结构及其制备方法
WO2022022048A1 (zh) 电容器结构及其制作方法、存储器
WO2022033001A1 (zh) 电容器结构及其制作方法、存储器
WO2022188322A1 (zh) 半导体结构及其制造方法
US20130127013A1 (en) Semiconductor device and method for manufacturing the same
WO2023000391A1 (zh) 半导体结构的制备方法、半导体结构和半导体存储器
WO2023184728A1 (zh) 半导体结构的制备方法、半导体结构和半导体存储器
US20230187482A1 (en) Method of manufacturing semiconductor structure and semiconductor structure
WO2021169797A1 (zh) 半导体结构制备方法和半导体结构
WO2023015642A1 (zh) 半导体结构的制作方法及半导体结构
TWI506766B (zh) 半導體電子元件結構及其製造方法
US20160027743A1 (en) Semiconductor device
JP2015035619A (ja) 半導体装置
US11437383B1 (en) Method for fabricating dynamic random access memory devices
WO2022028175A1 (zh) 一种存储器的形成方法和存储器
WO2023272782A1 (zh) 一种半导体结构的制作方法及半导体结构
US20230028597A1 (en) Preparation method for semiconductor structure, semiconductor structure and semiconductor memory
WO2023097901A1 (zh) 半导体结构及其制作方法
US20220037459A1 (en) Capacitor structure and method of manufacturing same, and memory
EP4290552A1 (en) Capacitor manufacturing method, capacitor and memory

Legal Events

Date Code Title Description
NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 21950634

Country of ref document: EP

Kind code of ref document: A1