WO2022239102A1 - 半導体素子を用いたメモリ装置 - Google Patents

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康司 作井
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    • G11C2211/4016—Memory devices with silicon-on-insulator cells

Definitions

  • the present invention is a memory device using semiconductor elements.
  • the channel In a normal planar MOS transistor, the channel extends horizontally along the upper surface of the semiconductor substrate. In contrast, the SGT channel extends in a direction perpendicular to the upper surface of the semiconductor substrate (see Patent Document 1 and Non-Patent Document 1, for example). For this reason, the SGT enables a higher density semiconductor device compared to a planar MOS transistor.
  • a DRAM Dynamic Random Access Memory
  • a PCM Phase Change Memory
  • Non-Patent Document 4 RRAM (Resistive Random Access Memory, see, for example, Non-Patent Document 4), MRAM (Magneto-resistive Random Access Memory, see, for example, Non-Patent Document 5) that changes the resistance by changing the direction of the magnetic spin by current ) can be highly integrated.
  • DRAM memory cell see Non-Patent Document 6
  • the present application relates to a dynamic flash memory that does not have resistance change elements or capacitors and can be configured only with MOS transistors.
  • FIG. 7 shows the write operation of a DRAM memory cell composed of a single MOS transistor without the capacitor described above
  • FIG. 8 shows problems in operation
  • FIG. 7 shows the write operation of the DRAM memory cell.
  • FIG. 7(a) shows a "1" write state.
  • the memory cell is formed on the SOI substrate 101 and includes a source N + layer 103 (hereinafter, a semiconductor region containing a high concentration of donor impurities is referred to as an “N + layer”) to which a source line SL is connected.
  • the drain N + layer 104 connected to the line BL, the gate conductive layer 105 connected to the word line WL, and the floating body 102 of the MOS transistor 110a.
  • a memory cell of the DRAM is composed of these pieces.
  • the SiO 2 layer 101 of the SOI substrate is in contact directly below the floating body 102 .
  • the MOS transistor 110a When "1" is written to the memory cell composed of one MOS transistor 110a, the MOS transistor 110a is operated in the linear region. That is, the electron channel 107 extending from the source N + layer 103 has a pinch-off point 108 and does not reach the drain N + layer 104 connected to the bit line. In this way, both the bit line BL connected to the drain N + layer 104 and the word line WL connected to the gate conductive layer 105 are set at a high voltage, and the gate voltage is set to about 1/2 of the drain voltage. , the electric field strength is maximized at the pinch-off point 108 near the drain N + layer 104 .
  • the holes 106 generated at the same time charge the floating body 102 . In this case, the generated holes contribute as increments of majority carriers because the floating body 102 is P-type Si.
  • the floating body 102 is filled with the generated holes 106, and when the voltage of the floating body 102 becomes higher than that of the source N + layer 103 by Vb or more, the generated holes are discharged to the source N + layer 103.
  • Vb is the built-in voltage of the PN junction between the source N + layer 103 and the floating body 102 of the P layer, which is about 0.7V.
  • FIG. 7B shows the floating body 102 saturated with the generated holes 106 .
  • FIG. 7(c) shows how the "1" write state is rewritten to the "0" write state.
  • the voltage of the bit line BL is negatively biased, and the PN junction between the drain N + layer 104 and the floating body 102 of the P layer is forward biased.
  • the holes 106 previously generated in the floating body 102 in the previous cycle flow to the drain N + layer 104 connected to the bit line BL.
  • FIG. 7(b) filled with the generated holes 106 and 110b (FIG. 7(c)) from which the generated holes are ejected are stored.
  • the state of the memory cell is obtained.
  • the floating body 102 potential of the memory cell 110a filled with holes 106 will be higher than the floating body 102 without the generated holes. Therefore, the threshold voltage of memory cell 110a is lower than that of memory cell 110b. This state is shown in FIG. 7(d).
  • the capacitance CFB of the floating body 102 is composed of the capacitance CWL between the gate connected to the word line and the floating body 102, and the source N + layer 103 connected to the source line.
  • FIG. 9(a) shows the "1" write state
  • FIG. 9(b) shows the "0" write state.
  • Vb is written to the floating body 102 by writing "1”
  • the floating body 102 is pulled down to a negative bias when the word line returns to 0 V at the end of writing.
  • the negative bias becomes even deeper. Therefore, as shown in FIG. do not have.
  • This small operating margin is a major problem of the present DRAM memory cell.
  • Critoloveanu “A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration,” Electron Device Letters, Vol. 35, No.2, pp. 179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: “Memory design using a one-transistor gain cell on SOI,” IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F.
  • the memory device includes: a semiconductor body on a substrate, standing vertically or extending horizontally with respect to the substrate; a first gate insulating layer surrounding part or all of a side surface on one end side of the semiconductor base; a second gate insulating layer connected to the first gate insulating layer and surrounding part or all of the side surface of the semiconductor base on the other end side; a first gate conductor layer covering the first gate insulating layer; a second gate conductor layer covering the second gate insulating layer; a first impurity layer outside one end of the first gate conductor layer and a second impurity layer outside one end of the second gate conductor layer in the direction in which the semiconductor matrix extends; a second impurity layer which is between one or both of the first impurity layer and the second impurity layer and the semiconductor base body and has the same conductivity type as the first impurity layer and the second impurity layer; 3 impurity layer; a first wiring conductor layer connected to the first impurity
  • the first impurity layer is formed by controlling the voltage applied to the first wiring conductor layer, the second wiring conductor layer, the third wiring conductor layer, and the fourth wiring conductor layer. and extracting either the electron group or the hole group, which are majority carriers remaining in the semiconductor matrix, from one or both of the second impurity layers to perform a memory erasing operation. (first invention).
  • the impurity concentration of the third impurity layer is lower than the impurity concentrations of the first impurity layer and the second impurity layer and higher than the impurity concentration of the semiconductor matrix. (second invention).
  • the wiring connected to the first impurity layer is a source line
  • the wiring connected to the second impurity layer is a bit line
  • the wiring connected to the first gate conductor layer is:
  • a wiring connected to the second gate conductor layer, which is a first drive control line, is a word line, and is applied to the source line, the bit line, the first drive control line, and the word line.
  • the memory erasing operation and the memory writing operation are performed according to the voltage applied to the memory (a third invention).
  • the above second invention is characterized in that the third impurity layer is formed at a position connected to the second impurity layer connected to the bit line (fourth invention).
  • the above second invention is characterized in that the third impurity layer is formed at a position connected to the first impurity layer connected to the source line (fifth invention).
  • the third impurity layer is formed at both a position connected to the first impurity layer connected to the source line and a position connected to the bit line.
  • the first gate capacitance between the first gate conductor layer and the semiconductor base is greater than the second gate capacitance between the second gate conductor layer and the semiconductor base. is large (seventh invention).
  • the semiconductor matrix stands in a direction perpendicular to the substrate, and in plan view, the first impurity layer and the third impurity layer connected to the semiconductor matrix It is characterized in that it extends outside the semiconductor base body (eighth invention).
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 2 is a diagram for explaining a read operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 1 is a structural diagram of a memory device having SGTs according to the first embodiment
  • FIG. 3 is a diagram for explaining an erase operation mechanism of a memory device having SGTs according to the first embodiment
  • FIG. 4 is a diagram for explaining a write operation mechanism of a memory device having SGTs according to the first
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment;
  • FIG. 4 is a diagram for explaining a method of manufacturing
  • FIG. 4 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the first embodiment
  • FIG. 10 is a diagram for explaining a method of manufacturing a memory device having SGTs according to the second embodiment
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 4 is a diagram for explaining operational problems of a conventional DRAM memory cell that does not have a capacitor
  • FIG. 2 illustrates a read operation of a DRAM memory cell without a conventional capacitor
  • dynamic flash memory a memory device using semiconductor elements
  • FIG. 1 The structure, operation mechanism, and manufacturing method of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 1 to 5.
  • FIG. 1 The structure of a dynamic flash memory cell will be described with reference to FIG. Then, a data erasing mechanism will be described with reference to FIG. 2, a data writing mechanism will be described with reference to FIG. 3, and a data writing mechanism will be described with reference to FIG. A method of manufacturing a dynamic flash memory will be described with reference to FIG.
  • FIG. 1 shows the structure of a dynamic flash memory cell according to a first embodiment of the invention.
  • An N + layer 3a (which is an example of the "first impurity layer” in the claims) is provided on a substrate 1 (which is an example of the “substrate” in the claims).
  • a silicon semiconductor pillar 2 having a conductivity type of P-type or i-type (intrinsic type) containing acceptor impurities (an example of a “semiconductor base” in the claims) (hereinafter referred to as silicon A semiconductor pillar is called a “Si pillar”.).
  • N layer 8a (an example of the "third impurity layer” in the scope of claims) at the bottom of the Si pillar 2, N layer 8b (an example of the "third impurity layer” in the scope of claims) There is).
  • N + layer 3b (which is an example of the "second impurity layer” in the scope of claims) on the N layer 8b.
  • the donor impurity concentration of the N layers 8a, 8b is lower than that of the N + layers 3a, 3b.
  • a portion of the Si pillar 2 between the N layers 8a and 8b becomes the channel region 7. As shown in FIG.
  • a first gate insulating layer 4a (which is an example of the "first gate insulating layer” in the claims) and a second gate insulating layer 4b (the which is an example of the “second gate insulating layer” in the range).
  • the first gate insulating layer 4a and the second gate insulating layer 4b are in contact with or close to the N layers 8a and 8b, respectively.
  • Surrounding the first gate insulating layer 4a is a first gate conductor layer 5a (which is an example of the "first gate conductor layer” in the claims), and surrounding the second gate insulating layer 4b , and a second gate conductor layer 5b (which is an example of the "second gate conductor layer” in the claims).
  • the first gate conductor layer 5 a and the second gate conductor layer 5 b are separated by an insulating layer 6 .
  • N + layers 3a and 3b, N layer layers 8a and 8b, channel region 7, first gate insulating layer 4a, second gate insulating layer 4b, first gate conductor layer 5a, and second gate conductor layer are formed.
  • a dynamic flash memory cell consisting of 5b is formed.
  • the N + layer 3a serves as a source line SL (an example of a "source line” in the scope of claims), and the N + layer 3b serves as a bit line BL (an example of a "bit line” in the scope of claims).
  • the first gate conductor layer 5a is connected to the plate line PL (an example of the "first drive control line” in the claims), and the second gate conductor layer 5b is connected to the word lines WL (claimed , which is an example of a "word line” of the
  • the N layers 8a and 8b are composed of an N + layer 3a in which unwanted electrons are connected to the source line SL by voltages applied to the source line SL, the plate line PL, the word line WL, and the bit line BL of the dynamic flash memory, and the bit line SL.
  • the structure is such that the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL. is desirable.
  • a plurality of dynamic flash memory cells as described above are two-dimensionally arranged on the substrate 1 .
  • the gate capacitance of the first gate conductor layer 5a connected to the plate line PL is made larger than the gate capacitance of the second gate conductor layer 5b connected to the word line WL.
  • the gate length of the first gate conductor layer 5a is made longer than the gate length of the second gate conductor layer 5b.
  • the gate length of the first gate conductor layer 5a is not made longer than the gate length of the second gate conductor layer 5b, and the thickness of the gate insulation film of the first gate insulation layer 4a is increased. , may be thinner than the thickness of the gate insulating film of the second gate insulating layer 4b.
  • the dielectric constant of the first gate insulating layer 4a may be higher than that of the second gate insulating layer 4b.
  • the gate capacitance of the first gate conductor layer 5a is determined by combining any one of the length of the gate conductor layers 5a and 5b, the film thickness of the gate insulating layers 4a and 4b, and the dielectric constant of the second gate conductor layer 5b. may be larger than the gate capacitance of
  • the upper end position of the N layer 8a may be above or below the lower end position of the first gate conductor layer 5a.
  • the lower end position of N layer 8b may be above or below the upper end position of second gate conductor layer 5b.
  • first gate conductor layer 5a may be divided into two or more, each of which may be operated synchronously or asynchronously as a conductor electrode of a plate line.
  • second gate conductor layer 5b may be divided into two or more, each of which may be operated synchronously or asynchronously as a conductor electrode of a word line. This also provides dynamic flash memory operation.
  • the dynamic flash memory operation is also performed in a structure in which the conductivity polarities of the N + layers 3a and 3b, the N layers 8a and 8b, and the P-type Si pillar 2 are reversed.
  • the N-type Si pillar majority carriers become electrons. Therefore, the electron group generated by impact ionization is stored in the channel region 7, and the "1" state is set.
  • FIG. 2 illustrates the erase operation mechanism.
  • Channel region 7 between N layers 8a and 8b is electrically isolated from the substrate and serves as a floating body.
  • FIG. 2(a) shows a state in which the hole groups 11 generated by impact ionization in the previous cycle are stored in the channel region 7 before the erasing operation. and.
  • the voltage of the bit line BL is set to the negative voltage VERA during the erase operation.
  • VERA is, for example, -3V.
  • V FB V ERA +Vb.
  • the threshold voltage of the second gate conductor layer 5b connected to this word line WL is increased.
  • the erased state of this channel region 7 is logical storage data "0".
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are only examples for performing the erase operation, and other operating conditions that enable the erase operation may be used.
  • FIG. 3 shows the write operation of the dynamic flash memory cell according to the first embodiment of the invention.
  • 0 V for example, is input to the N + layer 3a connected to the source line SL
  • 3 V for example, is input to the N + layer 3b connected to the bit line BL
  • the plate line PL 2 V for example, is input to the connected first gate conductor layer 5a
  • 5 V for example, is input to the second gate conductor layer 5b connected to the word line WL.
  • an annular inversion layer 12a is formed in the first channel region 7a inside the first gate conductor layer 5a connected to the plate line PL.
  • the first N-channel MOS transistor with one gate conductor layer 5a is operated in the linear region.
  • a pinch-off point 13 exists in the inversion layer 12a inside the first gate conductor layer 5a to which the plate line PL is connected.
  • the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL is operated in the saturation region.
  • the inversion layer 12b is formed on the entire surface of the second channel region 7b inside the second gate conductor layer 5b connected to the word line WL without any pinch-off point.
  • the inversion layer 12b formed entirely inside the second gate conductor layer 5b connected to the word line WL serves as a substantial drain of the second N-channel MOS transistor having the second gate conductor layer 5b. work.
  • the channel region 7 between the first N-channel MOS transistor having the first gate conductor layer 5a and the second N-channel MOS transistor having the second gate conductor layer 5b, which are connected in series has a second
  • the electric field is maximum at the boundary region of 1 and the impact ionization phenomenon occurs in this region. Since this region is the region on the source side viewed from the second N-channel MOS transistor having the second gate conductor layer 5b connected to the word line WL, this phenomenon is called the source-side impact ionization phenomenon.
  • the generated hole group 11 is majority carriers in the channel region 7 and charges the channel region 7 with a positive bias. Since the N + layer 3a connected to the source line SL is at 0 V, the channel region 7 is at the built-in voltage of the PN junction between the N + layer 3a connected to the source line SL, the N layer 8a and the channel region 7. It is charged to Vb (approximately 0.7V). When channel region 7 is positively biased, the threshold voltages of the first N-channel MOS transistor and the second N-channel MOS transistor are lowered due to the substrate bias effect. Thereby, as shown in FIG. 3(c), the threshold voltage of the N-channel MOS transistor in the second channel region 7b connected to the word line WL is lowered. The write state of this channel area 7 is assigned to logical storage data "1".
  • a second boundary region between the N layer 8a and the first channel semiconductor layer 7a, or between the N layer 8b and the second channel semiconductor layer. 7b electron-hole pairs may be generated by impact ionization or GIDL current, and the channel region 7 may be charged with the generated hole groups 11.
  • FIG. 1 The voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the write operation, and other operating conditions that allow the write operation may be used.
  • FIGS. 4A and 4B A read operation of the dynamic flash memory cell according to the first embodiment of the present invention will be described with reference to FIGS. 4A and 4B.
  • the read operation of the dynamic flash memory cell will be described with reference to FIGS. 4A(a) to 4A(c).
  • FIG. 4A(a) when channel region 7 is charged to built-in voltage Vb (approximately 0.7 V), the threshold voltage of the N-channel MOS transistor is lowered due to the substrate bias effect. This state is assigned to logical storage data "1".
  • FIG. 4A(b) if the memory block selected before writing is in the erased state "0" in advance, the floating voltage V FB of the channel region 7 is V ERA +Vb.
  • a write operation randomly stores a write state of "1". As a result, logical storage data of logical "0" and “1" are created for the word line WL.
  • FIG. 4A(c) reading is performed by the sense amplifier using the level difference between the two threshold voltages
  • the gate capacitance of the second gate conductor layer 5b connected to the word line WL is preferably designed to be smaller than the gate capacitance of the first gate conductor layer 5a connected to the plate line PL. As shown in FIG. 4B(a), the length in the vertical direction of the first gate conductor layer 5a connected to the plate line PL is equal to the length in the central axis direction of the second gate conductor layer 5b connected to the word line WL.
  • FIG. 4B(b) shows an equivalent circuit of one cell of the dynamic flash memory of FIG. 4B(a).
  • FIG. 4B(c) shows the coupling capacity relationship of the dynamic flash memory.
  • CWL is the capacitance of the second gate conductor layer 5b
  • CPL is the capacitance of the first gate conductor layer 5a
  • CBL is the capacitance of the N layer 8b serving as the drain and the second channel region 7b
  • C SL is the capacitance of the PN junction between the N layer 8a serving as the source and the first channel region 7a.
  • V ReadWL is the amplitude potential at the time of reading the word line WL.
  • ⁇ V FB can be reduced by reducing the contribution of C WL compared to the overall capacitance C PL +C WL +C BL +C SL of the channel region 7 .
  • C BL +C SL is the capacity of the PN junction, and in order to increase it, for example, the diameter of the Si pillar 2 is increased.
  • the length of the first gate conductor layer 5a connected to the plate PL in the central axis direction may be made longer than the length of the first gate conductor layer 5b connected to the word line WL in the central axis direction, .DELTA.V.sub.FB may be further reduced without lowering the degree of integration of memory cells in plan view.
  • the voltage conditions applied to the bit line BL, the source line SL, the word line WL, and the plate line PL are examples for performing the read operation, and other operating conditions that enable the read operation may be used.
  • FIGS. 5A to 5H A method of manufacturing the dynamic flash memory of this embodiment is shown using FIGS. 5A to 5H.
  • (a) is a plan view
  • (b) is a cross-sectional view along the XX' line of (a)
  • (c) is a cross-sectional view along the YY' line of (a).
  • 5F, and 5G (d) shows a cross-sectional view along line X1-X1'. Note that in an actual memory device, more than four dynamic flash memory cells are arranged in rows and columns on the substrate 10 .
  • an N + layer 21, an N layer 25A, a P layer 22 made of Si, an N layer 25B, and an N + layer 23 are formed on a substrate 20 from the bottom. Then, mask material layers 24a, 24b, 24c, and 24d that are circular in plan view are formed.
  • the substrate 20 may be formed of SOI (Silicon On Insulator), single-layered or multi-layered Si, or other semiconductor material. Also, the substrate 20 may be a well layer composed of a single layer of N layers or P layers, or a plurality of layers.
  • the N layers 25A, 25B have a donor impurity concentration lower than that of the N + layers 21, 23 and higher than the acceptor impurity concentration of the P layer.
  • the N + layer 23, the N layer 25B, the P layer 22, and the upper portion of the N layer 25A are etched to form the N + layer 21.
  • the bottoms of the outer peripheral portions of the Si pillars 22a to 22d may be inside the N + layer 21.
  • a SiO 2 layer 26 is formed on the N layer 25a around the Si pillars 22a to 22d.
  • a gate insulating layer HfO 2 layer 27 is formed covering the entire surface by using ALD (Atomic Layer Deposition), for example.
  • a TiN layer (not shown) serving as a gate conductor layer is formed to cover the entire surface.
  • CMP Chemical Mechanical Polishing
  • the HfO 2 layer 27 may be a single layer or other insulating layer consisting of multiple layers as long as it functions as a gate insulating layer. Also, as long as the TiN layer 28 has the function of a gate conductor layer, another conductor layer consisting of a single layer or multiple layers may be used.
  • a SiO 2 layer 33 is formed on the TiN layer 28, as shown in FIG. 5D.
  • the HfO 2 layer 27 above the SiO 2 layer 33 is etched to form an HfO 2 layer 27a.
  • an HfO 2 layer 27b is formed over the entire surface.
  • the entire surface is coated with a TiN layer (not shown) by the CVD method.
  • the TiN layer is polished by the CMP method so that the upper surface position is the upper surface of the mask material layers 24a to 24d.
  • etching is performed by the RIE method so that the upper surface positions are near the lower ends of the N layers 25ba to 25bd.
  • a SiN layer 37a is formed to surround and connect side surfaces of the N layers 25ba and 25bb, the N + layers 23a and 23b, and the mask material layers 24a and 24b.
  • a SiN layer 37b is formed surrounding and connecting the side surfaces of the N layers 25bc and 25bd, the N + layers 23c and 23d, and the mask material layers 24c and 24d.
  • the TiN layer is etched to form TiN layers 36a and 36b.
  • the length L1 between two intersections of the outer circumference of the HfO 2 layer 27b surrounding the Si pillars 22a and 22b and the line XX' is the length L1 of the SiN layers 37a and 37b along the line YY'.
  • the length L3 between two intersections between the YY' line and the outer circumference of the HfO 2 layer 27b surrounding the Si pillars 22a and 22c is set to be larger than twice L2. .
  • the SiN layer 37a can be connected between the Si pillars 22a and 22b and separated from the SiN layer 37b.
  • the SiN layer 37b is connected between the Si pillars 22c and 22d and separated from the SiN layer 37a.
  • holes 41aa, 41ab, 41ac, 41ba, 41bb, 41bc, 41ca, 41cb, and 41cc are formed between and around the sides of the TiN layers 36a, 36b and the SiN layers 37a, 37b. Then a SiO 2 layer 39 is formed. The upper end positions of the holes 41aa, 41ab, 41ac, 41ba, 41bb, 41bc, 41ca, 41cb, and 41cc are formed lower than the upper end positions of the TiN layers 36a and 36b indicated by dotted lines in FIG.
  • the mask material layers 24a-24d are etched to form contact holes 40a, 40b, 40c and 40d.
  • bit line BL1 conductor layer 42a connected to the N + layers 23a and 23c through the contact holes 40a and 40c, and the N + layer 23b through the contact holes 40b and 40d.
  • a bit line BL2 conductor layer 42b connected to 23d is formed.
  • a SiO 2 layer 43 containing holes 44a, 44b and 44c is formed between the bit line BL1 conductor layer 42a and the bit line BL2 conductor layer 42b and on both sides.
  • a dynamic flash memory is thus formed on the substrate 20 .
  • the TiN layers 36a and 36b serve as word line conductor layers WL1 and WL2, the TiN layer 28 serves as a plate line conductor layer PL also serving as a gate conductor layer, and the N + layer 21 serves as a source line conductor layer SL serving also as a source impurity layer. .
  • a dynamic flash memory is thus formed on the substrate 20 .
  • the dynamic flash memory device described in the description of the present embodiment satisfies the condition that the hole groups 11 generated by the impact ionization phenomenon or the gate-induced drain leakage current are retained in the channel region 7, the dynamic flash memory device has a structure that satisfies the condition. good.
  • the channel region 7 may have a floating body structure separated from the substrate 1 .
  • Non-Patent Document 11 GAA (Gate All Around: see, for example, Non-Patent Document 11) technology and Nanosheet technology (see, for example, Non-Patent Document 12), which is one of SGTs
  • the semiconductor matrix in the channel region is formed into the substrate 1
  • the dynamic flash memory operation described above is possible even if it is formed horizontally with respect to the
  • it may be a device structure using SOI (Silicon On Insulator) (for example, see Non-Patent Documents 7 to 10).
  • SOI Silicon On Insulator
  • the bottom of the channel region is in contact with the insulating layer of the SOI substrate, and other channel regions are surrounded by a gate insulating layer and an element isolation insulating layer.
  • the channel region has a floating body structure.
  • the dynamic flash memory device provided by the present embodiment only needs to satisfy the condition that the channel region has a floating body structure. Also, even in a structure in which a Fin transistor (see, for example, Non-Patent Document 13) is formed on an SOI substrate, the dynamic flash memory operation can be performed if the channel region has a floating body structure.
  • the length of the first gate conductor layer 5a connected to the plate line PL in the central axis direction is longer than the length of the first gate conductor layer 5b connected to the word line WL in the central axis direction. and C PL >C WL .
  • the addition of the plate line PL alone reduces the capacitive coupling ratio (C WL /(C PL +C WL +C BL +C SL )) of the word line WL to the channel region 7 .
  • the potential variation ⁇ V FB of the channel region 7 of the floating body becomes small.
  • the voltage V ErasePL of the plate line PL may be a fixed voltage of 2 V, for example, regardless of each operation mode. Also, the voltage V ErasePL of the plate line PL may be applied, for example, 0 V only during erasing. Also, the voltage V ErasePL of the plate line PL may be a fixed voltage or a voltage that varies with time as long as it satisfies the conditions for dynamic flash memory operation.
  • FIGS. 5A to 5H are described using the Si pillars 22a to 22d having rectangular vertical cross sections, these vertical cross sections may be trapezoidal. Further, the vertical cross sections of the Si pillars 22a to 22d in the portion surrounded by the HfO 2 layer 27a and the portion surrounded by the HfO 2 layer 27b may be rectangular or trapezoidal. These matters are the same in other embodiments according to the present invention.
  • the potential distributions of the first channel region 7a and the second channel region 7b are formed to be connected. Thereby, the channel regions 7 of the first channel region 7a and the second channel region 7b are connected in the region surrounded by the insulating layer 6 in the vertical direction.
  • the N + layer 21 also serves as a wiring conductor layer for the source line SL.
  • a conductor layer such as a W layer formed between the N + layers 21 at the bottoms of the Si pillars 22a to 22d may be used as the source line SL.
  • a conductor layer made of a metal such as a W layer or an alloy may be formed on the N + layer 11 outside the region where more Si pillars 22a to 22d are formed two-dimensionally.
  • the voltage of the word line WL of the plate line PL of the dynamic flash memory cell according to the first embodiment of the present invention fluctuates up and down when the dynamic flash memory cell performs write and read operations.
  • the plate line PL serves to reduce the capacitive coupling ratio between the word line WL and the channel region 7 .
  • the influence of the voltage change in the channel region 7 when the voltage of the word line WL swings up and down can be significantly suppressed.
  • the threshold voltage difference indicating logic "0" and "1” can be increased. This leads to increased operating margins for dynamic flash memory cells.
  • the N layers 8a and 8b in FIG. 1 are affected by the voltage applied to the source line SL, the plate line PL, the word line WL, and the bit line BL, or by capacitive coupling noise with peripheral memory cells. As a result, unnecessary electrons are suppressed from flowing into the channel region 7 from one or both of the N + layer 3a connected to the word line WL and the N + layer 3b connected to the bit line BL. This allows the dynamic flash memory to operate stably, leading to higher performance.
  • the N layer 25a shown in FIG. 5H has a role of suppressing the flow of unnecessary electrons from the N + layer 21 into the Si pillars 22a to 22d, and the source or drain of the SGT transistor using the Si pillars 22a to 22d as channels. perform the role of The N + layer 21 also serves as a low-resistance connection electrode for the N layer 25a, which is the source or drain.
  • the N layer 25a and the N + layer 21 are located under the Si pillars 22a-22d and over the entire surface of the substrate 20.
  • the N + layer 21 is connected to the metal or alloy conductor layer in the region outside the Si pillars 22a-22d. Since the N + layer 21 is present on the entire surface of the substrate 20, the source line SL voltage can be applied more uniformly to the N layer 25a under the Si pillars 22a to 22d. This allows the dynamic flash memory to operate stably, leading to higher performance.
  • the N layer 8a is formed by voltages applied to the source line SL, plate line PL, word line WL, and bit line BL of the dynamic flash memory, or by capacitive coupling with peripheral memory cells. This suppresses unwanted electrons from flowing into the channel region 7 from the N + layer 3a connected to the source line SL under the influence of noise. Since N layer 8b in FIG. 1, which acts as a series resistance, is not present between N + layer 3b and channel region 7, the speed of the dynamic flash memory can be increased. In this way, the dynamic flash memory can operate stably and achieve high performance. (Feature 2) Further, even if the N layer 8a is eliminated and the N layer 8b in FIG.
  • the dynamic flash memory can operate stably and improve performance.
  • the Si pillars 2, 22a to 22d are formed in the above embodiment, the semiconductor pillars may be made of a semiconductor material other than Si. This also applies to other embodiments according to the present invention.
  • the N + layers 3a, 3b, 21, 23 in the first embodiment may be formed of Si containing donor impurities or other semiconductor material layers.
  • the N + layers 3a, 3b, 21, 23 may be formed from different semiconductor material layers.
  • the N + layer may be formed by an epitaxial crystal growth method or another method.
  • the N layers 25a, 25ba, 25bb, 25bc, and 25bd may also be formed of Si containing donor impurities or other semiconductor material layers.
  • the N layer may be formed by an epitaxial crystal growth method or another method. This also applies to other embodiments according to the present invention.
  • the TiN layer 28 is used as the plate line PL and the gate conductor layer 5a connected to the plate line PL.
  • a single layer or a combination of multiple conductor material layers may be used instead of the TiN layer 28 .
  • TiN layers 36a and 36b were used as the word line WL and the gate conductor layer 5b connected to the word line WL.
  • the gate TiN layer may be connected to a wiring metal layer such as W on the outside thereof. This also applies to other embodiments according to the present invention.
  • the shape of the Si pillars 22a to 22d viewed from the central axis direction was circular, but may be circular, elliptical, or elongated in one direction.
  • Si pillars having different plan view shapes can be mixed and formed in the logic circuit area according to the logic circuit design.
  • the Si pillar 2 having a rectangular vertical cross section was used for the description, but the vertical cross-sectional shape may be trapezoidal.
  • the vertical cross sections of the Si pillar 2 of the portion surrounded by the first gate insulating layer 4a and the portion surrounded by the second gate insulating layer 4b may be rectangular, trapezoidal, or the like. .
  • the source line SL is negatively biased during the erasing operation to pull out the group of holes in the channel region 7 which is the floating body FB. may be negatively biased, or the source line SL and the bit line BL may be negatively biased to perform the erase operation. Alternatively, the erase operation may be performed under other voltage conditions. This also applies to other embodiments according to the present invention.
  • the N layers 25a, 25ba-25bd were formed by epitaxial growth.
  • the N layers 25a, 25ba to 25bd may be formed by ion implantation.
  • the N layers 25a, 25ba to 25bd may be formed by diffusing donor impurities from the N + layers 21, 23a to 23d by heat treatment.

Landscapes

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Abstract

基板１上に、垂直方向に立つＳｉ柱２の両端にあるソース線ＳＬに繋がるＮ+層３ａと、ビット線ＢＬに繋がるＮ+層３ｂと、Ｎ+層３ａに繋がるＮ層８ａと、Ｎ+層３ｂに繋がるＮ層８ｂと、Ｓｉ柱２を囲んだ第１のゲート絶縁層４ａと、第１のゲート絶縁層４ａを囲みプレート線ＰＬに繋がる第１のゲート導体層５ａと、Ｓｉ柱２を囲んだゲート絶縁層４ｂを囲んだワード線ＷＬに繋がる第２のゲート導体層５ｂがあり、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加する電圧を制御して、Ｓｉ柱２のチャネル領域７の内部でインパクトイオン現象、またはゲート誘起ドレインリーク電流により発生した正孔群を保持するデータ保持動作と、そして、この正孔群を、チャネル領域７内から除去するデータ消去動作を行う。

Description

半導体素子を用いたメモリ装置
　本発明は、半導体素子を用いたメモリ装置。
　近年、ＬＳＩ（Large Scale Integration)技術開発において、メモリ素子の高集積化と高性能化が求められている。
　通常のプレナー型ＭＯＳトランジスタでは、チャネルが半導体基板の上表面に沿う水平方向に延在する。これに対して、ＳＧＴのチャネルは、半導体基板の上表面に対して垂直な方向に延在する（例えば、特許文献１、非特許文献１を参照）。このため、ＳＧＴはプレナー型ＭＯＳトランジスタと比べ、半導体装置の高密度化が可能である。このＳＧＴを選択トランジスタとして用いて、キャパシタを接続したＤＲＡＭ（Dynamic Random Access Memory、例えば、非特許文献２を参照）、抵抗変化素子を接続したＰＣＭ（Phase Change Memory、例えば、非特許文献３を参照）、ＲＲＡＭ（Resistive Random Access Memory、例えば、非特許文献４を参照)、電流により磁気スピンの向きを変化させて抵抗を変化させるＭＲＡＭ（Magneto-resistive Random Access Memory、例えば、非特許文献５を参照）などの高集積化を行うことができる。また、キャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセル（非特許文献６を参照）などがある。本願は、抵抗変化素子やキャパシタを有しない、ＭＯＳトランジスタのみで構成可能な、ダイナミック フラッシュ メモリに関する。
　図７に、前述したキャパシタを有しない、１個のＭＯＳトランジスタで構成された、ＤＲＡＭメモリセルの書込み動作と、図８に、動作上の問題点と、図９に、読出し動作を示す（非特許文献７～１０を参照）。
　図７にＤＲＡＭメモリセルの書込み動作を示す。図７（ａ）は、“１”書込み状態を示している。ここで、メモリセルは、ＳＯＩ基板１０１に形成され、ソース線ＳＬが接続されるソースＮ+層１０３（以下、ドナー不純物を高濃度で含む半導体領域を「Ｎ+層」と称する。）、ビット線ＢＬが接続されるドレインＮ+層１０４、ワード線ＷＬが接続されるゲート導電層１０５、ＭＯＳトランジスタ１１０ａのフローティングボディ（Floating Body）１０２により構成され、キャパシタを有さず、ＭＯＳトランジスタ１１０ａが１個でＤＲＡＭのメモリセルが構成されている。なお、フローティングボディ１０２直下には、ＳＯＩ基板のＳｉＯ2層１０１が接している。このＭＯＳトランジスタ１１０ａ、１個で構成されたメモリセルの“１”書込みを行う際には、ＭＯＳトランジスタ１１０ａを線形領域で動作させる。すなわち、ソースＮ+層１０３から延びる電子のチャネル１０７には、ピンチオフ点１０８があり、ビット線が接続しているドレインＮ+層１０４までには、到達していない。このようにドレインＮ+層１０４に接続されたビット線ＢＬとゲート導電層１０５に接続されたワード線ＷＬを共に高電圧にして、ゲート電圧をドレイン電圧の約１／２程度で、ＭＯＳトランジスタ１１０ａを動作させると、ドレインＮ+層１０４近傍のピンチオフ点１０８において、電界強度が最大となる。この結果、ソースＮ+層１０３からドレインＮ+層１０４に向かって流れる加速された電子は、Ｓｉの格子に衝突して、その時に失う運動エネルギーによって、電子・正孔対が生成される（インパクトイオン化現象）。発生した大部分の電子（図示せず）は、ドレインＮ+層１０４に到達する。また、ごく一部のとても熱い電子は、ゲート酸化膜１０９を飛び越えて、ゲート導電層１０５に到達する。そして、同時に発生した正孔１０６は、フローティングボディ１０２を充電する。この場合、発生した正孔は、フローティングボディ１０２がＰ型Ｓｉのため、多数キャリアの増分として、寄与する。フローティングボディ１０２は、生成された正孔１０６で満たされ、フローティングボディ１０２の電圧がソースＮ+層１０３よりもＶｂ以上に高くなると、さらに生成された正孔は、ソースＮ+層１０３に放電する。ここで、Ｖｂは、ソースＮ+層１０３とＰ層のフローティングボディ１０２との間のＰＮ接合のビルトイン電圧であり、約０．７Ｖである。図７（ｂ）には、生成された正孔１０６でフローティングボディ１０２が飽和充電された様子を示している。
　次に、図７（ｃ）を用いて、メモリセル１１０の“０”書込み動作を説明する。共通な選択ワード線ＷＬに対して、ランダムに“１”書込みのメモリセル１１０ａと“０”書込みのメモリセル１１０ｂが存在する。図７（ｃ）では、“１”書込み状態から“０”書込み状態に書き換わる様子を示している。“０”書込み時には、ビット線ＢＬの電圧を負バイアスにして、ドレインＮ+層１０４とＰ層のフローティングボディ１０２との間のＰＮ接合を順バイアスにする。この結果、フローティングボディ１０２に予め前サイクルで生成された正孔１０６は、ビット線ＢＬに接続されたドレインＮ+層１０４に流れる。書込み動作が終了すると、生成された正孔１０６で満たされたメモリセル１１０ａ（図７（ｂ））と、生成された正孔が吐き出されたメモリセル１１０ｂ（図７（ｃ））の２つのメモリセルの状態が得られる。正孔１０６で満たされたメモリセル１１０ａのフローティングボディ１０２の電位は、生成された正孔がいないフローティングボディ１０２よりも高くなる。したがって、メモリセル１１０ａのしきい値電圧は、メモリセル１１０ｂのしきい値電圧よりも低くなる。その様子を図７（ｄ）に示す。
　次に、この１個のＭＯＳトランジスタで構成されたメモリセルの動作上の問題点を図８を用いて、説明する。図８（ａ）に示したように、フローティングボディ１０２の容量ＣFBは、ワード線の接続されたゲートとフローティングボディ１０２間の容量ＣWLと、ソース線の接続されたソースＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CSLと、ビット線の接続されたドレインＮ+層１０３とフローティングボディ１０２との間のＰＮ接合の接合容量CBLとの総和で、
CFB = CWL + CBL + CSL　（１）
で表される。したがって、書込み時にワード線電圧ＶWLが振幅すると、メモリセルの記憶ノード（接点）となるフローティングボディ１０２の電圧も、その影響を受ける。その様子を図８（ｂ）に示している。書込み時にワード線電圧ＶWLが０ＶからＶProgWLに上昇すると、フローティングボディ１０２の電圧ＶFBは、ワード線電圧が変化する前の初期状態の電圧ＶFB1からＶFB2へのワード線との容量結合によって上昇する。その電圧変化量ΔＶFBは、
ΔＶFB ＝ ＶFB2 － ＶFB1
       ＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) × VProgWL　（２）
で表される。
ここで、
β＝ ＣWL / (ＣWL ＋ ＣBL ＋ ＣSL) （３）
で表され、βをカップリング率と呼ぶ。このようなメモリセルにおいて、ＣWLの寄与率が大きく、例えば、ＣWL：ＣBL：ＣSL＝８：１：１である。この場合、β＝０．８となる。ワード線が、例えば、書込み時の５Ｖから、書込み終了後に０Ｖになると、ワード線とフローティングボディ１０２との容量結合によって、フローティングボディ１０２が、５Ｖ×β＝４Ｖも振幅ノイズを受ける。このため、書込み時のフローティングボディ“１”電位と“０”電位との電位差マージンを十分に取れない問題点があった。
　図９に読出し動作を示す。図９（ａ）は、“１”書込み状態を、図９（ｂ）は、“０”書込み状態を示している。しかし、実際には、“１”書込みでフローティングボディ１０２にＶｂが書き込まれていても、書込み終了でワード線が０Ｖに戻ると、フローティングボディ１０２は、負バイアスに引き下げられる。“０”が書かれる際には、さらに深く負バイアスになってしまうため、図９（ｃ）に示すように、書込みの際に“１”と“０”との電位差マージンを十分に大きく出来ない。この動作マージンが小さいことが、本ＤＲＡＭメモリセルの大きい問題であった。加えて、このＤＲＡＭメモリセルを高密度化する課題がある。
特開平２－１８８９６６号公報 特開平３－１７１７６８号公報 特許第３９５７７７４号公報
Hiroshi Takato, Kazumasa Sunouchi, Naoko Okabe, Akihiro Nitayama, Katsuhiko Hieda, Fumio Horiguchi, and Fujio Masuoka: IEEE Transaction on Electron Devices, Vol.38, No.3, pp.573-578 (1991) H. Chung, H. Kim, H. Kim, K. Kim, S. Kim, K. Dong, J. Kim, Y.C. Oh, Y. Hwang, H. Hong, G. Jin, and C. Chung: "4F2 DRAM Cell with Vertical Pillar Transistor(VPT)," 2011 Proceeding of the European Solid-State Device Research Conference, (2011) H. S. Philip Wong, S. Raoux, S. Kim, Jiale Liang, J. R. Reifenberg, B. Rajendran, M. Asheghi and K. E. Goodson: "Phase Change Memory," Proceeding of IEEE, Vol.98, No 12, December, pp.2201-2227 (2010) T. Tsunoda, K .Kinoshita, H. Noshiro, Y. Yamazaki, T. Iizuka, Y. Ito, A. Takahashi, A. Okano, Y. Sato, T. Fukano, M. Aoki, and Y. Sugiyama : "Low Power and high Speed Switching of Ti-doped NiO ReRAM under the Unipolar Voltage Source of less than 3V," IEDM (2007) W. Kang, L. Zhang, J. Klein, Y. Zhang, D. Ravelosona, and W. Zhao: "Reconfigurable Codesign of STT-MRAM Under Process Variations in Deeply Scaled Technology," IEEE Transaction on Electron Devices, pp.1-9 (2015) M. G. Ertosum, K. Lim, C. Park, J. Oh, P. Kirsch, and K. C. Saraswat : "Novel Capacitorless Single-Transistor Charge-Trap DRAM (1T CT DRAM) Utilizing Electron," IEEE Electron Device Letter, Vol. 31, No.5, pp.405-407 (2010) J. Wan, L. Rojer, A. Zaslavsky, and S. Critoloveanu: "A Compact Capacitor-Less High-Speed DRAM Using Field Effect-Controlled Charge Regeneration," Electron Device Letters, Vol. 35, No.2, pp.179-181 (2012) T. Ohsawa, K. Fujita, T. Higashi, Y. Iwata, T. Kajiyama, Y. Asao, and K. Sunouchi: "Memory design using a one-transistor gain cell on SOI," IEEE JSSC, vol.37, No.11, pp1510-1522 (2002). T. Shino, N. Kusunoki, T. Higashi, T. Ohsawa, K. Fujita, K. Hatsuda, N. Ikumi, F. Matsuoka, Y. Kajitani, R. Fukuda, Y. Watanabe, Y. Minami, A. Sakamoto, J. Nishimura, H. Nakajima, M. Morikado, K. Inoh, T. Hamamoto, A. Nitayama: "Floating Body RAM Technology and its Scalability to 32nm Node and Beyond," IEEE IEDM (2006). E. Yoshida: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE IEDM (2006). J. Y. Song, W. Y. Choi, J. H. Park, J. D. Lee, and B-G. Park: "Design Optimization of Gate-All-Around (GAA) MOSFETs," IEEE Trans. Electron Devices, vol. 5, no. 3, pp.186-191, May 2006. N. Loubet, et al.: "Stacked Nanosheet Gate-All-Around Transistor to Enable Scaling Beyond FinFET," 2017 IEEE Symposium on VLSI Technology Digest of Technical Papers, T17-5, T230-T231, June 2017. H. Jiang, N. Xu, B. Chen, L. Zeng1, Y. He, G. Du, X. Liu and X. Zhang: "Experimental investigation of self heating effect (SHE) in multiple-fin SOI FinFETs," Semicond. Sci. Technol. 29 (2014) 115021 (7pp). E. Yoshida, and T. Tanaka: "A Capacitorless 1T-DRAM Technology Using Gate-Induced Drain-Leakage (GIDL) Current for Low-Power and High-Speed Embedded Memory," IEEE Transactions on Electron Devices, Vol. 53, No. 4, pp. 692-697,Apr. 2006.
　ＳＧＴを用いたメモリ装置でキャパシタを無くした、１個のトランジス型のＤＲＡＭ（ゲインセル）では、ワード線とフローティング状態のＳＧＴのボディとの容量結合カップリングが大きく、データ読み出し時や書き込み時にワード線の電位を振幅させると、直接ＳＧＴボディへのノイズとして、伝達されてしまう問題点があった。この結果、誤読み出しや記憶データの誤った書き換えの問題を引き起こし、キャパシタを無くした１トランジス型のＤＲＡＭ（ゲインセル）の実用化が困難となっていた。そして、上記問題を解決すると共に、ＤＲＡＭメモリセルを高密度化する必要がある。
　上記の課題を解決するために、本発明に係るメモリ装置は、
　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
　前記半導体母体の一端側の側面の一部、または全てを囲んだ第１のゲート絶縁層と、
　前記第１のゲート絶縁層に繋がり、且つ前記半導体母体の他端側の側面の一部、または全てを囲んだ第２のゲート絶縁層と、
　前記第１のゲート絶縁層を覆った第１のゲート導体層と、
　前記第２のゲート絶縁層を覆った第２のゲート導体層と、
　前記半導体母体が伸延する方向において、前記第１のゲート導体層の一端の外側にある第１の不純物層と、前記第２のゲート導体層の一端の外側にある第２の不純物層と、
　前記第１の不純物層と前記第２の不純物層の、一方または両方と、前記半導体母体との間にあり、且つ前記第１の不純物層及び前記第２の不純物層と同じ導電型を有する第３の不純物層と、
　前記第１の不純物層に接続した第１の配線導体層と、
　前記第２の不純物層に接続した第２の配線導体層と、
　前記第１のゲート導体層に接続した第３の配線導体層と、
　前記第２のゲート導体層に接続した第４の配線導体層と、を有し、
　前記第１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記半導体母体内に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる動作と、を行ってメモリ書き込み動作を行い、
　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、残存している前記半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
　ことを特徴とする（第１発明）。
　上記の第１発明において、前記第３の不純物層の不純物濃度が、前記第１の不純物層と前記第２の不純物層の不純物濃度より低く、且つ前記半導体母体の不純物濃度より大きいことを特徴とする（第２発明）。
　上記の第１発明において、前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線は、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線はワード線であり、前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行うことを特徴とする（第３発明）。
　上記の第２発明において、前記ビット線に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層が形成されていることを特徴とする（第４発明）。
　上記の第２発明において、前記ソース線に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層が形成されていることを特徴とする（第５発明）。
　上記の第２発明において、前記ソース線に接続する前記第１の不純物層に繋がる位置と、前記ビット線に接続するに繋がる位置と、の両者に前記第３の不純物層が形成されていることを特徴とする（第６発明）。
　上記の第１発明において、前記第１のゲート導体層と前記半導体母体との間の第１のゲート容量は、前記第２のゲート導体層と前記半導体母体との間の第２のゲート容量よりも大きいことを特徴とする（第７発明）。
　上記の第１発明において、前記半導体母体が、前記基板に対し垂直方向に立ち、且つ、平面視において、前記第１の不純物層と、前記半導体母体に繋がる前記第３の不純物層とが、前記半導体母体の外側に広がっていることを特徴とする（第８発明）。
第１実施形態に係るＳＧＴを有するメモリ装置の構造図である。 第１実施形態に係るＳＧＴを有するメモリ装置の消去動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の書込み動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の読出し動作メカニズムを説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第１実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 第２実施形態に係るＳＧＴを有するメモリ装置の製造方法を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの動作上の問題点を説明するための図である。 従来例のキャパシタを有しない、ＤＲＡＭメモリセルの読出し動作を示す図である。
　以下、本発明に係る、半導体素子を用いたメモリ装置（以後、ダイナミック フラッシュ メモリと呼ぶ）の構造、駆動方式、製造方法について、図面を参照しながら説明する。
　（第１実施形態）
　図１～図５を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造と動作メカニズムと製造方法とを説明する。図１を用いて、ダイナミック フラッシュ メモリセルの構造を説明する。そして、図２を用いてデータ消去メカニズムを、図３を用いてデータ書き込みメカニズムを、図４を用いてデータ書き込みメカニズムを説明する。図５を用いて、ダイナミック フラッシュ メモリの製造方法を説明する。
　図１に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの構造を示す。基板１（特許請求の範囲の「基板」の一例である）上にＮ+層３ａ（特許請求の範囲の「第１の不純物層」の一例である）がある。そして、Ｎ+層３ａ上に、アクセプタ不純物を含むＰ型又はｉ型（真性型）の導電型を有するシリコン半導体柱２（特許請求の範囲の「半導体母体」の一例である）（以下、シリコン半導体柱を「Ｓｉ柱」と称する。）がある。このＳｉ柱２の底部にＮ層８ａ（特許請求の範囲の「第３の不純物層」の一例である）、頂部にＮ層８ｂ（特許請求の範囲の「第３の不純物層」の一例である）がある。そして、Ｎ層８ｂの上にＮ+層３ｂ（特許請求の範囲の「第２の不純物層」の一例である）がある。Ｎ層８ａ、８ｂのドナー不純物濃度はＮ+層３ａ、３ｂよりも低い。Ｎ層８ａ、８ｂ間のＳｉ柱２の部分がチャネル領域７となる。このチャネル領域７を囲むように、下より第１のゲート絶縁層４ａ（特許請求の範囲の「第１のゲート絶縁層」の一例である）と、第２のゲート絶縁層４ｂ（特許請求の範囲の「第２のゲート絶縁層」の一例である）とがある。この第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂは、Ｎ層８ａ、８ｂに、それぞれ接するか、または近接している。この第１のゲート絶縁層４ａを囲んで第１のゲート導体層５ａ（特許請求の範囲の「第１のゲート導体層」の一例である）があり、第２のゲート絶縁層４ｂを囲んで、第２のゲート導体層５ｂ（特許請求の範囲の「第２のゲート導体層」の一例である）がある。そして、第１のゲート導体層５ａ、第２のゲート導体層５ｂは絶縁層６により分離されている。Ｎ層８ａ、８ｂ間のＳｉ柱２の部分であるチャネル領域７は、第１のゲート絶縁層４ａで囲まれた第１のチャネル領域７ａと、第２のゲート絶縁層４ｂで囲まれた第２のチャネル領域７ｂと、よりなる。これによりＮ+層３ａ、３ｂ、Ｎ層層８ａ、８ｂ、チャネル領域７、第１のゲート絶縁層４ａ、第２のゲート絶縁層４ｂ、第１のゲート導体層５ａ、第２のゲート導体層５ｂからなるダイナミック フラッシュ メモリセルが形成される。そして、Ｎ+層３ａはソース線ＳＬ（特許請求の範囲の「ソース線」の一例である）に、Ｎ+層３ｂはビット線ＢＬ（特許請求の範囲の「ビット線」の一例である）に、第１のゲート導体層５ａはプレート線ＰＬ（特許請求の範囲の「第１の駆動制御線」の一例である）に、第２のゲート導体層５ｂはワード線ＷＬ（特許請求の範囲の「ワード線」の一例である）に、それぞれ接続している。Ｎ層８ａ、８ｂは、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、不要な電子がソース線ＳＬに繋がるＮ+層３ａと、ビット線ＢＬに繋がるＮ+層３ｂよりチャネル領域７に流入することを抑圧している。プレート線ＰＬに接続している、第１のゲート導体層５ａのゲート容量は、ワード線ＷＬに接続している、第２のゲート導体層５ｂのゲート容量よりも、大きくなるような構造を有することが望ましい。メモリ装置では、上述の複数のダイナミック フラッシュ メモリセルが基板１上に２次元状に配置されている。
　なお、図１では、プレート線ＰＬに接続された第１のゲート導体層５ａのゲート容量が、ワード線ＷＬが接続された、第２のゲート導体層５ｂのゲート容量よりも、大きくなるように第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くしている。しかし、その他にも、第１のゲート導体層５ａのゲート長を、第２のゲート導体層５ｂのゲート長よりも長くせずに、第１のゲート絶縁層４ａのゲート絶縁膜の膜厚を、第２のゲート絶縁層４ｂのゲート絶縁膜の膜厚よりも薄くしてもよい。また、第１のゲート絶縁層４ａの誘電率を、第２のゲート絶縁層４ｂの誘電率よりも高くしてもよい。また、ゲート導体層５ａ、５ｂの長さ、ゲート絶縁層４ａ、４ｂの膜厚、誘電率のいずれかを組み合わせて、第１のゲート導体層５ａのゲート容量が、第２のゲート導体層５ｂのゲート容量よりも、大きくしてもよい。
　また、垂直方向において、Ｎ層８ａの上端位置は、第１のゲート導体層５ａの下端位置より上方にあっても、また下方にあってもよい。同じく、Ｎ層８ｂの下端位置は、第２のゲート導体層５ｂの上端位置より上方にあっても、また下方にあってもよい。
　また、第１のゲート導体層５ａは２つ以上に分割して、それぞれをプレート線の導体電極として、同期または非同期で動作させてもよい。同様に、第２のゲート導体層５ｂは２つ以上に分割して、それぞれをワード線の導体電極として、同期または非同期で動作させてもよい。これによっても、ダイナミック フラッシュ メモリ動作がなされる。
　また、Ｎ+層３ａ、３ｂ、Ｎ層８ａ、８ｂ、Ｐ型のＳｉ柱２のそれぞれの導電性の極性を逆にした構造においても、ダイナミック フラッシュ メモリ動作がなされる。この場合、Ｎ型のＳｉ柱では、多数キャリアは電子になる。従って、インパクトイオン化により生成された電子群がチャネル領域７に蓄えられて、“１”状態が設定される。
　図２に、消去動作メカニズムを説明する。Ｎ層８ａ、８ｂ間のチャネル領域７は、電気的に基板から分離され、フローティングボディとなっている。図２（ａ）に消去動作前に、前のサイクルでインパクトイオン化により生成された正孔群１１がチャネル領域７に蓄えられている状態を示す。そして。図２（ｂ）に示すように、消去動作時には、ビット線ＢＬの電圧を、負電圧ＶERAにする。ここで、ＶERAは、例えば、－３Ｖである。その結果、チャネル領域７の初期電位の値に関係なく、ソース線ＳＬが接続されているソースとなるＮ+層３ａ、Ｎ層８ａとチャネル領域７のＰＮ接合が順バイアスとなる。その結果、前のサイクルでインパクトイオン化により生成された、チャネル領域７に蓄えられていた、正孔群１１が、ソース部のＮ+層３ａ、Ｎ層８ａに吸い込まれ、チャネル領域７の電位ＶFBは、ＶFB＝ＶERA＋Ｖｂとなる。ここで、ＶｂはＰＮ接合のビルトイン電圧であり、約０．７Ｖである。したがって、ＶERA＝－３Ｖの場合、チャネル領域７の電位は、－２．３Ｖになる。この値が、消去状態のチャネル領域７の電位状態となる。このため、フローティングボディのチャネル領域７の電位が負の電圧になると、ダイナミック フラッシュ メモリセル９のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、高くなる。これにより、図２（ｃ）に示すように、このワード線ＷＬが接続された第２のゲート導体層５ｂのしきい値電圧は高くなる。このチャネル領域７の消去状態は論理記憶データ“０”となる。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、消去動作を行うための一例であり、消去動作ができる他の動作条件であってもよい。
　図３に、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの書込み動作を示す。図３（ａ）に示すように、ソース線ＳＬの接続されたＮ+層３ａに例えば０Ｖを入力し、ビット線ＢＬの接続されたＮ+層３ｂに例えば３Ｖを入力し、プレート線ＰＬの接続された第１のゲート導体層５ａに、例えば、２Ｖを入力し、ワード線ＷＬの接続された第２のゲート導体層５ｂに、例えば、５Ｖを入力する。その結果、図３（ａ）で示したように、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の第１のチャネル領域７ａには、環状の反転層１２ａが形成され、第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタは線形領域で動作させる。この結果、プレート線ＰＬの接続された第１のゲート導体層５ａの内側の反転層１２ａには、ピンチオフ点１３が存在する。一方、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタは飽和領域で動作させる。この結果、ワード線ＷＬの接続された第２のゲート導体層５ｂの内側の第２のチャネル領域７ｂには、ピンチオフ点は存在せずに全面に反転層１２ｂが形成される。このワード線ＷＬの接続された第２のゲート導体層５ｂの内側に全面に形成された反転層１２ｂは、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタの実質的なドレインとして働く。この結果、直列接続された第１のゲート導体層５ａを有する第１のＮチャネルＭＯＳトランジスタと、第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタとの間のチャネル領域７の第１の境界領域で電界は最大となり、この領域でインパクトイオン化現象が生じる。この領域は、ワード線ＷＬの接続された第２のゲート導体層５ｂを有する第２のＮチャネルＭＯＳトランジスタから見たソース側の領域であるため、この現象をソース側インパクトイオン化現象と呼ぶ。このソース側インパクトイオン化現象により、ソース線ＳＬの接続されたＮ+層３ａ、Ｎ層８ａからビット線ＢＬの接続されたＮ+層３ｂ、Ｎ層８ｂに向かって電子が流れる。加速された電子が格子Ｓｉ原子に衝突し、その運動エネルギーによって、電子・正孔対が生成される。生成された電子の一部は、第１のゲート導体層５ａと第２のゲート導体層５ｂに流れるが、大半はビット線ＢＬの接続されたＮ+層３ｂに流れる。また、“１”書込みにおいて、ゲート誘起ドレインリーク（ＧＩＤＬ：Gate Induced Drain Leakage）電流を用いて電子・正孔対を発生させ、生成された正孔群でフローティングボディＦＢ内を満たしてもよい（非特許文献１４を参照）。なお、インパクトイオン化現象による電子・正孔対の生成は、Ｎ層８ａとチャネル領域７の境界、またはＮ層８ｂとチャネル領域７との境界でも行うことが出来る。
　そして、図３（ｂ）に示すように、生成された正孔群１１は、チャネル領域７の多数キャリアであり、チャネル領域７を正バイアスに充電する。ソース線ＳＬの接続されたＮ+層３ａは、０Ｖであるため、チャネル領域７はソース線ＳＬの接続されたＮ+層３ａ、Ｎ層８ａとチャネル領域７との間のＰＮ接合のビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電される。チャネル領域７が正バイアスに充電されると、第１のＮチャネルＭＯＳトランジスタと第２のＮチャネルＭＯＳトランジスタのしきい値電圧は、基板バイアス効果によって、低くなる。これにより、図３（ｃ）で示すように、ワード線ＷＬの接続された第２のチャネル領域７ｂのＮチャネルＭＯＳトランジスタのしきい値電圧は、低くなる。このチャネル領域７の書込み状態を論理記憶データ“１”に割り当てる。
　なお、書込み動作時に、上記の第１の境界領域に替えて、Ｎ層８ａと第１のチャネル半導体層７ａとの間の第２の境界領域、または、Ｎ層８ｂと第２のチャネル半導体層７ｂとの間の第３の境界領域で、インパクトイオン化現象、またはＧＩＤＬ電流で、電子・正孔対を発生させ、発生した正孔群１１でチャネル領域７を充電しても良い。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、書き込み動作を行うための一例であり、書き込み動作ができる他の動作条件であってもよい。
　図４Ａ、図４Ｂを用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）～図４Ａ（ｃ）を用いて、ダイナミック フラッシュ メモリセルの読出し動作を説明する。図４Ａ（ａ）に示すように、チャネル領域７がビルトイン電圧Ｖｂ（約０．７Ｖ）まで充電されると、ＮチャネルＭＯＳトランジスタのしきい値電圧が基板バイアス効果によって、低下する。この状態を論理記憶データ“１”に割り当てる。図４Ａ（ｂ）に示すように、書込みを行う前に選択するメモリブロックは、予め消去状態“０”にある場合は、チャネル領域７のフローティング電圧ＶFBはＶERA＋Ｖｂとなっている。書込み動作によってランダムに書込み状態“１”が記憶される。この結果、ワード線ＷＬに対して、論理“０”と“１”の論理記憶データが作成される。図４Ａ（ｃ）に示すように、このワード線ＷＬに対する２つのしきい値電圧の高低差を利用して、センスアンプで読出しが行われる。
　図４Ｂ（ａ）～図４Ｂ（ｄ）を用いて、本発明の第１実施形態に係るダイナミック フラッシュ メモリセルの読出し動作時の、２つの第１のゲート導体層５ａと第２のゲート導体層５ｂのゲート容量の大小関係と、これに関係する動作を説明する。ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量は、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さく設計することが望ましい。図４Ｂ（ａ）に示すように、プレート線ＰＬの接続する第１のゲート導体層５ａの垂直方向の長さを、ワード線ＷＬの接続する第２のゲート導体層５ｂの中心軸方向の長さより長くして、ワード線ＷＬの接続する第２のゲート導体層５ｂのゲート容量を、プレート線ＰＬの接続する第１のゲート導体層５ａのゲート容量よりも小さくする。図４Ｂ（ｂ）に図４Ｂ（ａ）のダイナミック フラッシュ メモリの１セルの等価回路を示す。そして、図４Ｂ（ｃ）にダイナミック フラッシュ メモリの結合容量関係を示す。ここで、ＣWLは第２のゲート導体層５ｂの容量であり、CPLは第１のゲート導体層５ａの容量であり、ＣBLはドレインとなるＮ層８ｂと第２のチャネル領域７ｂとの間のＰＮ接合の容量であり、CSLはソースとなるＮ層８ａと第１のチャネル領域７ａとの間のＰＮ接合の容量である。図４Ｂ（ｄ）に示すように、ワード線ＷＬ電圧が振幅すると、その動作がチャネル領域７にノイズとして影響を与える。この時のチャネル領域７の電位変動ΔＶFBは、
ΔＶFB ＝ CWL/(CPL＋CWL＋CBL＋CSL) × ＶReadWL　　（１）
となる。ここで、ＶReadWLはワード線ＷＬの読出し時の振幅電位である。式（１）から明らかなようにチャネル領域７の全体の容量CPL＋CWL＋CBL＋CSLに比べて、CWLの寄与率を小さくすれば、ΔＶFBは小さくなることが分かる。CBL＋CSLはＰＮ接合の容量であり、大きくするためには、例えば、Ｓｉ柱２の直径を大きくする。しかしメモリセルの微細化に対しては望ましくない。これに対して、プレートＰＬ接続する第１のゲート導体層５ａの中心軸方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの中心軸方向の長さより更に長くすることによって、平面視におけるメモリセルの集積度を落すことなしに、ΔＶFBを更に小さくしてもよい。なお、上記のビット線ＢＬ、ソース線ＳＬ、ワード線ＷＬ、プレート線ＰＬに印加する電圧条件は、読み出し動作を行うための一例であり、読み出し動作ができる他の動作条件であってもよい。
　図５Ａ～図５Ｈを用いて、本実施形態のダイナミック フラッシュ メモリの製造方法を示す。各図において、（ａ）は平面図、（ｂ）は（ａ）のＸ－Ｘ’線に沿った断面図、（ｃ）は（ａ）のＹ－Ｙ’線に沿った断面図を示し、図５Ｆ、図５Ｇにおいて（ｄ）はＸ１－Ｘ１’線に沿った断面図を示す。なお、実際のメモリ装置では、４個よりも多くのダイナミック フラッシュ メモリセルが基板１０上に行列状に配置されている。
　図５Ａに示すように、基板２０上に、下からＮ+層２１、Ｎ層２５Ａ、ＳｉよりなるＰ層２２、Ｎ層２５Ｂ、Ｎ+層２３を形成する。そして、平面視において円形状のマスク材料層２４ａ、２４ｂ、２４ｃ、２４ｄを形成する。なお、基板２０はＳＯＩ（Silicon On Insulator）、単層または複数層よりなるＳｉまたは他の半導体材料より形成してもよい。また、基板２０はＮ層、またはＰ層の単層、又は複数層よりなるウエル層であってもよい。なお、Ｎ層２５Ａ、２５Ｂのドナー不純物濃度は、Ｎ+層２１、２３より低く、そして、Ｐ層のアクセプタ不純物濃度より高い。
　次に、図５Ｂに示すように、マスク材料層２４ａ～２４ｄをマスクにして、Ｎ+層２３、Ｎ層２５Ｂ、Ｐ層２２、そして、Ｎ層２５Ａの上部をエッチングして、Ｎ+層２１上に、Ｎ層２５ａ、Ｓｉ柱２２ａ、２２ｂ、２２ｃ、２２ｄ（図示せず）、Ｎ層２５ｂａ、２５ｂｂ、２５ｂｃ、２５ｂｄ（図示せず）、Ｎ+層２３ａ、２３ｂ、２３ｃ、２３ｄ（図示せず）を形成する。なお、上記エッチングにおいて、Ｓｉ柱２２ａ～２２ｄの外周部の底部は、Ｎ+層２１内にあってもよい。
　次に、５Ｃに示すように、Ｓｉ柱２２ａ～２２ｄの外周部のＮ層２５ａ上に、ＳｉＯ2層２６を形成する。そして、全体を覆ってゲート絶縁層ＨｆＯ2層２７を、例えばＡＬＤ（Atomic Layer Deposition）を用いて形成する。そして、全体にゲート導体層となるＴｉＮ層（図示せず）を覆って形成する。そして、ＣＭＰ（Chemical Mechanical Polishing）により、上面位置がマスク材料層２４ａ～２４ｄの上面になるように研磨する。そして、ＲＩＥ（Reactive Ion Etching）により、ＴｉＮ層を垂直方向における上面位置がＳｉ柱２２ａ～２２ｄの中間位置より上部付近になるようにエッチングして、ＴｉＮ層２８を形成する。なお、ＨｆＯ2層２７は、ゲート絶縁層として機能するものであれば、単層、又は複数層よりなる他の絶縁層であってもよい。また、ＴｉＮ層２８はゲート導体層の機能を持つものであれば、単層、または複数層よりなる他の導体層を用いてもよい。
　次に、図５Ｄに示すように、ＳｉＯ2層３３を、ＴｉＮ層２８上に形成する。
　次に、図５Ｅに示すように、ＳｉＯ2層３３より上部のＨｆＯ2層２７をエッチングして、ＨｆＯ2層２７ａを形成する。そして、全体にＨｆＯ2層２７ｂを形成する。そして、全体にＴｉＮ層（図示せず）をＣＶＤ法により被覆する。そして、ＴｉＮ層をＣＭＰ法により、上面位置がマスク材料層２４ａ～２４ｄの上面になるように研磨する。そして、上面位置がＮ層２５ｂａ～２５ｂｄの下端付近になるようにＲＩＥ法によりエッチングする。そして、Ｎ層２５ｂａ、２５ｂｂ、Ｎ+層２３ａ、２３ｂ、マスク材料層２４ａ、２４ｂの側面を囲み、且つ繋がったＳｉＮ層３７ａを形成する。同様にＮ層２５ｂｃ、２５ｂｄ、Ｎ+層２３ｃ、２３ｄ、マスク材料層２４ｃ、２４ｄの側面を囲み、且つ繋がったＳｉＮ層３７ｂを形成する。そして、ＳｉＮ層３７ａ、３７ｂをマスクにして、ＴｉＮ層をエッチングして、ＴｉＮ層３６ａ、３６ｂを形成する。ここで、Ｓｉ柱２２ａ、２２ｂを囲むＨｆＯ2層２７ｂの外周線と、Ｘ－Ｘ’線との２つの交点の間の長さＬ１が、Ｙ－Ｙ’線でのＳｉＮ層３７ａ、３７ｂの幅Ｌ２の２倍より小さくし、且つＳｉ柱２２ａ、２２ｃを囲むＨｆＯ2層２７ｂの外周線と、Ｙ－Ｙ’線との２つの交点の間の長さＬ３がＬ２の２倍より大きくする。これにより、ＳｉＮ層３７ａをＳｉ柱２２ａ、２２ｂ間で繋がり、且つＳｉＮ層３７ｂと離して形成することができる。同様に、ＳｉＮ層３７ｂをＳｉ柱２２ｃ、２２ｄ間で繋がり、且つＳｉＮ層３７ａと離して形成される。
　次に、図５Ｆに示すように、ＴｉＮ層３６ａ、３６ｂとＳｉＮ層３７ａ、３７ｂの側面間、及び周辺に、空孔４１ａａ、４１ａｂ、４１ａｃ、４１ｂａ、４１ｂｂ、４１ｂｃ、４１ｃａ、４１ｃｂ、４１ｃｃを含んだＳｉＯ2層３９を形成する。なお、空孔４１ａａ、４１ａｂ、４１ａｃ、４１ｂａ、４１ｂｂ、４１ｂｃ、４１ｃａ、４１ｃｂ、４１ｃｃの上端位置は、図（ｄ）の点線で示すＴｉＮ層３６ａ、３６ｂの上端位置より低く形成する。
　次に、図５Ｇに示すように、マスク材料層２４ａ～２４ｄをエッチングして、コンタクトホール４０ａ、４０ｂ、４０ｃ、４０ｄを形成する。
　次に、図５Ｈに示すように、コンタクトホール４０ａ、４０ｃを介して、Ｎ+層２３ａ、２３ｃに繋がったビット線ＢＬ１導体層４２ａと、コンタクトホール４０ｂ、４０ｄを介して、Ｎ+層２３ｂ、２３ｄに繋がったビット線ＢＬ２導体層４２ｂと、を形成する。そして、ビット線ＢＬ１導体層４２ａ、ビット線ＢＬ２導体層４２ｂ間、及び両側に空孔４４ａ、４４ｂ、４４ｃを含んだＳｉＯ2層４３を形成する。これにより、基板２０上にダイナミック フラッシュ メモリが形成される。ＴｉＮ層３６ａ、３６ｂはワード線導体層ＷＬ１、ＷＬ２となり、ＴｉＮ層２８はゲート導体層を兼ね備えたプレート線導体層ＰＬとなり、Ｎ+層２１はソース不純物層を兼ね備えたソース線導体層ＳＬとなる。これにより、基板２０上にダイナミック フラッシュ メモリが形成される。
　なお、本実施形態の説明で示した、本ダイナミック フラッシュ メモリ素子は、インパクトイオン化現象、またはゲート誘起ドレインリーク電流により発生した正孔群１１がチャネル領域７に保持される条件を満たす構造であればよい。このためには、チャネル領域７は基板１と分離されたフローティングボディ構造であればよい。これより、例えばＳＧＴの１つであるＧＡＡ（Gate All Around :　例えば非特許文献１１を参照）技術、Nanosheet技術(例えば、非特許文献１２を参照）を用いて、チャネル領域の半導体母体を基板１に対して水平に形成されていても、前述のダイナミック フラッシュ メモリ動作ができる。また、ＳＯＩ（Silicon On Insulator）を用いたデバイス構造（例えば、非特許文献７～１０を参照）であってもよい。このデバイス構造ではチャネル領域の底部がＳＯＩ基板の絶縁層に接しており、且つ他のチャネル領域を囲んでゲート絶縁層、及び素子分離絶縁層で囲まれている。この構造においても、チャネル領域はフローティングボディ構造となる。このように、本実施形態が提供するダイナミック・フラッシュ・メモリ素子では、チャネル領域がフローティングボディ構造である条件を満足すればよい。また、Ｆｉｎトランジスタ（例えば非特許文献１３を参照）をＳＯＩ基板上に形成した構造であっても、チャネル領域がフローティングボディ構造であれば、本ダイナミック フラッシュ メモリ動作が出来る。
　なお、図１において、プレート線ＰＬの接続する第１のゲート導体層５ａの中心軸方向の長さを、ワード線ＷＬの接続する第１のゲート導体層５ｂの中心軸方向の長さより更に長くして、CPL＞CWLとした。しかし、プレート線ＰＬを付加することだけでも、ワード線WLのチャネル領域７に対する、容量結合のカップリング比（CWL/(CPL＋CWL＋CBL＋CSL)）が小さくなる。その結果、フローティングボディのチャネル領域７の電位変動ΔＶFBは、小さくなる。
　また、プレート線ＰＬの電圧ＶErasePLは、各動作モードに関わらず、例えば、２Ｖの固定電圧を印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、消去時のみ、例えば、０Ｖを印加しても良い。また、プレート線ＰＬの電圧ＶErasePLは、ダイナミック フラッシュ メモリ動作ができる条件を満たす電圧であれば、固定電圧、または時間的に変化する電圧を与えてもよい。
　また、図５Ａ～図５Ｈでは、矩形状の垂直断面を有するＳｉ柱２２ａ～２２ｄを用いて説明したが、これら垂直断面形状は台形状であってもよい。また、ＨｆＯ2層２７ａで囲まれた部分と、ＨｆＯ2層２７ｂで囲まれた部分のＳｉ柱２２ａ～２２ｄの垂直断面のそれぞれが矩形状、台形状に異なっていてもよい。これらのことは、本発明に係るその他の実施形態においても同様である。
　また、図１において、垂直方向において、絶縁層６で囲まれた部分のチャネル領域７では、第１のチャネル領域７ａ、第２のチャネル領域７ｂの電位分布が繋がって形成されている。これにより、第１のチャネル領域７ａ、第２のチャネル領域７ｂのチャネル領域７が、垂直方向において、絶縁層６で囲まれた領域で繋がっている。
　また、図５Ｈに示すように、Ｎ+層２１はソース線ＳＬの配線導体層を兼ねている。また、ソース線ＳＬとしてＳｉ柱２２ａ～２２ｄの底部のＮ+層２１間に形成した例えばＷ層などの導体層を用いてもよい。また、Ｓｉ柱２２ａ～２２ｄが更に二次元状に多く形成した領域の外側のＮ+層１１に、例えばＷ層などの金属、又は合金による導体層を形成してもよい。
　本実施形態は、下記の特徴を供する。
（特徴１）
　本発明の第１実施形態に係るダイナミック フラッシュ メモリセルのプレート線ＰＬはダイナミック フラッシュ メモリセルが書込み、読出し動作をする際に、ワード線ＷＬの電圧が上下に振幅する。この際に、プレート線ＰＬは、ワード線ＷＬとチャネル領域７との間の容量結合比を低減させる役目を担う。この結果、ワード線ＷＬの電圧が上下に振幅する際の、チャネル領域７の電圧変化の影響を著しく抑えることができる。これにより、論理“０”と“１”を示すしきい値電圧差を大きくすることが出来る。これは、ダイナミック フラッシュ メモリセルの動作マージンの拡大に繋がる。
（特徴２）
　図１におけるＮ層８ａ、８ｂは、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、または、周辺メモリセルとの容量カップリングノイズの影響を受けて、不要な電子がワード線ＷＬに繋がるＮ+層３ａと、ビット線ＢＬに繋がるＮ+層３ｂとの片方、または両方よりチャネル領域７に流入することを抑圧している。これにより、ダイナミック フラッシュ メモリは安定した動作が出来、高性能化に繋がる。
（特徴３）
　図５Ｈに示す、Ｎ層２５ａは、不要な電子がＮ+層２１からＳｉ柱２２ａ～２２ｄ内に流入するのを抑圧する役割と、Ｓｉ柱２２ａ～２２ｄをチャネルとするＳＧＴトランジスタのソースまたはドレインの役割を行う。そして、Ｎ+層２１は、ソースまたはドレインであるＮ層２５ａの低抵抗の接続電極の役割をも行う。図５Ｈに示すように、Ｎ層２５ａ、Ｎ+層２１は、Ｓｉ柱２２ａ～２２ｄの下にあり、且つ基板２０上の全面にある。そして、Ｎ+層２１はＳｉ柱２２ａ～２２ｄの外側の領域にある金属または合金導体層に繋がっている。Ｎ+層２１が、基板２０上の全面にあることにより、Ｓｉ柱２２ａ～２２ｄ下のＮ層２５ａにより均一にソース線ＳＬ電圧を印加させることができる。これにより、ダイナミック フラッシュ メモリは安定した動作が出来、高性能化に繋がる。
　（第２実施形態）
　図６を用いて、第２実施形態のダイナミック フラッシュ メモリについて説明する。図６において、図１と同一又は類似の構成部分には同一の符号を付してある。
　図６に示すように、図１におけるＳｉ柱２の頂部のＮ+層３ｂとチャネル領域７の間には、図１におけるＮ層８ｂがない。他は、図１と同じである。
　本実施形態は、下記の特徴を供する。
（特徴１）
　Ｎ層８ａは、第１実施形態と同様に、ダイナミック フラッシュ メモリが、ソース線ＳＬ、プレート線ＰＬ、ワード線ＷＬ、ビット線ＢＬに印加される電圧によって、または、周辺メモリセルとの容量カップリングノイズの影響を受けて、不要な電子がソース線ＳＬに繋がるＮ+層３ａよりチャネル領域７に流入することを抑圧している。そして、Ｎ+層３ｂとチャネル領域７の間に直列抵抗となる図１におけるＮ層８ｂがないことにより、ダイナミック フラッシュ メモリの高速化が図れる。このように、ダイナミック フラッシュ メモリは安定した動作が出来、且つ高性能化ができる。
（特徴２）
　また、Ｎ層８ａをなくして、チャネル領域７とＮ+層３ｂの間に図１におけるＮ層８ｂを設けても、上記と同様な効果を得ることができる。このように、Ｎ+層３ａ、３ｂのどちらかに接して、Ｎ層８ａ、またはＮ層８ｂのいずれかを設けることにより、ダイナミック フラッシュ メモリは安定した動作が出来、且つ高性能化ができる。
　（その他の実施形態）
　なお、上記実施形態では、Ｓｉ柱２、２２ａ～２２ｄを形成したが、Ｓｉ以外の半導体材料よりなる半導体柱であってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態における、Ｎ+層３ａ、３ｂ、２１、２３は、ドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、Ｎ+層３ａ、３ｂ、２１、２３は異なる半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ+層を形成してもよい。また、Ｎ層２５ａ、２５ｂａ、２５ｂｂ、２５ｂｃ、２５ｂｄもドナー不純物を含んだＳｉ、または他の半導体材料層より形成されてもよい。また、それらの形成方法はエピタキシャル結晶成長法、または、他の方法でＮ層を形成してもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、プレート線ＰＬと、このプレート線ＰＬに繋がるゲート導体層５ａとしてＴｉＮ層２８を用いた。これに対して、ＴｉＮ層２８に替えて、単層または複数の導体材料層を組み合わせて用いてもよい。同じく、ワード線ＷＬと、このワード線ＷＬに繋がるゲート導体層５ｂとしてＴｉＮ層３６ａ、３６ｂを用いた。これに対して、ＴｉＮ層２８、３６ａ、３６ｂに替えて、単層または複数の導体材料層を組み合わせて用いてもよい。また、ゲートＴｉＮ層は、その外側が、例えばＷなどの配線金属層に繋がっていてもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態では、Ｓｉ柱２２ａ～２２ｄの中心軸方向から見た形状は、円形状であったが、円形、楕円、一方方向に長く伸びた形状などであってもよい。そして、ダイナミック フラッシュ メモリセル領域から離れて形成されるロジック回路領域においても、ロジック回路設計に応じて、ロジック回路領域に、平面視形状の異なるＳｉ柱が混在して形成することができる。これらのこのことは、本発明に係るその他の実施形態においても同様である。
　また、図１では、矩形状の垂直断面を有するＳｉ柱２を用いて説明したが、これら垂直断面形状は台形状であってもよい。また、第１のゲート絶縁層４ａで囲まれた部分と第２のゲート絶縁層４ｂで囲まれた部分のＳｉ柱２の垂直断面は、それぞれが矩形状、台形状などと異なっていてもよい。これらのことは、本発明に係るその他の実施形態においても同様である。
　また、第１実施形態の説明では、消去動作時にソース線ＳＬを負バイアスにして、フローティングボディＦＢであるチャネル領域７内の正孔群を引き抜いていたが、ソース線ＳＬに代わり、ビット線ＢＬを負バイアスにして、あるいは、ソース線ＳＬとビット線ＢＬを負バイアスにして、消去動作を行ってもよい。または、他の電圧条件により、消去動作を行ってもよい。このことは、本発明に係るその他の実施形態においても同様である。
　また、図５Ａ～５Ｈに示した工程では、Ｎ層２５ａ、２５ｂａ～２５ｂｄは、エピタキシャル成長法により形成した。これに対し、Ｎ層２５ａ、２５ｂａ～２５ｂｄをイオン注入法で形成してもよい。また、熱処理によりＮ+層２１、２３ａ～２３ｄからドナー不純物を拡散させて、Ｎ層２５ａ、２５ｂａ～２５ｂｄを形成してもよい。
　また、本発明は、本発明の広義の精神と範囲を逸脱することなく、様々な実施形態及び変形が可能とされるものである。また、上述した各実施形態は、本発明の一実施例を説明するためのものであり、本発明の範囲を限定するものではない。上記実施例及び変形例は任意に組み合わせることができる。さらに、必要に応じて上記実施形態の構成要件の一部を除いても本発明の技術思想の範囲内となる。
　本発明に係る、半導体素子を用いたメモリ装置によれば、高密度で、かつ高性能のダイナミック フラッシュ メモリが得られる。
１、１０　基板
２、２２ａ、２２ｂ、２２ｃ、２２ｄ　Ｓｉ柱
３ａ、３ｂ、２１、２３、２３ａ、２３ｂ、２３ｃ、２３ｄ　Ｎ+層
２５Ａ、２５ａ、２５Ｂ、２５ｂａ、２５ｂｂ、２５ｃｂ、２５ｄｂ　Ｎ層
４ａ　第１のゲート絶縁層
４ｂ　第２のゲート絶縁層
５ａ　第１のゲート導体層
５ｂ　第２のゲート導体層
６　絶縁層
７　チャネル領域
７ａ　第１のチャネル領域
７ｂ　第２のチャネル領域
ＳＬ　ソース線
ＰＬ　プレート線
ＷＬ、ＷＬ１、ＷＬ２　ワード線
ＢＬ、ＢＬ１、ＢＬ２　ビット線
２２　Ｐ層
２４ａ、２４ｂ、２４ｃ、２４ｄ　マスク材料層
２７、２７ａ、２７ｂ　ＨｆＯ2層
２８、３６ａ、３６ｂ　ＴｉＮ層
２６、３３、３９　ＳｉＯ2層
３７ａ、３７ｂ、　ＳｉＮ層
４０ａ、４０ｂ、４０ｃ、４０ｄ　コンタクトホール
４２ａ、４２ｂ　ビット線導体層
４１ａａ、４１ａｂ、４１ａｃ、４１ｂａ、４１ｂｂ、４１ｂｃ、４１ｃａ、４１ｃｂ、４１ｃｃ、４４ａ、４４ｂ、４４ｃ　空孔

Claims (8)

  1. 　基板上に、前記基板に対して、垂直方向に立つか、または水平方向に伸延する半導体母体と、
    　前記半導体母体の一端側の側面の一部、または全てを囲んだ第１のゲート絶縁層と、
    　前記第１のゲート絶縁層に繋がり、且つ前記半導体母体の他端側の側面の一部、または全てを囲んだ第２のゲート絶縁層と、
    　前記第１のゲート絶縁層を覆った第１のゲート導体層と、
    　前記第２のゲート絶縁層を覆った第２のゲート導体層と、
    　前記半導体母体が伸延する方向において、前記第１のゲート導体層の一端の外側にある第１の不純物層と、前記第２のゲート導体層の一端の外側にある第２の不純物層と、
    　前記第１の不純物層と前記第２の不純物層の、一方または両方と、前記半導体母体との間にあり、且つ前記第１の不純物層及び前記第２の不純物層と同じ導電型を有する第３の不純物層と、
    　前記第１の不純物層に接続した第１の配線導体層と、
    　前記第２の不純物層に接続した第２の配線導体層と、
    　前記第１のゲート導体層に接続した第３の配線導体層と、
    　前記第２のゲート導体層に接続した第４の配線導体層と、を有し、
    　前記第１の配線導体層と、前記２の配線導体層と、前記３の配線導体層と、前記４の配線導体層と、に印加する電圧を制御して、前記第１の不純物層と前記第２の不純物層との間に流す電流でインパクトイオン化現象、またはゲート誘起ドレインリーク電流により電子群と正孔群を前記半導体母体内に発生させる動作と、発生させた前記電子群と前記正孔群の内、前記半導体母体における少数キャリアである前記電子群と前記正孔群のいずれかを除去する動作と、前記半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかの一部または全てを、前記半導体母体に残存させる動作と、を行ってメモリ書き込み動作を行い、
    　前記第１の配線導体層と、前記第２の配線導体層と、前記第３の配線導体層と、前記第４の配線導体層とに印加する電圧を制御して、前記第１の不純物層と、前記第２の不純物層の一方もしくは両方から、残存している前記半導体母体における多数キャリアである前記電子群と前記正孔群のいずれかを抜き取り、メモリ消去動作を行う、
    　ことを特徴とする半導体素子を用いたメモリ装置。
  2. 　前記第３の不純物層の不純物濃度が、前記第１の不純物層と前記第２の不純物層の不純物濃度より低く、且つ前記半導体母体の不純物濃度より大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  3. 　前記第１の不純物層に繋がる配線は、ソース線であり、前記第２の不純物層に繋がる配線はビット線であり、前記第１のゲート導体層に繋がる配線は、第１の駆動制御線であり、前記第２のゲート導体層に繋がる配線はワード線であり、
    　前記ソース線と、前記ビット線と、前記第１の駆動制御線と、前記ワード線とに印加する電圧により、前記メモリ消去動作と、前記メモリ書き込み動作と、を行う、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  4. 　前記ビット線に接続する前記第２の不純物層に繋がる位置に前記第３の不純物層が形成されている、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  5. 　前記ソース線に接続する前記第１の不純物層に繋がる位置に前記第３の不純物層が形成されている、
    　ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  6. 　前記ソース線に接続する前記第１の不純物層に繋がる位置と、前記ビット線に接続するに繋がる位置と、の両者に前記第３の不純物層が形成されている、
    ことを特徴とする請求項２に記載の半導体素子を用いたメモリ装置。
  7. 　前記第１のゲート導体層と前記半導体母体との間の第１のゲート容量は、前記第２のゲート導体層と前記半導体母体との間の第２のゲート容量よりも大きい、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
  8. 　前記半導体母体が、前記基板に対し垂直方向に立ち、且つ、平面視において、前記第１の不純物層と、前記半導体母体に繋がる前記第３の不純物層とが、前記半導体母体の外側に広がっている、
    　ことを特徴とする請求項１に記載の半導体素子を用いたメモリ装置。
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