WO2022220488A1 - 파워모듈 및 그 제조방법 - Google Patents

파워모듈 및 그 제조방법 Download PDF

Info

Publication number
WO2022220488A1
WO2022220488A1 PCT/KR2022/005040 KR2022005040W WO2022220488A1 WO 2022220488 A1 WO2022220488 A1 WO 2022220488A1 KR 2022005040 W KR2022005040 W KR 2022005040W WO 2022220488 A1 WO2022220488 A1 WO 2022220488A1
Authority
WO
WIPO (PCT)
Prior art keywords
conductive spacer
ceramic substrate
electrode pattern
semiconductor chip
power module
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Ceased
Application number
PCT/KR2022/005040
Other languages
English (en)
French (fr)
Inventor
이지형
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
Amosense Co Ltd
Original Assignee
Amosense Co Ltd
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Amosense Co Ltd filed Critical Amosense Co Ltd
Priority to CN202280028439.8A priority Critical patent/CN117121194A/zh
Priority to US18/287,012 priority patent/US20240194581A1/en
Publication of WO2022220488A1 publication Critical patent/WO2022220488A1/ko
Anticipated expiration legal-status Critical
Ceased legal-status Critical Current

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W40/00—Arrangements for thermal protection or thermal control
    • H10W40/20—Arrangements for cooling
    • H10W40/25—Arrangements for cooling characterised by their materials
    • H10W40/255—Arrangements for cooling characterised by their materials having a laminate or multilayered structure, e.g. direct bond copper [DBC] ceramic substrates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/20—Conductive package substrates serving as an interconnection, e.g. metal plates
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/20—Conductive package substrates serving as an interconnection, e.g. metal plates
    • H10W70/24—Conductive package substrates serving as an interconnection, e.g. metal plates characterised by materials
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/62—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their interconnections
    • H10W70/65—Shapes or dispositions of interconnections
    • H10W70/658—Shapes or dispositions of interconnections for devices provided for in groups H10D8/00 - H10D48/00
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W70/00—Package substrates; Interposers; Redistribution layers [RDL]
    • H10W70/60—Insulating or insulated package substrates; Interposers; Redistribution layers
    • H10W70/67—Insulating or insulated package substrates; Interposers; Redistribution layers characterised by their insulating layers or insulating parts
    • H10W70/69—Insulating materials thereof
    • H10W70/692—Ceramics or glasses
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/013—Manufacture or treatment of die-attach connectors
    • H10W72/01361—Chemical or physical modification, e.g. by sintering or anodisation
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/01—Manufacture or treatment
    • H10W72/019—Manufacture or treatment of bond pads
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/30—Die-attach connectors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/90—Bond pads, in general
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W74/00—Encapsulations, e.g. protective coatings
    • H10W74/10—Encapsulations, e.g. protective coatings characterised by their shape or disposition
    • H10W74/111—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed
    • H10W74/127—Encapsulations, e.g. protective coatings characterised by their shape or disposition the semiconductor body being completely enclosed characterised by arrangements for sealing or adhesion
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W72/00—Interconnections or connectors in packages
    • H10W72/071—Connecting or disconnecting
    • H10W72/073—Connecting or disconnecting of die-attach connectors
    • H10W72/07331—Connecting techniques
    • H10W72/07336—Soldering or alloying
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10W—GENERIC PACKAGES, INTERCONNECTIONS, CONNECTORS OR OTHER CONSTRUCTIONAL DETAILS OF DEVICES COVERED BY CLASS H10
    • H10W90/00—Package configurations
    • H10W90/701—Package configurations characterised by the relative positions of pads or connectors relative to package parts
    • H10W90/731—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors
    • H10W90/734—Package configurations characterised by the relative positions of pads or connectors relative to package parts of die-attach connectors between a chip and a stacked insulating package substrate, interposer or RDL

Definitions

  • the present invention relates to a power module and a method for manufacturing the same, and more particularly, to a power module in which an electrode of a semiconductor chip and an electrode pattern of a ceramic substrate are electrically connected without a wire, and a method for manufacturing the same will be.
  • a power module is a semiconductor module optimized for power conversion or control by modularizing a semiconductor chip into a package.
  • the power module has a structure in which a substrate is placed on a base plate and a semiconductor chip is placed on the substrate.
  • the semiconductor chip is electrically connected to the substrate by wire bonding (Bond-wire) made of gold (Au), copper (Cu), and aluminum (Al), and the substrate is also connected to the PCB by wire bonding.
  • wire bonding made of gold (Au), copper (Cu), and aluminum (Al)
  • Au gold
  • Cu copper
  • Al aluminum
  • wire bonding have a configuration That is, a structure in which a power transfer line for electrical signal and power conversion is made by wire bonding.
  • the present invention has been devised to solve the above problems, and the present invention is capable of excluding high-power and high-current electrical hazards by electrically connecting electrodes of a semiconductor chip and an electrode pattern of a ceramic substrate through a conductive spacer without wires. It aims to provide a power module.
  • a power module for achieving the above object includes a ceramic substrate on which an electrode pattern made of a metal is formed on at least one surface of a ceramic substrate, and a conductive spacer whose lower surface is bonded to the electrode pattern of the ceramic substrate; , a semiconductor chip to which an electrode is bonded to the upper surface of the conductive spacer, and a brazing filler layer for brazing bonding the electrode pattern of the ceramic substrate to the lower surface of the conductive spacer.
  • the edge of the conductive spacer may be disposed adjacent to the edge of the electrode pattern.
  • the conductive spacer has an 'L' shape, a first conductive spacer disposed adjacent to an edge of the 'L' shape in the electrode pattern, is spaced apart from the first conductive spacer, and a side surface of the first conductive spacer is a side surface of the first conductive spacer and a second conductive spacer facing the .
  • the conductive spacer may have a curved surface by etching a side surface thereof, and a lower surface area may be formed to be larger than an upper surface area.
  • the conductive spacer may be formed of at least one of Cu, Mo, CuMo alloy, and CuW alloy.
  • the brazing filler layer may be formed of a material including at least one of Ag, Cu, AgCu, and AgCuTi.
  • the electrode of the semiconductor chip may be bonded to the upper surface of the conductive spacer by a bonding layer including solder or silver paste.
  • a method of manufacturing a power module according to an embodiment of the present invention includes preparing a ceramic substrate by forming an electrode pattern made of a metal on at least one surface of a ceramic substrate, preparing a conductive spacer, and forming a conductive spacer on the electrode pattern of the ceramic substrate It may include brazing bonding the lower surface of the , and bonding the electrode of the semiconductor chip to the upper surface of the conductive spacer.
  • the conductive spacer may be prepared by etching the conductive spacer to have a curved side surface, and a conductive spacer having a larger lower surface area than the upper surface area.
  • the conductive spacer may be formed of at least one of Cu, Mo, CuMo alloy, and CuW alloy.
  • the brazing bonding may include disposing an edge of the conductive spacer adjacent to an edge of the electrode pattern.
  • the brazing bonding step includes disposing a brazing filler layer having a thickness of 5 ⁇ m or more and 100 ⁇ m or less on the upper surface of the electrode pattern by any one of paste application, foil attachment, and P-filler; It may include melting and brazing the layer.
  • the brazing filler layer may be made of a material including at least one of Ag, Cu, AgCu, and AgCuTi.
  • the brazing step may be performed at 450° C. or higher.
  • the bonding of the electrode of the semiconductor chip may include bonding the electrode of the semiconductor chip to the upper surface of the conductive spacer by any one of soldering and sintering.
  • the present invention electrically connects an electrode of a semiconductor chip and an electrode pattern of a ceramic substrate through a conductive spacer without wires, thereby eliminating electrical risk factors that may occur during wire bonding and converting rated voltage and current, and It can increase reliability and efficiency when used.
  • the height between the ceramic substrate and the semiconductor chip can be easily adjusted to correspond to the height of the molding die during the molding process.
  • heat generated from the semiconductor chip is easily transferred to the ceramic substrate through the conductive spacer, so that heat dissipation efficiency can be increased.
  • the lower surface of the conductive spacer is brazed to the electrode pattern of the ceramic substrate via a brazing filler layer, and the upper surface is joined to the electrode of the semiconductor chip via a bonding layer containing solder or silver paste to increase the bonding strength. High and high temperature reliability is excellent.
  • FIG. 1 is a plan view illustrating a ceramic substrate and a conductive spacer in a power module according to an embodiment of the present invention.
  • FIG. 2 is a perspective view illustrating a state in which a semiconductor chip is disposed on a conductive spacer in a partial area indicated by A of FIG. 1 .
  • FIG 3 is an enlarged perspective view illustrating a second conductive spacer in a power module according to an embodiment of the present invention.
  • FIG. 4 is a cross-sectional view illustrating the second conductive spacer of FIG. 3 .
  • FIG. 5 is a right side view illustrating a state in which an electrode of a semiconductor chip is disposed on a conductive spacer bonded to a ceramic substrate in a power module according to an embodiment of the present invention.
  • FIG. 6 is a right side view illustrating a state in which an electrode of a semiconductor chip is bonded to a conductive spacer bonded to a ceramic substrate in a power module according to an embodiment of the present invention.
  • FIG. 7 is a flowchart illustrating a method of manufacturing a power module according to an embodiment of the present invention.
  • FIG. 1 is a plan view illustrating a ceramic substrate and a conductive spacer in a power module according to an embodiment of the present invention
  • FIG. 2 is a perspective view illustrating a state in which a semiconductor chip is disposed on the conductive spacer in a partial area indicated by A of FIG. 1 to be.
  • the power module 1 may include a ceramic substrate 100 , a conductive spacer 200 , and a semiconductor chip 300 , and a case (not shown). City) can be packaged in
  • wire bonding is omitted by bonding the semiconductor chip 300 to the upper portion of the ceramic substrate 100 via the conductive spacer 200 . It is possible to exclude electrical hazards of high power and high current, and to improve heat dissipation performance.
  • the ceramic substrate 100 may be any one of an Active Metal Brazing (AMB) substrate, a Direct Bonded Copper (DBC) substrate, and a Thick Printing Copper (TPC) substrate.
  • AMB Active Metal Brazing
  • DRC Direct Bonded Copper
  • TPC Thick Printing Copper
  • the ceramic substrate 100 may be provided as a ceramic substrate in which an electrode pattern 120 of a metal layer is formed on at least one surface of the ceramic substrate 110 to increase heat dissipation efficiency of heat generated from the semiconductor chip 300 .
  • the ceramic substrate 110 may be, for example, any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4 .
  • the metal layer may be formed of an electrode pattern for mounting a semiconductor chip and an electrode pattern for mounting a driving element by brazing a metal foil on the ceramic substrate 110 .
  • the metal layer may be formed as an electrode pattern in a region where a semiconductor chip or peripheral components are to be mounted.
  • the metal foil may be an aluminum foil or a copper foil as an example. The metal foil is fired at 780° C. to 1100° C. on the ceramic substrate 110 to be brazed to the ceramic substrate 110 as an example.
  • Such a substrate is called an AMB (Active Metal Brazing) substrate.
  • an AMB substrate As an example, a DBC (Direct Bonding Copper) substrate, a TPC (Thick Printing Copper) substrate, and a DBA substrate (Direct Brazed Aluminum) may be applied.
  • the AMB substrate is most suitable in terms of durability and heat dissipation efficiency.
  • the ceramic substrate 100 may include a plurality of electrode patterns 120 separated from each other with a space on the same surface of the ceramic substrate 110 .
  • the plurality of electrode patterns 120 includes a first electrode pattern 121 having an 'L' shape and a second electrode pattern 122 arranged to form a rectangular cross section together with the first electrode pattern 121 . can do.
  • the first electrode pattern 121 and the second electrode pattern 122 may be formed by four on one surface of the ceramic substrate 110 , but the present invention is not limited thereto, and the shape and number of the electrode patterns 120 may be changed. have.
  • At least one conductive spacer 200 may be provided, and a lower surface thereof may be bonded to the electrode pattern 120 of the ceramic substrate 100 .
  • the conductive spacer 200 may have an edge adjacent to the edge of the electrode pattern 120 .
  • the conductive spacer 200 has an 'L' shape, and includes a first conductive spacer 210 disposed adjacent to an edge of the 'L' shape of the first electrode pattern 121 , and a block-shaped second spacer 200 . It may be provided as a conductive spacer 220 .
  • the second conductive spacer 220 is disposed adjacent to the edge of the second electrode pattern 122 , and spaced apart from the first conductive spacer 210 , the second conductive spacer 220 having a side surface facing the side surface of the first conductive spacer 210 .
  • a conductive spacer 220 may be included.
  • the first conductive spacer 210 and the second conductive spacer 220 may be formed by four corresponding to the number of the first and second electrode patterns 122 , but is not limited thereto.
  • the conductive spacer 200 may be provided to electrically connect the ceramic substrate 100 and the semiconductor chip 300 , and to adjust a height between the ceramic substrate 100 and the semiconductor chip 300 .
  • the conductive spacer 200 may be provided in the form of a small block having a size of 0.5 mmx0.5 mm or more and a thickness of 0.3 mm or more.
  • the power module 1 may be sealed with an epoxy-based molding resin (not shown) in order to protect the semiconductor chip 300 from the external environment.
  • the molding resin is melted under high temperature and high pressure and injected into a mold (not shown) in liquid form, and when cured, the semiconductor chip 300 is protected from external environments such as physical impact, moisture, and contamination, and the bonding state of each component is maintained. can be kept stable.
  • the molding process uses a molding die, it is necessary to adjust the height between the ceramic substrate 100 and the semiconductor chip 300 to correspond to the height of the molding die. If the height between the ceramic substrate 100 and the semiconductor chip 300 is not properly adjusted to correspond to the height of the molding die, a problem may occur in the filling of the EMC (epoxy molding compound) into the mold. If the equipment such as the molding mold is replaced in correspondence with the height between the ceramic substrate 100 and the semiconductor chip 300 , it is not preferable because a large amount of cost is incurred.
  • the power module according to the embodiment of the present invention corresponds to the height of the molding mold by disposing the conductive spacer 200 between the electrode pattern 120 of the ceramic substrate 100 and the electrodes 310 and 320 of the semiconductor chip 300 .
  • the height between the ceramic substrate 100 and the semiconductor chip 300 can be easily adjusted.
  • the height of the molding mold may be 3 mm to 4 mm, and the thickness of the conductive spacer 200 may be 0.3 mm or more.
  • the present invention is much cheaper in terms of cost because the conductive spacer 200 is disposed in a portion of the electrode pattern 120 of the ceramic substrate 100 to which the electrodes 310 and 320 of the semiconductor chip 300 are bonded.
  • productivity can be improved.
  • the conductive spacer 200 may be used as a conductor to connect circuits. That is, in the conductive spacer 200 , the electrodes 310 and 320 of the semiconductor chip 300 are bonded to the upper surface in a state where the lower surface is brazed to the electrode pattern 120 of the ceramic substrate 100 , so that the semiconductor chip 300 without wires.
  • the electrodes 310 and 320 may be electrically connected to the electrode pattern 120 of the ceramic substrate 100 .
  • wire bonding can be omitted by directly connecting the electrodes 310 and 320 of the semiconductor chip 300 and the electrode pattern 120 of the ceramic substrate 100 using the conductive spacer 200 , wire bonding can be omitted. It is possible to convert the rated voltage and current while removing the electrical hazards that may occur during operation, and to increase reliability and efficiency when used in high power.
  • the conductive spacer 200 may be made of at least one of Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu, and Cu/W/Cu, or a composite material thereof.
  • the conductive spacer 200 may be formed of at least one of Cu, Mo, CuMo alloy, and CuW alloy having excellent thermal expansion coefficient and thermal conductivity.
  • the conductive spacer 200 may have a three-layer structure of Cu/CuMo/Cu.
  • the three-layer structure of Cu/CuMo/Cu has high thermal conductivity, which is advantageous for heat dissipation, and has a low coefficient of thermal expansion, so that the gap between the ceramic substrate 100 and the semiconductor chip 300 can be stably maintained even at high temperatures, and the ceramic substrate 100 ), it is possible to minimize the occurrence of warpage during brazing bonding with the electrode pattern 120 .
  • the conductive spacer 200 may be provided in a state in which thermal stress, thermal deformation, etc. are previously removed through heat treatment.
  • thermal stress and thermal deformation are removed in advance, the thermal stress generated by thermal expansion and thermal contraction in the process of brazing the electrode pattern 120 and the conductive spacer 200 of the ceramic substrate 100 is relieved to improve the bonding strength. can do it
  • the heat transfer effect may be improved.
  • the semiconductor chip 300 includes at least one Si chip, a SiC chip, a GaN chip, a metal oxide semiconductor field effect transistor (MOSFET), an insulated gate bipolar transistor (IGBT), a junction field effect transistor (JFET), a high Electric Mobility Transistor) may be provided.
  • MOSFET metal oxide semiconductor field effect transistor
  • IGBT insulated gate bipolar transistor
  • JFET junction field effect transistor
  • a first electrode 310 and a second electrode 320 may be provided on one surface of the semiconductor chip 300 .
  • the first electrode 310 may be bonded to the top surface of the first conductive spacer 210
  • the second electrode 320 may be bonded to the top surface of the second conductive spacer 220 .
  • the first electrode 310 may be a source electrode of the semiconductor chip 300
  • the second electrode 320 may be a gate electrode of the semiconductor chip 300 .
  • the gate electrode is an electrode that turns on/off the semiconductor chip 300 using a low voltage
  • the source electrode is an electrode through which a high current enters and exits.
  • FIG. 3 is an enlarged perspective view illustrating a second conductive spacer in a power module according to an embodiment of the present invention
  • FIG. 4 is a cross-sectional view illustrating the second conductive spacer of FIG. 3 .
  • the area of the lower surface 222 of the second conductive spacer 220 may be larger than that of the upper surface 221 .
  • the second conductive spacer 220 may be formed by etching, and the side surface 223 may be etched to form a curved surface.
  • the upper surface 221 of the second conductive spacer 220 is preferably formed in an area corresponding to the second electrode 320 of the semiconductor chip 300 . If the upper surface 221 of the second conductive spacer 220 is narrower than the area of the second electrode 320 , bonding may be difficult.
  • the upper surface 221 of the second conductive spacer 220 may be formed to have a size of 0.6 mmx0.6 mm corresponding to the second electrode 320
  • the lower surface may be formed to have a size of 1.2 mmx1.2 mm to correspond to the second electrode 320 .
  • the lower surface 222 is preferably formed to have a larger area than the upper surface. do.
  • the first conductive spacer 210 may also be formed by etching like the second conductive spacer 220 , whereby the side surface is etched to form a curved surface, and the area of the lower surface is smaller than that of the upper surface. can be made larger.
  • the conductive spacer 200 may be processed to an appropriate size by etching, and further machining may be performed if necessary.
  • FIG. 5 is a right side view illustrating a state in which electrodes of a semiconductor chip are disposed on a conductive spacer bonded to a ceramic substrate in a power module according to an embodiment of the present invention
  • FIG. 6 is a view in the power module according to an embodiment of the present invention. It is a right side view showing a state in which an electrode of a semiconductor chip is bonded to a conductive spacer bonded to a ceramic substrate.
  • the lower surface of the conductive spacer 200 may be brazed to the electrode pattern 120 of the ceramic substrate 100 via a brazing filler layer 400 , and the upper surface of the conductive spacer 200 may be a bonding layer. It may be bonded to the electrodes 310 and 320 of the semiconductor chip 300 via 500 .
  • the brazing filler layer 400 is a braze bonding between the electrode pattern 120 of the ceramic substrate 100 and the lower surface of the conductive spacer 200, and may be made of a material including at least one of Ag, Cu, AgCu, and AgCuTi. .
  • Ag and Cu have high thermal conductivity, they serve to increase bonding strength and at the same time facilitate heat transfer between the ceramic substrate 100 and the conductive spacer 200 to increase heat dissipation efficiency.
  • Ti has good wettability so that Ag and Cu can be easily attached to the electrode pattern 120 of the ceramic substrate 100 .
  • the brazing filler layer 400 may be formed as a thin film having a multilayer structure.
  • the multi-layered thin film is intended to improve the bonding strength by supplementing the insufficient performance.
  • the brazing filler layer 400 may have a two-layer structure including an Ag layer and a Cu layer formed on the Ag layer.
  • the brazing filler layer 400 may have a three-layer structure including a Ti layer, an Ag layer formed on the Ti layer, and a Cu layer formed on the Ag layer.
  • the boundary between the multilayer structure may be blurred. Brazing bonding may be performed at 450° C. or higher.
  • the bonding layer 500 is for bonding the electrodes 310 and 320 of the semiconductor chip 300 and the upper surface of the conductive spacer 200 , and may include solder or silver paste.
  • the ceramic substrate 100 may be warped because two brazing processes must be performed.
  • the upper surface of the conductive spacer 200 is preferably bonded to the electrodes 310 and 320 of the semiconductor chip 300 by the bonding layer 500 including solder or silver paste.
  • the solder may be formed of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability.
  • Silver paste has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity.
  • the Ag powder is preferably nanoparticles. Ag powder of nanoparticles has high junction density and high thermal conductivity due to its high surface area.
  • the power module 1 electrically connects the electrodes 310 and 320 of the semiconductor chip 300 with the electrode pattern 120 of the ceramic substrate 100 without wires through the conductive spacer 200 . It can be connected, and the height between the ceramic substrate 100 and the semiconductor chip 300 can be easily and variously adjusted corresponding to the molding die, thereby improving productivity.
  • heat generated from the semiconductor chip 300 may be transferred to the ceramic substrate 100 through the conductive spacer 200 to increase heat dissipation efficiency.
  • the lower surface of the conductive spacer 200 is brazed to the electrode pattern 120 of the ceramic substrate 100 via a brazing filler layer 400 , and the upper surface of the conductive spacer 200 is the semiconductor chip 300 via the bonding layer 500 . ) and the electrodes 310 and 320, so that the bonding strength is high and the high temperature reliability is excellent.
  • FIG. 7 is a flowchart illustrating a method of manufacturing a power module according to an embodiment of the present invention.
  • the method for manufacturing a power module includes the steps of preparing a ceramic substrate 100 by forming an electrode pattern 120 made of a metal on at least one surface of a ceramic substrate 110 ( S10), the step of preparing the conductive spacer 200 (S20), the step of brazing bonding the lower surface of the conductive spacer 200 to the electrode pattern 120 of the ceramic substrate 100 (S30), the conductive spacer ( A step (S40) of bonding the electrodes 310 and 320 of the semiconductor chip 300 to the upper surface of the 200 may be included.
  • the ceramic substrate 100 may be any one of an Active Metal Brazing (AMB) substrate, a Direct Bonded Copper (DBC) substrate, and a Thick Printing Copper (TPC) substrate.
  • AMB Active Metal Brazing
  • DRC Direct Bonded Copper
  • TPC Thick Printing Copper
  • an electrode pattern 120 of a metal layer may be formed on at least one surface of the ceramic substrate 110 to increase heat dissipation efficiency of heat generated from the semiconductor chip 300 .
  • the ceramic substrate 110 may be any one of alumina (Al 2 O 3 ), AlN, SiN, and Si 3 N 4
  • the electrode pattern 120 is formed by brazing aluminum foil or copper foil to the semiconductor chip 300 . It may be formed of an electrode pattern for mounting and an electrode pattern for mounting a driving element.
  • the conductive spacer 200 may be prepared by etching the conductive spacer 200 to have a curved side surface and a larger bottom surface area than the top surface area.
  • the etching may be performed by a wet etching process using a photoresist.
  • the wet etching process has advantages in that the selectivity is excellent and the etching rate can be easily adjusted using the concentration and temperature of the etching solution.
  • the conductive spacer 200 may be formed of at least one of Cu, Mo, a CuMo alloy, and a CuW alloy.
  • the conductive spacer 200 may include a first conductive spacer 210 having an 'L' shape and a second conductive spacer 220 having a block shape.
  • the brazing bonding step ( S30 ) may include disposing the edge of the conductive spacer 200 to be adjacent to the edge of the electrode pattern 120 of the ceramic substrate 100 .
  • the first conductive spacer 210 may be disposed adjacent to the edge of the 'L' shape of the first electrode pattern 121 .
  • the second conductive spacer 220 may be disposed adjacent to the edge of the second electrode pattern 122 .
  • the second conductive spacer 220 may be spaced apart from the first conductive spacer 210 , and a side surface may face the side surface of the first conductive spacer 210 .
  • the brazing bonding step (S20) is a brazing filler layer 400 having a thickness of 5 ⁇ m or more and 100 ⁇ m or less on the upper surface of the electrode pattern 120 by any one of paste application, foil attachment, and P-filler. ), and melting and brazing the brazing filler layer 400 .
  • the brazing filler layer 400 may be made of a material including at least one of Ag, Cu, AgCu, and AgCuTi.
  • the step of melting and brazing the brazing filler layer 400 may be performed at 450° C. or higher, increasing bonding strength during brazing, and applying upper weight or pressure to prevent voids from occurring.
  • the electrode (S30) of the semiconductor chip 300 In the step (S30) of bonding the electrodes 310 and 320 of the semiconductor chip 300, the electrode (S30) of the semiconductor chip 300 to the upper surface of the conductive spacer 200 by any one of soldering and sintering. 310 and 320) can be bonded.
  • the ceramic substrate 100 may be warped because two brazing processes must be performed.
  • the electrodes 310 and 320 of the semiconductor chip 300 are preferably bonded to the upper surface of the conductive spacer 200 by any one of soldering and sintering.
  • the solder used for soldering may be made of a SnPb-based, SnAg-based, SnAgCu-based, or Cu-based solder paste having high bonding strength and excellent high-temperature reliability.
  • the silver paste used for sintering has better high-temperature reliability and higher thermal conductivity than solder.
  • the silver paste preferably contains 90 to 99% by weight of Ag powder and 1 to 10% by weight of a binder so as to have high thermal conductivity.
  • the Ag powder is preferably nanoparticles. Ag powder of nanoparticles has high junction density and high thermal conductivity due to its high surface area.
  • the electrodes 310 and 320 of the semiconductor chip 300 can be electrically connected to the electrode pattern 120 of the ceramic substrate 100 without wires through the conductive spacer 200, and , it is possible to easily and variously adjust the height between the ceramic substrate 100 and the semiconductor chip 300 corresponding to the molding mold, thereby improving productivity.
  • heat generated from the semiconductor chip 300 may be transferred to the ceramic substrate 100 through the conductive spacer 200 to increase heat dissipation efficiency.
  • the lower surface of the conductive spacer 200 is brazed to the electrode pattern 120 of the ceramic substrate 100 via a brazing filler layer 400 , and the upper surface of the conductive spacer 200 is the semiconductor chip 300 via the bonding layer 500 . ) and the electrodes 310 and 320, so that the bonding strength is high and the high temperature reliability is excellent.

Landscapes

  • Cooling Or The Like Of Semiconductors Or Solid State Devices (AREA)
  • Chemical & Material Sciences (AREA)
  • Engineering & Computer Science (AREA)
  • Ceramic Engineering (AREA)

Abstract

본 발명은 파워모듈 및 그 제조방법에 관한 것으로, 전도성 스페이서를 매개로 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결함으로써, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.

Description

파워모듈 및 그 제조방법
본 발명은 파워모듈 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결한 파워모듈 및 그 제조방법{POWER MODULE AND MANUFACTURING METHOD THEREOF}에 관한 것이다.
파워모듈은 반도체 칩을 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
파워모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 칩이 놓이는 구조이다.
기존의 파워모듈에서 반도체 칩은 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다. 즉, 전기적 신호 및 전력 변환을 위한 전력 이동선로가 와이어 본딩에 의해 이루어지는 구조이다.
그런데, 이러한 와이어 본딩 구조에 의하면, 고전력, 고전류의 전기적 에너지로 인하여 단락, 단선이 발생할 가능성이 있어 차량 전체의 잠재적 위험요소가 되고 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 전도성 스페이서를 매개로 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결하여 고전력, 고전류의 전기적 위험요소를 배재할 수 있는 파워모듈을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 파워모듈은, 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴이 형성된 세라믹 기판과, 하면이 세라믹 기판의 전극패턴에 접합되는 전도성 스페이서와, 전도성 스페이서의 상면에 전극이 접합되는 반도체 칩과, 세라믹 기판의 전극패턴과 전도성 스페이서의 하면을 브레이징 접합하는 브레이징 필러층을 구비할 수 있다.
전도성 스페이서의 가장자리는 전극패턴의 가장자리에 인접하도록 배치될 수 있다.
전도성 스페이서는, 'L'자 형태이고, 전극패턴에서 'L'자 형태의 가장자리에 인접하도록 배치된 제1 전도성 스페이서와, 제1 전도성 스페이서와 이격되어 배치되고, 측면이 제1 전도성 스페이서의 측면과 마주하는 제2 전도성 스페이서를 포함할 수 있다.
전도성 스페이서는, 측면이 식각되어 곡면으로 형성되며, 상면보다 하면의 면적이 더 크게 형성될 수 있다.
전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
반도체 칩의 전극은 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 전도성 스페이서의 상면에 접합될 수 있다.
본 발명의 실시예에 따른 파워모듈 제조방법은 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴을 형성하여 세라믹 기판을 준비하는 단계와, 전도성 스페이서를 준비하는 단계와, 세라믹 기판의 전극패턴에 전도성 스페이서의 하면을 브레이징 접합하는 단계와, 전도성 스페이서의 상면에 반도체 칩의 전극을 접합하는 단계를 포함할 수 있다.
전도성 스페이서를 준비하는 단계는, 전도성 스페이서를 에칭하여 측면이 곡면으로 형성되고, 상면보다 하면의 면적이 더 크게 형성된 전도성 스페이서를 준비할 수 있다.
전도성 스페이서를 준비하는 단계에서, 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
브레이징 접합하는 단계는, 전도성 스페이서의 가장자리를 전극패턴의 가장자리에 인접하도록 배치하는 단계를 포함할 수 있다.
브레이징 접합하는 단계는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 전극패턴의 상면에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계와, 브레이징 필러층을 용융시켜 브레이징하는 단계를 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
브레이징하는 단계는, 450℃ 이상에서 수행할 수 있다.
반도체 칩의 전극을 접합하는 단계는, 솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 전도성 스페이서의 상면에 반도체 칩의 전극을 접합할 수 있다.
본 발명은 전도성 스페이서를 매개로 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결함으로써, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
또한, 본 발명은 세라믹 기판의 전극패턴과 반도체 칩의 전극 사이에 전도성 스페이서를 배치함으로써 몰딩 공정 시 몰딩 금형의 높이에 대응하여 세라믹 기판과 반도체 칩 사이의 높이를 용이하게 조절할 수 있다.
또한, 본 발명은 반도체 칩으로부터 발생하는 열이 전도성 스페이서를 통해 세라믹 기판에 용이하게 전달되어 방열 효율이 높아질 수 있다.
또한, 본 발명은 전도성 스페이서의 하면이 세라믹 기판의 전극패턴에 브레이징 필러층을 매개로 브레이징 접합되고, 상면이 솔더 또는 은 페이스트를 포함하는 접합층을 매개로 반도체 칩의 전극과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
도 1은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판 및 전도성 스페이서를 도시한 평면도이다.
도 2는 도 1의 A로 표시된 일부 영역에서 반도체 칩이 전도성 스페이서 상에 배치된 상태를 도시한 사시도이다.
도 3은 본 발명의 실시예에 따른 파워모듈에서 제2 전도성 스페이서를 도시한 확대 사시도이다.
도 4는 도 3의 제2 전도성 스페이서를 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서 상에 반도체 칩의 전극이 배치되는 상태를 도시한 우측면도이다.
도 6은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서에 반도체 칩의 전극이 접합된 상태를 도시한 우측면도이다.
도 7은 본 발명의 실시예에 따른 파워모듈 제조방법을 도시한 흐름도이다.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 실시예들의 설명에 있어서, 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판 및 전도성 스페이서를 도시한 평면도이고, 도 2는 도 1의 A로 표시된 일부 영역에서 반도체 칩이 전도성 스페이서 상에 배치되는 상태를 도시한 사시도이다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(1)은 세라믹 기판(100), 전도성 스페이서(200) 및 반도체 칩(300)이 구비될 수 있고, 케이스(미도시) 내에 패키지될 수 있다. 본 발명의 파워모듈(1)은 와이어 본딩을 사용하는 종래의 파워모듈과는 달리 반도체 칩(300)이 세라믹 기판(100)의 상부에 전도성 스페이서(200)를 매개로 접합됨으로써 와이어 본딩이 생략되어 고전력, 고전류의 전기적 위험요소를 배재할 수 있고, 방열 성능을 향상시킬 수 있다.
세라믹 기판(100)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 세라믹 기판(100)은 반도체 칩(300)으로부터 발생하는 열의 방열 효율을 높일 수 있도록 세라믹 기재(110)의 적어도 일면에 금속층의 전극패턴(120)이 형성된 세라믹 기판으로 구비될 수 있다.
세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹 기재(110) 상에 금속박이 브레이징 접합되어 반도체 칩을 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극패턴으로 형성될 수 있다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹 기재(110) 상에 780℃~1100℃로 소성되어 세라믹 기재(110)와 브레이징 접합되는 것을 일예로 한다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
세라믹 기판(100)은 세라믹 기재(110)의 동일한 일면 상에 공간을 두고 서로 분리된 복수 개의 전극패턴(120)을 구비할 수 있다. 일례로, 복수 개의 전극패턴(120)은 'L'자 형태인 제1 전극패턴(121), 제1 전극패턴(121)과 함께 사각형의 단면을 이루도록 배치된 제2 전극패턴(122)을 포함할 수 있다. 제1 전극패턴(121) 및 제2 전극패턴(122)은 세라믹 기재(110)의 일면 상에 4개씩 형성될 수 있으나, 이에 한정되지 않으며, 전극패턴(120)의 형상 및 개수는 변경될 수 있다.
전도성 스페이서(200)는 적어도 하나가 구비되고, 하면이 세라믹 기판(100)의 전극패턴(120) 상에 접합될 수 있다. 이러한 전도성 스페이서(200)는 가장자리가 전극패턴(120)의 가장자리에 인접하도록 배치될 수 있다. 일예로, 전도성 스페이서(200)는 'L'자 형태이고, 제1 전극패턴(121)의 'L'자 형태의 가장자리에 인접하도록 배치된 제1 전도성 스페이서(210)와, 블록형의 제2 전도성 스페이서(220)로 구비될 수 있다
제2 전도성 스페이서(220)는 제2 전극패턴(122)의 가장자리에 인접하도록 배치되며, 제1 전도성 스페이서(210)와 이격되되, 측면이 제1 전도성 스페이서(210)의 측면과 마주하는 제2 전도성 스페이서(220)를 포함할 수 있다. 제1 전도성 스페이서(210) 및 제2 전도성 스페이서(220)는 제1 및 제2 전극패턴(122)의 개수에 대응하여 4개씩 형성될 수 있으나, 이에 한정되지는 않는다.
전도성 스페이서(200)는 세라믹 기판(100)과 반도체 칩(300)을 전기적으로 연결하고, 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 조절하기 위해 구비될 수 있다. 이러한 전도성 스페이서(200)는 크기가 0.5mmx0.5mm 이상이고 두께가 0.3mm 이상인 소형의 블록 형태로 구비될 수 있다.
파워모듈(1)은 반도체 칩(300)을 외부 환경으로부터 보호하기 위하여 에폭시 계열의 몰딩 수지(미도시)로 밀봉될 수 있다. 몰딩 수지는 고온 고압 하에서 용융되어 액상으로 몰드 금형(미도시) 내로 주입되고, 경화되면 반도체 칩(300) 등을 물리적 충격, 습기, 오염 등의 외부 환경으로부터 보호하며, 각 구성요소들의 결합 상태를 안정적으로 유지시킬 수 있다. 이와 같이 몰딩 공정은 몰딩 금형을 이용하므로, 몰딩 금형의 높이에 대응되도록 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 조절할 필요가 있다. 만약 세라믹 기판(100)과 반도체 칩(300) 사이의 높이가 몰딩 금형의 높이에 대응하여 적절하게 조절되지 않으면, EMC(epoxy molding compound)가 몰드 금형 내에 채워지는데 문제가 발생할 수 있다. 만약 세라믹 기판(100)과 반도체 칩(300) 사이의 높이에 대응하여 몰딩 금형 등의 장비들을 교체할 경우 많은 비용이 발생하기 때문에 바람직하지 않다.
따라서, 본 발명의 실시예에 따른 파워모듈은 세라믹 기판(100)의 전극패턴(120)과 반도체 칩(300)의 전극(310,320) 사이에 전도성 스페이서(200)를 배치함으로써 몰딩 금형의 높이에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 용이하게 조절할 수 있다. 일예로, 몰딩 금형의 높이는 3mm 내지 4mm일 수 있고, 전도성 스페이서(200)의 두께는 0.3mm 이상일 수 있다.
만약 전도성 스페이서(200)를 배치하지 않고 세라믹 기판(100)의 전극패턴(120)을 더 높게 형성하여 높이를 조절할 경우, 금속으로 이루어진 전극패턴(120) 전체의 높이를 더 높여야 하므로 비용이 많이 드는 단점이 있다. 반면, 본 발명은 세라믹 기판(100)의 전극패턴(120)에서 반도체 칩(300)의 전극(310,320)이 접합되는 일부분에 전도성 스페이서(200)를 배치하기 때문에 비용 면에서 훨씬 저렴하다. 또한, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이가 전도성 스페이서(200)에 의해 쉽고 다양하게 조절될 수 있기 때문에 생산성을 향상시킬 수 있다.
또한, 전도성 스페이서(200)는 도전체로서 회로를 연결하기 위해서 사용될 수 있다. 즉, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 접합된 상태에서 반도체 칩(300)의 전극(310,320)이 상면에 접합됨으로써, 와이어 없이 반도체 칩(300)의 전극(310,320)을 세라믹 기판(100)의 전극패턴(120)과 전기적으로 연결할 수 있다.
이와 같이, 본 발명은 전도성 스페이서(200)를 이용해 반도체 칩(300)의 전극(310,320)과 세라믹 기판(100)의 전극패턴(120)을 직접적으로 연결하여 와이어 본딩을 생략할 수 있기 때문에 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
전도성 스페이서(200)는 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다. 바람직하게는, 전도성 스페이서(200)는 열팽창계수와 열전도도가 우수한 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
일예로, 전도성 스페이서(200)는 Cu/CuMo/Cu의 3층 구조일 수 있다. Cu/CuMo/Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서도 세라믹 기판(100)과 반도체 칩(300) 사이의 간격을 안정적으로 유지할 수 있으며, 세라믹 기판(100)의 전극패턴(120)과 브레이징 접합 시 휨 발생을 최소화할 수 있다.
이러한 전도성 스페이서(200)는 열처리를 통해 열응력, 열변형 등이 사전에 제거된 상태로 구비될 수도 있다. 열응력, 열변형이 사전에 제거되면, 세라믹 기판(100)의 전극패턴(120)과 전도성 스페이서(200)를 브레이징 접합하는 과정에서 열팽창과 열수축에 의해 생성되는 열응력이 완화되어 접합 강도를 향상시킬 수 있다. 또한, 접합 부위가 손상되지 않기 때문에 열 전달 효과가 우수해질 수 있다.
반도체 칩(300)은 적어도 하나가 구비되고, Si 칩, SiC 칩, GaN 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나가 구비될 수 있다.
반도체 칩(300)은 일면에 제1 전극(310) 및 제2 전극(320)이 구비될 수 있다. 제1 전극(310)은 제1 전도성 스페이서(210)의 상면에 접합되고, 제2 전극(320)은 제2 전도성 스페이서(220)의 상면에 접합될 수 있다. 제1 전극(310)은 반도체 칩(300)의 소스(Source) 전극일 수 있고, 제2 전극(320)은 반도체 칩(300)의 게이트(Gate) 전극일 수 있다. 게이트 전극은 낮은 전압을 이용하여 반도체 칩(300)을 온오프(on/off)시키는 전극이고, 소스 전극은 고전류가 들어오고 나가는 전극이다.
도 3은 본 발명의 실시예에 따른 파워모듈에서 제2 전도성 스페이서를 도시한 확대 사시도이고, 도 4는 도 3의 제2 전도성 스페이서를 도시한 단면도이다.
도 3 및 도 4에 도시된 바와 같이, 제2 전도성 스페이서(220)는 상면(221)보다 하면(222)의 면적이 더 크게 형성될 수 있다. 제2 전도성 스페이서(220)는 에칭에 의해 형성될 수 있고, 측면(223)은 식각되어 곡면으로 형성될 수 있다. 이때, 제2 전도성 스페이서(220)의 상면(221)은 반도체 칩(300)의 제2 전극(320)에 대응하는 면적으로 형성되는 것이 바람직하다. 만약 제2 전도성 스페이서(220)의 상면(221)이 제2 전극(320)의 면적보다 좁아지면 접합이 곤란해질 수 있다. 일예로, 제2 전도성 스페이서(220)의 상면(221)은 제2 전극(320)에 대응하여 0.6mmx0.6mm 크기로 형성될 수 있고, 하면은 1.2mmx1.2mm 크기로 형성될 수 있다. 하면(222)의 면적이 좁을 경우 충분한 전기적 특성을 유지할 수 없고, 세라믹 기판(100)의 전극패턴(120)으로부터 박리될 가능성이 있기 때문에 하면(222)은 상면보다 면적이 더 크게 형성되는 것이 바람직하다.
한편, 비록 도시되지는 않았으나, 제1 전도성 스페이서(210)도 제2 전도성 스페이서(220)와 마찬가지로 에칭에 의해 형성될 수 있고, 이로 인해 측면은 식각되어 곡면으로 형성되며, 상면보다 하면의 면적이 더 크게 형성될 수 있다.
이와 같이, 전도성 스페이서(200)는 에칭에 의해 적절한 크기로 가공될 수 있고, 이외에 필요에 따라 기계 가공을 더 진행하는 것도 가능하다.
도 5는 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서 상에 반도체 칩의 전극이 배치되는 상태를 도시한 우측면도이고, 도 6은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서에 반도체 칩의 전극이 접합된 상태를 도시한 우측면도이다.
도 5 및 도 6에 도시된 바와 같이, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 필러층(400)을 매개로 브레이징 접합될 수 있고, 상면이 접합층(500)을 매개로 반도체 칩(300)의 전극(310,320)과 접합될 수 있다.
브레이징 필러층(400)은 세라믹 기판(100)의 전극패턴(120)과 전도성 스페이서(200)의 하면을 브레이징 접합하는 것으로, Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 여기서, Ag와 Cu는 열전도도가 높아 접합력을 높이는 역할과 동시에 세라믹 기판(100)과 전도성 스페이서(200) 간의 열 전달을 용이하게 하여 방열 효율을 높일 수 있다. 또한, Ti는 젖음성이 좋아 Ag와 Cu가 세라믹 기판(100)의 전극패턴(120)에 용이하게 부착되게 할 수 있다.
브레이징 필러층(400)은 다층 구조의 박막으로 형성될 수도 있다. 다층 구조의 박막은 부족한 성능을 보완하여 접합력을 높이기 위한 것이다. 일예로, 브레이징 필러층(400)은 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 2층 구조로 이루어질 수 있다. 또는 브레이징 필러층(400)은 Ti층과, Ti층 상에 형성된 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 3층 구조로 이루어질 수 있다. 이러한 브레이징 필러층(400)은 세라믹 기판(100)의 전극패턴(120)과 전도성 스페이서(200)의 브레이징 접합에 사용된 이후에 다층 구조의 경계가 모호해질 수 있다. 브레이징 접합은 450℃ 이상에서 수행될 수 있다.
접합층(500)은 반도체 칩(300)의 전극(310,320)과 전도성 스페이서(200)의 상면을 접합하기 위한 것으로, 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다. 전도성 스페이서(200)의 상면과 하면을 모두 브레이징 접합하면 2번의 브레이징 공정을 수행해야 하기 때문에 세라믹 기판(100)에 휨이 발생할 수 있다. 따라서, 전도성 스페이서(200)의 상면은 솔더 또는 은 페이스트를 포함하는 접합층(500)에 의해 반도체 칩(300)의 전극(310,320)과 접합되는 것이 바람직하다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
이와 같이, 본 발명의 실시예에 따른 파워모듈(1)은 전도성 스페이서(200)를 통해 와이어 없이 반도체 칩(300)의 전극(310,320)을 세라믹 기판(100)의 전극패턴(120)과 전기적으로 연결할 수 있고, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 쉽고 다양하게 조절할 수 있어 생산성을 향상시킬 수 있다. 또한, 반도체 칩(300)으로부터 발생하는 열이 전도성 스페이서(200)를 통해 세라믹 기판(100)에 전달되어 방열 효율이 높아질 수 있다. 이와 더불어, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 필러층(400)을 매개로 브레이징 접합되고, 상면이 접합층(500)을 매개로 반도체 칩(300)의 전극(310,320)과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
도 7은 본 발명의 실시예에 따른 파워모듈 제조방법을 도시한 흐름도이다.
본 발명의 실시예에 따른 파워모듈 제조방법은 도 7에 도시된 바와 같이, 세라믹 기재(110)의 적어도 일면에 금속으로 이루어진 전극패턴(120)을 형성하여 세라믹 기판(100)을 준비하는 단계(S10)와, 전도성 스페이서(200)를 준비하는 단계(S20)와, 세라믹 기판(100)의 전극패턴(120)에 전도성 스페이서(200)의 하면을 브레이징 접합하는 단계(S30)와, 전도성 스페이서(200)의 상면에 반도체 칩(300)의 전극(310,320)을 접합하는 단계(S40)를 포함할 수 있다.
세라믹 기판(100)을 준비하는 단계(S10)에서, 세라믹 기판(100)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 세라믹 기판(100)은 반도체 칩(300)으로부터 발생하는 열의 방열 효율을 높일 수 있도록 세라믹 기재(110)의 적어도 일면에 금속층의 전극패턴(120)이 형성될 수 있다. 여기서, 세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나일 수 있고, 전극패턴(120)은 알루미늄박 또는 동박이 브레이징 접합되어 반도체 칩(300)을 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다.
전도성 스페이서(200)를 준비하는 단계(S20)는, 전도성 스페이서(200)를 에칭하여 측면이 곡면으로 형성되고, 상면보다 하면의 면적이 더 크게 형성된 전도성 스페이서(200)를 준비할 수 있다. 에칭은 포토레지스트를 이용한 습식 에칭 공정을 수행할 수 있다. 습식 에칭 공정은 선택비가 우수하고, 에칭 용액의 농도와 온도를 이용하여 에칭 속도를 쉽게 조절할 수 있다는 장점이 있다.
전도성 스페이서(200)를 준비하는 단계(S20)에서, 전도성 스페이서(200)는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다. 일예로, 전도성 스페이서(200)는 'L'자 형태인 제1 전도성 스페이서(210)와, 블록형의 제2 전도성 스페이서(220)로 구비될 수 있다.
브레이징 접합하는 단계(S30)는, 전도성 스페이서(200)의 가장자리를 세라믹 기판(100)의 전극패턴(120) 가장자리에 인접하도록 배치하는 단계를 포함할 수 있다. 제1 전도성 스페이서(210)는 제1 전극패턴(121)의 'L'자 형태의 가장자리에 인접하도록 배치할 수 있다. 또한, 제2 전도성 스페이서(220)는 제2 전극패턴(122)의 가장자리에 인접하도록 배치할 수 있다. 이때, 제2 전도성 스페이서(220)는 제1 전도성 스페이서(210)와 이격되되, 측면이 제1 전도성 스페이서(210)의 측면과 마주할 수 있다.
브레이징 접합하는 단계(S20)는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 전극패턴(120)의 상면에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층(400)을 배치하는 단계와, 브레이징 필러층(400)을 용융시켜 브레이징하는 단계를 포함할 수 있다.
브레이징 필러층(400)을 배치하는 단계에서, 브레이징 필러층(400)은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
브레이징 필러층(400)을 용융시켜 브레이징하는 단계는, 450℃ 이상에서 수행하고, 브레이징 중에 접합력을 높이고, 보이드(Void)가 발생하지 않도록 상부 중량 또는 가압을 실시할 수 있다.
반도체 칩(300)의 전극(310,320)을 접합하는 단계(S30)는, 솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 전도성 스페이서(200)의 상면에 반도체 칩(300)의 전극(310,320)을 접합할 수 있다. 전도성 스페이서(200)의 상면과 하면을 모두 브레이징 접합하면 2번의 브레이징 공정을 수행해야 하기 때문에 세라믹 기판(100)에 휨이 발생할 수 있다. 따라서, 반도체 칩(300)의 전극(310,320)은 솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 전도성 스페이서(200)의 상면에 접합하는 것이 바람직하다.
솔더링에 사용되는 솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 소결에 사용되는 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
이상에서 살펴본 바와 같이, 본 발명의 파워모듈에 의하면 전도성 스페이서(200)를 통해 와이어 없이 반도체 칩(300)의 전극(310,320)을 세라믹 기판(100)의 전극패턴(120)과 전기적으로 연결할 수 있고, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 쉽고 다양하게 조절할 수 있어 생산성을 향상시킬 수 있다. 또한, 반도체 칩(300)으로부터 발생하는 열이 전도성 스페이서(200)를 통해 세라믹 기판(100)에 전달되어 방열 효율이 높아질 수 있다. 이와 더불어, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 필러층(400)을 매개로 브레이징 접합되고, 상면이 접합층(500)을 매개로 반도체 칩(300)의 전극(310,320)과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.

Claims (15)

  1. 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴이 형성된 세라믹 기판;
    하면이 상기 세라믹 기판의 전극패턴에 접합되는 전도성 스페이서;
    상기 전도성 스페이서의 상면에 전극이 접합되는 반도체 칩; 및
    상기 세라믹 기판의 전극패턴과 상기 전도성 스페이서의 하면을 브레이징 접합하는 브레이징 필러층;
    을 구비하는 파워모듈.
  2. 제1항에 있어서,
    상기 전도성 스페이서의 가장자리는 상기 전극패턴의 가장자리에 인접하도록 배치된 파워모듈.
  3. 제1항에 있어서,
    상기 전도성 스페이서는,
    'L'자 형태이고, 상기 전극패턴에서 'L'자 형태의 가장자리에 인접하도록 배치된 제1 전도성 스페이서; 및
    상기 제1 전도성 스페이서와 이격되어 배치되고, 측면이 상기 제1 전도성 스페이서의 측면과 마주하는 제2 전도성 스페이서를 포함하는 파워모듈.
  4. 제1항에 있어서,
    상기 전도성 스페이서는,
    측면이 식각되어 곡면으로 형성되며, 상면보다 하면의 면적이 더 크게 형성된 파워모듈.
  5. 제1항에 있어서,
    상기 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성된 파워모듈.
  6. 제1항에 있어서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈.
  7. 제1항에 있어서,
    상기 반도체 칩의 전극은 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 상기 전도성 스페이서의 상면에 접합되는 파워모듈.
  8. 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴을 형성하여 세라믹 기판을 준비하는 단계;
    전도성 스페이서를 준비하는 단계;
    상기 세라믹 기판의 전극패턴에 전도성 스페이서의 하면을 브레이징 접합하는 단계; 및
    상기 전도성 스페이서의 상면에 반도체 칩의 전극을 접합하는 단계;
    를 포함하는 파워모듈 제조방법.
  9. 제8항에 있어서,
    상기 전도성 스페이서를 준비하는 단계는,
    상기 전도성 스페이서를 에칭하여 측면이 곡면으로 형성되고, 상면보다 하면의 면적이 더 크게 형성된 전도성 스페이서를 준비하는 파워모듈 제조방법.
  10. 제8항에 있어서,
    상기 전도성 스페이서를 준비하는 단계에서,
    상기 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성된 파워모듈 제조방법.
  11. 제8항에 있어서,
    상기 브레이징 접합하는 단계는,
    상기 전도성 스페이서의 가장자리를 상기 전극패턴의 가장자리에 인접하도록 배치하는 단계를 포함하는 파워모듈 제조방법.
  12. 제8항에 있어서,
    상기 브레이징 접합하는 단계는,
    페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 상기 전극패턴의 상면에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계; 및
    상기 브레이징 필러층을 용융시켜 브레이징하는 단계를 포함하는 파워모듈 제조방법.
  13. 제12항에 있어서,
    상기 브레이징 필러층을 배치하는 단계에서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈 제조방법.
  14. 제12항에 있어서,
    상기 브레이징하는 단계는,
    450℃ 이상에서 수행하는 파워모듈 제조방법.
  15. 제8항에 있어서,
    상기 반도체 칩의 전극을 접합하는 단계는,
    솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 상기 전도성 스페이서의 상면에 상기 반도체 칩의 전극을 접합하는 파워모듈 제조방법.
PCT/KR2022/005040 2021-04-14 2022-04-07 파워모듈 및 그 제조방법 Ceased WO2022220488A1 (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
CN202280028439.8A CN117121194A (zh) 2021-04-14 2022-04-07 电源模块及其制造方法
US18/287,012 US20240194581A1 (en) 2021-04-14 2022-04-07 Power module and manufacturing method therefor

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2021-0048148 2021-04-14
KR1020210048148A KR102588851B1 (ko) 2021-04-14 2021-04-14 파워모듈 및 그 제조방법

Publications (1)

Publication Number Publication Date
WO2022220488A1 true WO2022220488A1 (ko) 2022-10-20

Family

ID=83640432

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/KR2022/005040 Ceased WO2022220488A1 (ko) 2021-04-14 2022-04-07 파워모듈 및 그 제조방법

Country Status (4)

Country Link
US (1) US20240194581A1 (ko)
KR (1) KR102588851B1 (ko)
CN (1) CN117121194A (ko)
WO (1) WO2022220488A1 (ko)

Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071399A (ja) * 2016-11-21 2019-05-09 ローム株式会社 パワーモジュールおよびその製造方法、グラファイトプレート、および電源装置
KR20190110376A (ko) * 2018-03-20 2019-09-30 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
KR102100859B1 (ko) * 2018-11-26 2020-04-14 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
JP2020102544A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 半導体装置とその製造方法
WO2021049039A1 (ja) * 2019-09-13 2021-03-18 株式会社デンソー 半導体装置

Family Cites Families (10)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102005039478B4 (de) * 2005-08-18 2007-05-24 Infineon Technologies Ag Leistungshalbleiterbauteil mit Halbleiterchipstapel und Verfahren zur Herstellung desselben
US7999369B2 (en) * 2006-08-29 2011-08-16 Denso Corporation Power electronic package having two substrates with multiple semiconductor chips and electronic components
US9944565B2 (en) * 2012-11-20 2018-04-17 Dowa Metaltech Co., Ltd. Metal/ceramic bonding substrate and method for producing same
US8933518B2 (en) * 2013-01-04 2015-01-13 Alpha & Omega Semiconductor, Inc. Stacked power semiconductor device using dual lead frame
KR102041645B1 (ko) 2014-01-28 2019-11-07 삼성전기주식회사 전력반도체 모듈
KR20180038597A (ko) * 2016-10-06 2018-04-17 현대자동차주식회사 양면냉각형 파워모듈 및 그 제조방법
JP2018101664A (ja) * 2016-12-19 2018-06-28 トヨタ自動車株式会社 半導体装置の製造方法
JP6907546B2 (ja) * 2017-01-17 2021-07-21 三菱マテリアル株式会社 パワーモジュール
US11075137B2 (en) * 2018-05-02 2021-07-27 Semiconductor Components Industries, Llc High power module package structures
US20210013176A1 (en) * 2019-07-09 2021-01-14 Semiconductor Components Industries, Llc Pre-stacking mechanical strength enhancement of power device structures

Patent Citations (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2019071399A (ja) * 2016-11-21 2019-05-09 ローム株式会社 パワーモジュールおよびその製造方法、グラファイトプレート、および電源装置
KR20190110376A (ko) * 2018-03-20 2019-09-30 엘지전자 주식회사 양면냉각형 파워 모듈 및 그의 제조 방법
KR102100859B1 (ko) * 2018-11-26 2020-04-14 현대오트론 주식회사 양면 냉각 파워 모듈 및 이의 제조방법
JP2020102544A (ja) * 2018-12-21 2020-07-02 トヨタ自動車株式会社 半導体装置とその製造方法
WO2021049039A1 (ja) * 2019-09-13 2021-03-18 株式会社デンソー 半導体装置

Also Published As

Publication number Publication date
US20240194581A1 (en) 2024-06-13
KR20220141977A (ko) 2022-10-21
KR102588851B1 (ko) 2023-10-16
CN117121194A (zh) 2023-11-24

Similar Documents

Publication Publication Date Title
US7911792B2 (en) Direct dipping cooled power module and packaging
US7759778B2 (en) Leaded semiconductor power module with direct bonding and double sided cooling
WO2021112590A2 (ko) 전력반도체 모듈
KR20190008132A (ko) 전력 반도체 집성식 패키징용 세라믹 모듈 및 그 제조 방법
WO2023149650A1 (ko) 파워모듈 내 터미널의 전기적 연결 및 일체화 고정 장치
WO2023163439A1 (ko) 세라믹 기판 유닛 및 그 제조방법
WO2023033425A1 (ko) 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
WO2023055127A1 (ko) 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈
WO2023163423A1 (ko) 세라믹 기판 유닛 및 그 제조방법
WO2023132595A1 (ko) 세라믹 기판 유닛 및 그 제조방법
WO2020159031A1 (ko) 전력 반도체 모듈 패키지 및 이의 제조방법
WO2022203288A1 (ko) 파워모듈 및 그 제조방법
WO2023163438A1 (ko) 세라믹 기판 유닛 및 그 제조방법
WO2021162369A1 (ko) 파워모듈 및 그 제조방법
US20220208661A1 (en) Qfn/qfp package with insulated top-side thermal pad
WO2022220488A1 (ko) 파워모듈 및 그 제조방법
WO2024063410A1 (ko) 히트싱크 일체형 파워모듈용 기판 및 그 제조방법
WO2024151029A1 (ko) 방열기판 패키지 제조방법
KR20230136459A (ko) 전력 반도체 모듈 및 전력 반도체 모듈의 제조 방법
WO2023211106A1 (ko) 세라믹 기판 제조방법
WO2017200174A1 (ko) 후막인쇄기법을 이용한 절연기판
WO2022005134A1 (ko) 파워모듈
WO2024210582A2 (ko) 다층 금속접합 세라믹 기판 및 그 제조방법
WO2024005406A1 (ko) 파워모듈 및 그 제조방법
WO2023106848A1 (ko) 양면 냉각 반도체 장치

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 22788344

Country of ref document: EP

Kind code of ref document: A1

WWE Wipo information: entry into national phase

Ref document number: 18287012

Country of ref document: US

WWE Wipo information: entry into national phase

Ref document number: 202317075041

Country of ref document: IN

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 22788344

Country of ref document: EP

Kind code of ref document: A1