KR20220141977A - 파워모듈 및 그 제조방법 - Google Patents

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Abstract

본 발명은 파워모듈 및 그 제조방법에 관한 것으로, 전도성 스페이서를 매개로 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결함으로써, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.

Description

파워모듈 및 그 제조방법{POWER MODULE AND MANUFACTURING METHOD THEREOF}
본 발명은 파워모듈 및 그 제조방법에 관한 것으로, 더욱 상세하게는 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결한 파워모듈 및 그 제조방법에 관한 것이다.
파워모듈은 반도체 칩을 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
파워모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 칩이 놓이는 구조이다.
기존의 파워모듈에서 반도체 칩은 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다. 즉, 전기적 신호 및 전력 변환을 위한 전력 이동선로가 와이어 본딩에 의해 이루어지는 구조이다.
그런데, 이러한 와이어 본딩 구조에 의하면, 고전력, 고전류의 전기적 에너지로 인하여 단락, 단선이 발생할 가능성이 있어 차량 전체의 잠재적 위험요소가 되고 있다.
공개특허공보 제10-2015-0089609호(2015.08.05 공개)
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 전도성 스페이서를 매개로 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결하여 고전력, 고전류의 전기적 위험요소를 배재할 수 있는 파워모듈을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 파워모듈은, 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴이 형성된 세라믹 기판과, 하면이 세라믹 기판의 전극패턴에 접합되는 전도성 스페이서와, 전도성 스페이서의 상면에 전극이 접합되는 반도체 칩과, 세라믹 기판의 전극패턴과 전도성 스페이서의 하면을 브레이징 접합하는 브레이징 필러층을 구비할 수 있다.
전도성 스페이서의 가장자리는 전극패턴의 가장자리에 인접하도록 배치될 수 있다.
전도성 스페이서는, 'L'자 형태이고, 전극패턴에서 'L'자 형태의 가장자리에 인접하도록 배치된 제1 전도성 스페이서와, 제1 전도성 스페이서와 이격되어 배치되고, 측면이 제1 전도성 스페이서의 측면과 마주하는 제2 전도성 스페이서를 포함할 수 있다.
전도성 스페이서는, 측면이 식각되어 곡면으로 형성되며, 상면보다 하면의 면적이 더 크게 형성될 수 있다.
전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
반도체 칩의 전극은 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 전도성 스페이서의 상면에 접합될 수 있다.
본 발명의 실시예에 따른 파워모듈 제조방법은 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴을 형성하여 세라믹 기판을 준비하는 단계와, 전도성 스페이서를 준비하는 단계와, 세라믹 기판의 전극패턴에 전도성 스페이서의 하면을 브레이징 접합하는 단계와, 전도성 스페이서의 상면에 반도체 칩의 전극을 접합하는 단계를 포함할 수 있다.
전도성 스페이서를 준비하는 단계는, 전도성 스페이서를 에칭하여 측면이 곡면으로 형성되고, 상면보다 하면의 면적이 더 크게 형성된 전도성 스페이서를 준비할 수 있다.
전도성 스페이서를 준비하는 단계에서, 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
브레이징 접합하는 단계는, 전도성 스페이서의 가장자리를 전극패턴의 가장자리에 인접하도록 배치하는 단계를 포함할 수 있다.
브레이징 접합하는 단계는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 전극패턴의 상면에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계와, 브레이징 필러층을 용융시켜 브레이징하는 단계를 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
브레이징하는 단계는, 450℃ 이상에서 수행할 수 있다.
반도체 칩의 전극을 접합하는 단계는, 솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 전도성 스페이서의 상면에 반도체 칩의 전극을 접합할 수 있다.
본 발명은 전도성 스페이서를 매개로 반도체 칩의 전극과 세라믹 기판의 전극패턴을 와이어 없이 전기적으로 연결함으로써, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
또한, 본 발명은 세라믹 기판의 전극패턴과 반도체 칩의 전극 사이에 전도성 스페이서를 배치함으로써 몰딩 공정 시 몰딩 금형의 높이에 대응하여 세라믹 기판과 반도체 칩 사이의 높이를 용이하게 조절할 수 있다.
또한, 본 발명은 반도체 칩으로부터 발생하는 열이 전도성 스페이서를 통해 세라믹 기판에 용이하게 전달되어 방열 효율이 높아질 수 있다.
또한, 본 발명은 전도성 스페이서의 하면이 세라믹 기판의 전극패턴에 브레이징 필러층을 매개로 브레이징 접합되고, 상면이 솔더 또는 은 페이스트를 포함하는 접합층을 매개로 반도체 칩의 전극과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
도 1은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판 및 전도성 스페이서를 도시한 평면도이다.
도 2는 도 1의 A로 표시된 일부 영역에서 반도체 칩이 전도성 스페이서 상에 배치된 상태를 도시한 사시도이다.
도 3은 본 발명의 실시예에 따른 파워모듈에서 제2 전도성 스페이서를 도시한 확대 사시도이다.
도 4는 도 3의 제2 전도성 스페이서를 도시한 단면도이다.
도 5는 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서 상에 반도체 칩의 전극이 배치되는 상태를 도시한 우측면도이다.
도 6은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서에 반도체 칩의 전극이 접합된 상태를 도시한 우측면도이다.
도 7은 본 발명의 실시예에 따른 파워모듈 제조방법을 도시한 흐름도이다.
이하 본 발명의 실시예들을 첨부된 도면을 참조하여 상세하게 설명하기로 한다. 실시예들의 설명에 있어서, 상/위 또는 하/아래에 대한 기준은 도면을 기준으로 설명한다.
도 1은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판 및 전도성 스페이서를 도시한 평면도이고, 도 2는 도 1의 A로 표시된 일부 영역에서 반도체 칩이 전도성 스페이서 상에 배치되는 상태를 도시한 사시도이다.
도 1 및 도 2에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈(1)은 세라믹 기판(100), 전도성 스페이서(200) 및 반도체 칩(300)이 구비될 수 있고, 케이스(미도시) 내에 패키지될 수 있다. 본 발명의 파워모듈(1)은 와이어 본딩을 사용하는 종래의 파워모듈과는 달리 반도체 칩(300)이 세라믹 기판(100)의 상부에 전도성 스페이서(200)를 매개로 접합됨으로써 와이어 본딩이 생략되어 고전력, 고전류의 전기적 위험요소를 배재할 수 있고, 방열 성능을 향상시킬 수 있다.
세라믹 기판(100)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 세라믹 기판(100)은 반도체 칩(300)으로부터 발생하는 열의 방열 효율을 높일 수 있도록 세라믹 기재(110)의 적어도 일면에 금속층의 전극패턴(120)이 형성된 세라믹 기판으로 구비될 수 있다.
세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속층은 세라믹 기재(110) 상에 금속박이 브레이징 접합되어 반도체 칩을 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다. 예컨데, 금속층은 반도체 칩 또는 주변 부품이 실장될 영역에 전극패턴으로 형성될 수 있다. 금속박은 알루미늄박 또는 동박인 것을 일 예로 한다. 금속박은 세라믹 기재(110) 상에 780℃~1100℃로 소성되어 세라믹 기재(110)와 브레이징 접합되는 것을 일예로 한다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판, DBA 기판(Direct Brazed Aluminum)을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
세라믹 기판(100)은 세라믹 기재(110)의 동일한 일면 상에 공간을 두고 서로 분리된 복수 개의 전극패턴(120)을 구비할 수 있다. 일례로, 복수 개의 전극패턴(120)은 'L'자 형태인 제1 전극패턴(121), 제1 전극패턴(121)과 함께 사각형의 단면을 이루도록 배치된 제2 전극패턴(122)을 포함할 수 있다. 제1 전극패턴(121) 및 제2 전극패턴(122)은 세라믹 기재(110)의 일면 상에 4개씩 형성될 수 있으나, 이에 한정되지 않으며, 전극패턴(120)의 형상 및 개수는 변경될 수 있다.
전도성 스페이서(200)는 적어도 하나가 구비되고, 하면이 세라믹 기판(100)의 전극패턴(120) 상에 접합될 수 있다. 이러한 전도성 스페이서(200)는 가장자리가 전극패턴(120)의 가장자리에 인접하도록 배치될 수 있다. 일예로, 전도성 스페이서(200)는 'L'자 형태이고, 제1 전극패턴(121)의 'L'자 형태의 가장자리에 인접하도록 배치된 제1 전도성 스페이서(210)와, 블록형의 제2 전도성 스페이서(220)로 구비될 수 있다
제2 전도성 스페이서(220)는 제2 전극패턴(122)의 가장자리에 인접하도록 배치되며, 제1 전도성 스페이서(210)와 이격되되, 측면이 제1 전도성 스페이서(210)의 측면과 마주하는 제2 전도성 스페이서(220)를 포함할 수 있다. 제1 전도성 스페이서(210) 및 제2 전도성 스페이서(220)는 제1 및 제2 전극패턴(122)의 개수에 대응하여 4개씩 형성될 수 있으나, 이에 한정되지는 않는다.
전도성 스페이서(200)는 세라믹 기판(100)과 반도체 칩(300)을 전기적으로 연결하고, 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 조절하기 위해 구비될 수 있다. 이러한 전도성 스페이서(200)는 크기가 0.5mmx0.5mm 이상이고 두께가 0.3mm 이상인 소형의 블록 형태로 구비될 수 있다.
파워모듈(1)은 반도체 칩(300)을 외부 환경으로부터 보호하기 위하여 에폭시 계열의 몰딩 수지(미도시)로 밀봉될 수 있다. 몰딩 수지는 고온 고압 하에서 용융되어 액상으로 몰드 금형(미도시) 내로 주입되고, 경화되면 반도체 칩(300) 등을 물리적 충격, 습기, 오염 등의 외부 환경으로부터 보호하며, 각 구성요소들의 결합 상태를 안정적으로 유지시킬 수 있다. 이와 같이 몰딩 공정은 몰딩 금형을 이용하므로, 몰딩 금형의 높이에 대응되도록 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 조절할 필요가 있다. 만약 세라믹 기판(100)과 반도체 칩(300) 사이의 높이가 몰딩 금형의 높이에 대응하여 적절하게 조절되지 않으면, EMC(epoxy molding compound)가 몰드 금형 내에 채워지는데 문제가 발생할 수 있다. 만약 세라믹 기판(100)과 반도체 칩(300) 사이의 높이에 대응하여 몰딩 금형 등의 장비들을 교체할 경우 많은 비용이 발생하기 때문에 바람직하지 않다.
따라서, 본 발명의 실시예에 따른 파워모듈은 세라믹 기판(100)의 전극패턴(120)과 반도체 칩(300)의 전극(310,320) 사이에 전도성 스페이서(200)를 배치함으로써 몰딩 금형의 높이에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 용이하게 조절할 수 있다. 일예로, 몰딩 금형의 높이는 3mm 내지 4mm일 수 있고, 전도성 스페이서(200)의 두께는 0.3mm 이상일 수 있다.
만약 전도성 스페이서(200)를 배치하지 않고 세라믹 기판(100)의 전극패턴(120)을 더 높게 형성하여 높이를 조절할 경우, 금속으로 이루어진 전극패턴(120) 전체의 높이를 더 높여야 하므로 비용이 많이 드는 단점이 있다. 반면, 본 발명은 세라믹 기판(100)의 전극패턴(120)에서 반도체 칩(300)의 전극(310,320)이 접합되는 일부분에 전도성 스페이서(200)를 배치하기 때문에 비용 면에서 훨씬 저렴하다. 또한, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이가 전도성 스페이서(200)에 의해 쉽고 다양하게 조절될 수 있기 때문에 생산성을 향상시킬 수 있다.
또한, 전도성 스페이서(200)는 도전체로서 회로를 연결하기 위해서 사용될 수 있다. 즉, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 접합된 상태에서 반도체 칩(300)의 전극(310,320)이 상면에 접합됨으로써, 와이어 없이 반도체 칩(300)의 전극(310,320)을 세라믹 기판(100)의 전극패턴(120)과 전기적으로 연결할 수 있다.
이와 같이, 본 발명은 전도성 스페이서(200)를 이용해 반도체 칩(300)의 전극(310,320)과 세라믹 기판(100)의 전극패턴(120)을 직접적으로 연결하여 와이어 본딩을 생략할 수 있기 때문에 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 변환할 수 있고, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
전도성 스페이서(200)는 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다. 바람직하게는, 전도성 스페이서(200)는 열팽창계수와 열전도도가 우수한 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다.
일예로, 전도성 스페이서(200)는 Cu/CuMo/Cu의 3층 구조일 수 있다. Cu/CuMo/Cu의 3층 구조는 열전도도가 높아 방열에 유리하고 저열팽창계수를 가져 고온에서도 세라믹 기판(100)과 반도체 칩(300) 사이의 간격을 안정적으로 유지할 수 있으며, 세라믹 기판(100)의 전극패턴(120)과 브레이징 접합 시 휨 발생을 최소화할 수 있다.
이러한 전도성 스페이서(200)는 열처리를 통해 열응력, 열변형 등이 사전에 제거된 상태로 구비될 수도 있다. 열응력, 열변형이 사전에 제거되면, 세라믹 기판(100)의 전극패턴(120)과 전도성 스페이서(200)를 브레이징 접합하는 과정에서 열팽창과 열수축에 의해 생성되는 열응력이 완화되어 접합 강도를 향상시킬 수 있다. 또한, 접합 부위가 손상되지 않기 때문에 열 전달 효과가 우수해질 수 있다.
반도체 칩(300)은 적어도 하나가 구비되고, Si 칩, SiC 칩, GaN 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor) 중 어느 하나가 구비될 수 있다.
반도체 칩(300)은 일면에 제1 전극(310) 및 제2 전극(320)이 구비될 수 있다. 제1 전극(310)은 제1 전도성 스페이서(210)의 상면에 접합되고, 제2 전극(320)은 제2 전도성 스페이서(220)의 상면에 접합될 수 있다. 제1 전극(310)은 반도체 칩(300)의 소스(Source) 전극일 수 있고, 제2 전극(320)은 반도체 칩(300)의 게이트(Gate) 전극일 수 있다. 게이트 전극은 낮은 전압을 이용하여 반도체 칩(300)을 온오프(on/off)시키는 전극이고, 소스 전극은 고전류가 들어오고 나가는 전극이다.
도 3은 본 발명의 실시예에 따른 파워모듈에서 제2 전도성 스페이서를 도시한 확대 사시도이고, 도 4는 도 3의 제2 전도성 스페이서를 도시한 단면도이다.
도 3 및 도 4에 도시된 바와 같이, 제2 전도성 스페이서(220)는 상면(221)보다 하면(222)의 면적이 더 크게 형성될 수 있다. 제2 전도성 스페이서(220)는 에칭에 의해 형성될 수 있고, 측면(223)은 식각되어 곡면으로 형성될 수 있다. 이때, 제2 전도성 스페이서(220)의 상면(221)은 반도체 칩(300)의 제2 전극(320)에 대응하는 면적으로 형성되는 것이 바람직하다. 만약 제2 전도성 스페이서(220)의 상면(221)이 제2 전극(320)의 면적보다 좁아지면 접합이 곤란해질 수 있다. 일예로, 제2 전도성 스페이서(220)의 상면(221)은 제2 전극(320)에 대응하여 0.6mmx0.6mm 크기로 형성될 수 있고, 하면은 1.2mmx1.2mm 크기로 형성될 수 있다. 하면(222)의 면적이 좁을 경우 충분한 전기적 특성을 유지할 수 없고, 세라믹 기판(100)의 전극패턴(120)으로부터 박리될 가능성이 있기 때문에 하면(222)은 상면보다 면적이 더 크게 형성되는 것이 바람직하다.
한편, 비록 도시되지는 않았으나, 제1 전도성 스페이서(210)도 제2 전도성 스페이서(220)와 마찬가지로 에칭에 의해 형성될 수 있고, 이로 인해 측면은 식각되어 곡면으로 형성되며, 상면보다 하면의 면적이 더 크게 형성될 수 있다.
이와 같이, 전도성 스페이서(200)는 에칭에 의해 적절한 크기로 가공될 수 있고, 이외에 필요에 따라 기계 가공을 더 진행하는 것도 가능하다.
도 5는 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서 상에 반도체 칩의 전극이 배치되는 상태를 도시한 우측면도이고, 도 6은 본 발명의 실시예에 따른 파워모듈에서 세라믹 기판에 접합된 전도성 스페이서에 반도체 칩의 전극이 접합된 상태를 도시한 우측면도이다.
도 5 및 도 6에 도시된 바와 같이, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 필러층(400)을 매개로 브레이징 접합될 수 있고, 상면이 접합층(500)을 매개로 반도체 칩(300)의 전극(310,320)과 접합될 수 있다.
브레이징 필러층(400)은 세라믹 기판(100)의 전극패턴(120)과 전도성 스페이서(200)의 하면을 브레이징 접합하는 것으로, Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 여기서, Ag와 Cu는 열전도도가 높아 접합력을 높이는 역할과 동시에 세라믹 기판(100)과 전도성 스페이서(200) 간의 열 전달을 용이하게 하여 방열 효율을 높일 수 있다. 또한, Ti는 젖음성이 좋아 Ag와 Cu가 세라믹 기판(100)의 전극패턴(120)에 용이하게 부착되게 할 수 있다.
브레이징 필러층(400)은 다층 구조의 박막으로 형성될 수도 있다. 다층 구조의 박막은 부족한 성능을 보완하여 접합력을 높이기 위한 것이다. 일예로, 브레이징 필러층(400)은 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 2층 구조로 이루어질 수 있다. 또는 브레이징 필러층(400)은 Ti층과, Ti층 상에 형성된 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 3층 구조로 이루어질 수 있다. 이러한 브레이징 필러층(400)은 세라믹 기판(100)의 전극패턴(120)과 전도성 스페이서(200)의 브레이징 접합에 사용된 이후에 다층 구조의 경계가 모호해질 수 있다. 브레이징 접합은 450℃ 이상에서 수행될 수 있다.
접합층(500)은 반도체 칩(300)의 전극(310,320)과 전도성 스페이서(200)의 상면을 접합하기 위한 것으로, 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다. 전도성 스페이서(200)의 상면과 하면을 모두 브레이징 접합하면 2번의 브레이징 공정을 수행해야 하기 때문에 세라믹 기판(100)에 휨이 발생할 수 있다. 따라서, 전도성 스페이서(200)의 상면은 솔더 또는 은 페이스트를 포함하는 접합층(500)에 의해 반도체 칩(300)의 전극(310,320)과 접합되는 것이 바람직하다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
이와 같이, 본 발명의 실시예에 따른 파워모듈(1)은 전도성 스페이서(200)를 통해 와이어 없이 반도체 칩(300)의 전극(310,320)을 세라믹 기판(100)의 전극패턴(120)과 전기적으로 연결할 수 있고, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 쉽고 다양하게 조절할 수 있어 생산성을 향상시킬 수 있다. 또한, 반도체 칩(300)으로부터 발생하는 열이 전도성 스페이서(200)를 통해 세라믹 기판(100)에 전달되어 방열 효율이 높아질 수 있다. 이와 더불어, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 필러층(400)을 매개로 브레이징 접합되고, 상면이 접합층(500)을 매개로 반도체 칩(300)의 전극(310,320)과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
도 7은 본 발명의 실시예에 따른 파워모듈 제조방법을 도시한 흐름도이다.
본 발명의 실시예에 따른 파워모듈 제조방법은 도 7에 도시된 바와 같이, 세라믹 기재(110)의 적어도 일면에 금속으로 이루어진 전극패턴(120)을 형성하여 세라믹 기판(100)을 준비하는 단계(S10)와, 전도성 스페이서(200)를 준비하는 단계(S20)와, 세라믹 기판(100)의 전극패턴(120)에 전도성 스페이서(200)의 하면을 브레이징 접합하는 단계(S30)와, 전도성 스페이서(200)의 상면에 반도체 칩(300)의 전극(310,320)을 접합하는 단계(S40)를 포함할 수 있다.
세라믹 기판(100)을 준비하는 단계(S10)에서, 세라믹 기판(100)은 AMB(Active Metal Brazing) 기판, DBC(Direct Bonded Copper) 기판, TPC(Thick Printing Copper) 기판 중 어느 하나일 수 있다. 여기서, 세라믹 기판(100)은 반도체 칩(300)으로부터 발생하는 열의 방열 효율을 높일 수 있도록 세라믹 기재(110)의 적어도 일면에 금속층의 전극패턴(120)이 형성될 수 있다. 여기서, 세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나일 수 있고, 전극패턴(120)은 알루미늄박 또는 동박이 브레이징 접합되어 반도체 칩(300)을 실장하는 전극패턴 및 구동소자를 실장하는 전극패턴으로 형성될 수 있다.
전도성 스페이서(200)를 준비하는 단계(S20)는, 전도성 스페이서(200)를 에칭하여 측면이 곡면으로 형성되고, 상면보다 하면의 면적이 더 크게 형성된 전도성 스페이서(200)를 준비할 수 있다. 에칭은 포토레지스트를 이용한 습식 에칭 공정을 수행할 수 있다. 습식 에칭 공정은 선택비가 우수하고, 에칭 용액의 농도와 온도를 이용하여 에칭 속도를 쉽게 조절할 수 있다는 장점이 있다.
전도성 스페이서(200)를 준비하는 단계(S20)에서, 전도성 스페이서(200)는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성될 수 있다. 일예로, 전도성 스페이서(200)는 'L'자 형태인 제1 전도성 스페이서(210)와, 블록형의 제2 전도성 스페이서(220)로 구비될 수 있다.
브레이징 접합하는 단계(S30)는, 전도성 스페이서(200)의 가장자리를 세라믹 기판(100)의 전극패턴(120) 가장자리에 인접하도록 배치하는 단계를 포함할 수 있다. 제1 전도성 스페이서(210)는 제1 전극패턴(121)의 'L'자 형태의 가장자리에 인접하도록 배치할 수 있다. 또한, 제2 전도성 스페이서(220)는 제2 전극패턴(122)의 가장자리에 인접하도록 배치할 수 있다. 이때, 제2 전도성 스페이서(220)는 제1 전도성 스페이서(210)와 이격되되, 측면이 제1 전도성 스페이서(210)의 측면과 마주할 수 있다.
브레이징 접합하는 단계(S30)는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 전극패턴(120)의 상면에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층(400)을 배치하는 단계와, 브레이징 필러층(400)을 용융시켜 브레이징하는 단계를 포함할 수 있다.
브레이징 필러층(400)을 배치하는 단계에서, 브레이징 필러층(400)은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
브레이징 필러층(400)을 용융시켜 브레이징하는 단계는, 450℃ 이상에서 수행하고, 브레이징 중에 접합력을 높이고, 보이드(Void)가 발생하지 않도록 상부 중량 또는 가압을 실시할 수 있다.
반도체 칩(300)의 전극(310,320)을 접합하는 단계(S40)는, 솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 전도성 스페이서(200)의 상면에 반도체 칩(300)의 전극(310,320)을 접합할 수 있다. 전도성 스페이서(200)의 상면과 하면을 모두 브레이징 접합하면 2번의 브레이징 공정을 수행해야 하기 때문에 세라믹 기판(100)에 휨이 발생할 수 있다. 따라서, 반도체 칩(300)의 전극(310,320)은 솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 전도성 스페이서(200)의 상면에 접합하는 것이 바람직하다.
솔더링에 사용되는 솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 소결에 사용되는 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
이상에서 살펴본 바와 같이, 본 발명의 파워모듈에 의하면 전도성 스페이서(200)를 통해 와이어 없이 반도체 칩(300)의 전극(310,320)을 세라믹 기판(100)의 전극패턴(120)과 전기적으로 연결할 수 있고, 몰딩 금형에 대응하여 세라믹 기판(100)과 반도체 칩(300) 사이의 높이를 쉽고 다양하게 조절할 수 있어 생산성을 향상시킬 수 있다. 또한, 반도체 칩(300)으로부터 발생하는 열이 전도성 스페이서(200)를 통해 세라믹 기판(100)에 전달되어 방열 효율이 높아질 수 있다. 이와 더불어, 전도성 스페이서(200)는 하면이 세라믹 기판(100)의 전극패턴(120)에 브레이징 필러층(400)을 매개로 브레이징 접합되고, 상면이 접합층(500)을 매개로 반도체 칩(300)의 전극(310,320)과 접합되어 접합 강도가 높고 고온 신뢰성이 우수하다.
이상과 같은 본 발명은 예시된 도면을 참조하여 설명되었지만, 기재된 실시 예들에 한정되는 것이 아니고, 본 발명의 사상 및 범위를 벗어나지 않고 다양하게 수정 및 변형될 수 있음은 이 기술의 분야에서 통상의 지식을 가진 자에게 자명하다. 따라서 그러한 수정 예 또는 변형 예들은 본 발명의 특허청구범위에 속한다 하여야 할 것이며, 본 발명의 권리범위는 첨부된 특허청구범위에 기초하여 해석되어야 할 것이다.
1: 파워모듈 100: 세라믹 기판
110: 세라믹 기판 120: 전극패턴
121: 제1 전극패턴 122: 제2 전극패턴
200: 전도성 스페이서 210: 제1 전도성 스페이서
220: 제2 전도성 스페이서 300: 반도체 칩
310: 제1 전극 320: 제2 전극
400: 브레이징 필러층 500: 접합층

Claims (15)

  1. 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴이 형성된 세라믹 기판;
    하면이 상기 세라믹 기판의 전극패턴에 접합되는 전도성 스페이서;
    상기 전도성 스페이서의 상면에 전극이 접합되는 반도체 칩; 및
    상기 세라믹 기판의 전극패턴과 상기 전도성 스페이서의 하면을 브레이징 접합하는 브레이징 필러층;
    을 구비하는 파워모듈.
  2. 제1항에 있어서,
    상기 전도성 스페이서의 가장자리는 상기 전극패턴의 가장자리에 인접하도록 배치된 파워모듈.
  3. 제1항에 있어서,
    상기 전도성 스페이서는,
    'L'자 형태이고, 상기 전극패턴에서 'L'자 형태의 가장자리에 인접하도록 배치된 제1 전도성 스페이서; 및
    상기 제1 전도성 스페이서와 이격되어 배치되고, 측면이 상기 제1 전도성 스페이서의 측면과 마주하는 제2 전도성 스페이서를 포함하는 파워모듈.
  4. 제1항에 있어서,
    상기 전도성 스페이서는,
    측면이 식각되어 곡면으로 형성되며, 상면보다 하면의 면적이 더 크게 형성된 파워모듈.
  5. 제1항에 있어서,
    상기 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성된 파워모듈.
  6. 제1항에 있어서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈.
  7. 제1항에 있어서,
    상기 반도체 칩의 전극은 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함하는 접합층에 의해 상기 전도성 스페이서의 상면에 접합되는 파워모듈.
  8. 세라믹 기재의 적어도 일면에 금속으로 이루어진 전극패턴을 형성하여 세라믹 기판을 준비하는 단계;
    전도성 스페이서를 준비하는 단계;
    상기 세라믹 기판의 전극패턴에 전도성 스페이서의 하면을 브레이징 접합하는 단계; 및
    상기 전도성 스페이서의 상면에 반도체 칩의 전극을 접합하는 단계;
    를 포함하는 파워모듈 제조방법.
  9. 제8항에 있어서,
    상기 전도성 스페이서를 준비하는 단계는,
    상기 전도성 스페이서를 에칭하여 측면이 곡면으로 형성되고, 상면보다 하면의 면적이 더 크게 형성된 전도성 스페이서를 준비하는 파워모듈 제조방법.
  10. 제8항에 있어서,
    상기 전도성 스페이서를 준비하는 단계에서,
    상기 전도성 스페이서는 Cu, Mo, CuMo 합금 및 CuW 합금 중 적어도 하나로 형성된 파워모듈 제조방법.
  11. 제8항에 있어서,
    상기 브레이징 접합하는 단계는,
    상기 전도성 스페이서의 가장자리를 상기 전극패턴의 가장자리에 인접하도록 배치하는 단계를 포함하는 파워모듈 제조방법.
  12. 제8항에 있어서,
    상기 브레이징 접합하는 단계는,
    페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 상기 전극패턴의 상면에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계; 및
    상기 브레이징 필러층을 용융시켜 브레이징하는 단계를 포함하는 파워모듈 제조방법.
  13. 제12항에 있어서,
    상기 브레이징 필러층을 배치하는 단계에서,
    상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈 제조방법.
  14. 제12항에 있어서,
    상기 브레이징하는 단계는,
    450℃ 이상에서 수행하는 파워모듈 제조방법.
  15. 제8항에 있어서,
    상기 반도체 칩의 전극을 접합하는 단계는,
    솔더링(Soldering) 및 소결(Sintering) 중 어느 하나의 방법으로 상기 전도성 스페이서의 상면에 상기 반도체 칩의 전극을 접합하는 파워모듈 제조방법.
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