KR20230046470A - 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈 - Google Patents
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Abstract
본 발명은 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것으로, 전극 패턴과 일체형인 돌출형 전극을 형성하여 반도체 소자의 전극과 접합 시 전기 전도도를 향상시킬 수 있고, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 안정적으로 변환할 수 있으며, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
Description
본 발명은 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것으로, 더욱 상세하게는 반도체 소자의 전극과 접합되는 돌출형 전극을 구비한 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈에 관한 것이다.
파워모듈은 반도체 소자를 패키지에 모듈화하여 전력의 변환이나 제어용으로 최적화한 반도체 모듈이다.
파워모듈은 베이스 플레이트(Base Plate) 위에 기판이 놓이고, 기판 상에 반도체 소자가 놓이는 구조이다.
기존의 파워모듈에서 반도체 소자는 금(Au), 동(Cu), 알루미늄(Al) 소재의 와이어 본딩(Bond-wire)에 의해 기판과 전기적으로 연결되며, 기판 또한 와이어 본딩에 의해 PCB와 연결되는 구성을 가진다. 즉, 전기적 신호 및 전력 변환을 위한 전력 이동선로가 와이어 본딩에 의해 이루어지는 구조이다.
그런데, 이러한 와이어 본딩 구조에 의하면, 고전력, 고전류의 전기적 에너지로 인하여 단락, 단선이 발생할 가능성이 있어 차량 전체의 잠재적 위험요소가 되고 있고, 반도체 소자에서 발생하는 열을 효과적으로 방열하기가 어렵다.
이상의 배경기술에 기재된 사항은 발명의 배경에 대한 이해를 돕기 위한 것으로서, 공개된 종래 기술이 아닌 사항을 포함할 수 있다.
본 발명은 상술한 문제점을 해결하고자 안출된 것으로서, 본 발명은 전극 패턴과 일체형인 돌출형 전극에 의해 와이어 없이 반도체 소자의 전극과 전기적으로 연결될 수 있고, 방열 효율을 극대화할 수 있는 파워모듈용 세라믹 기판, 그 제조방법 및 이를 구비한 파워모듈을 제공하는 데 그 목적이 있다.
상기한 바와 같은 목적을 달성하기 위한 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조 방법은, 세라믹 기재의 적어도 일면에 전극 층을 접합하는 단계와, 전극 층을 에칭하여 전극 패턴을 형성하는 단계와, 전극 패턴에서 일부 영역을 하프 에칭하여 일부 영역을 제외한 나머지 영역에 돌출형 전극을 형성하는 단계를 포함하고, 돌출형 전극은 반도체 소자의 전극과 접합되도록 배치될 수 있다.
여기서, 돌출형 전극을 형성하는 단계는, 전극 패턴 상에 포토레지스트를 형성하는 단계와, 돌출형 전극 영역에 대응되는 패턴을 가진 마스크를 포토레지스트 상에 배치한 후 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계와, 포토레지스트 패턴을 마스크로 하여 전극 패턴의 일부 영역을 두께 방향으로 하프 에칭하는 단계와, 포토레지스트 패턴을 제거하는 단계를 포함할 수 있다.
한편, 하프 에칭하는 단계에서, 하프 에칭의 깊이는 전극 패턴 두께의 절반일 수 있다.
한편, 포토레지스트를 형성하는 단계는, 전극 패턴 상에 드라이 필름 포토레지스트를 부착할 수 있다.
한편, 전극 층을 접합하는 단계에서, 전극 층은 소둔 열처리되어 열 응력이 제거된 상태일 수 있다.
또한, 전극 층을 접합하는 단계는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 세라믹 기재의 적어도 일면과 전극 층 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계와, 브레이징 필러층을 용융시켜 브레이징 접합하는 단계를 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다.
한편, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판은 복수의 반도체 소자가 실장되는 파워모듈용 세라믹 기판으로서, 세라믹 기재와, 세라믹 기재의 적어도 일면에 형성된 전극 패턴과, 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 돌출형 전극을 포함하고, 돌출형 전극은 반도체 소자의 전극과 접합되도록 배치될 수 있다. 여기서, 돌출형 전극의 두께는 전극 패턴 두께의 절반일 수 있다.
전극 패턴은 세라믹 기재의 상면에 형성된 제1 전극 패턴과, 세라믹 기재의 하면에 형성된 제2 전극 패턴을 포함하며, 돌출형 전극은 제1 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제1 돌출형 전극과, 제2 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제2 돌출형 전극을 포함할 수 있다.
한편, 본 발명은 상기와 같은 파워모듈용 세라믹 기판을 구비하는 파워모듈을 제공할 수 있다. 구체적으로, 세라믹 기재의 적어도 일면에 전극 패턴이 형성된 한 쌍의 세라믹 기판과, 한 쌍의 세라믹 기판 사이에 배치되는 복수의 반도체 소자를 포함하며, 한 쌍의 세라믹 기판 각각은, 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 돌출형 전극을 포함하고, 한 쌍의 세라믹 기판 중 적어도 하나에 구비된 돌출형 전극은 반도체 소자의 전극과 접합될 수 있다. 여기서, 돌출형 전극의 두께는 전극 패턴 두께의 절반일 수 있다.
전극 패턴은 세라믹 기재의 상면에 형성된 제1 전극 패턴과, 세라믹 기재의 하면에 형성된 제2 전극 패턴을 포함하며, 돌출형 전극은 제1 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제1 돌출형 전극과, 제2 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제2 돌출형 전극을 포함할 수 있다.
한편, 한 쌍의 세라믹 기판 각각은, 제1 돌출형 전극과 제2 돌출형 전극 중 어느 하나가 반도체 소자의 전극과 접합될 수 있다. 또한, 한 쌍의 세라믹 기판 각각은, 제1 돌출형 전극과 제2 돌출형 전극 중 적어도 하나가 반도체 소자의 전극에 대응되는 면적으로 형성될 수 있다. 또한, 제1 돌출형 전극의 개수 및 제2 돌출형 전극의 개수는 동일할 수 있다.
본 발명은 전극 패턴과 일체형인 돌출형 전극을 형성하여 반도체 소자의 전극과 접합 시 전기 전도도를 향상시킬 수 있고, 와이어 본딩 시 발생할 수 있는 전기적 위험요소를 제거하면서 정격 전압, 전류를 안정적으로 변환할 수 있으며, 고전력에 사용 시 신뢰성 및 효율성을 높일 수 있다.
또한, 본 발명은 반도체 소자로부터 발생하는 열이 돌출형 전극을 통해 세라믹 기판에 용이하게 전달되어 방열 효율이 높아질 수 있다.
또한, 본 발명은 파워모듈의 소형화를 위해 반도체 소자를 다중, 다량 집속하더라도 반도체 소자에서 발생하는 열이 한 쌍의 세라믹 기판 각각에 형성된 돌출형 전극을 통해 반도체 소자의 양면에서 방열될 수 있기 때문에 방열 특성을 극대화할 수 있다.
도 1은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 사시도이다.
도 2는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 4는 도 3의 파워모듈용 세라믹 기판에 복수의 반도체 소자가 접합된 상태를 도시한 측면도이다.
도 5는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 6은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 7은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 8은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조방법을 도시한 흐름도이다.
도 9는 세라믹 기재에 접합된 전극 층을 에칭하여 형성한 전극 패턴을 도시한 사시도이다.
도 10은 도 9의 A-A'선 단면도이다.
도 11은 돌출형 전극을 형성하는 단계를 도시한 흐름도이다.
도 12는 전극 패턴 상에 포토레지스트를 형성한 상태를 도시한 단면도이다.
도 13은 포토레지스트 상에 마스크를 배치하고 노광하는 상태를 도시한 단면도이다.
도 14는 노광된 포토레지스트를 현상한 상태를 도시한 단면도이다.
도 15는 포토레지스트 패턴이 없는 영역의 전극 패턴을 두께 방향으로 하프 에칭한 상태를 도시한 단면도이다.
도 16은 잔류한 포토레지스트 패턴을 제거한 상태를 도시한 단면도이다.
도 2는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 평면도이다.
도 3은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 4는 도 3의 파워모듈용 세라믹 기판에 복수의 반도체 소자가 접합된 상태를 도시한 측면도이다.
도 5는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 6은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 7은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 8은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조방법을 도시한 흐름도이다.
도 9는 세라믹 기재에 접합된 전극 층을 에칭하여 형성한 전극 패턴을 도시한 사시도이다.
도 10은 도 9의 A-A'선 단면도이다.
도 11은 돌출형 전극을 형성하는 단계를 도시한 흐름도이다.
도 12는 전극 패턴 상에 포토레지스트를 형성한 상태를 도시한 단면도이다.
도 13은 포토레지스트 상에 마스크를 배치하고 노광하는 상태를 도시한 단면도이다.
도 14는 노광된 포토레지스트를 현상한 상태를 도시한 단면도이다.
도 15는 포토레지스트 패턴이 없는 영역의 전극 패턴을 두께 방향으로 하프 에칭한 상태를 도시한 단면도이다.
도 16은 잔류한 포토레지스트 패턴을 제거한 상태를 도시한 단면도이다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이고, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 오히려, 이들 실시예는 본 개시를 더욱 충실하고 완전하게 하고, 본 발명의 사상을 완전하게 전달하기 위하여 제공되는 것이다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위하여 사용되며, 본 발명을 제한하기 위한 것이 아니다. 또한, 본 명세서에서 단수 형태는 문맥상 다른 경우를 분명히 지적하는 것이 아니라면, 복수의 형태를 포함할 수 있다.
실시예의 설명에 있어서, 각 층(막), 영역, 패턴 또는 구조물들이 기판, 각 층(막), 영역, 패드 또는 패턴들의 "위(on)"에 또는 "아래(under)"에 형성되는 것으로 기재되는 경우에 있어, "위(on)"와 "아래(under)"는 "직접(directly)" 또는 "다른 층을 개재하여(indirectly)" 형성되는 것을 모두 포함한다. 또한 각 층의 위 또는 아래에 대한 기준은 도면을 기준으로 하는 것을 원칙으로 한다.
도면은 본 발명의 사상을 이해할 수 있도록 하기 위한 것일 뿐, 도면에 의해서 본 발명의 범위가 제한되는 것으로 해석되지 않아야 한다. 또한 도면에서 상대적인 두께, 길이나 상대적인 크기는 설명의 편의 및 명확성을 위해 과장될 수 있다.
도 1은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 사시도이고, 도 2는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 평면도이며, 도 3은 본 발명의 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이다.
도 1 내지 도 3에 도시된 바에 의하면, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판(100)은 세라믹 기재(110), 전극 패턴(120), 복수의 돌출형 전극(130)을 포함할 수 있고, 복수의 반도체 소자(200)가 실장되어 파워모듈을 구성할 수 있다. 본 발명의 파워모듈은 와이어 본딩을 사용하는 종래의 파워모듈과는 달리 복수의 반도체 소자(200)(도 4 참조)의 전극(미도시)이 세라믹 기판(100)의 복수의 돌출형 전극(130)에 접합됨으로써 와이어 본딩이 생략되어 고전력, 고전류의 전기적 위험요소를 배재할 수 있고, 방열 성능을 향상시킬 수 있다.
세라믹 기재(110)는 알루미나(Al2O3), AlN, SiN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 전극 패턴(120)은 세라믹 기재(110)의 적어도 일면에 접합된 전극 층이 반도체 소자 또는 주변 부품을 실장하기 위한 전극패턴으로 형성될 수 있다. 예컨대, 전극 층은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다.
전극 층은 세라믹 기재(110)의 적어도 일면에 브레이징 접합될 수 있고, 설계된 패턴에 맞게 에칭되어 전극 패턴(120)으로 형성될 수 있다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 실시예는 AMB 기판을 예로 들어 설명하나 DBC(Direct Bonding Copper) 기판, TPC(Thick Printing Copper) 기판을 적용할 수도 있다. 여기서, AMB 기판은 내구성 및 방열 효율면에서 가장 적합하다.
전극층은 세라믹 기재(110)의 적어도 일면에 브레이징 필러층(미도시)을 매개로 브레이징 접합될 수 있다. 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 브레이징 필러층은 다층 구조의 박막으로 형성될 수도 있다. 일례로, 브레이징 필러층은 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 2층 구조로 이루어질 수 있다. 또는 브레이징 필러층은 Ti층과, Ti층 상에 형성된 Ag층과, Ag층 상에 형성된 Cu층을 포함하는 3층 구조로 이루어질 수 있다.
도 3에 도시된 바와 같이 전극 패턴(120)은 세라믹 기재(110)의 상면에 형성된 제1 전극 패턴(121)과, 세라믹 기재(110)의 하면에 형성된 제2 전극 패턴(122)으로 구비될 수 있다.
복수의 돌출형 전극(130)은 전극 패턴(120)에서 하프 에칭된 일부 영역에 의해 돌출될 수 있다. 전극 패턴(120)의 일부 영역이 하프 에칭되는 깊이는 전극 패턴(120) 두께의 절반일 수 있고, 이때 상기 일부 영역을 제외한 나머지 영역인 돌출형 전극(130)의 두께는 전극 패턴(120) 두께의 절반일 수 있다.
돌출형 전극(130)은 반도체 소자(200)의 전극과 접합되도록 배치되어 반도체 소자(200)와 전기적으로 연결될 수 있다. 이러한 돌출형 전극(130)의 면적은 반도체 소자(200)의 전극 면적에 대응하여 크기가 0.5mm 이상일 수 있고, 두께는 0.3mm 이상일 수 있으나, 이에 한정되지는 않는다.
도 4는 도 3의 파워모듈용 세라믹 기판에 복수의 반도체 소자가 접합된 상태를 도시한 측면도이다.
도 4에 도시된 바와 같이, 복수의 돌출형 전극(130) 각각의 일면은 접합층(300)을 매개로 반도체 소자(200)의 전극과 접합될 수 있다. 비록 도시되지는 않았으나, 돌출형 전극(130)은 반도체 소자(200)의 게이트(Gate) 전극, 소스(Source) 전극과 접합될 수 있고, 이로 인해 반도체 소자(200)의 전극과 전기적으로 연결될 수 있다.
복수의 반도체 소자(200)는 Si 칩, SiC 칩, GaN 칩, MOSFET(Metal Oxide Semiconductor Field Effect Transistor), IGBT(Insulated Gate Bipolar Transistor), JFET(Junction Field Effect Transistor), HEMT(High Electric Mobility Transistor), FRD(Fast Recovery Diode) 중 적어도 하나일 수 있다.
일례로, 복수의 돌출형 전극(130) 중 절반은 IGBT 또는 SiC 칩의 전극이 실장될 수 있고, 복수의 돌출형 전극(130) 중 나머지 절반은 FRD 소자가 실장될 수 있다. 또는, 복수의 돌출형 전극(130) 중 나머지 절반은 별도의 소자가 실장되지 않고, 방열 또는 위치 고정용으로 사용될 수도 있다.
접합층(300)은 반도체 소자(200)의 전극과 돌출형 전극(130)의 일면을 접합하기 위한 것으로, 솔더(Solder) 또는 은 페이스트(Ag Paste)를 포함할 수 있다.
솔더는 접합 강도가 높고 고온 신뢰성이 우수한 SnPb계, SnAg계, SnAgCu계, Cu계 솔더 페이스트로 이루어질 수 있다. 은 페이스트는 솔더에 비해 고온 신뢰성이 더 우수하고 열전도도가 높다. 은 페이스트는 열전도도가 높도록 Ag 분말 90~99 중량%와 바인더 1~10 중량%를 포함하는 것이 바람직하다. Ag 분말은 나노입자인 것이 바람직하다. 나노입자의 Ag 분말은 높은 표면적으로 인해 접합밀도가 높고 열전도도가 높다.
이와 같이, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판은 세라믹 기재(110)에 접합된 전극 층이 에칭되어 전극 패턴(120)이 형성되고, 전극 패턴(120)의 일부 영역이 또다시 에칭되어 원하는 두께의 돌출형 전극(130)이 형성될 수 있다. 이러한 돌출형 전극(130)은 전극 패턴(120)과 분리되지 않은 일체형이기 때문에 전기 전도도가 향상되어 저항 특성이 개선될 수 있다. 또한, 별도의 금속 또는 금속 합금으로 이루어진 스페이서를 Soldering, Sintering 등으로 접합할 필요가 없기 때문에 접합 시 접합면에서 발생할 수 있는 공극이 최소화될 수 있다.
또한, 반도체 소자(200)로부터 발생하는 열이 돌출형 전극(130)을 통해 세라믹 기판(100), 세라믹 기판(100)에 결합되는 히트싱크(미도시) 등으로 전달되어 방열 효율이 높아질 수 있다.
도 5는 본 발명의 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 5를 참조하면, 복수의 반도체 소자(200)는 한 쌍의 세라믹 기판(100A,100B) 사이에 배치될 수 있다. 한 쌍의 세라믹 기판(100A,100B) 각각은 세라믹 기재(110), 세라믹 기재(110)의 적어도 일면에 형성된 전극 패턴(120), 전극 패턴(120)에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 돌출형 전극(130)을 포함할 수 있다. 한 쌍의 세라믹 기판(100A,100B) 중 적어도 하나의 돌출형 전극(130)은 반도체 소자(200)의 전극과 접합되어 전기적으로 연결될 수 있다. 일례로, 반도체 소자(200)의 상면에 구비된 전극은 상부 세라믹 기판(100A)에 구비된 돌출형 전극(130)과 접합층(300)을 매개로 접합되어 전기적으로 연결되고, 반도체 소자(200)의 하면에 구비된 전극은 하부 세라믹 기판(100B)에 구비된 돌출형 전극(130)과 접합층(300)을 매개로 접합되어 전기적으로 연결될 수 있다. 또는, 반도체 소자(200)의 전극은 하면에만 구비되어 하부 세라믹 기판(100B)의 돌출형 전극(130)에 접합될 수 있고, 이때 반도체 소자(200)의 상면은 방열을 위해 상부 세라믹 기판(100A)의 돌출형 전극(130)에 접합될 수 있다. 이와 같이, 복수의 반도체 소자(200)의 양면에 한 쌍의 세라믹 기판(100A,100B)이 배치된 양면 냉각형 구조가 적용할 경우, 방열 성능이 더욱더 향상될 수 있다.
이하, 도 6 내지 도 8을 참조하여, 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판에 대해서 설명하기로 한다.
도 6은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판을 도시한 측면도이고, 도 7은 본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판이 복수의 반도체 소자의 양면에 배치된 예를 도시한 측면도이다.
도 6을 참조하면, 파워모듈용 세라믹 기판(100')은 세라믹 기재(110')의 상면에 형성된 제1 전극 패턴(121')과, 세라믹 기재(110')의 하면에 형성된 제2 전극 패턴(122')을 포함할 수 있다. 또한, 세라믹 기판(100')은 제1 전극 패턴(121')에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제1 돌출형 전극(131')과, 제2 전극 패턴(122')에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제2 돌출형 전극(132')을 포함할 수 있다.
본 발명의 다른 실시예에 따른 파워모듈용 세라믹 기판(100')은 도 1 내지 도 5에 도시된 실시예와 비교하여 돌출형 전극(131',132')이 세라믹 기판(100')의 양면에 구비된 것을 특징으로 한다. 파워모듈의 소형화를 위해 전력 반도체 소자를 다중, 다량 집속하면 대량의 열이 발생하게 된다. 따라서, 본 발명의 세라믹 기판(100')의 양면에 구비된 돌출형 전극(131',132')을 통해 양면 방열 구조를 적용하여 방열 특성을 극대화할 수 있다. 전극 패턴(120)과 일체형인 돌출형 전극(131',132')은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있기 때문에 반도체 소자(200)로부터 발생하는 열을 효과적으로 방열시킬 수 있다.
도 7을 참조하면, 복수의 반도체 소자(200')는 상부 세라믹 기판(100A') 및 하부 세라믹 기판(100B') 사이에 배치될 수 있다. 상부 세라믹 기판(100A') 및 하부 세라믹 기판(100B') 각각은 제1 돌출형 전극(131')의 개수 및 제2 돌출형 전극(132')의 개수가 동일하게 구비될 수 있다. 이러한 제1 돌출형 전극(131') 및 제2 돌출형 전극(132') 각각의 배치 형태는 도면에 도시된 형태로 한정되지는 않는다. 예를 들어, 사용 용도에 따라 제1 돌출형 전극(131') 및 제2 돌출형 전극(132') 각각은 세라믹 기재(110')를 기준으로 할 때 서로 어긋난 위치에 배치되거나 서로 마주하는 위치에 배치될 수 있다.
한 쌍의 세라믹 기판(100A',100B') 각각은, 제1 돌출형 전극(131')과 제2 돌출형 전극(132') 중 어느 하나가 반도체 소자(200)의 전극과 접합되어 전기적으로 연결될 수 있다. 또한, 한 쌍의 세라믹 기판(100A',100B') 각각은, 제1 돌출형 전극(131')과 제2 돌출형 전극(132') 중 적어도 하나가 반도체 소자(200')의 전극에 대응되는 면적으로 형성될 수 있다.
일례로, 복수의 반도체 소자(200') 각각은 상부 세라믹 기판(100A')의 제2 돌출형 전극(132')과 하부 세라믹 기판(100B')의 제1 돌출형 전극(131') 사이에 배치될 수 있다. 이때, 반도체 소자(200')의 상면에 구비된 전극은 상부 세라믹 기판(100A')에 구비된 제2 돌출형 전극(132')과 접합층(300')을 매개로 접합되어 전기적으로 연결되고, 반도체 소자(200')의 하면에 구비된 전극은 하부 세라믹 기판(100B')의 제1 돌출형 전극(131')과 접합층(300')을 매개로 접합되어 전기적으로 연결될 수 있다. 또는, 반도체 소자(200')의 전극은 하면에만 구비되어 하부 세라믹 기판(100B')의 제1 돌출형 전극(131')에 접합될 수 있고, 이때 반도체 소자(200')의 상면은 방열을 위해 상부 세라믹 기판(100A')의 제2 돌출형 전극(132')에 접합될 수 있다. 이와 같이, 복수의 반도체 소자(200')의 양면에 한 쌍의 세라믹 기판(100A',100B')이 배치된 양면 냉각형 구조가 적용할 경우, 방열 성능이 더욱더 향상될 수 있다.
이하, 도 8 내지 도 16을 참조하여, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조방법에 대해서 설명하기로 한다.
본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조방법은, 도 8에 도시된 바와 같이 세라믹 기재(110)의 적어도 일면에 전극 층을 접합하는 단계(S10)와, 전극 층을 에칭하여 전극 패턴(120)을 형성하는 단계(S20)와, 전극 패턴(120)에서 일부 영역을 하프 에칭하여 일부 영역을 제외한 나머지 영역에 돌출형 전극(130)을 형성하는 단계(S30)를 포함할 수 있다.
전극 층을 접합하는 단계(S10)는, 세라믹 기재(Ceramic substrate)(110)의 적어도 일면에 금속으로 이루어진 전극 층을 AMB(Active Metal Brazing) 공정에 의해 접합할 수 있다. 세라믹 기재(110)는 알루미나(Al2O3), ZTA, AlN, Si3N4 중 어느 하나인 것을 일 예로 할 수 있다. 금속으로 이루어진 전극 층은 780℃~1100℃로 소성되어 세라믹 기재(110)의 상하면에 브레이징 접합될 수 있다. 이러한 기판을 AMB(Active Metal Brazing) 기판이라 한다. 일례로, 세라믹 기재(110)의 두께는 0.32t일 수 있고, 전극 층의 두께는 최소 0.3mm 이상일 수 있다.
전극 층을 접합하는 단계(S10)에서, 전극 층은 Cu, Al 등의 기타 전극재료나 금속합금일 수 있다. 일례로, 전극 층은 Cu, Al, AlSiC, CuMo, CuW, Cu/CuMo/Cu, Cu/Mo/Cu 및 Cu/W/Cu 중 적어도 하나 또는 이들의 복합소재로 이루어질 수 있다.
또한, 전극 층은 소둔 열처리되어 열응력이 제거된 상태일 수 있다. 전극 층은 후속 에칭 가공으로 돌출형 전극을 형성하기 위한 두께만큼 더 두껍게 구비되기 때문에 세라믹 기재(110)에 브레이징 접합되는 과정에서 열응력에 의해 휨과 같은 문제가 발생할 수 있다. 전극 층이 세라믹 기재(110)에 브레이징 접합되기 이전에 소둔 열처리를 통해 열응력, 열변형 등이 사전에 제거되면, 브레이징 접합 과정에서 열팽창과 열수축에 의해 생성되는 열응력이 완화될 수 있다. 또한, 전극 층의 휨 발생이 최소화되어 접합 부위가 손상되지 않으며, 후속 에칭 가공이 원활하게 수행될 수 있다. 소둔 열처리의 온도, 시간 등은 전극 층 재료 등에 따라 적절하게 조절될 수 있다.
전극 층을 접합하는 단계(S10)는, 페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 세라믹 기재의 적어도 일면과 전극 층 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계와, 브레이징 필러층을 용융시켜 브레이징 접합하는 단계를 포함할 수 있다.
브레이징 필러층을 배치하는 단계에서, 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어질 수 있다. 브레이징 필러층을 용융시켜 브레이징 접합하는 단계는, 450℃ 이상에서 수행할 수 있다.
전극 패턴(120)을 형성하는 단계(S20)는, 도 9 및 도 10에 도시된 바와 같이 세라믹 기재(110)의 적어도 일면에 접합된 전극 층을 설계된 패턴에 맞게 에칭하여 전극 패턴(120)으로 형성할 수 있다. 예컨데, 전극 층은 포토리소그래피(photolithography) 공정에 의해 반도체 소자 또는 주변 부품이 실장될 수 있는 전극 패턴(120)으로 형성될 수 있다. 전극 패턴(120)은 세라믹 기재(110)의 상면에 형성된 제1 전극 패턴(121)과, 세라믹 기재(110)의 하면에 형성된 제2 전극 패턴(122)으로 구비될 수 있다. 일례로, 제1 전극 패턴(121)의 두께(t)는 0.6t일 수 있고, 제2 전극 패턴(122)의 두께는 0.5t일 수 있다.
한편, 돌출형 전극(130)을 형성하는 단계(S30)에서, 돌출형 전극(130)은 포토리소그래피 공정에 의해 전극 패턴(120)의 일부 영역을 하프 에칭하여 형성할 수 있다. 여기서, 돌출형 전극(130)은 반도체 소자(200)의 전극과 접합되도록 배치될 수 있다.
도 11에 도시된 바와 같이, 돌출형 전극(130)을 형성하는 단계(S30)는, 전극 패턴(120) 상에 포토레지스트(10)를 형성하는 단계(S31)와, 돌출형 전극(130) 영역에 대응되는 패턴을 가진 마스크(20)를 포토레지스트(10) 상에 배치한 후 노광 및 현상하여 포토레지스트 패턴(11)을 형성하는 단계(S32)와, 포토레지스트 패턴(11)을 마스크로 하여 전극 패턴(120)의 일부 영역을 두께 방향으로 하프 에칭하는 단계(S33)와, 포토레지스트 패턴(11)을 제거하는 단계(S34)를 포함할 수 있다.
포토레지스트(10)를 형성하는 단계(S31)에서, 도 12에 도시된 바와 같이 포토레지스트(10)는 전극 패턴(120) 상에 소정의 두께로 형성할 수 있다. 여기서, 포토레지스트(10)는 전극 패턴(120) 상에 드라이 필름 포토레지스트를 부착하여 형성할 수 있다.
포토레지스트 패턴(11)을 형성하는 단계(S32)는, 돌출형 전극(130) 영역에 대응되는 패턴을 가지는 마스크(20)를 포토레지스트(10) 상에 배치한 후 UV(Ultra violet) 등의 광원을 조사하는 단계를 포함할 수 있다. 도 13에 도시된 바와 같이, 마스크(20)를 통해 광원을 조사하면, 마스크(20)에 형성된 패턴이 포토레지스트(10)에 전사될 수 있다. 여기서, 광원에 의하여 노광되는 부분만 현상되는 타입이 포지티브(Positive) 방식이고, 노광되지 않는 부분만 현상되는 타입이 네가티브(Negative) 방식이다. 본 발명은 포지티브 방식의 포토레지스트(10)가 사용된 예를 설명하고 있으나, 네가티브 방식도 사용될 수 있다.
포토레지스트 패턴(11)을 형성하는 단계(S32)는, 노광된 포토레지스트(10)를 현상하는 단계를 포함할 수 있다. 노광된 포토레지스트(10)를 현상하면, 도 14에 도시된 바와 같이 마스크(20) 패턴에 대응되는 영역의 포토레지스트만 잔류하여 포토레지스트 패턴(11)이 형성될 수 있다.
하프 에칭하는 단계(S33)는, 도 15에 도시된 바와 같이 건식 식각(Dry Etching) 또는 습식 식각(Wet Etching) 등의 공정에 의하여 포토레지스트 패턴(11)이 없는 전극 패턴(120)의 일부 영역을 두께 방향으로 하프 에칭할 수 있다. 여기서, 하프 에칭의 깊이는 전극 패턴(120) 두께의 절반(t/2)일 수 있다. 이와 같이 포토레지스트 패턴(11)을 마스크로 하여 포토레지스트 패턴(11)이 없는 영역의 전극 패턴(120)을 두께의 절반만큼 하프 에칭할 경우, 포토레지스트 패턴(11)이 남아있는 영역의 전극 패턴(120)은 하프 에칭된 주변 영역보다 더 돌출될 수 있다. 일례로, 전극 패턴(120)의 두께가 0.6t일 경우, 포토레지스트 패턴(11)이 없는 영역의 전극 패턴(120)은 0.3t만큼 두께 방향으로 하프 에칭될 수 있고, 포토레지스트 패턴(11)이 남아 있는 영역의 전극 패턴(120)은 하프 에칭된 영역보다 0.3t만큼 더 돌출될 수 있다.
포토레지스트 패턴(11)을 제거하는 단계(S34)는, 도 16에 도시된 바와 같이 돌출형 전극(130) 영역 상에 잔류한 포토레지스트 패턴(11)을 제거하여 최종적으로 돌출형 전극(130)을 형성할 수 있다.
이와 같이, 본 발명의 실시예에 따른 파워모듈용 세라믹 기판의 제조 방법은 세라믹 기재(110)에 접합된 전극 층을 에칭하여 전극 패턴(120)을 형성하고, 전극 패턴(120)의 일부 영역을 또다시 에칭하여 원하는 두께의 돌출형 전극(130)을 형성할 수 있다. 이와 같이, 돌출형 전극(130)은 전극 패턴(120)과 일체형이기 때문에 전기 전도도가 향상되어 저항 특성이 개선될 수 있다. 또한, 별도의 금속 또는 금속 합금으로 이루어진 스페이서를 Soldering, Sintering 등으로 접합할 필요가 없기 때문에 접합 시 접합면에서 발생할 수 있는 공극이 최소화될 수 있다.
또한, 반도체 소자(200)로부터 발생하는 열이 돌출형 전극(130)을 통해 세라믹 기판(100), 세라믹 기판(100)에 결합되는 히트싱크(미도시) 등으로 전달되어 방열 효율이 높아질 수 있다.
이상의 설명은 본 발명의 기술 사상을 예시적으로 설명한 것에 불과한 것으로서, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 따라서, 본 발명에 개시된 실시예들은 본 발명의 기술 사상을 한정하기 위한 것이 아니라 설명하기 위한 것이고, 이러한 실시예에 의하여 본 발명의 기술 사상의 범위가 한정되는 것은 아니다. 본 발명의 보호 범위는 아래의 청구범위에 의하여 해석되어야 하며, 그와 동등한 범위 내에 있는 모든 기술 사상은 본 발명의 권리범위에 포함되는 것으로 해석되어야 할 것이다.
10: 포토레지스트
11: 포토레지스트 패턴
20: 마스크 100,100': 세라믹 기판
110,110': 세라믹 기재 120,120': 전극 패턴
121,121': 제1 전극 패턴 122,122': 제2 전극 패턴
130: 돌출형 전극 131': 제1 돌출형 전극
132': 제2 돌출형 전극 200,200': 반도체 소자
300,300': 접합층
20: 마스크 100,100': 세라믹 기판
110,110': 세라믹 기재 120,120': 전극 패턴
121,121': 제1 전극 패턴 122,122': 제2 전극 패턴
130: 돌출형 전극 131': 제1 돌출형 전극
132': 제2 돌출형 전극 200,200': 반도체 소자
300,300': 접합층
Claims (16)
- 세라믹 기재의 적어도 일면에 전극 층을 접합하는 단계;
상기 전극 층을 에칭하여 전극 패턴을 형성하는 단계; 및
상기 전극 패턴에서 일부 영역을 하프 에칭하여 상기 일부 영역을 제외한 나머지 영역에 돌출형 전극을 형성하는 단계를 포함하고,
상기 돌출형 전극은 반도체 소자의 전극과 접합되도록 배치되는 파워모듈용 세라믹 기판의 제조 방법. - 제1항에 있어서,
상기 돌출형 전극을 형성하는 단계는,
상기 전극 패턴 상에 포토레지스트를 형성하는 단계;
상기 돌출형 전극 영역에 대응되는 패턴을 가진 마스크를 상기 포토레지스트 상에 배치한 후 노광 및 현상하여 포토레지스트 패턴을 형성하는 단계;
상기 포토레지스트 패턴을 마스크로 하여 상기 전극 패턴의 일부 영역을 두께 방향으로 하프 에칭하는 단계; 및
상기 포토레지스트 패턴을 제거하는 단계;
를 포함하는 파워모듈용 세라믹 기판의 제조 방법. - 제2항에 있어서,
상기 하프 에칭하는 단계에서,
하프 에칭의 깊이는 상기 전극 패턴 두께의 절반인 파워모듈용 세라믹 기판의 제조 방법. - 제2항에 있어서,
상기 포토레지스트를 형성하는 단계는,
상기 전극 패턴 상에 드라이 필름 포토레지스트를 부착하는 파워모듈용 세라믹 기판의 제조 방법. - 제1항에 있어서,
상기 전극 층을 접합하는 단계에서,
상기 전극 층은 소둔 열처리되어 열 응력이 제거된 파워모듈용 세라믹 기판의 제조 방법. - 제1항에 있어서,
상기 전극 층을 접합하는 단계는,
페이스트 도포, 포일(foil) 부착, P-filler 중 어느 하나의 방법으로 상기 세라믹 기재의 적어도 일면과 상기 전극 층 사이에 5㎛ 이상 100㎛ 이하의 두께를 갖는 브레이징 필러층을 배치하는 단계; 및
상기 브레이징 필러층을 용융시켜 브레이징 접합하는 단계를 포함하는 파워모듈용 세라믹 기판의 제조방법. - 제6항에 있어서,
상기 브레이징 필러층을 배치하는 단계에서,
상기 브레이징 필러층은 Ag, Cu, AgCu 및 AgCuTi 중 적어도 하나를 포함하는 재료로 이루어지는 파워모듈용 세라믹 기판의 제조방법. - 복수의 반도체 소자가 실장되는 파워모듈용 세라믹 기판으로서,
세라믹 기재;
상기 세라믹 기재의 적어도 일면에 형성된 전극 패턴; 및
상기 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 돌출형 전극을 포함하고,
상기 돌출형 전극은 상기 반도체 소자의 전극과 접합되도록 배치되는 파워모듈용 세라믹 기판. - 제8항에 있어서,
상기 돌출형 전극의 두께는 상기 전극 패턴 두께의 절반인 파워모듈용 세라믹 기판. - 제8항에 있어서,
상기 전극 패턴은,
상기 세라믹 기재의 상면에 형성된 제1 전극 패턴과, 상기 세라믹 기재의 하면에 형성된 제2 전극 패턴을 포함하며,
상기 돌출형 전극은,
상기 제1 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제1 돌출형 전극과, 상기 제2 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제2 돌출형 전극을 포함하는 파워모듈용 세라믹 기판. - 세라믹 기재의 적어도 일면에 전극 패턴이 형성된 한 쌍의 세라믹 기판; 및
상기 한 쌍의 세라믹 기판 사이에 배치되는 복수의 반도체 소자를 포함하며,
상기 한 쌍의 세라믹 기판 각각은,
상기 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 돌출형 전극을 포함하고,
상기 한 쌍의 세라믹 기판 중 적어도 하나에 구비된 돌출형 전극은 상기 반도체 소자의 전극과 접합되는 파워모듈. - 제11항에 있어서,
상기 돌출형 전극의 두께는 상기 전극 패턴 두께의 절반인 파워모듈. - 제11항에 있어서,
상기 전극 패턴은,
상기 세라믹 기재의 상면에 형성된 제1 전극 패턴과, 상기 세라믹 기재의 하면에 형성된 제2 전극 패턴을 포함하며,
상기 돌출형 전극은,
상기 제1 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제1 돌출형 전극과, 상기 제2 전극 패턴에서 하프 에칭된 일부 영역에 의해 돌출된 복수의 제2 돌출형 전극을 포함하는 파워모듈. - 제13항에 있어서,
상기 한 쌍의 세라믹 기판 각각은,
상기 제1 돌출형 전극과 상기 제2 돌출형 전극 중 어느 하나가 상기 반도체 소자의 전극과 접합되는 파워모듈. - 제13항에 있어서,
상기 한 쌍의 세라믹 기판 각각은,
상기 제1 돌출형 전극과 상기 제2 돌출형 전극 중 적어도 하나가 상기 반도체 소자의 전극에 대응되는 면적으로 형성된 파워모듈. - 제13항에 있어서,
상기 제1 돌출형 전극의 개수 및 상기 제2 돌출형 전극의 개수는 동일한 파워모듈.
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