WO2022202015A1 - 半導体装置、半導体装置製造方法 - Google Patents

半導体装置、半導体装置製造方法 Download PDF

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wiring
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rewiring layer
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吉明 柳川
卓志 重歳
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Definitions

  • the present technology relates to a semiconductor device having a rewiring layer and a semiconductor device manufacturing method.
  • RDL redistribution layer
  • Patent Document 1 discloses a technique for reducing the capacitance by providing a gap between wirings.
  • This technology was created in view of such problems, and aims to reliably form gaps between wiring.
  • a semiconductor device includes a semiconductor substrate, a wiring layer having electrode pads and formed on a first surface of the semiconductor substrate, and wiring electrically connected to the electrode pads through vias.
  • a rewiring layer formed on a second surface opposite to the first surface of the semiconductor substrate; a protective film formed on a surface of the rewiring layer opposite to the semiconductor substrate; a partition formed of a material and arranged between the wirings in the rewiring layer, wherein the partitions and the gaps are alternately formed between the wirings in the direction in which the wirings extend. Thereby, a gap is formed by the two wirings and the two partitions.
  • a wiring layer having electrode pads is formed on a first surface, and a rewiring layer having wiring electrically connected to the electrode pads through vias is formed on the first surface.
  • partitions and gaps are alternately formed between the wirings in the rewiring layer in the direction in which the wirings extend.
  • FIG. 1 is a cross-sectional view showing an example of a semiconductor device
  • FIG. FIG. 3 is a diagram showing an example of a rewiring layer together with FIG. 3, and this diagram is a plan view of the back side.
  • FIG. 4 is a cross-sectional view of an example of a rewiring layer;
  • FIG. 4 is a plan view of the rear surface side showing a state in which a partition portion and a gap are formed between wirings of parallel wirings;
  • FIG. 5 is a cross-sectional view taken along line BB of FIG. 4;
  • FIG. 5 is a cross-sectional view taken along line CC of FIG. 4; It is sectional drawing which expands and shows parallel wiring, a partition part, and a space
  • FIG. 4 is a cross-sectional view showing a state in which a rewiring layer is formed;
  • FIG. 4 is a cross-sectional view showing a state in which a recessed groove is formed;
  • FIG. 4 is a cross-sectional view showing a state in which an insulating film is formed;
  • FIG. 4 is a cross-sectional view showing a state in which parallel wirings are exposed by CMP processing;
  • FIG. 4 is a plan view of the back side showing a state in which a resist is applied;
  • FIG. 13 is a cross-sectional view taken along line DD of FIG. 12;
  • FIG. 4 is a plan view of the back side showing a state in which an insulating film is removed;
  • FIG. 15 is a cross-sectional view taken along line EE of FIG.
  • FIG. 14 is a cross-sectional view taken along line FF of FIG. 14;
  • FIG. 4 is a plan view of the back side showing a state where the resist is removed;
  • FIG. 18 is a cross-sectional view taken along line GG of FIG. 17;
  • FIG. 18 is a cross-sectional view taken along line HH of FIG. 17;
  • FIG. 11 is a plan view of the back side showing a state in which a resist is applied in the first modified example;
  • FIG. 21 is a cross-sectional view taken along line JJ of FIG. 20;
  • FIG. 11 is a plan view of the rear surface side showing a state in which the insulating film is removed in the first modified example;
  • FIG. 23 is a cross-sectional view taken along line KK of FIG. 22;
  • FIG. 11 is a plan view of the back surface side showing a state in which the resist is removed in the first modified example;
  • FIG. 11 is a plan view of the back side showing a state in which a resist is applied in a second modified example;
  • FIG. 26 is a cross-sectional view taken along line PP of FIG. 25;
  • FIG. 11 is a plan view of the rear surface side showing a state in which the insulating film is removed in the second modified example;
  • FIG. 28 is a cross-sectional view taken along line RR of FIG. 27;
  • FIG. 12 is a plan view of the back surface side showing a state in which the resist is removed in the second modified example;
  • FIG. 11B is a diagram for explaining a third modification, and is a plan view of the back side showing a state in which the arrangement interval of the partitions is changed according to the distance between the wirings.
  • FIG. 12B is a diagram for explaining a fourth modification, and is a plan view of the back side showing a state in which a partition portion is formed between wirings of parallel wirings formed on a non-straight line.
  • FIG. 10 is a cross-sectional view showing a state in which the present technology is applied to a semiconductor device as an image sensor;
  • the semiconductor device 1 is manufactured by, for example, WCSP (Wafer level Chip Size Package) technology.
  • WCSP Wafer level Chip Size Package
  • a cross section of an example of the configuration of a semiconductor device 1 is shown in FIG.
  • the semiconductor device 1 includes a semiconductor substrate 2, a wiring layer 3 laminated on the front surface 2a of the semiconductor substrate 2, an insulating resin film 4 laminated on the back surface 2b of the semiconductor substrate 2, and a redistribution layer (RDL). 5 and a protective film 6 .
  • RDL redistribution layer
  • the semiconductor substrate 2 is, for example, a silicon layer, and is formed with a certain thickness to improve the strength of the semiconductor wafer.
  • Various semiconductor elements EL such as transistors are formed on the surface 2 a of the semiconductor substrate 2 .
  • a through hole 2c is formed at a predetermined position in the semiconductor substrate 2. As shown in FIG.
  • the wiring layer 3 is formed of a plurality of layers covering the surface 2a of the semiconductor substrate 2 on which the transistors are formed.
  • the wiring layer 3 is formed by alternately laminating a first layer 3a made of an insulating material and a second layer 3b having a wiring pattern formed thereon.
  • the simplest structure of the wiring layer 3 is a three-layer structure consisting of two first layers 3a and a second layer 3b formed therebetween.
  • the wiring layer 3 in the example shown in FIG. 1 has a seven-layer structure consisting of four first layers 3a and three second layers 3b.
  • vias (not shown) for electrically connecting the second layers 3b are formed in the stacking direction.
  • the second layer 3b included in the wiring layer 3 is formed with electrode pads 7 for electrical connection with an external device.
  • the electrode pads 7 are formed on the second layer 3b closest to the semiconductor substrate 2 among the three second layers 3b.
  • the wiring layer 3 is formed with a recess 3c that is continuous with the through hole 2c of the semiconductor substrate 2. As shown in FIG. Recess 3c is formed so that at least part of electrode pad 7 is exposed.
  • the through holes 2c and the recesses 3c are holes 8 that are bored in the semiconductor substrate 2 and the wiring layers 3 in the stacking direction.
  • the electrode pads 7 and the hole portions 8 are provided at the same position when viewed from the stacking direction of each layer. That is, the electrode pads 7 are partially exposed on the bottom surface of the hole 8 .
  • the insulating resin film 4 is a layer provided to avoid unnecessary electrical connection between the semiconductor substrate 2 and the rewiring layer 5, and is made of an organic material such as polyimide, silicon, acrylic, epoxy, SOC (Spin-on Carbon), or the like. Membrane.
  • the insulating resin film 4 is formed not only on the back surface 2 b of the semiconductor substrate 2 but also on the inner peripheral surface of the hole 8 .
  • the rewiring layer 5 is formed on the inner peripheral surface of the insulating resin film 4 formed over the inner peripheral surface of the hole 8 and at predetermined positions on the surface of the insulating resin film 4 formed on the surface 2 a of the semiconductor substrate 2 . It is a layer electrically connected to the electrode pad 7 by being formed in the second layer.
  • the portion formed on the inner peripheral surface of the insulating resin film 4 formed over the inner peripheral surface of the hole 8 serves as a through electrode TSV.
  • the rewiring layer 5 formed at a predetermined position on the surface of the insulating resin film 4 is composed of a single wiring 5a, a parallel wiring 5b, a connection pad 5c, and the like.
  • connection pads 5c on which metal bumps 9 such as solder are formed are formed at predetermined positions.
  • the parallel wirings 5b are two or more wirings extending in substantially the same direction with an inter-wiring distance of less than a certain value.
  • the wiring may meander. In order for the semiconductor device 1 to operate at high speed, the inter-wiring capacitance of the parallel wiring 5b becomes a problem.
  • a single wire is one in which there are no other wires arranged in parallel.
  • the rewiring layer 5 is made of titanium (Ti), copper (Cu), tantalum (Ta), nickel (Ni), tungsten (W), or the like.
  • partitions 10 and gaps 11 are alternately formed between the wirings of the parallel wirings 5b.
  • the protective film 6 is a layer formed on the back side of the rewiring layer 5 .
  • the protective film 6 is made of an insulating resin material or the like, and is formed by a spin coating method.
  • FIG. 2 shows the rewiring layer 5 with a dashed line and is a view seen from the back side.
  • FIG. 3 is a longitudinal sectional view taken along line AA in FIG. 2.
  • connection pad 5c As shown in FIG. 2, part of the connection pad 5c is exposed on the back side, but the single wiring 5a and the parallel wiring 5b are covered with the protective film 6 and cannot be visually recognized.
  • a gap 11 is formed between the wirings of the parallel wirings 5b.
  • the gap 11 is formed by preventing the protective film 6 from entering between the wirings of the parallel wirings 5b. Further, the gap 11 is formed by scraping not only between the wirings of the parallel wirings 5b but also the back side of the insulating resin film 4. As shown in FIG. 3,
  • FIG. 4 shows the partition portion 10 forming the gap 11 .
  • FIG. 4 is a diagram in which the protective film 6 formed on the rear surface side of the rewiring layer 5 is not shown. Partitions 10 and gaps 11 are alternately formed between the wirings of the parallel wirings 5b along the direction in which the parallel wirings 5b extend.
  • the material of the partition part 10 may be organic or inorganic.
  • the partition part 10 is made of SiO 2 , SiON, an organic resin material, or the like.
  • FIG. 5 shows a cross-sectional view taken along the line BB in FIG. 4 and a cross-sectional view of a portion where the partition portion 10 is formed.
  • the partition part 10 has a substantially rectangular parallelepiped shape and is arranged on the bottom surface of the groove part 12 between the wirings of the parallel wirings 5b.
  • a gap 11 is formed by forming the partitions 10 at regular intervals in the grooves 12 between the wirings of the parallel wirings 5b.
  • FIG. 6 shows a cross-sectional view taken along the line CC of FIG. 4 and a cross-sectional view of the portion where the void 11 is formed.
  • the gap 11 is formed by preventing the protective film 6 from entering the groove 12 .
  • Inter-wiring capacitance > Inter-wiring capacitance of the parallel wiring 5b will be described.
  • Inter-wiring capacitance Q can be expressed by the following equation (1) using capacitance C and voltage V.
  • the capacitance C can be expressed by the following equation (2) using the dielectric constant ⁇ , the side area S, and the distance d between the wirings.
  • the side area S is the area of the side surface 13 of the parallel wiring 5b.
  • the inter-wiring distance d is the distance between the facing surfaces of the parallel wiring 5b (see FIG. 7).
  • the dielectric constant ⁇ differs depending on the material. Specifically, it can be represented by the following formula (3).
  • ⁇ 0 represents the permittivity of vacuum
  • ⁇ r represents the relative permittivity, which is the ratio of permittivity to vacuum.
  • the protective film 6 enters the groove portion 12 , so that the side surfaces 13 come into contact with the protective film 6 over the entire surface.
  • the dielectric constant ⁇ r of the material forming the protective film 6 is higher than the dielectric constant of vacuum or air. Therefore, since the dielectric constant ⁇ is higher than that of vacuum or air, the electrostatic capacitance C is increased and the inter-wiring capacitance Q is also increased.
  • This effect increases as the contact area between the side surface 13 and the gap 11 increases, that is, as the contact area between the side surface 13 and the partition 10 decreases.
  • FIG. 8 shows a state in which the insulating resin film 4 is formed on the rear surface 2b of the semiconductor substrate 2, and parallel wiring 5b of the rewiring layer 5 is formed on the rear surface side. That is, when the state shown in FIG. 8 is viewed from the back side, the wiring pattern as the rewiring layer 5 is formed on the surface of the insulating resin film 4 . Also, in this example, three parallel wirings 5b are taken as an example.
  • wiring layer 3 formed on the surface 2a of the semiconductor substrate 2 is not shown in each figure after FIG.
  • recessed grooves 4a are formed in the insulating resin film 4 so as to open to the rear surface side and sideways.
  • the concave groove 4a is formed so as to be continuous with the side surface 13 of the parallel wiring 5b. Further, the side surface 13 of the parallel wiring 5b and the concave groove 4a of the insulating resin film 4 are formed as a groove portion 12. As shown in FIG. This process is realized by, for example, an etching process.
  • a film forming process is performed to form an insulating film 14 such as SiO 2 , SiON, or an organic resin material.
  • the insulating film 14 is formed so as to enter the trench 12 between the side surfaces 13 of the parallel wiring 5b.
  • a CMP (Chemical Mechanical Polishing) process is performed on the back side of the insulating film 14 to expose the parallel wiring 5b.
  • the height position of the back side of the insulating film 14 with respect to the semiconductor substrate 2 and the height position of the back side of the parallel wiring 5b with respect to the semiconductor substrate 2 are matched.
  • FIG. 12 shows a plan view from the rear surface side with the resist 15 applied
  • FIG. 13 shows a cross-sectional view taken along line DD of FIG.
  • strip-shaped resists 15 whose longitudinal direction is the direction orthogonal to the parallel wirings 5b are applied at regular intervals along the extending direction of the parallel wirings 5b.
  • FIG. 14 shows a plan view from the back side with the insulating film 14 removed.
  • 15 is a sectional view taken along line EE in FIG. 14, and a sectional view taken along line FF in FIG. 14 is shown in FIG.
  • the insulating film 14 protected by the resist 15 remains as the partition 10 in the trench 12 .
  • the insulating film 14 not protected by the resist 15 is removed to form the void 11 .
  • FIG. 17 is a plan view of the back side of the state after the resist 15 is removed
  • FIG. 18 is a cross-sectional view taken along line GG in FIG. 17
  • FIG. 19 is a cross-sectional view taken along line HH in FIG. show.
  • the partitions 10 are formed in the grooves 12 at regular intervals in the direction in which the parallel wirings 5b extend. Further, as shown in FIGS. 17 and 19 , gaps 11 are formed between the partitions 10 in the grooves 12 .
  • a protective film 6 is formed on the rear surface side of the rewiring layer 5 by spin coating in a state in which the partitions 10 and the gaps 11 are alternately formed in the grooves 12 in the direction in which the parallel wirings 5b extend.
  • the chemical solution enters the groove portion 12 when the flowing direction of the chemical solution forming the protective film 6 and the extending direction of the parallel wiring 5b match. Therefore, a gap may not be formed between the parallel wirings 5b, and the inter-wiring capacitance Q of the parallel wirings 5b cannot be reduced.
  • the partition 10 and the gap 11 are both rectangular parallelepipeds.
  • the gap 11 is not a simple groove but has a rectangular parallelepiped shape, it is difficult for the chemical solution to enter the gap 11 regardless of the flow direction of the chemical solution used in the spin coating method, and as shown in FIG.
  • the air gap 11 can be stably formed at . Thereby, the inter-wiring capacitance Q of the parallel wiring 5b can be reduced.
  • dynamic coating is more advantageous than static coating.
  • dynamic application it is possible to make it difficult for the medicine to enter the void 11, to ensure the state in which the void 11 is formed, and to increase the volume of the void 11 that can be formed. Therefore, the inter-wiring capacitance Q of the parallel wiring 5b can be efficiently reduced.
  • a first modification is an example in which a columnar partition 10A is formed with the thickness direction of the semiconductor substrate 2 being the axial direction in the groove 12 formed between the parallel wirings 5b.
  • the lithography process is performed.
  • circular resists 15A are applied on the rear surface side of the insulating film 14 that has entered the groove 12 and are spaced apart at regular intervals in the direction in which the parallel wirings 5b extend.
  • FIG. 20 shows a plan view of the back side with the resist 15A applied
  • FIG. 21 shows a cross-sectional view taken along line JJ in FIG.
  • FIG. 22 shows a plan view of the back side of the semiconductor device 1A after etching
  • FIG. 23 shows a cross-sectional view taken along line KK of FIG.
  • cylindrical partitions 10A are formed at regular intervals in the direction in which the parallel wirings 5b extend in the groove 12. As shown in FIG. 1
  • FIG. 24 shows a plan view of the back side of the state where the resist 15A is removed. 24 is the same as the previous FIG. 18, and the sectional view along the MM line of FIG. 24 is the same as the previous FIG.
  • a gap 11A is formed between the cylindrical partitions 10A arranged in the groove 12. As shown in FIGS. 24 and 19, a gap 11A is formed between the cylindrical partitions 10A arranged in the groove 12. As shown in FIGS. 24 and 19, a gap 11A is formed between the cylindrical partitions 10A arranged in the groove 12. As shown in FIGS. 24 and 19, a gap 11A is formed between the cylindrical partitions 10A arranged in the groove 12. As shown in FIGS.
  • the cylindrical partition 10A is in contact with the side surface 13 of the parallel wiring 5b. Therefore, since most of the side surface 13 of the parallel wiring 5b is adjacent to the air gap 11A, the inter-wiring capacitance Q can be further reduced.
  • Second modification> is an example in which a cylindrical hole formed in the groove portion 12 is used as the void 11 .
  • the steps up to formation of the resist 15 are the same. 8 to 11 are the same steps, and description thereof will be omitted.
  • the lithography process is performed.
  • the resist 15B is applied to the rear surface of the insulating film 14 that has entered the groove 12 so that the insulating film 14 is removed in a columnar shape at regular intervals in the direction in which the parallel wiring 5b extends.
  • FIG. 25 shows a plan view of the back side of the semiconductor device 1B coated with the resist 15B. Note that the cross-sectional view taken along line NN in FIG. 25 is the same as in FIG. FIG. 26 shows a cross-sectional view taken along line PP of FIG.
  • FIG. 27 shows a plan view of the back side of the semiconductor device 1B after etching. 27 is the same as FIG. 15 above. Also, FIG. 28 shows a cross-sectional view taken along line RR of FIG.
  • cylindrical hole portions 16 are formed at regular intervals in the direction in which the parallel wiring 5b extends in the groove portion 12 .
  • FIG. 29 shows a plan view of the back side of the state where the resist 15B is removed. 29 is the same as the previous FIG. 18, and the TT line of FIG. 29 is the same as the previous FIG.
  • columnar holes 16 are formed as gaps 11B at regular intervals in the grooves 12, and the insulating film 14 remains as partitions 10B in the gaps.
  • the chemical solution may enter the gaps 11A and disappear in the first modification and the like.
  • the opening of the gap 11B is made small, so that the gap 11B can be stably formed.
  • a third modification is an example in which the distance between the partitions 10, that is, the length of the gap 11 in the direction in which the parallel wirings 5b extend is changed according to the length of the distance d between the wirings of the parallel wirings 5b.
  • FIG. 30 is a plan view on the back side. Note that the protective film 6 is not shown in FIG.
  • a first parallel wiring 5b1 with an inter-wiring distance d1 and a second parallel wiring 5b2 with an inter-wiring distance d2 are formed on the back surface side of the insulating resin film 4.
  • FIG. The distance d1 between wires is set shorter than the distance d2 between wires. That is, the first parallel wiring 5b1 is formed as a relatively finer wiring pattern than the second parallel wiring 5b2.
  • the capacitance C of the first parallel wiring 5b1 is larger than that of the second parallel wiring 5b2 because the variable d in the above equation (2) is smaller than that of the second parallel wiring 5b2. Therefore, in order to reduce the capacitance C, the air gap 11 having a small relative dielectric constant ⁇ r and the side surface 13 of the first parallel wiring 5b1 are arranged so that the average relative dielectric constant ⁇ r of the first parallel wiring 5b1 becomes small. so that the contact area of
  • the finer first parallel wiring 5b1 is more fine than the second parallel wiring 5b2. It is preferable to widen the arrangement interval of the partitions 10 .
  • miniaturization of the parallel wirings 5b is synonymous with shortening the distance d between the wirings, so that the liquid agent is less likely to enter the gaps 11.
  • FIG. Therefore, even if the arrangement interval of the partition part 10 is widened in consideration of that amount, the protective film 6 can be formed in a state where the gap 11 is formed without any problem without the liquid agent entering the gap 11. ⁇
  • a fourth modified example is an example in which adjacent partition portions 10 in the groove portion 12 of the parallel wiring 5b are non-parallel. A specific description will be given with reference to FIG.
  • the illustrated parallel wiring 5b is formed in a non-linear shape when viewed as a whole by connecting straight lines extending in different directions.
  • the parallel wirings 5b formed by curved lines and the parallel wirings 5b formed by two or more straight lines are configured such that the partitions 10 formed in the grooves 12 are non-parallel. That is, the partition portion 10 is formed so that the longitudinal direction is perpendicular to the direction in which the adjacent parallel wirings 5b extend.
  • the partitions 10 when the partitions 10 are arranged so as to be spaced apart at a predetermined interval, the partitions 10 may be formed so as to be adjacent to the parallel wiring 5b on the inner circumference side at a predetermined interval, The partition part 10 may be formed so as to be adjacent to the parallel wiring 5b on the outer peripheral side at a predetermined interval.
  • FIG. 32 An image sensor device is shown in FIG. 32 as an example. 32, illustration of the wiring layer 3 formed on the surface 2a side of the semiconductor substrate 2 is omitted.
  • photoelectric conversion elements 17 are provided in a two-dimensional array in the central portion of the semiconductor substrate 2, and an insulating resin film 4 and a protective film 6 are formed on the back side thereof.
  • a photoelectric conversion element 17 is not formed on the outer peripheral portion of the semiconductor substrate 2 , and an insulating resin film 4 , a rewiring layer 5 and a protective film 6 are formed on the back side of the semiconductor substrate 2 .
  • the partitions 10 and the gaps 11 as described above are alternately formed.
  • the rewiring layer 5 by forming the rewiring layer 5, the partition portion 10, and the gap 11 in the portion of the semiconductor substrate 2 where the photoelectric conversion element 17 is not formed, the incidence of light to the photoelectric conversion element 17 is not hindered. , the inter-wiring capacitance Q of the parallel wiring 5b can be reduced.
  • the semiconductor device 1 (1A, 1B) includes the semiconductor substrate 2 and the wiring layer 3 having the electrode pads 7 and formed on the first surface (surface 2a) of the semiconductor substrate 2. and a wiring electrically connected to the electrode pad 7 via a via (through electrode TSV) and formed on the second surface (back surface 2b) opposite to the first surface of the semiconductor substrate 2
  • the protective film 6 can be formed while the gap 11 is secured.
  • the inter-wiring capacitance Q between the two wirings can be reduced.
  • it is effective when forming the protective film 6 using the spin coating method. That is, it is possible to inevitably form the gap 11 between the wirings simply by forming the protective film 6 by the spin coating method as usual. Further, by reducing the inter-wiring capacitance Q, it becomes possible to manufacture the semiconductor device 1 capable of high-speed operation.
  • the insulating material used to form the partitions 10 (10A, 10B) may be any one of SiOx, SiOxNy, and insulating organic resin.
  • x and y are variables representing natural numbers.
  • two wirings two and two wirings (two second parallel wirings 5b2) having a second inter-wiring distance d2 are formed, and the first inter-wiring distance d1 is the second
  • the distance between the partitions 10 arranged between the two wires having the first inter-wiring distance d1 which is shorter than the inter-wiring distance d2 and adjacent to each other in the direction in which the wires extend is equal to the second inter-wiring distance. It may be larger than the interval between the partitions 10 arranged between two wirings of d2 and adjacent to each other in the direction in which the wirings extend.
  • the interval between the partitions 10 (10A, 10B) arranged and adjacent to each other in the direction in which the wiring extends may be increased.
  • the contact area with the partitioning portion 10 is made smaller for the two wirings whose inter-wiring capacitance Q is large due to the short inter-wiring distance d. Therefore, the effect of reducing the inter-wiring capacitance Q can be maintained.
  • the stacking direction of the rewiring layer 5 with respect to the semiconductor substrate 2 is the axial direction of the partition portion 10A. It may be cylindrical in shape. That is, the side surface of the cylindrical partition 10A is in contact with the side surface 13 of the parallel wiring 5b. As a result, the contact area between the wiring and the partition portion 10A is further reduced, and the inter-wiring capacitance Q can be further reduced.
  • the partition portion 10 may have a rectangular parallelepiped shape.
  • the space 11 adjacent to the partition portion 10 is also a rectangular parallelepiped space. Therefore, the area where the wiring (parallel wiring 5b) is adjacent to the air gap 11 is increased, and the inter-wiring capacitance Q can be reduced.
  • the gap 11B of the semiconductor device 1B is the hole 16 formed in the insulating material between the wirings (between the parallel wirings 5b). may As a result, hole-like gaps 11B are formed between the partitions 10B. Therefore, it is possible to reduce the inter-wiring capacitance Q for the two wirings arranged on both sides of the air gap 11B.
  • the insulating resin film 4 is formed between the semiconductor substrate 2 and the rewiring layer 5, and the gap 11 (11A, 11B) may be formed as a space reaching the inside of the insulating resin film 4, that is, as a space including a recess (recess groove 4a) formed in the insulating resin film 4.
  • FIG. Thereby, a gap 11 deeper than the height of the wiring (parallel wiring 5b) is formed. Therefore, since the side surfaces 13 of the two wirings can be reliably placed adjacent to the gap, the inter-wiring capacitance Q can be reliably reduced.
  • ion migration can be reduced.
  • the photoelectric conversion elements 17 that perform photoelectric conversion may be formed in a two-dimensional array on the semiconductor substrate 2 .
  • a gap 11 is formed between the wirings of the rewiring layer 5 in the semiconductor device 1 such as an image sensor. Therefore, the inter-wiring capacitance Q can be reduced, which is suitable for high-speed driving of the image sensor.
  • the method for manufacturing a semiconductor device includes a semiconductor substrate 2, a wiring layer 3 having an electrode pad 7 and formed on a first surface (surface 2a) of the semiconductor substrate 2, and vias (through electrodes TSV). a rewiring layer 5 having a wiring electrically connected to the electrode pad 7 and formed on the second surface (back surface 2b) of the semiconductor substrate 2 opposite to the first surface; A semiconductor device 1 comprising a protective film 6 formed on a surface opposite to a semiconductor substrate 2, and a partition portion 10 formed of an insulating material and arranged between wirings (between parallel wirings 5b) in a rewiring layer 5.
  • partitions 10 and gaps 11 are alternately formed between wirings in the direction in which the wirings extend.
  • the wiring layer 3 having the electrode pads 7 is formed on the first surface (surface 2a) and has wiring electrically connected to the electrode pads 7 via vias (through electrodes TSV).
  • the partition portion 10 and the gap are provided between the wirings in the rewiring layer 5 in the direction in which the wirings extend. 11 are alternately formed.
  • the gaps 11 may be formed by forming the protective film 6 by spin coating.
  • the voids 11 can be easily formed by forming the protective film 6 by flowing the chemical solution on the back side of the rewiring layer 5 by spin coating.
  • the present technology can also adopt the following configuration.
  • an insulating resin film is formed between the semiconductor substrate and the rewiring layer;
  • a wiring layer having electrode pads is formed on the first surface, and a rewiring layer having wirings electrically connected to the electrode pads through vias is formed on the second surface opposite to the first surface.
  • a method of manufacturing a semiconductor device comprising: forming partitions and gaps alternately between wirings in the rewiring layer in a direction in which the wirings extend in a semiconductor substrate formed on the semiconductor substrate.
  • (11) The method for manufacturing a semiconductor device according to (10) above, wherein the gap is formed by forming a protective film by a spin coating method.

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Abstract

半導体装置は、半導体基板と、電極パッドを有し前記半導体基板における第１の面に形成された配線層と、ビアを介して前記電極パッドと電気的に接続された配線を有し前記半導体基板における前記第１の面とは反対の第２の面側に形成された再配線層と、前記再配線層における前記半導体基板と反対側の面に形成された保護膜と、絶縁材料で形成され前記再配線層における配線間に配置される仕切り部と、を備え、前記配線間において該配線が延びる方向に前記仕切り部と空隙が交互に形成されたものである。

Description

半導体装置、半導体装置製造方法
　本技術は、再配線層を備えた半導体装置及び半導体装置製造方法に関する。
　配線層に形成された電極パッドと外部装置との電気的接続を行うために再配線層（ＲＤＬ：Redistribution Layer）が形成されている半導体装置がある。
　半導体装置の高速動作のために再配線層に形成される配線の微細化が進んできている。
　配線同士の距離が縮まると配線間容量が増加してしまい、高速動作の妨げとなってしまう。
　このような問題を鑑み、下記特許文献１においては、配線間に空隙を設けることで静電容量の低減を図る技術が開示されている。
特開平０７－３３５７４７号公報
　ところでスピンコート法は半導体ウエハの中央に薬液を滴下し、半導体ウエハの遠心力で薬液が略均等に半導体ウエハ一面に塗布されるものである。そのため、薬液は半導体ウエハの中心から放射状に広がることとなる。
　この場合には、配線が延びる方向と薬液の流れる方向が直交している場合には空隙が作られやすいものの、配線が延びる方向と薬液の流れる方向が略平行とされている場合には空隙が確実に作られるとは言い難い。
　本技術はこのような問題に鑑みて為されたものであり、配線間に確実に空隙が形成することを目的とする。
　本技術に係る半導体装置は、半導体基板と、電極パッドを有し前記半導体基板における第１の面に形成された配線層と、ビアを介して前記電極パッドと電気的に接続された配線を有し前記半導体基板における前記第１の面とは反対の第２の面側に形成された再配線層と、前記再配線層における前記半導体基板と反対側の面に形成された保護膜と、絶縁材料で形成され前記再配線層における配線間に配置される仕切り部と、を備え、前記配線間において該配線が延びる方向に前記仕切り部と空隙が交互に形成されたものである。
　これにより、二本の配線と二つの仕切り部によって空隙が形成される。
　本技術に係る半導体装置製造方法は、電極パッドを有した配線層が第１の面に形成されビアを介して前記電極パッドと電気的に接続された配線を有する再配線層が前記第１の面とは反対の第２の面側に形成された半導体基板において、前記再配線層における配線間において該配線が延びる方向に仕切り部と空隙とを交互に形成するものである。
半導体装置の一例を示す断面図である。 図３と共に再配線層の一例を示す図であり本図は裏面側の平面図である。 再配線層の一例についての断面図である。 併走配線の配線間に仕切り部と空隙が形成された状態を示す裏面側の平面図である。 図４のＢ－Ｂ線における断面図である。 図４のＣ－Ｃ線における断面図である。 併走配線と仕切り部と空隙を拡大して示す断面図である。 再配線層が形成された状態を示す断面図である。 凹部溝が形成された状態を示す断面図である。 絶縁膜が成膜された状態を示す断面図である。 ＣＭＰ処理によって併走配線が露出された状態を示す断面図である。 レジストが塗布された状態を示す裏面側の平面図である。 図１２のＤ－Ｄ線における断面図である。 絶縁膜が除去された状態を示す裏面側の平面図である。 図１４のＥ－Ｅ線における断面図である。 図１４のＦ－Ｆ線における断面図である。 レジストが除去された状態を示す裏面側の平面図である。 図１７のＧ－Ｇ線における断面図である。 図１７のＨ－Ｈ線における断面図である。 第１の変形例においてレジストが塗布された状態を示す裏面側の平面図である。 図２０のＪ－Ｊ線における断面図である。 第１の変形例において絶縁膜が除去された状態を示す裏面側の平面図である。 図２２のＫ－Ｋ線における断面図である。 第１の変形例においてレジストが除去された状態を示す裏面側の平面図である。 第２の変形例においてレジストが塗布された状態を示す裏面側の平面図である。 図２５のＰ－Ｐ線における断面図である。 第２の変形例において絶縁膜が除去された状態を示す裏面側の平面図である。 図２７のＲ－Ｒ線における断面図である。 第２の変形例においてレジストが除去された状態を示す裏面側の平面図である。 第３の変形例を説明するための図であり、配線間距離に応じて仕切り部の配置間隔を変えた状態を示す裏面側の平面図である。 第４の変形例を説明するための図であり、非直線上に形成された併走配線の配線間に仕切り部を形成した状態を示す裏面側の平面図である。 本技術をイメージセンサとしての半導体装置に適用した状態を示す断面図である。
　以下、添付図面を参照し、本技術に係る実施の形態を次の順序で説明する。
＜１．半導体装置の構成＞
＜２．配線間容量＞
＜３．製造方法＞
＜４．変形例＞
＜４－１．第１の変形例＞
＜４－２．第２の変形例＞
＜４－３．第３の変形例＞
＜４－４．第４の変形例＞
＜４－５．その他の変形例＞
＜５．まとめ＞
＜６．本技術＞
＜１．半導体装置の構成＞
　本技術における半導体装置１は、例えば、ＷＣＳＰ（Wafer level Chip Size Package）技術によって製造される。半導体装置１の構成の一例について断面を図１に示す。
　半導体装置１は、半導体基板２と、半導体基板２の表面２ａに積層される配線層３と、半導体基板２の裏面２ｂにおいて積層される絶縁樹脂膜４と、再配線層（ＲＤＬ：Redistribution Layer）５と、保護膜６とを備えている。
　なお、以降に示す各断面図においては、符号を正しい向きで見たときにおける図の下方を表面側とし図の上方を裏面側として記載する。
　半導体基板２は、例えばシリコン層とされ、ある程度の厚みに形成されることにより半導体ウエハの強度向上が図られている。
　半導体基板２の表面２ａにはトランジスタなどの種々の半導体素子ＥＬが形成されている。また、半導体基板２には所定の位置に貫通孔２ｃが形成されている。
　配線層３は、トランジスタが形成された半導体基板２の表面２ａを覆う複数の層によって形成されている。配線層３は、絶縁材料で形成された第１層３ａと配線パターンが形成された第２層３ｂが交互に積層されることにより成る。配線層３の最も単純な構造としては、二つの第１層３ａとその間に形成された第２層３ｂから成る３層構造とされている。
　図１に示す例における配線層３は、四つの第１層３ａと三つの第２層３ｂから成る７層構造とされている。
　配線層３には、第２層３ｂ同士を電気的に接続するビア（不図示）が積層方向に形成されている。
　配線層３が備える第２層３ｂには、外部装置と電気的に接続されるための電極パッド７が形成されている。図１に示す例では、３層の第２層３ｂのうち最も半導体基板２に近い第２層３ｂに電極パッド７が形成されている。
　配線層３には半導体基板２の貫通孔２ｃに連続した凹部３ｃが形成されている。凹部３ｃは、電極パッド７の少なくとも一部が露出するように形成されている。
　貫通孔２ｃと凹部３ｃは、半導体基板２と配線層３に対して積層方向に穿たれた孔部８とされている。
　電極パッド７と孔部８は各層の積層方向から見たときに一致する位置に設けられている。即ち、電極パッド７は孔部８の底面において一部が露出された状態とされている。
　絶縁樹脂膜４は、半導体基板２と再配線層５の間の不要な電気的接続を避けるために設けられる層であり、ポリイミド、シリコン、アクリル、エポキシ、ＳＯＣ（Spin-on Carbon）などの有機膜とされる。
　絶縁樹脂膜４は、半導体基板２の裏面２ｂだけでなく孔部８の内周面に亘って形成されている。
　再配線層５は、孔部８の内周面に亘って形成された絶縁樹脂膜４の内周面、及び、半導体基板２の表面２ａに形成された絶縁樹脂膜４の表面の所定の位置に形成されることにより、電極パッド７と電気的に接続された層である。
　再配線層５において、孔部８の内周面に亘って形成された絶縁樹脂膜４の内周面に形成された部分は、貫通電極ＴＳＶとされている。
　絶縁樹脂膜４の表面の所定の位置に形成された再配線層５は、単配線５ａ、並走配線５ｂ、接続パッド５ｃなどとされている。図１に示す例では、例えば半田等の金属バンプ９が形成される接続パッド５ｃが所定の位置に形成されている。
　並走配線５ｂは、一定未満の配線間距離で略同方向に延びる二本以上の配線であり、例えば、平行に延びる二本の配線であってもよいし、一方の配線が直線に延び他方の配線が蛇行しているようなものであってもよい。
　半導体装置１が高速動作するためには、並走配線５ｂの配線間容量が問題となる。
　単配線は、平行に配された他の配線が存在しないものである。
　再配線層５は、チタン（Ｔｉ）、銅（Ｃｕ）、タンタル（Ｔａ）、ニッケル（Ｎｉ）、タングステン（Ｗ）などによって形成される。
　なお、詳しくは後述するが、並走配線５ｂの配線間には仕切り部１０と空隙１１が交互に形成されている。
　保護膜６は、再配線層５の裏面側に形成される層である。保護膜６は、絶縁性の樹脂材料などとされ、スピンコート法によって形成される。
　図２及び図３に再配線層５の一例を示す。図２は、再配線層５を破線で示すものであり、裏面側から見た図である。図３は、図２におけるＡ－Ａ線における縦断面図である。
　図２に示すように、接続パッド５ｃの一部は裏面側に露出されているが、単配線５ａや並走配線５ｂは保護膜６に覆われており視認することができない。
　図３に示すように、並走配線５ｂの配線間には空隙１１が形成されている。空隙１１は並走配線５ｂの配線間に保護膜６が入り込まないようにすることで形成される。
　また、空隙１１は、並走配線５ｂの配線間だけでなく絶縁樹脂膜４の裏面側まで削られることにより形成されている。
　このように並走配線５ｂの配線間に空隙１１を形成することで配線間容量の低減を図る。
　空隙１１を形成する仕切り部１０について図４に示す。なお、図４は、再配線層５の裏面側に形成される保護膜６を不図示とした図である。
　並走配線５ｂの配線間には、並走配線５ｂが延びる方向に沿って仕切り部１０と空隙１１が交互に形成されている。
　仕切り部１０の材料は有機、無機を問わない。具体的には仕切り部１０はＳｉＯ２やＳｉＯＮや有機の樹脂材料などである。
　図４のＢ－Ｂ線における断面図であり仕切り部１０が形成された部分の断面図を図５に示す。図５に示すように、仕切り部１０は、略直方体形状とされ、並走配線５ｂの配線間の溝部１２の底面に配置される。
　並走配線５ｂの配線間の溝部１２において仕切り部１０が一定間隔で形成されることにより、空隙１１が形成される。図４のＣ－Ｃ線におこる断面図であり空隙１１が形成された部分の断面図を図６に示す。
　図示するように、溝部１２に保護膜６が入り込まないようにされることで空隙１１が形成されている。
＜２．配線間容量＞
　並走配線５ｂの配線間容量について説明する。
　配線間容量Ｑは、静電容量Ｃと電圧Ｖを用いて以下の式（１）で表すことができる。
　Ｑ＝Ｃ・Ｖ　　　・・・式（１）
　ここで、静電容量Ｃは、誘電率εと側面積Ｓと配線間距離ｄを用いて以下の式（２）で表すことができる。
　Ｃ＝ε・Ｓ／ｄ　　・・・式（２）
　側面積Ｓは、並走配線５ｂの側面１３の面積とされる。配線間距離ｄは、並走配線５ｂにおける向かい合う面の距離とされている（図７参照）。
　誘電率εは、材質によって異なるものである。具体的には、以下の式（３）で表すことができる。
　ε＝ε０・εｒ　　・・・式（３）
　ε０は真空の誘電率を表し、εｒは真空に対する誘電率の比である比誘電率を表す。
　ここで、例えば、溝部１２に仕切り部１０及び空隙１１を形成しない場合には、溝部１２に保護膜６が入り込むことにより、側面１３は全面に亘って保護膜６と接触することになる。
　真空や空気の比誘電率よりも保護膜６を形成する材質の比誘電率εｒの方が高い。
　従って、誘電率εが真空や空気よりも高い値となるため、静電容量Ｃが大きくなり、配線間容量Ｑも大きくされる。
　一方、図７に示すように、溝部１２に仕切り部１０を形成することにより、保護膜６が入り込まない空隙１１が形成される。従って、側面１３は一部が空気と接触することになる。
　この場合には、空気の比誘電率εｒが保護膜６の比誘電率εｒよりも低くされるため、側面１３の静電容量が小さくなり、配線間容量Ｑを低減させることができる。
　側面１３と空隙１１の接触面積が大きくなるほど、即ち、側面１３と仕切り部１０の接触面積が小さくなるほど、この効果は大きくなる。
＜３．製造方法＞
　半導体装置１の製造方法について具体的に添付図を参照して説明する。
　図８は、半導体基板２の裏面２ｂに絶縁樹脂膜４が形成され、更にその裏面側に再配線層５の並走配線５ｂが形成されている状態を示している。即ち、図８に示す状態を裏面側から見ると、絶縁樹脂膜４の表面に再配線層５としての配線パターンが形成された状態とされている。
　また、本例では、３本の並走配線５ｂを例に挙げる。
　なお、図８以降の各図においては、半導体基板２の表面２ａに形成された配線層３の図示を省略している。
　続いて、図９に示すように、絶縁樹脂膜４において裏面側及び側方に開放された凹部溝４ａが形成される。凹部溝４ａは並走配線５ｂの側面１３に連続するように形成される。また、並走配線５ｂの側面１３と絶縁樹脂膜４の凹部溝４ａは、溝部１２として形成されている。
　この処理は、例えばエッチング処理などによって実現される。
　次に、図１０に示すように、ＳｉＯ２やＳｉＯＮや有機の樹脂材料などの絶縁膜１４を成膜する成膜工程が行われる。絶縁膜１４は並走配線５ｂの側面１３間の溝部１２に入り込むように形成される。
　続いて、図１１に示すように、絶縁膜１４の裏面側にＣＭＰ（Chemical Mechanical Polishing）処理を施すことにより、並走配線５ｂが露出させる。このとき、半導体基板２に対する絶縁膜１４の裏面側の高さ位置と半導体基板２に対する並走配線５ｂの裏面側の高さ位置は一致される。
　次に、溝部１２に形成された絶縁膜１４のうち仕切り部１０として残す部分にレジスト１５を塗布するリソグラフィー工程が行われる。
　レジスト１５が塗布された状態の裏面側からの平面図を図１２に示し、図１２のＤ－Ｄ線における断面図を図１３に示す。
　図示するように、並走配線５ｂに直行する方向が長手方向とされた帯状のレジスト１５が並走配線５ｂの延びる方向に沿って一定間隔で塗布されている。
　続いて、エッチング処理でレジスト１５によって覆われていない絶縁膜１４を除去する。絶縁膜１４が除去された状態の裏面側からの平面図を図１４に示す。また、図１４におけるＥ－Ｅ線の断面図を図１５に、図１４におけるＦ－Ｆ線の断面図を図１６に示す。
　図１５に示すように、レジスト１５によって保護されていた絶縁膜１４は、仕切り部１０として溝部１２に残留する。
　一方、図１６に示すように、レジスト１５によって保護されていなかった絶縁膜１４は除去され、空隙１１が形成される。
　次に、レジスト１５を除去する処理が行われる。レジスト１５が除去された状態を裏面側の平面図である図１７と、図１７におけるＧ－Ｇ線の断面図である図１８と、図１７におけるＨ－Ｈ線の断面図である図１９に示す。
　図１７及び図１８に示すように、溝部１２において並走配線５ｂが延びる方向に一定間隔で離隔して仕切り部１０が形成される。
　また、図１７及び図１９に示すように、溝部１２における仕切り部１０間には空隙１１が形成される。
　溝部１２において並走配線５ｂが延びる方向に仕切り部１０と空隙１１が交互に形成されている状態で、スピンコート法によって再配線層５の裏面側に保護膜６を形成する。
　溝部１２に仕切り部１０が形成されていない状態においては、保護膜６を形成する薬液の流れる方向と並走配線５ｂの延びる方向が一致した場合に溝部１２に薬液が入り込んでしまう。従って、並走配線５ｂの間に空隙が形成されない場合があり、並走配線５ｂの配線間容量Ｑを低減させることができなくなってしまう。
　一方、仕切り部１０及び空隙１１は、共に直方体形状とされている。特に空隙１１が単なる溝では無く直方体形状とされることで、スピンコート法に用いる薬液が流れる方向によらず空隙１１に薬液が入り込みにくくされ、図６に示すように並走配線５ｂの配線間において安定的に空隙１１を形成することができる。これにより、並走配線５ｂの配線間容量Ｑを低減させることができる。
　なお、スピンコート法によって保護膜６を形成する場合には、スタティック塗布よりもダイナミック塗布を適用した方が有利である。ダイナミック塗布を採用することにより、空隙１１に薬剤が入り込みにくくされ、空隙１１が形成された状態を確保することができると共に、形成されえる空隙１１の体積を大きくすることができる。従って、並走配線５ｂの配線間容量Ｑを効率的に低減させることができる。
＜４．変形例＞
＜４－１．第１の変形例＞
　第１の変形例は、並走配線５ｂの配線間に形成された溝部１２において、半導体基板２の厚み方向が軸方向とされた円柱形状の仕切り部１０Ａを形成する例である。
　具体的に、添付図を参照して説明する。なお、レジスト１５を形成するまでの工程は同じである。即ち、図８から図１１までは同様の工程であり説明を省略する。
　ＣＭＰ処理を施すことにより並走配線５ｂの裏面側の面を露出させた後、リソグラフィー工程が行われる。リソグラフィー工程では、溝部１２に入り込んだ絶縁膜１４の裏面側において並走配線５ｂが延びる方向に一定間隔で離隔された円形状のレジスト１５Ａが塗布される。
　レジスト１５Ａが塗布された状態の裏面側における平面図を図２０に示し、図２０のＪ－Ｊ線における断面図を図２１に示す。
　続いて、エッチング処理を施した状態の半導体装置１Ａについて、裏面側における平面図を図２２に示し、図２２のＫ－Ｋ線における断面図を図２３に示す。
　図示するように、溝部１２において並走配線５ｂが延びる方向に一定間隔で円柱形状の仕切り部１０Ａが形成される。
　次にレジスト１５Ａを除去する処理が行われる。レジスト１５Ａが除去された状態について裏面側における平面図を図２４に示す。また、図２４のＬ－Ｌ線における断面図は先の図１８と同様であり、図２４のＭ－Ｍ線における断面図は先の図１９と同様である。
　図２４及び図１９に示すように、溝部１２に配置された円柱形状の仕切り部１０Ａの間の部分に空隙１１Ａが形成される。
　円柱形状の仕切り部１０Ａは、側面が並走配線５ｂの側面１３に接触される。従って、並走配線５ｂの側面１３の大部分が空隙１１Ａに隣接するため、配線間容量Ｑを更に低減させることができる。
＜４－２．第２の変形例＞
　第２の変形例は、溝部１２において形成した円柱形状の孔を空隙１１とする例である。なお、レジスト１５を形成するまでの工程は同じである。即ち、図８から図１１までは同様の工程であり説明を省略する。
　ＣＭＰ処理を施すことにより並走配線５ｂの裏面側の面を露出させた後、リソグラフィー工程が行われる。リソグラフィー工程では、溝部１２に入り込んだ絶縁膜１４の裏面側において、並走配線５ｂが延びる方向に一定間隔で離隔して円柱形状に絶縁膜１４が除去されるようにレジスト１５Ｂが塗布される。
　レジスト１５Ｂが塗布された状態の半導体装置１Ｂについて裏面側における平面図を図２５に示す。なお、図２５のＮ－Ｎ線における断面図は先の図１３と同様である。また、図２５のＰ－Ｐ線における断面図を図２６に示す。
　図２５及び図２６に示すように、溝部１２に位置する絶縁膜１４においては、並走配線５ｂが延びる方向に一定間隔でレジスト１５Ｂが塗布されない円形状の部分が設けられる。
　続いて、エッチング処理を施した状態の半導体装置１Ｂについて、裏面側における平面図を図２７に示す。なお、図２７のＱ－Ｑ線における断面図は先の図１５と同様である。また、図２７のＲ－Ｒ線における断面図を図２８に示す。
　図示するように、溝部１２において並走配線５ｂが延びる方向に一定間隔で円柱形状の孔部１６が形成される。
　次にレジスト１５Ｂを除去する処理が行われる。レジスト１５Ｂが除去された状態について裏面側における平面図を図２９に示す。なお、図２９のＳ－Ｓ線における断面図は先の図１８と同様であり、図２９のＴ－Ｔ線における断面図は先の図１９と同様である。
　図２９及び図１９に示すように、溝部１２において一定間隔で離隔されて円柱形状の孔部１６が空隙１１Ｂとして形成され、その間の部分は仕切り部１０Ｂとして絶縁膜１４が残留する。
　この後の工程においてスピンコート法で用いる薬液の粘度が低い場合には、第１の変形例等においては、空隙１１Ａに薬液が入り込んでしまい空隙１１Ａが消失してしまう虞がある。しかし、本変形例によれば、粘度の低い薬液を用いて保護膜６を形成した場合であっても、空隙１１Ｂの開口部が小さくされるため、安定して空隙１１Ｂを形成することができる。
　従って、並走配線５ｂについての配線間容量を確実に低減させることができる。
＜４－３．第３の変形例＞
　第３の変形例は、並走配線５ｂの配線間距離ｄの長さによって仕切り部１０間の距離、即ち、並走配線５ｂが延びる方向における空隙１１の長さを変える例である。
　具体的に、裏面側における平面図である図３０を参照して説明する。なお、図３０においては保護膜６を不図示としている。
　図示するように、配線間距離ｄ１とされた第１並走配線５ｂ１と、配線間距離ｄ２とされた第２並走配線５ｂ２が絶縁樹脂膜４の裏面側に形成されている。
　配線間距離ｄ１は配線間距離ｄ２よりも短くされている。即ち、第１並走配線５ｂ１の方が第２並走配線５ｂ２よりも相対的に微細な配線パターンとして形成されている。
　この場合には、第１並走配線５ｂ１の方が第２並走配線５ｂ２よりも先の式（２）における変数ｄが小さくなるため静電容量Ｃが大きくなる。従って、静電容量Ｃを小さくするために、第１並走配線５ｂ１の平均の比誘電率εｒが小さくなるように比誘電率εｒが小さい空隙１１と第１並走配線５ｂ１の側面１３の接触面積が大きくなるようにする。
　即ち、図３０に示すように、仕切り部１０の配置間隔を長くすることで微細化された第１並走配線５ｂ１における配線間容量Ｑの低減を図ることができる。
　なお、スピンコート法によって保護膜６を形成する際の液剤の空隙１１に対する入り込みやすさを考慮しても、より微細化された第１並走配線５ｂ１の方が第２並走配線５ｂ２よりも仕切り部１０の配置間隔を広くすることが好適である。
　即ち、並走配線５ｂの微細化は配線間距離ｄを短くすることと同義であるため、液剤が空隙１１に入り込みにくくされる。そのため、その分を考慮して仕切り部１０の配置間隔を広くしても空隙１１に液剤が入り込まずに問題なく空隙１１が形成された状態で保護膜６を形成することができるためである。
＜４－４．第４の変形例＞
　第４の変形例は、並走配線５ｂの溝部１２において隣り合う仕切り部１０が非平行とされた例である。
　具体的に図３１を参照して説明する。
　図示する並走配線５ｂは異なる方向に延びる直線を連続させることによって全体と見れば非直線形状に形成されている。
　このように、曲線で形成された並走配線５ｂや２本以上の直線によって形成されている並走配線５ｂについては、溝部１２に形成される仕切り部１０が非平行とされる。
　即ち、隣接する並走配線５ｂが延びる方向に対して直角方向が長手方向となるように仕切り部１０が形成される。
　なお、所定の間隔で離隔するように仕切り部１０を配置する場合には、内周側の並走配線５ｂに対して所定の間隔で隣接するように仕切り部１０が形成してもよいし、外周側の並走配線５ｂに対して所定の間隔で隣接するように仕切り部１０が形成してもよい。
＜４－５．その他の変形例＞
　その他の変形例では、半導体装置１（１Ａ、１Ｂ）の適用態様について説明する。
　半導体装置１は、ロジック回路装置、イメージセンサ装置、メモリ装置、インターポーザなど各種の例が考えられる。
　一例として図３２にイメージセンサ装置を挙げる。なお、図３２においては、半導体基板２の表面２ａ側に形成される配線層３についての図示を省略している。
　図示するように、半導体基板２の中央部には光電変換素子１７が二次元配列状に設けられており、その裏面側に絶縁樹脂膜４と保護膜６が形成されている。
　半導体基板２の外周部には光電変換素子１７が形成されておらず、半導体基板２の裏面側に絶縁樹脂膜４と再配線層５と保護膜６が形成されている。そして、再配線層５における並走配線５ｂの配線間に形成された溝部１２には上述したような仕切り部１０と空隙１１が交互に形成されている。
　このように、半導体基板２において光電変換素子１７が形成されていない部分において再配線層５及び仕切り部１０と空隙１１が形成されることで、光電変換素子１７への光の入射を妨げることなく、並走配線５ｂについての配線間容量Ｑを削減することができる。
＜５．まとめ＞
　上述した各例で説明したように、半導体装置１（１Ａ、１Ｂ）は、半導体基板２と、電極パッド７を有し半導体基板２における第１の面（表面２ａ）に形成された配線層３と、ビア（貫通電極ＴＳＶ）を介して電極パッド７と電気的に接続された配線を有し半導体基板２における第１の面とは反対の第２の面（裏面２ｂ）側に形成された再配線層５と、再配線層５における半導体基板２と反対側の面（裏面側）に形成された保護膜６と、絶縁材料で形成され再配線層５における配線間（並走配線５ｂ、第１並走配線５ｂ１、第２並走配線５ｂ２の配線間）に配置される仕切り部１０（１０Ａ、１０Ｂ）と、を備え、配線間において該配線が延びる方向に仕切り部１０と空隙１１（１１Ａ、１１Ｂ）が交互に形成されたものである。
　これにより、保護膜６を形成する前の段階において、二本の配線（二本の並走配線５ｂ）と二つの仕切り部１０によって囲まれた空隙１１が形成される。
　従って、該空隙１１を確保したまま保護膜６を形成することができる。そして、二本の配線と仕切り部１０の接触面積が小さくされることにより二本の配線についての配線間容量Ｑを低減させることができる。特に、スピンコート法を用いて保護膜６を形成する場合に有効である。即ち、スピンコート法によって保護膜６を通常通り形成するだけで配線間に空隙１１を必然的に形成することができる。
　また、配線間容量Ｑを小さくすることにより、高速動作可能な半導体装置１を製造することが可能となる。
　上述したように、仕切り部１０（１０Ａ、１０Ｂ）の形成に用いられる絶縁材料は、ＳｉＯｘ、ＳｉＯｘＮｙ、絶縁性有機樹脂の何れかとされていてもよい。なお、ｘ及びｙは自然数を表す変数である。
　これにより、仕切り部１０において一定の絶縁性が確保される。
　従って、仕切り部１０の誘電率が低くされ、二本の配線についての配線間容量をより低減させることができる。
　図２９を参照して第３の変形例で説明したように、半導体装置１（１Ａ、１Ｂ）においては、再配線層５において第１の配線間距離ｄ１とされた二本の配線（二本の第１並走配線５ｂ１）と、第２の配線間距離ｄ２とされた二本の配線（二本の第２並走配線５ｂ２）が形成され、第１の配線間距離ｄ１は第２の配線間距離ｄ２よりも短くされ、第１の配線間距離ｄ１とされた二本の配線の配線間に配置され該配線が延びる方向に隣り合う仕切り部１０の間隔は、第２の配線間距離ｄ２とされた二本の配線の配線間に配置され該配線が延びる方向に隣り合う仕切り部１０の間隔よりも大きくされてもよい。
　また、半導体装置１（１Ａ、１Ｂ）においては、再配線層５に配線された二本の配線（二本の並走配線５ｂ）についての配線間距離ｄが短いほど、二本の配線間に配置され配線が延びる方向に隣り合う仕切り部１０（１０Ａ、１０Ｂ）の間隔は大きくされてもよい。
　これにより、配線間距離ｄが近いことにより配線間容量Ｑが大きくなってしまう二本の配線について、仕切り部１０との接触面積がより小さくされる。
　従って、配線間容量Ｑを低減させる効果を減少させずに済む。
　図２０から図２４の各図を参照して第１の変形例で説明したように、半導体装置１Ａにおいては、仕切り部１０Ａは、半導体基板２に対する再配線層５の積層方向が軸方向とされた円柱形状とされてもよい。
　即ち、並走配線５ｂの側面１３に対して円柱形状の仕切り部１０Ａの側面が接する。
　これにより、配線と仕切り部１０Ａの接触面積が更に小さくされ、配線間容量Ｑをより低減させることができる。
　図４及び図５を参照して説明したように、半導体装置１において仕切り部１０は、直方体形状とされていてもよい。
　これにより、仕切り部１０に隣接する空隙１１も直方体形状の空隙とされる。
　従って、配線（並走配線５ｂ）が空隙１１と隣接する面積が大きくされ、配線間容量Ｑを低減させることができる。
　図２５から図２８の各図を参照して説明したように、半導体装置１Ｂの空隙１１Ｂは、配線間（並走配線５ｂの配線間）に入り込んだ絶縁材料に形成された孔部１６とされてもよい。
　これにより、仕切り部１０Ｂ間に孔状の空隙１１Ｂが形成される。
　従って、空隙１１Ｂの両側に配置された二本の配線についての配線間容量Ｑを低減させることができる。
　図９等の各図を参照して説明したように、半導体装置１（１Ａ、１Ｂ）については、半導体基板２と再配線層５の間に絶縁樹脂膜４が形成され、空隙１１（１１Ａ、１１Ｂ）は絶縁樹脂膜４の膜内まで達する空間として、即ち、絶縁樹脂膜４に形成された凹部（凹部溝４ａ）を含む空間として形成されてもよい。
　これにより、配線（並走配線５ｂ）の高さよりも深い空隙１１が形成される。
　従って、二本の配線の側面１３を確実に空隙に隣接させることができるため、配線間容量Ｑを確実に低減させることができる。また、絶縁樹脂膜４まで掘り下げられて空隙１１が形成されることにより、イオンマイグレーションの低減を図ることができる。
　図３１等を参照してその他の変形例で説明したように、半導体装置１においては、半導体基板２に光電変換を行う光電変換素子１７が二次元配列状に形成されていてもよい。
　これにより、イメージセンサなどとされた半導体装置１において再配線層５の配線間に空隙１１が形成される。
　従って、配線間容量Ｑを削減することができるため、イメージセンサの高速駆動に好適である。
　本技術の半導体装置製造方法は、半導体基板２と、電極パッド７を有し半導体基板２における第１の面（表面２ａ）に形成された配線層３と、ビア（貫通電極ＴＳＶ）を介して電極パッド７と電気的に接続された配線を有し半導体基板２における第１の面とは反対の第２の面（裏面２ｂ）側に形成された再配線層５と、再配線層５における半導体基板２と反対側の面に形成された保護膜６と、絶縁材料で形成され再配線層５における配線間（並走配線５ｂ間）に配置される仕切り部１０と、を備える半導体装置１（１Ａ、１Ｂ）について、配線間において該配線が延びる方向に仕切り部１０と空隙１１を交互に形成するものである。
　また、この製造方法は、電極パッド７を有した配線層３が第１の面（表面２ａ）に形成されビア（貫通電極ＴＳＶ）を介して電極パッド７と電気的に接続された配線を有する再配線層５が第１の面とは反対の第２の面（裏面２ｂ）側に形成された半導体基板２において、再配線層５における配線間において該配線が延びる方向に仕切り部１０と空隙１１とを交互に形成するものである。
　このような製造方法によって、上述した各種の作用及び効果を有する半導体装置１（１Ａ、１Ｂ）を製造することができる。
　半導体装置製造方法は、スピンコート法によって保護膜６を形成することにより空隙１１（１１Ａ、１１Ｂ）が形成されてもよい。
　スピンコート法によって薬液が再配線層５の裏面側を流れることで保護膜６が形成されることにより、空隙１１を簡便に形成することができる。
　なお、本明細書に記載された効果はあくまでも例示であって限定されるものではなく、また他の効果があってもよい。
　また、上述した各例はいかように組み合わせてもよく、各種の組み合わせを用いた場合であっても上述した種々の作用効果を得ることが可能である。
＜６．本技術＞
　本技術は以下のような構成を採ることもできる。
（１）
　半導体基板と、
　電極パッドを有し前記半導体基板における第１の面に形成された配線層と、
　ビアを介して前記電極パッドと電気的に接続された配線を有し前記半導体基板における前記第１の面とは反対の第２の面側に形成された再配線層と、
　前記再配線層における前記半導体基板と反対側の面に形成された保護膜と、
　絶縁材料で形成され前記再配線層における配線間に配置される仕切り部と、を備え、
　前記配線間において該配線が延びる方向に前記仕切り部と空隙が交互に形成された
　半導体装置。
（２）
　前記絶縁材料は、ＳｉＯｘ、ＳｉＯｘＮｙ、絶縁性有機樹脂の何れかとされた
　上記（１）に記載の半導体装置。
（３）
　前記再配線層において第１の配線間距離とされた二本の配線と、第２の配線間距離とされた二本の配線が形成され、
　前記第１の配線間距離は第２の配線間距離よりも短くされ、
　前記第１の配線間距離とされた二本の配線の配線間に配置され該配線が延びる方向に隣り合う前記仕切り部の間隔は、前記第２の配線間距離とされた二本の配線の配線間に配置され該配線が延びる方向に隣り合う前記仕切り部の間隔よりも大きくされた
　上記（１）から上記（２）の何れかに記載の半導体装置。
（４）
　前記再配線層に配線された二本の配線についての配線間距離が短いほど、前記二本の配線間に配置され前記配線が延びる方向に隣り合う前記仕切り部の間隔は大きくされた
　上記（３）に記載の半導体装置。
（５）
　前記仕切り部は、前記半導体基板に対する前記再配線層の積層方向が軸方向とされた円柱形状とされた
　上記（１）から上記（４）の何れかに記載の半導体装置。
（６）
　前記仕切り部は、直方体形状とされた
　上記（１）から上記（４）の何れかに記載の半導体装置。
（７）
　前記空隙は、前記配線間に入り込んだ絶縁材料に形成された孔部とされた
　上記（１）から上記（６）の何れかに記載の半導体装置。
（８）
　前記半導体基板と前記再配線層の間に絶縁樹脂膜が形成され、
　前記空隙は前記絶縁樹脂膜の膜内まで達する空間として形成された
　上記（１）から上記（７）の何れかに記載の半導体装置。
（９）
　前記半導体基板に光電変換を行う光電変換素子が二次元配列状に形成された
　上記（１）から上記（８）の何れかに記載の半導体装置。
（１０）
　電極パッドを有した配線層が第１の面に形成されビアを介して前記電極パッドと電気的に接続された配線を有する再配線層が前記第１の面とは反対の第２の面側に形成された半導体基板において、前記再配線層における配線間において該配線が延びる方向に仕切り部と空隙とを交互に形成する
　半導体装置製造方法。
（１１）
　スピンコート法によって保護膜を形成することにより前記空隙が形成される
　上記（１０）に記載の半導体装置製造方法。
１、１Ａ、１Ｂ　半導体装置
２　半導体基板
２ａ　表面（第１の面）
２ｂ　裏面（第２の面）
３　配線層
４　絶縁樹脂膜
５　再配線層
６　保護膜
７　電極パッド
１０、１０Ａ、１０Ｂ　仕切り部
１１、１１Ａ、１１Ｂ　空隙
１２　溝部
１６　孔部
１７　光電変換素子
ＴＳＶ　貫通電極（ビア）

Claims (11)

  1. 　半導体基板と、
    　電極パッドを有し前記半導体基板における第１の面に形成された配線層と、
    　ビアを介して前記電極パッドと電気的に接続された配線を有し前記半導体基板における前記第１の面とは反対の第２の面側に形成された再配線層と、
    　前記再配線層における前記半導体基板と反対側の面に形成された保護膜と、
    　絶縁材料で形成され前記再配線層における配線間に配置される仕切り部と、を備え、
    　前記配線間において該配線が延びる方向に前記仕切り部と空隙が交互に形成された
    　半導体装置。
  2. 　前記絶縁材料は、ＳｉＯｘ、ＳｉＯｘＮｙ、絶縁性有機樹脂の何れかとされた
    　請求項１に記載の半導体装置。
  3. 　前記再配線層において第１の配線間距離とされた二本の配線と、第２の配線間距離とされた二本の配線が形成され、
    　前記第１の配線間距離は第２の配線間距離よりも短くされ、
    　前記第１の配線間距離とされた二本の配線の配線間に配置され該配線が延びる方向に隣り合う前記仕切り部の間隔は、前記第２の配線間距離とされた二本の配線の配線間に配置され該配線が延びる方向に隣り合う前記仕切り部の間隔よりも大きくされた
    　請求項１に記載の半導体装置。
  4. 　前記再配線層に配線された二本の配線についての配線間距離が短いほど、前記二本の配線間に配置され前記配線が延びる方向に隣り合う前記仕切り部の間隔は大きくされた
    　請求項３に記載の半導体装置。
  5. 　前記仕切り部は、前記半導体基板に対する前記再配線層の積層方向が軸方向とされた円柱形状とされた
    　請求項１に記載の半導体装置。
  6. 　前記仕切り部は、直方体形状とされた
    　請求項１に記載の半導体装置。
  7. 　前記空隙は、前記配線間に入り込んだ絶縁材料に形成された孔部とされた
    　請求項１に記載の半導体装置。
  8. 　前記半導体基板と前記再配線層の間に絶縁樹脂膜が形成され、
    　前記空隙は前記絶縁樹脂膜の膜内まで達する空間として形成された
    　請求項１に記載の半導体装置。
  9. 　前記半導体基板に光電変換を行う光電変換素子が二次元配列状に形成された
    　請求項１に記載の半導体装置。
  10. 　電極パッドを有した配線層が第１の面に形成されビアを介して前記電極パッドと電気的に接続された配線を有する再配線層が前記第１の面とは反対の第２の面側に形成された半導体基板において、前記再配線層における配線間において該配線が延びる方向に仕切り部と空隙とを交互に形成する
    　半導体装置製造方法。
  11. 　スピンコート法によって保護膜を形成することにより前記空隙が形成される
    　請求項１０に記載の半導体装置製造方法。
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