JP2010258073A - 半導体装置の製造方法及び半導体装置 - Google Patents
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Abstract
【課題】配線間容量の低い半導体装置を安定的に形成する。
【解決手段】配線1間に、仕切層5aで仕切られた複数の空洞の溝2を形成し、その後、それらの溝2を覆うように、配線1及び仕切層5aの上側に絶縁膜を形成する。配線1間に仕切層5aを設けることにより、絶縁膜形成に用いる絶縁膜原料3aの溝2内への進入が抑えられ、溝2内の絶縁膜形成が抑えられるようになる。それにより、配線1間の容量が低く、また、容量のばらつきが抑えられた半導体装置が形成可能になる。
【選択図】図6
【解決手段】配線1間に、仕切層5aで仕切られた複数の空洞の溝2を形成し、その後、それらの溝2を覆うように、配線1及び仕切層5aの上側に絶縁膜を形成する。配線1間に仕切層5aを設けることにより、絶縁膜形成に用いる絶縁膜原料3aの溝2内への進入が抑えられ、溝2内の絶縁膜形成が抑えられるようになる。それにより、配線1間の容量が低く、また、容量のばらつきが抑えられた半導体装置が形成可能になる。
【選択図】図6
Description
本発明は、半導体装置の製造方法及び半導体装置に関する。
高集積化に伴い配線が狭ピッチ化された半導体装置においては、絶縁膜を挟んで配置される配線間に生じる容量によって信号遅延が発生する場合がある。配線間の誘電率を低減してそのような信号遅延を回避するために、配線周囲の絶縁膜に低誘電率膜を用いる技術、配線周囲の絶縁膜にポーラス膜を用いる技術、絶縁膜内の配線間部分に空洞部を設ける技術等が知られている。
また、半導体装置製造においては、半導体基板に形成した素子分離形成用のトレンチの交差部分に仕切りを設け、その交差部分に埋め込まれる絶縁膜に空洞や窪みが発生するのを抑え、その上に形成される配線の段切れを回避しようとする技術等が知られている。
ところで、配線間容量を低減するために、上記のように絶縁膜内の配線間部分に空洞部を設ける場合には、複数箇所の配線間に確実に或いは一様に空洞部が形成されないと、異なる箇所の配線間や異なる半導体装置間で特性にばらつきが生じてしまう可能性がある。
本発明の一観点によれば、一対の配線と、前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の溝を形成する工程と、前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第2絶縁膜を形成する工程と、を有する半導体装置の製造方法が提供される。
開示の方法によれば、配線間に安定的に空洞部を形成することが可能になり、特性ばらつきが抑えられた、高性能で高信頼性の半導体装置が実現可能になる。
図1は配線間に空洞部を形成する方法の一例を説明する図であって、(A)は配線及び絶縁膜原料供給工程の要部断面模式図、(B)は絶縁膜形成過程の要部断面模式図、(C)は絶縁膜形成後の要部断面模式図である。
配線間に空洞部を形成する場合は、まず、図1(A)に示すように、層間絶縁膜表面等の面S上に、複数の配線1を、隣接する配線1間にそれぞれ空洞の溝2を設けて、形成する。そして、これらの配線1上に、ガス状或いは粒子状の絶縁膜原料3aを付着させていく。絶縁膜原料3aの付着は、例えば、CVD(Chemical Vapor Deposition)法を用い、溝2内への絶縁膜原料3aの進入が比較的抑えられるような条件で、行うことができる。
各配線1上への絶縁膜原料3aの付着が進むと、図1(B)に示すように、各配線1上には、それぞれ、付着した絶縁膜原料3aから絶縁膜3が形成されていく。このようにして形成された各絶縁膜3にさらに絶縁膜原料3aが付着していくと、図1(B)に示したように、絶縁膜3は、配線1間の溝2側に庇のようにせり出していく、いわゆるオーバーハング形状になる。
そして、最終的には、隣接する配線1側からそれらの間の溝2側に延びた絶縁膜3同士が繋がり、図1(C)に示すように、溝2を覆う単層の絶縁膜3が形成され、配線1間に絶縁膜3で覆われた空洞部4が形成されるようになる。空洞部4内は、例えば、空気等の所定の気体が封入された状態や、真空状態とされる。
このようにして配線1間に空洞部4を形成すると、配線1間の誘電率を低減することが可能になり、配線1間の容量を低減し、信号遅延を抑えることが可能になる。
ここで、図2は配線間に絶縁膜を形成する一形態の要部断面模式図、図3は配線間にポーラス膜を形成する一形態の要部断面模式図である。
ここで、図2は配線間に絶縁膜を形成する一形態の要部断面模式図、図3は配線間にポーラス膜を形成する一形態の要部断面模式図である。
図2に示すように、配線1間に絶縁膜101を形成する形態の場合、その絶縁膜101としては、例えば、層間絶縁膜として利用される、比誘電率が4程度の酸化シリコン(SiO2)膜や、比誘電率が2〜3程度の低誘電率膜(Low−k膜)が用いられる場合がある。また、図3に示すように、配線1間に形成する絶縁膜102として、複数のポア102aを含んだポーラス膜が用いられる場合もある。
これら図2や図3に示した例では、配線1間の絶縁膜101,102の材料に応じた容量が配線1間に生じることになる。一方、図1に示したように配線1間に空洞部4を形成すると、配線1間の誘電率を、空洞部4内の気体や真空の誘電率に近付けることができ、配線1間の容量の低減に効果的である。
このような配線1間の容量低減に効果的な空洞部4を形成しようとする場合、その形成には、空洞部4を覆う絶縁膜3の形成条件のほか、配線1の配置、形状、寸法等が影響してくる。例えば、図1に示したようなフローでは、隣接する配線1の間隔が広くなるほど、溝2内に絶縁膜原料3aが入り込み易くなり、その場合、溝2の底や側壁(配線1の側壁)に絶縁膜原料3aが付着し、そこで絶縁膜3を形成してしまう。その場合、溝2内に形成された絶縁膜3によって空洞部4の体積が減少するため、その分、配線1間の容量は増加してしまう。但し、隣接する配線1の間隔は、近年では狭くなってきている。また、配線1間の容量による信号遅延は、間隔100nm以下といった密配線部で問題になり易い。
ところが、このように隣接する配線1の間隔が狭い場合であっても、それらの形状や寸法によっては、溝2内に絶縁膜原料3aが進入し易くなる場合がある。
図4は絶縁膜原料が溝内に進入する状況の一例を示す要部斜視模式図である。
図4は絶縁膜原料が溝内に進入する状況の一例を示す要部斜視模式図である。
図4に示すように、絶縁膜5内に複数の配線1が並んで形成されている場合で、隣接する配線1の間隔に比べてそれら配線1の長さが長い場合等には、それらの長手方向から間の溝2内に絶縁膜原料3aが進入する確率が高くなる。溝2内への絶縁膜原料3aの進入確率が高まると、上記のように、溝2内に付着した絶縁膜原料3aから絶縁膜3が形成され、空洞体積の減少、それによる配線1間の容量増加が引き起こされる可能性が高まる。
さらに、溝2内への絶縁膜原料3aの進入・付着、及び進入・付着した絶縁膜原料3aからの絶縁膜3の形成は、異なる箇所の配線1間、或いは異なるデバイス間で、必ずしも同等になるとは限らない。
図5は絶縁膜原料が溝内に進入した場合の一例を示す要部断面模式図である。
図5(A),(B)に例示するように、溝2内に進入・付着した絶縁膜原料3aから形成される絶縁膜3は、ある溝2ではその底部に形成され、また別の溝2では底部と側壁部に形成されるというように、その形成のされ方が同じデバイス内でも異なってくる場合がある。さらに、その膜厚も同等になるとは限らない。また、溝2内での絶縁膜3の形成のされ方は、異なるデバイス間でも異なってくる場合がある。
図5(A),(B)に例示するように、溝2内に進入・付着した絶縁膜原料3aから形成される絶縁膜3は、ある溝2ではその底部に形成され、また別の溝2では底部と側壁部に形成されるというように、その形成のされ方が同じデバイス内でも異なってくる場合がある。さらに、その膜厚も同等になるとは限らない。また、溝2内での絶縁膜3の形成のされ方は、異なるデバイス間でも異なってくる場合がある。
このような場合には、異なる箇所の配線1間や、異なるデバイス間で、配線1間の容量にばらつきが生じ、それにより、信号遅延が発生したり、信号遅延にばらつきが生じたりするようになる。
そこで、ここでは、隣接する配線1間に形成される溝2を所定の膜で仕切り、複数に分割する。
図6は配線層の一構成例の要部斜視模式図である。
図6は配線層の一構成例の要部斜視模式図である。
ここでは、図6に示すように、絶縁膜5内に複数並べて形成した配線1のそれぞれの間に、各配線1の側壁部に接する仕切層5aを設け、隣接する配線1間にあった1本の溝2を、仕切層5aによって複数に分割する。
このように、隣接する配線1間に仕切層5aを設けることにより、絶縁膜3を形成する際、溝2内への絶縁膜原料3aの進入が起こり難くなる。即ち、仕切層5aを設け、細分化した複数の溝2を形成することにより、隣接する配線1間には言わばホール状の開口部が形成され、隣接する配線1間の領域にそれらの長手方向から絶縁膜原料3aが進入してくる確率を低減することが可能になる。
また、隣接する配線1間にこのような仕切層5aを設けた場合、仕切層5aを設けなかった場合に比べ、溝2が絶縁膜3でより速やかに閉塞されるようになる。
図7は絶縁膜形成工程の一例の説明図であって、(A)は絶縁膜形成前の要部平面模式図、(B)は絶縁膜形成過程の要部平面模式図、(C)は絶縁膜形成後の要部平面模式図である。図8は絶縁膜形成工程の別例の説明図であって、(A)は絶縁膜形成前の要部平面模式図、(B)は絶縁膜形成過程の要部平面模式図、(C)は絶縁膜形成後の要部平面模式図である。
図7は絶縁膜形成工程の一例の説明図であって、(A)は絶縁膜形成前の要部平面模式図、(B)は絶縁膜形成過程の要部平面模式図、(C)は絶縁膜形成後の要部平面模式図である。図8は絶縁膜形成工程の別例の説明図であって、(A)は絶縁膜形成前の要部平面模式図、(B)は絶縁膜形成過程の要部平面模式図、(C)は絶縁膜形成後の要部平面模式図である。
図7(A)には、隣接する配線1間に複数の仕切層5aが設けられている場合における、隣接する一対の配線1とそれらの間に設けられた一対の仕切層5aの部分の平面模式図を図示している。これら2本の配線1と2つの仕切層5aに囲まれ、空洞の溝2が形成されている。
このような状態から、絶縁膜原料3aを用いて絶縁膜3を形成する場合には、まず、絶縁膜原料3aが配線1上及び仕切層5a上に付着していく。その際は、前述のように、配線1間の領域は、仕切層5aを設けていない場合に比べ、溝2内への絶縁膜原料3aの進入が抑えられる。そのため、絶縁膜原料3aは、配線1上及び仕切層5a上に選択的に付着していくようになる。
配線1上及び仕切層5a上への絶縁膜原料3aの付着が進むと、図7(B)に示すように、それらの上には次第に絶縁膜3が形成されていくようになる。さらに絶縁膜原料3aが付着していくと、配線1上に形成された絶縁膜3は、溝2側へとせり出していき、仕切層5a上に形成された絶縁膜3もまた、溝2側へとせり出していくようになる。そして、最終的には、配線1上からせり出してきた絶縁膜3、及び仕切層5a上からせり出してきた絶縁膜3が全て?がり、図7(C)に示すように、溝2を空洞の状態で覆う絶縁膜3が形成されるようになる。
このように、図7に示す例では、一対の配線1と一対の仕切層5aで囲まれた溝2が、その周囲の4方向から絶縁膜3で閉塞されていく。
一方、仕切層5aのない、図8(A)に示すような一対の配線1間の溝2を覆う絶縁膜3を形成する場合には、図8(B),(C)に示すように、配線1上に形成された絶縁膜3が次第に溝2側にせり出していくようになる。このように、仕切層5aを設けない場合、溝2は、両側の配線1側の2方向から閉塞されていく。そのため、仕切層5aを設けていない溝2は、絶縁膜3で閉塞されるまでにより長い時間を要することになる。また、仕切層5aを設けていないことに加え、このように絶縁膜3による閉塞に時間がかかってしまうと、溝2内に絶縁膜原料3aが進入する確率がより高くなってしまう。
一方、仕切層5aのない、図8(A)に示すような一対の配線1間の溝2を覆う絶縁膜3を形成する場合には、図8(B),(C)に示すように、配線1上に形成された絶縁膜3が次第に溝2側にせり出していくようになる。このように、仕切層5aを設けない場合、溝2は、両側の配線1側の2方向から閉塞されていく。そのため、仕切層5aを設けていない溝2は、絶縁膜3で閉塞されるまでにより長い時間を要することになる。また、仕切層5aを設けていないことに加え、このように絶縁膜3による閉塞に時間がかかってしまうと、溝2内に絶縁膜原料3aが進入する確率がより高くなってしまう。
図7に示したように、仕切層5aを設けることにより、溝2を速やかに絶縁膜3で閉塞し、空洞部を形成することが可能になる。そして、このような仕切層5aにより、絶縁膜原料3aの溝2内への進入を抑えることが可能になると共に、溝2を絶縁膜3で速やかに閉塞することが可能になるため、配線1間には、一定の体積を有する空洞部が確保されるようになる。また、このような仕切層5aにより、異なる箇所の配線1間にも、同等の体積を有する空洞部を、安定的に形成することが可能になる。
続いて、このような仕切層5aを設けた場合の配線1間の容量について説明する。
図9は配線及び仕切層の配置構成を模式的に示す図であって、(A)は要部平面模式図、(B)は(A)のZ−Z断面模式図である。
図9は配線及び仕切層の配置構成を模式的に示す図であって、(A)は要部平面模式図、(B)は(A)のZ−Z断面模式図である。
ここでは、それぞれ所定の幅W及び高さHを有する一対の配線1を間隔Dで配置し、これらの配線1間に、厚さ(寸法)L2で高さHの複数の仕切層5aを間隔(寸法)L1で配置した場合における、配線1間の容量を評価している。評価にあたっては、高さH=300nm、間隔D=100nm、仕切層5aの厚さL2=100nmとし、仕切層5aの間隔L1、即ち空洞部4の長さを変化させている。仕切層5aは、SiO2膜で形成されるものとし、空洞部4内は空気(Air)とする。
仕切層5aの間隔(空洞部4の長さ)L1を100nm,200nm,300nm,500nm,700nmと変化させ、1つの空洞部4から1つの仕切層5aまでの範囲(寸法)L(=L1+L2)における配線1間の容量C1を計算した例を表1及び表2に示す。また、仕切層5aを設けず、その範囲(寸法)Lの配線1間がSiO2膜で満たされているとした場合における配線1間の容量C2を計算した例を表3に示す。また、仕切層5aを設けず、その範囲(寸法)Lの配線1間がLow−k膜で満たされているとした場合における配線1間の容量C3を計算した例を表4に示す。
なお、真空の誘電率ε0=8.854pF/m、空洞部4の比誘電率ε1=1、SiO2膜の比誘電率ε2=4、Low−k膜の比誘電率ε3=2.5としている。
まず、表1より、仕切層5aの間隔(空洞部4の長さ)L1が100nmである場合、この空洞部4における配線1部分の面積、即ち空洞部4における電極面積SL1は、SL1=L1×H=100[nm]×300[nm]=3.00×10-14m2となる。よって、空洞部4における容量CL1は、CL1=SL1×ε1×ε0/D=3.00×10-14[m2]×1[−]×8.854[pF/m]/100[nm]≒2.66×10-6pFである。
また、表1より、厚さL2=100nmの仕切層5aにおける電極面積SL2は、SL2=L2×H=100[nm]×300[nm]=3.00×10-14m2となる。よって、仕切層5aにおける容量CL2は、CL2=SL2×ε2×ε0/D=3.00×10-14[m2]×4[−]×8.854[pF/m]/100[nm]≒1.06×10-5pFである。
従って、表2に示すように、1つの空洞部4から1つの仕切層5aまでの範囲L(=L1+L2=200nm)における合計の容量C1は、C1=CL1+CL2≒1.33×10-5pFとなる。
仕切層5aの厚さL2が100nmで、仕切層5aの間隔(空洞部4の長さ)L1が200nm,300nm,500nm,700nmの各場合についても、これと同様にしてそれぞれ合計の容量C1を求める。容量C1は、表1及び表2より、L1=200nm(L=L1+L2=300nm)で約1.59×10-5pFとなる。L1=300nm(L=L1+L2=400nm)で約1.86×10-5pFとなる。L1=500nm(L=L1+L2=600nm)で約2.39×10-5pFとなる。L1=700nm(L=L1+L2=800nm)で約2.92×10-5pFとなる。
次に、表3より、範囲Lの配線1間がSiO2膜で満たされている場合について見ると、L=200nmである場合には、電極面積SL=L×H=200[nm]×300[nm]=6.00×10-14m2となる。よって、範囲Lにおける容量C2は、C2=SL×ε2×ε0/D=6.00×10-14[m2]×4[−]×8.854[pF/m]/100[nm]≒2.12×10-5pFである。
範囲Lが300nm,400nm,600nm,800nmの各場合についても、これと同様にしてそれぞれの容量C2を求める。容量C2は、表3に示すように、L=300nmで約3.19×10-5pFとなる。L=400nmで約4.25×10-5pFとなる。L=600nmで約6.37×10-5pFとなる。L=800nmで約8.50×10-5pFとなる。
表2には、この範囲Lの配線1間がSiO2膜で満たされている場合の容量C2に対する、範囲Lの配線1間が空洞部4と仕切層5aである場合の容量C1の容量比C1/C2の値を併せて示している。また、この容量比C1/C2を、仕切層5aの間隔(空洞部4の長さ)L1に対してプロットしたものを図10に示す。
表2及び図10より、配線1間に空洞部4を設けることで、容量を大幅に低減することができることがわかる。例えば、範囲L=400nmの配線1間に、L1=300nmの空洞部4と、L2=100nmの仕切層5aを設けた場合には、範囲L=400nmの配線1間をSiO2膜で満たした場合の44%に容量を低減することできる。
次に、表4より、範囲Lの配線1間がLow−k膜で満たされている場合について見ると、L=200nmである場合には、電極面積SL=L×H=200[nm]×300[nm]=6.00×10-14m2となる。よって、範囲Lにおける容量C3は、C3=SL×ε3×ε0/D=6.00×10-14[m2]×2.5[−]×8.854[pF/m]/100[nm]≒1.33×10-5pFである。
範囲Lが300nm,400nm,600nm,800nmの各場合についても、これと同様にしてそれぞれの容量C3を求める。容量C3は、表4に示すように、L=300nmで約1.99×10-5pFとなる。L=400nmで約2.66×10-5pFとなる。L=600nmで約3.98×10-5pFとなる。L=800nmで約5.31×10-5pFとなる。
表2には、範囲Lの配線1間がLow−k膜で満たされている場合の容量C3に対する、範囲Lの配線1間が空洞部4と仕切層5aである場合の容量C1の容量比C1/C3の値を併せて示している。また、この容量比C1/C3を、仕切層5aの間隔(空洞部4の長さ)L1に対してプロットしたものを図11に示す。
表2及び図11より、配線1間に空洞部4を設けることで、その容量を、Low−k膜を用いた場合と同等或いはそれより低減することができることがわかる。例えば、範囲L=400nmの配線1間に、L1=300nmの空洞部4と、L2=100nmの仕切層5aを設けた場合には、範囲L=400nmの配線1間をLow−k膜で満たした場合の70%に容量を低減することができる。
より低誘電率のLow−k膜を用いた場合、容量比C1/C3は、より高い値を示すようになる、即ち空洞部4を形成する場合との差が小さくなることが予想される。しかし、Low−k膜は、機械的強度が脆弱である、下地膜等からの剥離が発生し易い、といった性質を有している。ポーラス構造を有するLow−k膜では、このような性質が、より顕著に現れる。また、より低誘電率のLow−k膜の新規開発には、多大な労力、時間、費用がかかる。
これに対し、範囲Lの配線1間に仕切層5aを設けて空洞部4を形成するようにすると、範囲Lの配線1間をLow−k膜とした場合に比べ、容量を同等に、或いは低減することが可能になる。誘電率の低いLow−k膜を新規開発するのに比べ、容易に配線1間の容量低減効果を得ることができると言える。さらに、この仕切層5aは、配線1間にあってそれらを支持する役割を果たす。従って、このような仕切層5aにより、配線層に対する上下方向や左右方向からの機械的ストレスから、配線層が効果的に保護されるようになる。
なお、この機械的ストレスからの配線層の保護という観点では、範囲Lの配線1間をSiO2膜で満たした場合が最も効果が高い。但し、その場合、上記のように容量C2が大きくなるため、信号遅延が発生する可能性が高くなる。
また、範囲Lの配線1間を全て空洞にした場合には、その範囲Lの配線1間をSiO2膜やLow−k膜で満たした場合に比べ、配線1に発生した熱が他部に伝熱され難くなる。これに対し、範囲Lの配線1間に仕切層5aを設けて空洞部4を形成するようにすると、配線1から発生する熱が、その仕切層5aを介して、仕切層5a上の絶縁膜3や下層の層間絶縁膜等へ伝熱されるようになる。即ち、仕切層5aは、ヒートシンクとしての役割を果たす。従って、このような仕切層5aにより、範囲Lの配線1間を全て空洞にした場合に比べ、熱伝導性を向上させることが可能になる。
範囲Lの配線1間をSiO2膜で満たした場合には、それによって高い放熱性を確保することができるものの、表1等に示したように、その容量C2が、仕切層5aを設けた場合の容量C1に比べて高くなってしまう。また、範囲Lの配線1間をLow−k膜で満たした場合には、たとえそれによって一定の放熱性が確保できたとしても、表1等に示したように、その容量C3が、範囲Lの配線1間に仕切層5aを設けて空洞部4を形成した場合の容量C1に比べて高くなる傾向がある。さらに、前述のように、Low−k膜は、機械的強度等の面で更なる向上が期待されるところである。
このように、配線1間に仕切層5aを設けることにより、その容量C1を十分に低減して信号遅延の発生を効果的に抑えることが可能になると共に、仕切層5aの存在によって一定の機械的強度及び放熱性を確保することが可能になる。
さらに、前述のように、このように配線1間に仕切層5aを設けることにより、配線1及び仕切層5aによって規定される溝2を速やかに閉塞し、空洞部4を形成することが可能になる。
例えば、今、仕切層5aを設けていない、間隔Dの隣接する配線1間の溝2を覆う絶縁膜3の形成を開始し、各配線1上から溝2側にせり出すオーバーハング部分が、単位時間あたり長さΔずつせり出し、間隔Dの溝2を覆うのに時間t1を要したと仮定する。即ち、次式(1)の関係が成り立つものと仮定する。
2×Δ×t1=D ・・・(1)
一方、図9に示したように、間隔L1で仕切層5aを設けた、間隔Dの隣接する配線1間の溝2については、時間t2で溝2が絶縁膜3で覆われたと仮定する。この場合、配線1及び仕切層5aからのオーバーハング部分が長さΔ×t2のとき、面積D×L1が被覆されることになるので、次式(2)の関係が成り立つ。
一方、図9に示したように、間隔L1で仕切層5aを設けた、間隔Dの隣接する配線1間の溝2については、時間t2で溝2が絶縁膜3で覆われたと仮定する。この場合、配線1及び仕切層5aからのオーバーハング部分が長さΔ×t2のとき、面積D×L1が被覆されることになるので、次式(2)の関係が成り立つ。
Δ×t2×(2×D+2×L1)=D×L1 ・・・(2)
簡単のため、t2/t1=Y,D/L1=Xとすると、式(1),(2)は、次式(3)のように表すことができる。
簡単のため、t2/t1=Y,D/L1=Xとすると、式(1),(2)は、次式(3)のように表すことができる。
Y=1/(X+1) ・・・(3)
Xは、X>0の関係を満たすので、式(3)より、Yは、Y<1の関係、即ちt2<t1の関係を満たす。このように、仕切層5aを設けることにより、溝2をより短時間で絶縁膜3により覆うことができることがわかる。例えば、配線1間の間隔(溝2の幅)D=100nm、仕切層5aの間隔L1=100nmの場合(X=1)、仕切層5aを設けなかった場合の半分の時間(Y=0.5)で溝2を覆い、空洞部4を形成することが可能になる。仕切層5aの間隔L1=700nmの場合(X=1/7)には、仕切層5aを設けなかった場合の9割弱程度の時間(Y=0.875)で溝2を覆い、空洞部4を形成することが可能になる。
Xは、X>0の関係を満たすので、式(3)より、Yは、Y<1の関係、即ちt2<t1の関係を満たす。このように、仕切層5aを設けることにより、溝2をより短時間で絶縁膜3により覆うことができることがわかる。例えば、配線1間の間隔(溝2の幅)D=100nm、仕切層5aの間隔L1=100nmの場合(X=1)、仕切層5aを設けなかった場合の半分の時間(Y=0.5)で溝2を覆い、空洞部4を形成することが可能になる。仕切層5aの間隔L1=700nmの場合(X=1/7)には、仕切層5aを設けなかった場合の9割弱程度の時間(Y=0.875)で溝2を覆い、空洞部4を形成することが可能になる。
なお、以上のように絶縁膜原料3aから絶縁膜3を形成する際には、仕切層5aを設けた溝2内には、全く絶縁膜原料3aが進入しない場合のほか、ある程度の絶縁膜原料3aが進入する場合がある。仕切層5aの存在自体、及び前述のような仕切層5aの存在による溝2の閉塞の高速化により、溝2内への進入確率は低減されるものの、ある程度の絶縁膜原料3aの進入は起こり得る。
図12は溝内に絶縁膜が形成される場合の説明図である。
面S上に設けられた隣接する配線1間の溝2を覆う絶縁膜3の形成時には、前述並びにこの図12(A),(B)に示すように、各配線1上から間の溝2側へ絶縁膜3がせり出していき、最終的にはそれらの絶縁膜3が?がり、空洞部4が形成される。このような絶縁膜3の形成過程で、絶縁膜3の前駆体である絶縁膜原料3aが溝2内に進入すると、溝2の底部や側壁部に絶縁膜3が形成される場合がある。
面S上に設けられた隣接する配線1間の溝2を覆う絶縁膜3の形成時には、前述並びにこの図12(A),(B)に示すように、各配線1上から間の溝2側へ絶縁膜3がせり出していき、最終的にはそれらの絶縁膜3が?がり、空洞部4が形成される。このような絶縁膜3の形成過程で、絶縁膜3の前駆体である絶縁膜原料3aが溝2内に進入すると、溝2の底部や側壁部に絶縁膜3が形成される場合がある。
今、配線1上に形成された絶縁膜3の膜厚をh、溝2の底部に形成された絶縁膜3の膜厚をb、溝2の側壁部に形成された絶縁膜3の膜厚をsとしたとき、b/h×100(%),s/h×100(%)を被覆率と定義する。この被覆率の値が小さいほど、溝2内に形成されている絶縁膜3が薄い(少ない)ことになる。このように溝2内に絶縁膜3が形成される場合、絶縁膜3は、溝2の底部の方が、溝2の側壁部に比べ、厚く形成される傾向がある。
溝2の底部や側壁部に絶縁膜3が形成されると、空洞部4の体積は減少し、溝2に形成された絶縁膜3による新たな容量が発生する。溝2内に絶縁膜原料3aが進入してその底部や側壁部に絶縁膜3が形成された場合の容量と、溝2内に絶縁膜原料3aが進入せずその底部や側壁部に全く絶縁膜3が形成されない場合の容量とを比較した例を表5に示す。また、それらの容量比を、仕切層5aの間隔(空洞部4の長さ)L1に対してプロットしたものを図13に示す。
表5のデータを取得するにあたっては、隣接する配線1間の間隔(溝2の幅)D=100nm、各配線1の高さH=300nm、仕切層5aの厚さL2=100nmとしている。そして、仕切層5aの間隔(空銅部4の長さ)L1を100nm,200nm,300nm,500nm,700nmと変化させたときの容量と、仕切層5aを設けない場合の容量との比較を行っている。なお、上記の式(3)に基づき、溝2内に形成される絶縁膜3は、仕切層5aの間隔によって変化するものとしている。また、表5及び図13に示す「溝側壁部膜厚」は、仕切層5aを設けない場合に溝2の側壁部に形成される絶縁膜3の膜厚sの値を示している。
以下、表5及び図13について述べる。
例えば、仕切層5aの間隔L1=100nmの場合、上記の式(3)を用いると、前述のように、仕切層5aを設けない場合に比べ、半分の時間で溝2が閉塞されることになる。そこで、仕切層5aを設けることにより、絶縁膜原料3aの溝2内への進入確率が半分になり、溝2内に形成される絶縁膜3の膜厚b,sもそれぞれ半分になると仮定する。また、溝2の底部には、溝2を覆う絶縁膜3の膜厚hの5%の膜厚bで、絶縁膜3が形成されるものと仮定し、さらに、上記のように、溝2の側壁部に形成される絶縁膜の膜厚sは、溝2の底部に形成される絶縁膜3の膜厚bの半分であると仮定する。
例えば、仕切層5aの間隔L1=100nmの場合、上記の式(3)を用いると、前述のように、仕切層5aを設けない場合に比べ、半分の時間で溝2が閉塞されることになる。そこで、仕切層5aを設けることにより、絶縁膜原料3aの溝2内への進入確率が半分になり、溝2内に形成される絶縁膜3の膜厚b,sもそれぞれ半分になると仮定する。また、溝2の底部には、溝2を覆う絶縁膜3の膜厚hの5%の膜厚bで、絶縁膜3が形成されるものと仮定し、さらに、上記のように、溝2の側壁部に形成される絶縁膜の膜厚sは、溝2の底部に形成される絶縁膜3の膜厚bの半分であると仮定する。
ここで、仕切層5aを設けないときに、溝2が膜厚h=300nmの絶縁膜3で覆われ、溝2の底部にその5%の膜厚b=15nm、溝2の側壁部に膜厚bの半分の膜厚s=7.5nmの絶縁膜3が形成される場合を想定する(溝側壁部膜厚7.5nm)。その場合、仕切層5aを設けたときには、上記仮定の下では、溝2の底部に膜厚b=7.5nm、溝2の側壁部に膜厚s=3.75nmの絶縁膜3が形成されることになる。表5には、このときの配線1間の容量が、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、2.9%増加することを示している。なお、仕切層5aを設けずに、溝2内に膜厚b=15nm、膜厚s=7.5nmの絶縁膜3が形成されたときの配線1間の容量は、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、5.9%増加するようになる。
仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=20nm,s=10nmの絶縁膜3が形成されるような条件(溝側壁部膜厚10nm)では、次のようになる。即ち、間隔L1=100nmで仕切層5aを設けると、溝2の底部及び側壁部に膜厚b=10nm,s=5.0nmの絶縁膜3が形成される。表5には、このときの配線1間の容量が、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、3.9%増加することを示している。
仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=30nm,s=15nmの絶縁膜3が形成されるような条件(溝側壁部膜厚15nm)では、次のようになる。即ち、間隔L1=100nmで仕切層5aを設けると、溝2の底部及び側壁部に膜厚b=15nm,s=7.5nmの絶縁膜3が形成される。表5には、このときの配線1間の容量が、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、5.9%増加することを示している。
仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=60nm,s=30nmの絶縁膜3が形成されるような条件(溝側壁部膜厚30nm)では、次のようになる。即ち、間隔L1=100nmで仕切層5aを設けると、溝2の底部及び側壁部に膜厚b=30nm,s=15nmの絶縁膜3が形成される。表5には、このときの配線1間の容量が、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、12.0%増加することを示している。
また、仕切層5aの間隔L1を大きく、例えば間隔L1=300nmとした場合には、上記の式(3)を用いると、仕切層5aを設けない場合に比べ、4分の3の時間(Y=0.75)で溝2が閉塞されることになる。そこで、上記同様、仕切層5aを設けることにより、絶縁膜原料3aの溝2内への進入確率が4分の3になるものとする。
ここで、仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=15nm,s=7.5nmの絶縁膜3が形成されるような条件を用いることを想定する(溝側壁部膜厚7.5nm)。その場合、間隔L1=300nmで仕切層5aを設けたときには、溝2の底部及び側壁部に膜厚b=11.3nm,s=5.6nmの絶縁膜3が形成されることになる。仕切層5aの間隔L1=300nmと大きくすると、上記の間隔L1=100nmの場合に比べ、絶縁膜3による溝2の閉塞時間短縮効果は小さくなり、また、絶縁膜原料3aの進入確率は高くなるため、このように膜厚b,sは厚くなる。表5には、このときの配線1間の容量が、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、9.4%増加することを示している。なお、仕切層5aを設けずに、溝2内に膜厚b=15nm、膜厚s=7.5nmの絶縁膜3が形成されたときの配線1間の容量は、仕切層5aを設け、且つ、溝2の底部及び側壁部に絶縁膜3が全く形成されない場合に比べ、12.6%増加するようになる。
同様に、仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=20nm,s=10nmの絶縁膜3が形成されるような条件(溝側壁部膜厚10nm)では、容量は12.6%増加する。仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=30nm,s=15nmの絶縁膜3が形成される条件(溝側壁部膜厚15nm)では、容量は19.1%増加する。仕切層5aを設けないときに溝2の底部及び側壁部に膜厚b=60nm,s=30nmの絶縁膜3が形成される条件(溝側壁部膜厚30nm)では、容量は39.7%増加する。
仕切層5aの間隔L1を200nm,500nm,700nmとしたときも、これと同様の計算により、表5及び図13に示したような容量比が取得される。
このような表5及び図13を用いることより、溝2内に形成される絶縁膜3の量によってどの程度配線1間の容量が増加するか、或いは配線1間の容量増加を抑えるために絶縁膜3をどのような条件で形成するのが適切か、といったことを推察することが可能になる。例えば、仕切層5aを設けないときの溝側壁部膜厚が7.5nmになる条件を用いる場合で、厚さL2=100nmの仕切層5aを設ける場合には、仕切層5aの間隔L1を300nm以下に設定すれば、容量増加を10%以下に抑えることができることがわかる。
このような表5及び図13を用いることより、溝2内に形成される絶縁膜3の量によってどの程度配線1間の容量が増加するか、或いは配線1間の容量増加を抑えるために絶縁膜3をどのような条件で形成するのが適切か、といったことを推察することが可能になる。例えば、仕切層5aを設けないときの溝側壁部膜厚が7.5nmになる条件を用いる場合で、厚さL2=100nmの仕切層5aを設ける場合には、仕切層5aの間隔L1を300nm以下に設定すれば、容量増加を10%以下に抑えることができることがわかる。
なお、ここでは、配線1及び仕切層5a上に形成される絶縁膜3の膜厚hに対し、その5%の膜厚bで溝2の底部に絶縁膜3が形成されるとした場合について述べた。さらに厚く、例えば膜厚bが膜厚hの10%となるような場合であれば、仕切層5aの厚さL2=100nm、間隔L1=100nmとすることで、配線1間の容量増加は10%以下に抑えることが可能である。
以上説明したように、配線1間に、所定の厚さの仕切層5aを所定の間隔で設けることにより、配線1間の溝2を塞ぐ絶縁膜3を形成する際の絶縁膜原料3aの進入を抑えることが可能になる。さらに、このような仕切層5aを設けることにより、溝2を絶縁膜3で速やかに閉塞させることが可能になるため、溝2内への絶縁膜原料3aの進入が効果的に抑えられるようになる。溝2内に絶縁膜原料3aが進入するとしても、その進入量を抑えることが可能であり、また、仕切層5aで仕切られた複数箇所の溝2について、進入量を少なく、しかも比較的均一にすることができる。
このように、仕切層5aを設けることにより、配線1間の容量を、仕切層5aのない配線1間をSiO2膜やLow−k膜等で埋めた場合よりも低く抑えることが可能になるため、そのような容量に起因する信号遅延の発生を効果的に抑えることが可能になる。さらに、異なる箇所の配線1間や、異なるデバイスやロットの配線1間について、容量を低く抑える、或いは容量のばらつきを抑えることが可能になる。
また、仕切層5aは、配線1を支持する役割を果たすため、仕切層5aを設けることにより、一定の機械的強度を確保することが可能になる。さらに、仕切層5aは、配線1の熱を伝熱する役割も果たすため、仕切層5aを設けることにより、一定の放熱性を確保することが可能になる。
従って、このような仕切層5aを用いることにより、高性能で高信頼性のデバイスを安定して形成することが可能になる。
なお、仕切層5aは、SiO2膜で形成する場合に限らず、Low−k膜、ポーラス膜で形成した場合であっても、そのような膜で形成された仕切層5aを設けなかった場合に比べて、一定の機械的強度及び放熱性を確保することは可能である。仕切層5aをLow−k膜やポーラス膜で形成することにより、一定の機械的強度及び放熱性を確保しつつ、仕切層5aをSiO2膜で形成した場合に比べて配線1間の容量を一層低減することが可能になる。
なお、仕切層5aは、SiO2膜で形成する場合に限らず、Low−k膜、ポーラス膜で形成した場合であっても、そのような膜で形成された仕切層5aを設けなかった場合に比べて、一定の機械的強度及び放熱性を確保することは可能である。仕切層5aをLow−k膜やポーラス膜で形成することにより、一定の機械的強度及び放熱性を確保しつつ、仕切層5aをSiO2膜で形成した場合に比べて配線1間の容量を一層低減することが可能になる。
また、一対の配線1間に複数の仕切層5aを設ける場合は、それらの仕切層5aを、必ずしも配線1間に等間隔に設けることを要しない。仕切層5aの間隔は、配線1間の間隔Dや高さH、各配線1に印加される電圧、形成するデバイスの要求特性等に基づき、適宜設定することが可能である。
以下、上記のような仕切層を含む配線層を備えた半導体装置について説明する。
まず、半導体装置の構成例について説明する。
図14は半導体装置の一例の要部断面模式図である。
まず、半導体装置の構成例について説明する。
図14は半導体装置の一例の要部断面模式図である。
この図14に例示する半導体装置10では、単結晶シリコン基板等の半導体基板11に、STI(Shallow Trench Isolation)型の素子分離領域12が形成されている。そして、この半導体基板11の素子分離領域12で画定された領域に、n型のウェルである素子領域13、及びp型のウェルである素子領域14が形成されている。これらの素子領域13,14には、それぞれ、pチャネル型MOSトランジスタ(pMOS)15、nチャネル型MOSトランジスタ(nMOS)16が形成されている。
pMOS15は、素子領域13上に、ゲート絶縁膜15aを介して形成されたゲート電極15b、及びその側壁部に形成された側壁絶縁膜15cを有している。ゲート電極15bの両側の素子領域13内には、エクステンション領域15d及びソース/ドレイン領域15eが形成されている。ゲート電極15b及びソース/ドレイン領域15eの表層部には、シリサイド層15fが形成されている。
同様に、nMOS16は、素子領域14上に、ゲート絶縁膜16aを介して形成されたゲート電極16b、及びその側壁部に形成された側壁絶縁膜16cを有している。ゲート電極16bの両側の素子領域14内には、エクステンション領域16d及びソース/ドレイン領域16eが形成され、ゲート電極15b及びソース/ドレイン領域15eの表層部には、コバルト(Co)やニッケル(Ni)等を用いてシリサイド層16fが形成されている。
なお、ゲート絶縁膜15a,16aには、酸化シリコン(SiO)膜、酸窒化シリコン(SiOC)膜等を用いることができる。ゲート電極15b,16bには、多結晶シリコン等を用いることができる。ゲート絶縁膜15a,16a及びゲート電極15b,16bは、例えば、このような所定の材料を素子領域13,14上に積層形成した状態から、エッチングによるゲート加工を行うことで、形成することができる。
また、側壁絶縁膜15c,16cには、SiO膜、窒化シリコン(SiN)膜、炭化シリコン(SiC)膜、SiOC膜等を、単体で或いは複数種組み合せて用いることができる。pMOS15及びnMOS16の形成においては、このような材料を用いた側壁絶縁膜15c,16cの形成に先立ち、フォトリソグラフィ技術及びイオン注入技術を用いて、エクステンション領域15d,16dがそれぞれ形成される。そして、エクステンション領域15d,16d及び側壁絶縁膜15c,16cの形成後、再びフォトリソグラフィ技術及びイオン注入技術を用いて、ソース/ドレイン領域15e,16eがそれぞれ形成される。その後、所定の金属の堆積、熱処理、及び未反応金属の除去が行われ、シリサイド層15f,16fが形成される。
半導体装置10では、上記のような構成を有するpMOS15及びnMOS16を覆う絶縁膜17が形成されている。そして、この絶縁膜17を貫通するように、ソース/ドレイン領域15e,16eに達するプラグ18が形成されている。プラグ18には、その一部或いは全部に、タングステン(W)等の導電材料を用いることができる。
絶縁膜17には、SiO膜やLow−k膜等を用いることができ、また、そのような膜とSiN膜、SiC膜、SiOC膜との積層膜を用いることもできる。SiO膜やLow−k膜の形成には、CVD法、PVD(Physical Vapor Deposition)法、塗布法等を用いることができる。プラグ18を形成する際には、例えば、まず絶縁膜17に、ソース/ドレイン領域15e,16eに達するコンタクトホールを形成した後、形成したコンタクトホールを所定の導電材料で埋め込む。そして、CMP(Chemical Mechanical Polishing)技術を用いて不要導電材料の除去と平坦化を行って、プラグ18を形成する。
絶縁膜17及びプラグ18の上には、配線21間に空洞部22を有する1層目の配線層20が形成されている。配線21には、その一部或いは全部に、銅(Cu)や銅アルミニウム(CuAl)合金等の導電材料を用いることができる。各配線21間の空洞部22は、図14では図示を省略しているが、少なくとも1つの仕切層によって仕切られている。なお、このような仕切層を含む配線層20の構成及びその形成方法の詳細については後述する。
配線層20の上には、絶縁膜30が形成され、この絶縁膜30により、配線21間の溝が閉塞され、配線1間に空洞部22が形成されている。絶縁膜30には、SiO膜、SiC膜、SiOC膜等を用いることができる。絶縁膜30は、CVD法、PVD法、塗布法等を用いることができる。また、この絶縁膜30上には、さらに絶縁膜31が形成されており、これらの絶縁膜30,31を貫通するように、配線21に達するビア32が形成されている。絶縁膜31には、SiO膜やLow−k膜等を用いることができ、また、そのような膜とSiN膜、SiC膜又はSiOC膜との積層膜を用いることもできる。絶縁膜31は、CVD法、PVD法、塗布法等を用いることができる。ビア32には、その一部或いは全部に、CuやCuAl合金等の導電材料を用いることができる。
ビア32は、例えば、絶縁膜30,31に、配線21に達するビアホールを形成した後、形成したビアホールを所定の導電材料で埋め込み、さらにCMP技術を用いて不要導電材料の除去と平坦化を行うことで、形成することができる。
絶縁膜31及びビア32の上には、絶縁膜33及びハードマスク34が形成されており、これらの絶縁膜33及びハードマスク34を貫通するように、ビア32に達する配線35が形成されている。絶縁膜33には、SiO膜やLow−k膜等を用いることができ、また、そのような膜とSiN膜、SiC膜又はSiOC膜との積層膜を用いることもできる。絶縁膜33は、CVD法、PVD法、塗布法等を用いることができる。ハードマスク34には、SiO膜等を用いることができる。配線35には、その一部或いは全部に、CuやCuAl合金等の導電材料を用いることができる。
配線35を形成する際には、例えば、まずその形成領域を開口したハードマスク34を形成し、それをマスクにして絶縁膜33にビア32に達する配線溝を形成する。そして、形成した配線溝を所定の導電材料で埋め込み、さらにCMP技術を用いて不要導電材料の除去と平坦化を行って、配線35を形成する。
なお、このようにハードマスク34は、配線35を埋込形成するための配線溝を絶縁膜33に形成する際のマスクとして用いられる層である。ハードマスク34は、配線35の電気的特性を良好に保つ観点から、図14に示したように、配線35の形成後も、絶縁膜33上に所定の厚みで残しておくことができる。但し、その有無によって電気的特性が影響されないような場合には、このハードマスク34は、除去されてもよい。
また、ビア32及び配線35は、デュアルダマシン法を用いて一括で形成してもよい。
続いて、上記のような半導体装置10の配線層20について詳細に説明する。
ここでは、配線層20の形成工程について順に説明していく。
続いて、上記のような半導体装置10の配線層20について詳細に説明する。
ここでは、配線層20の形成工程について順に説明していく。
まず、第1の実施の形態について説明する。
図15は第1の実施の形態に係る第1レジストパターン形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX1−X1断面模式図、(C)は(A)のY1−Y1断面模式図である。
図15は第1の実施の形態に係る第1レジストパターン形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX1−X1断面模式図、(C)は(A)のY1−Y1断面模式図である。
まず、pMOS15及びnMOS16を覆う絶縁膜17上に、絶縁膜23を形成する。絶縁膜23は、例えば、SiO膜で形成することができ、SiO膜の上にそれとエッチング選択比の異なるSiN膜やSiC膜等を形成した積層構造で形成することもできる。また、有機ポリマを用いて絶縁膜23を形成することもできる。
なお、絶縁膜23は、その下層の絶縁膜17とエッチング選択比の異なる材質で形成することが好ましい。絶縁膜17,23間に、絶縁膜23とエッチング選択比の異なる層(エッチングストッパ)を形成するようにしてもよい。
絶縁膜23には、後述のように、配線21及び仕切層23aが形成される。絶縁膜23の膜厚zは、形成する配線21及び仕切層23aの高さを基に設定することができ、例えば、膜厚zは、300nmに設定する。
絶縁膜23の形成後は、その上に、複数の溝状の開口部40aを有するレジストパターン40を形成する。ここでは、図15(A)に示したように、3本の溝状の開口部40aを形成した場合を例示している。開口部40aの幅xは、例えば300nmとし、幅wは、例えば1000nmとする。開口部40a間に挟まれた部分(仕切層23aが形成される部分)の幅yは、例えば100nmとする。
図16は第1の実施の形態に係る第1エッチング工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX2−X2断面模式図、(C)は(A)のY2−Y2断面模式図である。
レジストパターン40の形成後は、その開口部40aに露出する絶縁膜23のエッチングを行い、絶縁膜23に複数の溝23bを形成する。ここでは、図16(A)に示したように、3本の溝23bを形成している。
溝23bを形成する際のエッチングは、SiO膜等を用いて絶縁膜23を形成している場合には、例えば、四フッ化炭素(CF4)と酸素(O2)をエッチャントとする異方性RIE(Reactive Ion Etching)により行うことができる。有機ポリマを用いて絶縁膜23を形成している場合には、例えば、水素(H2)と窒素(N2)の混合ガスのプラズマを用いたエッチングにより、溝23bを形成することができる。
溝23bの形成後は、例えばO2プラズマを用いたアッシングにより、レジストパターン40を除去する。
図17は第1の実施の形態に係るレジストパターン除去後の状態を示す要部斜視模式図である。
図17は第1の実施の形態に係るレジストパターン除去後の状態を示す要部斜視模式図である。
レジストパターン40を除去することにより、図17に示すように、ここでは3本の溝23bが形成された絶縁膜23が得られるようになる。なお、溝23b間に挟まれた部分は、仕切層23aが形成される部分である。
図18は第1の実施の形態に係る第2レジストパターン形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX3−X3断面模式図、(C)は(A)のY3−Y3断面模式図である。また、図19は第1の実施の形態に係る第2レジストパターン形成工程の要部斜視模式図である。
上記のようにして溝23bを形成した後は、絶縁膜17,23上に、溝23bの長手方向に交差するように延びる複数の溝状の開口部41aを有するレジストパターン41を形成する。開口部41aは、配線21を形成する領域に形成する。ここでは、図18(A)及び図19に示したように、4本の溝状の開口部41aを形成した場合を例示している。開口部41aの幅x’は、配線21の幅を基に設定する。
レジストパターン41は、図18(B),(C)に示したように、開口部41aの側面がオーバーハング形状となるように、露光及び現像処理が行われて形成されている。また、レジストパターン41は、ここでは、絶縁膜23に予め形成されている溝23bにおいては、溝23bの深さ(絶縁膜23の膜厚)よりも厚くなるような膜厚で形成する。
図20は第1の実施の形態に係る第2エッチング工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX4−X4断面模式図、(C)は(A)のY4−Y4断面模式図である。また、図21は第1の実施の形態に係る第2エッチング工程の要部斜視模式図である。
レジストパターン41の形成後は、ドライエッチング法等を用い、その開口部41aに露出する絶縁膜23を除去し、下層の絶縁膜17上に存在する絶縁膜23及びレジストパターン41に、配線21を形成するための溝23cを形成する。溝23cは、絶縁膜23の材質に応じ、CF4とO2をエッチャントとする異方性RIEや、H2とN2の混合ガスのプラズマを用いたエッチングにより、形成することができる。
このようにして溝23cを形成することにより、配線21を形成するための配線溝が形成されると共に、溝23c両側のレジストパターン41の下部に、仕切層23aが形成されるようになる。上記の図15の工程について述べたように、開口部40aの幅xを300nm、開口部40a間に挟まれた部分の幅yを100nmとしていた場合には、各溝23c間に、厚さ100nmの仕切層23aが、300nmの間隔で形成される。
図22は第1の実施の形態に係る導電材料形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX5−X5断面模式図、(C)は(A)のY5−Y5断面模式図である。また、図23は第1の実施の形態に係る導電材料形成工程の要部斜視模式図である。
溝23cの形成後は、配線21を形成するための導電材料21aを溝23c内に形成する。導電材料21aの形成は、例えば、塩化金属還元気相成長法(MCR(Metal Chloride Reduction)−CVD)法を用いて行うことができる。
MCR−CVD法では、まず、所定のチャンバ内に、溝23cの形成まで行った基板を、導電材料21aを含む金属板と対向するように配置する。その基板と金属板との間に塩素プラズマを発生させると、励起した塩素ラジカルと金属板との反応によって塩素金属ガスが発生し、その塩化金属ガスが基板上に付着すると共に、塩素ラジカルとの反応により還元され、基板上に金属膜、即ち導電材料21aが堆積されるようになる。
このようなMCR−CVD法を用いて導電材料21aの堆積を行った場合には、溝23c内のほか、レジストパターン41上にも導電材料21aが堆積されるようになる。この導電材料21aの堆積に先立って上記のようにレジストパターン41を所定の厚みで且つオーバーハング形状としておくと、レジストパターン41上に堆積された導電材料21aと、それ以外の領域に堆積された導電材料21aとを、分離することができる。レジストパターン41上に堆積された導電材料21aは、後述のようにリフトオフ法により除去するが、このようにレジストパターン41上以外の領域に堆積された導電材料21aと分離しておくことで、選択的に除去されるようになる。
なお、溝23cの形成後、このような導電材料21aの形成に先立ち、例えばスパッタリング法を用いて、バリアメタル層を形成するようにしてもよい。この場合も、レジストパターン41を所定の厚みでオーバーハング形状としておくことで、レジストパターン41上に堆積されるバリアメタル層と、それ以外の領域に堆積されるバリアメタル層とを、分離して堆積することができる。バリアメタル層の材料には、タンタル(Ta)、窒化タンタル(TaN)、窒化チタン(TiN)等を用いることができる。
図24は第1の実施の形態に係るレジスト除去工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX6−X6断面模式図、(C)は(A)のY6−Y6断面模式図である。また、図25は第1の実施の形態に係るレジスト除去工程の要部斜視模式図である。
導電材料21aの形成後は、リフトオフ法を用い、レジストパターン41及びその上に形成された導電材料21aを選択的に除去する。
例えば、導電材料21aの形成まで行った基板を、温度50℃〜80℃の所定のレジスト剥離液に浸漬する。これにより、レジストパターン41上に形成されている導電材料21aが、そのレジストパターン41と共に、選択的に除去される。レジストパターン41上以外の領域に形成された導電材料21aは残り、それにより、配線21が形成されるようになる。
例えば、導電材料21aの形成まで行った基板を、温度50℃〜80℃の所定のレジスト剥離液に浸漬する。これにより、レジストパターン41上に形成されている導電材料21aが、そのレジストパターン41と共に、選択的に除去される。レジストパターン41上以外の領域に形成された導電材料21aは残り、それにより、配線21が形成されるようになる。
また、このようなレジストパターン41の除去により、その下に形成されていた仕切層23aが表出するようになる。図25に示したように、仕切層23aは、ここでは一対の配線21間、及び配線21と絶縁膜23との間に、それぞれ複数設けられており、配線21間、及び配線21と絶縁膜23との間には、それぞれ、それら複数の仕切層23aで仕切られた複数の溝23bが残るようになる。
図26は第1の実施の形態に係る絶縁膜形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX7−X7断面模式図、(C)は(A)のY7−Y7断面模式図である。また、図27は第1の実施の形態に係る絶縁膜形成工程の要部斜視模式図である。
リフトオフ法を用いたレジストパターン41の除去後は、配線21及び仕切層23a(或いは絶縁膜23)で囲まれた溝23bを覆う絶縁膜30を形成する。例えば、テトラエトキシシラン(TEOS)とO2を反応ガスとして用いたプラズマCVD法により、真空度500Pa、反応温度400℃として、SiO膜を形成する。このほか、SiC膜やSiOC膜を形成することによって、絶縁膜30を形成するようにしてもよい。
ここでは絶縁膜30の形成に先立ち、配線21間に仕切層23aを設けるようにしている。そのため、形成する絶縁膜30の前駆体となる絶縁膜原料が、仕切層23aの存在により、溝23b内への進入を妨げられるようになる。さらに、このような仕切層23aの存在により、溝23bの開口は、その周囲の配線21及び仕切層23aの側から閉塞されていき、配線21側のみからの閉塞に比べ、速やかに空洞部22が形成されるようになる。このように、空洞部22内への絶縁膜原料の進入を抑えることで、配線21間の容量の増加やばらつきを効果的に抑えることが可能になっている。
なお、ここではCVD法を用いて絶縁膜30を形成する場合を例示したが、このようなCVD法のほか、PVD法や塗布法等を用いることもできる。PVD法を用いた場合にも、CVD法同様、溝23bの開口を、その周囲の配線21及び仕切層23aの側から閉塞させていくことができる。また、配線21間に仕切層23aを設けているため、塗布法を用いた場合にも、その条件(塗布時の基板の回転条件、塗布材料の粘性等)を適切に調整することにより、溝23b内への塗布材料の進入を抑えて絶縁膜30を形成することが可能である。
以後は、形成した絶縁膜30の上に、絶縁膜31及びビア32の形成を行い、さらに、絶縁膜33、ハードマスク34及び配線35の形成を行って、半導体装置10を形成していけばよい。
次に、第2の実施の形態について説明する。
図28は第2の実施の形態に係る配線溝形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX8−X8断面模式図である。また、図29は第2の実施の形態に係る配線形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX9−X9断面模式図である。
図28は第2の実施の形態に係る配線溝形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX8−X8断面模式図である。また、図29は第2の実施の形態に係る配線形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX9−X9断面模式図である。
まず、pMOS15及びnMOS16を覆う絶縁膜17上に、図28に示すように、絶縁膜23を形成し、形成したその絶縁膜23に、ドライエッチング法等を用いて、配線21を形成するための溝23dを形成する。
溝23dの形成後は、図29に示すように、その溝23dを導電材料で埋め込み、配線21を形成する。配線21の形成は、例えば、溝23dの形成まで行った基板上に、めっき法を用いて導電材料を堆積した後、CMP法を用い、不要な導電材料を除去し、絶縁膜23を露出させ、溝23d内に導電材料を埋め込むことで行うことができる。
図30は第2の実施の形態に係るレジストパターン形成工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX10−X10断面模式図、(C)は(A)のY10−Y10断面模式図である。また、図31は第2の実施の形態に係るレジストパターン形成工程の別例の説明図である。
配線21の形成後は、例えば図30に示すように、絶縁膜23の一部の領域上、及び絶縁膜23の仕切層23aを形成する領域上をマスクし、配線21上、及び空洞部22を形成する領域上を開口部42aとしたレジストパターン42を形成する。なお、レジストパターン42は、図31に示すように、配線21上に形成されていてもよい。
図32は第2の実施の形態に係るエッチング工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX11−X11断面模式図、(C)は(A)のY11−Y11断面模式図である。また、図33は第2の実施の形態に係るレジスト除去工程の説明図であって、(A)は要部平面模式図、(B)は(A)のX12−X12断面模式図、(C)は(A)のY12−Y12断面模式図である。
レジストパターン42の形成後は、図32に示すように、それをマスクにして、ドライエッチング法等を用い、その開口部42aに露出する絶縁膜23を除去する。これにより、配線21間、及び配線21と絶縁膜23との間に複数の溝23eが形成されると共に、レジストパターン42の下に、それら複数の溝23eを仕切る仕切層23aが形成されるようになる。
その後、レジストパターン42をアッシング等によって除去することで、図33に示すような、配線21と、配線21間に設けられた仕切層23aと、絶縁膜23の一部に形成された仕切層23aとを有する構造が得られるようになる。
以後は、上記第1の実施の形態で述べたのと同様にして半導体装置10を形成していけばよい。即ち、まず、レジストパターン42の除去まで行った基板の上に、絶縁膜30を形成する。その際は、配線21間に仕切層23aを設けているため、溝23e内への絶縁膜原料の進入が抑えられるようになる。そのため、配線21間の容量の増加やばらつきを効果的に抑えることが可能になっている。その後は、絶縁膜31及びビア32の形成、さらに絶縁膜33、ハードマスク34及び配線35の形成を行って、半導体装置10を形成していけばよい。
なお、以上の説明では、配線1と絶縁膜5との間に空洞部4(溝2)及び仕切層5aを設けたが、その配線1と絶縁膜5を挟んだ別の配線との配置関係によっては、必ずしもその配線1と絶縁膜5との間に空洞部4及び仕切層5aを設けることを要しない。また、配線21と絶縁膜23との間には空洞部22(溝23b)及び仕切層23aを設けたが、その配線21と絶縁膜23を挟んだ別の配線との配置関係によっては、必ずしもその配線21と絶縁膜23との間に空洞部22及び仕切層23aを設けることを要しない。
以上説明した実施の形態に関し、さらに以下の付記を開示する。
(付記1) 一対の配線と、前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の溝を形成する工程と、
前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第2絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記1) 一対の配線と、前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の溝を形成する工程と、
前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第2絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。
(付記2) 前記第1絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする付記1に記載の半導体装置の製造方法。
(付記3) 前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に複数の第1溝を形成する工程と、
前記複数の第1溝と交差する一対の開口部を有するレジストを形成する工程と、
前記一対の開口部に露出する前記絶縁膜を除去することにより、一対の第2溝を形成すると共に、前記一対の第2溝間の前記レジスト下に前記第1絶縁膜を形成する工程と、
前記一対の第2溝内及び前記レジスト上に導電材料を形成する工程と、
前記レジスト、及び前記レジスト上に形成された前記導電材料を除去することにより、前記一対の第2溝に一対の配線を形成すると共に、前記第1絶縁膜で仕切られた前記複数の溝を形成する工程と、
を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記3) 前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に複数の第1溝を形成する工程と、
前記複数の第1溝と交差する一対の開口部を有するレジストを形成する工程と、
前記一対の開口部に露出する前記絶縁膜を除去することにより、一対の第2溝を形成すると共に、前記一対の第2溝間の前記レジスト下に前記第1絶縁膜を形成する工程と、
前記一対の第2溝内及び前記レジスト上に導電材料を形成する工程と、
前記レジスト、及び前記レジスト上に形成された前記導電材料を除去することにより、前記一対の第2溝に一対の配線を形成すると共に、前記第1絶縁膜で仕切られた前記複数の溝を形成する工程と、
を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記4) 前記複数の第1溝の深さが、前記複数の第1溝内に形成される前記レジストの膜厚よりも小さな値となるように、前記レジストを形成することを特徴とする付記3に記載の半導体装置の製造方法。
(付記5) 前記一対の開口部の各々が、間口の幅が底部の幅に比べて小さい断面形状となるように、前記レジストを形成することを特徴とする付記3又は4に記載の半導体装置の製造方法。
(付記6) 前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に一対の第1溝を形成する工程と、
前記一対の第1溝内に導電材料を形成して一対の配線を形成する工程と、
前記一対の配線間の前記絶縁膜上の少なくとも1箇所にレジストを形成する工程と、
前記レジスト形成後に露出する前記絶縁膜を除去することにより、前記一対の配線間の前記レジスト下に前記第1絶縁膜を形成すると共に、前記第1絶縁膜で仕切られた前記複数の溝を形成する工程と、
前記レジストを除去する工程と、
を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
前記一対の配線間に設けられた絶縁膜に一対の第1溝を形成する工程と、
前記一対の第1溝内に導電材料を形成して一対の配線を形成する工程と、
前記一対の配線間の前記絶縁膜上の少なくとも1箇所にレジストを形成する工程と、
前記レジスト形成後に露出する前記絶縁膜を除去することにより、前記一対の配線間の前記レジスト下に前記第1絶縁膜を形成すると共に、前記第1絶縁膜で仕切られた前記複数の溝を形成する工程と、
前記レジストを除去する工程と、
を含むことを特徴とする付記1又は2に記載の半導体装置の製造方法。
(付記7) 一対の配線と、
前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の空洞と、
前記複数の空洞を覆う第2絶縁膜と、
を有することを特徴とする半導体装置。
前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の空洞と、
前記複数の空洞を覆う第2絶縁膜と、
を有することを特徴とする半導体装置。
(付記8) 前記第1絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする付記7に記載の半導体装置。
(付記9) 前記第1絶縁膜は、酸化シリコン膜であることを特徴とする付記7又は8に記載の半導体装置。
(付記9) 前記第1絶縁膜は、酸化シリコン膜であることを特徴とする付記7又は8に記載の半導体装置。
(付記10) 前記第1絶縁膜は、酸化シリコンよりも誘電率の低い絶縁膜であることを特徴とする付記7又は8に記載の半導体装置。
1,21,35 配線
2,23b,23c,23d,23e 溝
3,5,17,23,30,31,33,101,102 絶縁膜
3a 絶縁膜原料
4,22 空洞部
5a,23a 仕切層
10 半導体装置
11 半導体基板
12 素子分離領域
13,14 素子領域
15a,16a ゲート絶縁膜
15b,16b ゲート電極
15c,16c 側壁絶縁膜
15d,16d エクステンション領域
15e,16e ソース/ドレイン領域
15f,16f シリサイド層
18 プラグ
20 配線層
21a 導電材料
32 ビア
34 ハードマスク
40,41,42 レジストパターン
40a,41a,42a 開口部
102a ポア
2,23b,23c,23d,23e 溝
3,5,17,23,30,31,33,101,102 絶縁膜
3a 絶縁膜原料
4,22 空洞部
5a,23a 仕切層
10 半導体装置
11 半導体基板
12 素子分離領域
13,14 素子領域
15a,16a ゲート絶縁膜
15b,16b ゲート電極
15c,16c 側壁絶縁膜
15d,16d エクステンション領域
15e,16e ソース/ドレイン領域
15f,16f シリサイド層
18 プラグ
20 配線層
21a 導電材料
32 ビア
34 ハードマスク
40,41,42 レジストパターン
40a,41a,42a 開口部
102a ポア
Claims (6)
- 一対の配線と、前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の溝を形成する工程と、
前記複数の溝内に空洞を残存させつつ、前記複数の溝を覆う第2絶縁膜を形成する工程と、
を有することを特徴とする半導体装置の製造方法。 - 前記第1絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする請求項1に記載の半導体装置の製造方法。
- 前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に複数の第1溝を形成する工程と、
前記複数の第1溝と交差する一対の開口部を有するレジストを形成する工程と、
前記一対の開口部に露出する前記絶縁膜を除去することにより、一対の第2溝を形成すると共に、前記一対の第2溝間の前記レジスト下に前記第1絶縁膜を形成する工程と、
前記一対の第2溝内及び前記レジスト上に導電材料を形成する工程と、
前記レジスト、及び前記レジスト上に形成された前記導電材料を除去することにより、前記一対の第2溝に一対の配線を形成すると共に、前記第1絶縁膜で仕切られた前記複数の溝を形成する工程と、
を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 前記一対の配線と前記複数の溝とを形成する工程は、
前記一対の配線間に設けられた絶縁膜に一対の第1溝を形成する工程と、
前記一対の第1溝内に導電材料を形成して一対の配線を形成する工程と、
前記一対の配線間の前記絶縁膜上の少なくとも1箇所にレジストを形成する工程と、
前記レジスト形成後に露出する前記絶縁膜を除去することにより、前記一対の配線間の前記レジスト下に前記第1絶縁膜を形成すると共に、前記第1絶縁膜で仕切られた前記複数の溝を形成する工程と、
前記レジストを除去する工程と、
を含むことを特徴とする請求項1又は2に記載の半導体装置の製造方法。 - 一対の配線と、
前記一対の配線間に設けられ、少なくとも1つの第1絶縁膜で仕切られた複数の空洞と、
前記複数の空洞を覆う第2絶縁膜と、
を有することを特徴とする半導体装置。 - 前記第1絶縁膜は、前記一対の配線の側壁部に接していることを特徴とする請求項5に記載の半導体装置。
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Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022202015A1 (ja) * | 2021-03-24 | 2022-09-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置製造方法 |
-
2009
- 2009-04-22 JP JP2009103860A patent/JP2010258073A/ja active Pending
Cited By (1)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
WO2022202015A1 (ja) * | 2021-03-24 | 2022-09-29 | ソニーセミコンダクタソリューションズ株式会社 | 半導体装置、半導体装置製造方法 |
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