WO2022095261A1 - Goa 电路及显示面板 - Google Patents

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pull
node
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管延庆
崔小鹃
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Wuhan China Star Optoelectronics Technology Co Ltd
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    • G09G2310/02—Addressing, scanning or driving the display screen or processing steps related thereto
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    • G09G2310/00—Command of the display device
    • G09G2310/08—Details of timing specific for flat panels, other than clock recovery

Definitions

  • the invention relates to the field of display technology, in particular to a GOA circuit and a display panel.
  • liquid crystal display devices have been widely used in various electronic products as display components of electronic equipment, and GOA (Gate Driver On Array, GOA circuit for short) is an important part of liquid crystal display devices, that is, using existing
  • GOA Gate Driver On Array, GOA circuit for short
  • the thin film transistor liquid crystal display array manufacturing process is a technology that makes the gate line scanning driving signal circuit on the array substrate to realize the driving method of the gate line scanning.
  • Display panels based on low-temperature polysilicon (LTPS) technology can be classified into N-type metal-oxide-semiconductor (NMOS) type, n-type substrate, p-channel, and empty according to the type of thin-film transistor (TFT) used in the panel.
  • NMOS N-type metal-oxide-semiconductor
  • TFT thin-film transistor
  • PMOS MOS transistor
  • CMOS complementary metal oxide semiconductor
  • GOA circuits are divided into NMOS circuits, PMOS circuits and CMOS circuits.
  • CMOS circuits eliminate the PP (P doping) layer of mask and process, which is of great benefit to improving yield and reducing costs.
  • NMOS TFT The carriers of NMOS TFT are electrons and have high mobility. Compared with PMOS (the carriers are holes), the device is more easily damaged.
  • the performance on the panel is that the high temperature reliability of the product is insufficient, and it is prone to GOA failure and screen splitting. , especially the IN cell Touch (ITP) panel, the split screen phenomenon is more likely to occur at the touch pause level.
  • ITP IN cell Touch
  • the prior art GOA circuit As shown in Figure 1, the prior art GOA circuit.
  • the circuit mainly includes the following parts: 1) Thin film transistors (NT1 ⁇ NT10) and two capacitors constitute the basic circuit working structure; 2) Thin film transistors (NT11 and NT12) constitute the All gate On module; 3 ) The thin film transistor (NT14) constitutes the All Gate Off module; 4) It has the function of forward and reverse scanning.
  • the control signal (U2D) is high and the control signal (D2U) is low, it scans from top to bottom. On the contrary, when U2D is low level and D2U is high level, scan from bottom to top row by row.
  • the minimum repeating unit is shown in Figure 2, with two basic units as a cycle; the signal timing diagram of this circuit is shown in Figure 3 display; other signals (such as GAS1) are low level under normal working conditions, and the signal GAS2 jumps from the low level of the abnormal display (Normal Display) to the high level during the touch period (TP Term).
  • GAS1 the low level of the abnormal display
  • TP Term the high level during the touch period
  • the current touch panel usually needs to insert several TP Term in one frame of screen display to realize the touch function, but the N-type metal-oxide-semiconductor (NMOS) GOA maintains the required level transmission through the capacitance of the node Q point.
  • NMOS N-type metal-oxide-semiconductor
  • TFT thin film transistor
  • the purpose of the present invention is to provide a GOA circuit to improve the stability of the GOA circuit.
  • the present invention provides a GOA circuit, comprising a plurality of GOA circuit units connected in cascade, wherein the nth-stage GOA circuit unit includes: a pull-up control circuit unit (101), a pull-up circuit unit (102), a first pull-down control circuit a unit (103), a second pull-down control circuit unit (104), a pull-down circuit unit (105), a gate opening unit (106), a first capacitor (C1) and a second capacitor (C2); wherein the pull-up A control circuit unit (101), the pull-up circuit unit (102), the first pull-down control circuit unit (103), the second pull-down control circuit unit (104), the pull-down circuit unit (105) and the gate opening unit (105) is electrically connected to the first node (Q) and the second node (P); the pull-up control circuit unit (101) is connected to the first control signal (U2D) and the first control signal (U2D) respectively.
  • the pull-up control circuit unit (101) is connected to the first control signal (U2
  • the pull-up control circuit unit (101) is used to charge the first node (Q) in the circuit to a high potential; the pull-up circuit unit (102) is connected to the clock signal (CK(n) )) to pull up the output signal (Gn) of the nth stage GOA circuit unit to the high level of the clock signal (CK(n)); the first pull-down control circuit unit (103) is connected to the The clock signal of the previous stage (CK(n-1)) and the clock signal of the next stage (CK(n+1)), the first pull-down control circuit unit (103) is connected to the pull-up control circuit unit (101), the first pull-down control circuit unit (103) is used to control the forward and reverse scanning of the GOA unit of the nth stage; the second pull-down control circuit unit (104) accesses the third control signal (GAS2), during the display period of the display panel, the second pull-down control circuit unit (104) is used to make the second node (P) pull down the first node (Q) to a low
  • the pull-up control circuit unit (101) includes: a first thin film transistor (NT1), the gate of the first thin film transistor (NT1) is connected to the scan drive signal G ( n-2), the source of the first thin film transistor (NT1) is connected to the first control signal (U2D), the drain of the first thin film transistor (T11) is connected to the first node (Q); the second Thin film transistor (NT2), the gate of the second thin film transistor (NT2) is connected to the scan drive signal G(n+2) of the n+2 th GOA circuit unit, and the source of the second thin film transistor (NT2) connected to the first node (Q), the drain of the second thin film transistor (NT2) is connected to the second control signal (D2U); and the fifth thin film transistor (NT5), the drain of the fifth thin film transistor (NT5)
  • the gate electrode is respectively connected to the first node (Q) and the source electrode of the second thin film transistor (NT2), the drain electrode of the fifth thin film transistor (NT5) is connected to the second node (P), and
  • the first pull-down control circuit unit (103) includes: a third thin film transistor (NT3), the gate of the third thin film transistor (NT3) is connected to the first control signal (U2D), the The source of the third thin film transistor (NT3) is connected to the clock signal (CK(n+1)) of the next stage; the fourth thin film transistor (NT4) is connected to the gate of the fourth thin film transistor (NT4).
  • the second control signal (D2U), the drain of the fourth thin film transistor (NT4) is connected to the clock signal (CK(n-1)) of the previous stage; and the sixth thin film transistor (NT6), the The gate of the sixth thin film transistor (NT6) is respectively connected to the source of the fourth thin film transistor (NT4) and the drain of the third thin film transistor (NT3), and the source of the sixth thin film transistor (NT6) Connected to a high voltage signal (VGH), the drain stage of the sixth thin film transistor (NT6) is connected to the second node (P).
  • VGH high voltage signal
  • the second pull-down control circuit unit (104) includes: a seventh thin film transistor (NT7), the gate of the seventh thin film transistor (NT7) is connected to the pull-down circuit unit, and the seventh thin film transistor (NT7)
  • the drain stage of NT7) is connected to the third control signal (GAS2); and the eighth thin film transistor (NT8), the gate of the eighth thin film transistor (NT8) is connected to the pull-up circuit unit, and the eighth thin film transistor (NT8) is connected to the pull-up circuit unit.
  • the source of the transistor (NT8) is connected to the first node (Q), and the drain of the eighth thin film transistor (NT8) is connected to the source of the seventh thin film transistor (NT7).
  • the pull-up circuit unit (102) includes: a ninth thin film transistor (T9), the gate of the ninth thin film transistor (T9) is connected to the high voltage signal (VGH), the nine thin film transistor (T9) The source of T9) is connected to the first node (Q); and the tenth thin film transistor (T10), the gate of the tenth thin film transistor (T10) is connected to the drain of the ninth thin film transistor (T9), The source of the tenth thin film transistor ( T10 ) is respectively connected to the pull-down circuit unit ( 105 ), the gate opening unit ( 106 ) and the scan driving signal G(n) of the n-th stage GOA circuit unit.
  • the pull-down circuit unit (105) includes: an eleventh thin film transistor (T11), the gate of the eleventh thin film transistor (T11) is connected to the second node (P), the eleventh thin film transistor (T11) The drain of the thin film transistor ( T11 ) is connected to the scan driving signal G(n) of the n-th GOA circuit unit, and the source of the eleventh thin film transistor ( T11 ) is connected to the low voltage signal (VGL).
  • the gate opening unit (106) includes: a twelfth thin film transistor (T12), the gate of the twelfth thin film transistor (T12) is connected to the second node (P), and the tenth thin film transistor (T12) is connected to the second node (P).
  • the drains of the two thin film transistors (T12) are connected to the second node (P), and the sources of the twelfth thin film transistors (T12) are connected to the scan driving signal G(n) of the nth-level GOA circuit unit; and a thirteenth thin film transistor (T13), the gate of the thirteenth thin film transistor (T13) is connected to the gate of the twelfth thin film transistor (T12), and the drain of the thirteenth thin film transistor (T13)
  • the electrode of the thirteenth thin film transistor ( T13 ) is connected to the low voltage signal (VGL), and the source electrode of the thirteenth thin film transistor ( T13 ) is connected to the second node (P).
  • the GOA circuit includes an NMOS circuit, a PMOS circuit and a CMOS circuit.
  • the present invention also provides a display panel including the GOA circuit.
  • the driving architecture of the GOA circuit includes single driving or dual driving.
  • the present invention provides a GOA circuit and a display panel, wherein the GOA circuit is provided with a second pull-down control circuit unit (104), and in combination with the timing diagram, during the touch pause period, for the pole transmission stage A node (Q), with the third control signal (GAS2) and the second control signal (D2U), is changed from a low-level signal to a high-level signal, so that the two leakage paths of the first node (Q) disappear , there is no leakage path at the Q point during the touch, thus maintaining the stability of the Q point.
  • the GOA circuit is provided with a second pull-down control circuit unit (104), and in combination with the timing diagram, during the touch pause period, for the pole transmission stage A node (Q), with the third control signal (GAS2) and the second control signal (D2U), is changed from a low-level signal to a high-level signal, so that the two leakage paths of the first node (Q) disappear , there is no leakage path at the Q point during the touch,
  • FIG. 1 is a circuit diagram of a GOA circuit provided by the prior art
  • FIG. 2 is a circuit diagram of a GOA circuit repeating unit provided by the prior art
  • Fig. 3 is the timing control and signal output waveform diagram of the GOA circuit provided by the prior art
  • FIG. 4 is a circuit diagram of a GOA circuit provided by the present invention.
  • Fig. 5 is the timing control and signal output waveform diagram of the GOA circuit provided by the present invention.
  • FIG. 6 is a schematic diagram of one-side driving of a GOA circuit of a display panel provided by the present invention.
  • FIG. 7 is a schematic diagram of double-side driving of the GOA circuit of the display panel provided by the present invention.
  • first and second are only used for descriptive purposes, and should not be construed as indicating or implying relative importance or implying the number of indicated technical features. Thus, a feature defined as “first” or “second” may expressly or implicitly include one or more of that feature. In the description of this application, unless stated otherwise, “plurality” means two or more. Additionally, the term “comprising” and any variations thereof are intended to cover non-exclusive inclusion.
  • the present invention provides a GOA circuit, which includes a plurality of GOA circuit units connected in cascade, wherein the nth-level GOA circuit unit includes: a pull-up control circuit unit (101), a pull-up circuit unit ( 102), a first pull-down control circuit unit (103), a second pull-down control circuit unit (104), a pull-down circuit unit (105), a gate open unit (106), a first capacitor (C1) and a second capacitor ( C2).
  • the nth-level GOA circuit unit includes: a pull-up control circuit unit (101), a pull-up circuit unit ( 102), a first pull-down control circuit unit (103), a second pull-down control circuit unit (104), a pull-down circuit unit (105), a gate open unit (106), a first capacitor (C1) and a second capacitor ( C2).
  • the pull-up control circuit unit (101), the pull-up circuit unit (102), the first pull-down control circuit unit (103), the second pull-down control circuit unit (104), the The pull-down circuit unit (105) and the gate opening unit (105) are both electrically connected to the first node (Q) and the second node (P).
  • the pull-up control circuit unit (101) is respectively connected to the first control signal (U2D) and the second control signal (D2U), and the pull-up control circuit unit (101) is used to connect the first node (Q) in the circuit Charge to high potential.
  • the pull-up control circuit unit (101) includes: a first thin film transistor (NT1), a second thin film transistor (NT2) and a fifth thin film transistor (NT5).
  • the gate of the first thin film transistor (NT1) is connected to the scan driving signal G(n-2) of the n-2 th GOA circuit unit, and the source of the first thin film transistor (NT1) is connected to the first control Signal (U2D), the drain of the first thin film transistor (T11) is connected to the first node (Q).
  • the gate of the second thin film transistor (NT2) is connected to the scan driving signal G(n+2) of the n+2 th GOA circuit unit, and the source of the second thin film transistor (NT2) is connected to the first node (Q), the drain of the second thin film transistor (NT2) is connected to the second control signal (D2U).
  • the gate of the fifth thin film transistor (NT5) is respectively connected to the first node (Q) and the source of the second thin film transistor (NT2), and the drain of the fifth thin film transistor (NT5) is connected to the first node (Q) and the source of the second thin film transistor (NT2).
  • the second node (P) is connected to the source of the fifth thin film transistor (NT5) with a low voltage signal (VGL).
  • the pull-up circuit unit (102) is connected to a clock signal (CK(n)), so as to pull up the output signal (Gn) of the n-th stage GOA circuit unit to a high level of the clock signal (CK(n)). potential.
  • the pull-up circuit unit (102) includes: a ninth thin film transistor (T9) and a tenth thin film transistor (T10).
  • the gate of the ninth thin film transistor (T9) is connected to the high voltage signal (VGH), and the source of the ninth thin film transistor (T9) is connected to the first node (Q); and
  • the gate of the tenth thin film transistor (T10) is connected to the drain of the ninth thin film transistor (T9), and the source of the tenth thin film transistor (T10) is connected to the pull-down circuit unit (105), the The gate open unit (106) and the scan drive signal G(n) of the n-th stage GOA circuit unit.
  • the first pull-down control circuit unit (103) is respectively connected to the clock signal of the previous stage (CK(n-1)) and the clock signal of the next stage (CK(n+1)).
  • a pull-up control circuit unit (103) is connected to the pull-up control circuit unit (101), and the first pull-down control circuit unit (103) is used to control forward and reverse scans of the nth-stage GOA unit.
  • the first pull-down control circuit unit (103) includes: a third thin film transistor (NT3), a fourth thin film transistor (NT4) and a sixth thin film transistor (NT6).
  • the gate of the third thin film transistor (NT3) is connected to the first control signal (U2D), and the source of the third thin film transistor (NT3) is connected to the clock signal (CK(n+1) of the next stage. )).
  • the gate of the fourth thin film transistor (NT4) is connected to the second control signal (D2U), and the drain of the fourth thin film transistor (NT4) is connected to the clock signal (CK(n ⁇ 1) of the previous stage. )).
  • the gate of the sixth thin film transistor (NT6) is respectively connected to the source of the fourth thin film transistor (NT4) and the drain of the third thin film transistor (NT3).
  • the source is connected to a high voltage signal (VGH), and the drain of the sixth thin film transistor (NT6) is connected to the second node (P).
  • the second pull-down control circuit unit (104) is connected to a third control signal (GAS2), and during the display period of the display panel, the second pull-down control circuit unit (104) is used to pull down the second node (P)
  • the first node (Q) is at a low potential; during the period when the display panel is touched, the second pull-down control circuit unit (104) is used to prevent the non-cascading Q point from being pulled up abnormally.
  • the second pull-down control circuit unit (104) includes: a seventh thin film transistor (NT7) and an eighth thin film transistor (NT8).
  • NT8 During the display period, the non-cascade P point pulls down the Q point, keeping the Q point as a low level signal.
  • NT7 During the touch period, GAS2 is at high level to prevent the Q point of non-gradation from being pulled up abnormally.
  • the gate of the seventh thin film transistor (NT7) is connected to the pull-down circuit unit, and the drain of the seventh thin film transistor (NT7) is connected to the third control signal (GAS2).
  • the gate of the eighth thin film transistor (NT8) is connected to the pull-up circuit unit, the source of the eighth thin film transistor (NT8) is connected to the first node (Q), and the eighth thin film transistor (NT8) ) is connected to the source of the seventh thin film transistor (NT7).
  • the pull-down circuit unit (105) is connected to a low voltage signal (VGL) for pulling down the precharge of the first node (Q) and the potential of the n-th stage scan driving signal G(n) to a low potential .
  • the pull-down circuit unit (105) includes: an eleventh thin film transistor (T11).
  • the gate of the eleventh thin film transistor (T11) is connected to the second node (P), and the drain of the eleventh thin film transistor (T11) is connected to the scan driving signal G of the nth stage GOA circuit unit (n), the source of the eleventh thin film transistor ( T11 ) is connected to the low voltage signal (VGL).
  • the gate opening unit (106) is connected to a fourth control signal (GAS1), and when an abnormal power-off occurs, the gate opening unit (106) is used to turn on all the gates of the display area, and release the inside of the pixel charge.
  • GAS1 fourth control signal
  • the gate opening unit (106) includes: a twelfth thin film transistor (T12) and a thirteenth thin film transistor (T13).
  • GAS1 is used to give a high level, so that all the gates in the display area are turned on, and the charges in the pixels are released to prevent residual charges from causing afterimages.
  • the gate of the twelfth thin film transistor (T12) is connected to the second node (P)
  • the drain of the twelfth thin film transistor (T12) is connected to the second node (P)
  • the tenth thin film transistor (T12) is connected to the second node (P).
  • the sources of the two thin film transistors ( T12 ) are connected to the scan driving signal G(n) of the n-th GOA circuit unit.
  • the gate of the thirteenth thin film transistor ( T13 ) is connected to the gate of the twelfth thin film transistor ( T12 ), and the drain of the thirteenth thin film transistor ( T13 ) is connected to the low voltage signal (VGL) , the source of the thirteenth thin film transistor (T13) is connected to the second node (P).
  • One end of the first capacitor (C1) is connected to the first node (Q), the other end of the first capacitor (C1) is connected to a low voltage signal (VGL), and the first capacitor (C1) is used to provide and Maintain the pre-charged power of the first node (Q); one end of the second capacitor (C2) is connected to the second node (P), and the other end of the second capacitor (C2) is connected to a low voltage signal (VGL) ), the second capacitor (C2) is used to provide and maintain the low potential of the second node (P).
  • the GOA circuit includes an NMOS circuit, a PMOS circuit and a CMOS circuit.
  • the present invention provides a display panel including the GOA circuit.
  • the GOA circuit is provided with a second pull-down control circuit unit (104), and in combination with the timing diagram, during the touch pause period, for the first node (Q) of the pole-transmission stage, the third control signal (GAS2) and the second control signal are matched.
  • Signal (D2U) which is changed from a low-level signal to a high-level signal, so that the two leakage paths of the first node (Q) disappear, and there is no leakage path at the Q point during the touch, thus maintaining the stability of the Q point .
  • the gate of NT2 corresponding to D2U is low level, and the gate of NT7 is low level for the non-cascade Q point, so the risk of the non-cascade Q point being pulled up abnormally is low.
  • the driving architecture of the GOA circuit includes single driving or dual driving.
  • the driving direction of the GOA circuit on the left and right sides is unidirectional driving, while the driving direction of the GOA circuit shown in FIG. 7 is simultaneous driving on the left and right sides.
  • the number of clock signals of the GOA circuit may use 4CK as shown in FIG. 2, or may be 6CK or 8CK.

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Abstract

本发明提供一种GOA电路及显示面板，所述GOA电路设置了第二下拉控制电路单元（104），结合时序图，在触控中停期间，对于极传级第一节点（Q），搭配第三控制信号（GAS2）和第二控制信号（D2U），其由低电平信号变更为高电平信号，这样第一节点（Q）的两个漏电路径均消失，触控期间Q点不存在漏电路径，进而保持Q点的稳定性。

Description

GOA电路及显示面板 技术领域
本发明涉及显示技术领域，特别是一种GOA电路及显示面板。
 背景技术
目前，液晶显示装置作为电子设备的显示部件已经广泛的应用于各种电子产品中，而GOA（Gate Driver On Array，简称GOA电路）是液晶显示装置中的一个重要组成部分，也就是利用现有薄膜晶体管液晶显示器阵列制程将栅极行扫描驱动信号电路制作在阵列基板上，实现对栅极逐行扫描的驱动方式的一项技术。
基于低温多晶硅（LTPS）技术的显示面板，根据面板内采用的薄膜晶体管（TFT）类型，可以分为N型金属-氧化物-半导体（NMOS）型，n型衬底、p沟道，靠空穴的流动运送电流的MOS管（PMOS）型，以及皆有NMOS和PMOS TFT的互补金属氧化物半导体（CMOS）。类似的，GOA电路分为NMOS电路，PMOS电路以及CMOS电路。NMOS电路相比于CMOS电路由于省去PP（P掺杂）这一层光罩及工序，对于提高良率以及降低成本都大有裨益，所以开发稳定的NMOS电路具有现实的产业需求。NMOS TFT载流子为电子，迁移率较高，器件相对与PMOS（载流子为空穴）较容易损伤，表现在面板上就是产品的高温信赖性不足，容易出现GOA失效，出现分屏现象，尤其是IN cell Touch（ITP）面板，在触控暂停级更容易出现分屏现象。
 技术问题
如图1所示，现有技术的GOA电路。该电路主要包括以下几部分：1）薄膜晶体管（NT1~NT10）、两个电容构成基本电路工作架构；2）薄膜晶体管（NT11和NT12）构成在全部栅极开（All gate On）模块；3）薄膜晶体管（NT14）构成All Gate Off模块；4）具有正反扫功能，当控制信号（U2D）为高电平，控制信号（D2U）为低电平，则由上向下逐行扫描，反之，当U2D为低电平，D2U为高电平时，则由下向上逐行扫描。
如图2以及图3所示，在时钟信号驱动模式（CK1~CK4）下，最小重复单元如图2所示，以2个基本单元为一个循环；此电路的信号时序示意图，如图3所示；其他信号（如GAS1）在正常工作情况下为低电平，信号GAS2在触控期（TP Term）由非正常显示（Normal Display）的低电平跳变为高电平。当前触控面板通常需要在一帧画面显示内插入若干个TP Term，用于实现触控功能，但是N型金属-氧化物-半导体（NMOS）GOA通过节点Q点的电容维持级传所需要的高电位，但是薄膜晶体管（TFT）并不是理想器件，即使在关态的情况下，依然会存在一定的漏电流；TP Term持续时间较长，触控的暂停级需要维持高电位的时间就会很长，这降低了GOA的级传稳定性。
因此，急需提供一种GOA电路及显示面板，用以提高GOA电路的稳定性。
 技术解决方案
本发明的目的是，提供一种GOA电路，用以提高GOA电路的稳定性。
本发明提供一种GOA电路，包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元（101）、上拉电路单元（102）、第一下拉控制电路单元（103）、第二下拉控制电路单元（104）、下拉电路单元（105）、栅极打开单元（106）、第一电容（C1）以及第二电容（C2）；其中，所述上拉控制电路单元（101）、所述上拉电路单元（102）、所述第一下拉控制电路单元（103）、所述第二下拉控制电路单元（104）、所述下拉电路单元（105）以及所述栅极打开单元（105）均电连接至第一节点（Q）以及第二节点（P）；所述上拉控制电路单元（101）分别接入第一控制信号（U2D）以及第二控制信号（D2U），所述上拉控制电路单元（101）用以将电路中第一节点（Q）充电到高电位；所述上拉电路单元（102）接入时钟信号（CK（n）），用以将第n级GOA 电路单元的输出信号（Gn）拉高到所述时钟信号（CK（n））的高电位；所述第一下拉控制电路单元（103）分别接入上一级的时钟信号（CK（n-1））以及下一级的时钟信号（CK（n+1）），所述第一下拉控制电路单元（103）连接所述上拉控制电路单元（101），所述第一下拉控制电路单元（103）用以控制第n级的GOA单元的正向以及反向扫描；所述第二下拉控制电路单元（104）接入第三控制信号（GAS2），在显示面板显示期间，所述第二下拉控制电路单元（104）用以使所述第二节点（P）下拉所述第一节点（Q）至低电位；在所述显示面板被触摸期间，所述第二下拉控制电路单元（104）用以防止非级传级的Q点被异常拉高；所述下拉电路单元（105）接入低电压信号（VGL），用以拉低所述第一节点（Q）预充电以及所述第n级的扫描驱动信号G（n）的电位至低电位；所述栅极打开单元（106）接入第四控制信号（GAS1），在异常断电发生时，所述栅极打开单元（106）用以使显示区的所有的栅极打开，释放像素内的电荷；所述第一电容（C1）一端连接所述第一节点（Q），所述第一电容（C1）的另一端连接低电压信号（VGL），所述第一电容（C1）用以提供并维持所述第一节点（Q）预充电的电；所述第二电容（C2）一端连接所述第二节点（P），所述第二电容（C2）的另一端连接低电压信号（VGL），所述第二电容（C2）用以提供并维持所述第二节点（P）的低电位。
进一步地，所述上拉控制电路单元（101）包括：第一薄膜晶体管(NT1)，所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA 电路单元的扫描驱动信号G（n-2），所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号（U2D），所述第一薄膜晶体管(T11)的漏极连接第一节点（Q）；第二薄膜晶体管(NT2)，所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA 电路单元的扫描驱动信号G（n+2），所述第二薄膜晶体管(NT2)的源极连接所述第一节点（Q），所述第二薄膜晶体管(NT2)的漏极连接第二控制信号（D2U）；以及第五薄膜晶体管(NT5)，所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点（Q）以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点（P），所述第五薄膜晶体管(NT5)的源极连接低电压信号（VGL）。
进一步地，所述第一下拉控制电路单元（103）包括：第三薄膜晶体管(NT3)，所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号（U2D），所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号（CK（n+1））；第四薄膜晶体管(NT4)，所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号（D2U），所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号（CK（n-1））；以及第六薄膜晶体管(NT6)，所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号（VGH），所述第六薄膜晶体管(NT6)漏级连接所述第二节点（P）。
进一步地，所述第二下拉控制电路单元（104）包括：第七薄膜晶体管(NT7)，所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号（GAS2）；以及第八薄膜晶体管(NT8)，所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点（Q），所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
进一步地，所述上拉电路单元（102）包括：第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极连接所述高电压信号（VGH），所述九薄膜晶体管(T9)的源极连接所述第一节点（Q）；以及第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元（105）、所述栅极打开单元（106）以及所述第n级GOA 电路单元的扫描驱动信号G（n）。
进一步地，所述下拉电路单元（105）包括：第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第二节点（P），所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA 电路单元的扫描驱动信号G（n），所述第十一薄膜晶体管(T11)的源极连接所述低电压信号（VGL）。
进一步地，所述栅极打开单元（106）包括：第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的漏极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA 电路单元的扫描驱动信号G（n）；以及第十三薄膜晶体管(T13)，所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号（VGL），所述第十三薄膜晶体管(T13)的源极连接所述第二节点（P）。
进一步地，所述GOA电路包括NMOS电路，PMOS电路以及CMOS电路。
本发明还提供一种显示面板，包括所述的GOA电路。
进一步地，所述GOA电路的驱动架构包括单驱动或双驱动。
 有益效果
本申请的有益效果为：本发明提供一种GOA电路及显示面板，所述GOA电路设置了第二下拉控制电路单元（104），结合时序图，在触控中停期间，对于极传级第一节点（Q），搭配第三控制信号（GAS2）和第二控制信号（D2U），其由低电平信号变更为高电平信号，这样第一节点（Q）的两个漏电路径均消失，触控期间Q点不存在漏电路径，进而保持Q点的稳定性。
 附图说明
下面结合附图，通过对本申请的具体实施方式详细描述，将使本申请的技术方案及其它有益效果显而易见。
图1为现有技术提供的GOA电路的电路图；
图2为现有技术提供的GOA电路重复单元的电路图；
图3为现有技术提供的GOA电路的时序控制及信号输出波形图；
图4为本发明提供的GOA电路的电路图；
图5为本发明提供的GOA电路的时序控制及信号输出波形图；
图6为本发明提供的显示面板GOA电路单侧驱动的示意图；
图7为本发明提供的显示面板GOA电路双侧驱动的示意图。
 本发明的实施方式
这里所公开的具体结构和功能细节仅仅是代表性的，并且是用于描述本申请的示例性实施例的目的。但是本申请可以通过许多替换形式来具体实现，并且不应当被解释成仅仅受限于这里所阐述的实施例。
在本申请的描述中，需要理解的是，术语“中心”、“横向”、“上”、“下”、“左”、“右”、“竖直”、“水平”、“顶”、“底”、“内”、“外”等指示的方位或位置关系为基于附图所示的方位或位置关系，仅是为了便于描述本申请和简化描述，而不是指示或暗示所指的装置或元件必须具有特定的方位、以特定的方位构造和操作，因此不能理解为对本申请的限制。此外，术语“第一”、“第二”仅用于描述目的，而不能理解为指示或暗示相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括一个或者更多个该特征。在本申请的描述中，除非另有说明，“多个”的含义是两个或两个以上。另外，术语“包括”及其任何变形，意图在于覆盖不排他的包含。
如图4以及图5所示，本发明提供一种GOA电路，包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元（101）、上拉电路单元（102）、第一下拉控制电路单元（103）、第二下拉控制电路单元（104）、下拉电路单元（105）、栅极打开单元（106）、第一电容（C1）以及第二电容（C2）。
其中，所述上拉控制电路单元（101）、所述上拉电路单元（102）、所述第一下拉控制电路单元（103）、所述第二下拉控制电路单元（104）、所述下拉电路单元（105）以及所述栅极打开单元（105）均电连接至第一节点（Q）以及第二节点（P）。
所述上拉控制电路单元（101）分别接入第一控制信号（U2D）以及第二控制信号（D2U），所述上拉控制电路单元（101）用以将电路中第一节点（Q）充电到高电位。
所述上拉控制电路单元（101）包括：第一薄膜晶体管(NT1)、第二薄膜晶体管(NT2)以及第五薄膜晶体管(NT5)。
所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA 电路单元的扫描驱动信号G（n-2），所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号（U2D），所述第一薄膜晶体管(T11)的漏极连接第一节点（Q）。
所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA 电路单元的扫描驱动信号G（n+2），所述第二薄膜晶体管(NT2)的源极连接所述第一节点（Q），所述第二薄膜晶体管(NT2)的漏极连接第二控制信号（D2U）。
所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点（Q）以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点（P），所述第五薄膜晶体管(NT5)的源极连接低电压信号（VGL）。
所述上拉电路单元（102）接入时钟信号（CK（n）），用以将第n级GOA 电路单元的输出信号（Gn）拉高到所述时钟信号（CK（n））的高电位。
所述上拉电路单元（102）包括：第九薄膜晶体管(T9)以及第十薄膜晶体管(T10)。
所述第九薄膜晶体管(T9)的栅极连接所述高电压信号（VGH），所述九薄膜晶体管(T9)的源极连接所述第一节点（Q）；以及
所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元（105）、所述栅极打开单元（106）以及所述第n级GOA 电路单元的扫描驱动信号G（n）。
所述第一下拉控制电路单元（103）分别接入上一级的时钟信号（CK（n-1））以及下一级的时钟信号（CK（n+1）），所述第一下拉控制电路单元（103）连接所述上拉控制电路单元（101），所述第一下拉控制电路单元（103）用以控制第n级的GOA单元的正向以及反向扫描。
所述第一下拉控制电路单元（103）包括：第三薄膜晶体管(NT3)、第四薄膜晶体管(NT4)以及第六薄膜晶体管(NT6)。
正扫时，U2D（Up to Down）为High，NT3接入NT5栅极；反扫时，D2U（Down to Up）为High，NT4接入NT5栅极。
所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号（U2D），所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号（CK（n+1））。
所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号（D2U），所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号（CK（n-1））。
所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号（VGH），所述第六薄膜晶体管(NT6)漏级连接所述第二节点（P）。
所述第二下拉控制电路单元（104）接入第三控制信号（GAS2），在显示面板显示期间，所述第二下拉控制电路单元（104）用以使所述第二节点（P）下拉所述第一节点（Q）至低电位；在所述显示面板被触摸期间，所述第二下拉控制电路单元（104）用以防止非级传级的Q点被异常拉高。
所述第二下拉控制电路单元（104）包括：第七薄膜晶体管(NT7)以及第八薄膜晶体管(NT8)。
NT8：在显示期间，非级传级的P点下拉Q点，保持Q点为低电平信号。
NT7：触控期间，GAS2为高电平，防止非级传级的Q点被异常拉高。
所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号（GAS2）。
所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点（Q），所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
所述下拉电路单元（105）接入低电压信号（VGL），用以拉低所述第一节点（Q）预充电以及所述第n级的扫描驱动信号G（n）的电位至低电位。
所述下拉电路单元（105）包括：第十一薄膜晶体管(T11)。
所述第十一薄膜晶体管(T11)的栅极连接所述第二节点（P），所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA 电路单元的扫描驱动信号G（n），所述第十一薄膜晶体管(T11)的源极连接所述低电压信号（VGL）。
所述栅极打开单元（106）接入第四控制信号（GAS1），在异常断电发生时，所述栅极打开单元（106）用以使显示区的所有的栅极打开，释放像素内的电荷。
所述栅极打开单元（106）包括：第十二薄膜晶体管(T12)以及第十三薄膜晶体管(T13)。在异常断电发生时，通过GAS1给高电平，使得显示区所有的Gate打开，释放像素内的电荷，防止电荷残留造成残影。
所述第十二薄膜晶体管(T12)的栅极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的漏极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA 电路单元的扫描驱动信号G（n）。
所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号（VGL），所述第十三薄膜晶体管(T13)的源极连接所述第二节点（P）。
所述第一电容（C1）一端连接所述第一节点（Q），所述第一电容（C1）的另一端连接低电压信号（VGL），所述第一电容（C1）用以提供并维持所述第一节点（Q）预充电的电；所述第二电容（C2）一端连接所述第二节点（P），所述第二电容（C2）的另一端连接低电压信号（VGL），所述第二电容（C2）用以提供并维持所述第二节点（P）的低电位。
在一实施例中，所述GOA电路包括NMOS电路，PMOS电路以及CMOS电路。
本发明提供一种显示面板，包括所述的GOA电路。
所述GOA电路设置了第二下拉控制电路单元（104），结合时序图，在触控中停期间，对于极传级第一节点（Q），搭配第三控制信号（GAS2）和第二控制信号（D2U），其由低电平信号变更为高电平信号，这样第一节点（Q）的两个漏电路径均消失，触控期间Q点不存在漏电路径，进而保持Q点的稳定性。
对于非级传级Q点，D2U相对应的NT2栅极为低电平，NT7的栅极为非级传级Q为低电平，所以非级传级Q点被异常拉高的风险较低。
所述GOA电路的驱动架构包括单驱动或双驱动。
如图6所示，左右两侧的GOA电路驱动方向为单向驱动，而图7所示中的GOA电路驱动方向为左右两侧同时驱动。
所述GOA电路的时钟信号数可以使用如图2所示的4CK，也可以是6 CK或8CK。
综上所述，虽然本申请已以优选实施例揭露如上，但上述优选实施例并非用以限制本申请，本领域的普通技术人员，在不脱离本申请的精神和范围内，均可作各种更动与润饰，因此本申请的保护范围以权利要求界定的范围为准。

Claims (16)

  1. 一种GOA电路，其中，包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元（101）、上拉电路单元（102）、第一下拉控制电路单元（103）、第二下拉控制电路单元（104）、下拉电路单元（105）、栅极打开单元（106）、第一电容（C1）以及第二电容（C2）；
    其中，所述上拉控制电路单元（101）、所述上拉电路单元（102）、所述第一下拉控制电路单元（103）、所述第二下拉控制电路单元（104）、所述下拉电路单元（105）以及所述栅极打开单元（105）均电连接至第一节点（Q）以及第二节点（P）；
    所述上拉控制电路单元（101）分别接入第一控制信号（U2D）以及第二控制信号（D2U），所述上拉控制电路单元（101）用以将电路中第一节点（Q）充电到高电位；
    所述上拉电路单元（102）接入时钟信号（CK（n）），用以将第n级GOA 电路单元的输出信号（Gn）拉高到所述时钟信号（CK（n））的高电位；
    所述第一下拉控制电路单元（103）分别接入上一级的时钟信号（CK（n-1））以及下一级的时钟信号（CK（n+1）），所述第一下拉控制电路单元（103）连接所述上拉控制电路单元（101），所述第一下拉控制电路单元（103）用以控制第n级的GOA单元的正向以及反向扫描；
    所述第二下拉控制电路单元（104）接入第三控制信号（GAS2），在显示面板显示期间，所述第二下拉控制电路单元（104）用以使所述第二节点（P）下拉所述第一节点（Q）至低电位；
    所述下拉电路单元（105）接入低电压信号（VGL），用以拉低所述第一节点（Q）预充电以及所述第n级的扫描驱动信号G（n）的电位至低电位；
    所述栅极打开单元（106）接入第四控制信号（GAS1），在异常断电发生时，所述栅极打开单元（106）用以使显示区的所有的栅极打开，释放像素内的电荷；
    所述第一电容（C1）一端连接所述第一节点（Q），所述第一电容（C1）的另一端连接低电压信号（VGL），所述第一电容（C1）用以提供并维持所述第一节点（Q）的预充电；所述第二电容（C2）一端连接所述第二节点（P），所述第二电容（C2）的另一端连接低电压信号（VGL），所述第二电容（C2）用以提供并维持所述第二节点（P）的低电位。
  2. 根据权利要求1所述的GOA电路，其中，
    所述上拉控制电路单元（101）包括：
    第一薄膜晶体管(NT1)，所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA 电路单元的扫描驱动信号G（n-2），所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号（U2D），所述第一薄膜晶体管(T11)的漏极连接第一节点（Q）；
    第二薄膜晶体管(NT2)，所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA电路单元的扫描驱动信号G（n+2），所述第二薄膜晶体管(NT2)的源极连接所述第一节点（Q），所述第二薄膜晶体管(NT2)的漏极连接第二控制信号（D2U）；以及
    第五薄膜晶体管(NT5)，所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点（Q）以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点（P），所述第五薄膜晶体管(NT5)的源极连接低电压信号（VGL）。
  3. 根据权利要求1所述的GOA电路，其中，
    所述第一下拉控制电路单元（103）包括：
    第三薄膜晶体管(NT3)，所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号（U2D），所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号（CK（n+1））；
    第四薄膜晶体管(NT4)，所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号（D2U），所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号（CK（n-1））；以及
    第六薄膜晶体管(NT6)，所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号（VGH），所述第六薄膜晶体管(NT6)漏级连接所述第二节点（P）。
  4. 根据权利要求1所述的GOA电路，其中，
    所述第二下拉控制电路单元（104）包括：
    第七薄膜晶体管(NT7)，所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号（GAS2）；以及
    第八薄膜晶体管(NT8)，所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点（Q），所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
  5. 根据权利要求1所述的GOA电路，其中，
    所述上拉电路单元（102）包括：
    第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极连接所述高电压信号（VGH），所述九薄膜晶体管(T9)的源极连接所述第一节点（Q）；以及
    第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元（105）、所述栅极打开单元（106）以及所述第n级GOA 电路单元的扫描驱动信号G（n）。
  6. 根据权利要求1所述的GOA电路，其中，
    所述下拉电路单元（105）包括：
    第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第二节点（P），所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA 电路单元的扫描驱动信号G（n），所述第十一薄膜晶体管(T11)的源极连接所述低电压信号（VGL）。
  7. 根据权利要求1所述的GOA电路，其中，
    所述栅极打开单元（106）包括：
    第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的漏极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA 电路单元的扫描驱动信号G（n）；以及
    第十三薄膜晶体管(T13)，所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号（VGL），所述第十三薄膜晶体管(T13)的源极连接所述第二节点（P）。
  8. 根据权利要求1所述的GOA电路，其中，
    所述GOA电路包括NMOS电路，PMOS电路以及CMOS电路。
  9. 一种显示面板，其中，包括一GOA电路；
    其中，所述GOA电路包括级联的多个GOA电路单元，其中第n级GOA电路单元包括：上拉控制电路单元（101）、上拉电路单元（102）、第一下拉控制电路单元（103）、第二下拉控制电路单元（104）、下拉电路单元（105）、栅极打开单元（106）、第一电容（C1）以及第二电容（C2）；
    其中，所述上拉控制电路单元（101）、所述上拉电路单元（102）、所述第一下拉控制电路单元（103）、所述第二下拉控制电路单元（104）、所述下拉电路单元（105）以及所述栅极打开单元（105）均电连接至第一节点（Q）以及第二节点（P）；
    所述上拉控制电路单元（101）分别接入第一控制信号（U2D）以及第二控制信号（D2U），所述上拉控制电路单元（101）用以将电路中第一节点（Q）充电到高电位；
    所述上拉电路单元（102）接入时钟信号（CK（n）），用以将第n级GOA 电路单元的输出信号（Gn）拉高到所述时钟信号（CK（n））的高电位；
    所述第一下拉控制电路单元（103）分别接入上一级的时钟信号（CK（n-1））以及下一级的时钟信号（CK（n+1）），所述第一下拉控制电路单元（103）连接所述上拉控制电路单元（101），所述第一下拉控制电路单元（103）用以控制第n级的GOA单元的正向以及反向扫描；
    所述第二下拉控制电路单元（104）接入第三控制信号（GAS2），在显示面板显示期间，所述第二下拉控制电路单元（104）用以使所述第二节点（P）下拉所述第一节点（Q）至低电位；
    所述下拉电路单元（105）接入低电压信号（VGL），用以拉低所述第一节点（Q）预充电以及所述第n级的扫描驱动信号G（n）的电位至低电位；
    所述栅极打开单元（106）接入第四控制信号（GAS1），在异常断电发生时，所述栅极打开单元（106）用以使显示区的所有的栅极打开，释放像素内的电荷；
    所述第一电容（C1）一端连接所述第一节点（Q），所述第一电容（C1）的另一端连接低电压信号（VGL），所述第一电容（C1）用以提供并维持所述第一节点（Q）的预充电；所述第二电容（C2）一端连接所述第二节点（P），所述第二电容（C2）的另一端连接低电压信号（VGL），所述第二电容（C2）用以提供并维持所述第二节点（P）的低电位。
  10. 根据权利要求9所述的显示面板，其中，
    所述上拉控制电路单元（101）包括：
    第一薄膜晶体管(NT1)，所述第一薄膜晶体管(NT1)的栅极连接第n-2级GOA 电路单元的扫描驱动信号G（n-2），所述第一薄膜晶体管(NT1)的源极连接所述第一控制信号（U2D），所述第一薄膜晶体管(T11)的漏极连接第一节点（Q）；
    第二薄膜晶体管(NT2)，所述第二薄膜晶体管(NT2)的栅极连接第n+2级GOA电路单元的扫描驱动信号G（n+2），所述第二薄膜晶体管(NT2)的源极连接所述第一节点（Q），所述第二薄膜晶体管(NT2)的漏极连接第二控制信号（D2U）；以及
    第五薄膜晶体管(NT5)，所述第五薄膜晶体管(NT5)的栅极分别连接所述第一节点（Q）以及所述第二薄膜晶体管(NT2)的源极，所述第五薄膜晶体管(NT5)的漏极连接所述第二节点（P），所述第五薄膜晶体管(NT5)的源极连接低电压信号（VGL）。
  11. 根据权利要求9所述的显示面板，其中，
    所述第一下拉控制电路单元（103）包括：
    第三薄膜晶体管(NT3)，所述第三薄膜晶体管(NT3)的栅极连接所述第一控制信号（U2D），所述第三薄膜晶体管(NT3)的源极连接所述下一级的时钟信号（CK（n+1））；
    第四薄膜晶体管(NT4)，所述第四薄膜晶体管(NT4)的栅极连接所述第二控制信号（D2U），所述第四薄膜晶体管(NT4)的漏极连接所述上一级的时钟信号（CK（n-1））；以及
    第六薄膜晶体管(NT6)，所述第六薄膜晶体管(NT6)的栅极分别连接所述第四薄膜晶体管(NT4)的源极以及所述第三薄膜晶体管(NT3)的漏极，所述第六薄膜晶体管(NT6)的源极连接高电压信号（VGH），所述第六薄膜晶体管(NT6)漏级连接所述第二节点（P）。
  12. 根据权利要求9所述的显示面板，其中，
    所述第二下拉控制电路单元（104）包括：
    第七薄膜晶体管(NT7)，所述第七薄膜晶体管(NT7)的栅极连接所述下拉电路单元，所述第七薄膜晶体管(NT7)的漏级连接所述第三控制信号（GAS2）；以及
    第八薄膜晶体管(NT8)，所述第八薄膜晶体管(NT8)的栅极连接所述上拉电路单元，所述第八薄膜晶体管(NT8)的源极连接所述第一节点（Q），所述第八薄膜晶体管(NT8)的漏极连接所述第七薄膜晶体管(NT7)的源极。
  13. 根据权利要求9所述的显示面板，其中，
    所述上拉电路单元（102）包括：
    第九薄膜晶体管(T9)，所述第九薄膜晶体管(T9)的栅极连接所述高电压信号（VGH），所述九薄膜晶体管(T9)的源极连接所述第一节点（Q）；以及
    第十薄膜晶体管(T10)，所述第十薄膜晶体管(T10)的栅极连接所述第九薄膜晶体管(T9)的漏级，所述第十薄膜晶体管(T10)的源极分别连接所述下拉电路单元（105）、所述栅极打开单元（106）以及所述第n级GOA 电路单元的扫描驱动信号G（n）。
  14. 根据权利要求9所述的显示面板，其中，
    所述下拉电路单元（105）包括：
    第十一薄膜晶体管(T11)，所述第十一薄膜晶体管(T11)的栅极连接所述第二节点（P），所述第十一薄膜晶体管(T11)的漏极连接所述第n级GOA 电路单元的扫描驱动信号G（n），所述第十一薄膜晶体管(T11)的源极连接所述低电压信号（VGL）。
  15. 根据权利要求9所述的显示面板，其中，
    所述栅极打开单元（106）包括：
    第十二薄膜晶体管(T12)，所述第十二薄膜晶体管(T12)的栅极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的漏极连接所述第二节点（P），所述第十二薄膜晶体管(T12)的源极连接所述第n级GOA 电路单元的扫描驱动信号G（n）；以及
    第十三薄膜晶体管(T13)，所述第十三薄膜晶体管(T13)的栅极连接所述第十二薄膜晶体管(T12)的栅极，所述第十三薄膜晶体管(T13)的漏极连接所述低电压信号（VGL），所述第十三薄膜晶体管(T13)的源极连接所述第二节点（P）。
  16. 根据权利要求9所述的显示面板，其中，
    所述GOA电路的驱动架构包括单驱动或双驱动。
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