WO2022084551A1 - Verfahren zum herstellen einer buried-layer-schichtstruktur und entsprechende buried-layer-schichtstruktur - Google Patents

Verfahren zum herstellen einer buried-layer-schichtstruktur und entsprechende buried-layer-schichtstruktur Download PDF

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WO2022084551A1
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monocrystalline
depression
substrate
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PCT/EP2021/079476
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Heribert Weber
Mike Schwarz
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Robert Bosch Gmbh
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    • H01L21/76—Making of isolation regions between components
    • H01L21/763—Polycrystalline semiconductor regions

Definitions

  • the invention relates to a method for producing a buried layer structure and a corresponding buried layer structure.
  • MEMS micromechanical structures
  • US 5614 750 A discloses a buried layer contact for an integrated circuit arrangement.
  • buried layer structures In order to be able to completely electrically isolate integrated circuit components from one another or from the silicon substrate, so-called buried layer structures are generally used.
  • the buried layer structure is usually electrically contacted with the aid of so-called sinkers.
  • the sinkers are formed from the wafer surface using implantation and diffusion processes and have the same/similar doping as the buried layer structure.
  • the buried layer structure itself can be produced, for example, by implantation or else by epitaxial growth of silicon on a Si substrate.
  • the latter has the advantage that a layer can be grown epitaxially on the buried layer layer structure, which has a significantly lower doping than the buried layer layer structure itself. This has the advantage that further integrated circuit components can now be produced without any problems on the surface of this layer.
  • a known integrated component with typical double epitaxy is shown as an example, such as from "New silicon technologies enable high-performance arrays of single photon avalanche diodes", A. Gulinatti et al., Proc. SPIE Int. society Opt. Eng. 2013, May 29, 8727: 87270M, doi:10.1117/12.2016384.
  • a p+ Si layer which serves as a buried layer BL, was epitaxially deposited on an n+ Si substrate S, and a p- Si layer was epitaxially grown on this buried layer BL layer as a quasi-intrinsic layer IL, in which finally an integrated circuit element SE with an anode A, a cathode C, a p+ enhancement layer E and a shallow junction S was formed.
  • the lateral electrical insulation is provided here by a sinker S1, which has p+ doping, which extends through the p-Si layer IL to the buried layer BL layer.
  • the electrical contacting of the buried layer from the wafer surface must take place with the aid of additional masking, etching, implantation, diffusion and/or deposition steps. On the one hand, this leads to a higher number of process steps and thus to higher costs, and on the other hand, the depth h at which the buried layer BL layer can be deposited is limited by the maximum depth at which a dopant with a sufficient dopant concentration can be transferred from the Wafer surface can be driven into the Si substrate S limited. In the example shown, the buried layer is located at a depth h ⁇ 3 pm below the wafer surface. If the buried layer is to be located at a depth h>10 pm, it is no longer possible with the method described above to ensure low-impedance contacting of the buried layer BL.
  • the invention provides a method for producing a buried layer structure according to claim 1 and a corresponding buried layer structure according to claim 15.
  • the essence of the present invention is to first produce a depression in or on a monocrystalline substrate, for example silicon, in which a monocrystalline layer is deposited epitaxially, which later serves as a buried layer layer structure, and on which in turn a Layer is deposited, which has a different doping than the buried layer layer structure, and which serves as a formation area for integrated circuit elements.
  • a monocrystalline substrate for example silicon
  • a monocrystalline layer is deposited epitaxially, which later serves as a buried layer layer structure, and on which in turn a Layer is deposited, which has a different doping than the buried layer layer structure, and which serves as a formation area for integrated circuit elements.
  • the surface is then planarized or polished back using a CMP step so that, for example, the original substrate appears again, with the formation area for integrated circuit elements being produced inside or above the substrate, which is surrounded by a homogeneously doped buried layer layer structure separated from the substrate.
  • This type of processing also means that the buried layer structure, the substrate and the other circuit components can be electrically contacted on the surface using standard steps.
  • the depth at which the buried layer structure is located and the thickness of this and the area separated from the substrate by it can also be determined via the selection of the recess in or on the substrate and the selection of the individual, epitaxially deposited layers.
  • a first electrical contact region for electrically contacting the first layer of the second conductivity type forming the first buried layer layer structure is formed above the upper side.
  • the at least one depression is formed in the upper side of the monocrystalline substrate, with the monocrystalline substrate being exposed on the wall region and on the bottom of the at least one depression, and with the depression being partially filled during the epitaxial growth of the first layer of the first conductivity type will. In this way, an at least partially sunken formation area for integrated circuit elements can be produced.
  • a second layer of the second conductivity type is formed from the substrate material on the first layer of the first conductivity type in the at least one depression and a peripheral area of the at least one recess which grows monocrystalline on the monocrystalline region of the first layer of the first conductivity type; an epitaxial growth of a second layer of the first conductivity type from the substrate material on the second layer of the second conductivity type, which grows monocrystalline on the monocrystalline region of the second layer of the second conductivity type and which completely fills the at least one depression; wherein the resulting structure is thinned back in such a way that the second layer of the second conductivity type forms a second buried layer layer structure and the second layer of the first conductivity type forms a second formation region for integrated circuit elements, which is at least partially trough-shaped from the second buried layer layered structure is surrounded; and a second electrical contact region for electrically contacting the second layer of the second conductivity type forming the second buried layer layer structure is formed above/at the top.
  • the thinning back takes place up to the upper side of the monocrystalline substrate.
  • the thinning back takes place in such a way that an overhang of the first layer of the second conductivity type and of the first layer of the first conductivity type, which protrudes beyond the depression, remains on the upper side of the substrate.
  • thinning back takes place in such a way that an overhang of the first layer and the second layer of the second conductivity type and the first layer and the second layer of the first conductivity type remains on the upper side of the substrate.
  • the recess is formed asymmetrically in such a way that at least one wall area is formed at different heights compared to the other side walls of the recess.
  • a polycrystalline layer is formed on the wall area and in the peripheral area before the first layer of the second conductivity type is formed. In this way, the monocrystalline area can be delimited laterally.
  • the recess is formed in a frame structure on the upper side of the monocrystalline substrate, with a polycrystalline layer optionally being formed on the wall region and in the peripheral region before the first layer of the second conductivity type is formed, and with the monocrystalline substrate on the Bottom of the recess is exposed. In this way, the buried layer structure can be formed above the substrate.
  • the polycrystalline layer is formed on the wall region and in the peripheral region before the first layer of the second conductivity type is formed, and before the first layer of the second conductivity type is formed, a third layer of the first conductivity type is epitaxially grown from the substrate material in the pit and the peripheral portion of the pit, which grows on the bottom as a monocrystal region and which grows on the polycrystal layer as a polycrystal region. In this way, the deepening can be reduced and adjusted as required.
  • the frame structure is formed from a multi-layer system, in particular a silicon oxide/silicon nitride/polysilicon multi-layer system.
  • the first layer of the second conductivity type is grown epitaxially and is doped in situ or formed by ion implantation in the substrate or a diffusion process in the substrate.
  • one or more integrated circuit elements are formed in the first formation area for integrated circuit elements and/or one or more integrated circuit elements are formed in the second formation area for integrated circuit elements and/or one or more integrated circuit elements are formed in the area of the monocrystalline substrate.
  • Fig. 6 is a schematic cross-sectional view to explain a
  • FIG. 1a)-d) are schematic cross-sectional representations for explaining a manufacturing method for a buried layer structure according to a first embodiment of the present invention.
  • reference symbol S designates a monocrystalline silicon substrate which is n+-doped (first conductivity type n) and which has a top side O and a bottom side U.
  • At least one depression V is formed in the top surface O of the monocrystalline silicon substrate S using standard semiconductor technology steps.
  • the at least one depression V has at least one wall area W and at least one bottom B.
  • a first layer P1 of silicon is then grown in the at least one depression V and in a peripheral region of the at least one depression V by an epitaxial deposition process with in-situ doping, which is p+-doped (second conductivity type p).
  • the first layer P1 grows monocrystalline on the exposed upper side O of the monocrystalline substrate S on the at least one base B, on the at least one wall region W and in the periphery of the at least one depression V.
  • the first layer P1 of the second p conductivity type can also be formed by ion implantation into the substrate S or can be formed by diffusion and then appropriately annealed in order to obtain the monocrystalline structure of the first layer P1 of the second p conductivity type to achieve/obtain.
  • the first layer P1 of the second conductivity type p later assumes the function of the buried layer structure.
  • the epitaxial growth takes place in such a way that the layer thicknesses of the first layer N1 of the first conductivity type n and of the first layer P1 of the second conductivity type p have a total thickness d above/on the bottom B have at least one depression V.
  • the total thickness d should be greater than or equal to a depth t of the at least one depression V in the upper side O of the monocrystalline silicon substrate S.
  • the resulting structure consisting of the first layer P1 of the second conductivity type p and the first layer N1 of the first conductivity type n is then thinned back down to the upper side O of the silicon substrate S, for example by a CMP process (chemical mechanical polishing).
  • CMP process chemical mechanical polishing
  • n-doped formation area for integrated circuit elements which is formed by the first layer N1 of the first conductivity type n, this formation area for integrated circuit elements being surrounded by the first layer P1 of the second conductivity type p as a trough-shaped buried layer.
  • the buried layer formed by the first layer P1 of the second conductivity type p is accessible from the top O, which later enables simple electrical contacting.
  • Fig. 1d it is shown by way of example how, after thinning back using standard semiconductor process steps, different doping regions in the area of the silicon substrate S, in the area of the buried layer structure formed by the first layer P1 of the second conductivity type p and/or in the area formed by the first Layer N1 of the first conductivity type n formed first integrated circuit element formation region can be introduced.
  • Reference sign KS designates n+-doped electrical substrate contact regions, KB1 p+-doped electrical contact regions for electrically contacting the first layer P1 of the second conductivity type p that forms the first buried layer layer structure, and SE1 an exemplary integrated circuit element which is formed in the first formation region for integrated circuit elements is.
  • the exemplary integrated circuit element SE1 is a pn diode that has n+-doped electrical contact areas KN1, KN2 and a p-doped well PW, which in turn has a p+-doped electrical contact area KP.
  • 2a)-c) are schematic cross-sectional representations for explaining a manufacturing method for a buried layer structure and a corresponding buried layer structure according to a second embodiment of the present invention.
  • the process state according to FIG. 2a) follows the process state according to FIG. 1a).
  • first the first layer N1 of the first conductivity type n made of silicon is grown epitaxially on the first layer P1 of the second conductivity type p.
  • the total thickness d of the layer thicknesses of the first layer N1 of the first conductivity type n and of the first layer P1 of the second conductivity type p is smaller in absolute terms in this variant than a depth t of the depression V, so that the depression V during the epitaxial growth of the first layer N1 of the first conductivity type n is only partially filled onto the first layer P1 of the second conductivity type P1.
  • the second layer P2 of the second conductivity type p is formed in such a way that the depression V is not completely filled.
  • the second layer P2 can be doped either during the epitaxial growth or by a corresponding implantation or diffusion process.
  • the second layer P2 of the second conductivity type p grows monocrystalline on the underlying first layer N1 of the first conductivity type n and later forms a second buried layer layer structure.
  • a second layer N2 of the first conductivity type n made of silicon is then epitaxially grown on the second layer P2 of the second conductivity type p, which also grows in a completely monocrystalline manner and which completely fills the depression V.
  • the upper side 02 of the second layer N2 of the first conductivity type n has a height d′ above the bottom B of the depression V, the absolute value of which can be greater than or equal to a depth t of the depression V.
  • the resulting structure is then thinned back, as in the first embodiment, up to the upper side O of the silicon substrate S, for example by the CMP process mentioned.
  • a structure is created in which, in addition, in the first formation region for integrated circuit elements of the first layer N1 of the first conductivity type n, which is surrounded by the first buried layer layer structure in a trough-like manner, that consists of the first layer P1 of the second conductivity type p, a second formation region for integrated circuit elements, which is formed by the second layer N2 of the first conductivity type n and which is surrounded in a well-shaped manner by a second buried layer layer structure which is formed from the second layer P2 of the second conductivity type p.
  • the trough-shaped first buried layer structure is located between the first integrated circuit element formation region and the silicon substrate S and the trough-shaped second buried layer structure is located between the second integrated circuit element formation region and the first integrated circuit element formation region.
  • Fig. 2c shows an example of electrical contacting of the first buried layer layer structure and the second buried layer layer structure and the first formation area for integrated circuit elements and the second formation area for integrated circuit elements and the substrate S.
  • first integrated circuit element SET of the first formation area for integrated circuit elements and a second integrated circuit element SE2 of the second formation area for integrated circuit elements are shown here only schematically.
  • a typical implementation could consist, for example, in a respective pn diode and/or in a respective npn transistor, as already explained in detail in connection with the first specific embodiment.
  • integrated circuit elements can also be present outside the formation areas, i.e. in the silicon substrate area.
  • Electrical contact areas of the second buried layer structure are denoted by reference number KB2, an electrical contact area of the second formation area for integrated circuit elements is denoted by reference number KN2 denoted and electrical contact areas of the silicon substrate S are denoted by reference symbols KS.
  • 3a), b) are schematic cross-sectional representations for explaining a production method for a buried layer structure and a corresponding buried layer structure according to a third embodiment of the present invention.
  • the process state according to FIG. 3a) is based on the process state according to FIG. 2a).
  • the thinning back takes place by means of the CMP process in such a way that an overhang UE of the first layer P1 of the second conductivity type p and the first layer N1 of the first conductivity type n outside the depression V on the upper side O of the silicon substrate S remains.
  • thinning back can also be done in such a way that an overhang of the first layer P1 and the second layer P2 of the second conductivity type p and the first layer N1 and the second layer N2 of the first conductivity type n outside the depression V on the upper side O of the silicon substrate S remain .
  • the electrical contact is then made by way of example, in that an n+-doped electrical substrate contact area KS', an electrical contact area KB1' for the first buried layer layer structure and the other electrical contact areas already mentioned are introduced.
  • the integrated circuit element of the first integrated circuit element formation area is denoted here by reference SE1' and the integrated circuit element of the second integrated circuit element formation area is denoted here by reference SE2'. Otherwise, the electrical contact areas correspond to the electrical contact areas already described above.
  • the indentation V is asymmetrically formed in such a way that at least two wall regions W of the at least one indentation V, starting from the bottom B of the at least one depression V, have a height that differs by a height difference DU.
  • FIG. 4b An exemplary electrical contact is shown in FIG. 4b).
  • the electrical contact area of the first buried layer layer structure formed from the first layer P1 of the second conductivity type p bears the reference symbol KB1" and the corresponding integrated circuit components of the first and second formation area for integrated circuit elements are denoted here by the reference symbols SE1" and SE2".
  • the electrical contact areas correspond to the electrical contact areas already described above.
  • the invention is not limited to the configurations shown.
  • the generated buried layer troughs P1, P2 do not necessarily have to be in the middle of one another. If a first formation area N1 for integrated circuits is first created in a buried layer well P1 as shown in FIG. Tub are made, analogous to the manufacturing process already described.
  • the different buried layer troughs can also touch and/or overlap.
  • 5a)-e) are schematic cross-sectional representations for explaining a manufacturing method for a buried layer structure and a corresponding buried layer structure according to a fifth embodiment of the present invention.
  • the recess V' is formed in a frame structure MS on the upper side O of the monocrystalline silicon substrate S in the fifth embodiment.
  • the frame structure MS consists, for example, of a multi-layer system of silicon oxide, silicon nitride and polysilicon layers.
  • a polycrystalline layer PO is formed as a starting layer on the wall region W1 of the recess V' and in the peripheral region, with the top O of the monocrystalline silicon substrate S at the bottom B' of the recess V' is exposed.
  • a third layer NO of the first conductivity type n made of silicon is epitaxially grown in the depression V′ and in the peripheral region of the depression V′. This third layer NO of the first conductivity type n grows on the bottom B' at the top O of the monocrystalline silicon substrate S as a monocrystalline region S' and grows on the polycrystalline layer PO as a polycrystalline region S''.
  • the growth of the third layer NO of the first conductivity type n reduces the depression V' by raising the bottom B', i.e. the substrate S through the region S', and at the same time moving the wall region W1 into the interior of the depression V'.
  • the first layer PT of the first conductivity type n of silicon is formed on the bottom B', the wall area W1 and the peripheral area, being monocrystalline on the bottom B' and on the wall area W1 and the periphery grows polycrystalline.
  • the deepening V' is not yet completely filled at this point in time.
  • the third layer NO can be doped in situ or formed by an ion implantation in the substrate or a diffusion process in the substrate.
  • the first layer NT of the first conductivity type n made of silicon is then grown on the first layer PT of the second conductivity type p.
  • a monocrystalline region N a of the first layer N of the first conductivity type n grows on the monocrystalline substrate region S', and the first layer NT of the first conductivity type n grows as a polycrystalline region NTb on the polycrystalline region of the first layer PT of the second conductivity type p.
  • the grown layer thickness of the monocrystalline area NTa is selected in such a way that the depression V' is at least completely filled.
  • the resulting structure is thinned back by the first layer NT of the first conductivity type n, the first layer PT of the second conductivity type p, the third layer NO of the first conductivity type and the polycrystalline layer PO up to the top 0' of the frame structure MS be thinned back by the CMP process.
  • the electrical contact is then made, with the electrical substrate contact areas KS′ and the electrical contact areas KBT being the buried Layer layer in the polycrystalline region S "of the third layer NO of the first conductivity type N2 applied / generated.
  • At least one circuit element SE1 for example in the form of a pn diode and/or an npn transistor, can be applied in the formation area for integrated circuit elements.
  • the vertical portions of the buried layer structure are in the polycrystal region and the horizontal portion of the buried layer structure is in the monocrystal region, causing no difference in function as compared with the first embodiment.
  • FIG. 6 is a schematic cross-sectional view for explaining a manufacturing method for a buried layer structure and a corresponding buried layer structure according to a sixth embodiment of the present invention.
  • the first layer PT of the second conductivity type p is deposited directly on the exposed base B′′ of the depression V′′, the wall area W1 and the periphery.
  • the first layer PT of the second conductivity type p grows monocrystalline on the upper side O of the monocrystalline silicon substrate S at the bottom B" of the depression V", and is deposited polycrystalline on the polycrystalline layer PO.
  • This can be followed, for example, by the process steps according to FIGS. 1b)-1d) or the second, third and fourth embodiment.
  • the exemplary embodiments shown by way of example can also be present multiple times on a silicon substrate, for example a silicon wafer. Furthermore, several of the exemplary embodiments shown as examples can be present in parallel/simultaneously on a silicon substrate. The type of materials and geometries specified can also be varied as desired. The individual variants of the process control that have been described can be combined with one another as desired, for example a simultaneous production of different buried layer structures in different areas of a depression.
  • dopant types selected in the embodiments described above are only exemplary and can generally be selected arbitrarily.

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Abstract

Die Erfindung schafft ein Verfahren zum Herstellen einer Buried-Layer-Schichtstruktur und eine entsprechende Buried-Layer-Schichtstruktur. Das Verfahren weist die Schritte auf: Bereitstellen eines monokristallinen Substrats (S) eines ersten Leitungstyps (n) aus einem Substratmaterial, welches eine Oberseite (O) und eine Unterseite (U) aufweist; Bilden wenigstens einer Vertiefung (V) in der Oberseite (O) oder in einer Rahmenstruktur (MS) auf der Oberseite (O) des monokristallinen Substrats (S), welche wenigstens einen Wandbereich (W) und einen Boden (B) aufweist, wobei das monokristalline Substrat (S) zumindest am Boden (B) der wenigstens einen Vertiefung (V) freiliegt; Bilden einer ersten Schicht (P1) eines zweiten Leitungstyps (p) aus dem Substratmaterial in der wenigstens einen Vertiefung (V) und einem Peripheriebereich der wenigstens einen Vertiefung (V), welche zumindest auf der freiliegenden Oberseite (O) des monokristallinen Substrats (S) am Boden (B) der Vertiefung (V) monokristallin gebildet wird; epitaktisches Aufwachsen mindestens einer ersten Schicht (N1) des ersten Leitungstyps (n) aus dem Substratmaterial auf der ersten Schicht (P1) des zweiten Leitungstyps (p), welche auf dem monokristallinen Bereich der ersten Schicht (P1) monokristallin aufwächst, zum zumindest bereichsweisen Auffüllen der Vertiefung (V); Rückdünnen der resultierenden Struktur, so dass die erste Schicht (P1) des zweiten Leitungstyps (p) eine erste Buried- Layer bildet und die erste Schicht (N1) des ersten Leitungstyps (n) einen ersten Bildungsbereich für integrierte Schaltungselemente (SE1) bildet, der zumindest bereichsweise wannenförmig von der ersten Buried-Layer-Schichtstruktur umgeben ist.

Description

Beschreibung
Titel
Verfahren zum Herstellen einer Buried-Layer-Schichtstruktur und entsprechende Buried- -Schichtstruktur
Die Erfindung betrifft ein Verfahren zum Herstellen einer Buried-Layer-Schichtstruktur und eine entsprechende Buried-Layer-Schichtstruktur.
Stand der Technik
Obwohl auch beliebige mikromechanische Strukturen (MEMS) anwendbar sind, werden die vorliegende Erfindung und die ihr zugrundeliegende Problematik anhand von Buried- Layer-Schichtstrukturen für integrierte Schaltungskomponenten erläutert.
Die US 5614 750 A offenbart einen Buried-Layer-Kontakt für eine integrierte Schaltungsanordnung.
Um integrierte Schaltungskomponenten untereinander oder gegenüber dem Siliziumsubstrat vollständig elektrisch trennen zu können, werden in der Regel sogenannte Buried-Layer-Schichtstrukturen eingesetzt.
Mit Hilfe dieser hochdotierten Schichtstrukturen kann man vertikale Diodenstrukturen realisieren, welche in Sperrrichtung betrieben werden, um einen Stromfluss durch diese zu verhindern. Auf diese Weise kann verhindert werden, dass durch eine Buried-Layer- Schichtstruktur hindurch zwischen zwei benachbarten Siliziumschichten ein Stromfluss erfolgen kann. Um auch lateral eine elektrische Isolation erreichen zu können, wird die Buried-Layer-Schichtstruktur in der Regel mit Hilfe sogenannter Sinker elektrisch kontaktiert. Die Sinker werden mit Hilfe von Implantations- und Diffusionsprozessen von der Waferoberfläche ausgebildet und besitzen die gleiche/eine ähnliche Dotierung wie die Buried-Layer-Schichtstruktur. Die Buried-Layer-Schichtstruktur selbst kann z.B. durch Implantation oder aber auch durch epitaktisches Aufwachsen von Silizium auf einem Si- Substrat erzeugt werden. Letzteres hat den Vorteil, dass auf der Buried-Layer- Schichtstruktur wiederum eine Schicht epitaktisch aufgewachsen werden kann, welche eine deutlich geringere Dotierung aufweist wie die Buried-Layer-Schichtstruktur selbst. Dies hat den Vorteil, dass an der Oberfläche dieser Schicht nun problemlos weitere integrierte Schaltungskomponenten hergestellt werden können.
In Fig. 7 ist beispielhaft ein bekanntes integriertes Bauelement mit typischer Doppelepitaxie dargestellt, wie beispielsweise aus „New silicon technologies enable high- performance arrays of Single Photon Avalanche Diodes“, A. Gulinatti et al., Proc. SPIE Int. Soc. Opt. Eng. 2013, May 29, 8727: 87270M, doi:10.1117/12.2016384 bekannt.
Hier wurde auf ein n+ Si-Substrat S eine p+ Si-Schicht, welche als Buried Layer BL dient, epitaktisch abgeschieden und auf dieser Buried-Layer-BL-Schicht wiederum eine p- Si- Schicht als quasi-intrinsische Schicht IL epitaktisch aufgewachsen, in welcher schließlich ein integriertes Schaltungselement SE mit einer Anode A, einer Kathode C, einer p+ Anreicherungsschicht E und einer Shallow Junction S gebildet wurde. Die laterale elektrische Isolation erfolgt hier durch einen Sinker Sl, welcher eine p+ Dotierung aufweist, die sich durch die p- Si-Schicht IL hindurch bis zur Buried-Layer-BL-Schicht hindurch erstreckt.
Die elektrische Kontaktierung der Buried-Layer-Schicht von der Waferoberfläche aus muss mit Hilfe von zusätzlichen Maskier-, Ätz-, Implantations-, Diffusions- und/oder Abscheideschritten erfolgen. Dies führt einerseits zu einer höheren Anzahl von Prozessschritten und damit zu höheren Kosten, und andererseits ist die Tiefe h, in der die Buried-Layer-BL-Schicht abgelegt werden kann, durch die maximale Tiefe, in die ein Dotierstoff mit ausreichender Dotierstoffkonzentration von der Waferoberfläche aus in das Si-Substrat S eingetrieben werden kann, begrenzt. In dem gezeigten Beispiel befindet sich z.B. die Buried-Layer -Schicht in einer Tiefe h ~ 3 pm unter der Waferoberfläche. Soll sich die Buried-Layer -Schicht in einer Tiefe h > 10pm befinden, so ist es mit dem oben beschriebenen Verfahren nicht mehr möglich, eine niederohmige Kontaktierung der Buried-Layer-BL-Schicht sicherzustellen.
Offenbarung der Erfindung
Die Erfindung schafft ein Verfahren zum Herstellen einer Buried-Layer-Schichtstruktur nach Anspruch 1 und eine entsprechende Buried-Layer-Schichtstruktur nach Anspruch 15.
Bevorzugte Weiterbildungen sind Gegenstand der jeweiligen Unteransprüche. Vorteile der Erfindung
Kern der vorliegenden Erfindung ist es, als erstes eine Vertiefung in oder auf einem monokristallinen Substrat, beispielsweise aus Silizium, zu erzeugen, in welche epitaktisch eine monokristalline Schicht abgeschieden wird, die später als Buried-Layer- Schichtstruktur dient, und auf die wiederum epitaktisch eine Schicht abgeschieden wird, welche eine andere Dotierung aufweist als die Buried-Layer-Schichtstruktur, und die als Bildungsbereich für integrierte Schaltungselemente dient.
Anschließend wird die Oberfläche mit Hilfe eines CMP-Schritts planarisiert bzw. rückpoliert, dass beispielsweise das ursprünglich Substrat wieder zum Vorschein kommt, wobei innerhalb oder oberhalb des Substrats der Bildungsbereich für integrierte Schaltungselemente erzeugt wird, der umlaufend durch eine homogen dotierte Buried- Layer-Schichtstruktur vom Substrat getrennt ist. Durch diese Art der Prozessierung wird weiter erreicht, dass die Buried-Layer-Schichtstruktur, das Substrat, sowie die weiteren Schaltungskomponenten mit Hilfe von Standardschritten elektrisch an der Oberfläche kontaktiert werden können. Über die Wahl der Vertiefung im oder auf dem Substrat und die der einzelnen, epitaktisch abgeschiedenen Schichten kann weiter festgelegt werden, in welcher Tiefe sich die Buried-Layer-Schichtstruktur befindet und welche Dicke diese und der durch sie vom Substrat getrennte Bereich besitzt.
Gemäß einer bevorzugten Weiterbildung wird ein erster elektrischer Kontaktbereich zum elektrischen Kontaktieren der die erste Buried-Layer-Schichtstruktur bildenden ersten Schicht des zweiten Leitungstyps oberhalb der Oberseite gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung wird die wenigstens eine Vertiefung in der Oberseite des monokristallinen Substrats gebildet, wobei das monokristalline Substrat an dem Wandbereich und an dem Boden der wenigstens einen Vertiefung freiliegt, und wobei beim epitaktischen Aufwachsen der ersten Schicht des ersten Leitungstyps die Vertiefung teilweise aufgefüllt wird. So lässt sich ein zumindest teilweise abgesenkter Bildungsbereich für integrierte Schaltungselemente herstellen.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgen ein Bilden einer zweiten Schicht des zweiten Leitungstyps aus dem Substratmaterial auf der ersten Schicht des ersten Leitungstyps in der wenigstens einen Vertiefung und einem Peripheriebereich der wenigstens einen Vertiefung, welche auf dem monokristallinen Bereich der ersten Schicht des ersten Leitungstyps monokristallin aufwächst; ein epitaktisches Aufwachsen einer zweiten Schicht des ersten Leitungstyps aus dem Substratmaterial auf der zweiten Schicht des zweiten Leitungstyps, welche auf dem monokristallinen Bereich der zweiten Schicht des zweiten Leitungstyps monokristallin aufwächst und welche die wenigstens eine Vertiefung vollständig auffüllt; wobei das Rückdünnen der resultierenden Struktur derart erfolgt, dass die zweite Schicht des zweiten Leitungstyps eine zweite Buried-Layer- Schichtstruktur bildet und die zweite Schicht des ersten Leitungstyps einen zweiten Bildungsbereich für integrierte Schaltungselemente bildet, der zumindest bereichsweise wannenförmig von der zweiten Buried-Layer-Schichtstruktur umgeben ist; und ein Bilden von einem zweiten elektrischen Kontaktbereich zum elektrischen Kontaktieren der die zweite Buried-Layer-Schichtstruktur bildenden zweiten Schicht des zweiten Leitungstyps oberhalb/an der Oberseite erfolgt. So lassen sich auch mehrere Buried-Layer- Schichtstrukturen in einer Vertiefung anlegen.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Rückdünnen bis zur Oberseite des monokristallinen Substrats.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Rückdünnen derart, dass ein über die Vertiefung hinausragender Überstand der ersten Schicht des zweiten Leitungstyps und der ersten Schicht des ersten Leitungstyps auf der Oberseite des Substrats verbleibt.
Gemäß einer weiteren bevorzugten Weiterbildung erfolgt das Rückdünnen derart, dass ein Überstand der ersten Schicht und der zweiten Schicht des zweiten Leitungstyps und der ersten Schicht und der zweiten Schicht des ersten Leitungstyps auf der Oberseite des Substrats verbleibt.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Vertiefung derart asymmetrisch ausgebildet, dass zumindest ein Wandbereich gegenüber den anderen Seitenwänden der Vertiefung unterschiedlich hoch ausgebildet ist.
Gemäß einer weiteren bevorzugten Weiterbildung wird vor dem Bilden der ersten Schicht des zweiten Leitungstyps an dem Wandbereich und in dem Peripheriebereich eine polykristalline Schicht gebildet. So lässt sich der monokristalline Bereich lateral eingrenzen. Gemäß einer weiteren bevorzugten Weiterbildung wird die Vertiefung in einer Rahmenstruktur auf der Oberseite des monokristallinen Substrats gebildet, wobei vor dem Bilden der ersten Schicht des zweiten Leitungstyps an dem Wandbereich und in dem Peripheriebereich optional eine polykristalline Schicht gebildet wird, und wobei das monokristalline Substrat an dem Boden der Vertiefung freiliegt. So lässt sich die Buried- Layer-Schichtstruktur oberhalb des Substrats ausbilden.
Gemäß einer weiteren bevorzugten Weiterbildung wird die polykristalline Schicht vor dem Bilden der ersten Schicht des zweiten Leitungstyps an dem Wandbereich und in dem Peripheriebereich gebildet und erfolgt vor dem Bilden der ersten Schicht des zweiten Leitungstyps ein epitaktisches Aufwachsen einer dritten Schicht des ersten Leitungstyps aus dem Substratmaterial in der Vertiefung und dem Peripheriebereich der Vertiefung, welche auf dem Boden als monokristalliner Bereich aufwächst und welche auf der polykristallinen Schicht als polykristalliner Bereich aufwächst. So lässt sich die Vertiefung verkleinern und bedarfsgerecht anpassen.
Gemäß einer weiteren bevorzugten Weiterbildung wird die Rahmenstruktur aus einem Mehrschichtsystem, insbesondere einem Siliziumoxid/Siliziumnitrid/Polysilizium- Mehrschichtsystem, gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung wird die erste Schicht des zweiten Leitungstyps epitaktisch aufgewachsen und in situ dotiert oder durch eine Ionenimplantation in dem Substrat oder einen Diffusionsprozess in dem Substrat gebildet.
Gemäß einer weiteren bevorzugten Weiterbildung werden im ersten Bildungsbereich für integrierte Schaltungselemente ein oder mehrere integrierte Schaltungselemente und/oder im zweiten Bildungsbereich für integrierte Schaltungselemente ein oder mehrere integrierte Schaltungselemente gebildet und/oder im Bereich des monokristallinen Substrats ein oder mehrere integrierte Schaltungselemente gebildet.
Kurze Beschreibung der Zeichnungen
Weitere Merkmale und Vorteile der vorliegenden Erfindung werden nachfolgend anhand von Ausführungsformen mit Bezug auf die Figuren erläutert. Es zeigen:
Fig. 1a)-d) schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung;
Fig. 2a)-c) schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung;
Fig. 3a), b) schematische Querschnittsdarstellungen zur Erläuterung eines
Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung;
Fig. 4a), b) schematische Querschnittsdarstellungen zur Erläuterung eines
Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung;
Fig. 5a)-e) schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer fünften Ausführungsform der vorliegenden Erfindung;
Fig. 6 eine schematische Querschnittsdarstellung zur Erläuterung eines
Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer sechsten Ausführungsform der vorliegenden Erfindung; und
Fig. 7 ein bekanntes integriertes Bauelement mit typischer Doppelepitaxie.
Ausführungsformen der Erfindung In den Figuren bezeichnen gleiche Bezugszeichen gleiche bzw. funktionsgleiche Elemente.
Fig. 1a)-d) sind schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur gemäß einer ersten Ausführungsform der vorliegenden Erfindung.
In Fig. 1a) bezeichnet Bezugszeichen S ein monokristallines Siliziumsubstrat, welches n+-dotiert ist (erster Leitungstyp n) und welches eine Oberseite O und eine Unterseite U aufweist. Mithilfe von Standardschritten der Halbleitertechnik wird wenigstens eine Vertiefung V in der Oberseite O des monokristallinen Siliziumsubstrats S gebildet. Die wenigstens eine Vertiefung V weist wenigstens einen Wandbereich W und wenigstens einen Boden B auf.
Anschließend wird durch einen epitaktischen Abscheidungsprozess mit In-situ-Dotierung eine erste Schicht P1 aus Silizium in der wenigsten einen Vertiefung V und in einem Peripheriebereich der wenigstens einen Vertiefung V aufgewachsen, welche p+-dotiert ist (zweiter Leitungstyp p). Die erste Schicht P1 wächst bei dieser Ausführungsform monokristallin auf der freiliegenden Oberseite O des monokristallinen Substrats S an dem wenigstens einen Boden B, an dem wenigstens einen Wandbereich W und in der Peripherie der wenigstens einen Vertiefung V auf.
Bei einer weiteren (nicht dargestellten) Ausführungsform kann die erste Schicht P1 des zweiten Leitungstyps p auch durch eine Ionenimplantation in das Substrat S gebildet oder durch eine Diffusion gebildet werden und anschließend entsprechend getempert werden, um die monokristalline Struktur der ersten Schicht P1 des zweiten Leitungstyps p zu erreichen/zu erhalten.
Die erste Schicht P1 des zweiten Leitungstyps p übernimmt später die Funktion der Buried-Layer-Schichtstruktur.
Weiter mit Bezug auf Fig. 1b) wird auf der ersten Schicht P1 des zweiten Leitungstyps p nun ganzflächig epitaktisch eine erste Schicht N1 des ersten Leitungstyps n aus Silizium aufgewachsen, welche n-dotiert ist. Das epitaktische Aufwachsen geschieht derart, dass die Schichtdicken von der ersten Schicht N1 des ersten Leitungstyps n und von der ersten Schicht P1 des zweiten Leitungstyps p eine Gesamtdicke d oberhalb/auf dem Boden B der wenigsten einen Vertiefung V aufweisen. Die Gesamtdicke d sollte dabei betragsmäßig größer oder gleich einer Tiefe t der wenigstens einen Vertiefung V in der Oberseite O des monokristallinen Siliziumsubstrats S sein.
Wie in Fig. 1c) gezeigt, erfolgt anschließend ein Rückdünnen der resultierenden Struktur aus der ersten Schicht P1 des zweiten Leitungstyps p und der ersten Schicht N1 des ersten Leitungstyps n bis zur Oberseite O des Siliziumsubstrats S, beispielsweise durch einen CMP-Prozess (chemisch-mechanisches Polieren).
So entsteht ein n-dotierter Bildungsbereich für integrierte Schaltungselemente, welcher durch die erste Schicht N1 des ersten Leitungstyps n gebildet ist, wobei dieser Bildungsbereich für integrierte Schaltungselemente von der ersten Schicht P1 des zweiten Leitungstyps p als Buried Layer wannenförmig umgeben ist. Nach dem Rückdünnen ist die durch die erste Schicht P1 des zweiten Leitungstyps p gebildete Buried-Layer-Schicht von der Oberseite O her zugänglich, was später eine einfache elektrische Kontaktierung ermöglicht.
In Fig. 1d) ist beispielhaft gezeigt, wie nach dem Rückdünnen mithilfe von Standardhalbleiterprozessschritten verschiedene Dotierbereiche im Bereich des Siliziumsubstrats S, im Bereich der durch die erste Schicht P1 des zweiten Leitungstyps p gebildeten Buried-Layer-Schichtstruktur und/oder in dem durch die erste Schicht N1 des ersten Leitungstyps n gebildeten ersten Bildungsbereich für integrierte Schaltungselemente eingebracht werden können.
So bezeichnet Bezugszeichen KS n+-dotierte elektrische Substratkontaktbereiche, KB1 p+-dotierte elektrische Kontaktbereiche zum elektrischen Kontaktieren der die erste Buried-Layer-Schichtstruktur bildenden ersten Schicht P1 des zweiten Leitungstyps p und SE1 ein beispielhaftes integriertes Schaltungselement, welches im ersten Bildungsbereich für integrierte Schaltungselemente gebildet ist.
Das beispielhafte integrierte Schaltungselement SE1 ist eine pn-Diode, die n+-dotierte elektrische Kontaktbereiche KN1 , KN2 und eine p-dotierte Wanne PW aufweist, welche wiederum einen p+-dotierten elektrischen Kontaktbereich KP aufweist.
Obwohl nur anhand von einer einzigen Vertiefung V beschrieben, ist es selbstverständlich möglich, in dem Siliziumsubstrat S parallel eine Mehrzahl von Vertiefungen mit entsprechenden Buried-Layer-Schichtstrukturen und Bildungsbereichen für integrierte Schaltungselemente herzustellen, welche zudem unterschiedliche geometrischen Formen und Abmessungen haben können.
Fig. 2a)-c) sind schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer zweiten Ausführungsform der vorliegenden Erfindung.
Der Prozesszustand gemäß Fig. 2a) schließt sich an den Prozesszustand gemäß Fig. 1a) an. Bei der zweiten Ausführungsform wird zunächst die erste Schicht N1 des ersten Leitungstyps n aus Silizium epitaktisch auf die erste Schicht P1 des zweiten Leitungstyps p aufgewachsen. Die Gesamtdicke d der Schichtdicken von der ersten Schicht N1 des ersten Leitungstyps n und von der ersten Schicht P1 des zweiten Leitungstyps p ist bei dieser Variante betragsmäßig kleiner ist als eine Tiefe t der Vertiefung V, sodass die Vertiefung V beim epitaktischen Aufwachsen der ersten Schicht N1 des ersten Leitungstyps n auf die erste Schicht P1 des zweiten Leitungstyps P1 nur teilweise aufgefüllt wird.
Daran anschließend erfolgt ein Bilden einer zweiten Schicht P2 des zweiten Leitungstyps p aus Silizium auf der ersten Schicht N1 des ersten Leitungstyps n in der Vertiefung V und in dem Peripheriebereich der Vertiefung V, welche p+-dotiert ist. Das Bilden der zweiten Schicht P2 des zweiten Leitungstyps p erfolgt derart, dass die Vertiefung V nicht vollständig aufgefüllt wird. Die Dotierung der zweiten Schicht P2 kann wie bei der ersten Ausführungsform entweder während des epitaktischen Aufwachsens oder durch einen entsprechenden Implantations- oder Diffusionsprozess geschehen. Die zweite Schicht P2 des zweiten Leitungstyps p wächst monokristallin auf der darunterliegenden ersten Schicht N1 des ersten Leitungstyps n auf und bildet später eine zweite Buried-Layer- Schichtstruktur.
Anschließend erfolgt ein epitaktisches Aufwachsen einer zweiten Schicht N2 des ersten Leitungstyps n aus Silizium auf der zweiten Schicht P2 des zweiten Leitungstyps p, welche ebenfalls vollständig monokristallin aufwächst und welche die Vertiefung V vollständig auffüllt. Die Oberseite 02 der zweiten Schicht N2 des ersten Leitungstyps n weist dabei eine Höhe d‘ oberhalb des Bodens B der Vertiefung V auf, die betragsmäßig größer oder gleich einer Tiefe t der Vertiefung V sein kann. Wie in Fig. 2b) dargestellt, erfolgt anschließend wie bei der ersten Ausführungsform ein Rückdünnen der resultierenden Struktur bis zur Oberseite O des Siliziumsubstrats S, beispielsweise durch den erwähnten CMP-Prozess.
Somit entsteht gemäß Fig. 2b) eine Struktur, bei der zusätzlich im ersten Bildungsbereich für integrierte Schaltungselemente der ersten Schicht N1 des ersten Leitungstyps n, welcher wannenförmig von der ersten Buried-Layer-Schichtstruktur umgeben ist, die aus der ersten Schicht P1 des zweiten Leitungstyps p gebildet ist, ein zweiter Bildungsbereich für integrierte Schaltungselemente, welcher durch die zweite Schicht N2 des ersten Leitungstyps n gebildet ist und welcher wannenförmig von einer zweiten Buried-Layer- Schichtstruktur umgeben ist, welche aus der zweiten Schicht P2 des zweiten Leitungstyps p gebildet ist. Bei dieser Variante befindet sich die wannenförmige erste Buried-Layer- Schichtstruktur zwischen dem ersten Bildungsbereich für integrierte Schaltungselemente und dem Siliziumsubstrat S und die wannenförmige zweite Buried Layer Schichtstruktur zwischen dem zweiten Bildungsbereich für integrierte Schaltungselemente und dem ersten Bildungsbereich für integrierte Schaltungselemente.
Fig. 2c) zeigt ein Beispiel einer elektrischen Kontaktierung der ersten Buried-Layer- Schichtstruktur und der zweiten Buried-Layer-Schichtstruktur sowie des ersten Bildungsbereichs für integrierte Schaltungselemente und des zweiten Bildungsbereichs für integrierte Schaltungselemente und des Substrats S.
Insbesondere sind hier ein erstes integriertes Schaltungselement SET des ersten Bildungsbereichs für integrierte Schaltungselemente und ein zweites integriertes Schaltungselement SE2 des zweiten Bildungsbereichs für integrierte Schaltungselemente nur schematisch dargestellt. Eine typische Realisierung könnte beispielsweise in einer jeweiligen pn-Diode und/oder in einem jeweiligen npn-Transistor bestehen, wie bereits im Zusammenhang mit der ersten Ausführungsform ausführlich erläutert. Weiter kann vorgesehen sein, dass außer den in den entsprechenden Bildungsbereichen vorgesehenen integrierten Schaltungen auch außerhalb der Bildungsbereiche, d.h. im Siliziumsubstratbereich, integrierte Schaltungselemente vorhanden sein können.
Elektrische Kontaktbereiche der zweiten Buried-Layer-Schichtstruktur sind mit Bezugszeichen KB2 bezeichnet, ein elektrischer Kontaktbereich des zweiten Bildungsbereichs für integrierte Schaltungselemente ist mit Bezugszeichen KN2 bezeichnet und elektrische Kontaktbereiche des Siliziumsubstrats S sind mit Bezugszeichen KS bezeichnet.
Fig. 3a), b) sind schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer dritten Ausführungsform der vorliegenden Erfindung.
Der Prozesszustand gemäß Fig. 3a) geht von dem Prozesszustand gemäß Fig. 2a) aus. Hier erfolgt das Rückdünnen mittels des CMP-Prozesses derart, dass ein Überstand UE der ersten Schicht P1 des zweiten Leitungstyps p und der ersten Schicht N1 des ersten Leitungstyps n außerhalb der Vertiefung V auf der Oberseite O des Siliziumsubstrats S verbleibt.
Alternativ kann das Rückdünnen auch derart erfolgen, dass ein Überstand der ersten Schicht P1 und der zweiten Schicht P2 des zweiten Leitungstyps p und der ersten Schicht N1 und der zweiten Schicht N2 des ersten Leitungstyps n außerhalb der Vertiefung V auf der Oberseite O des Siliziumsubstrats S verbleiben.
Mit Bezug auf Fig. 3b) erfolgt dann beispielhaft die elektrische Kontaktierung, indem ein n+-dotierter elektrischer Substratkontaktbereich KS‘, ein elektrischer Kontaktbereich KB1‘ für die erste Buried-Layer-Schichtstruktur und die weiteren bereits erwähnten elektrischen Kontaktbereiche eingebracht werden. Das integrierte Schaltungselement des ersten Bildungsbereichs für integrierte Schaltungselemente ist hier mit Bezugszeichen SE1“, und das integrierte Schaltungselement des zweiten Bildungsbereichs für integrierte Schaltungselemente ist hier mit Bezugszeichen SE2‘ bezeichnet. Ansonsten entsprechen die elektrischen Kontaktbereiche den bereits oben beschriebenen elektrischen Kontaktbereichen.
Fig. 4a), b) sind schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer vierten Ausführungsform der vorliegenden Erfindung.
Bei der vierten Ausführungsform ist gemäß Fig. 4a) die Vertiefung V derart asymmetrisch ausgebildet, dass wenigstens zwei Wandbereiche W, der wenigstens einen Vertiefung V ausgehend von dem Boden B der wenigstens einen Vertiefung V eine um einen Höhenunterschied DU unterschiedliche Höhe besitzen.
Eine beispielhafte elektrische Kontaktierung ist in Fig. 4b) gezeigt. Der elektrische Kontaktbereich der aus der ersten Schicht P1 des zweiten Leitungstyps p gebildeten ersten Buried Layer Schichtstruktur trägt hier Bezugszeichen KB1“, und die entsprechenden integrierten Schaltungskomponenten des ersten und zweiten Bildungsbereichs für integrierte Schaltungselemente sind hier mit Bezugszeichen SE1“ und SE2“ bezeichnet.
Ansonsten entsprechen die elektrischen Kontaktbereiche den bereits oben beschriebenen elektrischen Kontaktbereichen.
Die Erfindung ist nicht auf die gezeigten Konfigurationen beschränkt. So müssen die erzeugten Buried-Layer-Wannen P1 , P2 nicht zwingend mittig zueinander liegen. Wird zuerst ein erster Bildungsbereich N1 für integrierte Schaltungen in einer Buried-Layer- Wanne P1 wie in Fig. 1c) gezeigt erzeugt, kann an einer beliebigen Stelle innerhalb des Bildungsbereichs wenigsten eine weitere Vertiefung geschaffen und ein weiterer Bildungsbereich in einer weiteren Buried-Layer-Wanne hergestellt werden, analog zu dem bereits beschriebenen Herstellungsverfahren. Dabei können sich die unterschiedlichen Buried-Layer-Wannen auch berühren und/oder überschneiden.
Fig. 5a)-e) sind schematische Querschnittsdarstellungen zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer fünften Ausführungsform der vorliegenden Erfindung.
Gemäß Fig. 5a) ist bei der fünften Ausführungsform die Vertiefung V‘ in einer Rahmenstruktur MS auf der Oberseite O des monokristallinen Siliziumsubstrats S gebildet. Die Rahmenstruktur MS besteht beispielsweise aus einem Mehrschichtsystem von Siliziumoxid-, Siliziumnitrid- und Polysiliziumschichten.
Bei dieser fünften Ausführungsform wird vor dem Bilden der ersten Schicht PT des ersten Leitungstyps p an dem Wandbereich W1 der Vertiefung V‘ und in dem Peripheriebereich eine polykristalline Schicht PO als Startschicht gebildet, wobei die Oberseite O des monokristallinen Siliziumsubstrats S am Boden B‘ der Vertiefung V‘ freigelegt wird. Gemäß Fig. 5b) erfolgt außerdem vor dem Bilden der ersten Schicht PT des zweiten Leitungstyps p ein epitaktisches Aufwachsen einer dritten Schicht NO des ersten Leitungstyps n aus Silizium in der Vertiefung V‘ und in dem Peripheriebereich der Vertiefung V‘. Diese dritte Schicht NO des ersten Leitungstyps n wächst auf dem Boden B‘ an der Oberseite O des monokristallinen Siliziumsubstrats S als monokristalliner Bereich S‘ auf und wächst auf der polykristallinen Schicht PO als polykristalliner Bereich S“ auf.
Durch das Aufwachsen der dritten Schicht NO des ersten Leitungstyps n wird die Vertiefung V‘ verkleinert, indem der Boden B‘, also das Substrat S durch den Bereich S‘, angehoben wird und gleichzeitig der Wandbereich W1 ins Innere der Vertiefung V‘ verlagert wird. Nach dem Aufwachsen der dritten Schicht NO des ersten Leitungstyps n wird die erste Schicht PT des ersten Leitungstyps n aus Silizium auf dem Boden B‘, dem Wandbereich W1 und dem Peripheriebereich gebildet, wobei diese auf dem Boden B‘ monokristallin und auf dem Wandbereich W1 und der Peripherie polykristallin aufwächst. Die Vertiefung V‘ ist zu diesem Zeitpunkt noch nicht vollständig aufgefüllt. Die dritte Schicht NO kann in situ dotiert oder durch eine Ionenimplantation in dem Substrat oder einen Diffusionsprozess in dem Substrat gebildet werden.
Weiter mit Bezug auf Fig. 5c) erfolgt anschließend das Aufwachsen der ersten Schicht NT des ersten Leitungstyps n aus Silizium auf der ersten Schicht PT des zweiten Leitungstyps p. Auf dem monokristallinen Substratbereich S‘ wächst ein monokristalliner Bereich N a der ersten Schicht N des ersten Leitungstyps n auf, und auf dem polykristallinen Bereich der ersten Schicht PT des zweiten Leitungstyps p wächst die erste Schicht NT des ersten Leitungstyps n als polykristalliner Bereich NTb auf. Die aufgewachsene Schichtdicke des monokristallinen Bereichs NTa wird dabei so gewählt, dass die Vertiefung V‘ wenigstens vollständig aufgefüllt wird.
Gemäß Fig. 5d) wird die resultierende Struktur rückgedünnt, indem die erste Schicht NT des ersten Leitungstyps n, die erste Schicht PT des zweiten Leitungstyps p, die dritte Schicht NO des ersten Leitungstyps und die polykristalline Schicht PO bis zur Oberseite 0‘ der Rahmenstruktur MS durch den CMP-Prozess rückgedünnt werden.
Dies führt zum Prozesszustand gemäß Fig. 5d).
Gemäß Fig. 5e) erfolgt dann die elektrische Kontaktierung, wobei die elektrischen Substratkontaktbereiche KS‘ sowie die elektrischen Kontaktbereiche KBT der Buried- Layer-Schicht im polykristallinen Bereich S“ der dritten Schicht NO des ersten Leitungstyps N2 angelegt/erzeugt werden.
In dem Bildungsbereich für integrierte Schaltungselemente kann analog zur ersten Ausführungsform wenigstens ein Schaltungselement SE1 zum Beispiel in Form einer pn- Diode und/oder eines npn-Transistors angelegt werden.
Bei dieser Ausführungsform befinden sich die vertikalen Bereiche der Buried-Layer- Schichtstruktur im polykristallinen Bereich und der horizontale Teil der Buried-Layer- Schichtstruktur im monokristallinen Bereich, was hinsichtlich der Funktion im Vergleich zur ersten Ausführungsform keinen Unterschied bewirkt.
Fig. 6 ist eine schematische Querschnittsdarstellung zur Erläuterung eines Herstellungsverfahrens für eine Buried-Layer-Schichtstruktur und einer entsprechenden Buried-Layer-Schichtstruktur gemäß einer sechsten Ausführungsform der vorliegenden Erfindung.
Bei der sechsten Ausführungsform wird im Anschluss an den Prozesszustand gemäß Fig. 5a) die erste Schicht PT des zweiten Leitungstyps p unmittelbar auf dem freiliegenden Boden B“ der Vertiefung V“, dem Wandbereich W1 und der Peripherie abgeschieden. Auf der Oberseite O des monokristallinen Siliziumsubstrats S am Boden B“ der Vertiefung V“ wächst die erste Schicht PT des zweiten Leitungstyps p monokristallin auf, und auf der polykristallinen Schicht PO abgeschieden polykristallin. Im Anschluss daran können sich beispielsweise die Prozessschritte gemäß Fig. 1b) - 1d) bzw. der zweiten, dritten und vierten Ausführungsform anschließen.
Obwohl die vorliegende Erfindung anhand bevorzugter Ausführungsbeispiele beschrieben wurde, ist sie darauf nicht beschränkt. Insbesondere sind die genannten Materialien und Topologien nur beispielhaft und nicht auf die erläuterten Beispiele beschränkt.
Die beispielhaft gezeigten Ausführungsbeispiele können zudem mehrfach auf einem Siliziumsubstrat, z.B. einem Siliziumwafer, vorliegen. Weiter können mehrere der beispielhaft gezeigten Ausführungsbeispiele parallel/gleichzeitig auf einem Siliziumsubstrat vorhanden sein. Auch ist die Art der angegebenen Materialien und Geometrien beliebig variierbar. Die einzelnen Varianten der Prozessführung, welche beschrieben worden sind, können beliebig miteinander kombiniert werden, beispielsweise eine gleichzeitige Herstellung unterschiedlicher Buried-Layer-Schichtstrukturen in verschiedenen Bereichen einer Vertiefung.
Die bei den oben beschriebenen Ausführungsformen gewählten Dotierstofftypen sind nur beispielhaft und können generell beliebig gewählt werden.

Claims

Ansprüche
1. Verfahren zum Herstellen einer Buried-Layer-Schichtstruktur mit den Schritten:
Bereitstellen eines monokristallinen Substrats (S; S, S’) eines ersten Leitungstyps (n) aus einem Substratmaterial, welches eine Oberseite (O) und eine Unterseite (U) aufweist;
Bilden wenigstens einer Vertiefung (V; V‘; V“) in der Oberseite (O) oder in einer Rahmenstruktur (MS) auf der Oberseite (O) des monokristallinen Substrats (S; S, S’), welche wenigstens einen Wandbereich (W; W, W‘; W1) und wenigstens einen Boden (B; B‘; B“) aufweist, wobei das monokristalline Substrat (S; S, S’) zumindest am Boden (B; B‘; B“) der wenigstens einen Vertiefung (V; V‘; V“) freiliegt;
Bilden einer ersten Schicht (P1; PT) eines zweiten Leitungstyps (p) aus dem Substratmaterial in der wenigstens einen Vertiefung (V; V‘) und einem Peripheriebereich der wenigstens einen Vertiefung (V; V‘), welche zumindest auf der freiliegenden Oberseite (O) des monokristallinen Substrats (S; S, S’) am Boden (B; B‘; B“) der wenigstens einen Vertiefung (V; V‘; V“) monokristallin gebildet wird; epitaktisches Aufwachsen mindestens einer ersten Schicht (N1 ; NT) des ersten Leitungstyps (n) aus dem Substratmaterial auf der ersten Schicht (P1; PT) des zweiten Leitungstyps (p), welche auf dem monokristallinen Bereich der ersten Schicht (P1; PT) monokristallin aufwächst, zum zumindest bereichsweisen Auffüllen der Vertiefung (V; V‘; V“); und
Rückdünnen der resultierenden Struktur, so dass die erste Schicht (P1; PT) des zweiten Leitungstyps (p) eine erste Buried-Layer-Schichtstruktur bildet und die erste Schicht (N1; NT) des ersten Leitungstyps (n) einen ersten Bildungsbereich für integrierte Schaltungselemente (SE1 ; SET; SE1“) bildet, der zumindest bereichsweise wannenförmig von der ersten Buried-Layer-Schichtstruktur umgeben ist.
2. Verfahren nach Anspruch 1 , weiter umfassend das Bilden von einem ersten elektrischen Kontaktbereich (KB1; KBT) zum elektrischen Kontaktieren der die erste Buried-Layer-Schichtstruktur bildenden ersten Schicht (P1; PT) des zweiten Leitungstyps (p) oberhalb der Oberseite (O).
3. Verfahren nach Anspruch 1 oder 2, wobei die wenigstens eine Vertiefung (V) in der Oberseite (O) des monokristallinen Substrats (S) gebildet wird, wobei das monokristalline Substrat (S) an dem wenigstens einen Wandbereich (W) und an dem Boden (B) der wenigstens einen Vertiefung (V) freiliegt, und wobei beim epitaktischen Aufwachsen der ersten Schicht (N1) des ersten Leitungstyps (n) die wenigstens eine Vertiefung (V) teilweise aufgefüllt wird.
4. Verfahren nach Anspruch 3, wobei ein Bilden einer zweiten Schicht (P2) des zweiten Leitungstyps (p) aus dem Substratmaterial auf der ersten Schicht (N1) des ersten Leitungstyps (n) in der wenigsten einen Vertiefung (V) und einem Peripheriebereich der wenigstens einen Vertiefung (V) erfolgt, welche auf dem monokristallinen Bereich der ersten Schicht (N1) des ersten Leitungstyps (n) monokristallin aufwächst; ein epitaktisches Aufwachsen einer zweiten Schicht (N2) des ersten Leitungstyps (n) aus dem Substratmaterial auf der zweiten Schicht (P2) des zweiten Leitungstyps (p) erfolgt, welche auf dem monokristallinen Bereich der zweiten Schicht (P2) des zweiten Leitungstyps (p) monokristallin aufwächst und welche die wenigstens eine Vertiefung (V; V‘) vollständig auffüllt; das Rückdünnen der resultierenden Struktur derart erfolgt, dass die zweite Schicht (P2) des zweiten Leitungstyps (p) eine zweite Buried-Layer-Schichtstruktur bildet und die zweite Schicht (N2) des ersten Leitungstyps (n) einen zweiten Bildungsbereich für integrierte Schaltungselemente (SE2; SE2‘; SE2“) bildet, der zumindest bereichsweise wannenförmig von der zweiten Buried-Layer-Schichtstruktur umgeben ist; und ein Bilden von einem zweiten elektrischen Kontaktbereich (KB2) zum elektrischen Kontaktieren der die zweite Buried-Layer-Schichtstruktur bildenden zweiten Schicht (P2) des zweiten Leitungstyps (p) an der Oberseite (O) des monokristallinen Substrats (S) erfolgt. - 18 -
5. Verfahren nach einem der vorhergehenden Ansprüche, wobei das Rückdünnen bis zur Oberseite (O) des monokristallinen Substrats (S) erfolgt.
6. Verfahren nach Anspruch 3, wobei das Rückdünnen derart erfolgt, dass ein Überstand (UE) der ersten Schicht (P1 ; PT) des zweiten Leitungstyps (p) und der ersten Schicht (N1) des ersten Leitungstyps (n) auf der Oberseite (O) des monokristallinen Substrats (S) außerhalb der wenigsten einen Vertiefung (V, V‘) verbleibt.
7. Verfahren nach Anspruch 4, wobei das Rückdünnen derart erfolgt, dass ein Überstand der ersten Schicht (P1 ; P1 ‘) und der zweiten Schicht (P2) des zweiten Leitungstyps (p) und der ersten Schicht (N1) und der zweiten Schicht (N2) des ersten Leitungstyps (n) auf der Oberseite (O) des monokristallinen Substrats (S) außerhalb der wenigstens einen Vertiefung (V) verbleibt.
8. Verfahren nach einem der vorhergehenden Ansprüche, wobei die wenigstens eine Vertiefung (V) derart asymmetrisch ausgebildet wird, dass wenigstens zwei Wandbereiche (W, W‘) der wenigstens einen Vertiefung (V) ausgehend von dem Boden B der wenigsten einen Vertiefung (V) eine um einen Höhenunterschied (DU) unterschiedliche Höhe besitzen.
9. Verfahren nach Anspruch 3, wobei vor dem Bilden der ersten Schicht (P1) des ersten Leitungstyps (p) in dem Wandbereich (W) und in dem Peripheriebereich eine polykristalline Schicht (PO) gebildet wird.
10. Verfahren nach Anspruch 1 , wobei die wenigstens eine Vertiefung (V‘; V“) in einer Rahmenstruktur (MS) auf der Oberseite (O) des monokristallinen Substrats (S; S, S‘) gebildet wird, wobei vor dem Bilden der ersten Schicht (PT) des ersten Leitungstyps (p) in dem Wandbereich (W1) und in dem Peripheriebereich optional eine polykristalline Schicht (PO) gebildet wird, und wobei das monokristalline Substrat (S; S, S‘) an dem Boden (B‘; B“) der wenigstens einen Vertiefung (V; V‘) freiliegt.
11. Verfahren nach Anspruch 10, wobei die polykristalline Schicht (PO) vor dem Bilden der ersten Schicht (PT) des ersten Leitungstyps (p) in dem Wandbereich (W1) und in dem Peripheriebereich gebildet wird und vor dem Bilden der ersten Schicht (PT) des ersten Leitungstyps (p) ein epitaktisches Aufwachsen einer dritten Schicht (NO) des ersten Leitungstyps (n) aus dem Substratmaterial in der wenigstens einen Vertiefung (V‘) und - 19 - dem Peripheriebereich der wenigstens einen Vertiefung (V‘) erfolgt, welche auf dem Boden (B‘) als monokristalliner Bereich (S‘) aufwächst und welche auf der polykristallinen Schicht (PO) als polykristalliner Bereich (S“) aufwächst.
12. Verfahren nach einem der Ansprüche 10 oder 11 , wobei die Rahmenstruktur (MS) aus einem Mehrschichtsystem, insbesondere einem Siliziumoxid/Siliziumnitrid/Polysilizium- Mehrschichtsystem, gebildet wird.
13. Verfahren nach einem der vorhergehenden Ansprüche, wobei die erste Schicht (P1; PT) des ersten Leitungstyps (p) während dem epitaktischen Aufwachsen in situ dotiert wird oder durch eine Ionenimplantation in dem Substrat (S; S, S‘) oder einen Diffusionsprozess in dem Substrat (S; S, S‘) gebildet wird.
14. Verfahren nach einem der vorhergehenden Ansprüche, wobei im ersten Bildungsbereich für integrierte Schaltungselemente (SE1; SET; SE1“) ein oder mehrere integrierte Schaltungselemente (SE1; SET; SE1“) und/oder im zweiten Bildungsbereich für integrierte Schaltungselemente (SE2; SE2‘; SE2“) und/oder im Bereich des monokristallinen Substrats (S; S, S‘) ein oder mehrere integrierte Schaltungselemente (SE2; SE2‘; SE2“) gebildet werden.
15. Buried-Layer-Schichtstruktur mit: einem monokristallinen Substrat (S; S, S’) eines ersten Leitungstyps (n) aus einem Substratmaterial, welches eine Oberseite (O) und eine Unterseite (U) aufweist; einer Vertiefung (V; V‘; V“) in der Oberseite (O) oder in einer Rahmenstruktur (MS) auf der Oberseite (O) des monokristallinen Substrats (S; S, S’), welche wenigstens einen Wandbereich (W; W, W‘; W1) und einen Boden (B; B‘; B“) aufweist, wobei das monokristalline Substrat (S; S, S’) zumindest an den Boden (B; B‘; B“) der Vertiefung (V; V‘; V“) angrenzt; einer ersten Schicht (P1; PT) eines zweiten Leitungstyps (p) aus dem Substratmaterial, welche in der Vertiefung (V; V‘) angeordnet ist und welche zumindest am Boden (B; B‘;
B“) der Vertiefung (V; V‘; V“) auf der angrenzenden Oberseite (O) des monokristallinen Substrats (S; S, S’) monokristallin gebildet ist und welche entlang des Wandbereichs (W; W, W; W1) monokristallin oder polykristallin gebildet ist; - 20 - einer ersten Schicht (N1 ; NT) des ersten Leitungstyps (n) aus dem Substratmaterial, welche auf der ersten Schicht (P1 ; P1 ‘) des zweiten Leitungstyps (p) angeordnet ist und welche auf dem monokristallinen Bereich der ersten Schicht (P1 ; PT) monokristallin gebildet ist und welche die Vertiefung (V; V‘; V“) zumindest bereichsweise auffüllt; und wobei die erste Schicht (P1 ; PT) des zweiten Leitungstyps (p) eine erste Buried-Layer- Schichtstruktur bildet und die erste Schicht (N1 ; NT) des ersten Leitungstyps (n) einen ersten Bildungsbereich für integrierte Schaltungselemente (SE1 ; SET; SE1“) bildet, der zumindest bereichsweise wannenförmig von der ersten Buried-Layer-Schichtstruktur umgeben ist.
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