WO2022044542A1 - 半導体装置および半導体装置の製造方法 - Google Patents

半導体装置および半導体装置の製造方法 Download PDF

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    • H10D84/811—Combinations of field-effect devices and one or more diodes, capacitors or resistors

Definitions

  • the present invention relates to a semiconductor device and a method for manufacturing the semiconductor device.
  • Patent Document 1 Japanese Patent Application Laid-Open No. 2019-195093
  • Patent Document 2 Japanese Patent Application Laid-Open No. 2018-182279
  • Patent Document 3 Japanese Patent Application Laid-Open No. 2008-34794
  • Patent Document 4 WO2018 / 52098
  • a semiconductor device including a semiconductor substrate.
  • the semiconductor substrate may have a first conductive type drift region.
  • the semiconductor substrate may have a second conductive type base region provided between the drift region and the upper surface of the semiconductor substrate.
  • the semiconductor substrate may be provided by stretching in a predetermined stretching direction on the upper surface of the semiconductor substrate, and may have two trench portions provided from the upper surface of the semiconductor substrate to the drift region.
  • the semiconductor substrate may have a mesa portion provided between the two trench portions. At least one of the two trench portions may be a gate trench portion.
  • the mesa portion may have a first conductive type emitter region that is exposed on the upper surface of the mesa portion and is provided in contact with both of the two trench portions and has a higher doping concentration than the drift region.
  • the mesa portion may have a second conductive type contact region provided so as to be exposed on the upper surface of the mesa portion alternately with the emitter region in the stretching direction and provided in contact with both of the two trench portions.
  • the mesa portion may have a second conductive type connection region having a higher doping concentration than the base region, which connects two contact regions sandwiching the emitter region in the stretching direction.
  • the connection region may be provided so as to overlap the emitter region in top view.
  • the connection area may be located away from the gate trench portion and below the top surface of the mesa portion.
  • connection area may be in contact with the lower end of the emitter area.
  • connection area may be arranged inside the emitter area.
  • connection area may be located below the lower end of the emitter area.
  • the doping concentration in the continental zone may be higher than the doping concentration in the contact region.
  • connection region may include a second conductive type dopant different from the second conductive type dopant in the contact region.
  • the dopant in the connection region may have a higher diffusion coefficient in the semiconductor substrate than the dopant in the contact region.
  • Both of the two trench portions may be gate trench portions.
  • the connection area may be centrally located between the two trenches.
  • One of the two trench portions may be a gate trench portion and the other may be a dummy trench portion.
  • the connection area may be located between the two trenches and above the dummy trench.
  • Each of the contact region and the connection region may have a concentration peak of the doping concentration in the depth direction of the semiconductor substrate.
  • the concentration peak in the contact region may be arranged on the upper surface side of the semiconductor substrate with respect to the concentration peak in the connection region.
  • the second aspect of the present invention provides a method for manufacturing a semiconductor device.
  • the manufacturing method may include a first step and a second step.
  • a second conductive type base region provided between the drift region and the upper surface of the semiconductor substrate may be formed on the semiconductor substrate having the first conductive type drift region.
  • two trench portions may be formed by stretching on the upper surface of the semiconductor substrate in a predetermined stretching direction and provided from the upper surface of the semiconductor substrate to the drift region.
  • a mesa portion provided between the two trench portions may be formed.
  • the first conductive type emitter region which is exposed on the upper surface of the mesa portion and is in contact with both of the two trench portions and has a higher doping concentration than the drift region may be formed.
  • a second conductive type contact region in the stretching direction, may be formed which is exposed on the upper surface of the mesa portion alternately with the emitter region and is in contact with both of the two trench portions.
  • a second conductive type connection region having a higher doping concentration than the base region may be formed, connecting the two contact regions sandwiching the emitter region in the stretching direction.
  • the connection region may be provided so as to overlap the emitter region in top view.
  • the connection area may be located away from the gate trench portion and below the top surface of the mesa portion.
  • connection region may be formed by masking the region where the contact region is formed and injecting the second conductive type dopant into the semiconductor substrate.
  • connection region may be formed by injecting the second conductive type dopant into the region where the connection region should be formed and at least a part of the region where the contact region is formed.
  • FIG. 1 It is a top view which shows an example of the semiconductor device 100 which concerns on one Embodiment of this invention. It is an enlarged view of the area A in FIG. It is a figure which shows an example of the bb cross section in FIG. It is a perspective sectional view which shows an example of the mesa part 60. It is a figure which shows an example of the XY cross section of the mesa part 60 at the height position c shown in FIG. It is a figure which shows an example of the cross section in the dd line of FIG. It is a figure which shows the dd cross section in the comparative example. It is a figure which shows the other example of the dd cross section.
  • one side in the direction parallel to the depth direction of the semiconductor substrate is referred to as "upper”, and the other side is referred to as “lower”.
  • the upper surface is referred to as the upper surface and the other surface is referred to as the lower surface.
  • the “up” and “down” directions are not limited to the direction of gravity or the direction when the semiconductor device is mounted.
  • orthogonal coordinate axes of X-axis, Y-axis, and Z-axis Orthogonal axes only specify the relative positions of the components and do not limit a particular direction.
  • the Z axis does not limit the height direction with respect to the ground.
  • the + Z-axis direction and the ⁇ Z-axis direction are opposite to each other. When positive or negative is not described and is described as the Z-axis direction, it means the direction parallel to the + Z-axis and the -Z-axis.
  • the orthogonal axes parallel to the upper surface and the lower surface of the semiconductor substrate are defined as the X axis and the Y axis. Further, the axis perpendicular to the upper surface and the lower surface of the semiconductor substrate is defined as the Z axis.
  • the direction of the Z axis may be referred to as a depth direction. Further, in the present specification, the direction parallel to the upper surface and the lower surface of the semiconductor substrate including the X-axis and the Y-axis may be referred to as a horizontal direction.
  • error When referred to as “same” or “equal” in the present specification, it may include a case where there is an error due to manufacturing variation or the like.
  • the error is, for example, within 10%.
  • the conductive type of the doping region doped with impurities is described as P-type or N-type.
  • an impurity may mean, in particular, either an N-type donor or a P-type acceptor, and may be referred to as a dopant.
  • doping means that a donor or acceptor is introduced into a semiconductor substrate to obtain a semiconductor showing an N-type conductive type or a semiconductor showing a P-type conductive type.
  • P + type or N + type when described as P + type or N + type in the present specification, it means that the doping concentration is higher than that of P type or N type, and when described as P-type or N-type, it means that the doping concentration is higher than that of P type or N type. It means that the concentration is low. Further, when described as P ++ type or N ++ type in the present specification, it means that the doping concentration is higher than that of P + type or N + type.
  • the donor concentration is sufficiently higher than the acceptor concentration, so the carrier concentration in the region may be used as the donor concentration.
  • the carrier concentration in the region may be used as the acceptor concentration.
  • the peak value may be used as the concentration of the donor, acceptor or doping in the region.
  • the concentration of the donor, the acceptor or the doping is substantially uniform, the average value of the concentration of the donor, the acceptor or the doping in the region may be used as the concentration of the donor, the acceptor or the doping.
  • FIG. 1 is a top view showing an example of a semiconductor device 100 according to an embodiment of the present invention.
  • FIG. 1 shows a position where each member is projected onto the upper surface of the semiconductor substrate 10. In FIG. 1, only some members of the semiconductor device 100 are shown, and some members are omitted.
  • the semiconductor device 100 includes a semiconductor substrate 10.
  • the semiconductor substrate 10 has an end side 102 in a top view. When simply referred to as a top view in the present specification, it means that the semiconductor substrate 10 is viewed from the top surface side.
  • the semiconductor substrate 10 of this example has two sets of end sides 102 facing each other in a top view. In FIG. 1, the X-axis and the Y-axis are parallel to either end 102. The Z-axis is perpendicular to the upper surface of the semiconductor substrate 10.
  • the semiconductor substrate 10 is provided with an active portion 160.
  • the active portion 160 is a region in which a main current flows in the depth direction between the upper surface and the lower surface of the semiconductor substrate 10 when the semiconductor device 100 operates.
  • An emitter electrode is provided above the active portion 160, but it is omitted in FIG.
  • the active unit 160 is provided with at least one of a transistor unit 70 including a transistor element such as an IGBT and a diode unit 80 including a diode element such as a freewheeling diode (FWD).
  • a transistor unit 70 including a transistor element such as an IGBT and a diode unit 80 including a diode element such as a freewheeling diode (FWD).
  • the transistor portion 70 and the diode portion 80 are alternately arranged along a predetermined arrangement direction (in this example, the X-axis direction) on the upper surface of the semiconductor substrate 10.
  • the active portion 160 is not provided with the diode portion 80, but may be provided with the transistor portion 70.
  • the symbol “I” is attached to the region where the transistor portion 70 is arranged, and the symbol “F” is attached to the region where the diode portion 80 is arranged.
  • the direction perpendicular to the arrangement direction in top view may be referred to as a stretching direction (Y-axis direction in FIG. 1).
  • the transistor portion 70 and the diode portion 80 may each have a longitudinal direction in the stretching direction. That is, the length of the transistor portion 70 in the Y-axis direction is larger than the width in the X-axis direction. Similarly, the length of the diode portion 80 in the Y-axis direction is larger than the width in the X-axis direction.
  • the stretching direction of the transistor portion 70 and the diode portion 80 may be the same as the longitudinal direction of each trench portion described later.
  • the diode portion 80 has an N + type cathode region in a region in contact with the lower surface of the semiconductor substrate 10.
  • the region provided with the cathode region is referred to as a diode portion 80. That is, the diode portion 80 is a region that overlaps with the cathode region in the top view.
  • a P + type collector region may be provided on the lower surface of the semiconductor substrate 10 in a region other than the cathode region.
  • the diode portion 80 may also include an extension region 81 in which the diode portion 80 is extended in the Y-axis direction to the gate wiring described later.
  • a collector area is provided on the lower surface of the extension area 81.
  • the transistor portion 70 has a P + type collector region in a region in contact with the lower surface of the semiconductor substrate 10. Further, in the transistor portion 70, a gate structure having an N-type emitter region, a P-type base region, a gate conductive portion, and a gate insulating film is periodically arranged on the upper surface side of the semiconductor substrate 10.
  • the semiconductor device 100 may have one or more pads above the semiconductor substrate 10.
  • the semiconductor device 100 of this example has a gate pad 112.
  • the semiconductor device 100 may have pads such as an anode pad, a cathode pad, and a current detection pad.
  • Each pad is arranged in the vicinity of the end side 102.
  • the vicinity of the end side 102 refers to a region between the end side 102 and the emitter electrode in top view.
  • each pad may be connected to an external circuit via wiring such as a wire.
  • a gate potential is applied to the gate pad 112.
  • the gate pad 112 is electrically connected to the conductive portion of the gate trench portion of the active portion 160.
  • the semiconductor device 100 includes a gate wiring that connects the gate pad 112 and the gate trench portion. In FIG. 1, diagonal hatching is attached to the gate wiring.
  • the gate wiring of this example has an outer peripheral gate wiring 130 and an active side gate wiring 131.
  • the outer peripheral gate wiring 130 is arranged between the active portion 160 and the end side 102 of the semiconductor substrate 10 in a top view.
  • the outer peripheral gate wiring 130 of this example surrounds the active portion 160 in a top view.
  • the region surrounded by the outer peripheral gate wiring 130 in the top view may be the active portion 160.
  • the outer peripheral gate wiring 130 is connected to the gate pad 112.
  • the outer peripheral gate wiring 130 is arranged above the semiconductor substrate 10.
  • the outer peripheral gate wiring 130 may be a metal wiring containing aluminum or the like.
  • the active side gate wiring 131 is provided in the active portion 160. By providing the active side gate wiring 131 in the active portion 160, it is possible to reduce variations in the wiring length from the gate pad 112 in each region of the semiconductor substrate 10.
  • the active side gate wiring 131 is connected to the gate trench portion of the active portion 160.
  • the active side gate wiring 131 is arranged above the semiconductor substrate 10.
  • the active side gate wiring 131 may be wiring formed of a semiconductor such as polysilicon doped with impurities.
  • the active side gate wiring 131 may be connected to the outer peripheral gate wiring 130.
  • the active side gate wiring 131 of this example is provided extending from one outer peripheral gate wiring 130 to the other outer peripheral gate wiring 130 in the X-axis direction so as to cross the active portion 160 at substantially the center in the Y-axis direction. There is.
  • the transistor portion 70 and the diode portion 80 may be alternately arranged in the X-axis direction in each divided region.
  • the semiconductor device 100 of this example includes an edge termination structure portion 90 between the active portion 160 and the end side 102.
  • the edge terminal structure portion 90 of this example is arranged between the outer peripheral gate wiring 130 and the end side 102.
  • the edge termination structure 90 relaxes the electric field concentration on the upper surface side of the semiconductor substrate 10.
  • the edge termination structure 90 may include at least one of a guard ring and a field plate provided in an annular shape surrounding the active portion 160.
  • FIG. 2 is an enlarged view of the region A in FIG.
  • the region A is a region including the transistor portion 70, the diode portion 80, and the active side gate wiring 131.
  • the semiconductor device 100 of this example includes a gate trench portion 40, a dummy trench portion 30, a well region 11, an emitter region 12, a base region 14, and a contact region 15 provided inside the upper surface side of the semiconductor substrate 10.
  • the gate trench portion 40 and the dummy trench portion 30 are examples of trench portions, respectively.
  • the semiconductor device 100 of this example includes an emitter electrode 52 and an active side gate wiring 131 provided above the upper surface of the semiconductor substrate 10.
  • the emitter electrode 52 and the active side gate wiring 131 are provided separately from each other.
  • An interlayer insulating film is provided between the emitter electrode 52 and the active side gate wiring 131 and the upper surface of the semiconductor substrate 10, but this is omitted in FIG.
  • the interlayer insulating film of this example is provided with a contact hole for connecting the emitter electrode 52, the active side gate wiring 131, and the semiconductor substrate 10.
  • the emitter electrode 52 is provided above the gate trench portion 40, the dummy trench portion 30, the well region 11, the emitter region 12, the base region 14, and the contact region 15.
  • the emitter electrode 52 comes into contact with the emitter region 12, the contact region 15, and the base region 14 on the upper surface of the semiconductor substrate 10. Further, the emitter electrode 52 is connected to the dummy conductive portion in the dummy trench portion 30.
  • the active side gate wiring 131 is connected to the gate trench portion 40.
  • the active side gate wiring 131 may be connected to the gate conductive portion of the gate trench portion 40 at the tip portion 41 of the gate trench portion 40 in the Y-axis direction.
  • the active side gate wiring 131 is not connected to the dummy conductive portion in the dummy trench portion 30.
  • the well region 11 is provided so as to overlap with the active side gate wiring 131.
  • the well region 11 is extended to a predetermined width even in a range that does not overlap with the active side gate wiring 131.
  • the well region 11 of this example is provided away from the end of the contact hole 54 in the Y-axis direction on the active side gate wiring 131 side.
  • the well region 11 is a second conductive type region having a higher doping concentration than the base region 14.
  • the base region 14 of this example is P-type, and the well region 11 is P + type.
  • Each of the transistor portion 70 and the diode portion 80 has a plurality of trench portions arranged in the arrangement direction.
  • the transistor portion 70 of this example one or more gate trench portions 40 and one or more dummy trench portions 30 are alternately provided along the arrangement direction.
  • the diode portion 80 of this example is provided with a plurality of dummy trench portions 30 along the arrangement direction.
  • the diode portion 80 of this example is not provided with the gate trench portion 40.
  • the gate trench portion 40 of this example connects two straight line portions 39 (portion portions that are linear along the stretching direction) extending along a stretching direction perpendicular to the arrangement direction and two straight line portions 39. It may have a tip 41.
  • the stretching direction in FIG. 2 is the Y-axis direction.
  • the tip portion 41 is provided in a curved shape in a top view.
  • the dummy trench portion 30 is provided between the straight line portions 39 of the gate trench portion 40.
  • One dummy trench portion 30 may be provided between the straight line portions 39, and a plurality of dummy trench portions 30 may be provided.
  • the dummy trench portion 30 may have a linear shape extending in the stretching direction, and may have a straight portion 29 and a tip portion 31 as in the gate trench portion 40.
  • the diffusion depth of the well region 11 may be deeper than the depth of the gate trench portion 40 and the dummy trench portion 30.
  • the ends of the gate trench portion 40 and the dummy trench portion 30 in the Y-axis direction are provided in the well region 11 in the top view. That is, at the end of each trench in the Y-axis direction, the bottom of each trench in the depth direction is covered with the well region 11. Thereby, the electric field concentration at the bottom of each trench can be relaxed.
  • a mesa part is provided between each trench part in the arrangement direction.
  • the mesa portion refers to a region sandwiched between trench portions inside the semiconductor substrate 10.
  • the upper end of the mesa portion is the upper surface of the semiconductor substrate 10.
  • the depth position of the lower end of the mesa portion is the same as the depth position of the lower end of the trench portion.
  • the mesa portion of this example is provided on the upper surface of the semiconductor substrate 10 by extending in the stretching direction (Y-axis direction) along the trench.
  • the transistor portion 70 is provided with a mesa portion 60
  • the diode portion 80 is provided with a mesa portion 61.
  • a mesa portion when simply referred to as a mesa portion in the present specification, it refers to each of the mesa portion 60 and the mesa portion 61.
  • a base region 14 is provided in each mesa section. Of the base region 14 exposed on the upper surface of the semiconductor substrate 10 in the mesa portion, the region closest to the active side gate wiring 131 is referred to as the base region 14-e.
  • FIG. 2 shows the base region 14-e arranged at one end of each mesa portion in the stretching direction, but the base region 14-e is also arranged at the other end portion of each mesa portion. Has been done.
  • At least one of the first conductive type emitter region 12 and the second conductive type contact region 15 may be provided in each mesa portion in the region sandwiched between the base regions 14-e in the top view.
  • the emitter region 12 of this example is N + type, and the contact region 15 is P + type.
  • the emitter region 12 and the contact region 15 may be provided between the base region 14 and the upper surface of the semiconductor substrate 10 in the depth direction.
  • the mesa portion 60 of the transistor portion 70 has an emitter region 12 and a contact region 15 exposed on the upper surface of the semiconductor substrate 10.
  • Each of the emitter region 12 and the contact region 15 is in contact with both of the two trench portions sandwiching the mesa portion 60 on the upper surface of the semiconductor substrate 10. That is, each of the emitter region 12 and the contact region 15 is provided on the upper surface of the semiconductor substrate 10 over the entire width of the mesa portion 60 in the X-axis direction (arrangement direction). Further, the emitter region 12 and the contact region 15 are alternately arranged along the stretching direction (Y-axis direction).
  • At least one mesa unit 60 has at least one connection area 19.
  • the connection region 19 is provided in the mesa portion 60, which is the gate trench portion 40, at least one of the two trench portions sandwiching the mesa portion 60.
  • the connection region 19 is a P + type region having a higher doping concentration than the base region 14.
  • the connection region 19 is provided so as to overlap the emitter region 12 in the top view. However, the connection region 19 is arranged away from the gate trench portion 40 in the top view.
  • connection region 19 is arranged below the upper surface of the semiconductor substrate 10 in the mesa portion 60.
  • An emitter region 12 is provided between the connection region 19 and the upper surface of the semiconductor substrate 10.
  • connection region 19 connects two contact regions 15 sandwiching the emitter region 12 in the Y-axis direction.
  • the connection area 19 may be provided for each pair of two contact areas 15. That is, all the sets of the two contact regions 15 adjacent to each other in the Y-axis direction in the mesa portion 60 may be connected by the connection region 19. In FIG. 2, the range in which the connection area 19 is provided is shown by a broken line.
  • the emitter region 12 is not provided in the mesa portion 61 of the diode portion 80.
  • a base region 14 and a contact region 15 may be provided on the upper surface of the mesa portion 61.
  • a contact region 15 may be provided in contact with the respective base regions 14-e in the region sandwiched between the base regions 14-e on the upper surface of the mesa portion 61.
  • a base region 14 may be provided in a region sandwiched between the contact regions 15 on the upper surface of the mesa portion 61.
  • the base region 14 may be arranged over the entire region sandwiched between the contact regions 15. Further, the mesa portion 61 is not provided with the connection area 19.
  • Contact holes are provided in the interlayer insulating film that covers each mesa, but they are omitted in FIG.
  • the contact hole is arranged in the region sandwiched between the base regions 14-e.
  • the contact hole of this example is provided above each region of the contact region 15, the base region 14, and the emitter region 12.
  • the contact hole may be arranged in the center in the arrangement direction (X-axis direction) of the mesa portion.
  • an N + type cathode region 82 is provided in a region adjacent to the lower surface of the semiconductor substrate 10.
  • a P + type collector region 22 may be provided on the lower surface of the semiconductor substrate 10 in a region where the cathode region 82 is not provided.
  • FIG. 2 the boundary between the cathode region 82 and the collector region 22 is shown by a dotted line.
  • FIG. 3 is a diagram showing an example of a bb cross section in FIG.
  • the bb cross section is an XZ plane that passes through the emitter region 12 and the cathode region 82.
  • the semiconductor device 100 of this example has a semiconductor substrate 10, an interlayer insulating film 38, an emitter electrode 52, and a collector electrode 24 in the cross section.
  • the interlayer insulating film 38 is provided on the upper surface of the semiconductor substrate 10.
  • the interlayer insulating film 38 is a film containing at least one layer of an insulating film such as silicate glass to which impurities such as boron and phosphorus are added, a thermal oxide film, and other insulating films.
  • the interlayer insulating film 38 is provided with the contact hole 54 described with reference to FIG.
  • the emitter electrode 52 is provided above the interlayer insulating film 38.
  • the emitter electrode 52 is in contact with the upper surface 21 of the semiconductor substrate 10 through the contact hole 54 of the interlayer insulating film 38.
  • the collector electrode 24 is provided on the lower surface 23 of the semiconductor substrate 10.
  • the emitter electrode 52 and the collector electrode 24 are made of a metal material such as aluminum.
  • the direction (Z-axis direction) connecting the emitter electrode 52 and the collector electrode 24 is referred to as a depth direction.
  • the semiconductor substrate 10 has an N-type drift region 18.
  • the drift region 18 is provided in each of the transistor portion 70 and the diode portion 80.
  • the mesa portion 60 of the transistor portion 70 is provided with an N + type emitter region 12 and a P-type base region 14 in order from the upper surface 21 side of the semiconductor substrate 10.
  • a drift region 18 is provided below the base region 14.
  • the mesa portion 60 may be provided with an N + type storage region.
  • the storage area is arranged between the base area 14 and the drift area 18.
  • the emitter region 12 is exposed on the upper surface 21 of the semiconductor substrate 10 and is provided in contact with the gate trench portion 40.
  • the emitter region 12 is in contact with the trench portions on both sides of the mesa portion 60.
  • the emitter region 12 has a higher doping concentration than the drift region 18.
  • the base region 14 is provided below the emitter region 12.
  • the base region 14 of this example is provided in contact with the emitter region 12.
  • the base region 14 is in contact with the trench portions on both sides of the mesa portion 60.
  • connection region 19 overlaps with the emitter region 12 in top view. That is, the connection region 19 overlaps with the emitter region 12 in the Z-axis direction.
  • the connection region 19 of this example is in contact with the lower end 13 of the emitter region 12.
  • the lower end 13 of the emitter region 12 is the lowermost region of the emitter region 12.
  • the mesa portion 61 of the diode portion 80 is provided with a P-type base region 14 in contact with the upper surface 21 of the semiconductor substrate 10.
  • a drift region 18 is provided below the base region 14.
  • an N + type buffer region 20 may be provided below the drift region 18.
  • the doping concentration in the buffer region 20 is higher than the doping concentration in the drift region 18.
  • the buffer region 20 may have a plurality of donor concentration peaks having a higher donor concentration than the drift region 18.
  • the buffer region 20 may function as a field stop layer that prevents the depletion layer extending from the lower end of the base region 14 from reaching the P + type collector region 22 and the N + type cathode region 82.
  • a P + type collector area 22 is provided below the buffer area 20.
  • the acceptor concentration of the collector region 22 is higher than the acceptor concentration of the base region 14.
  • the collector region 22 may include the same acceptors as the base region 14, or may include different acceptors.
  • the acceptor of the collector region 22 is, for example, boron.
  • an N + type cathode region 82 is provided below the buffer region 20.
  • the donor concentration in the cathode region 82 is higher than the donor concentration in the drift region 18.
  • the donor of the cathode region 82 is, for example, hydrogen or phosphorus.
  • the elements that serve as donors and acceptors in each region are not limited to the above-mentioned examples.
  • the collector region 22 and the cathode region 82 are exposed on the lower surface 23 of the semiconductor substrate 10 and are connected to the collector electrode 24.
  • the collector electrode 24 may be in contact with the entire lower surface 23 of the semiconductor substrate 10.
  • the collector electrode 24 is made of a metal material such as aluminum.
  • One or more gate trench portions 40 and one or more dummy trench portions 30 are provided on the upper surface 21 side of the semiconductor substrate 10. Each trench portion penetrates the base region 14 from the upper surface 21 of the semiconductor substrate 10 and reaches the drift region 18. In the region where at least one of the emitter region 12 and the contact region 15 is provided, each trench portion also penetrates these doping regions and reaches the drift region 18. The fact that the trench portion penetrates the region is not limited to those manufactured in the order of forming the region and then forming the trench portion. Those in which the doping region is formed between the trench portions after the trench portion is formed are also included in those in which the trench portion penetrates the doping region.
  • the transistor portion 70 is provided with a gate trench portion 40 and a dummy trench portion 30.
  • the diode portion 80 is provided with a dummy trench portion 30 and is not provided with a gate trench portion 40.
  • the boundary between the diode portion 80 and the transistor portion 70 in the X-axis direction is the boundary between the cathode region 82 and the collector region 22.
  • the gate trench portion 40 has a gate trench, a gate insulating film 42, and a gate conductive portion 44 provided on the upper surface 21 of the semiconductor substrate 10.
  • the gate insulating film 42 is provided so as to cover the inner wall of the gate trench.
  • the gate insulating film 42 may be formed by oxidizing or nitriding the semiconductor on the inner wall of the gate trench.
  • the gate conductive portion 44 is provided inside the gate trench inside the gate insulating film 42. That is, the gate insulating film 42 insulates the gate conductive portion 44 and the semiconductor substrate 10.
  • the gate conductive portion 44 is formed of a conductive material such as polysilicon.
  • the gate conductive portion 44 may be provided longer than the base region 14 in the depth direction.
  • the gate trench portion 40 in the cross section is covered with the interlayer insulating film 38 on the upper surface 21 of the semiconductor substrate 10.
  • the gate conductive portion 44 is electrically connected to the gate wiring. When a predetermined gate voltage is applied to the gate conductive portion 44, a channel due to an electron inversion layer is formed on the surface layer of the interface of the base region 14 in contact with the gate trench portion 40.
  • connection area 19 is arranged away from the gate trench portion 40. As a result, fluctuations in the threshold voltage of the transistor unit 70 due to the provision of the connection region 19 can be suppressed.
  • the boundary between the connection region 19 and the base region 14 in the X-axis direction may be a position where the doping concentration starts to increase in the direction from the trench portion toward the connection region 19.
  • the P-type dopant in the connection region 19 and the P-type dopant in the base region 14 may be dopants of the same element. That is, the connection region 19 and the base region 14 may be formed by injecting a dopant of the same element. When a plurality of types of P-type dopants are contained in each region, the P-type dopant having the highest concentration in each region is used as the P-type dopant in the region.
  • the P-type dopant in the connection region 19 and the P-type dopant in the base region 14 may be different. This makes it easier to control the shape of the connection area 19.
  • the P-type dopant in the connection region 19 may be a dopant having a smaller diffusion coefficient in the semiconductor substrate 10 than the P-type dopant in the base region 14. That is, the P-type dopant in the connection region 19 may be a dopant that is less likely to diffuse in the semiconductor substrate 10 than the P-type dopant in the base region 14. As a result, the P-type dopant injected into the connection region 19 can be suppressed from diffusing to the gate trench portion 40, and the fluctuation of the threshold voltage can be suppressed.
  • the dummy trench portion 30 may have the same structure as the gate trench portion 40 in the cross section.
  • the dummy trench portion 30 has a dummy trench, a dummy insulating film 32, and a dummy conductive portion 34 provided on the upper surface 21 of the semiconductor substrate 10.
  • the dummy conductive portion 34 may be electrically connected to the emitter electrode 52.
  • the dummy insulating film 32 is provided so as to cover the inner wall of the dummy trench.
  • the dummy conductive portion 34 is provided inside the dummy trench and inside the dummy insulating film 32.
  • the dummy insulating film 32 insulates the dummy conductive portion 34 and the semiconductor substrate 10.
  • the dummy conductive portion 34 may be formed of the same material as the gate conductive portion 44.
  • the dummy conductive portion 34 is formed of a conductive material such as polysilicon.
  • the dummy conductive portion 34 may have the same length as the gate conductive portion 44 in the depth direction
  • FIG. 4 is a perspective sectional view showing an example of the mesa portion 60.
  • FIG. 4 shows a YZ cross section and an XZ cross section that pass through the connection region 19 in the mesa portion 60.
  • the connection region 19 connects two contact regions 15 sandwiching the emitter region 12 in the stretching direction (Y-axis direction). Further, the connection region 19 is arranged apart from the gate trench portion 40.
  • FIG. 5 is a diagram showing an example of an XY cross section of the mesa portion 60 at the height position c shown in FIG.
  • the cross section passes through the connecting region 19.
  • the connection region 19 is sandwiched between the contact regions 15 in the Y-axis direction. Further, the connection region 19 of this example is sandwiched between the base regions 14 in the X-axis direction.
  • connection region 19 is preferably arranged in the center between the two gate trenches 40 in the X-axis direction. That is, it is preferable that the distance between the connection region 19 and one gate trench portion 40 and the distance between the connection region 19 and the other gate trench portion 40 are the same. As a result, the connection region 19 can be easily separated from each of the two gate trench portions 40.
  • one trench portion may be a dummy trench portion 30.
  • the distance between the gate trench portion 40 and the connection region 19 in the X-axis direction may be 1 ⁇ m or more, 2 ⁇ m or more, or 3 ⁇ m or more.
  • FIG. 6 is a diagram showing an example of a cross section on the dd line of FIG.
  • the cross section is a YZ plane that passes through the connection region 19 in the mesa portion 60.
  • the connection region 19 of this example is in contact with the lower end 13 of the emitter region 12.
  • the transistor portion 70 of the semiconductor device 100 When the transistor portion 70 of the semiconductor device 100 is turned off, the holes existing in the drift region 18 and the like are extracted to the emitter electrode 52. By providing the high-concentration P-type contact region 15, the resistance in the hole movement path can be reduced and latch-up can be suppressed.
  • connection region 19 the two contact regions 15 sandwiching the emitter region 12 can be connected by a high-concentration P-type region. Therefore, even when holes move between the two contact regions 15 at the time of turn-off for some reason, the resistance in the hole movement path can be reduced and latch-up can be suppressed.
  • FIG. 7 is a diagram showing a dd cross section in a comparative example.
  • the interlayer insulating film 38 remains at the time of patterning the interlayer insulating film 38, and one contact region 15-1 is covered with the interlayer insulating film 38.
  • at least a part of the holes existing in the lower region of the contact region 15-1 moves to the contact region 15-1 at the time of turn-off.
  • the holes in the contact region 15-1 cannot move to the emitter electrode 52, but move to the adjacent contact regions 15-2.
  • connection area 19 is not provided. Therefore, the holes moving from the contact region 15-1 to the contact region 15-2 pass through the low-concentration base region 14.
  • the hole movement path is schematically shown by a broken line arrow. In this case, the resistance in the hole movement path increases, and the voltage in the path rises. This can cause the parasitic npn transistor to turn on, causing latch-up failure.
  • two adjacent contact regions 15 are connected by a high-concentration connection region 19. Therefore, holes can move between two adjacent contact regions 15 through the connection region 19, and the resistance of the hole movement path can be reduced. Therefore, latch-up can be suppressed.
  • FIGS. 8A and 8B are diagrams showing other arrangement examples of the connection area 19.
  • FIG. 8A is a diagram showing another example of the dd cross section.
  • FIG. 8B is a diagram showing an arrangement example of the emitter region 12 and the connection region 19 on the XZ plane.
  • the depth position where the connection area 19 is arranged is different from the examples of FIGS. 1 to 6.
  • Other structures are the same as any of the examples described in FIGS. 1-6.
  • connection region 19 may be arranged inside the emitter region 12. That is, at least a part of the connection region 19 is sandwiched between the emitter regions 12 in the X-axis direction.
  • the entire connection region 19 of this example is arranged inside the emitter region 12. For example, the entire connection region 19 is located above the lower end 13 of the emitter region 12. However, the connection region 19 is not in contact with the upper surface 21 of the semiconductor substrate 10.
  • FIGS. 9A and 9B are diagrams showing other arrangement examples of the connection area 19.
  • FIG. 9A is a diagram showing another example of the dd cross section.
  • FIG. 9B is a diagram showing an arrangement example of the emitter region 12 and the connection region 19 on the XZ plane.
  • the depth position where the connection area 19 is arranged is different from the examples of FIGS. 1 to 6.
  • Other structures are the same as any of the examples described in FIGS. 1-6.
  • a part of the region is arranged inside the emitter region 12, and a part of the region is arranged below the lower end 13 of the emitter region 12.
  • FIGS. 10A and 10B are diagrams showing other arrangement examples of the connection area 19.
  • FIG. 10A is a diagram showing another example of the dd cross section.
  • FIG. 10B is a diagram showing an arrangement example of the emitter region 12 and the connection region 19 on the XZ plane.
  • the depth position where the connection area 19 is arranged is different from the examples of FIGS. 1 to 6.
  • Other structures are the same as any of the examples described in FIGS. 1-6.
  • the connection region 19 of this example is arranged below the lower end 13 of the emitter region 12. That is, the connection region 19 is arranged apart from the emitter region 12.
  • a base region 14 may be provided between the connection region 19 and the emitter region 12.
  • FIG. 11 is a diagram showing an example of doping concentration distribution in the depth direction of the contact region 15 and the connection region 19.
  • the doping concentration distribution of this example corresponds to the doping concentration distribution on the e-e line and the ff line shown in FIG.
  • the doping concentration distribution of the contact region 15 is shown by a solid line
  • the doping concentration distribution of the connection region 19 is shown by a broken line.
  • the doping concentration distribution of the contact region 15 has a concentration peak 115
  • the doping concentration distribution of the connection region 19 has a concentration peak 119.
  • the doping concentration of the contact region 15 is P1, and the doping concentration of the connection region 19 is P2.
  • the maximum doping concentration in each region may be the doping concentration in each region.
  • the doping concentration P2 in the connection region 19 may be higher than the doping concentration P1 in the contact region 15. In this case, the resistance of the hole movement path between the contact regions 15 can be further reduced to suppress latch-up.
  • the doping concentration P1 of the contact region 15 is made too high, the dopant of the contact region 15 may diffuse in the Y-axis direction, and the emitter region 12 may be shortened. According to this example, it becomes easy to suppress latch-up while ensuring the length of the emitter region 12.
  • the doping concentration P2 of the connection region 19 may be 1 ⁇ 10 18 / cm 3 or more and 1 ⁇ 10 21 / cm 3 or less.
  • the doping concentration P1 of the contact region 15 may be 10% or less of the doping concentration P2.
  • the doping concentration P1 may be the same as the doping concentration P2 and may be higher than the doping concentration P2.
  • the full width at half maximum of the concentration peak 115 in the contact region 15 is W1
  • the full width at half maximum of the concentration peak 119 in the connection region 19 is W2.
  • the full width at half maximum W2 may be smaller than the full width at half maximum W1.
  • the full width at half maximum of the concentration peak can be adjusted by the heat treatment temperature after injecting the dopant, the heat treatment time, the type of dopant, and the like.
  • the full width at half maximum W2 may be 50% or less of the full width at half maximum W1. According to this example, since the diffusion distance of the P-type dopant injected into the connection region 19 is small, it becomes easy to secure the distance between the connection region 19 and the gate trench portion 40.
  • the position of the apex of each concentration peak is defined as the position of the concentration peak.
  • the concentration peak 115 may be arranged on the upper surface 21 side of the semiconductor substrate 10 with respect to the concentration peak 119.
  • the concentration peak 115 and the concentration peak 119 may be arranged at the same depth position, and the concentration peak 119 may be arranged on the upper surface 21 side of the concentration peak 115.
  • FIG. 12 is a diagram showing another example of the XY cross section of the mesa portion 60 at the height position c shown in FIG.
  • the position of the connection region 19 in the X-axis direction of the mesa portion 60 of this example is different from that of the example of FIG. Further, the mesa portion 60 of this example is sandwiched between the gate trench portion 40 and the dummy trench portion 30.
  • Other structures are the same as in the example of FIG.
  • connection area 19 of this example is arranged in the dummy trench portion 30 between the two trench portions. That is, the distance between the connection region 19 and the gate trench portion 40 in the X-axis direction is larger than the distance between the connection region 19 and the dummy trench portion 30 in the X-axis direction.
  • the connection area 19 may be in contact with the dummy trench portion 30. As a result, the distance between the connection region 19 and the gate trench portion 40 can be increased. Therefore, the influence of the connection region 19 on the threshold voltage of the transistor unit 70 can be reduced.
  • FIG. 13 is a diagram showing a part of the steps in the manufacturing method of the semiconductor device 100.
  • the base region 14, each trench portion, each mesa portion, the emitter region 12 and the contact region 15 are formed on the semiconductor substrate 10 having the drift region 18.
  • Each region can be formed by injecting a dopant into the semiconductor substrate 10 and heat-treating it.
  • Each trench portion can be formed by selectively etching the upper surface 21 of the semiconductor substrate 10 to form a trench, and providing an insulating film and a conductive portion in the trench.
  • the interlayer insulating film 38 and the contact hole 54 may be formed.
  • connection area 19 is formed.
  • the connection region 19 can be formed by selectively injecting a P-type dopant from the upper surface 21 of the mesa portion 60 and heat-treating it.
  • FIG. 14 is a diagram showing an example of an injection region 140 into which a P-type dopant is injected in the second stage S1302.
  • the injection region 140 is shown by hatching with diagonal lines. Areas other than the injection area 140 are masked with a resist or the like. In this example, the entire contact region 15 is masked, and a part of the emitter region 12 is masked. In addition, each trench portion is also masked. That is, the injection region 140 is a region in the same range as the connection region 19 described with reference to FIGS. 1 to 13 in the top view.
  • the contact region 15 is masked and a high concentration P-type dopant is injected into the injection region 140. Therefore, it is possible to suppress fluctuations in the doping concentration distribution of the contact region 15 due to the formation of the connection region 19. Therefore, fluctuations in the characteristics of the semiconductor device 100 can be suppressed.
  • FIG. 15 is a diagram showing another example of the injection region 140.
  • the P-type dopant is injected into the region where the connection region 19 should be formed and at least a part of the region where the contact region 15 is formed. More specifically, the P-type dopant is also injected into a region of the contact region 15 that overlaps when the connection region 19 is extended in the Y-axis direction.
  • the injection region 140 may cross the contact region 15 in the Y-axis direction and may be terminated in the contact region 15 in the Y-axis direction. According to this example, the connection area 19 and the contact area 15 can be reliably connected. Further, when the injection region 140 crosses the contact region 15, the masks do not have to be arranged discretely in the Y-axis direction, which facilitates manufacturing.

Landscapes

  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)
  • Electrodes Of Semiconductors (AREA)

Abstract

ドリフト領域と、ベース領域と、２つのトレンチ部と、メサ部とを有し、２つのトレンチ部の少なくとも一方はゲートトレンチ部であり、メサ部は、メサ部の上面に露出して設けられた第１導電型のエミッタ領域と、延伸方向において、エミッタ領域と交互にメサ部の上面に露出して設けられた第２導電型のコンタクト領域と、上面視においてエミッタ領域と重なって設けられ、ゲートトレンチ部と離れて配置され、メサ部の上面よりも下方に配置され、延伸方向においてエミッタ領域を挟む２つのコンタクト領域を接続する、ベース領域よりもドーピング濃度の高い第２導電型の接続領域とを有する半導体装置を提供する。

Description

半導体装置および半導体装置の製造方法
　本発明は、半導体装置および半導体装置の製造方法に関する。
　従来、ＩＧＢＴ（絶縁ゲート型バイポーラトランジスタ）等の半導体装置が知られている（例えば、特許文献１－４参照）。
　特許文献１　特開２０１９－１９５０９３号公報
　特許文献２　特開２０１８－１８２２７９号公報
　特許文献３　特開２００８－３４７９４号公報
　特許文献４　ＷＯ２０１８／５２０９８号
解決しようとする課題
　半導体装置のターンオフ時におけるラッチアップを抑制できることが好ましい。
一般的開示
　上記課題を解決するために、本発明の一つの態様においては、半導体基板を備える半導体装置を提供する。半導体基板は、第１導電型のドリフト領域を有してよい。半導体基板は、ドリフト領域と半導体基板の上面との間に設けられた第２導電型のベース領域を有してよい。半導体基板は、半導体基板の上面において予め定められた延伸方向に延伸して設けられ、半導体基板の上面からドリフト領域まで設けられた２つのトレンチ部を有してよい。半導体基板は、２つのトレンチ部の間に設けられたメサ部を有してよい。２つのトレンチ部の少なくとも一方はゲートトレンチ部であってよい。メサ部は、メサ部の上面に露出して設けられ、２つのトレンチ部の両方と接して設けられた、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を有してよい。メサ部は、延伸方向において、エミッタ領域と交互にメサ部の上面に露出して設けられ、２つのトレンチ部の両方と接して設けられた第２導電型のコンタクト領域を有してよい。メサ部は、延伸方向においてエミッタ領域を挟む２つのコンタクト領域を接続する、ベース領域よりもドーピング濃度の高い第２導電型の接続領域を有してよい。接続領域は、上面視においてエミッタ領域と重なって設けられてよい。接続領域は、ゲートトレンチ部と離れて配置され、メサ部の上面よりも下方に配置されてよい。
　接続領域は、エミッタ領域の下端と接していてよい。
　接続領域の少なくとも一部は、エミッタ領域の内部に配置されていてよい。
　接続領域は、エミッタ領域の下端よりも下方に配置されていてよい。
　接続領域のドーピング濃度は、コンタクト領域のドーピング濃度よりも高くてよい。
　接続領域は、コンタクト領域の第２導電型のドーパントとは異なる第２導電型のドーパントを含んでよい。
　接続領域のドーパントは、コンタクト領域のドーパントよりも、半導体基板における拡散係数が高くてよい。
　２つのトレンチ部は、両方ともゲートトレンチ部であってよい。接続領域は、２つのトレンチ部の間の中央に配置されていてよい。
　２つのトレンチ部の一方はゲートトレンチ部、他方はダミートレンチ部であってよい。接続領域は、２つのトレンチ部の間において、ダミートレンチ部よりに配置されていてよい。
　コンタクト領域および接続領域のそれぞれは、半導体基板の深さ方向においてドーピング濃度の濃度ピークを有してよい。コンタクト領域の濃度ピークは、接続領域の濃度ピークよりも半導体基板の上面側に配置されていてよい。
　本発明の第二の態様においては、半導体装置の製造方法を提供する。製造方法は、第１段階および第２段階を備えてよい。第１段階では、第１導電型のドリフト領域を有する半導体基板に、ドリフト領域と半導体基板の上面との間に設けられた第２導電型のベース領域を形成してよい。第１段階では、半導体基板の上面において予め定められた延伸方向に延伸して設けられ、半導体基板の上面からドリフト領域まで設けられた２つのトレンチ部を形成してよい。第１段階では、２つのトレンチ部の間に設けられたメサ部を形成してよい。第１段階では、メサ部の上面に露出し、２つのトレンチ部の両方と接し、ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域を形成してよい。第１段階では、延伸方向において、エミッタ領域と交互にメサ部の上面に露出し、２つのトレンチ部の両方と接する第２導電型のコンタクト領域を形成してよい。第２段階では、延伸方向においてエミッタ領域を挟む２つのコンタクト領域を接続する、ベース領域よりもドーピング濃度の高い第２導電型の接続領域を形成してよい。接続領域は、上面視においてエミッタ領域と重なって設けられてよい。接続領域は、ゲートトレンチ部と離れて配置され、メサ部の上面よりも下方に配置されてよい。
　第２段階において、コンタクト領域が形成された領域をマスクして、半導体基板に第２導電型のドーパントを注入することで、接続領域を形成してよい。
　第２段階において、接続領域を形成すべき領域と、コンタクト領域が形成された領域の少なくとも一部の領域とに第２導電型のドーパントを注入することで、接続領域を形成してよい。
　なお、上記の発明の概要は、本発明の必要な特徴の全てを列挙したものではない。また、これらの特徴群のサブコンビネーションもまた、発明となりうる。
本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。 図１における領域Ａの拡大図である。 図２におけるｂ－ｂ断面の一例を示す図である。 メサ部６０の一例を示す斜視断面図である。 図４に示した高さ位置ｃにおけるメサ部６０のＸＹ断面の一例を示す図である。 図５のｄ－ｄ線における断面の一例を示す図である。 比較例におけるｄ－ｄ断面を示す図である。 ｄ－ｄ断面の他の例を示す図である。 ＸＺ面におけるエミッタ領域１２と接続領域１９の配置例を示す図である。 ｄ－ｄ断面の他の例を示す図である。 ＸＺ面におけるエミッタ領域１２と接続領域１９の配置例を示す図である。 ｄ－ｄ断面の他の例を示す図である。 ＸＺ面におけるエミッタ領域１２と接続領域１９の配置例を示す図である。 コンタクト領域１５および接続領域１９の深さ方向におけるドーピング濃度分布例を示す図である。 図４に示した高さ位置ｃにおけるメサ部６０のＸＹ断面の他の例を示す図である。 半導体装置１００の製造方法における一部の工程を示す図である。 第２段階Ｓ１３０２において、Ｐ型のドーパントを注入する注入領域１４０の一例を示す図である。 注入領域１４０の他の例を示す図である。
　以下、発明の実施の形態を通じて本発明を説明するが、以下の実施形態は請求の範囲にかかる発明を限定するものではない。また、実施形態の中で説明されている特徴の組み合わせの全てが発明の解決手段に必須であるとは限らない。
　本明細書においては半導体基板の深さ方向と平行な方向における一方の側を「上」、他方の側を「下」と称する。基板、層またはその他の部材の２つの主面のうち、一方の面を上面、他方の面を下面と称する。「上」、「下」の方向は、重力方向または半導体装置の実装時における方向に限定されない。
　本明細書では、Ｘ軸、Ｙ軸およびＺ軸の直交座標軸を用いて技術的事項を説明する場合がある。直交座標軸は、構成要素の相対位置を特定するに過ぎず、特定の方向を限定するものではない。例えば、Ｚ軸は地面に対する高さ方向を限定して示すものではない。なお、＋Ｚ軸方向と－Ｚ軸方向とは互いに逆向きの方向である。正負を記載せず、Ｚ軸方向と記載した場合、＋Ｚ軸および－Ｚ軸に平行な方向を意味する。
　本明細書では、半導体基板の上面および下面に平行な直交軸をＸ軸およびＹ軸とする。また、半導体基板の上面および下面と垂直な軸をＺ軸とする。本明細書では、Ｚ軸の方向を深さ方向と称する場合がある。また、本明細書では、Ｘ軸およびＹ軸を含めて、半導体基板の上面および下面に平行な方向を、水平方向と称する場合がある。
　本明細書において「同一」または「等しい」のように称した場合、製造ばらつき等に起因する誤差を有する場合も含んでよい。当該誤差は、例えば１０％以内である。
　本明細書においては、不純物がドーピングされたドーピング領域の導電型をＰ型またはＮ型として説明している。本明細書においては、不純物とは、特にＮ型のドナーまたはＰ型のアクセプタのいずれかを意味する場合があり、ドーパントと記載する場合がある。本明細書においては、ドーピングとは、半導体基板にドナーまたはアクセプタを導入し、Ｎ型の導電型を示す半導体またはＰ型の導電型を示す半導体とすることを意味する。
　本明細書においてＰ＋型またはＮ＋型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が高いことを意味し、Ｐ－型またはＮ－型と記載した場合、Ｐ型またはＮ型よりもドーピング濃度が低いことを意味する。また、本明細書においてＰ＋＋型またはＮ＋＋型と記載した場合には、Ｐ＋型またはＮ＋型よりもドーピング濃度が高いことを意味する。
　Ｎ型の領域においては、ドナー濃度がアクセプタ濃度よりも十分大きいので、当該領域におけるキャリア濃度を、ドナー濃度としてもよい。同様に、Ｐ型の領域においては、当該領域におけるキャリア濃度を、アクセプタ濃度としてもよい。
　また、ドナー、アクセプタまたはドーピングの濃度分布がピークを有する場合、当該ピーク値を当該領域におけるドナー、アクセプタまたはドーピングの濃度としてよい。ドナー、アクセプタまたはドーピングの濃度がほぼ均一な場合等においては、当該領域におけるドナー、アクセプタまたはドーピングの濃度の平均値をドナー、アクセプタまたはドーピングの濃度としてよい。
　図１は、本発明の一つの実施形態に係る半導体装置１００の一例を示す上面図である。図１においては、各部材を半導体基板１０の上面に投影した位置を示している。図１においては、半導体装置１００の一部の部材だけを示しており、一部の部材は省略している。
　半導体装置１００は、半導体基板１０を備えている。半導体基板１０は、上面視において端辺１０２を有する。本明細書で単に上面視と称した場合、半導体基板１０の上面側から見ることを意味している。本例の半導体基板１０は、上面視において互いに向かい合う２組の端辺１０２を有する。図１においては、Ｘ軸およびＹ軸は、いずれかの端辺１０２と平行である。またＺ軸は、半導体基板１０の上面と垂直である。
　半導体基板１０には活性部１６０が設けられている。活性部１６０は、半導体装置１００が動作した場合に半導体基板１０の上面と下面との間で、深さ方向に主電流が流れる領域である。活性部１６０の上方には、エミッタ電極が設けられているが図１では省略している。
　活性部１６０には、ＩＧＢＴ等のトランジスタ素子を含むトランジスタ部７０と、還流ダイオード（ＦＷＤ）等のダイオード素子を含むダイオード部８０の少なくとも一方が設けられている。図１の例では、トランジスタ部７０およびダイオード部８０は、半導体基板１０の上面における所定の配列方向（本例ではＸ軸方向）に沿って、交互に配置されている。他の例では、活性部１６０には、ダイオード部８０が設けられておらず、トランジスタ部７０が設けられていてもよい。
　図１においては、トランジスタ部７０が配置される領域には記号「Ｉ」を付し、ダイオード部８０が配置される領域には記号「Ｆ」を付している。本明細書では、上面視において配列方向と垂直な方向を延伸方向（図１ではＹ軸方向）と称する場合がある。トランジスタ部７０およびダイオード部８０は、それぞれ延伸方向に長手を有してよい。つまり、トランジスタ部７０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。同様に、ダイオード部８０のＹ軸方向における長さは、Ｘ軸方向における幅よりも大きい。トランジスタ部７０およびダイオード部８０の延伸方向と、後述する各トレンチ部の長手方向とは同一であってよい。
　ダイオード部８０は、半導体基板１０の下面と接する領域に、Ｎ＋型のカソード領域を有する。本明細書では、カソード領域が設けられた領域を、ダイオード部８０と称する。つまりダイオード部８０は、上面視においてカソード領域と重なる領域である。半導体基板１０の下面においてカソード領域以外の領域には、Ｐ＋型のコレクタ領域が設けられてよい。本明細書では、ダイオード部８０を、後述するゲート配線までＹ軸方向に延長した延長領域８１も、ダイオード部８０に含める場合がある。延長領域８１の下面には、コレクタ領域が設けられている。
　トランジスタ部７０は、半導体基板１０の下面と接する領域に、Ｐ＋型のコレクタ領域を有する。また、トランジスタ部７０は、半導体基板１０の上面側に、Ｎ型のエミッタ領域、Ｐ型のベース領域、ゲート導電部およびゲート絶縁膜を有するゲート構造が周期的に配置されている。
　半導体装置１００は、半導体基板１０の上方に１つ以上のパッドを有してよい。本例の半導体装置１００は、ゲートパッド１１２を有している。半導体装置１００は、アノードパッド、カソードパッドおよび電流検出パッド等のパッドを有してもよい。各パッドは、端辺１０２の近傍に配置されている。端辺１０２の近傍とは、上面視における端辺１０２と、エミッタ電極との間の領域を指す。半導体装置１００の実装時において、各パッドは、ワイヤ等の配線を介して外部の回路に接続されてよい。
　ゲートパッド１１２には、ゲート電位が印加される。ゲートパッド１１２は、活性部１６０のゲートトレンチ部の導電部に電気的に接続される。半導体装置１００は、ゲートパッド１１２とゲートトレンチ部とを接続するゲート配線を備える。図１においては、ゲート配線に斜線のハッチングを付している。
　本例のゲート配線は、外周ゲート配線１３０と、活性側ゲート配線１３１とを有している。外周ゲート配線１３０は、上面視において活性部１６０と半導体基板１０の端辺１０２との間に配置されている。本例の外周ゲート配線１３０は、上面視において活性部１６０を囲んでいる。上面視において外周ゲート配線１３０に囲まれた領域を活性部１６０としてもよい。また、外周ゲート配線１３０は、ゲートパッド１１２と接続されている。外周ゲート配線１３０は、半導体基板１０の上方に配置されている。外周ゲート配線１３０は、アルミニウム等を含む金属配線であってよい。
　活性側ゲート配線１３１は、活性部１６０に設けられている。活性部１６０に活性側ゲート配線１３１を設けることで、半導体基板１０の各領域について、ゲートパッド１１２からの配線長のばらつきを低減できる。
　活性側ゲート配線１３１は、活性部１６０のゲートトレンチ部と接続される。活性側ゲート配線１３１は、半導体基板１０の上方に配置されている。活性側ゲート配線１３１は、不純物がドープされたポリシリコン等の半導体で形成された配線であってよい。
　活性側ゲート配線１３１は、外周ゲート配線１３０と接続されてよい。本例の活性側ゲート配線１３１は、一方の外周ゲート配線１３０から他方の外周ゲート配線１３０まで、Ｙ軸方向の略中央で活性部１６０を横切るように、Ｘ軸方向に延伸して設けられている。活性側ゲート配線１３１により活性部１６０が分割されている場合、それぞれの分割領域において、トランジスタ部７０およびダイオード部８０がＸ軸方向に交互に配置されてよい。
　本例の半導体装置１００は、活性部１６０と端辺１０２との間に、エッジ終端構造部９０を備える。本例のエッジ終端構造部９０は、外周ゲート配線１３０と端辺１０２との間に配置されている。エッジ終端構造部９０は、半導体基板１０の上面側の電界集中を緩和する。エッジ終端構造部９０は、活性部１６０を囲んで環状に設けられたガードリングおよびフィールドプレートのうちの少なくとも一つを備えていてよい。
　図２は、図１における領域Ａの拡大図である。領域Ａは、トランジスタ部７０、ダイオード部８０、および、活性側ゲート配線１３１を含む領域である。本例の半導体装置１００は、半導体基板１０の上面側の内部に設けられたゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５を備える。ゲートトレンチ部４０およびダミートレンチ部３０は、それぞれがトレンチ部の一例である。また、本例の半導体装置１００は、半導体基板１０の上面の上方に設けられたエミッタ電極５２および活性側ゲート配線１３１を備える。エミッタ電極５２および活性側ゲート配線１３１は互いに分離して設けられる。
　エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０の上面との間には層間絶縁膜が設けられるが、図１では省略している。本例の層間絶縁膜には、エミッタ電極５２および活性側ゲート配線１３１と、半導体基板１０とを接続するためのコンタクトホールが設けられる。
　エミッタ電極５２は、ゲートトレンチ部４０、ダミートレンチ部３０、ウェル領域１１、エミッタ領域１２、ベース領域１４およびコンタクト領域１５の上方に設けられる。エミッタ電極５２は、半導体基板１０の上面におけるエミッタ領域１２、コンタクト領域１５およびベース領域１４と接触する。また、エミッタ電極５２は、ダミートレンチ部３０内のダミー導電部と接続される。
　活性側ゲート配線１３１は、ゲートトレンチ部４０と接続する。活性側ゲート配線１３１は、Ｙ軸方向におけるゲートトレンチ部４０の先端部４１において、ゲートトレンチ部４０のゲート導電部と接続されてよい。活性側ゲート配線１３１は、ダミートレンチ部３０内のダミー導電部とは接続されない。
　ウェル領域１１は、活性側ゲート配線１３１と重なって設けられている。ウェル領域１１は、活性側ゲート配線１３１と重ならない範囲にも、所定の幅で延伸して設けられている。本例のウェル領域１１は、コンタクトホール５４のＹ軸方向の端から、活性側ゲート配線１３１側に離れて設けられている。ウェル領域１１は、ベース領域１４よりもドーピング濃度の高い第２導電型の領域である。本例のベース領域１４はＰ－型であり、ウェル領域１１はＰ＋型である。
　トランジスタ部７０およびダイオード部８０のそれぞれは、配列方向に複数配列されたトレンチ部を有する。本例のトランジスタ部７０には、配列方向に沿って１本以上のゲートトレンチ部４０と、１本以上のダミートレンチ部３０とが交互に設けられている。本例のダイオード部８０には、複数のダミートレンチ部３０が、配列方向に沿って設けられている。本例のダイオード部８０には、ゲートトレンチ部４０が設けられていない。
　本例のゲートトレンチ部４０は、配列方向と垂直な延伸方向に沿って延伸する２つの直線部分３９（延伸方向に沿って直線状であるトレンチの部分）と、２つの直線部分３９を接続する先端部４１を有してよい。図２における延伸方向はＹ軸方向である。
　先端部４１の少なくとも一部は、上面視において曲線状に設けられることが好ましい。２つの直線部分３９のＹ軸方向における端部どうしを先端部４１が接続することで、直線部分３９の端部における電界集中を緩和できる。
　トランジスタ部７０において、ダミートレンチ部３０はゲートトレンチ部４０のそれぞれの直線部分３９の間に設けられる。それぞれの直線部分３９の間には、１本のダミートレンチ部３０が設けられてよく、複数本のダミートレンチ部３０が設けられていてもよい。ダミートレンチ部３０は、延伸方向に延伸する直線形状を有してよく、ゲートトレンチ部４０と同様に、直線部分２９と先端部３１とを有していてもよい。
　ウェル領域１１の拡散深さは、ゲートトレンチ部４０およびダミートレンチ部３０の深さよりも深くてよい。ゲートトレンチ部４０およびダミートレンチ部３０のＹ軸方向の端部は、上面視においてウェル領域１１に設けられる。つまり、各トレンチ部のＹ軸方向の端部において、各トレンチ部の深さ方向の底部は、ウェル領域１１に覆われている。これにより、各トレンチ部の当該底部における電界集中を緩和できる。
　配列方向において各トレンチ部の間には、メサ部が設けられている。メサ部は、半導体基板１０の内部において、トレンチ部に挟まれた領域を指す。一例としてメサ部の上端は半導体基板１０の上面である。メサ部の下端の深さ位置は、トレンチ部の下端の深さ位置と同一である。本例のメサ部は、半導体基板１０の上面において、トレンチに沿って延伸方向（Ｙ軸方向）に延伸して設けられている。本例では、トランジスタ部７０にはメサ部６０が設けられ、ダイオード部８０にはメサ部６１が設けられている。本明細書において単にメサ部と称した場合、メサ部６０およびメサ部６１のそれぞれを指している。
　それぞれのメサ部には、ベース領域１４が設けられる。メサ部において半導体基板１０の上面に露出したベース領域１４のうち、活性側ゲート配線１３１に最も近く配置された領域をベース領域１４－ｅとする。図２においては、それぞれのメサ部の延伸方向における一方の端部に配置されたベース領域１４－ｅを示しているが、それぞれのメサ部の他方の端部にもベース領域１４－ｅが配置されている。それぞれのメサ部には、上面視においてベース領域１４－ｅに挟まれた領域に、第１導電型のエミッタ領域１２および第２導電型のコンタクト領域１５の少なくとも一方が設けられてよい。本例のエミッタ領域１２はＮ＋型であり、コンタクト領域１５はＰ＋型である。エミッタ領域１２およびコンタクト領域１５は、深さ方向において、ベース領域１４と半導体基板１０の上面との間に設けられてよい。
　トランジスタ部７０のメサ部６０は、半導体基板１０の上面に露出したエミッタ領域１２およびコンタクト領域１５を有する。エミッタ領域１２およびコンタクト領域１５のそれぞれは、半導体基板１０の上面において、メサ部６０を挟む２つのトレンチ部の両方と接している。つまり、エミッタ領域１２およびコンタクト領域１５のそれぞれは、半導体基板１０の上面において、Ｘ軸方向（配列方向）におけるメサ部６０の全幅に渡って設けられている。また、エミッタ領域１２およびコンタクト領域１５のそれぞれは、延伸方向（Ｙ軸方向）に沿って交互に配置されている。
　少なくとも一つのメサ部６０は、少なくとも一つの接続領域１９を有する。接続領域１９は、メサ部６０を挟む２つのトレンチ部のうち、少なくとも一つのトレンチ部がゲートトレンチ部４０であるメサ部６０に設けられている。接続領域１９は、ベース領域１４よりもドーピング濃度の高いＰ＋型の領域である。接続領域１９は、上面視においてエミッタ領域１２と重なって設けられている。ただし接続領域１９は、上面視においてゲートトレンチ部４０と離れて配置されている。
　また、接続領域１９は、メサ部６０における半導体基板１０の上面よりも下方に配置されている。接続領域１９と半導体基板１０の上面との間には、エミッタ領域１２が設けられている。
　接続領域１９は、Ｙ軸方向においてエミッタ領域１２を挟む２つのコンタクト領域１５を接続する。接続領域１９は、２つのコンタクト領域１５の組毎に設けられてよい。つまり、メサ部６０においてＹ軸方向において隣り合う２つのコンタクト領域１５の全てのセットが、接続領域１９により接続されてよい。図２においては、接続領域１９が設けられている範囲を破線で示している。接続領域１９を設けることで、後述するように、ターンオフ時における半導体装置１００のラッチアップを抑制できる。
　ダイオード部８０のメサ部６１には、エミッタ領域１２が設けられていない。メサ部６１の上面には、ベース領域１４およびコンタクト領域１５が設けられてよい。メサ部６１の上面においてベース領域１４－ｅに挟まれた領域には、それぞれのベース領域１４－ｅに接してコンタクト領域１５が設けられてよい。メサ部６１の上面においてコンタクト領域１５に挟まれた領域には、ベース領域１４が設けられてよい。ベース領域１４は、コンタクト領域１５に挟まれた領域全体に配置されてよい。また、メサ部６１には、接続領域１９が設けられていない。
　それぞれのメサ部を覆う層間絶縁膜には、コンタクトホールが設けられているが、図２では省略している。コンタクトホールは、ベース領域１４－ｅに挟まれた領域に配置されている。本例のコンタクトホールは、コンタクト領域１５、ベース領域１４およびエミッタ領域１２の各領域の上方に設けられる。コンタクトホールは、メサ部の配列方向（Ｘ軸方向）における中央に配置されてよい。
　ダイオード部８０において、半導体基板１０の下面と隣接する領域には、Ｎ＋型のカソード領域８２が設けられる。半導体基板１０の下面において、カソード領域８２が設けられていない領域には、Ｐ＋型のコレクタ領域２２が設けられてよい。図２においては、カソード領域８２およびコレクタ領域２２の境界を点線で示している。
　図３は、図２におけるｂ－ｂ断面の一例を示す図である。ｂ－ｂ断面は、エミッタ領域１２およびカソード領域８２を通過するＸＺ面である。本例の半導体装置１００は、当該断面において、半導体基板１０、層間絶縁膜３８、エミッタ電極５２およびコレクタ電極２４を有する。層間絶縁膜３８は、半導体基板１０の上面に設けられている。層間絶縁膜３８は、ホウ素またはリン等の不純物が添加されたシリケートガラス等の絶縁膜、熱酸化膜、および、その他の絶縁膜の少なくとも一層を含む膜である。層間絶縁膜３８には、図２において説明したコンタクトホール５４が設けられている。
　エミッタ電極５２は、層間絶縁膜３８の上方に設けられる。エミッタ電極５２は、層間絶縁膜３８のコンタクトホール５４を通って、半導体基板１０の上面２１と接触している。コレクタ電極２４は、半導体基板１０の下面２３に設けられる。エミッタ電極５２およびコレクタ電極２４は、アルミニウム等の金属材料で形成されている。本明細書において、エミッタ電極５２とコレクタ電極２４とを結ぶ方向（Ｚ軸方向）を深さ方向と称する。
　半導体基板１０は、Ｎ－型のドリフト領域１８を有する。ドリフト領域１８は、トランジスタ部７０およびダイオード部８０のそれぞれに設けられている。
　トランジスタ部７０のメサ部６０には、Ｎ＋型のエミッタ領域１２およびＰ－型のベース領域１４が、半導体基板１０の上面２１側から順番に設けられている。ベース領域１４の下方にはドリフト領域１８が設けられている。メサ部６０には、Ｎ＋型の蓄積領域が設けられてもよい。蓄積領域は、ベース領域１４とドリフト領域１８との間に配置される。ドリフト領域１８とベース領域１４との間に高濃度の蓄積領域を設けることで、キャリア注入促進効果（ＩＥ効果）を高めて、オン電圧を低減できる。
　エミッタ領域１２は半導体基板１０の上面２１に露出しており、且つ、ゲートトレンチ部４０と接して設けられている。エミッタ領域１２は、メサ部６０の両側のトレンチ部と接している。エミッタ領域１２は、ドリフト領域１８よりもドーピング濃度が高い。
　ベース領域１４は、エミッタ領域１２の下方に設けられている。本例のベース領域１４は、エミッタ領域１２と接して設けられている。ベース領域１４は、メサ部６０の両側のトレンチ部と接している。
　メサ部６０には、接続領域１９が設けられている。上述したように、接続領域１９は、上面視においてエミッタ領域１２と重なっている。つまり、接続領域１９は、エミッタ領域１２とＺ軸方向において重なっている。本例の接続領域１９は、エミッタ領域１２の下端１３と接している。エミッタ領域１２の下端１３は、エミッタ領域１２において最も下方に設けられた領域である。
　ダイオード部８０のメサ部６１には、半導体基板１０の上面２１に接して、Ｐ－型のベース領域１４が設けられている。ベース領域１４の下方には、ドリフト領域１８が設けられている。
　トランジスタ部７０およびダイオード部８０のそれぞれにおいて、ドリフト領域１８の下にはＮ＋型のバッファ領域２０が設けられてよい。バッファ領域２０のドーピング濃度は、ドリフト領域１８のドーピング濃度よりも高い。バッファ領域２０は、ドリフト領域１８よりもドナー濃度の高い複数のドナー濃度ピークを有してよい。バッファ領域２０は、ベース領域１４の下端から広がる空乏層が、Ｐ＋型のコレクタ領域２２およびＮ＋型のカソード領域８２に到達することを防ぐフィールドストップ層として機能してよい。
　トランジスタ部７０において、バッファ領域２０の下には、Ｐ＋型のコレクタ領域２２が設けられる。コレクタ領域２２のアクセプタ濃度は、ベース領域１４のアクセプタ濃度より高い。コレクタ領域２２は、ベース領域１４と同一のアクセプタを含んでよく、異なるアクセプタを含んでもよい。コレクタ領域２２のアクセプタは、例えばボロンである。
　ダイオード部８０において、バッファ領域２０の下には、Ｎ＋型のカソード領域８２が設けられる。カソード領域８２のドナー濃度は、ドリフト領域１８のドナー濃度より高い。カソード領域８２のドナーは、例えば水素またはリンである。なお、各領域のドナーおよびアクセプタとなる元素は、上述した例に限定されない。コレクタ領域２２およびカソード領域８２は、半導体基板１０の下面２３に露出しており、コレクタ電極２４と接続している。コレクタ電極２４は、半導体基板１０の下面２３全体と接触してよい。コレクタ電極２４は、アルミニウム等の金属材料で形成される。
　半導体基板１０の上面２１側には、１つ以上のゲートトレンチ部４０、および、１つ以上のダミートレンチ部３０が設けられる。各トレンチ部は、半導体基板１０の上面２１から、ベース領域１４を貫通して、ドリフト領域１８に到達している。エミッタ領域１２およびコンタクト領域１５の少なくとも一方が設けられている領域においては、各トレンチ部はこれらのドーピング領域も貫通して、ドリフト領域１８に到達している。トレンチ部が領域を貫通するとは、領域を形成してからトレンチ部を形成する順序で製造したものに限定されない。トレンチ部を形成した後に、トレンチ部の間にドーピング領域を形成したものも、トレンチ部がドーピング領域を貫通しているものに含まれる。
　上述したように、トランジスタ部７０には、ゲートトレンチ部４０およびダミートレンチ部３０が設けられている。ダイオード部８０には、ダミートレンチ部３０が設けられ、ゲートトレンチ部４０が設けられていない。本例においてダイオード部８０とトランジスタ部７０のＸ軸方向における境界は、カソード領域８２とコレクタ領域２２の境界である。
　ゲートトレンチ部４０は、半導体基板１０の上面２１に設けられたゲートトレンチ、ゲート絶縁膜４２およびゲート導電部４４を有する。ゲート絶縁膜４２は、ゲートトレンチの内壁を覆って設けられる。ゲート絶縁膜４２は、ゲートトレンチの内壁の半導体を酸化または窒化して形成してよい。ゲート導電部４４は、ゲートトレンチの内部においてゲート絶縁膜４２よりも内側に設けられる。つまりゲート絶縁膜４２は、ゲート導電部４４と半導体基板１０とを絶縁する。ゲート導電部４４は、ポリシリコン等の導電材料で形成される。
　ゲート導電部４４は、深さ方向において、ベース領域１４よりも長く設けられてよい。当該断面におけるゲートトレンチ部４０は、半導体基板１０の上面２１において層間絶縁膜３８により覆われる。ゲート導電部４４は、ゲート配線に電気的に接続されている。ゲート導電部４４に所定のゲート電圧が印加されると、ベース領域１４のうちゲートトレンチ部４０に接する界面の表層に電子の反転層によるチャネルが形成される。
　接続領域１９は、ゲートトレンチ部４０から離れて配置されている。これにより、接続領域１９を設けたことによる、トランジスタ部７０の閾値電圧の変動を抑制できる。Ｘ軸方向における接続領域１９とベース領域１４との境界は、トレンチ部から接続領域１９に向かう方向において、ドーピング濃度が上昇し始める位置であってよい。
　接続領域１９におけるＰ型ドーパントと、ベース領域１４におけるＰ型ドーパントは、同一元素のドーパントであってよい。つまり、接続領域１９とベース領域１４は、同一元素のドーパントを注入することで形成されてよい。なお、各領域に複数種類のＰ型ドーパントが含まれている場合、各領域において最も高濃度のＰ型ドーパントを、当該領域におけるＰ型ドーパントとする。
　他の例では、接続領域１９のＰ型ドーパントと、ベース領域１４のＰ型ドーパントは、異なっていてもよい。これにより、接続領域１９の形状を制御しやすくなる。
　接続領域１９におけるＰ型ドーパントは、ベース領域１４におけるＰ型ドーパントよりも、半導体基板１０における拡散係数が小さいドーパントであってよい。つまり、接続領域１９におけるＰ型ドーパントは、ベース領域１４におけるＰ型ドーパントよりも、半導体基板１０において拡散しにくいドーパントであってよい。これにより、接続領域１９に注入したＰ型ドーパントがゲートトレンチ部４０まで拡散することを抑制でき、閾値電圧の変動を抑制できる。
　ダミートレンチ部３０は、当該断面において、ゲートトレンチ部４０と同一の構造を有してよい。ダミートレンチ部３０は、半導体基板１０の上面２１に設けられたダミートレンチ、ダミー絶縁膜３２およびダミー導電部３４を有する。ダミー導電部３４は、エミッタ電極５２に電気的に接続してよい。ダミー絶縁膜３２は、ダミートレンチの内壁を覆って設けられる。ダミー導電部３４は、ダミートレンチの内部に設けられ、且つ、ダミー絶縁膜３２よりも内側に設けられる。ダミー絶縁膜３２は、ダミー導電部３４と半導体基板１０とを絶縁する。ダミー導電部３４は、ゲート導電部４４と同一の材料で形成されてよい。例えばダミー導電部３４は、ポリシリコン等の導電材料で形成される。ダミー導電部３４は、深さ方向においてゲート導電部４４と同一の長さを有してよい。
　図４は、メサ部６０の一例を示す斜視断面図である。図４においては、メサ部６０において接続領域１９を通過するＹＺ断面およびＸＺ断面を示している。上述したように、接続領域１９は、延伸方向（Ｙ軸方向）においてエミッタ領域１２を挟む２つのコンタクト領域１５を接続する。また、接続領域１９は、ゲートトレンチ部４０とは離れて配置されている。
　図５は、図４に示した高さ位置ｃにおけるメサ部６０のＸＹ断面の一例を示す図である。当該断面は、接続領域１９を通過する。接続領域１９は、Ｙ軸方向においてコンタクト領域１５に挟まれている。また、本例の接続領域１９は、Ｘ軸方向においてベース領域１４に挟まれている。
　図５に示すメサ部６０は、２つのゲートトレンチ部４０に挟まれている。この場合、接続領域１９は、Ｘ軸方向において、２つのゲートトレンチ部４０の間の中央に配置されることが好ましい。つまり、接続領域１９と一方のゲートトレンチ部４０との距離と、接続領域１９ともう一方のゲートトレンチ部４０との距離が同一であることが好ましい。これにより、２つのゲートトレンチ部４０のそれぞれに対して、接続領域１９を離間させやすくなる。他の例では、一方のトレンチ部がダミートレンチ部３０であってもよい。ゲートトレンチ部４０と接続領域１９のＸ軸方向の距離は、１μｍ以上であってよく、２μｍ以上であってよく、３μｍ以上であってもよい。
　図６は、図５のｄ－ｄ線における断面の一例を示す図である。当該断面は、メサ部６０において接続領域１９を通過するＹＺ面である。本例の接続領域１９は、エミッタ領域１２の下端１３と接している。
　半導体装置１００のトランジスタ部７０をターンオフさせると、ドリフト領域１８等に存在していた正孔がエミッタ電極５２に引き抜かれる。高濃度のＰ型のコンタクト領域１５を設けることで、正孔の移動経路における抵抗を小さくして、ラッチアップを抑制できる。
　さらに接続領域１９を設けることで、エミッタ領域１２を挟む２つのコンタクト領域１５を、高濃度のＰ型領域で接続できる。このため、何らかの要因で、ターンオフ時に２つのコンタクト領域１５間を正孔が移動する場合であっても、正孔の移動経路における抵抗を小さくして、ラッチアップを抑制できる。
　図７は、比較例におけるｄ－ｄ断面を示す図である。本例においては、層間絶縁膜３８のパターニング時に層間絶縁膜３８が残存して、一つのコンタクト領域１５－１が層間絶縁膜３８に覆われている。この場合、コンタクト領域１５－１の下方の領域に存在していた正孔の少なくとも一部は、ターンオフ時にコンタクト領域１５－１に移動する。しかし、コンタクト領域１５－１は層間絶縁膜３８に覆われているので、コンタクト領域１５－１の正孔はエミッタ電極５２に移動できずに、隣り合うコンタクト領域１５－２に移動する。
　比較例においては、接続領域１９が設けられていない。このため、コンタクト領域１５－１からコンタクト領域１５－２に移動する正孔は、低濃度のベース領域１４を通過する。図７においては、正孔の移動経路を、破線の矢印で模式的に示している。この場合、正孔の移動経路における抵抗が高くなり、当該経路における電圧が上昇する。これにより、寄生ｎｐｎトランジスタがターンオンして、ラッチアップ破壊が引き起こされる場合がある。
　これに対して図１から図６において説明した例では、隣り合う２つのコンタクト領域１５が高濃度の接続領域１９で接続されている。このため、隣り合う２つのコンタクト領域１５間を、接続領域１９を通って正孔が移動でき、正孔の移動経路を低抵抗化できる。従って、ラッチアップを抑制できる。
　図８Ａおよび図８Ｂは、接続領域１９の他の配置例を示す図である。図８Ａは、ｄ－ｄ断面の他の例を示す図である。図８Ｂは、ＸＺ面におけるエミッタ領域１２と接続領域１９の配置例を示す図である。本例では、接続領域１９が配置された深さ位置が、図１から図６の例と相違する。他の構造は、図１から図６において説明したいずれかの例と同一である。
　接続領域１９は、少なくとも一部が、エミッタ領域１２の内部に配置されてよい。つまり、接続領域１９の少なくとも一部の領域が、Ｘ軸方向においてエミッタ領域１２に挟まれている。本例の接続領域１９は、全体が、エミッタ領域１２の内部に配置されている。例えば、接続領域１９の全体が、エミッタ領域１２の下端１３よりも上方に配置される。ただし、接続領域１９は、半導体基板１０の上面２１には接していない。
　図９Ａおよび図９Ｂは、接続領域１９の他の配置例を示す図である。図９Ａは、ｄ－ｄ断面の他の例を示す図である。図９Ｂは、ＸＺ面におけるエミッタ領域１２と接続領域１９の配置例を示す図である。本例では、接続領域１９が配置された深さ位置が、図１から図６の例と相違する。他の構造は、図１から図６において説明したいずれかの例と同一である。本例の接続領域１９は、一部の領域がエミッタ領域１２の内部に配置され、一部の領域がエミッタ領域１２の下端１３よりも下方に配置されている。
　図１０Ａおよび図１０Ｂは、接続領域１９の他の配置例を示す図である。図１０Ａは、ｄ－ｄ断面の他の例を示す図である。図１０Ｂは、ＸＺ面におけるエミッタ領域１２と接続領域１９の配置例を示す図である。本例では、接続領域１９が配置された深さ位置が、図１から図６の例と相違する。他の構造は、図１から図６において説明したいずれかの例と同一である。本例の接続領域１９は、エミッタ領域１２の下端１３よりも下方に配置されている。つまり接続領域１９は、エミッタ領域１２と離れて配置されている。接続領域１９およびエミッタ領域１２の間には、ベース領域１４が設けられてよい。
　図１１は、コンタクト領域１５および接続領域１９の深さ方向におけるドーピング濃度分布例を示す図である。本例のドーピング濃度分布は、図６に示すｅ－ｅ線およびｆ－ｆ線におけるドーピング濃度分布に対応する。図１１では、コンタクト領域１５のドーピング濃度分布を実線で示し、接続領域１９のドーピング濃度分布を破線で示している。コンタクト領域１５のドーピング濃度分布は濃度ピーク１１５を有し、接続領域１９のドーピング濃度分布は濃度ピーク１１９を有する。
　コンタクト領域１５のドーピング濃度をＰ１とし、接続領域１９のドーピング濃度をＰ２とする。各領域の最大ドーピング濃度を、各領域のドーピング濃度としてよい。接続領域１９のドーピング濃度Ｐ２は、コンタクト領域１５のドーピング濃度Ｐ１よりも高くてよい。この場合、コンタクト領域１５間の正孔の移動経路を更に低抵抗化して、ラッチアップを抑制できる。
　また、コンタクト領域１５のドーピング濃度Ｐ１を高くしすぎると、コンタクト領域１５のドーパントがＹ軸方向に拡散して、エミッタ領域１２が短くなる場合がある。本例によれば、エミッタ領域１２の長さを確保しつつ、ラッチアップを抑制しやすくなる。
　接続領域１９のドーピング濃度Ｐ２は、１×１０１８／ｃｍ３以上、１×１０２１／ｃｍ３以下であってよい。コンタクト領域１５のドーピング濃度Ｐ１は、ドーピング濃度Ｐ２の１０％以下であってよい。他の例では、ドーピング濃度Ｐ１は、ドーピング濃度Ｐ２と同一であってよく、ドーピング濃度Ｐ２より大きくてもよい。
　また、コンタクト領域１５の濃度ピーク１１５の半値全幅をＷ１とし、接続領域１９の濃度ピーク１１９の半値全幅をＷ２とする。半値全幅Ｗ２は、半値全幅Ｗ１より小さくてよい。濃度ピークの半値全幅は、ドーパントを注入した後の熱処理温度、熱処理時間、または、ドーパントの種類等で調整できる。半値全幅Ｗ２は、半値全幅Ｗ１の５０％以下であってよい。本例によれば、接続領域１９に注入したＰ型ドーパントの拡散距離が小さいので、接続領域１９とゲートトレンチ部４０との距離を確保しやすくなる。
　また、各濃度ピークの頂点の位置を、濃度ピークの位置とする。濃度ピーク１１５は、濃度ピーク１１９よりも半導体基板１０の上面２１側に配置されてよい。濃度ピーク１１５と濃度ピーク１１９は、同一の深さ位置に配置されてよく、濃度ピーク１１９が濃度ピーク１１５よりも上面２１側に配置されてもよい。
　図１２は、図４に示した高さ位置ｃにおけるメサ部６０のＸＹ断面の他の例を示す図である。本例のメサ部６０は、接続領域１９のＸ軸方向における位置が、図４の例と相違する。また、本例のメサ部６０は、ゲートトレンチ部４０とダミートレンチ部３０に挟まれている。他の構造は、図４の例と同一である。
　本例の接続領域１９は、２つのトレンチ部の間において、ダミートレンチ部３０よりに配置されている。つまり、接続領域１９とゲートトレンチ部４０のＸ軸方向における距離は、接続領域１９とダミートレンチ部３０のＸ軸方向における距離よりも大きい。接続領域１９は、ダミートレンチ部３０と接していてもよい。これにより、接続領域１９とゲートトレンチ部４０との距離を大きくできる。このため、接続領域１９を設けたことによる、トランジスタ部７０の閾値電圧への影響を小さくできる。
　図１３は、半導体装置１００の製造方法における一部の工程を示す図である。まず、第１段階Ｓ１３０１において、ドリフト領域１８を有する半導体基板１０に、ベース領域１４、各トレンチ部、各メサ部、エミッタ領域１２およびコンタクト領域１５を形成する。各領域は、半導体基板１０にドーパントを注入して熱処理することで形成できる。各トレンチ部は、半導体基板１０の上面２１を選択的にエッチングすることでトレンチを形成し、トレンチ内に絶縁膜および導電部を設けることで形成できる。第１段階Ｓ１３０１においては、層間絶縁膜３８およびコンタクトホール５４を形成してもよい。
　次に第２段階Ｓ１３０２において、接続領域１９を形成する。接続領域１９は、メサ部６０の上面２１から、Ｐ型のドーパントを選択的に注入して熱処理することで形成できる。
　図１４は、第２段階Ｓ１３０２において、Ｐ型のドーパントを注入する注入領域１４０の一例を示す図である。図１４において注入領域１４０を、斜線のハッチングで示している。注入領域１４０以外の領域は、レジスト等によりマスクされる。本例では、コンタクト領域１５の全体をマスクし、また、エミッタ領域１２の一部をマスクしている。また、各トレンチ部もマスクされる。つまり、注入領域１４０は、図１から図１３において説明した接続領域１９と、上面視において同一範囲の領域である。
　本例によれば、コンタクト領域１５をマスクして、高濃度のＰ型ドーパントを注入領域１４０に注入する。このため、接続領域１９を形成することによる、コンタクト領域１５のドーピング濃度分布の変動を抑制できる。従って半導体装置１００の特性変動を抑制できる。
　図１５は、注入領域１４０の他の例を示す図である。本例では、接続領域１９を形成すべき領域と、コンタクト領域１５が形成された領域の少なくとも一部の領域とに、Ｐ型のドーパントを注入する。より具体的には、コンタクト領域１５のうち、接続領域１９をＹ軸方向に延長した場合に重なる領域にも、Ｐ型のドーパントを注入する。注入領域１４０は、コンタクト領域１５をＹ軸方向に横断してよく、コンタクト領域１５内でＹ軸方向に終端していてもよい。本例によれば、接続領域１９とコンタクト領域１５とを確実に接続できる。また、注入領域１４０がコンタクト領域１５を横断している場合には、Ｙ軸方向において離散的にマスクを配置しなくてよいので、製造が容易になる。
　以上、本発明を実施の形態を用いて説明したが、本発明の技術的範囲は上記実施の形態に記載の範囲には限定されない。上記実施の形態に、多様な変更または改良を加えることが可能であることが当業者に明らかである。その様な変更または改良を加えた形態も本発明の技術的範囲に含まれ得ることが、請求の範囲の記載から明らかである。
　請求の範囲、明細書、および図面中において示した装置、システム、プログラム、および方法における動作、手順、ステップ、および段階等の各処理の実行順序は、特段「より前に」、「先立って」等と明示しておらず、また、前の処理の出力を後の処理で用いるのでない限り、任意の順序で実現しうることに留意すべきである。請求の範囲、明細書、および図面中の動作フローに関して、便宜上「まず、」、「次に、」等を用いて説明したとしても、この順で実施することが必須であることを意味するものではない。
１０・・・半導体基板、１１・・・ウェル領域、１２・・・エミッタ領域、１３・・・下端、１４・・・ベース領域、１５・・・コンタクト領域、１８・・・ドリフト領域、１９・・・接続領域、２０・・・バッファ領域、２１・・・上面、２２・・・コレクタ領域、２３・・・下面、２４・・・コレクタ電極、２９・・・直線部分、３０・・・ダミートレンチ部、３１・・・先端部、３２・・・ダミー絶縁膜、３４・・・ダミー導電部、３８・・・層間絶縁膜、３９・・・直線部分、４０・・・ゲートトレンチ部、４１・・・先端部、４２・・・ゲート絶縁膜、４４・・・ゲート導電部、５２・・・エミッタ電極、５４・・・コンタクトホール、６０、６１・・・メサ部、７０・・・トランジスタ部、８０・・・ダイオード部、８１・・・延長領域、８２・・・カソード領域、９０・・・エッジ終端構造部、１００・・・半導体装置、１０２・・・端辺、１１２・・・ゲートパッド、１１５・・・濃度ピーク、１１９・・・濃度ピーク、１３０・・・外周ゲート配線、１３１・・・活性側ゲート配線、１４０・・・注入領域、１６０・・・活性部

Claims (13)

  1. 　半導体基板を備える半導体装置であって、
    　前記半導体基板は、
    　第１導電型のドリフト領域と、
    　前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、
    　前記半導体基板の上面において予め定められた延伸方向に延伸して設けられ、前記半導体基板の上面から前記ドリフト領域まで設けられた２つのトレンチ部と、
    　前記２つのトレンチ部の間に設けられたメサ部と
    　を有し、
    　前記２つのトレンチ部の少なくとも一方はゲートトレンチ部であり、
    　前記メサ部は、
    　前記メサ部の上面に露出して設けられ、前記２つのトレンチ部の両方と接して設けられた、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、
    　前記延伸方向において、前記エミッタ領域と交互に前記メサ部の上面に露出して設けられ、前記２つのトレンチ部の両方と接して設けられた第２導電型のコンタクト領域と、
    　上面視において前記エミッタ領域と重なって設けられ、前記ゲートトレンチ部と離れて配置され、前記メサ部の上面よりも下方に配置され、前記延伸方向において前記エミッタ領域を挟む２つの前記コンタクト領域を接続する、前記ベース領域よりもドーピング濃度の高い第２導電型の接続領域と
    　を有する半導体装置。
  2. 　前記接続領域は、前記エミッタ領域の下端と接している
    　請求項１に記載の半導体装置。
  3. 　前記接続領域の少なくとも一部は、前記エミッタ領域の内部に配置されている
    　請求項１に記載の半導体装置。
  4. 　前記接続領域は、前記エミッタ領域の下端よりも下方に配置されている
    　請求項１に記載の半導体装置。
  5. 　前記接続領域のドーピング濃度は、前記コンタクト領域のドーピング濃度よりも高い
    　請求項１から４のいずれか一項に記載の半導体装置。
  6. 　前記接続領域は、前記コンタクト領域の第２導電型のドーパントとは異なる第２導電型のドーパントを含む
    　請求項１から５のいずれか一項に記載の半導体装置。
  7. 　前記接続領域の前記ドーパントは、前記コンタクト領域の前記ドーパントよりも、前記半導体基板における拡散係数が高い
    　請求項６に記載の半導体装置。
  8. 　前記２つのトレンチ部は、両方とも前記ゲートトレンチ部であり、
    　前記接続領域は、前記２つのトレンチ部の間の中央に配置されている
    　請求項１から７のいずれか一項に記載の半導体装置。
  9. 　前記２つのトレンチ部の一方は前記ゲートトレンチ部、他方はダミートレンチ部であり、
    　前記接続領域は、前記２つのトレンチ部の間において、前記ダミートレンチ部よりに配置されている
    　請求項１から７のいずれか一項に記載の半導体装置。
  10. 　前記コンタクト領域および前記接続領域のそれぞれは、前記半導体基板の深さ方向においてドーピング濃度の濃度ピークを有し、
    　前記コンタクト領域の前記濃度ピークは、前記接続領域の前記濃度ピークよりも前記半導体基板の上面側に配置されている
    　請求項１から９のいずれか一項に記載の半導体装置。
  11. 　半導体装置の製造方法であって、
    　第１導電型のドリフト領域を有する半導体基板に、前記ドリフト領域と前記半導体基板の上面との間に設けられた第２導電型のベース領域と、前記半導体基板の上面において予め定められた延伸方向に延伸して設けられ、前記半導体基板の上面から前記ドリフト領域まで設けられた２つのトレンチ部と、前記２つのトレンチ部の間に設けられたメサ部と、前記メサ部の上面に露出し、前記２つのトレンチ部の両方と接し、前記ドリフト領域よりもドーピング濃度の高い第１導電型のエミッタ領域と、前記延伸方向において、前記エミッタ領域と交互に前記メサ部の上面に露出し、前記２つのトレンチ部の両方と接する第２導電型のコンタクト領域と、を形成する第１段階と、
    　上面視において前記エミッタ領域と重なり、前記メサ部の上面よりも下方に配置され、前記延伸方向において前記エミッタ領域を挟む２つの前記コンタクト領域を接続する、前記ベース領域よりもドーピング濃度の高い第２導電型の接続領域を形成する第２段階と
    　を備え、
    　前記２つのトレンチ部の少なくとも一方はゲートトレンチ部であり、
    　前記第２段階において、前記ゲートトレンチ部と離れた前記接続領域を形成する
    　製造方法。
  12. 　前記第２段階において、前記コンタクト領域が形成された領域をマスクして、前記半導体基板に第２導電型のドーパントを注入することで、前記接続領域を形成する
    　請求項１１に記載の製造方法。
  13. 　前記第２段階において、前記接続領域を形成すべき領域と、前記コンタクト領域が形成された領域の少なくとも一部の領域とに第２導電型のドーパントを注入することで、前記接続領域を形成する
    　請求項１１に記載の製造方法。
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