WO2021111772A1 - 比較回路、半導体装置 - Google Patents

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Fuji Electric Co Ltd
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Definitions

  • the present invention relates to a comparison circuit and a semiconductor device.
  • a comparison circuit using a Schmitt trigger circuit having a hysteresis characteristic is generally used (for example, Patent Document 1).
  • the hysteresis characteristic is determined by the threshold voltage of the MOS transistor of the Schmitt trigger circuit, and it is difficult to change the hysteresis characteristic.
  • the present invention has been made in view of the above-mentioned conventional problems, and an object of the present invention is to provide a comparison circuit in which the hysteresis characteristics can be changed.
  • the comparison circuit of the present invention when the input voltage exceeds the first threshold voltage, the output voltage of the first logic level is output, and the input voltage becomes the first threshold.
  • a comparison circuit that outputs the output voltage of the second logic level when the voltage falls below the second threshold voltage lower than the value voltage, and the input voltage is the first voltage and the second voltage lower than the first voltage.
  • the first voltage exceeds the third threshold voltage
  • the output voltage of the first logic level is output, and the second voltage becomes the third threshold.
  • a logic circuit that outputs the output voltage of the second logic level when the voltage falls below the fourth threshold voltage lower than the value voltage is provided.
  • the aspect of the semiconductor device of the present invention is a power supply circuit that generates a low power supply voltage lower than the power supply voltage from the power supply voltage, and a switching element of the upper arm and a switching element of the lower arm that operates at the low power supply voltage.
  • a semiconductor device including a detection circuit for detecting a control signal for driving the device and a drive circuit for driving the switching element of the upper arm and the switching element of the lower arm based on the detection result of the detection circuit. When the voltage level of the control signal exceeds the first threshold voltage, the detection circuit outputs the detection result of the first logic level, and the voltage level of the control signal is the first threshold.
  • a comparison circuit for outputting the detection result of the second logic level is provided, and the comparison circuit sets the voltage level of the control signal to the first voltage and the first voltage.
  • a conversion circuit that converts to a second voltage lower than the first voltage, and when the first voltage exceeds the third threshold voltage, the detection result of the first logic level is output, and the second voltage becomes the second voltage.
  • a logic circuit that outputs the detection result of the second logic level when the voltage falls below the fourth threshold voltage, which is lower than the third threshold voltage, is provided.
  • FIG. 10 It is a figure which shows an example of the structure of a power module 10. It is a figure which shows an example of the structure of HVIC20. It is a figure which shows the structure of the comparison circuit 21a which is one Embodiment of the comparison circuit 21. It is a figure which shows an example of the structure of the logic circuit 50. It is a figure explaining the operation of the logic circuit 50. It is a figure which shows the change of the threshold value when the comparison circuit 21a is used. It is a figure which shows an example of the structure of the comparison circuit 21b. It is a figure which shows an example of the structure of the comparison circuit 21c.
  • FIG. 1 is a diagram showing an example of a configuration of a power module 10 according to an embodiment of the present invention.
  • the power module 10 is a semiconductor device that includes a power semiconductor for power conversion and a drive circuit, and drives, for example, a load 11.
  • the power module 10 includes a capacitor 14, an HVIC 20, a bridge circuit 30, and terminals PWR, D, P, S, N, and COM for generating a bootstrap voltage Vb.
  • a power supply voltage VCS is applied to the terminal PWR, and a control signal IN from an MCU (not shown) is input to the terminal D.
  • a load 11 is connected between the terminal S and the terminal N.
  • a power supply voltage Vdc is applied to the terminal P, and a capacitor 12 for stabilizing the power supply voltage Vdc is connected between the terminal P and the terminal N.
  • the HVIC 20 receives the control signal IN from the MCU (not shown), outputs the drive signals HO and LO to the bridge circuit 30, and drives the bridge circuit 30.
  • the bridge circuit 30 drives the load 11 (for example, an inductor) based on the drive signals HO and LO from the HVIC 20.
  • the bridge circuit 30 includes the NMOS transistors 31 and 32.
  • the NMOS transistors 31 and 32 correspond to "switching elements".
  • FIG. 2 is a diagram showing an example of the configuration of the HVIC 20.
  • the HVIC (High Voltage Integrated Circuit) 20 includes a comparison circuit 21, an inverter 22, a filter circuit 23, a pulse generation circuit 24, a high side drive circuit 25, a power supply circuit 26, a low side drive circuit 27, terminals PVCC, DS, VB, H, Includes VS, L, G.
  • the comparison circuit 21 is an input detection circuit that detects the input control signal IN and inverts the control signal IN and outputs the control signal IN.
  • the control signal IN changes, for example, in the range of 0 to 15V in the present embodiment. Therefore, the comparison circuit 21 is composed of a high withstand voltage element.
  • the control signal IN is a rectangular wave that changes between 0 and 15 V, and in the case of a high level (hereinafter referred to as “H” level), the NMOS transistor 31 of the upper arm is turned on and the low level (hereinafter referred to as “H” level) is turned on. In the case of “L” level), the NMOS transistor 32 of the lower arm is turned on.
  • the inverter 22 inverts the output of the comparison circuit 21 and outputs it to the filter circuit 23.
  • the filter circuit 23 includes, for example, a low-pass filter (not shown) and outputs a signal S from which noise of the signal output from the inverter 22 is removed.
  • the pulse generation circuit 24 generates a set signal set at the rising edge of the signal S and a reset signal reset at the falling edge.
  • the high-side drive circuit 25 outputs a drive signal HO for driving the NMOS transistor 31 of the upper arm via the terminal H based on the set signal set and the reset signal reset from the pulse generation circuit 24.
  • the power supply circuit 26 is, for example, a step-down regulator, steps down the power supply voltage VCS (for example, 15V) from the terminal PVCC to generate a low power supply voltage VDD (for example, 5V), and the comparison circuit 21 and the inverter 22. , The filter circuit 23 and the pulse generation circuit 24.
  • VCS power supply voltage
  • VDD low power supply voltage
  • the low-side drive circuit 27 outputs a drive signal LO for driving the NMOS transistor 32 of the lower arm based on the signal S from the filter circuit 23 via the terminal L.
  • FIG. 3 is a diagram showing a configuration of a comparison circuit 21a, which is an embodiment of the comparison circuit 21.
  • the comparison circuit 21a when the voltage level of the control signal IN changes from a low voltage level (for example, 0V) to a high voltage level (for example, VDD) and exceeds the high threshold voltage VtH, the logic level of the output voltage Vout is changed to ". Change from "H” level to "L” level. Further, in the comparison circuit 21a, when the voltage level of the control signal IN changes from a high voltage level to a low voltage level and falls below the low threshold voltage VtL, the logic level of the output voltage Vout is changed from the “L” level to “H”. Change to a level.
  • the comparison circuit 21a includes a voltage conversion circuit 40a and a logic circuit 50.
  • the voltage conversion circuit 40a converts the voltage generated at the node N1 to which the control signal IN is input into a voltage VNG and a voltage VPG lower than the voltage VNG.
  • the voltage generated at the node N1 will be referred to as an input voltage Vin.
  • the voltage conversion circuit 40a includes resistors 41 to 44.
  • the resistors 41 to 44 are connected in series between the node to which the low power supply voltage VDD is applied and the ground.
  • the voltage conversion circuit 40a When the input voltage Vin is applied to the node N1, the voltage conversion circuit 40a generates a voltage VNG at the connection point between the resistor 41 and the resistor 42, and the voltage VPG at the connection point between the resistor 43 and the resistor 44. To generate.
  • the voltage VNG is applied to the gate electrodes of the NMOS transistors 51 and 52, which are the inputs of the logic circuit 50, and the voltage VPG is applied to the gate electrodes of the MPa transistors 54, 55 of the logic circuit 50, which are the inputs of the logic circuit 50. Will be done.
  • the voltage VNG and the voltage VPG are calculated as follows, where the resistance values of the resistors 41 to 44 are R1, R2, R3, and R4.
  • the logic circuit 50 is a Schmitt trigger circuit that changes the logic level of the output voltage Vout with a hysteresis characteristic according to the change of the voltage levels of the voltages VNG and VPG.
  • the logic circuit 50 is configured to include the NMOS transistors 51 to 53 and the MPa transistors 54 to 56.
  • the NMOS transistors 51, 52 and the MIMO transistors 54, 55 are placed between the power supply node to which the low power supply voltage VDD is applied in series in the order of the MIMO transistors 55, 54 and the NMOS transistors 52, 51 from the power supply side and the ground. Connected to. Further, the voltage VNG is applied to the gate electrodes of the NMOS transistors 51 and 52, which are the inputs of the logic circuit 50, and the voltage VPG is applied to the gate electrodes of the PRIVATE transistors 54 and 55.
  • the output voltage Vout output from the connection point between the NMOS transistor 52 and the epitaxial transistor 54 is applied to the gate electrode, and the low power supply voltage VDD is applied to the drain terminal.
  • the source electrode is connected to the connection point.
  • the output voltage Vout is applied to the gate electrode, the drain terminal is grounded, and the source electrode is connected to the connection points of the epitaxial transistors 54 and 55.
  • the maximum value of the voltage of the control signal IN has a voltage higher than the power supply voltage of the logic circuit 50. Therefore, the NMOS transistors 51 to 53 and the NMOS transistors 54 to 56 are composed of high withstand voltage MOS transistors.
  • the resistance values R1 to R4 turn off any pair of the MPa transistors 54 and 55 or the NMOS transistors 51 and 52 when the input voltage Vin is not applied to the node N1. It has a resistance value.
  • the resistors 41 to 44 correspond to the "first resistor”, “second resistor”, “third resistor”, and “fourth resistor”, respectively.
  • the voltage VNG corresponds to the "first voltage” and the voltage VPG corresponds to the "second voltage”.
  • the NMOS transistors 51 and 52 correspond to “two NMOS transistors”
  • the MIMO transistors 54 and 55 correspond to “two MIMO transistors”. Further, the logic level of the output voltage Vout corresponds to the "detection result”.
  • the logic circuit 50 operates at a low power supply voltage VDD (for example, 5V) lower than the maximum value of the input voltage Vin (for example, 15V).
  • VDD low power supply voltage
  • Vin maximum value of the input voltage Vin
  • FIG. 5 is a diagram illustrating the operation of the logic circuit 50. The operation of the NMOS transistors 51 to 53 and the MIMO transistors 54 to 56 of the logic circuit 50 will be described with reference to FIG.
  • the straight line shown by the dotted line shows the relationship between the input voltage Vin_org input to the logic circuit 50 and the applied voltage applied to the gate electrodes of the NMOS transistors 51 and 52 and the MPa transistors 54 and 55.
  • the input voltage Vin_org changes from X1 to X3
  • the input voltage Vin_org is 0V.
  • the NMOS transistors 51 and 52 are turned off, and the NMOS transistors 53 are turned on.
  • the epitaxial transistors 54 and 55 are turned on, and the epitaxial transistors 56 are turned off. Therefore, the output voltage Vout is the power supply voltage VDD.
  • the NMOS transistor 51 is turned on, the NMOS transistor 52 is turned off, and the NMOS transistor 53 is turned on.
  • the epitaxial transistors 54 and 55 are turned off, and the epitaxial transistors 56 are turned off. Then, the output voltage Vout remains the power supply voltage VDD because the parasitic capacitance of the node to which the output voltage Vout is applied is still charged.
  • the output voltage Vout changes from the power supply voltage VDD to 0V. Therefore, the voltage value of the input voltage Vin_org at this time becomes a high threshold voltage VtH_org.
  • the input voltage Vin_org becomes the high threshold voltage VtH_org of the logic circuit 50
  • the applied voltage applied to the gate electrodes of the NMOS transistors 51 and 52 becomes the voltage level indicated by the point A1 (that is, VtH_org).
  • the output voltage Vout changes from the “H” level to the “L” level via the point A1.
  • the input voltage Vin_org is higher than the power supply voltage VDD (for example, 15V).
  • VDD for example, 15V.
  • the NMOS transistors 51 and 52 are turned on, and the NMOS transistors 53 are turned off.
  • the epitaxial transistors 54 and 55 are turned off, and the epitaxial transistors 56 are turned on. Therefore, the output voltage Vout remains 0V.
  • the input voltage Vin_org becomes a voltage higher than the power supply voltage VDD (for example, 15V).
  • VDD for example, 15V
  • the epitaxial transistors 54 and 55 are turned off, and the epitaxial transistors 56 are turned on.
  • the NMOS transistors 51 and 52 are turned on, and the NMOS transistors 53 are turned off. Therefore, the output voltage Vout becomes 0V.
  • the epitaxial transistor 54 is turned off, the epitaxial transistor 55 is turned on, and the epitaxial transistor 56 is turned on.
  • the NMOS transistors 51 and 52 are turned off, and the NMOS transistors 53 are turned off. Then, the output voltage Vout remains 0V because the parasitic capacitance of the node to which the output voltage Vout is applied remains discharged.
  • the output voltage Vout changes from 0V to the power supply voltage VDD. Therefore, the voltage value of the input voltage Vin_org at this time is a low threshold voltage VtL_org.
  • the input voltage Vin_org becomes the low threshold voltage VtL_org of the logic circuit 50
  • the applied voltage applied to the gate electrodes of the epitaxial transistors 54 and 55 becomes the voltage level indicated by the point B1 (that is, VtL_org). At this time, the output voltage Vout changes from the “L” level to the “H” level via the point B1.
  • the input voltage Vin_org becomes 0V.
  • the epitaxial transistors 54 and 55 are turned on, and the epitaxial transistors 56 are turned off.
  • the NMOS transistors 51 and 52 are turned off, and the NMOS transistor 53 is turned on. Therefore, the output voltage Vout remains the power supply voltage VDD.
  • the logic circuit 50 when the voltage level of the input voltage Vin_org changes from a low voltage level (for example, 0V) to a high voltage level (for example, VDD) and exceeds the high threshold voltage VtH_org, the logic level of the output voltage Vout Is changed from the "H" level to the "L” level (Case X). Further, in the logic circuit 50, when the voltage level of the input voltage Vin_org changes from a high voltage level to a low voltage level and falls below the low threshold voltage VtL_org, the logic level of the output voltage Vout is changed from the “L” level to “H”. Change to level (Case Y).
  • the logic circuit 50 has a hysteresis characteristic realized by a high threshold voltage VtH_org and a low threshold voltage VtL_org.
  • the high threshold voltage VtH_org is determined based on the condition that both the NMOS transistors 51 and 52 are turned on.
  • the low threshold voltage VtL_org is determined based on the condition that both the epitaxial transistors 54 and 55 are turned on.
  • the high threshold voltage VtH_org is determined based on the respective threshold voltages vtn of the NMOS transistors 51 and 52. Further, the low threshold voltage VtL_org is determined based on the respective threshold voltage vtp of the epitaxial transistors 54 and 55.
  • the threshold voltages of the epitaxial transistors 54 and 55 are common vtp, but the threshold voltages of the epitaxial transistors 54 and 55 may be different. The same applies to the threshold voltage vtn of the NMOS transistors 51 and 52.
  • the circuits including the NMOS transistors 51 to 53 will be described. Assuming that the gate-source voltages of the NMOS transistors 51, 52, and 53 are VGS51, VGS52, and VGS53, they are represented as follows. Here, the voltage at the connection point between the NMOS transistor 51 and the NMOS transistor 52 is defined as the voltage Vx.
  • VGS51 Vin_org ... (3)
  • VGS52 Vin_org-Vx ...
  • VGS53 Vout-Vx ... (5)
  • the NMOS transistor 51 When the input voltage Vin approaches the threshold voltage vtn of the NMOS transistor 51, the NMOS transistor 51 is turned on. Then, the drain current flowing through the NMOS transistor 53 and the drain current flowing through the NMOS transistor 51 become equal.
  • ⁇ 1 and ⁇ 3 are coefficients determined by the physical structures of the NMOS transistors 51 and 53, respectively.
  • ⁇ ⁇ Cox W / L
  • ⁇ mobility
  • Cox the capacitance of the unit area of the gate oxide film
  • W the gate width
  • L the gate length.
  • equation (6) When equation (6) is modified to obtain the voltage Vx, it becomes as follows.
  • Vx VDD + ( ⁇ ( ⁇ 1 / ⁇ 3) -1) ⁇ vtn- ⁇ ( ⁇ 1 / ⁇ 3) ⁇ Vin_org ... (7)
  • VtH_org the high threshold voltage
  • the NMOS transistor 52 is turned on. Since the NMOS transistors 51 and 52 are turned on, the output voltage Vout becomes 0V. Assuming that the input voltage Vin_org at this time is VtH_org, the following equation (8) is established.
  • VtH_org- VDD- ( ⁇ ( ⁇ 3 / ⁇ 1) -1) x vtn + ⁇ ( ⁇ 3 / ⁇ 1) x VtH_org vtn ... (8)
  • the threshold voltage vtp is a negative value.
  • the gate-source voltages of the epitaxial transistors 54, 55, and 56 are VGS54, VGS55, and VGS56, they are represented as follows.
  • the voltage at the connection point between the polyclonal transistor 54 and the epitaxial transistor 55 is defined as the voltage Vy.
  • the epitaxial transistor 55 When the input voltage Vin_org approaches VDD + vtp, the epitaxial transistor 55 is turned on. Then, the drain current flowing through the epitaxial transistor 56 and the drain current flowing through the epitaxial transistor 55 become equal to each other.
  • ⁇ 5 and ⁇ 6 are coefficients determined by the physical structures of the epitaxial transistors 55 and 56, respectively.
  • ⁇ ⁇ Cox W / L
  • ⁇ mobility
  • Cox the capacitance of the unit area of the gate oxide film
  • W the gate width
  • L the gate length.
  • Vy ⁇ ( ⁇ 5 / ⁇ 6) ⁇ VDD + ( ⁇ ( ⁇ 5 / ⁇ 6) -1) ⁇ vtp- ⁇ ( ⁇ 5 / ⁇ 6) ⁇ Vin_org ... (14)
  • Vin_org becomes a lower voltage
  • the PRIVATE transistor 54 is turned on. Since the epitaxial transistors 54 and 55 are turned on, the output voltage Vout becomes VDD. Assuming that the input voltage Vin_org at this time is VtL_org, the following equation (15) is established.
  • VtL_org- ⁇ ( ⁇ 5 / ⁇ 6) x VDD- ( ⁇ ( ⁇ 5 / ⁇ 6) -1) x vtp + ⁇ ( ⁇ 5 / ⁇ 6) x VtL_org vtp ...
  • the high threshold voltage VtH_org is the voltage corresponding to the respective threshold voltage vttn of the NMOS transistors 51 and 52
  • the low threshold voltage VtL_org is the threshold of the epitaxial transistors 54 and 55, respectively. It is a voltage corresponding to the voltage vtp.
  • VtH ((R1 + R2) / R1) x VtH_org- (R2 / R1) x VDD ... (18)
  • VtL_org (R4 / (R3 + R4)) ⁇ VtL ... (19)
  • the low threshold voltage VtL obtained from the equation (19) is as follows.
  • VtL ((R3 + R4) / R4) ⁇ VtL_org ... (20) From the above, the high threshold voltage VtH and the low threshold voltage VtL of the comparison circuit 21a can be set to different values from the high threshold voltage VtH_org and the low threshold voltage VtL_org of the logic circuit 50. Then, if the comparison circuit 21a is used, the high threshold voltage VtH and the low threshold voltage VtL of the comparison circuit 21a can be changed by changing the resistance values R1 to R4 of the resistors 41 to 44. Therefore, the hysteresis characteristic of the logic circuit 50 can be changed.
  • the voltage VPG becomes higher than the low threshold voltage VtL_org so that the resistance values R3 and R4 of the resistors 43 and 44 are higher. Is designed.
  • the voltage VNG becomes the resistance values R1 to R4 of the resistors 41 to 44 so as to be less than the high threshold voltage VtH_org. Is designed.
  • the NMOS transistors 51 to 53 and the MPa transistors 54 to 56 operate as described in the description of the operation of the logic circuit 50.
  • the “L” level may correspond to the "first logic level”
  • the “H” level may correspond to the “second logic level”
  • the "H” level corresponds to the "first logic level”.
  • the "L” level corresponds to the "level” and corresponds to the "second logical level”.
  • FIG. 6 is a diagram showing a change in the threshold value when the comparison circuit 21a is used.
  • the straight line shown by the dotted line shows the relationship between the input voltage Vin_org input to the logic circuit 50 of FIG. 4 and the applied voltage applied to the gate electrodes of the NMOS transistors 51 and 52 and the MIMO transistors 54 and 55. ing.
  • the straight line indicated by the alternate long and short dash line is a straight line indicating the change in voltage VNG with respect to the input voltage Vin input to the comparison circuit 21a. That is, the straight line indicated by the alternate long and short dash line is a straight line indicating the change in the applied voltage applied to the gate electrodes of the NMOS transistors 51 and 52 with respect to the input voltage Vin.
  • the straight line shown by the alternate long and short dash line is a straight line showing the change of the voltage VPG with respect to the input voltage Vin input to the comparison circuit 21a. That is, the straight line indicated by the alternate long and short dash line is a straight line indicating the change in the applied voltage applied to the gate electrodes of the MPa transistors 54 and 55 with respect to the input voltage Vin.
  • the input voltage Vin changes from a low voltage (for example, 0V) to a high voltage (for example, VDD), and the voltage VNG is the same voltage level as the voltage level indicated by the point A1, the voltage level indicated by the point A2 (for example, VDD). That is, when VtH_org), the logical level of the output voltage Vout changes from the “H” level to the “L” level as shown by the solid line passing through the point A2. Therefore, when the voltage level of the voltage VNG reaches the point A2, the input voltage Vin becomes the high threshold voltage VtH of the comparison circuit 21a.
  • the comparison circuit 21a applies the voltages VNG and VPG generated by the voltage conversion circuit 40a to the NMOS transistors 51 and 52 and the MPa transistors 54 and 55.
  • the comparison circuit 21a has a high threshold voltage VtH_org and a low threshold voltage VtL_org determined by the threshold value of the MOS transistor, and the comparison circuit 21a has a high threshold voltage VtH and a low threshold voltage VtL. Can be changed to. Therefore, the comparison circuit 21a can change the hysteresis characteristic of the logic circuit 50.
  • the value of the high threshold voltage VtH_org depends on the voltage corresponding to the respective threshold voltage vttn of the NMOS transistors 51 and 52.
  • the value of the low threshold voltage VtL_org depends on the voltage corresponding to the respective threshold voltage vtp of the epitaxial transistors 54 and 55.
  • a low threshold voltage can be used, in which case the hysteresis characteristics can be changed.
  • the conventional logic circuit 50 of FIG. 4 is used as the logic circuit 50. It is necessary to use a plurality of differential amplifiers for a hysteresis analyzer that can change the hysteresis width and the threshold value from "H" level to "L” level and from “L” level to “H” level.
  • the differential amplifier has a large area, and it is necessary to keep the bias current flowing when operating the differential amplifier, which increases the power consumption.
  • the output of the logic circuit 50 is stable at a high level, the NMOS transistors 51 and 52 are off, so that no through current flows through the logic circuit 50.
  • FIG. 7 is a diagram showing an example of the configuration of the comparison circuit 21b.
  • the voltage conversion circuit 40b of the comparison circuit 21b is a voltage conversion circuit 40a of the comparison circuit 21a with a resistor 45 added between the node to which the input voltage is applied and the ground.
  • FIG. 8 is a diagram showing an example of the configuration of the comparison circuit 21c.
  • the voltage conversion circuit may be realized with a configuration different from that of the voltage conversion circuits 40a and 40b.
  • the input voltage Vin is applied to the gate electrode and the source follower circuit 61a for outputting the voltage VNGb from the source electrode, and the input voltage Vin is applied to the gate electrode and the voltage VPGb is applied from the source electrode. It is composed of a source follower circuit 61b that outputs the above.
  • the source follower circuit 61a includes a constant current source 62a and a epitaxial transistor 63a. Further, the source follower circuit 61b includes a constant current source 62b and an NMOS transistor 63b.
  • the source follower circuit 61a corresponds to the "first source follower circuit”
  • the source follower circuit 62b corresponds to the "second source follower circuit”.
  • the voltage VNGb which is the output of the source follower circuit 61a, is basically a voltage in which the input voltage Vin is shifted by the gate-source voltage of the epitaxial transistor 63a.
  • the voltage VPGb which is the output of the source follower circuit 61b, is in the form of outputting a voltage shifted by the gate-source voltage of the NMOS transistor 63b.
  • the input voltage Vin that exceeds the output amplitude after deducting the voltage drop used in the constant current source or transistor is cut and output, so the amplitude of the voltage VNGb or voltage VPGb is a low power supply.
  • the voltage is less than the potential difference between VDD and ground voltage.
  • the voltage conversion circuit 40c Since the voltage conversion circuit 40c receives the input voltage Vin, a high withstand voltage element is required. However, since the amplitude of the voltage VNG that receives the output of the source follower circuit that operates at the low power supply voltage VDD and the voltage VPG is less than the potential difference between the ground voltage and the low power supply voltage VDD, a high withstand voltage element is used in the comparison circuit 21a. Even if it is not, the destruction of the element can be prevented more reliably. Therefore, in this modification, the voltage conversion circuit 40c uses a high withstand voltage element, and the logic circuit 50 that operates with a potential difference between the low power supply voltage VDD and the ground voltage uses a low withstand voltage element.
  • the power module 10 of the present embodiment has been described above.
  • the hysteresis characteristic is determined by the threshold voltages of the NMOS transistors 51 and 52 and the epitaxial transistors 54 and 55, and it is difficult to change the hysteresis characteristic.
  • the input voltage Vin is converted into a voltage VNG and a voltage VPG, and the input voltage is applied to the gate electrodes of the NMOS transistors 51 and 52 and the gate electrodes of the epitaxial transistors 54 and 55, respectively.
  • the hysteresis characteristics seen from Vin can be changed.
  • the input voltage Vin is higher than the power supply voltage VDD of the logic circuit 50, and high withstand voltage MOS transistors are used for the NMOS transistors 51 to 53 and the MIMO transistors 54 to 56.
  • the logic circuit 50 if the logic circuit 50 is used, the hysteresis characteristic determined by the threshold value of the high withstand voltage MOS transistor can be changed by adjusting the resistance values R1 to R4 of the resistors 41 to 44.
  • the logic circuit 50 when the NMOS transistor 32 is turned on by the low-side drive circuit 27, the voltage Vs of the terminal VS may become a negative voltage due to the influence of the inductor component of the load 11. Then, a current may flow from the ground to the voltage line to which the voltage Vs of the terminal VS is applied, and the potential of the terminal G (for example, ground) may fluctuate. As a result, the low power supply voltage VDD may fluctuate.
  • the logic circuit 50 By configuring the logic circuit 50 with two PRIVATE transistors and two NMOS transistors, it is affected by the fluctuation of the bias current that occurs when the low power supply voltage VDD fluctuates when a comparator is used as the Schmitt trigger circuit. Absent. Therefore, the logic circuit 50 operates as a highly accurate Schmitt trigger circuit.
  • the resistance values R1 to R4 of the resistors 41 to 44 are determined so that either the pair of the two PIXTA transistors 54, 55 or the pair of the NMOS transistors 51, 52 of the logic circuit 50 is turned off. As a result, even if the input voltage Vin is not applied to the node N1, the through current can be prevented from flowing through the logic circuit 50.
  • the voltage conversion circuit 40b is realized by two source follower circuits. Thereby, as in the case of the logic circuit 50, the hysteresis characteristic seen from the input voltage Vin can be changed.
  • the node N1 when the resistor 45 is connected between the node N1 and the ground, the node N1 can be pulled down when the input voltage Vin is not applied to the node N1, and the resistance values R1 of the resistors 41 to 44 can be pulled down.
  • ⁇ R4 can be designed freely to some extent.

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Abstract

比較回路は、入力電圧が、第１しきい値電圧を上回ると、第１論理レベルの出力電圧を出力し、前記入力電圧が、前記第１しきい値電圧より低い第２しきい値電圧を下回ると、第２論理レベルの前記出力電圧を出力する、比較回路であって、前記入力電圧を、第１電圧と、前記第１電圧より低い第２電圧と、に変換する変換回路と、前記第１電圧が、第３しきい値電圧を上回ると、前記第１論理レベルの前記出力電圧を出力し、前記第２電圧が、前記第３しきい値電圧より低い第４しきい値電圧を下回ると、前記第２論理レベルの前記出力電圧を出力する論理回路と、を備える。

Description

比較回路、半導体装置
　本発明は、比較回路及び半導体装置に関する。
　論理信号を検出する回路として、一般にヒステリシス特性を有するシュミットトリガ回路を用いた比較回路が用いられる（例えば、特許文献１）。
　また、以下に示す差動の比較器を用いたヒステリシス比較器があり、これらはヒステリシス特性を調整可能にされている（特許文献２、特許文献３）
特開平６－５３７８３号公報 特開平２００２-３０００１１号公報 特開平１０－２０９８２３号公報
　ところで、例えば、比較回路として、特許文献１のようなシュミットトリガ回路を用いる場合、ヒステリシス特性は、シュミットトリガ回路のＭＯＳトランジスタのしきい値電圧によって決められ、ヒステリシス特性を変化させることは難しかった。
　また、特許文献２や３のようなヒステリシス比較器は差動の比較器を用いる必要があるために、比較動作時は常にバイアス電流が流れ続け、消費電力が大きい。さらに比較器自体の面積も大きくなるという欠点があった。
　本発明は、上記のような従来の問題に鑑みてなされたものであって、その目的は、ヒステリシス特性を変化可能な比較回路を提供することにある。
　前述した課題を解決する本発明の比較回路の態様は、入力電圧が、第１しきい値電圧を上回ると、第１論理レベルの出力電圧を出力し、前記入力電圧が、前記第１しきい値電圧より低い第２しきい値電圧を下回ると、第２論理レベルの前記出力電圧を出力する、比較回路であって、前記入力電圧を、第１電圧と、前記第１電圧より低い第２電圧と、に変換する変換回路と、前記第１電圧が、第３しきい値電圧を上回ると、前記第１論理レベルの前記出力電圧を出力し、前記第２電圧が、前記第３しきい値電圧より低い第４しきい値電圧を下回ると、前記第２論理レベルの前記出力電圧を出力する論理回路と、を備える。
　また、本発明の半導体装置の態様は、電源電圧から、前記電源電圧より低い低電源電圧を生成する電源回路と、前記低電源電圧で動作し、上側アームのスイッチング素子及び下側アームのスイッチング素子を駆動するための制御信号を検出する検出回路と、前記検出回路の検出結果に基づいて、前記上側アームのスイッチング素子及び前記下側アームのスイッチング素子を駆動する駆動回路と、を備えた半導体装置であって、前記検出回路は、前記制御信号の電圧レベルが第１しきい値電圧を上回ると、第１論理レベルの前記検出結果を出力し、前記制御信号の電圧レベルが前記第１しきい値電圧より低い第２しきい値電圧を下回ると、第２論理レベルの前記検出結果を出力する比較回路を備え、前記比較回路は、前記制御信号の電圧レベルを、第１電圧と、前記第１電圧より低い第２電圧と、に変換する変換回路と、前記第１電圧が第３しきい値電圧を上回ると、前記第１論理レベルの前記検出結果を出力し、前記第２電圧が前記第３しきい値電圧より低い第４しきい値電圧を下回ると、前記第２論理レベルの前記検出結果を出力する論理回路と、を備える。
　本発明によれば、ヒステリシス特性を変化可能な比較回路を提供することができる。
パワーモジュール１０の構成の一例を示す図である。 ＨＶＩＣ２０の構成の一例を示す図である。 比較回路２１の一実施形態である比較回路２１ａの構成を示す図である。 論理回路５０の構成の一例を示す図である。 論理回路５０の動作を説明する図である。 比較回路２１ａを用いた場合のしきい値の変化を示す図である。 比較回路２１ｂの構成の一例を示す図である。 比較回路２１ｃの構成の一例を示す図である。
　関連出願の相互参照
　この出願は、２０１９年１２月３日に出願された日本特許出願、特願２０１９－２１８９７４に基づく優先権を主張し、その内容を援用する。
　本明細書及び添付図面の記載により、少なくとも以下の事項が明らかとなる。
＝＝＝＝＝本実施形態＝＝＝＝＝
＜パワーモジュール１０＞
　図１は、本発明の一実施形態であるパワーモジュール１０の構成の一例を示す図である。パワーモジュール１０は、電力変換用のパワー半導体及び駆動回路を含み、例えば負荷１１を駆動する半導体装置である。パワーモジュール１０は、ブートストラップ電圧Ｖｂを生成するためのコンデンサ１４、ＨＶＩＣ２０、ブリッジ回路３０、端子ＰＷＲ，Ｄ，Ｐ，Ｓ，Ｎ，ＣＯＭを含む。
　端子ＰＷＲには、電源電圧ＶＣＣが印可され、端子Ｄには、ＭＣＵ（不図示）からの制御信号ＩＮが入力される。端子Ｓと、端子Ｎと、の間には、負荷１１が接続される。端子Ｐには、電源電圧Ｖｄｃが印可され、端子Ｐと、端子Ｎと、の間には、電源電圧Ｖｄｃを安定化させるためのコンデンサ１２が接続される。
　ＨＶＩＣ２０は、ＭＣＵ（不図示）からの制御信号ＩＮを受けて、ブリッジ回路３０に駆動信号ＨＯ，ＬＯを出力し、ブリッジ回路３０を駆動する。
　ブリッジ回路３０は、ＨＶＩＣ２０からの駆動信号ＨＯ，ＬＯに基づいて負荷１１（例えば、インダクタ）を駆動する。ブリッジ回路３０は、ＮＭＯＳトランジスタ３１，３２を含んで構成される。なお、ＮＭＯＳトランジスタ３１，３２は、「スイッチング素子」に相当する。
＜ＨＶＩＣ２０＞
　図２は、ＨＶＩＣ２０の構成の一例を示す図である。ＨＶＩＣ（High Voltage Integrated Circuit）２０は、比較回路２１、インバータ２２、フィルタ回路２３、パルス生成回路２４、ハイサイド駆動回路２５、電源回路２６、ローサイド駆動回路２７、端子ＰＶＣＣ，ＤＳ，ＶＢ，Ｈ，ＶＳ，Ｌ，Ｇを含む。
　比較回路２１は、入力される制御信号ＩＮを検出するとともに制御信号ＩＮを反転して出力する入力検出回路である。なお、制御信号ＩＮは、例えば、本実施形態では、０～１５Ｖの範囲で変化する。このため、比較回路２１は、高耐圧素子で構成される。また、制御信号ＩＮは、０～１５Ｖの間で変化する矩形波であり、ハイレベル（以下、“Ｈ”レベルとする）の場合、上側アームのＮＭＯＳトランジスタ３１がオンされ、ローレベル（以下、“Ｌ”レベルとする）の場合、下側アームのＮＭＯＳトランジスタ３２がオンされる。
　インバータ２２は、比較回路２１の出力を反転させ、フィルタ回路２３に出力する。
　フィルタ回路２３は、例えば、ローパスフィルタ（不図示）を含み、インバータ２２から出力された信号のノイズを除去した信号Ｓを出力する。
　パルス生成回路２４は、信号Ｓの、立ち上がりエッジにおいて、セット信号ｓｅｔを生成し、立下りエッジにおいてリセット信号ｒｅｓｅｔを生成する。
　ハイサイド駆動回路２５は、パルス生成回路２４からのセット信号ｓｅｔ及びリセット信号ｒｅｓｅｔに基づいて、上側アームのＮＭＯＳトランジスタ３１を駆動するための駆動信号ＨＯを、端子Ｈを介して出力する。
　電源回路２６は、例えば、降圧型レギュレータであり、端子ＰＶＣＣからの電源電圧ＶＣＣ（例えば、１５Ｖ）を降圧して低電源電圧ＶＤＤ（例えば、５Ｖ）を生成し、比較回路２１と、インバータ２２と、フィルタ回路２３と、パルス生成回路２４と、に供給する。
　ローサイド駆動回路２７は、フィルタ回路２３からの信号Ｓに基づいて下側アームのＮＭＯＳトランジスタ３２を駆動するための駆動信号ＬＯを、端子Ｌを介して出力する。
＜比較回路２１＞
＝＝本実施形態の比較回路２１ａ＝＝
　図３は、比較回路２１の一実施形態である比較回路２１ａの構成を示す図である。
　比較回路２１ａは、制御信号ＩＮの電圧レベルが低い電圧レベル（例えば、０Ｖ）から高い電圧レベル（例えば、ＶＤＤ）になり、高いしきい値電圧ＶｔＨを上回ると、出力電圧Ｖｏｕｔの論理レベルを“Ｈ”レベルから、“Ｌ”レベルへ変化させる。また、比較回路２１ａは、制御信号ＩＮの電圧レベルが高い電圧レベルから低い電圧レベルになり、低いしきい値電圧ＶｔＬを下回ると、出力電圧Ｖｏｕｔの論理レベルを“Ｌ”レベルから、“Ｈ”レベルへ変化させる。比較回路２１ａは、電圧変換回路４０ａと、論理回路５０と、を含んで構成される。
　電圧変換回路４０ａは、制御信号ＩＮが入力される、ノードＮ１に生じる電圧を、電圧ＶＮＧと、電圧ＶＮＧより低い電圧ＶＰＧと、に変換する。以下、ノードＮ１に生じる電圧を、入力電圧Ｖｉｎとする。
　電圧変換回路４０ａは、抵抗４１～４４を含んで構成される。抵抗４１～４４は、低電源電圧ＶＤＤが印可されるノードと、接地と、の間に直列に接続される。電圧変換回路４０ａは、入力電圧ＶｉｎがノードＮ１に印可されると、抵抗４１と、抵抗４２と、の接続点において電圧ＶＮＧを生成し、抵抗４３と、抵抗４４と、の接続点において電圧ＶＰＧを生成する。
　電圧ＶＮＧは、論理回路５０の入力である、ＮＭＯＳトランジスタ５１，５２のゲート電極に印可され、電圧ＶＰＧは、論理回路５０の入力である、論理回路５０のＰＭＯＳトランジスタ５４，５５のゲート電極に印可される。
　ここで、電圧ＶＮＧと、電圧ＶＰＧと、は、抵抗４１～４４の抵抗値を、Ｒ１，Ｒ２，Ｒ３，Ｒ４とすると、以下の通り計算される。
　ＶＮＧ＝（Ｒ１／（Ｒ１＋Ｒ２））×Ｖｉｎ＋（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤＤ・・・（１）
　ＶＰＧ＝（Ｒ４／（Ｒ３＋Ｒ４））×Ｖｉｎ・・・（２）
　論理回路５０は、電圧ＶＮＧ，ＶＰＧの電圧レベルの変化に応じて、出力電圧Ｖｏｕｔの論理レベルを、ヒステリシス特性を有して変化させるシュミットトリガ回路である。論理回路５０は、ＮＭＯＳトランジスタ５１～５３と、ＰＭＯＳトランジスタ５４～５６と、を含んで構成される。
　ＮＭＯＳトランジスタ５１，５２と、ＰＭＯＳトランジスタ５４，５５と、は、電源側からＰＭＯＳトランジスタ５５，５４、ＮＭＯＳトランジスタ５２，５１の順番で直列に低電源電圧ＶＤＤが印可される電源ノードと接地との間に接続される。また、論理回路５０の入力である、ＮＭＯＳトランジスタ５１，５２のゲート電極には、電圧ＶＮＧが印可され、ＰＭＯＳトランジスタ５４，５５のゲート電極には、電圧ＶＰＧが印可される。
　ＮＭＯＳトランジスタ５３は、ＮＭＯＳトランジスタ５２と、ＰＭＯＳトランジスタ５４と、の接続点から出力される出力電圧Ｖｏｕｔが、ゲート電極に印可され、低電源電圧ＶＤＤがドレイン端子に印可され、ＮＭＯＳトランジスタ５１，５２の接続点に、ソース電極が接続されている。
　ＰＭＯＳトランジスタ５６は、出力電圧Ｖｏｕｔが、ゲート電極に印可され、ドレイン端子が接地され、ＰＭＯＳトランジスタ５４，５５の接続点に、ソース電極が接続されている。
　なお、制御信号ＩＮの電圧の最大値は、論理回路５０の電源電圧よりも高い電圧を有している。そのため、ＮＭＯＳトランジスタ５１～５３と、ＰＭＯＳトランジスタ５４～５６と、は、高耐圧ＭＯＳトランジスタで構成される。
　また、本実施形態では、抵抗値Ｒ１～Ｒ４は、入力電圧ＶｉｎがノードＮ１に印可されない場合、ＰＭＯＳトランジスタ５４，５５の組またはＮＭＯＳトランジスタ５１，５２の組のうちの何れかの組をオフする抵抗値を有している。
　なお、抵抗４１～４４は、それぞれ「第１抵抗」、「第２抵抗」、「第３抵抗」、「第４抵抗」に相当する。電圧ＶＮＧは、「第１電圧」に相当し、電圧ＶＰＧは、「第２電圧」に相当する。ＮＭＯＳトランジスタ５１，５２は、「２つのＮＭＯＳトランジスタ」に相当し、ＰＭＯＳトランジスタ５４，５５は、「２つのＰＭＯＳトランジスタ」に相当する。また、出力電圧Ｖｏｕｔの論理レベルは、「検出結果」に相当する。
　なお、論理回路５０は、入力電圧Ｖｉｎの最大値（例えば、１５Ｖ）より低い低電源電圧ＶＤＤ（例えば、５Ｖ）で動作する。
＝＝論理回路５０の基本動作＝＝
　ここで、シュミットトリガ回路の基本的な動作を説明するために、論理回路５０の、２つのＮＭＯＳトランジスタ５１，５２と、２つのＰＭＯＳトランジスタ５４，５５と、のゲートが共通の図４に示す回路について説明する。なお、ここでは、論理回路５０の、２つのＮＭＯＳトランジスタ５１，５２と、２つのＰＭＯＳトランジスタ５４，５５と、のゲートに印可される電圧を、入力電圧Ｖｉｎ＿ｏｒｇとする。
＜＜論理回路５０の動作説明＞＞
　図５は、論理回路５０の動作を説明する図である。図５を用いて、論理回路５０のＮＭＯＳトランジスタ５１～５３及びＰＭＯＳトランジスタ５４～５６の動作を説明する。
　点線で示された直線は、論理回路５０に入力される入力電圧Ｖｉｎ＿ｏｒｇ及びＮＭＯＳトランジスタ５１，５２、ＰＭＯＳトランジスタ５４，５５のゲート電極に印可される印可電圧の関係を示している。
　まず、入力電圧Ｖｉｎ＿ｏｒｇが、Ｘ１からＸ３へ変化するケースＸの場合について説明する。Ｘ１において、入力電圧Ｖｉｎ＿ｏｒｇは、０Ｖである。この時、ＮＭＯＳトランジスタ５１，５２は、オフし、ＮＭＯＳトランジスタ５３は、オンする。一方、ＰＭＯＳトランジスタ５４，５５は、オンし、ＰＭＯＳトランジスタ５６は、オフする。そのため、出力電圧Ｖｏｕｔは、電源電圧ＶＤＤとなっている。
　入力電圧Ｖｉｎ＿ｏｒｇが、Ｘ１よりも高くなるＸ２において、ＮＭＯＳトランジスタ５１は、オンし、ＮＭＯＳトランジスタ５２は、オフし、ＮＭＯＳトランジスタ５３は、オンする。一方、ＰＭＯＳトランジスタ５４，５５は、オフし、ＰＭＯＳトランジスタ５６は、オフする。そして、出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔが印可されるノードの寄生キャパシタンスが充電されたままなので、電源電圧ＶＤＤのままである。
　入力電圧Ｖｉｎ＿ｏｒｇがＸ２での電圧よりも高くなると、ＮＭＯＳトランジスタ５１，５２は、オンし、ＮＭＯＳトランジスタ５３は、オフする。一方、ＰＭＯＳトランジスタ５４，５５は、オフし、ＰＭＯＳトランジスタ５６は、オンする。この時、出力電圧Ｖｏｕｔは、電源電圧ＶＤＤから０Ｖへ変化する。したがって、この時の、入力電圧Ｖｉｎ＿ｏｒｇの電圧値は、高いしきい値電圧ＶｔＨ＿ｏｒｇとなる。なお、入力電圧Ｖｉｎ＿ｏｒｇが論理回路５０の高いしきい値電圧ＶｔＨ＿ｏｒｇとなる時、ＮＭＯＳトランジスタ５１，５２のゲート電極に印可される印可電圧は、点Ａ１で示す電圧レベル（すなわち、ＶｔＨ＿ｏｒｇ）となる。この時、出力電圧Ｖｏｕｔは、点Ａ１を経由して、“Ｈ”レベルから“Ｌ”レベルへと変化する。
　Ｘ３において、入力電圧Ｖｉｎ＿ｏｒｇは、電源電圧ＶＤＤより高い電圧（例えば、１５Ｖ）となる。この時、ＮＭＯＳトランジスタ５１，５２は、オンし、ＮＭＯＳトランジスタ５３は、オフする。一方、ＰＭＯＳトランジスタ５４，５５は、オフし、ＰＭＯＳトランジスタ５６は、オンする。そのため、出力電圧Ｖｏｕｔは、０Ｖのままとなる。
　つぎに、入力電圧Ｖｉｎ＿ｏｒｇが、Ｙ１からＹ３へ変化するケースＹの場合について説明する。Ｙ１において、入力電圧Ｖｉｎ＿ｏｒｇが、電源電圧ＶＤＤより高い電圧（例えば、１５Ｖ）となる。この時、ＰＭＯＳトランジスタ５４，５５は、オフし、ＰＭＯＳトランジスタ５６は、オンする。一方、ＮＭＯＳトランジスタ５１，５２は、オンし、ＮＭＯＳトランジスタ５３は、オフする。そのため、出力電圧Ｖｏｕｔは、０Ｖとなる。
　入力電圧Ｖｉｎ＿ｏｒｇが、Ｙ１よりも低くなるＹ２において、ＰＭＯＳトランジスタ５４は、オフし、ＰＭＯＳトランジスタ５５は、オンし、ＰＭＯＳトランジスタ５６は、オンする。一方、ＮＭＯＳトランジスタ５１，５２は、オフし、ＮＭＯＳトランジスタ５３は、オフする。そして、出力電圧Ｖｏｕｔは、出力電圧Ｖｏｕｔが印可されるノードの寄生キャパシタンスが放電されたままなので、０Ｖのままである。
　入力電圧Ｖｉｎ＿ｏｒｇがＹ２での電圧よりも低くなると、ＰＭＯＳトランジスタ５４，５５は、オンし、ＰＭＯＳトランジスタ５６は、オフする。一方、ＮＭＯＳトランジスタ５１，５２は、オフし、ＮＭＯＳトランジスタ５３は、オンする。そのため、出力電圧Ｖｏｕｔは、０Ｖから電源電圧ＶＤＤへと変化する。したがって、この時の、入力電圧Ｖｉｎ＿ｏｒｇの電圧値は、低いしきい値電圧ＶｔＬ＿ｏｒｇとなる。なお、入力電圧Ｖｉｎ＿ｏｒｇが論理回路５０の低いしきい値電圧ＶｔＬ＿ｏｒｇになる時、ＰＭＯＳトランジスタ５４，５５のゲート電極に印可される印可電圧は、点Ｂ１で示す電圧レベル（すなわち、ＶｔＬ＿ｏｒｇ）となる。この時、出力電圧Ｖｏｕｔは、点Ｂ１を経由して、“Ｌ”レベルから“Ｈ”レベルへと変化する。
　Ｙ３において、入力電圧Ｖｉｎ＿ｏｒｇは、０Ｖとなる。この時、ＰＭＯＳトランジスタ５４，５５は、オンし、ＰＭＯＳトランジスタ５６は、オフする。一方、ＮＭＯＳトランジスタ５１，５２は、オフし、ＮＭＯＳトランジスタ５３は、オンする。そのため、出力電圧Ｖｏｕｔは、電源電圧ＶＤＤのままとなる。
　したがって、論理回路５０は、入力電圧Ｖｉｎ＿ｏｒｇの電圧レベルが低い電圧レベル（例えば、０Ｖ）から高い電圧レベル（例えば、ＶＤＤ）になり、高いしきい値電圧ＶｔＨ＿ｏｒｇを上回ると、出力電圧Ｖｏｕｔの論理レベルを“Ｈ”レベルから、“Ｌ”レベルへ変化させる（ケースＸ）。また、論理回路５０は、入力電圧Ｖｉｎ＿ｏｒｇの電圧レベルが高い電圧レベルから低い電圧レベルになり、低いしきい値電圧ＶｔＬ＿ｏｒｇを下回ると、出力電圧Ｖｏｕｔの論理レベルを“Ｌ”レベルから、“Ｈ”レベルへ変化させる（ケースＹ）。
＜＜論理回路５０のしきい値電圧の計算＞＞
　以上の通り、論理回路５０は、高いしきい値電圧ＶｔＨ＿ｏｒｇと，低いしきい値電圧ＶｔＬ＿ｏｒｇと、によって実現されるヒステリシス特性を有している。高いしきい値電圧ＶｔＨ＿ｏｒｇは、ＮＭＯＳトランジスタ５１，５２が共にオンする条件に基づいて決定される。また、低いしきい値電圧ＶｔＬ＿ｏｒｇは、ＰＭＯＳトランジスタ５４，５５が共にオンする条件に基づいて決定される。
　つまり、高いしきい値電圧ＶｔＨ＿ｏｒｇは、ＮＭＯＳトランジスタ５１，５２のそれぞれのしきい値電圧ｖｔｎに基づいて決定される。また、低いしきい値電圧ＶｔＬ＿ｏｒｇは、ＰＭＯＳトランジスタ５４，５５のそれぞれのしきい値電圧ｖｔｐに基づいて決定される。
　ここで、ＰＭＯＳトランジスタ５４，５５のそれぞれのしきい値電圧は共通のｖｔｐであるとしたが、ＰＭＯＳトランジスタ５４，５５のそれぞれのしきい値電圧が異なっても良い。ＮＭＯＳトランジスタ５１，５２のしきい値電圧ｖｔｎについても同様である。
　以下に、高いしきい値電圧ＶｔＨ＿ｏｒｇがしきい値電圧ｖｔｎによってどのように決定されるのかを説明する。同様に、低いしきい値電圧ＶｔＬ＿ｏｒｇがしきい値電圧ｖｔｐによってどのように決定されるかも説明する。
　まず、高いしきい値電圧ＶｔＨ＿ｏｒｇをしきい値電圧ｖｔｎで表すために、入力電圧Ｖｉｎが、低い電圧（例えば、０Ｖ）から高い電圧（例えば、ＶＤＤ）に変化する場合について説明する。
　図４の論理回路５０のうち、ＮＭＯＳトランジスタ５１～５３を含む回路を用いて説明する。ＮＭＯＳトランジスタ５１、５２、５３のゲート・ソース間電圧をＶＧＳ５１，ＶＧＳ５２，ＶＧＳ５３とすると、それぞれは以下のように表される。ここで、ＮＭＯＳトランジスタ５１と、ＮＭＯＳトランジスタ５２と、の接続点の電圧を電圧Ｖｘとする。
　ＶＧＳ５１＝Ｖｉｎ＿ｏｒｇ・・・（３）
　ＶＧＳ５２＝Ｖｉｎ＿ｏｒｇ－Ｖｘ・・・（４）
　ＶＧＳ５３＝Ｖｏｕｔ－Ｖｘ・・・（５）
　図５のＸ１において、入力電圧Ｖｉｎ＿ｏｒｇが０Ｖであるとき、ＮＭＯＳトランジスタ５１，５２はオフされ、ＮＭＯＳトランジスタ５３はオンされる。
　入力電圧Ｖｉｎが、ＮＭＯＳトランジスタ５１のしきい値電圧ｖｔｎに近づくと、ＮＭＯＳトランジスタ５１はオンされる。そして、ＮＭＯＳトランジスタ５３に流れるドレイン電流と、ＮＭＯＳトランジスタ５１に流れるドレイン電流と、が等しくなる。
　この場合、以下の式（６）が成立する。
　β３×（ＶＤＤ－Ｖｘ－ｖｔｎ）＾２／２＝β１×（Ｖｉｎ＿ｏｒｇ－ｖｔｎ）＾２／２・・・（６）
　ここで、β１及びβ３は、それぞれＮＭＯＳトランジスタ５１，５３の物理構造によって決定される係数である。例えば、β＝μＣｏｘＷ／Ｌであり、μは、移動度であり、Ｃｏｘは、ゲート酸化膜の単位面積のキャパシタンスであり、Ｗは、ゲート幅、Ｌは、ゲート長である。
　電圧Ｖｘを求めるために、式（６）を変形すると、以下の通りとなる。
　Ｖｘ＝ＶＤＤ＋（√（β１／β３）－１）×ｖｔｎ－√（β１／β３）×Ｖｉｎ＿ｏｒｇ・・・（７）
　入力電圧Ｖｉｎがより高い電圧となり、高いしきい値電圧ＶｔＨ＿ｏｒｇとなり、ＶＧＳ５２＝Ｖｉｎ＿ｏｒｇ－Ｖｘ＝ｖｔｎとなると、ＮＭＯＳトランジスタ５２は、オンされる。ＮＭＯＳトランジスタ５１，５２がオンされるので、出力電圧Ｖｏｕｔは０Ｖとなる。このときの入力電圧Ｖｉｎ＿ｏｒｇをＶｔＨ＿ｏｒｇとすると、以下の式（８）が成立する。
　ＶｔＨ＿ｏｒｇ－ＶＤＤ－（√（β３／β１）－１）×ｖｔｎ＋√（β３／β１）×ＶｔＨ＿ｏｒｇ＝ｖｔｎ・・・（８）
　式（８）からＶｔＨ＿ｏｒｇを求めると、以下の式（９）が成立する。
　ＶｔＨ＿ｏｒｇ＝（ＶＤＤ＋√（β１／β３）×ｖｔｎ）／（１＋√（β１／β３））＝（√（β３／β１）×ＶＤＤ＋ｖｔｎ）／（１＋√（β３／β１））・・・（９）
　なお、ＮＭＯＳトランジスタ５１，５２がオンされると、Ｖｘ＝Ｖｏｕｔ＝０となり、ＶＧＳ５３＝０となるので、ＮＭＯＳトランジスタ５３はオフされる。
　つぎに、低いしきい値電圧ＶｔＬ＿ｏｒｇをしきい値電圧ｖｔｐで表すために、入力信号Ｖｉｎ＿ｏｒｇが、高い電圧から低い電圧に変化する場合について説明する。ここで、しきい値電圧ｖｔｐは、負の値であるものとする。
　図４の論理回路５０のうち、ＰＭＯＳトランジスタ５４～５６を含む回路を用いて説明する。ＰＭＯＳトランジスタ５４，５５，５６のゲート・ソース間電圧をＶＧＳ５４，ＶＧＳ５５，ＶＧＳ５６とすると、それぞれは以下のように表される。ここで、ＰＭＯＳトランジスタ５４と、ＰＭＯＳトランジスタ５５と、の接続点の電圧を電圧Ｖｙとする。
　ＶＧＳ５４＝Ｖｉｎ＿ｏｒｇ－Ｖｙ・・・（１０）
　ＶＧＳ５５＝Ｖｉｎ＿ｏｒｇ－ＶＤＤ・・・（１１）
　ＶＧＳ５６＝Ｖｏｕｔ－Ｖｙ・・・（１２）
　入力電圧Ｖｉｎ＿ｏｒｇがＶＤＤであるとき、ＰＭＯＳトランジスタ５４，５５はオフされ、ＰＭＯＳトランジスタ５６はオンされる。この時、Ｖｏｕｔ＝０、Ｖｙ＝ｖｔｐである。
　入力電圧Ｖｉｎ＿ｏｒｇが、ＶＤＤ＋ｖｔｐに近づくと、ＰＭＯＳトランジスタ５５はオンされる。そして、ＰＭＯＳトランジスタ５６に流れるドレイン電流と、ＰＭＯＳトランジスタ５５に流れるドレイン電流と、が等しくなる。
　この場合、以下の式（１３）が成立する。
　β５×（Ｖｉｎ＿ｏｒｇ－ＶＤＤ‐ｖｔｐ）＾２／２＝β６×（―Ｖｙ－ｖｔｐ）＾２／２・・・（１３）
　ここで、β５及びβ６は、それぞれＰＭＯＳトランジスタ５５，５６の物理構造によって決定される係数である。例えば、β＝μＣｏｘＷ／Ｌであり、μは、移動度であり、Ｃｏｘは、ゲート酸化膜の単位面積のキャパシタンスであり、Ｗは、ゲート幅、Ｌは、ゲート長である。
　電圧Ｖｙを求めるために、式（１３）を変形すると、以下の通りとなる。
　Ｖｙ＝√（β５／β６）×ＶＤＤ＋（√（β５／β６）－１）×ｖｔｐ－√（β５／β６）×Ｖｉｎ＿ｏｒｇ・・・（１４）
　入力電圧Ｖｉｎ＿ｏｒｇがより低い電圧となり、ＶＧＳ５４＝Ｖｉｎ＿ｏｒｇ－Ｖｙ＝ｖｔｐとなると、ＰＭＯＳトランジスタ５４は、オンされる。ＰＭＯＳトランジスタ５４，５５がオンされるので、出力電圧ＶｏｕｔはＶＤＤとなる。このときの入力電圧Ｖｉｎ＿ｏｒｇをＶｔＬ＿ｏｒｇとすると、以下の式（１５）が成立する。
　ＶｔＬ＿ｏｒｇ－√（β５／β６）×ＶＤＤ－（√（β５／β６）－１）×ｖｔｐ＋√（β５／β６）×ＶｔＬ＿ｏｒｇ＝ｖｔｐ・・・（１５）
　式（１５）からＶｔＬ＿ｏｒｇを求めると、以下の式（１６）が成立する。
　ＶｔＬ＿ｏｒｇ＝（√（β５／β６）×ＶＤＤ＋√（β５／β６）×ｖｔｐ）／（１＋√（β５／β６））＝（ＶＤＤ＋ｖｔｐ）／（１＋√（β６／β５））・・・（１６）
　なお、ＰＭＯＳトランジスタ５４，５５がオンされると、Ｖｙ＝Ｖｏｕｔ＝ＶＤＤとなり、ＶＧＳ５６＝０となるので、ＰＭＯＳトランジスタ５６はオフされる。
　以上から、高いしきい値電圧ＶｔＨ＿ｏｒｇは、ＮＭＯＳトランジスタ５１，５２のそれぞれのしきい値電圧ｖｔｎに応じた電圧であり、低いしきい値電圧ＶｔＬ＿ｏｒｇは、ＰＭＯＳトランジスタ５４，５５のそれぞれのしきい値電圧ｖｔｐに応じた電圧である。
＜＜比較回路２１ａのしきい値電圧の計算＞＞
　比較回路２１ａでは、ＮＭＯＳトランジスタ５１，５２のゲート電極には、電圧ＶＮＧが印可され、ＰＭＯＳトランジスタ５４，５５のゲート電極には、電圧ＶＰＧが印可されている。
　したがって、電圧ＶＮＧが、低い電圧から高い電圧に変化する際に、高いしきい値電圧ＶｔＨ＿ｏｒｇを上回ると、出力電圧Ｖｏｕｔの論理レベルは、“Ｈ”レベルから“Ｌ”レベルに変化する。同様に、電圧ＶＰＧが、高い電圧から低い電圧に変化する際に、低いしきい値電圧ＶｔＬ＿ｏｒｇを下回ると、出力電圧Ｖｏｕｔの論理レベルは、“Ｌ”レベルから“Ｈ”レベルに変化する。
　そのため、論理回路５０の高いしきい値電圧ＶｔＨ＿ｏｒｇが論理回路５０に印加されるとき、比較回路２１ａの制御信号ＩＮの電圧レベルが入力電圧Ｖｉｎとしてしきい値電圧ＶｔＨとなる場合、式（１）から
　ＶｔＨ＿ｏｒｇ＝（Ｒ１／（Ｒ１＋Ｒ２））×ＶｔＨ＋（Ｒ２／（Ｒ１＋Ｒ２））×ＶＤＤ・・・（１７）
　式（１７）から高いしきい値電圧ＶｔＨを求めると、以下の通りとなる。
　ＶｔＨ＝（（Ｒ１＋Ｒ２）／Ｒ１）×ＶｔＨ＿ｏｒｇ－（Ｒ２／Ｒ１）×ＶＤＤ・・・（１８）
　同様に、論理回路５０の低いしきい値電圧ＶｔＬ＿ｏｒｇが論理回路５０に印加されるとき、比較回路２１ａの制御信号ＩＮの電圧レベルが入力電圧Ｖｉｎとしてしきい値電圧ＶｔＬとなる場合、式（２）から
　ＶｔＬ＿ｏｒｇ＝（Ｒ４／（Ｒ３＋Ｒ４））×ＶｔＬ・・・（１９）
　式（１９）から低いしきい値電圧ＶｔＬを求めると、以下の通りとなる。
　ＶｔＬ＝（（Ｒ３＋Ｒ４）／Ｒ４）×ＶｔＬ＿ｏｒｇ・・・（２０）
　以上から、比較回路２１ａの高いしきい値電圧ＶｔＨ及び低いしきい値電圧ＶｔＬは、論理回路５０の高いしきい値電圧ＶｔＨ＿ｏｒｇ及び低いしきい値電圧ＶｔＬ＿ｏｒｇと異なる値とすることができる。そして、比較回路２１ａを用いれば、抵抗４１～４４の抵抗値Ｒ１～Ｒ４を変更することで、比較回路２１ａの高いしきい値電圧ＶｔＨ及び低いしきい値電圧ＶｔＬを、変化させることができる。そのため、論理回路５０のヒステリシス特性を変化させることができる。
　また、入力電圧Ｖｉｎが、高くなり、比較回路２１ａの高いしきい値電圧ＶｔＨとなる時、電圧ＶＰＧは、低いしきい値電圧ＶｔＬ＿ｏｒｇより高くなるように、抵抗４３，４４の抵抗値Ｒ３，Ｒ４は、設計される。一方、入力電圧Ｖｉｎが、低くなり、比較回路２１ａの低いしきい値電圧ＶｔＬとなる時、電圧ＶＮＧは、高いしきい値電圧ＶｔＨ＿ｏｒｇ未満となるように、抵抗４１～４４の抵抗値Ｒ１～Ｒ４は、設計される。
　したがって、入力信号Ｖｉｎが変化しても、論理回路５０の動作の説明で、説明した通り、ＮＭＯＳトランジスタ５１～５３と、ＰＭＯＳトランジスタ５４～５６と、が動作する。
　なお、“Ｌ”レベルが、「第１論理レベル」に相当し、“Ｈ”レベルが、「第２論理レベル」に相当する場合があり、逆に、“Ｈ”レベルが、「第１論理レベル」に相当し、“Ｌ”レベルが、「第２論理レベル」に相当する場合もある。
＜＜比較回路２１ａ及び論理回路５０の入出力特性の比較＞＞
　図６は、比較回路２１ａを用いた場合のしきい値の変化を示す図である。図６において、点線で示された直線は、図４の論理回路５０に入力される入力電圧Ｖｉｎ＿ｏｒｇ及びＮＭＯＳトランジスタ５１，５２、ＰＭＯＳトランジスタ５４，５５のゲート電極に印可される印可電圧の関係を示している。
　また、一点鎖線で示された直線は、比較回路２１ａに入力される入力電圧Ｖｉｎに対する、電圧ＶＮＧの変化を示す直線である。すなわち、一点鎖線で示された直線は、入力電圧Ｖｉｎに対する、ＮＭＯＳトランジスタ５１，５２のゲート電極に印可される印可電圧の変化を示す直線である。
　そして、二点鎖線で示された直線は、比較回路２１ａに入力される入力電圧Ｖｉｎに対する、電圧ＶＰＧの変化を示す直線である。すなわち、二点鎖線で示された直線は、入力電圧Ｖｉｎに対する、ＰＭＯＳトランジスタ５４，５５のゲート電極に印可される印可電圧の変化を示す直線である。ただし、電圧ＶＮＧ，ＶＰＧの直線は、抵抗４１～４４の抵抗値Ｒ１～Ｒ４の関係が、Ｒ２：Ｒ１＝Ｒ３：Ｒ４＝１：２である場合の一例である。
　以下に、比較回路２１ａの場合の入力電圧Ｖｉｎ、比較回路２１ａの高いしきい値電圧ＶｔＨ及び低いしきい値電圧ＶｔＬの関係を説明する。
　まず、入力電圧Ｖｉｎが、低い電圧（例えば、０Ｖ）から高い電圧（例えば、ＶＤＤ）へ変化し、電圧ＶＮＧが、点Ａ１で示す電圧レベルと同じ電圧レベルである、点Ａ２で示す電圧レベル（すなわち、ＶｔＨ＿ｏｒｇ）となると、出力電圧Ｖｏｕｔの論理レベルは、点Ａ２を通る実線で示す通り、“Ｈ”レベルから“Ｌ”レベルへと変化する。したがって、電圧ＶＮＧの電圧レベルが、点Ａ２となる時、入力電圧Ｖｉｎは、比較回路２１ａの高いしきい値電圧ＶｔＨとなる。
　つぎに、入力電圧Ｖｉｎが、高い電圧から低い電圧へ変化し、電圧ＶＰＧが、点Ｂ１で示す電圧レベルと同じ電圧レベルである、点Ｂ２で示す電圧レベル（すなわち、ＶｔＬ＿ｏｒｇ）となると、出力電圧Ｖｏｕｔの論理レベルは、点Ｂ２を通る実線で示す通り、“Ｌ”レベルから“Ｈ”レベルへと変化する。したがって、電圧ＶＰＧの電圧レベルが、点Ｂ２となる時、入力電圧Ｖｉｎは、比較回路２１ａの低いしきい値電圧ＶｔＬとなる。
　このように、比較回路２１ａは、ＮＭＯＳトランジスタ５１，５２、ＰＭＯＳトランジスタ５４，５５に対し、電圧変換回路４０ａで生成される電圧ＶＮＧ，ＶＰＧを印可する。これにより、比較回路２１ａは、ＭＯＳトランジスタのしきい値によって決定される高いしきい値電圧ＶｔＨ＿ｏｒｇ及び低いしきい値電圧ＶｔＬ＿ｏｒｇを、比較回路２１ａの高いしきい値電圧ＶｔＨ及び低いしきい値電圧ＶｔＬに変えることができる。したがって、比較回路２１ａは、論理回路５０のヒステリシス特性を変化させることができる。
　また、前述した式（９）や式（１６）に示されるように、ＮＭＯＳトランジスタ５１，５２のそれぞれのしきい値電圧ｖｔｎに応じた電圧に、高いしきい値電圧ＶｔＨ＿ｏｒｇの値が依存し、ＰＭＯＳトランジスタ５４，５５のそれぞれのしきい値電圧ｖｔｐに応じた電圧に、低いしきい値電圧ＶｔＬ＿ｏｒｇの値が依存する。しきい値電圧が低いものを用いることができ、その場合ヒステリシス特性を変更できる。
　また、本発明は論理回路５０として従来の図４のものを用いている。ヒステリシス比較器にてヒステリシス幅や、“Ｈ”レベルから“Ｌ”レベル、“Ｌ”レベルから“Ｈ”レベルの閾値を変更可能にしたものは差動アンプを複数用いる必要が出てくる。差動アンプは面積が大きい上、動作させる際にバイアス電流を流す続ける必要があり、消費電力が大きくなる。論理回路５０の出力がハイレベルで安定した場合はＮＭＯＳトランジスタ５１，５２がオフであるので、この論理回路５０には貫通電流が流れない。同じく論理回路５０の出力がローレベルで安定した場合はＰＭＯＳトランジスタ５４，５５であるので、この論理回路５０には貫通電流が流れない。よって出力切り替わりの際以外は消費電流が少ないので、消費電力が抑えられる。
＝＝＝変形例＝＝＝
＝＝比較回路２１ｂ＝＝
　図７は、比較回路２１ｂの構成の一例を示す図である。比較回路２１ｂの電圧変換回路４０ｂは、比較回路２１ａの電圧変換回路４０ａに、さらに、入力電圧が印可されるノードと、接地と、の間に抵抗４５を加えたものである。
＝＝比較回路２１ｃ＝＝
　図８は、比較回路２１ｃの構成の一例を示す図である。電圧変換回路は、電圧変換回路４０ａ，４０ｂとは異なる構成で実現されてもよい。一例として、電圧変換回路４０ｃは、入力電圧Ｖｉｎが、ゲート電極に印可され、ソース電極から電圧ＶＮＧｂを出力するソースフォロア回路６１ａと、入力電圧Ｖｉｎが、ゲート電極に印可され、ソース電極から電圧ＶＰＧｂを出力するソースフォロア回路６１ｂと、で構成される。
　ソースフォロア回路６１ａは、定電流源６２ａと、ＰＭＯＳトランジスタ６３ａと、を含んで構成される。また、ソースフォロア回路６１ｂは、定電流源６２ｂと、ＮＭＯＳトランジスタ６３ｂと、を含んで構成される。
　なお、ソースフォロア回路６１ａは、「第１ソースフォロア回路」に相当し、ソースフォロア回路６２ｂは、「第２ソースフォロア回路」に相当する。
　ソースフォロア回路６１ａの出力である電圧ＶＮＧｂは基本的に入力電圧ＶｉｎがＰＭＯＳトランジスタ６３ａのゲートーソース間電圧分シフトした電圧が出力される形となる。同じくソースフォロア回路６１ｂの出力である電圧ＶＰＧｂはＮＭＯＳトランジスタ６３ｂのゲートーソース間電圧分シフトした電圧が出力される形となる。
　しかしながら、ソースフォロア回路の性質から、定電流源やトランジスタで用いられる電圧降下分を差し引いた出力振幅をはみ出した入力電圧Ｖｉｎはカットされて出力されるので、電圧ＶＮＧｂや電圧ＶＰＧｂの振幅は低電源電圧ＶＤＤとグラウンド電圧の間の電位差よりも小さくなる。
電圧変換回路４０ｃは入力電圧Ｖｉｎを受けるので高耐圧素子が必要となる。しかしながら、低電源電圧ＶＤＤで動作するソースフォロア回路の出力を受ける電圧ＶＮＧと、電圧ＶＰＧの振幅はグラウンド電圧と低電源電圧ＶＤＤとの電位差以下となるので、比較回路２１ａにて高耐圧素子を用いないでもより確実に素子の破壊を防ぐことができる。よって本変形例では電圧変換回路４０ｃは高耐圧素子を用い、低電源電圧ＶＤＤとグラウンド電圧の間の電位差で動作する論理回路５０は低耐圧素子を用いる。
＝＝＝まとめ＝＝＝
　以上、本実施形態のパワーモジュール１０について説明した。比較回路２１として、シュミットトリガ回路を用いる場合、ヒステリシス特性は、ＮＭＯＳトランジスタ５１，５２、ＰＭＯＳトランジスタ５４，５５のそれぞれのしきい値電圧によって決められ、ヒステリシス特性を変化させることは難しかった。しかしながら、入力電圧Ｖｉｎを、電圧ＶＮＧと、電圧ＶＰＧと、に変換し、それぞれを、ＮＭＯＳトランジスタ５１，５２のゲート電極と、ＰＭＯＳトランジスタ５４，５５のゲート電極と、に印可することによって、入力電圧Ｖｉｎから見たヒステリシス特性を変化させることができる。
　また、入力電圧Ｖｉｎが、論理回路５０の電源電圧ＶＤＤよりも高く、ＮＭＯＳトランジスタ５１～５３と、ＰＭＯＳトランジスタ５４～５６と、には、高耐圧ＭＯＳトランジスタが用いられる。この時、論理回路５０を用いると、抵抗４１～４４の抵抗値Ｒ１～Ｒ４を調整することで、高耐圧ＭＯＳトランジスタのしきい値によって決定されるヒステリシス特性を変えることができる。
　また、本実施形態では、ローサイド駆動回路２７によってＮＭＯＳトランジスタ３２がオンされると、端子ＶＳの電圧Ｖｓが、負荷１１のインダクタ成分の影響により負電圧となることがある。そして、接地から、端子ＶＳの電圧Ｖｓが印可されている電圧ラインへ電流が流れ、端子Ｇの電位（例えば、接地）が変動することがある。これにより、低電源電圧ＶＤＤが変動することがある。論理回路５０を、２つのＰＭＯＳトランジスタと、２つのＮＭＯＳトランジスタと、で構成することで、シュミットトリガ回路としてコンパレータを用いた場合に、低電源電圧ＶＤＤが変動すると生じるバイアス電流の変動による影響を受けない。したがって、論理回路５０は、精度の高いシュミットトリガ回路として動作する。
　また、電圧変換回路４０ａを抵抗４１～４４で構成することによって、精度の高い電圧ＶＮＧ，ＶＰＧを生成することができる。
　また、抵抗４１～４４の抵抗値Ｒ１～Ｒ４は、論理回路５０の２つのＰＭＯＳトランジスタ５４，５５の組またはＮＭＯＳトランジスタ５１，５２の組の何れかの組がオフされるように決定される。これにより、ノードＮ１に入力電圧Ｖｉｎが印可されない場合でも、論理回路５０に貫通電流が流れないようにすることができる。
　また、電圧変換回路４０ｂは、２つのソースフォロア回路によって実現される。これにより、論理回路５０の場合と同様に、入力電圧Ｖｉｎから見たヒステリシス特性を変化させることができる。
　また、抵抗４５が、ノードＮ１と、接地と、の間に接続されると、入力電圧Ｖｉｎが、ノードＮ１に印可されない場合にノードＮ１をプルダウンすることができ、抵抗４１～４４の抵抗値Ｒ１～Ｒ４をある程度自由に設計できる。
　上記の実施形態は、本発明の理解を容易にするためのものであり、本発明を限定して解釈するためのものではない。また、本発明は、その趣旨を逸脱することなく、変更や改良され得るとともに、本発明にはその等価物が含まれるのはいうまでもない。
１０　パワーモジュール
１１　負荷
１２，１４　コンデンサ
１３　直流電源
２０　ＨＶＩＣ
２１，２１ａ，２１ｂ，２１ｃ　比較回路
２２　インバータ
２３　フィルタ回路
２４　パルス生成回路
２５　ハイサイド駆動回路
２６　電源回路
２７　ローサイド駆動回路
３０　ブリッジ回路
３１，３２，５１～５３，６３ｂ　ＮＭＯＳトランジスタ
４０ａ，４０ｂ，４０ｃ　電圧変換回路
４１～４５　抵抗
５０　論理回路
５４～５６，６３ａ　ＰＭＯＳトランジスタ
６１ａ，６１ｂ　ソースフォロア回路
６２ａ，６２ｂ　定電流源
 

Claims (8)

  1. 　入力電圧が、第１しきい値電圧を上回ると、第１論理レベルの出力電圧を出力し、前記入力電圧が、前記第１しきい値電圧より低い第２しきい値電圧を下回ると、第２論理レベルの前記出力電圧を出力する、比較回路であって、
    　前記入力電圧を、第１電圧と、前記第１電圧より低い第２電圧と、に変換する変換回路と、
    　前記第１電圧が、第３しきい値電圧を上回ると、前記第１論理レベルの前記出力電圧を出力し、前記第２電圧が、前記第３しきい値電圧より低い第４しきい値電圧を下回ると、前記第２論理レベルの前記出力電圧を出力する論理回路と、
    　を備える、比較回路。
  2. 　請求項１に記載の比較回路であって、
    　前記論理回路は、前記入力電圧の最大値より低い電源電圧で動作する、比較回路。
  3. 　請求項１または２に記載の比較回路であって、
    　前記論理回路は、
    　２つのゲート電極のそれぞれに前記第２電圧が印可され、直列に接続された、電源側の２つのＰＭＯＳトランジスタと、
    　２つのゲート電極のそれぞれに前記第１電圧が印可され、前記２つのＰＭＯＳトランジスタと、接地と、の間に直列に接続された２つのＮＭＯＳトランジスタと、
    　を備えたシュミットトリガ回路であり、
    　前記第３しきい値電圧は、前記２つのＮＭＯＳトランジスタのそれぞれのしきい値電圧に応じた電圧であり、前記第４しきい値電圧は、前記２つのＰＭＯＳトランジスタのそれぞれのしきい値電圧に応じた電圧である、比較回路。
  4. 　請求項３に記載の比較回路であって、
    　前記変換回路は、
    　前記論理回路の電源電圧が印可されるノードと、接地と、の間に直列に接続された第１抵抗から第４抵抗を備え、
    　前記変換回路は、
    　前記第２抵抗及び前記第３抵抗の接続点に前記入力電圧が印可されると、前記第１抵抗及び前記第２抵抗の接続点において前記第１電圧を生成し、前記第３抵抗及び前記第４抵抗の接続点において前記第２電圧を生成する、比較回路。
  5. 　請求項４に記載の比較回路であって、
    　前記第１抵抗から前記第４抵抗は、前記変換回路に前記入力電圧が印可されない場合、前記２つのＰＭＯＳトランジスタの組または前記２つのＮＭＯＳトランジスタの組のうちの何れかの組をオフする抵抗値を有する、比較回路。
  6. 　請求項１～３のうちの何れか一項に記載の比較回路であって、
    　前記変換回路は、
    　前記入力電圧が、ゲート電極に印可され、ソース電極から前記第１電圧を出力する第１ソースフォロア回路と、
    　前記入力電圧が、ゲート電極に印可され、ソース電極から前記第２電圧を出力する第２ソースフォロア回路と、
    　を備える、比較回路。
  7. 　請求項１～６のうちの何れか一項に記載の比較回路であって、
    　前記変換回路は、
    　前記入力電圧が印可されるノードと、接地と、の間に接続された抵抗をさらに備える、比較回路。
  8. 　電源電圧から、前記電源電圧より低い低電源電圧を生成する電源回路と、前記低電源電圧で動作し、上側アームのスイッチング素子及び下側アームのスイッチング素子を駆動するための制御信号を検出する検出回路と、前記検出回路の検出結果に基づいて、前記上側アームのスイッチング素子及び前記下側アームのスイッチング素子を駆動する駆動回路と、を備えた半導体装置であって、
    　前記検出回路は、
    　前記制御信号の電圧レベルが第１しきい値電圧を上回ると、第１論理レベルの前記検出結果を出力し、前記制御信号の電圧レベルが前記第１しきい値電圧より低い第２しきい値電圧を下回ると、第２論理レベルの前記検出結果を出力する比較回路を備え、
    　前記比較回路は、
    　前記制御信号の電圧レベルを、第１電圧と、前記第１電圧より低い第２電圧と、に変換する変換回路と、
    　前記第１電圧が第３しきい値電圧を上回ると、前記第１論理レベルの前記検出結果を出力し、前記第２電圧が前記第３しきい値電圧より低い第４しきい値電圧を下回ると、前記第２論理レベルの前記検出結果を出力する論理回路と、
    　を備える、半導体装置。
     
     
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