WO2021095535A1 - チップ抵抗器 - Google Patents

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WO2021095535A1
WO2021095535A1 PCT/JP2020/040557 JP2020040557W WO2021095535A1 WO 2021095535 A1 WO2021095535 A1 WO 2021095535A1 JP 2020040557 W JP2020040557 W JP 2020040557W WO 2021095535 A1 WO2021095535 A1 WO 2021095535A1
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WO
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plating layer
electrode
chip resistor
thickness
substrate
Prior art date
Application number
PCT/JP2020/040557
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English (en)
French (fr)
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聡一 榊原
高徳 篠浦
渉 今橋
Original Assignee
ローム株式会社
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Publication date
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Priority to CN202080077758.9A priority patent/CN114651314A/zh
Priority to US17/773,720 priority patent/US20220375657A1/en
Priority to DE112020005533.7T priority patent/DE112020005533T5/de
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    • H—ELECTRICITY
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    • H01C1/00—Details
    • H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
    • H01C1/142—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors the terminals or tapping points being coated on the resistive element
    • H—ELECTRICITY
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    • H01C—RESISTORS
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    • H01C1/14—Terminals or tapping points or electrodes specially adapted for resistors; Arrangements of terminals or tapping points or electrodes on resistors
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    • H01C17/22—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming
    • H01C17/24—Apparatus or processes specially adapted for manufacturing resistors adapted for trimming by removing or adding resistive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
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    • H01C3/00—Non-adjustable metal resistors made of wire or ribbon, e.g. coiled, woven or formed as grids
    • H01C3/08—Dimension or characteristic of resistive element changing gradually or in discrete steps from one terminal to another
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    • H01C7/00—Non-adjustable resistors formed as one or more layers or coatings; Non-adjustable resistors made from powdered conducting material or powdered semi-conducting material with or without insulating material
    • H01C7/003—Thick film resistors
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K1/00—Printed circuits
    • H05K1/18—Printed circuits structurally associated with non-printed electric components
    • H05K1/181—Printed circuits structurally associated with non-printed electric components associated with surface mounted components
    • H—ELECTRICITY
    • H05—ELECTRIC TECHNIQUES NOT OTHERWISE PROVIDED FOR
    • H05K—PRINTED CIRCUITS; CASINGS OR CONSTRUCTIONAL DETAILS OF ELECTRIC APPARATUS; MANUFACTURE OF ASSEMBLAGES OF ELECTRICAL COMPONENTS
    • H05K2201/00—Indexing scheme relating to printed circuits covered by H05K1/00
    • H05K2201/10—Details of components or other objects attached to or integrated in a printed circuit board
    • H05K2201/10007—Types of components
    • H05K2201/10022—Non-printed resistor

Definitions

  • This disclosure relates to chip resistors.
  • Patent Document 1 describes an insulating substrate, a pair of electrodes arranged at both ends of the insulating substrate, a resistor conductive to the pair of electrodes, and a pair of platings formed on the surfaces of the pair of electrodes.
  • a chip resistor comprising a layer is disclosed.
  • the chip resistor as described above is mounted on the wiring board via solder.
  • the linear expansion coefficient of the chip resistor substrate and the wiring substrate are different, when the environmental temperature of the electronic device changes, the chip resistor substrate and the wiring substrate expand or contract in different manners. .. Therefore, when the environmental temperature is repeatedly changed when the chip resistor is used, the solder that joins the chip resistor and the wiring board is repeatedly stressed, and as a result, cracks may occur in the solder.
  • An object of the present disclosure is to provide a chip resistor capable of suppressing the occurrence of cracks in the solder.
  • Chip resistors that solve the above problems include a substrate having an upper surface and a back surface that intersect with each other in the thickness direction, a side surface that connects the upper surface and the back surface, and an upper surface electrode and a resistor formed on the upper surface.
  • the metal plating layer is provided with a metal plating layer having a thickness of 10 ⁇ m or more and 60 ⁇ m or less.
  • the chip resistor having the above configuration includes a thick metal plating layer, the difference between the expansion amount of the chip resistor and the expansion amount of the wiring board on which the chip resistor is mounted is small when the environmental temperature rises. Prone. On the other hand, when the environmental temperature drops, the difference between the shrinkage amount of the chip resistor and the shrinkage amount of the wiring board on which the chip resistor is mounted tends to be small. In this way, the stress generated in the solder is reduced as the environmental temperature changes. Therefore, the chip resistor can suppress the occurrence of cracks in the solder that joins the chip resistor and the wiring board.
  • FIG. 5 is a plan view of a chip resistor in which the second protective layer and the plating layer are not shown in the first embodiment. Bottom view of the chip resistor of the first embodiment. The bottom view of the chip resistor which omitted the illustration of the plating layer in 1st Embodiment.
  • FIG. 1 is a cross-sectional view taken along the line 5-5 of FIG.
  • FIG. 5 is a cross-sectional view of the chip resistor of the first embodiment soldered to the wiring board.
  • the table which shows the result of the thermal stress analysis of the chip resistor of 1st Embodiment. Sectional drawing of the chip resistor of the comparative example.
  • FIG. 5 is a cross-sectional view of the chip resistor of the second embodiment.
  • the table which shows the result of the thermal stress analysis of the chip resistor of 2nd Embodiment.
  • the graph which shows the result of the temperature cycle test of the chip resistor of 2nd Embodiment.
  • FIG. 3 is a cross-sectional view of the chip resistor of the third embodiment.
  • the table which shows the result of the thermal stress analysis of the chip resistor of the 3rd Embodiment.
  • FIG. 5 is a cross-sectional view of the chip resistor of the fourth embodiment.
  • FIG. 5 is a cross-sectional view of the chip resistor of the fifth embodiment.
  • FIG. 6 is a cross-sectional view of the chip resistor of the sixth embodiment.
  • the chip resistor 10 includes a substrate 20, a resistor 30, a pair of relaxation layers 40, a pair of electrodes 50, a protective layer 60, and a pair of plating layers 70. To be equipped. In FIGS. 2 and 4, for convenience of understanding, a part of the protective layer 60 is not shown or the plating layer 70 is not shown.
  • the thickness direction of the substrate 20 is referred to as “thickness direction Z" for convenience.
  • One direction orthogonal to the thickness direction Z is called “first direction X”.
  • the direction orthogonal to both the thickness direction Z and the first direction X is referred to as “second direction Y”.
  • the chip resistor 10 is surface-mounted on a wiring board of various electronic devices (hereinafter, also referred to as "wiring board 80").
  • the chip resistor 10 functions to limit the current flowing through the wiring board 80.
  • the chip resistor 10 is a thick film type, that is, a metal glaze film type resistor.
  • the chip resistor 10 has a rectangular shape with the first direction X as the longitudinal direction and the second direction Y as the lateral direction when viewed from the thickness direction Z.
  • the chip resistor 10 may have a rectangular shape with the first direction X as the lateral direction and the second direction Y as the longitudinal direction, or the chip resistors 10 may have the same lengths in the first direction X and the second direction Y. Good.
  • the substrate 20 is provided with a resistor 30, a pair of relaxation layers 40, a pair of electrodes 50, a protective layer 60, and a pair of plating layers 70. ..
  • the substrate 20 has an insulating property. Seen from the thickness direction Z, the substrate 20 has a rectangular shape with the first direction X as the longitudinal direction and the second direction Y as the lateral direction. As an example, the length of the substrate 20 in the first direction X is 3.2 mm, and the length of the substrate 20 in the second direction Y is 1.6 mm. Further, the substrate thickness Th1 which is the thickness of the substrate 20 is 0.47 mm.
  • the material of the substrate 20 preferably has a relatively high thermal conductivity.
  • the substrate 20 is made of ceramics containing alumina (Al 2 O 3).
  • the substrate 20 has an upper surface 21, a back surface 22, and a side surface 23.
  • the upper surface 21 and the back surface 22 are surfaces that intersect with respect to the thickness direction Z, and are, for example, surfaces that are orthogonal to the thickness direction Z.
  • the upper surface 21 and the back surface 22 have a rectangular shape with the first direction X as the longitudinal direction and the second direction Y as the lateral direction.
  • the upper surface 21 and the back surface 22 face opposite to each other in the thickness direction Z.
  • the top surface 21 faces upward in FIG.
  • the back surface 22 faces downward in FIG. When the chip resistor 10 is mounted on the wiring board 80, the back surface 22 faces the wiring board 80.
  • the side surface 23 has a rectangular shape with the second direction Y as the longitudinal direction and the thickness direction Z as the lateral direction.
  • the side surface 23 is a surface that intersects the first direction X, and is, for example, a surface that is orthogonal to the first direction X.
  • the side surface 23 is connected to both the upper surface 21 and the back surface 22. As shown in FIGS. 2 and 4, a pair of side surfaces 23 are provided so as to be separated from each other in the first direction X. The pair of side surfaces 23 are separated from each other in the first direction X.
  • the corners of the substrate 20 are chamfered. Specifically, as shown in FIG. 5, a first inclined surface 25 is formed at the first corner portion 24 where the upper surface 21 and the side surface 23 of the substrate 20 are connected, and the back surface 22 and the side surface 23 of the substrate 20 are formed. A second inclined surface 27 is formed at the second corner portion 26 to be connected.
  • the first inclined surface 25 is a surface that intersects both the upper surface 21 and the side surface 23, and the second inclined surface 27 is a surface that intersects both the back surface 22 and the side surface 23.
  • the second corner portion corresponds to an example of the "corner portion”
  • the second inclined surface corresponds to an example of the "inclined surface”.
  • the first inclined surface 25 and the second inclined surface 27 are formed in the manufacturing process of the chip resistor 10, for example, when the substrate 20 is divided and cut out from a large substrate made of alumina.
  • the resistor 30 is formed on the upper surface 21 of the substrate 20 and is in contact with the upper surface 21 of the substrate 20 in the first embodiment. Seen from the thickness direction Z, the resistor 30 has a strip shape extending in the first direction X and the second direction Y.
  • the resistor 30 is made of metal particles and glass.
  • the metal particles are, for example, ruthenium oxide (RuO 2 ) or a silver (Ag) -palladium (Pd) alloy.
  • An intervening portion may be provided between the resistor 30 and the upper surface 21 of the substrate 20. Even in this case, it can be said that the resistor 30 is formed on the upper surface 21 of the substrate 20. That is, the resistor 30 formed on the upper surface 21 of the substrate 20 includes a mode in which the resistor 30 is directly formed on the upper surface 21 of the substrate 20 and a mode in which the resistor 30 is formed on the upper surface 21 of the substrate 20 via an intervening portion. including. The same applies to the following description.
  • the resistor 30 is formed with a trimming groove 31 penetrating in the thickness direction Z.
  • the trimming groove 31 is integrally formed with both the resistor 30 and the first protective layer 61, which will be described later.
  • the trimming groove 31 is substantially L-shaped when viewed from the thickness direction Z.
  • the trimming groove 31 is formed when the resistance value of the resistor 30 is adjusted to a desired resistance value in the manufacturing process of the chip resistor 10. In this respect, the shape of the trimming groove 31 does not necessarily have to be L-shaped.
  • the substrate 20 is provided with two relaxation layers 40 separated from each other in the first direction X. That is, the chip resistor 10 has a pair of relaxation layers 40 separated in the first direction X. Since the shape of the pair of relaxation layers 40 is the same, the configuration of the relaxation layer 40 on one side will be described in detail in the following description.
  • each relaxation layer 40 is formed near the side surface 23 on the back surface 22 of the substrate 20.
  • the relaxation layer 40 is directly formed on the back surface 22 of the substrate 20 and is in contact with the back surface 22 of the substrate 20.
  • the relaxation layer 40 is made of an insulating synthetic resin.
  • the relaxation layer 40 is formed of, for example, an epoxy resin.
  • the relaxation layer thickness Th2 which is the thickness of the relaxation layer 40, is preferably, for example, 5 ⁇ m or more and 25 ⁇ m or less, and in the first embodiment, it is 7 ⁇ m.
  • Each relaxation layer 40 is also formed on the second inclined surface 27. Since the second inclined surface 27 is inclined, the portion of the relaxation layer 40 formed on the second inclined surface 27 is curved. Therefore, the outer shape of the relaxation layer end 41 corresponding to the side surface 23 of the substrate 20 among both ends of the relaxation layer 40 in the first direction X is R-shaped. That is, the relaxation layer end 41 is curved in a round shape. As a result, the stress concentration on the relaxation layer end 41 is relaxed as compared with the case where the relaxation layer end 41 is bent at a right angle.
  • the substrate 20 is provided with two electrodes 50 that are separated from each other in the first direction X. That is, the chip resistor 10 has a pair of electrodes 50 separated in the first direction X. At both ends of the resistor 30 in the first direction X, a pair of electrodes 50 are connected to the resistor 30. That is, the first direction X can be said to be a direction in which the pair of electrodes 50 face each other with the substrate 20 in between. Since the shape of the pair of electrodes 50 is the same, the configuration of the electrodes 50 on one side will be described in detail in the following description.
  • each electrode 50 has an upper surface electrode 51, a back surface electrode 52, and a side electrode 53.
  • the upper surface electrode 51 has a strip shape extending in the first direction X and the second direction Y.
  • the upper surface electrode 51 is formed on the upper surface 21 of the substrate 20, and is in contact with the upper surface 21 of the substrate 20 in the first embodiment.
  • the top electrode 51 is connected to the end of the resistor 30 in the first direction X.
  • the upper surface electrode 51 and the resistor 30 are formed so as to partially overlap each other.
  • the end portion of the resistor 30 in the first direction X is arranged on the end portion of the upper surface electrode 51 in the first direction X.
  • the top electrode 51 is conducting to the resistor 30.
  • the upper surface electrode 51 is also formed on the first inclined surface 25.
  • the upper surface electrode end portion 511 which is the end portion closer to the side surface 23 of the substrate 20, has an R shape. That is, the upper surface electrode end portion 511 is curved in a round shape. As a result, the stress concentration on the upper surface electrode end portion 511 is relaxed as compared with the case where the upper surface electrode end portion 511 is bent at a right angle.
  • the mode of forming the upper surface electrode 51 includes a mode of being directly formed on the upper surface 21 of the substrate 20 and a mode of being formed on the upper surface 21 of the substrate 20 via an intervening portion.
  • the top electrode 51 is made of a material containing silver particles and glass.
  • the top electrode thickness Th3, which is the thickness of the top electrode 51, is, for example, 14 ⁇ m.
  • the back surface electrode 52 has a strip shape extending in the first direction X and the second direction Y.
  • the back surface electrode 52 is formed on the back surface 22 of the substrate 20.
  • the back surface electrode 52 is formed on the back surface 22 of the substrate 20 via the relaxation layer 40. Even when the relaxation layer 40 is interposed between the back surface 22 of the substrate 20 and the back surface electrode 52, it can be said that the back surface electrode 52 is formed on the back surface 22 of the substrate 20.
  • the back surface electrode 52 can be said to be an electrode provided at a position facing the back surface 22 of the substrate 20 in the thickness direction Z.
  • the back electrode end portion 521 has an R shape. That is, the back surface electrode end portion 521 is curved in a round shape. As a result, the stress concentration on the back surface electrode end portion 521 is relaxed as compared with the case where the back surface electrode end portion 521 is bent at a right angle.
  • the relaxation layer 40 is formed at the end portion of the back surface 22 of the substrate 20 in the first direction X. That is, the relaxation layer 40 is formed at a position facing the upper surface electrode 51 with the substrate 20 interposed therebetween.
  • the back surface electrode 52 is formed on the relaxation layer 40 and covers at least a part of the relaxation layer 40, that is, the entire relaxation layer 40 in the first embodiment.
  • the length of the relaxation layer 40 and the back surface electrode 52 in the first direction X is set shorter than the length of the top surface electrode 51 in the first direction X. That is, the upper surface electrode 51 extends from the back surface electrode 52 toward the center of the substrate 20 in the first direction X.
  • the back electrode 52 is made of, for example, a synthetic resin containing metal particles.
  • the metal particles are, for example, silver, and the synthetic resin is, for example, an epoxy resin.
  • the back surface electrode 52 has conductivity.
  • the back surface electrode 52 is not limited to the synthetic resin containing metal particles, and may be, for example, glass containing metal particles.
  • the back electrode thickness Th4 which is the thickness of the back electrode 52, is thinner than the top electrode thickness Th3.
  • the back electrode thickness Th4 is 7 ⁇ m.
  • the side electrode 53 electrically connects the top electrode 51 and the back electrode 52.
  • the side electrode 53 has a main body portion 531, an upper surface connecting portion 532, and a back surface connecting portion 533.
  • the main body portion 531 has a strip shape extending in the second direction Y and the thickness direction Z.
  • the main body portion 531 is formed on the side surface 23 of the substrate 20, and is in contact with the side surface 23 of the substrate 20 in the first embodiment.
  • the main body portion 531 protrudes from the side surface 23 of the substrate 20 on both sides in the thickness direction Z, and is in contact with each of the side surface of the upper surface electrode 51, the side surface of the relaxation layer 40, and the side surface of the back surface electrode 52. There is.
  • the upper surface connecting portion 532 has a strip shape extending in the first direction X and the second direction Y.
  • the upper surface connecting portion 532 is provided at a position overlapping the upper surface electrode 51 when viewed from the thickness direction Z.
  • the upper surface connecting portion 532 is in contact with the upper surface electrode 51.
  • the upper surface connecting portion 532 covers a part of the upper surface electrode 51 including the upper surface electrode end portion 511. Therefore, the upper surface electrode 51 has a portion covered by the upper surface connecting portion 532 and a portion not covered by the upper surface connecting portion 532.
  • the top surface connecting portion 532 is connected to the main body portion 531. As a result, the upper surface connecting portion 532 and the main body portion 531 are electrically connected. Further, the connection portion between the upper surface connecting portion 532 and the main body portion 531 is curved in a round shape corresponding to the round curve of the upper surface electrode end portion 511.
  • the back surface connecting portion 533 has a strip shape extending in the first direction X and the second direction Y.
  • the back surface connecting portion 533 is provided at a position overlapping the back surface electrode 52 when viewed from the thickness direction Z.
  • the back surface connecting portion 533 is in contact with the back surface electrode 52.
  • the back surface connecting portion 533 and the back surface electrode 52 are electrically connected.
  • the back surface connecting portion 533 covers a part of the back surface electrode 52 including the back surface electrode end portion 521. Therefore, the back surface electrode 52 has a portion covered by the back surface connecting portion 533 and a portion not covered by the back surface connecting portion 533.
  • the back surface connection portion 533 is connected to the main body portion 531. As a result, the back surface connecting portion 533 and the main body portion 531 are electrically connected. Further, the connection portion between the back surface connecting portion 533 and the main body portion 531 is curved in a round shape corresponding to the back surface electrode end portion 521 being curved in a round shape.
  • the side electrode 53 is connected to both the top electrode 51 and the back electrode 52.
  • the back surface electrode 52 is conductive to the resistor 30 via the side surface electrode 53 and the top surface electrode 51.
  • the mode of forming the main body portion 531 of the side electrode 53 includes a mode formed directly on the side surface 23 of the substrate 20 and a mode formed on the side surface 23 of the substrate 20 via an intervening portion.
  • the side electrode 53 is made of, for example, a metal thin film.
  • the metal thin film is formed of, for example, an alloy containing nickel (Ni) and chromium (Cr).
  • the side electrode thickness Th5 which is the thickness of the side electrode 53, is preferably thinner than both the top electrode thickness Th3 and the back surface electrode thickness Th4, for example. Further, the thickness of the main body portion 531, the thickness of the upper surface connecting portion 532, and the thickness of the back surface connecting portion 533 may be the same or different from each other.
  • the protective layer 60 has a first protective layer 61 and a second protective layer 62.
  • the first protective layer 61 covers the central portion of the resistor 30 in the first direction X.
  • the first protective layer 61 is shorter than the resistor 30. Therefore, the resistor 30 protrudes from both ends of the first protective layer 61 in the first direction X in the first direction X.
  • the trimming groove 31 described above is formed in the first protective layer 61.
  • the first protective layer 61 is made of, for example, a material containing glass.
  • the second protective layer 62 covers both the first protective layer 61 and the portion of the resistor 30 that is not covered by the first protective layer 61. Further, the second protective layer 62 protrudes from the resistor 30 in the first direction X and covers a part of the upper surface electrode 51.
  • the second protective layer 62 is made of, for example, a material containing a black epoxy resin.
  • the upper surface connecting portion 532 of the side electrode 53 and the second protective layer 62 are separated from each other in the first direction X. Therefore, the portion of the upper surface electrode 51 between the upper surface connecting portion 532 and the second protective layer 62 is not covered by either the upper surface connecting portion 532 or the second protective layer 62.
  • two plating layers 70 are provided on the substrate 20 in a state of being separated from each other in the first direction X. That is, the chip resistor 10 has a pair of plating layers 70 separated in the first direction X. Since the shapes of the pair of plating layers 70 are the same, the configuration of the plating layer 70 on one side will be described in detail in the following description.
  • the plating layer 70 has a first plating layer 71, a second plating layer 72, and a third plating layer 73 as an example of the “metal plating layer”.
  • the first plating layer 71 is formed so as to straddle the upper surface electrode 51, the side electrode 53, and the back surface electrode 52, and at least a part of the top surface electrode 51, at least a part of the side surface electrode 53, and at least a part of the back surface electrode 52. And cover.
  • the first plating layer 71 is formed in a substantially C shape when viewed from the second direction Y.
  • the first plating layer 71 is made of, for example, copper (Cu).
  • the first plating layer 71 has a top surface plating layer 711, a back surface plating layer 712, and a side surface plating layer 713.
  • the top surface plating layer 711 is formed at a position facing the top surface 21 of the substrate 20 in the thickness direction Z.
  • the top surface plating layer 711 has a strip shape extending in the first direction X and the second direction Y.
  • the upper surface plating layer 711 is formed so as to straddle the upper surface connecting portion 532 and the second protective layer 62, and is located between the upper surface connecting portion 532 and the upper surface connecting portion 532 and the second protective layer 62 in the upper surface electrode 51. It covers a portion and a part of the second protective layer 62. That is, the top surface plating layer 711 has an overlapping portion 714 that covers a part of the second protective layer 62.
  • the overlapping portion 714 is an end portion of the top surface plating layer 711 closer to the resistor 30 in the first direction X.
  • the portion of the chip resistor 10 in which the overlapping portion 714 is formed is viewed in the thickness direction Z, the upper surface electrode 51, the second protective layer 62, and the overlapping portion 714 are laminated in this order on the substrate 20.
  • the top surface plating layer 711 has different lengths in the first direction X and in the second direction Y. Specifically, in the top surface plating layer 711, the length of the portion near the center of the substrate 20 in the first direction X in the second direction Y is the length of the portion near the end of the substrate 20 in the first direction in the second direction Y. It's shorter than that. In this respect, it can be said that the upper surface plating layer 711 has a portion having a shorter length in the second direction Y than the upper surface electrode 51. However, the length of the top surface plating layer 711 may be constant in the first direction X and in the second direction Y.
  • the back surface plating layer 712 is formed at a position facing the back surface 22 of the substrate 20 in the thickness direction Z.
  • the back surface plating layer 712 has a strip shape extending in the first direction X and the second direction Y.
  • the back surface plating layer 712 is formed on the back surface connecting portion 533 and the back surface electrode 52, and covers both the back surface connecting portion 533 and the back surface electrode 52. That is, the back surface electrode 52 is covered with the first plating layer 71 together with the back surface connecting portion 533 that covers a part of the back surface electrode 52.
  • the backside plating layer 712 has different lengths in the first direction X and in the second direction Y.
  • the length of the portion near the center of the substrate 20 in the first direction X in the second direction Y is the length of the portion near the end of the substrate 20 in the first direction in the second direction Y. It's shorter than that.
  • the back surface plating layer 712 has a portion having a shorter length in the second direction Y than the back surface electrode 52.
  • the length of the back surface plating layer 712 may be constant in the first direction X and in the second direction Y.
  • the side plating layer 713 is formed at a position facing the side surface 23 of the substrate 20 in the first direction X.
  • the side plating layer 713 has a strip shape extending in the second direction Y and the thickness direction Z.
  • the side plating layer 713 is laminated on the main body portion 531 of the side electrode 53 and covers at least a part of the main body portion 531. In the first embodiment, the side plating layer 713 covers the entire main body portion 531.
  • the top surface plating layer 711 and the side surface plating layer 713 are connected. Corresponding to the fact that the connection portion between the main body portion 531 and the top surface connection portion 532 of the side electrode 53 is curved roundly, the connection portion between the top surface plating layer 711 and the side surface plating layer 713 is also curved roundly. Similarly, the back surface plating layer 712 and the side surface plating layer 713 are connected. Corresponding to the fact that the connection portion between the main body portion 531 and the back surface connecting portion 533 of the side electrode 53 is curved roundly, the connecting portion between the back surface plating layer 712 and the side surface plating layer 713 is also curved roundly. That is, the portion of the first plating layer 71 that covers the first corner portion 24 and the second corner portion 26 of the substrate 20 is curved roundly via the side electrode 53.
  • the second plating layer 72 covers the entire first plating layer 71.
  • the second plating layer 72 regulates the tin (Sn) contained in the third plating layer 73 and the tin contained in the solder from entering the first plating layer 71.
  • the second plating layer 72 is made of, for example, nickel.
  • the second plating layer thickness Th7 which is the thickness of the second plating layer 72, is thinner than the first plating layer thickness Th6, which is the thickness of the first plating layer 71.
  • the third plating layer 73 covers the entire second plating layer 72.
  • the third plating layer 73 is a portion to be joined to the chip resistor 10 via solder.
  • the third plating layer 73 is made of, for example, tin.
  • the third plating layer thickness Th8, which is the thickness of the third plating layer 73, is substantially equal to the second plating layer thickness Th7.
  • the third plating layer thickness Th8 may be thicker or thinner than the second plating layer thickness Th7.
  • the portion of the first plating layer 71 that covers the connection portion between the back surface plating layer 712 and the side plating layer 713 is curved in a round shape.
  • the portion of the first plating layer 71 that covers the connection portion between the back surface plating layer 712 and the side plating layer 713 is curved in a round shape.
  • the portion of the plating layer 70 that covers the first corner portion 24 of the substrate 20 via the side electrode 53 is also referred to as the first curved portion 701
  • the second corner of the substrate 20 is referred to via the side electrode 53.
  • the portion that covers the portion 26 is also referred to as a second curved portion 702.
  • the first curved portion 701 and the second curved portion 702 are curved in a round shape.
  • the plating layer 70 can be formed by, for example, electrolytic plating after forming the side electrode 53 on the substrate 20.
  • the relatively thick first plating layer 71 when the relatively thick first plating layer 71 is formed, the current density of the electrolytic plating is increased as compared with the case where the relatively thin second plating layer 72 and the third plating layer 73 are formed.
  • the processing time for electrolytic plating may be lengthened.
  • the chip resistor 10 is mounted on the wiring board 80 by joining the plating layer 70 of the chip resistor 10 and the wiring board 80 with solder 90.
  • the solder 90 joins the portion of the plating layer 70 that covers the back surface electrode 52 and the portion that covers the side electrode 53 with the land 81 of the wiring board 80.
  • the pair of electrodes 50 form a conductive path between the resistor 30 and the wiring board 80.
  • the solder 90 may extend to a portion of the plating layer 70 that covers the upper surface electrode 51.
  • the wiring board 80 is made of, for example, a glass-epoxy resin.
  • the coefficient of linear expansion of the wiring board 80 is larger than the coefficient of linear expansion of the substrate 20 of the chip resistor 10.
  • the solder 90 is made of, for example, tin, like the third plating layer 73.
  • the temperature in the operating environment of the chip resistor 10 (hereinafter, also referred to as “environmental temperature”) changes when the chip resistor 10 is used, it becomes the chip resistor 10 due to the difference in the linear expansion coefficient. It expands and contracts in a manner different from that of the wiring board 80. Therefore, when the chip resistor 10 is used and the environmental temperature is repeatedly changed, the solder 90 that joins the chip resistor 10 and the wiring board 80 is repeatedly stressed, resulting in cracks in the solder 90. There is.
  • the cracks in the solder 90 referred to here include cracks generated in the solder 90 itself that joins the chip resistor 10 and the wiring board 80, and cracks generated at the interface between the solder 90 and the chip resistor 10.
  • the thickness of the first plating layer Th6 is thicker than usual.
  • the thickness of the first plating layer Th6 is preferably 10 ⁇ m or more, and more preferably 20 ⁇ m or more.
  • the thickness of the first plating layer Th6 in the first embodiment is, for example, 30 ⁇ m.
  • the first plating layer thickness Th6 is thicker than the top electrode thickness Th3.
  • the thickness of the first plating layer Th6 is thicker than the thickness of the back surface electrode Th4.
  • the first plating layer thickness Th6 is thicker than the side electrode thickness Th5.
  • the first plating layer thickness Th6 is thicker than the relaxation layer thickness Th2. As described above, in the first embodiment, the stress acting on the solder 90 is reduced by making the first plating layer 71 thicker than usual.
  • FIG. 7 shows the Mises stress at the first measurement point P1 and the second measurement point P2 when the thickness Th6 of the first plating layer is changed.
  • the first measurement point P1 is the position of the solder 90 closest to the top electrode 51 among the joints with the plating layer 70 covering the side electrode 53.
  • the second measurement point P2 is a position of the solder 90 that serves as a joint portion with the plating layer 70 that covers the second corner portion 26 of the substrate 20. That is, both the first measurement point P1 and the second measurement point P2 are contacts with the plating layer 70 in the solder 90.
  • the first measurement point P1 and the second measurement point P2 are sites in the solder 90 that have a large effect on the change in the resistance value of the chip resistor 10 when a crack occurs. Further, the first measurement point P1 is a portion where cracks are likely to occur in the solder 90, and the second measurement point P2 is a portion where stress concentration is likely to occur in the solder 90. That is, as the stress at the first measurement point P1 and the second measurement point P2 becomes smaller, the change in the resistance value of the chip resistor 10 due to the crack in the solder 90 is more likely to be suppressed.
  • Comparative Example 1 is a case where the first plating layer 71 is not provided
  • Example 1-1 is a case where the thickness Th6 of the first plating layer is 10 ⁇ m
  • Example 1-2 is a case where the first plating layer 71 is not provided. 1 This is the case where the plating layer thickness Th6 is 30 ⁇ m.
  • Comparative Example 1, Example 1-1, and Example 1-2 have the same configuration of the chip resistor 10 except for the first plating layer thickness Th6.
  • both the first measurement point P1 and the second measurement point P2 are provided by providing the first plating layer 71. Mises stress is decreasing. Further, comparing Example 1-1 and Example 1-2, the thicker the first plating layer thickness Th6, the lower the Mises stress at both the first measurement point P1 and the second measurement point P2. .. Although not shown, in the heat transfer model, even when the environmental temperature decreases from 25 ° C. to ⁇ 55 ° C., the Mises stress tends to decrease as the thickness of the first plating layer Th6 increases.
  • the amount of expansion of the chip resistor 10 in the first direction X becomes the first of the wiring board 80 when the environmental temperature rises. It is smaller than the amount of expansion in one direction X. To be precise, the amount of expansion of the chip resistor 10 in the first direction X is smaller than the amount of expansion of the portion of the wiring board 80 on which the chip resistor 10 is mounted in the first direction X. Therefore, a stress corresponding to the difference between the expansion amount of the chip resistor 10 and the expansion amount of the wiring board 80 may act on the solder 90 that joins the chip resistor 10 and the wiring board 80.
  • the plating layer 70 has a first plating layer 71 made of copper having a thickness of 10 ⁇ m or more.
  • the plating layer 70 has a first plating layer 71 that has a larger coefficient of linear expansion than the substrate 20 of the chip resistor 10 and is formed thicker than usual. Therefore, when the chip resistor 10 generates heat, the first plating layer 71 expands, so that the difference between the expansion amount of the chip resistor 10 and the expansion amount of the wiring board 80 tends to be small. In this way, the stress acting on the solder 90 is reduced as the environmental temperature changes.
  • the thickness of the first plating layer Th6 is made thicker than 60 ⁇ m, cracks in the solder 90 are suppressed, but the following problems may occur.
  • FIG. 8 shows a chip resistor 10X having a plating layer 70X having a first plating layer 71X having a first plating layer thickness Th6 thicker than 60 ⁇ m.
  • the thickness of the first plating layer Th6 is made thicker than 60 ⁇ m, the upper surface electrode 51 may be cracked before the solder 90 is cracked. Specifically, in the upper surface electrode 51, a crack may occur near the boundary between the portion covered by the first protective layer 61 and the portion covered by the first plating layer 71X, that is, the portion surrounded by the alternate long and short dash line in FIG. is there. Therefore, the thickness of the first plating layer Th6 is preferably 60 ⁇ m or less, and more preferably 40 ⁇ m or less.
  • the chip resistor 10 includes a first plating layer 71 having a thickness of 10 ⁇ m or more. Therefore, when compared with the chip resistor 10 of the comparative example not provided with the first plating layer 71, the stress generated in the solder 90 is reduced as the environmental temperature changes. Therefore, the chip resistor 10 can suppress the occurrence of cracks in the solder 90 that joins the chip resistor 10 and the wiring board 80.
  • the thickness of the first plating layer Th6 is 60 ⁇ m or less. Therefore, the chip resistor 10 can suppress the occurrence of cracks in the vicinity of the boundary between the portion of the upper surface electrode 51 covered by the first protective layer 61 and the portion of the upper surface electrode 51 covered by the first plating layer 71.
  • the first plating layer 71 is made of copper having a coefficient of linear expansion larger than that of the glass-epoxy resin constituting the wiring board 80. Therefore, the chip resistor 10 can further reduce the stress generated in the solder 90 due to the temperature change of the environmental temperature.
  • the first curved portion 701 covering the first corner portion 24 of the substrate 20 and the second curved portion 702 covering the second corner portion 26 of the substrate 20 are curved in a round shape. Therefore, when the solder 90 is formed so as to cover the first curved portion 701, the chip resistor 10 can prevent stress concentration from occurring in the portion of the solder 90 that covers the first curved portion 701. Similarly, when the solder 90 is formed so as to cover the second curved portion 702, the chip resistor 10 can suppress the occurrence of stress concentration in the portion of the solder 90 that covers the second curved portion 702.
  • the chip resistor 10 includes a relaxation layer 40. Therefore, the chip resistor 10 can further reduce the stress generated in the solder when the environmental temperature changes.
  • the chip resistor 10A according to the second embodiment will be described with reference to FIGS. 9 to 11.
  • the same reference numerals are given to the configurations common to those in the first embodiment, and the description thereof will be omitted.
  • the chip resistor 10A in the second embodiment is mainly different from the chip resistor 10 in the first embodiment in that it does not include the relaxation layer 40.
  • the chip resistor 10A includes a substrate 20, a resistor 30, an electrode 50A, a protective layer 60, and a plating layer 70.
  • the electrode 50A has an upper surface electrode 51, a back surface electrode 52A, and a side electrode 53.
  • the back surface electrode 52A has a strip shape with the first direction X as the lateral direction and the second direction Y as the longitudinal direction.
  • the back surface electrode 52A is formed directly on the back surface 22 of the substrate 20 without interposing the relaxation layer 40.
  • the back surface electrode 52A is formed near the end of the substrate 20 in the first direction X.
  • the back surface electrode 52A is also formed on the second inclined surface 27 of the substrate 20. Since the second inclined surface 27 is inclined, the back surface electrode end portion 521A, which is a portion of the back surface electrode 52A formed on the first inclined surface 25, is curved in a round shape.
  • the back surface electrode thickness Th4 is substantially equal to the top surface electrode thickness Th3. For example, when the top electrode thickness Th3 is 14 ⁇ m, the back electrode thickness Th4 is 14 ⁇ m.
  • FIG. 10 shows the Mises stress at the first measurement point P1 and the second measurement point P2 when the thickness Th6 of the first plating layer is changed.
  • the first measurement point P1 and the second measurement point P2 are contacts with the plating layer 70 in the solder 90 at the same positions shown in FIG.
  • Comparative Example 2 is a case where the first plating layer 71 is not provided
  • Example 2-1 is a case where the first plating layer thickness Th6 is 10 ⁇ m
  • Example 2-2 is a case where the first plating layer thickness is 10 ⁇ m. This is the case where Th6 is 30 ⁇ m.
  • Comparative Example 2 Example 2-1 and Example 2-2 have the same configuration of the chip resistor 10A except for the first plating layer thickness Th6.
  • Example 2 As shown in FIG. 10, comparing Example 2 with Example 2-1 and Example 2-2, by providing the first plating layer 71, both the first measurement point P1 and the second measurement point P2 are provided. Mises stress is decreasing. Further, comparing Example 2-1 and Example 2-2, the thicker the first plating layer thickness Th6, the lower the Mises stress at both the first measurement point P1 and the second measurement point P2. .. Further, as compared with the analysis result of the first embodiment, the von Mises stress at both the first measurement point P1 and the second measurement point P2 tends to decrease as the thickness Th6 of the first plating layer increases. It can be seen that it does not matter whether or not there is.
  • the temperature cycle test measures the rate of change in resistance when the environmental temperature is periodically changed to high temperature and low temperature. Specifically, the temperature cycle test measures the rate of change in resistance when the temperature cycle of lowering the environmental temperature from 155 ° C to -55 ° C and then raising the environmental temperature from -55 ° C to 155 ° C is repeated. It is a thing.
  • the resistance value change rate is a value obtained by subtracting the resistance value at the start of the test from the resistance value when the temperature cycle is repeated a predetermined number of times, and dividing by the resistance value at the start of the test. If the resistance value change rate is a positive value, it indicates that the resistance value has increased, and if the resistance value change rate is a negative value, it indicates that the resistance value has decreased. Further, since the resistance value is measured using a conductive path including the chip resistor 10A, the wiring board 80, and the solder 90, the resistance value change rate changes when the solder 90 cracks.
  • FIG. 11 is a graph showing the change in the resistance change rate with respect to the number of repetitions of the temperature cycle for Comparative Example 2 and Example 2-2.
  • Example 2-2 As shown by the solid line in FIG. 11, in the case of Comparative Example 2, when the temperature cycle exceeds 1500 times, the resistance value change rate exceeds 1%, whereas in the case of Comparative Example 2, as shown by the alternate long and short dash line in FIG. In the case of Example 2-2, the resistance value change rate is less than 0.5% even if the temperature cycle exceeds 1500 times. Further, when comparing the gradients of the resistance value change rates between Comparative Example 2 and Example 2-2, Example 2-2 has a gentler gradient. In this way, when the first plating layer 71 is provided, the temperature cycle characteristics are better than when the first plating layer 71 is not provided. In other words, the change in performance when the chip resistor 10A is continuously used becomes small.
  • the chip resistor 10B according to the third embodiment will be described with reference to FIGS. 12 and 13.
  • the same reference numerals are given to the configurations common to those in the first embodiment, and the description thereof will be omitted.
  • the chip resistor 10B in the third embodiment has a different substrate thickness Th1 as compared with the chip resistor 10 in the first embodiment.
  • the chip resistor 10B includes a substrate 20B, a resistor 30, a relaxation layer 40, an electrode 50, a protective layer 60, and a plating layer 70.
  • the length of the substrate 20B in the first direction X is 3.2 mm, and the length of the substrate 20B in the second direction Y is 1.6 mm.
  • the substrate thickness Th1 is preferably 0.28 mm or more and less than 0.47 mm. In the third embodiment, the substrate thickness Th1 is 0.28 mm. Thus, the substrate thickness Th1 in the third embodiment is thinner than the substrate thickness Th1 in the first embodiment.
  • the substrate 20B in the third embodiment has the same configuration as the substrate 20 in the first embodiment except for the substrate thickness Th1.
  • FIG. 13 shows the Mises stress at the first measurement point P1 and the second measurement point P2 when the thickness of the substrate 20B is changed.
  • the first measurement point P1 and the second measurement point P2 are contacts with the plating layer 70 in the solder 90 at the same positions shown in FIG.
  • Comparative Example 3 is a case where the substrate thickness Th1 is 0.47 mm, that is, a case of Example 1-2 of the first embodiment, and Example 3 is a case where the substrate thickness Th1 is set. Is 0.28 mm.
  • Comparative Example 3 and Example 3 have the same configuration of the chip resistor 10B except for the substrate thickness Th1.
  • the chip resistor 10B when the chip resistor 10B generates heat, the amount of expansion of the wiring board 80 in the first direction X becomes larger than the amount of expansion of the chip resistor 10B in the first direction X. That is, the chip resistor 10B is extended in the first direction X by the wiring board 80 that expands in the first direction X.
  • the chip resistor 10B since the chip resistor 10B has a thin substrate thickness Th1, it is easy to extend in the first direction X by the wiring board 80 that expands in the first direction X. In other words, the chip resistor 10B has a thin substrate thickness Th1 and therefore easily bends.
  • the difference between the expansion amount of the chip resistor 10B and the expansion amount of the wiring board 80 tends to be small in the first direction X. In this way, the stress acting on the solder 90 is reduced as the environmental temperature changes.
  • the chip resistor 10B includes a substrate 20B having a substrate thickness Th1 of 0.28 mm. Therefore, as compared with the chip resistor 10 in the first embodiment having a substrate 20 having a substrate thickness Th1 of 0.47 mm, the substrate 20 of the chip resistor 10B follows the wiring substrate 80 when the environmental temperature changes. It becomes easy to deform. As a result, the chip resistor 10B can reduce the stress acting on the solder 90 as the environmental temperature changes.
  • the chip resistor 10C according to the fourth embodiment will be described with reference to FIG.
  • the same reference numerals are given to the configurations common to those in the second embodiment, and the description thereof will be omitted.
  • the chip resistor 10C in the fourth embodiment has a different configuration on the back surface 22 of the substrate 20 than the chip resistor 10 in the first embodiment.
  • the chip resistor 10C includes a substrate 20, a resistor 30, a relaxation layer 40C, an electrode 50C, a protective layer 60, and a plating layer 70.
  • the relaxation layer 40C is directly formed on the back surface 22 of the substrate 20 and is in contact with the back surface 22 of the substrate 20.
  • the relaxation layer 40C is formed so as to be longer than the upper surface electrode 51 in the first direction X.
  • the electrode 50C has an upper surface electrode 51, a back surface electrode 52C, and a side electrode 53.
  • the back surface electrode 52C has a strip shape with the first direction X as the lateral direction and the second direction Y as the longitudinal direction.
  • the back surface electrode 52C is formed so as to be longer than the top surface electrode 51 in the first direction X.
  • the back surface electrode 52C is formed on the back surface 22 of the substrate 20 via the relaxation layer 40C.
  • the fourth embodiment it is possible to obtain an action and effect equivalent to the action and effect of the first embodiment.
  • the length of the upper surface electrode 51 in the first direction X and the length of the back surface electrode 52 in the first direction X may be equal to each other.
  • the chip resistor 10D according to the fifth embodiment will be described with reference to FIG. In the fifth embodiment, the same reference numerals are given to the configurations common to those in the first embodiment, and the description thereof will be omitted.
  • the chip resistor 10D in the fifth embodiment has a different structure of the plating layer 70 as compared with the chip resistor 10 in the first embodiment.
  • the chip resistor 10D includes a substrate 20, a resistor 30, a relaxation layer 40, an electrode 50, a protective layer 60, and a plating layer 70D.
  • the plating layer 70D includes a first plating layer 71D, a second plating layer 72D as an example of the "metal plating layer", and a third plating layer 73.
  • the first plating layer 71D is made of copper, for example.
  • the first plating layer 71D is formed so as to straddle the upper surface electrode 51, the back surface electrode 52, and the side surface electrode 53.
  • the first plating layer 71D covers at least a part of the upper surface electrode 51, at least a part of the back surface electrode 52, and at least a part of the side electrode 53.
  • the first plating layer 71D covers most of the upper surface electrode 51, the entire back surface electrode 52, and the entire side surface electrode 53.
  • the second plating layer 72D is made of nickel, for example.
  • the second plating layer 72D is formed so as to cover the first plating layer 71D.
  • the second plating layer 72D includes a top surface plating layer 721D that covers at least a part of the top surface electrode 51, a back surface plating layer 722D that covers at least a part of the back surface electrode 52, and a side surface plating layer 723D that covers at least a part of the side surface electrode 53. And have.
  • the top surface plating layer 721D is formed at a position facing the top surface 21 of the substrate 20 in the thickness direction Z.
  • the upper surface plating layer 721D covers the upper surface connecting portion 532 of the side electrode 53 and the portion of the upper surface electrode 51 that is not covered by the upper surface connecting portion 532 or the protective layer 60 together with the first plating layer 71D. Further, the top surface plating layer 721D covers the end portion of the second protective layer 62 in the first direction X.
  • the back surface plating layer 722D is formed at a position facing the back surface 22 of the substrate 20 in the thickness direction Z.
  • the back surface plating layer 722D covers the back surface connecting portion 533 of the side electrode 53 and the portion of the back surface electrode 52 that is not covered by the back surface connecting portion 533 together with the first plating layer 71D.
  • the side plating layer 723D is formed at a position facing the side surface 23 of the substrate 20 in the first direction X.
  • the side plating layer 723D covers the main body portion 531 of the side electrode 53 together with the first plating layer 71D.
  • the second plating layer thickness Th7 is thicker than the first plating layer thickness Th6.
  • the thickness of the second plating layer Th7 is preferably 10 to 60 ⁇ m, more preferably 20 to 40 ⁇ m.
  • the thickness of the second plating layer Th7 in the fifth embodiment is, for example, 30 ⁇ m.
  • the chip resistor 10D in the fifth embodiment includes a thick second plating layer 72D made of nickel having a coefficient of linear expansion approaching that of copper. Therefore, according to the fifth embodiment, the same effect as that of the first embodiment can be obtained.
  • the chip resistor 10E according to the sixth embodiment will be described with reference to FIG. In the sixth embodiment, the same reference numerals are given to the configurations common to those in the first embodiment, and the description thereof will be omitted.
  • the chip resistor 10E in the sixth embodiment has a different structure of the plating layer 70 from the chip resistor 10 in the first embodiment.
  • the chip resistor 10E includes a substrate 20, a resistor 30, a relaxation layer 40, an electrode 50, a protective layer 60, and a plating layer 70E.
  • the plating layer 70E includes a first plating layer 71E and a second plating layer 72E as an example of the “metal plating layer”.
  • the first plating layer 71E is made of nickel, for example.
  • the first plating layer 71E is formed so as to straddle the upper surface electrode 51, the back surface electrode 52, and the side surface electrode 53.
  • the first plating layer 71E includes a top surface plating layer 711E covering at least a part of the top surface electrode 51, a back surface plating layer 712E covering at least a part of the back surface electrode 52, and a side surface plating layer 713E covering at least a part of the side surface electrode 53. And have.
  • the top surface plating layer 711E is formed at a position facing the top surface of the substrate 20 in the thickness direction Z.
  • the upper surface plating layer 711E includes an upper surface connecting portion 532 of the side electrode 53, a portion of the upper surface electrode 51 that is not covered by the upper surface connecting portion 532 or the protective layer 60, and an end of the second protective layer 62 in the first direction X. It covers the part and.
  • the back surface plating layer 712E is formed at a position facing the back surface 22 of the substrate 20 in the thickness direction Z.
  • the back surface plating layer 712E covers the back surface connecting portion 533 of the side electrode 53 and the portion of the back surface electrode 52 that is not covered by the back surface connecting portion 533.
  • the side plating layer 713E is formed at a position facing the side surface 23 of the substrate 20 in the first direction X.
  • the side plating layer 713E covers the main body 531 of the side electrode 53.
  • the thickness of the first plating layer Th6 is preferably 10 to 60 ⁇ m, more preferably 20 to 40 ⁇ m.
  • the thickness of the first plating layer Th6 in the sixth embodiment is, for example, 30 ⁇ m.
  • the second plating layer 72E is made of tin, for example.
  • the second plating layer 72E covers the first plating layer 71E.
  • the second plating layer 72E is a portion bonded to the chip resistor 10E via the solder 90.
  • the second plating layer thickness Th7 is thinner than the first plating layer thickness Th6. That is, the second plating layer 72E has a configuration corresponding to the third plating layer 73 in the first embodiment.
  • the chip resistor 10E in the sixth embodiment includes a thick first plating layer 71E made of nickel having a coefficient of linear expansion approaching that of copper. Therefore, according to the sixth embodiment, the same effect as that of the first embodiment can be obtained.
  • the top surface plating layers 711, 711E, 721D are not indispensable configurations.
  • the plating layers 70, 70D, 70E may have backside plating layers 712,712E, 722D and side plating layers 713,713E, 723D.
  • the top surface plating layers 711, 711E and 721D may be configured to cover the entire top surface electrode 51.
  • the top electrode 51 is preferably formed so as to cover the end portion of the resistor 30 in the first direction X.
  • the back surface plating layers 712, 712E and 722D may be configured to cover at least a part of the back surface electrodes 52, 52A and 52C.
  • the side plating layers 713, 713E and 723D may be configured to cover at least a part of the side electrode 53.
  • the first corner portion 24 may not have the first inclined surface 25, and the second corner portion 26 may not have the second inclined surface 27.
  • the first corner portion 24 and the second corner portion 26 may be configured to form a right angle.
  • the top electrode thickness Th3, the back electrode thickness Th4, and the side electrode thickness Th5 are each equal to or more than the first plating layer thickness Th6 of the first plating layers 71 and 71E as an example of the "metal plating layer”. May be good.
  • each of the top electrode thickness Th3, the back electrode thickness Th4, and the side electrode thickness Th5 is the second plating layer thickness Th7 or more of the second plating layer 72D as an example of the “metal plating layer”. May be good.
  • a substrate having an upper surface and a back surface intersecting with each other in the thickness direction and a side surface connecting the upper surface and the back surface, an upper surface electrode and a resistor formed on the upper surface, and a back surface electrode formed on the back surface.
  • a chip resistor comprising a side electrode formed on the side surface and having a substrate thickness of 0.28 mm or more and 0.47 mm or less.
  • 2nd plating layer 721D ... Top surface plating layer 722D ... Back surface plating layer 723D ... Side plating layer 73 ... 3rd plating layer 80 ... Wiring substrate 81 ... Land P1 ... 1st measurement point P2 ... 2nd measurement point Th1 ... Substrate thickness Th2 ... Relaxation layer thickness Th3 ... Top electrode thickness Th4 ... Backside electrode thickness Th5 ... Side electrode thickness Th6 ... First plating layer thickness Th7 ... Second plating layer thickness Th8 ... Third plating layer thickness X ... First direction Y... Second direction Z... Thickness direction

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Abstract

チップ抵抗器は、基板と、上面電極及び抵抗体と、裏面電極と、側面電極と、金属めっき層と、を含む。基板は、厚さ方向に対して交差する上面及び裏面並びに上面及び裏面を接続する側面を有する。上面電極及び抵抗体は、上面上に形成される。裏面電極は、裏面上に形成される。側面電極は、側面上に形成される。金属めっき層は、裏面めっき層と側面めっき層とを有する。裏面めっき層は、裏面電極の少なくとも一部を覆う。側面めっき層は、側面電極の少なくとも一部を覆う。金属めっき層の厚さは、１０μｍ以上６０μｍ以下である。

Description

チップ抵抗器
　本開示は、チップ抵抗器に関する。
　従来、様々な電子機器の配線基板に表面実装されるチップ抵抗器が広く知られている。たとえば、特許文献１には、絶縁基板と、絶縁基板の両端にそれぞれ配置された一対の電極と、一対の電極に導通する抵抗体と、一対の電極のそれぞれの表面に形成される一対のめっき層と、を備えるチップ抵抗器が開示されている。
特開２００８－５３２５１号公報
　上記のようなチップ抵抗器は、はんだを介して配線基板に実装される。一般的に、チップ抵抗器の基板と配線基板とは線膨張係数が異なるため、電子機器の環境温度が変化すると、チップ抵抗器の基板と配線基板とが異なる態様で膨張したり収縮したりする。このため、チップ抵抗器の使用時に、環境温度が繰り返し変化すると、チップ抵抗器と配線基板とを接合するはんだに繰り返し応力が作用する結果、はんだに亀裂が発生することがある。
　本開示の目的は、はんだに亀裂が発生することを抑制できるチップ抵抗器を提供することにある。
　上記課題を解決するチップ抵抗器は、厚さ方向に対して交差する上面及び裏面並びに前記上面及び前記裏面を接続する側面を有する基板と、前記上面上に形成された上面電極及び抵抗体と、前記裏面上に形成された裏面電極と、前記側面上に形成された側面電極と、前記裏面電極の少なくとも一部を覆う裏面めっき層と、前記側面電極の少なくとも一部を覆う側面めっき層と、を有する金属めっき層と、を備え、前記金属めっき層の厚さは、１０μｍ以上６０μｍ以下である。
　上記構成のチップ抵抗器は、厚肉の金属めっき層を備えるため、環境温度が上昇する場合には、チップ抵抗器の膨張量及びチップ抵抗器が実装される配線基板の膨張量の差が小さくなりやすい。一方、環境温度が低下する場合には、チップ抵抗器の収縮量及びチップ抵抗器が実装される配線基板の収縮量の差が小さくなりやすい。こうして、環境温度の変化に伴って、はんだに発生する応力が低減される。したがって、チップ抵抗器は、チップ抵抗器と配線基板とを接合するはんだに亀裂が発生することを抑制できる。
　上記チップ抵抗器によれば、はんだに亀裂が発生することを抑制できる。
第１実施形態のチップ抵抗器の平面図。 第１実施形態において、第２保護層とめっき層との図示を省略したチップ抵抗器の平面図。 第１実施形態のチップ抵抗器の底面図。 第１実施形態において、めっき層の図示を省略したチップ抵抗器の底面図。 図１の５－５線矢視断面図。 配線基板にはんだで接合された第１実施形態のチップ抵抗器の断面図。 第１実施形態のチップ抵抗器の熱応力解析の結果を示す表。 比較例のチップ抵抗器の断面図。 第２実施形態のチップ抵抗器の断面図。 第２実施形態のチップ抵抗器の熱応力解析の結果を示す表。 第２実施形態のチップ抵抗器の温度サイクル試験の結果を示すグラフ。 第３実施形態のチップ抵抗器の断面図。 第３実施形態のチップ抵抗器の熱応力解析の結果を示す表。 第４実施形態のチップ抵抗器の断面図。 第５実施形態のチップ抵抗器の断面図。 第６実施形態のチップ抵抗器の断面図。
　以下、チップ抵抗器の実施形態について図面を参照して説明する。以下に示す各実施形態は、技術的思想を具体化するための構成や方法を例示するものであり、各構成部品の材質、形状、構造、配置、寸法等を下記のものに限定するものではない。以下の各実施形態は、種々の変更を加えることができる。
　（第１実施形態）
　図１～図８に基づき、第１実施形態に係るチップ抵抗器１０について説明する。
　図１～図５に示すように、チップ抵抗器１０は、基板２０と、抵抗体３０と、一対の緩和層４０と、一対の電極５０と、保護層６０と、一対のめっき層７０と、を備える。なお、図２及び図４は、理解の便宜上、保護層６０の一部の図示を省略したり、めっき層７０の図示を省略したりしている。
　チップ抵抗器１０の説明においては、便宜上、基板２０の厚さ方向を「厚さ方向Ｚ」と呼ぶ。厚さ方向Ｚに対して直交する一方向を「第１方向Ｘ」と呼ぶ。厚さ方向Ｚ及び第１方向Ｘの双方に対して直交する方向を「第２方向Ｙ」と呼ぶ。
　チップ抵抗器１０は、様々な電子機器の配線基板（以下、「配線基板８０」とも言う。）に表面実装される。チップ抵抗器１０は、当該配線基板８０に流れる電流を制限するという機能を果たす。チップ抵抗器１０は、厚膜型、すなわちメタルグレーズ皮膜型の抵抗器である。
　図１に示すように、チップ抵抗器１０は、厚さ方向Ｚから見て、第１方向Ｘを長手方向とし、第２方向Ｙを短手方向とする矩形状である。なお、チップ抵抗器１０は、第１方向Ｘを短手方向とし、第２方向Ｙを長手方向とする矩形状としてもよいし、第１方向Ｘ及び第２方向Ｙの長さが等しくてもよい。
　まず、基板２０について説明する。
　図１～図５に示すように、基板２０には、抵抗体３０と、一対の緩和層４０と、一対の電極５０と、保護層６０と、一対のめっき層７０と、が設けられている。基板２０は、絶縁性を有する。厚さ方向Ｚから見て、基板２０は、第１方向Ｘを長手方向とし、第２方向Ｙを短手方向とする矩形状である。一例として、基板２０の第１方向Ｘにおける長さは３．２ｍｍであり、基板２０の第２方向Ｙにおける長さは１．６ｍｍである。また、基板２０の厚さである基板厚さＴｈ１は０．４７ｍｍである。
　チップ抵抗器１０の使用の際、抵抗体３０から熱が発生するため、基板２０は、放熱性に優れていることが求められる。このため、基板２０の材料は、熱伝導率が比較的高いことが好ましい。たとえば、基板２０は、アルミナ（Ａｌ２Ｏ３）を含むセラミックスで形成されている。
　図５に示すように、基板２０は、上面２１、裏面２２及び側面２３を有する。上面２１及び裏面２２は、厚さ方向Ｚに対して交差する面であり、たとえば、厚さ方向Ｚに対して直交する面である。
　図２及び図４に示すように、上面２１及び裏面２２は、第１方向Ｘを長手方向とし、第２方向Ｙを短手方向とする矩形状である。上面２１及び裏面２２は、厚さ方向Ｚにおいて互いに反対側を向く。上面２１は、図５の上方を向く。裏面２２は、図５の下方を向く。チップ抵抗器１０を配線基板８０に実装した際、裏面２２は、当該配線基板８０に対向する。
　側面２３は、第２方向Ｙを長手方向とし、厚さ方向Ｚを短手方向とする矩形状である。側面２３は、第１方向Ｘに対して交差する面であり、たとえば、第１方向Ｘに対して直交する面である。側面２３は、上面２１及び裏面２２の双方に接続している。図２及び図４に示すように、側面２３は、第１方向Ｘに離間して一対設けられている。一対の側面２３は、第１方向Ｘにおいて互いに離間している。
　基板２０の隅部は、面取りされている。詳しくは、図５に示すように、基板２０における上面２１と側面２３とが接続する第１隅部２４には第１傾斜面２５が形成されており、基板２０における裏面２２と側面２３とが接続する第２隅部２６には第２傾斜面２７が形成されている。第１傾斜面２５は、上面２１及び側面２３の双方と交差する面であり、第２傾斜面２７は、裏面２２及び側面２３の双方と交差する面である。この点で、第１実施形態では、第２隅部が「隅部」の一例に相当し、第２傾斜面が「傾斜面」の一例に相当している。第１傾斜面２５及び第２傾斜面２７は、チップ抵抗器１０の製造工程において、たとえば、アルミナで形成されている大型基板から基板２０を分割して切り出す際に形成される。
　次に、抵抗体３０について説明する。
　図１、図２及び図５に示すように、抵抗体３０は、基板２０の上面２１上に形成されており、第１実施形態では基板２０の上面２１に接している。厚さ方向Ｚから見て、抵抗体３０は、第１方向Ｘ及び第２方向Ｙに延びる帯状である。抵抗体３０は、金属粒子及びガラスで形成されている。当該金属粒子は、たとえば、酸化ルテニウム（ＲｕＯ２）または銀（Ａｇ）－パラジウム（Ｐｄ）合金である。
　なお、抵抗体３０と基板２０の上面２１との間に介在部が設けられていてもよい。この場合であっても、抵抗体３０は基板２０の上面２１上に形成されているといえる。すなわち、基板２０の上面２１上に形成された抵抗体３０とは、基板２０の上面２１に直接形成されている態様と、介在部を介して基板２０の上面２１に形成されている態様と、を含む。以降の説明においても同様である。
　図２に示すように、抵抗体３０には、厚さ方向Ｚに貫通するトリミング溝３１が形成されている。トリミング溝３１は、抵抗体３０と、後述する第１保護層６１との双方に一体となって形成されている。第１実施形態では、厚さ方向Ｚから見て、トリミング溝３１は略Ｌ字状である。トリミング溝３１は、チップ抵抗器１０の製造工程において、抵抗体３０の抵抗値を所望の抵抗値に調整する際に形成される。この点で、トリミング溝３１の形状は、必ずしもＬ字状である必要はない。
　次に、緩和層４０について説明する。
　図４に示すように、基板２０には、第１方向Ｘにおいて互いに離間した２つの緩和層４０が設けられている。すなわち、チップ抵抗器１０は、第１方向Ｘに離間した一対の緩和層４０を有している。一対の緩和層４０の形状は同一であるため、以降の説明では、片側の緩和層４０の構成について詳細に説明する。
　図５に示すように、各緩和層４０は、基板２０の裏面２２における側面２３の近くに形成されている。緩和層４０は、基板２０の裏面２２に直接形成されており、基板２０の裏面２２に接している。緩和層４０は、絶縁性を有する合成樹脂で形成されている。緩和層４０は、たとえば、エポキシ樹脂によって形成されている。緩和層４０の厚さである緩和層厚さＴｈ２は、たとえば、５μｍ以上２５μｍ以下であることが好ましく、第１実施形態では、７μｍである。
　各緩和層４０は、第２傾斜面２７上にも形成されている。第２傾斜面２７は傾斜しているため、緩和層４０のうち第２傾斜面２７上に形成されている部分は湾曲している。このため、緩和層４０における第１方向Ｘの両端部のうち基板２０の側面２３に対応する緩和層端部４１の外形形状はＲ形状となっている。すなわち、緩和層端部４１は丸く湾曲している。これにより、緩和層端部４１が直角に屈曲している場合に比較して、緩和層端部４１への応力集中が緩和されている。
　次に、電極５０について説明する。
　図１～図５に示すように、基板２０には、第１方向Ｘにおいて互いに離間した２つの電極５０が設けられている。すなわち、チップ抵抗器１０は、第１方向Ｘに離間した一対の電極５０を有している。抵抗体３０の第１方向Ｘの両端において、一対の電極５０は、抵抗体３０に接続している。つまり、第１方向Ｘは、一対の電極５０が基板２０を挟んで対向する方向ともいえる。一対の電極５０の形状は同一であるため、以降の説明では、片側の電極５０の構成について詳細に説明する。
　図５に示すように、各電極５０は、上面電極５１と、裏面電極５２と、側面電極５３と、を有する。
　図２及び図５に示すように、上面電極５１は、第１方向Ｘ及び第２方向Ｙに延びる帯状である。上面電極５１は、基板２０の上面２１上に形成されており、第１実施形態では基板２０の上面２１に接している。上面電極５１は、抵抗体３０の第１方向Ｘにおける端部に接続している。厚さ方向Ｚから見て、上面電極５１と抵抗体３０とは一部が重複するように形成されている。詳しくは、抵抗体３０の第１方向Ｘにおける端部は、上面電極５１の第１方向Ｘにおける端部上に配置されている。これにより、上面電極５１は、抵抗体３０に導通している。上面電極５１は、第１傾斜面２５上にも形成されている。第１傾斜面２５は傾斜しているため、上面電極５１のうち第１傾斜面２５上に形成されている部分の外形形状は湾曲している。このため、上面電極５１における第１方向Ｘの両端部のうち基板２０の側面２３寄りの端部である上面電極端部５１１はＲ形状となっている。すなわち、上面電極端部５１１は丸く湾曲している。これにより、上面電極端部５１１が直角に屈曲している場合に比較して、上面電極端部５１１への応力集中が緩和されている。
　なお、上面電極５１と基板２０の上面２１との間には、何らかの介在部が形成されていてもよい。すなわち、上面電極５１の形成態様は、基板２０の上面２１に直接形成されている態様と、介在部を介して基板２０の上面２１に形成されている態様と、を含む。
　上面電極５１は、銀粒子及びガラスを含む材料で形成されている。上面電極５１の厚さである上面電極厚さＴｈ３は、たとえば、１４μｍである。
　図４及び図５に示すように、裏面電極５２は、第１方向Ｘ及び第２方向Ｙに延びる帯状である。裏面電極５２は、基板２０の裏面２２に形成されている。詳しくは、図５に示すように、裏面電極５２は、緩和層４０を介して基板２０の裏面２２上に形成されている。なお、基板２０の裏面２２と裏面電極５２との間に緩和層４０が介在している場合であっても、裏面電極５２は、基板２０の裏面２２上に形成されているといえる。また、裏面電極５２は、基板２０の裏面２２と厚さ方向Ｚに対向する位置に設けられている電極ともいえる。
　上述したとおり、緩和層４０の緩和層端部４１がＲ形状となっていることに対応して、裏面電極５２における第１方向Ｘの両端部のうち基板２０の側面２３寄りの端部である裏面電極端部５２１はＲ形状となっている。すなわち、裏面電極端部５２１は丸く湾曲している。これにより、裏面電極端部５２１が直角に屈曲している場合に比較して、裏面電極端部５２１への応力集中が緩和されている。
　ここで、緩和層４０は、基板２０の裏面２２の第１方向Ｘにおける端部に形成されている。すなわち、緩和層４０は、基板２０を挟んで上面電極５１と対向する位置に形成されている。裏面電極５２は、緩和層４０上に形成されており、緩和層４０の少なくとも一部、第１実施形態では緩和層４０の全体を覆っている。緩和層４０と裏面電極５２との第１方向Ｘの長さは、上面電極５１の第１方向Ｘの長さよりも短く設定されている。つまり、上面電極５１は、裏面電極５２よりも基板２０の第１方向Ｘにおける中心に向かって延びている。
　裏面電極５２は、たとえば、金属粒子を含む合成樹脂で形成されている。当該金属粒子は、たとえば銀であり、当該合成樹脂は、たとえばエポキシ樹脂である。これにより、裏面電極５２は、導電性を有する。ただし、裏面電極５２は、金属粒子を含む合成樹脂に限られず、たとえば、金属粒子を含むガラスであってもよい。裏面電極５２の厚さである裏面電極厚さＴｈ４は、上面電極厚さＴｈ３よりも薄い。たとえば、裏面電極厚さＴｈ４は７μｍである。
　図２、図４及び図５に示すように、側面電極５３は、上面電極５１と裏面電極５２とを電気的に接続するものである。側面電極５３は、本体部５３１と、上面接続部５３２と、裏面接続部５３３と、を有している。
　本体部５３１は、第２方向Ｙ及び厚さ方向Ｚに延びる帯状である。本体部５３１は、基板２０の側面２３上に形成されており、第１実施形態では基板２０の側面２３に接している。本体部５３１は、基板２０の側面２３に対して厚さ方向Ｚの両側にはみ出しており、上面電極５１の側面と、緩和層４０の側面と、裏面電極５２の側面と、の各々に接している。
　上面接続部５３２は、第１方向Ｘ及び第２方向Ｙに延びる帯状である。上面接続部５３２は、厚さ方向Ｚから見て、上面電極５１と重なる位置に設けられている。上面接続部５３２は、上面電極５１に接している。これにより、上面接続部５３２と上面電極５１とは電気的に接続されている。上面接続部５３２は、上面電極端部５１１を含む上面電極５１の一部を覆っている。このため、上面電極５１は、上面接続部５３２に覆われている部分と上面接続部５３２に覆われていない部分とを有している。
　上面接続部５３２は、本体部５３１とつながっている。これにより、上面接続部５３２と本体部５３１とは電気的に接続されている。また、上面電極端部５１１が丸く湾曲していることに対応して、上面接続部５３２と本体部５３１との接続部分は丸く湾曲している。
　裏面接続部５３３は、第１方向Ｘ及び第２方向Ｙに延びる帯状である。裏面接続部５３３は、厚さ方向Ｚから見て、裏面電極５２と重なる位置に設けられている。裏面接続部５３３は、裏面電極５２に接している。これにより、裏面接続部５３３と裏面電極５２とは電気的に接続されている。裏面接続部５３３は、裏面電極端部５２１を含む裏面電極５２の一部を覆っている。このため、裏面電極５２は、裏面接続部５３３に覆われている部分と裏面接続部５３３に覆われていない部分とを有している。
　裏面接続部５３３は、本体部５３１とつながっている。これにより、裏面接続部５３３と本体部５３１とは電気的に接続されている。また、裏面電極端部５２１が丸く湾曲していることに対応して、裏面接続部５３３と本体部５３１との接続部分は丸く湾曲している。
　上記のとおり、側面電極５３は、上面電極５１と裏面電極５２との双方に接続している。これにより、裏面電極５２は、側面電極５３と上面電極５１とを介して抵抗体３０に導通している。
　なお、側面電極５３と基板２０の側面２３との間には、何らかの介在部が形成されていてもよい。すなわち、側面電極５３の本体部５３１の形成態様は、基板２０の側面２３に直接形成されている態様と、介在部を介して基板２０の側面２３に形成されている態様と、を含む。
　側面電極５３は、たとえば、金属薄膜からなる。当該金属薄膜は、たとえば、ニッケル（Ｎｉ）及びクロム（Ｃｒ）を含む合金で形成されている。側面電極５３の厚さである側面電極厚さＴｈ５は、たとえば、上面電極厚さＴｈ３及び裏面電極厚さＴｈ４の双方よりも薄いことが好ましい。また、本体部５３１の厚さと、上面接続部５３２の厚さと、裏面接続部５３３の厚さとは、それぞれ同一でもよいし、それぞれ異なっていてもよい。
　次に、保護層６０について説明する。
　図１，図２及び図５に示すように、保護層６０は、第１保護層６１及び第２保護層６２を有する。
　図１及び図５に示すように、第１保護層６１は、抵抗体３０の第１方向Ｘにおける中央部を覆っている。第１方向Ｘにおいて、第１保護層６１は、抵抗体３０よりも短い。このため、抵抗体３０は、第１方向Ｘにおいて、第１保護層６１の両端から第１方向Ｘにはみ出している。第１保護層６１には、先述したトリミング溝３１が形成されている。第１保護層６１は、たとえば、ガラスを含む材料で形成されている。
　図１及び図５に示すように、第２保護層６２は、第１保護層６１と、抵抗体３０における第１保護層６１に覆われていない部分と、の双方を覆っている。さらに、第２保護層６２は、抵抗体３０に対して第１方向Ｘにはみ出しており、上面電極５１の一部を覆っている。第２保護層６２は、たとえば、黒色のエポキシ樹脂を含む材料で形成されている。
　図２及び図５に示すように、側面電極５３の上面接続部５３２と第２保護層６２とは第１方向Ｘに離間している。このため、上面電極５１のうち上面接続部５３２と第２保護層６２との間の部分は、上面接続部５３２及び第２保護層６２の何れにも覆われていない。
　次に、めっき層７０について説明する。
　図１及び図３に示すように、めっき層７０は、第１方向Ｘにおいて互いに離間した状態で基板２０に２つ設けられている。すなわち、チップ抵抗器１０は、第１方向Ｘに離間した一対のめっき層７０を有している。一対のめっき層７０の形状は同一であるため、以降の説明では、片側のめっき層７０の構成について詳細に説明する。
　図５に示すように、めっき層７０は、「金属めっき層」の一例としての第１めっき層７１と、第２めっき層７２と、第３めっき層７３と、を有している。
　第１めっき層７１は、上面電極５１と側面電極５３と裏面電極５２とに跨って形成されており、上面電極５１の少なくとも一部と側面電極５３の少なくとも一部と裏面電極５２の少なくとも一部とを覆う。第１めっき層７１は、第２方向Ｙから見て略Ｃ字状に形成されている。第１めっき層７１は、たとえば、銅（Ｃｕ）で形成されている。第１めっき層７１は、上面めっき層７１１と、裏面めっき層７１２と、側面めっき層７１３と、を有している。
　上面めっき層７１１は、厚さ方向Ｚにおいて、基板２０の上面２１と対向する位置に形成されている。上面めっき層７１１は、第１方向Ｘ及び第２方向Ｙに延びた帯状である。上面めっき層７１１は、上面接続部５３２と第２保護層６２とに跨って形成されており、上面接続部５３２と、上面電極５１における上面接続部５３２と第２保護層６２との間にある部分と、第２保護層６２の一部と、を覆っている。すなわち、上面めっき層７１１は、第２保護層６２の一部を覆う重複部７１４を有している。重複部７１４は、上面めっき層７１１の第１方向Ｘにおける抵抗体３０寄りの端部である。チップ抵抗器１０において、重複部７１４が形成されている部分を厚さ方向Ｚに見たとき、基板２０には、上面電極５１、第２保護層６２、重複部７１４が順に積層されている。
　図１に示すように、上面めっき層７１１は、第１方向Ｘにおいて、第２方向Ｙにおける長さが異なっている。詳しくは、上面めっき層７１１は、第１方向Ｘにおける基板２０の中心寄りの部分の第２方向Ｙにおける長さが、第１方向における基板２０の端部寄りの部分の第２方向Ｙにおける長さよりも短くなっている。この点で、上面めっき層７１１は、上面電極５１よりも、第２方向Ｙにおける長さが短い部分を有しているといえる。ただし、上面めっき層７１１は、第１方向Ｘにおいて、第２方向Ｙにおける長さが一定でもよい。
　裏面めっき層７１２は、厚さ方向Ｚにおいて、基板２０の裏面２２と対向する位置に形成されている。裏面めっき層７１２は、第１方向Ｘ及び第２方向Ｙに延びた帯状である。裏面めっき層７１２は、裏面接続部５３３上と裏面電極５２上とに形成されており、裏面接続部５３３と裏面電極５２との双方を覆っている。つまり、裏面電極５２は、当該裏面電極５２の一部を覆う裏面接続部５３３ごと、第１めっき層７１によって覆われている。
　図３に示すように、裏面めっき層７１２は、第１方向Ｘにおいて、第２方向Ｙにおける長さが異なっている。詳しくは、裏面めっき層７１２は、第１方向Ｘにおける基板２０の中心寄りの部分の第２方向Ｙにおける長さが、第１方向における基板２０の端部寄りの部分の第２方向Ｙにおける長さよりも短くなっている。この点で、裏面めっき層７１２は、裏面電極５２よりも、第２方向Ｙにおける長さが短い部分を有しているといえる。ただし、裏面めっき層７１２は、第１方向Ｘにおいて、第２方向Ｙにおける長さが一定でもよい。
　図５に示すように、側面めっき層７１３は、第１方向Ｘにおいて、基板２０の側面２３と対向する位置に形成されている。側面めっき層７１３は、第２方向Ｙ及び厚さ方向Ｚに延びた帯状である。側面めっき層７１３は、側面電極５３の本体部５３１に積層されており、本体部５３１の少なくとも一部を覆っている。第１実施形態では、側面めっき層７１３は、本体部５３１の全体を覆っている。
　上面めっき層７１１と側面めっき層７１３とはつながっている。側面電極５３の本体部５３１と上面接続部５３２との接続部分が丸く湾曲していることに対応して、上面めっき層７１１と側面めっき層７１３との接続部分も丸く湾曲している。同様に、裏面めっき層７１２と側面めっき層７１３とはつながっている。側面電極５３の本体部５３１と裏面接続部５３３との接続部分が丸く湾曲していることに対応して、裏面めっき層７１２と側面めっき層７１３との接続部分も丸く湾曲している。すなわち、第１めっき層７１は、側面電極５３を介して、基板２０の第１隅部２４及び第２隅部２６を覆う部分が丸く湾曲している。
　図５に示すように、第２めっき層７２は、第１めっき層７１の全体を覆っている。第２めっき層７２は、第３めっき層７３に含まれる錫（Ｓｎ）及びはんだに含まれる錫が第１めっき層７１に入り込むのを規制している。第２めっき層７２は、たとえば、ニッケルで形成されている。第２めっき層７２の厚さである第２めっき層厚さＴｈ７は、第１めっき層７１の厚さである第１めっき層厚さＴｈ６よりも薄い。
　第３めっき層７３は、第２めっき層７２の全体を覆っている。第３めっき層７３は、はんだを介してチップ抵抗器１０に接合される部位である。第３めっき層７３は、たとえば、錫で形成されている。第３めっき層７３の厚さである第３めっき層厚さＴｈ８は、第２めっき層厚さＴｈ７と略等しくなっている。なお、第３めっき層厚さＴｈ８は、第２めっき層厚さＴｈ７よりも厚くてもよいし、薄くてもよい。
　また、第２めっき層７２と第３めっき層７３とにおいて、第１めっき層７１の裏面めっき層７１２と側面めっき層７１３との接続部分を覆う部分は丸く湾曲している。同様に、第２めっき層７２と第３めっき層７３とにおいて、第１めっき層７１の裏面めっき層７１２と側面めっき層７１３との接続部分を覆う部分は丸く湾曲している。以降の説明では、めっき層７０において、側面電極５３を介して、基板２０の第１隅部２４を覆う部分を第１湾曲部７０１ともいい、側面電極５３を介して、基板２０の第２隅部２６を覆う部分を第２湾曲部７０２ともいう。上述した通り、第１湾曲部７０１と第２湾曲部７０２とは、丸く湾曲している。
　なお、めっき層７０は、基板２０に側面電極５３を形成した後に、たとえば、電解めっきにより形成することができる。この場合、比較的厚い第１めっき層７１を形成する場合には、比較的薄い第２めっき層７２と第３めっき層７３とを形成する場合に比較して、電解めっきの電流密度を高くしたり、電解めっきの処理時間を長くしたりすればよい。
　次に、配線基板８０に実装されたチップ抵抗器１０について説明する。
　図６に示すように、チップ抵抗器１０のめっき層７０と配線基板８０とがはんだ９０で接合されることにより、チップ抵抗器１０が配線基板８０に実装される。はんだ９０は、めっき層７０における裏面電極５２を覆う部分及び側面電極５３を覆う部分と、配線基板８０のランド８１と、を接合する。これにより、一対の電極５０は、抵抗体３０と当該配線基板８０との導電経路を構成する。なお、はんだ９０は、めっき層７０において、上面電極５１を覆う部分にまで及んでいてもよい。
　配線基板８０は、たとえば、ガラス－エポキシ樹脂で形成されている。この点で、配線基板８０の線膨張係数は、チップ抵抗器１０の基板２０の線膨張係数よりも大きくなっている。また、はんだ９０は、第３めっき層７３と同様に、たとえば、錫で形成されている。
　ここで、チップ抵抗器１０の使用時に、チップ抵抗器１０の使用環境における温度（以下、「環境温度」とも言う。）が変化すると、線膨張係数の差に起因して、チップ抵抗器１０と配線基板８０とが異なる態様で膨張したり収縮したりする。このため、チップ抵抗器１０の使用時に、環境温度の変化が繰り返されると、チップ抵抗器１０と配線基板８０とを接合するはんだ９０に繰り返し応力が作用する結果、はんだ９０に亀裂が発生することがある。ここでいうはんだ９０の亀裂は、チップ抵抗器１０と配線基板８０とを接合するはんだ９０自体に発生する亀裂と、はんだ９０とチップ抵抗器１０との界面に発生する亀裂と、を含むものとする。
　そこで、第１実施形態において、第１めっき層厚さＴｈ６は、通常よりも厚くなっている。たとえば、第１めっき層厚さＴｈ６は、１０μｍ以上であると好ましく、２０μｍ以上であるとより好ましい。第１実施形態における第１めっき層厚さＴｈ６は、たとえば、３０μｍである。さらに、第１実施形態では、第１めっき層厚さＴｈ６は、上面電極厚さＴｈ３よりも厚い。第１めっき層厚さＴｈ６は裏面電極厚さＴｈ４よりも厚い。第１めっき層厚さＴｈ６は、側面電極厚さＴｈ５よりも厚い。第１めっき層厚さＴｈ６は緩和層厚さＴｈ２よりも厚い。このように、第１実施形態では、第１めっき層７１を通常よりも厚くすることにより、はんだ９０に作用する応力を軽減している。
　第１実施形態の作用について説明する。
　詳しくは、図６に示す断面図をもとに作成した二次元伝熱モデルに基づく熱応力解析結果について説明する。熱応力解析では、伝熱モデルにおいて、環境温度が２５℃から１５５℃まで上昇するときに、はんだ９０に生じるミーゼス応力を算出している。
　図７は、第１めっき層厚さＴｈ６を変化させた場合の第１測定点Ｐ１及び第２測定点Ｐ２におけるミーゼス応力を示している。図６に示すように、第１測定点Ｐ１は、はんだ９０において、側面電極５３を覆うめっき層７０との接合部位のうち最も上面電極５１寄りの位置である。第２測定点Ｐ２は、はんだ９０において、基板２０の第２隅部２６を覆うめっき層７０との接合部位となる位置である。つまり、第１測定点Ｐ１及び第２測定点Ｐ２は、ともに、はんだ９０におけるめっき層７０との接点である。
　第１測定点Ｐ１及び第２測定点Ｐ２は、はんだ９０において、亀裂が発生する場合にチップ抵抗器１０の抵抗値の変化に与える影響が大きい部位である。また、第１測定点Ｐ１は、はんだ９０における亀裂が発生しやすい部位であり、第２測定点Ｐ２は、はんだ９０における応力集中が起きやすい部位である。つまり、第１測定点Ｐ１及び第２測定点Ｐ２の応力が小さくなるほど、はんだ９０の亀裂に起因するチップ抵抗器１０の抵抗値の変化が抑制されやすい。
　図７において、比較例１は、第１めっき層７１を設けない場合であり、実施例１－１は、第１めっき層厚さＴｈ６が１０μｍの場合であり、実施例１－２は、第１めっき層厚さＴｈ６が３０μｍの場合である。比較例１、実施例１－１及び実施例１－２は、第１めっき層厚さＴｈ６を除き、チップ抵抗器１０の構成が共通している。
　図７に示すように、比較例１と実施例１－１及び実施例１－２とを比較すると、第１めっき層７１を設けることで、第１測定点Ｐ１及び第２測定点Ｐ２の双方のミーゼス応力が低下している。さらに、実施例１－１と実施例１－２とを比較すると、第１めっき層厚さＴｈ６が厚いほど、第１測定点Ｐ１及び第２測定点Ｐ２の双方のミーゼス応力が低下している。なお、図示を省略するものの、伝熱モデルにおいて、環境温度が２５℃から－５５℃まで低下する場合にも、第１めっき層厚さＴｈ６が厚くなるにつれてミーゼス応力が低下する傾向が得られる。
　チップ抵抗器１０の基板２０の線膨張係数が配線基板８０の線膨張係数よりも小さいと、環境温度が高くなる際に、チップ抵抗器１０の第１方向Ｘにおける膨張量が配線基板８０の第１方向Ｘにおける膨張量よりも小さくなる。正確には、チップ抵抗器１０の第１方向Ｘにおける膨張量が、配線基板８０において、チップ抵抗器１０が実装される部分の第１方向Ｘにおける膨張量よりも小さくなる。このため、チップ抵抗器１０と配線基板８０とを接合するはんだ９０には、チップ抵抗器１０の膨張量及び配線基板８０の膨張量の差に応じた応力が作用し得る。
　この点、第１実施形態において、めっき層７０は、厚さが１０μｍ以上の銅で形成されている第１めっき層７１を有する。言い換えれば、めっき層７０は、チップ抵抗器１０の基板２０よりも線膨張係数が大きく、通常よりも厚く形成される第１めっき層７１を有する。このため、チップ抵抗器１０の発熱時には、第１めっき層７１が膨張することで、チップ抵抗器１０の膨張量及び配線基板８０の膨張量の差が小さくなりやすい。こうして、環境温度の変化に伴い、はんだ９０に作用する応力が低減される。
　その一方で、第１めっき層厚さＴｈ６を６０μｍよりも厚くすると、はんだ９０に亀裂が発生することが抑制されるものの、以下のような問題が生じる場合がある。
　図８は、第１めっき層厚さＴｈ６が６０μｍよりも厚い第１めっき層７１Ｘを有するめっき層７０Ｘを備えるチップ抵抗器１０Ｘを示している。第１めっき層厚さＴｈ６を６０μｍよりも厚くする場合、はんだ９０に亀裂が発生するよりも先に、上面電極５１に亀裂が発生する場合がある。詳しくは、上面電極５１において、第１保護層６１に覆われる部分と第１めっき層７１Ｘに覆われる部分との境界付近、すなわち、図８に一点鎖線で囲った部分に亀裂が発生する場合がある。したがって、第１めっき層厚さＴｈ６は、６０μｍ以下とすることが好ましく、４０μｍ以下とすることがより好ましい。
　第１実施形態の効果について説明する。
　（１）チップ抵抗器１０は、厚さが１０μｍ以上の第１めっき層７１を備える。このため、第１めっき層７１を備えない比較例のチップ抵抗器１０と比較した場合、環境温度の変化に伴い、はんだ９０に発生する応力が低減される。したがって、チップ抵抗器１０は、チップ抵抗器１０と配線基板８０とを接合するはんだ９０に亀裂が発生することを抑制できる。
　（２）第１めっき層厚さＴｈ６は、６０μｍ以下である。このため、チップ抵抗器１０は、上面電極５１における第１保護層６１に覆われる部分と上面電極５１における第１めっき層７１に覆われる部分との境界付近に亀裂が発生することを抑制できる。
　（３）第１めっき層７１は、配線基板８０を構成するガラス－エポキシ樹脂よりも線膨張係数が大きい銅で形成されている。このため、チップ抵抗器１０は、環境温度の温度変化に伴い、はんだ９０に発生する応力をより軽減できる。
　（４）めっき層７０において、基板２０の第１隅部２４を覆う第１湾曲部７０１と基板２０の第２隅部２６を覆う第２湾曲部７０２とは丸く湾曲している。このため、チップ抵抗器１０は、はんだ９０が第１湾曲部７０１を覆うように形成される場合には、はんだ９０における第１湾曲部７０１を覆う部分に応力集中が起こることを抑制できる。同様に、チップ抵抗器１０は、はんだ９０が第２湾曲部７０２を覆うように形成される場合には、はんだ９０における第２湾曲部７０２を覆う部分に応力集中が起こることを抑制できる。
　（５）チップ抵抗器１０は、緩和層４０を備える。このため、チップ抵抗器１０は、環境温度が変化する際に、はんだに発生する応力をさらに低減できる。
　（第２実施形態）
　図９～図１１に基づき、第２実施形態に係るチップ抵抗器１０Ａについて説明する。第２実施形態において、第１実施形態と共通する構成については同一の符号を付して説明を省略する。第２実施形態におけるチップ抵抗器１０Ａは、第１実施形態におけるチップ抵抗器１０と比較して、緩和層４０を備えない点が主に異なる。
　図９に示すように、チップ抵抗器１０Ａは、基板２０と、抵抗体３０と、電極５０Ａと、保護層６０と、めっき層７０と、を備える。電極５０Ａは、上面電極５１と、裏面電極５２Ａと、側面電極５３と、を有する。
　裏面電極５２Ａは、第１方向Ｘを短手方向とし、第２方向Ｙを長手方向とする帯状である。裏面電極５２Ａは、緩和層４０を介在させることなく、基板２０の裏面２２上に直接形成されている。裏面電極５２Ａは、基板２０の第１方向Ｘにおける端部寄りに形成されている。裏面電極５２Ａは、基板２０の第２傾斜面２７上にも形成されている。第２傾斜面２７は傾斜しているため、裏面電極５２Ａのうち第１傾斜面２５上に形成されている部分である裏面電極端部５２１Ａは丸く湾曲している。また、裏面電極厚さＴｈ４は、上面電極厚さＴｈ３と略等しい。たとえば、上面電極厚さＴｈ３が１４μｍである場合、裏面電極厚さＴｈ４は１４μｍである。
　第２実施形態の作用について説明する。
　詳しくは、図９に示す断面図をもとに作成した二次元伝熱モデルに基づく熱応力解析結果について説明する。熱応力解析では、伝熱モデルにおいて、環境温度が２５℃から１５５℃まで上昇するときに、はんだ９０に生じるミーゼス応力を算出している。
　図１０は、第１めっき層厚さＴｈ６を変化させた場合の第１測定点Ｐ１及び第２測定点Ｐ２におけるミーゼス応力を示している。第１測定点Ｐ１及び第２測定点Ｐ２は、図６に示す位置と同様のはんだ９０におけるめっき層７０との接点である。比較例２は、第１めっき層７１を設けない場合であり、実施例２－１は、第１めっき層厚さＴｈ６が１０μｍの場合であり、実施例２－２は、第１めっき層厚さＴｈ６が３０μｍの場合である。比較例２、実施例２－１及び実施例２－２は、第１めっき層厚さＴｈ６を除き、チップ抵抗器１０Ａの構成が共通している。
　図１０に示すように、比較例２と実施例２－１及び実施例２－２とを比較すると、第１めっき層７１を設けることで、第１測定点Ｐ１及び第２測定点Ｐ２の双方のミーゼス応力が低下している。また、実施例２－１と実施例２－２とを比較すると、第１めっき層厚さＴｈ６が厚くなるほど、第１測定点Ｐ１及び第２測定点Ｐ２の双方のミーゼス応力が低下している。さらに、第１実施形態の解析結果と比較すると、第１めっき層厚さＴｈ６が厚くなるにつれて、第１測定点Ｐ１及び第２測定点Ｐ２の双方のミーゼス応力が低下する傾向は、緩和層４０の有無に関係しないことが分かる。
　続いて、チップ抵抗器１０Ａの温度サイクル試験の結果について説明する。
　温度サイクル試験は、環境温度を高温及び低温に周期的に変化させたときの抵抗値変化率を測定するものである。詳しくは、温度サイクル試験は、環境温度を１５５℃から－５５℃に低下させた後、環境温度を－５５℃から１５５℃まで上昇させるという温度サイクルを繰り返した場合の抵抗値変化率を測定するものである。
　ここで、抵抗値変化率とは、温度サイクルを所定回数繰り返したときの抵抗値から試験開始時点の抵抗値を差し引いた値を、試験開始時点の抵抗値で除した値である。抵抗値変化率が正の値であれば、抵抗値が増大したことを示し、抵抗値変化率が負の値であれば、抵抗値が減少したことを示す。また、抵抗値は、チップ抵抗器１０Ａと配線基板８０とはんだ９０とを含む導電経路を用いて測定されるため、はんだ９０に亀裂が発生する場合には、抵抗値変化率が変化する。
　図１１は、比較例２及び実施例２－２について、上記温度サイクルの繰り返し回数に対する抵抗変化率の変化を示すグラフである。
　図１１に実線で示すように、比較例２の場合には、温度サイクルが１５００回を超えると、抵抗値変化率が１％を超えるのに対し、図１１に一点鎖線で示すように、実施例２－２の場合には、温度サイクルが１５００回を超えても、抵抗値変化率が０．５％未満である。また、比較例２と実施例２－２との抵抗値変化率の勾配を比較すると、実施例２－２のほうが、緩勾配となっている。こうして、第１めっき層７１を設ける場合には、第１めっき層７１を設けない場合に比較して、温度サイクル特性が良好となる。言い換えれば、チップ抵抗器１０Ａを継続して使用するときの性能の変化が小さくなる。
　第２実施形態の効果について説明する。第２実施形態は、第１実施形態の効果（１）～（４）を得ることができる。
　（第３実施形態）
　図１２及び図１３に基づき、第３実施形態に係るチップ抵抗器１０Ｂについて説明する。第３実施形態において、第１実施形態と共通する構成については同一の符号を付して説明を省略する。第３実施形態におけるチップ抵抗器１０Ｂは、第１実施形態におけるチップ抵抗器１０と比較して、基板厚さＴｈ１が異なる。
　図１２に示すように、チップ抵抗器１０Ｂは、基板２０Ｂと、抵抗体３０と、緩和層４０と、電極５０と、保護層６０と、めっき層７０と、を備える。
　一例として、基板２０Ｂの第１方向Ｘにおける長さは３．２ｍｍであり、基板２０Ｂの第２方向Ｙにおける長さは１．６ｍｍである。基板厚さＴｈ１は、０．２８ｍｍ以上０．４７ｍｍ未満であることが好ましい。第３実施形態では、基板厚さＴｈ１は、０．２８ｍｍである。こうして、第３実施形態における基板厚さＴｈ１は、第１実施形態における基板厚さＴｈ１よりも薄くなっている。なお、第３実施形態における基板２０Ｂは、基板厚さＴｈ１を除けば、第１実施形態における基板２０と同様の構成である。
　第３実施形態の作用について説明する。
　詳しくは、図１２に示す断面図をもとに作成した二次元伝熱モデルに基づく熱応力解析結果について説明する。熱応力解析では、伝熱モデルにおいて、環境温度が２５℃から１５５℃まで上昇するときにはんだ９０に生じるミーゼス応力を算出している。
　図１３は、基板２０Ｂの厚さを変化させた場合の第１測定点Ｐ１及び第２測定点Ｐ２におけるミーゼス応力を示している。第１測定点Ｐ１及び第２測定点Ｐ２は、図６に示す位置と同様のはんだ９０におけるめっき層７０との接点である。図１３に示すように、比較例３は、基板厚さＴｈ１を０．４７ｍｍとする場合、すなわち、第１実施形態の実施例１－２の場合であり、実施例３は、基板厚さＴｈ１を０．２８ｍｍとする場合である。比較例３及び実施例３は、基板厚さＴｈ１を除き、チップ抵抗器１０Ｂの構成が共通している。
　図１３に示すように、比較例３及び実施例３を比較すると、基板厚さＴｈ１が薄くなることで、第１測定点Ｐ１及び第２測定点Ｐ２の双方のミーゼス応力が低下している。図示を省略するが、こうした傾向は、緩和層４０を設けない場合にも、第１めっき層７１を設けない場合にも共通している。
　上述したように、チップ抵抗器１０Ｂが発熱する場合には、配線基板８０の第１方向Ｘにおける膨張量がチップ抵抗器１０Ｂの第１方向Ｘにおける膨張量よりも大きくなる。つまり、チップ抵抗器１０Ｂは、第１方向Ｘに膨張する配線基板８０により、第１方向Ｘに伸長される。この点、チップ抵抗器１０Ｂは、基板厚さＴｈ１が薄いため、第１方向Ｘに膨張する配線基板８０により、第１方向Ｘに伸長しやすくなる。言い換えれば、チップ抵抗器１０Ｂは、基板厚さＴｈ１が薄いため、たわみやすくなる。その結果、第１方向Ｘにおいて、チップ抵抗器１０Ｂの膨張量及び配線基板８０の膨張量の差が小さくなりやすい。こうして、環境温度の変化に伴い、はんだ９０に作用する応力が低減される。
　第３実施形態の効果について説明する。第３実施形態によれば、第１実施形態の効果（１）～（５）に加え、以下の効果を得ることができる。
　（６）チップ抵抗器１０Ｂは、基板厚さＴｈ１が０．２８ｍｍの基板２０Ｂを備えている。このため、基板厚さＴｈ１を０．４７ｍｍの基板２０を備える第１実施形態におけるチップ抵抗器１０と比較して、環境温度の変化時に、チップ抵抗器１０Ｂの基板２０が配線基板８０に追従して変形しやすくなる。その結果、チップ抵抗器１０Ｂは、環境温度の変化に伴い、はんだ９０に作用する応力を低減できる。
　（第４実施形態）
　図１４に基づき、第４実施形態に係るチップ抵抗器１０Ｃについて説明する。第４実施形態において、第２実施形態と共通する構成については同一の符号を付して説明を省略する。第４実施形態におけるチップ抵抗器１０Ｃは、第１実施形態におけるチップ抵抗器１０と比較して、基板２０の裏面２２における構成が異なる。
　図１４に示すように、チップ抵抗器１０Ｃは、基板２０と、抵抗体３０と、緩和層４０Ｃと、電極５０Ｃと、保護層６０と、めっき層７０と、を備える。
　緩和層４０Ｃは、基板２０の裏面２２に直接形成されており、基板２０の裏面２２に接している。緩和層４０Ｃは、第１方向Ｘにおいて、上面電極５１よりも長くなるように形成されている。
　電極５０Ｃは、上面電極５１と、裏面電極５２Ｃと、側面電極５３と、を有する。裏面電極５２Ｃは、第１方向Ｘを短手方向とし、第２方向Ｙを長手方向とする帯状である。裏面電極５２Ｃは、第１方向Ｘにおいて、上面電極５１よりも長くなるように形成されている。裏面電極５２Ｃは、緩和層４０Ｃを介して基板２０の裏面２２上に形成されている。
　第４実施形態の作用及び効果について説明する。第４実施形態によれば、第１実施形態の作用効果と同等の作用効果を得ることができる。なお、第４実施形態において、第１方向Ｘにおける上面電極５１の長さと第１方向Ｘにおける裏面電極５２の長さとは等しくてもよい。
　（第５実施形態）
　図１５に基づき、第５実施形態に係るチップ抵抗器１０Ｄについて説明する。第５実施形態において、第１実施形態と共通する構成については同一の符号を付して説明を省略する。第５実施形態におけるチップ抵抗器１０Ｄは、第１実施形態におけるチップ抵抗器１０と比較して、めっき層７０の構造が異なる。
　図１５に示すように、チップ抵抗器１０Ｄは、基板２０と、抵抗体３０と、緩和層４０と、電極５０と、保護層６０と、めっき層７０Ｄと、を備える。めっき層７０Ｄは、第１めっき層７１Ｄと、「金属めっき層」の一例としての第２めっき層７２Ｄと、第３めっき層７３と、を有する。
　第１めっき層７１Ｄは、たとえば、銅で形成されている。第１めっき層７１Ｄは、上面電極５１と裏面電極５２と側面電極５３とに跨って形成されている。第１めっき層７１Ｄは、上面電極５１の少なくとも一部と、裏面電極５２の少なくとも一部と、側面電極５３の少なくとも一部と、を覆っている。詳しくは、第１めっき層７１Ｄは、上面電極５１の大部分と、裏面電極５２の全体と、側面電極５３の全体と、を覆っている。
　第２めっき層７２Ｄは、たとえば、ニッケルで形成されている。第２めっき層７２Ｄは、第１めっき層７１Ｄを覆うように形成されている。第２めっき層７２Ｄは、上面電極５１の少なくとも一部を覆う上面めっき層７２１Ｄと、裏面電極５２の少なくとも一部を覆う裏面めっき層７２２Ｄと、側面電極５３の少なくとも一部を覆う側面めっき層７２３Ｄと、を有している。
　上面めっき層７２１Ｄは、厚さ方向Ｚにおいて、基板２０の上面２１と対向する位置に形成されている。上面めっき層７２１Ｄは、側面電極５３の上面接続部５３２と、上面電極５１における上面接続部５３２にも保護層６０にも覆われていない部分と、を第１めっき層７１Ｄごと覆っている。また、上面めっき層７２１Ｄは、第２保護層６２の第１方向Ｘにおける端部を覆っている。裏面めっき層７２２Ｄは、厚さ方向Ｚにおいて、基板２０の裏面２２と対向する位置に形成されている。裏面めっき層７２２Ｄは、側面電極５３の裏面接続部５３３と、裏面電極５２における裏面接続部５３３に覆われていない部分と、を第１めっき層７１Ｄごと覆っている。側面めっき層７２３Ｄは、第１方向Ｘにおいて、基板２０の側面２３と対向する位置に形成されている。側面めっき層７２３Ｄは、第１めっき層７１Ｄごと、側面電極５３の本体部５３１を覆っている。
　第５実施形態において、第２めっき層厚さＴｈ７は、第１めっき層厚さＴｈ６よりも厚くなっている。詳しくは、第２めっき層厚さＴｈ７は、１０～６０μｍであると好ましく、より好ましくは２０～４０μｍである。第５実施形態における第２めっき層厚さＴｈ７は、たとえば、３０μｍである。
　第５実施形態の作用及び効果について説明する。第５実施形態におけるチップ抵抗器１０Ｄは、銅に迫る線膨張係数を有するニッケルからなる厚肉の第２めっき層７２Ｄを備える。このため、第５実施形態によれば、第１実施形態と同様の作用効果を得ることができる。
　（第６実施形態）
　図１６に基づき、第６実施形態に係るチップ抵抗器１０Ｅについて説明する。第６実施形態において、第１実施形態と共通する構成については同一の符号を付して説明を省略する。第６実施形態におけるチップ抵抗器１０Ｅは、第１実施形態におけるチップ抵抗器１０と比較して、めっき層７０の構造が異なる。
　図１６に示すように、チップ抵抗器１０Ｅは、基板２０と、抵抗体３０と、緩和層４０と、電極５０と、保護層６０と、めっき層７０Ｅと、を備える。めっき層７０Ｅは、「金属めっき層」の一例としての第１めっき層７１Ｅと、第２めっき層７２Ｅと、を有する。
　第１めっき層７１Ｅは、たとえば、ニッケルで形成されている。第１めっき層７１Ｅは、上面電極５１と裏面電極５２と側面電極５３とに跨って形成されている。第１めっき層７１Ｅは、上面電極５１の少なくとも一部を覆う上面めっき層７１１Ｅと、裏面電極５２の少なくとも一部を覆う裏面めっき層７１２Ｅと、側面電極５３の少なくとも一部を覆う側面めっき層７１３Ｅと、を有している。
　上面めっき層７１１Ｅは、厚さ方向Ｚにおいて、基板２０の上面と対向する位置に形成されている。上面めっき層７１１Ｅは、側面電極５３の上面接続部５３２と、上面電極５１における上面接続部５３２にも保護層６０にも覆われていない部分と、第２保護層６２の第１方向Ｘにおける端部と、を覆っている。裏面めっき層７１２Ｅは、厚さ方向Ｚにおいて、基板２０の裏面２２と対向する位置に形成されている。裏面めっき層７１２Ｅは、側面電極５３の裏面接続部５３３と、裏面電極５２における裏面接続部５３３に覆われていない部分と、を覆っている。側面めっき層７１３Ｅは、第１方向Ｘにおいて、基板２０の側面２３と対向する位置に形成されている。側面めっき層７１３Ｅは、側面電極５３の本体部５３１を覆っている。
　第１めっき層厚さＴｈ６は、１０～６０μｍであると好ましく、より好ましくは２０～４０μｍである。第６実施形態における第１めっき層厚さＴｈ６は、たとえば、３０μｍである。
　第２めっき層７２Ｅは、たとえば、錫で形成されている。第２めっき層７２Ｅは、第１めっき層７１Ｅを覆っている。第２めっき層７２Ｅは、はんだ９０を介してチップ抵抗器１０Ｅに接合される部位である。第２めっき層厚さＴｈ７は、第１めっき層厚さＴｈ６よりも薄い。つまり、第２めっき層７２Ｅは、第１実施形態における第３めっき層７３に相当する構成である。
　第６実施形態の作用及び効果について説明する。第６実施形態におけるチップ抵抗器１０Ｅは、銅に迫る線膨張係数を有するニッケルからなる厚肉の第１めっき層７１Ｅを備える。このため、第６実施形態によれば、第１実施形態と同様の作用効果を得ることができる。
　上記実施形態は、以下のように変更して実施することができる。上記実施形態及び以下の変更例は、技術的に矛盾しない範囲で互いに組み合わせて実施することができる。
　・めっき層７０，７０Ｄ，７０Ｅにおいて、上面めっき層７１１，７１１Ｅ，７２１Ｄは必須の構成ではない。言い換えれば、めっき層７０，７０Ｄ，７０Ｅは、裏面めっき層７１２，７１２Ｅ，７２２Ｄと側面めっき層７１３，７１３Ｅ，７２３Ｄとを有していればよい。
　・上面めっき層７１１，７１１Ｅ，７２１Ｄは、上面電極５１の全体を覆うように構成してもよい。この場合、上面電極５１は、抵抗体３０の第１方向Ｘにおける端部を覆うように形成することが好ましい。
　・裏面めっき層７１２，７１２Ｅ，７２２Ｄは、裏面電極５２，５２Ａ，５２Ｃの少なくとも一部を覆うように構成されていればよい。
　・側面めっき層７１３，７１３Ｅ，７２３Ｄは、側面電極５３の少なくとも一部を覆うように構成されていればよい。
　・基板２０，２０Ｂにおいて、第１隅部２４は第１傾斜面２５を有しなくてもよいし、第２隅部２６は第２傾斜面２７を有しなくてもよい。言い換えれば、第１隅部２４及び第２隅部２６は直角をなすように構成されていてもよい。
　・上面電極厚さＴｈ３、裏面電極厚さＴｈ４及び側面電極厚さＴｈ５の各々は、「金属めっき層」の一例としての第１めっき層７１，７１Ｅの第１めっき層厚さＴｈ６以上であってもよい。同様に、上面電極厚さＴｈ３、裏面電極厚さＴｈ４及び側面電極厚さＴｈ５の各々は、「金属めっき層」の一例としての第２めっき層７２Ｄの第２めっき層厚さＴｈ７以上であってもよい。
　上記実施形態及び変更例から把握できる技術的思想について記載する。
　厚さ方向に対して交差する上面及び裏面並びに前記上面及び前記裏面を接続する側面を有する基板と、前記上面上に形成された上面電極及び抵抗体と、前記裏面上に形成された裏面電極と、前記側面上に形成された側面電極と、を備え、前記基板の厚さは、０．２８ｍｍ以上０．４７ｍｍ以下であるチップ抵抗器。
　１０，１０Ａ～１０Ｅ…チップ抵抗器
　１０Ｘ…比較例のチップ抵抗器
　２０，２０Ｂ…基板
　２１…上面
　２２…裏面
　２３…側面
　２４…第１隅部
　２５…第１傾斜面
　２６…第２隅部（隅部の一例）
　２７…第２傾斜面（傾斜面の一例）
　３０…抵抗体
　３１…トリミング溝
　４０，４０Ｃ…緩和層
　４１…緩和層端部
　５０，５０Ａ，５０Ｃ…電極
　５１…上面電極
　５１１…上面電極端部
　５２，５２Ａ，５２Ｃ…裏面電極
　５２１，５２１Ａ…裏面電極端部
　５３…側面電極
　５３１…本体部
　５３２…上面接続部
　５３３…裏面接続部
　６０…保護層
　６１…第１保護層
　６２…第２保護層
　７０，７０Ｄ，７０Ｅ…めっき層
　７０１…第１湾曲部
　７０２…第２湾曲部
　７０Ｘ…比較例のめっき層
　７１…第１めっき層（金属めっき層の一例）
　７１Ｄ…第１めっき層
　７１Ｅ…第１めっき層（金属めっき層の一例）
　７１１，７１１Ｅ…上面めっき層
　７１２，７１２Ｅ…裏面めっき層
　７１３，７１３Ｅ…側面めっき層
　７１４…重複部
　７１Ｘ…比較例の第１めっき層
　７２…第２めっき層
　７２Ｄ…第２めっき層（金属めっき層の一例）
　７２Ｅ…第２めっき層
　７２１Ｄ…上面めっき層
　７２２Ｄ…裏面めっき層
　７２３Ｄ…側面めっき層
　７３…第３めっき層
　８０…配線基板
　８１…ランド
　Ｐ１…第１測定点
　Ｐ２…第２測定点
　Ｔｈ１…基板厚さ
　Ｔｈ２…緩和層厚さ
　Ｔｈ３…上面電極厚さ
　Ｔｈ４…裏面電極厚さ
　Ｔｈ５…側面電極厚さ
　Ｔｈ６…第１めっき層厚さ
　Ｔｈ７…第２めっき層厚さ
　Ｔｈ８…第３めっき層厚さ
　Ｘ…第１方向
　Ｙ…第２方向
　Ｚ…厚さ方向

Claims (18)

  1. 　厚さ方向に対して交差する上面及び裏面並びに前記上面及び前記裏面を接続する側面を有する基板と、
    　前記上面上に形成された上面電極及び抵抗体と、
    　前記裏面上に形成された裏面電極と、
    　前記側面上に形成された側面電極と、
    　前記裏面電極の少なくとも一部を覆う裏面めっき層と、前記側面電極の少なくとも一部を覆う側面めっき層と、を有する金属めっき層と、
    　を備え、
    　前記金属めっき層の厚さは、１０μｍ以上６０μｍ以下であるチップ抵抗器。
  2. 　前記金属めっき層の厚さは、２０μｍ以上４０μｍ以下である請求項１に記載のチップ抵抗器。
  3. 　前記金属めっき層の厚さは、前記裏面電極の厚さよりも厚い請求項１又は請求項２に記載のチップ抵抗器。
  4. 　前記金属めっき層の厚さは、前記側面電極の厚さよりも厚い請求項１～請求項３の何れか一項に記載のチップ抵抗器。
  5. 　前記金属めっき層の厚さは、前記上面電極の厚さよりも厚い請求項１～請求項４の何れか一項に記載のチップ抵抗器。
  6. 　前記上面電極の厚さは、前記裏面電極の厚さよりも厚い請求項１～請求項５の何れか一項に記載のチップ抵抗器。
  7. 　前記基板の厚さは、０．２８ｍｍ以上０．４７ｍｍ以下である請求項１～請求項６の何れか一項に記載のチップ抵抗器。
  8. 　前記金属めっき層は、銅を含んで形成されている請求項１～請求項７の何れか一項に記載のチップ抵抗器。
  9. 　前記金属めっき層を第１めっき層としたとき、
    　前記第１めっき層を覆う第２めっき層を備え、
    　前記第２めっき層は、ニッケルを含んで形成されている請求項１～請求項８の何れか一項に記載のチップ抵抗器。
  10. 　前記側面電極の少なくとも一部と前記裏面電極の少なくとも一部とを覆う第１めっき層を備え、
    　前記金属めっき層は、前記第１めっき層を覆う第２めっき層であり、ニッケルを含んで形成されている請求項１～請求項７の何れか一項に記載のチップ抵抗器。
  11. 　前記第２めっき層を覆う第３めっき層を備え、
    　前記第３めっき層は、錫を含んで形成されている請求項９又は請求項１０に記載のチップ抵抗器。
  12. 　前記側面電極は、ニッケル及びクロムを含む合金で形成されている請求項１～請求項１１の何れか一項に記載のチップ抵抗器。
  13. 　前記裏面電極は、金属粒子を含む合成樹脂で形成されている請求項１～請求項１２の何れか一項に記載のチップ抵抗器。
  14. 　前記基板は、アルミナを含むセラミックスで形成されている請求項１～請求項１３の何れか一項に記載のチップ抵抗器。
  15. 　前記基板の前記裏面と前記裏面電極との間に絶縁性樹脂で形成された緩和層を備える請求項１～請求項１４の何れか一項に記載のチップ抵抗器。
  16. 　前記基板において、前記裏面及び前記側面が接続する隅部には、前記裏面及び前記側面の両面と交差する傾斜面が形成され、
    　前記金属めっき層において、前記隅部を覆う部分は丸く湾曲している請求項１～請求項１５の何れか一項に記載のチップ抵抗器。
  17. 　前記金属めっき層は、前記上面電極の表面の少なくとも一部を覆う上面めっき層を有する請求項１～請求項１６の何れか一項に記載のチップ抵抗器。
  18. 　前記抵抗体と前記上面電極の一部とを覆う保護層を備え、
    　前記上面めっき層は、前記保護層における前記上面電極を覆っている部分のうち少なくとも一部を覆う重複部を含む請求項１７に記載のチップ抵抗器。
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