WO2021085437A1 - 半導体集積回路 - Google Patents

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健悟 島
良一 片岡
和也 足立
悠斗 袴田
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Definitions

  • the present disclosure relates to semiconductor integrated circuits, particularly semiconductor integrated circuits including high withstand voltage diodes having an SOI structure.
  • the semiconductor layer 10 on the BOX (Buried Diode: embedded insulating film) layer 2 has a first P-type region 11, an N + -type region 12, and an N-type region.
  • a diode composed of 13 is formed.
  • a second P-type region 14 is formed at the bottom of the semiconductor layer 10, and the second P-type region 14 is divided into a plurality of parts by an insulating oxide film 21.
  • the second P-type region 14 directly below the N + type region 12 has substantially the same voltage as the first N + type region 12. Then, the potential of the second P-type region 14 decreases as it approaches the first P-type region 11. As a result, the electric field concentration at the interface between the semiconductor layer 10 and the BOX layer 2 is relaxed, and the withstand voltage of the diode can be increased.
  • the semiconductor device according to JP-A-2004-335922 requires a special structure of a second P-type region 14 divided into a plurality by the insulating oxide film 21, an SOI (Silicon On Insulator) wafer
  • SOI Silicon On Insulator
  • the semiconductor device according to Japanese Patent Application Laid-Open No. 2004-335922 has a complicated structure, there is room for improvement from the viewpoint of miniaturization.
  • the N-type region 13 has a structure in contact with the BOX layer 2, it does not become depleted when a negative bias is applied to the diode, and when the film thickness of the BOX layer 2 is thin, the withstand voltage is secured. There is a problem that it becomes difficult to do.
  • the permissible voltage of the BOX layer depends on the film thickness of the BOX layer, and the thicker the film thickness, the larger the permissible voltage.
  • the film thickness of the BOX layer depends on the manufacturing process and the like, and there is naturally a limit to the film thickness that can be adopted. That is, there is a limit to the voltage that the BOX layer can bear.
  • a semiconductor integrated circuit having an SOI structure in which the film thickness of the BOX layer is suppressed, a semiconductor integrated circuit capable of ensuring sufficient withstand voltage when, for example, a negative bias is applied, with a simple configuration capable of miniaturization.
  • diodes have been sought.
  • an embodiment of the present disclosure aims to provide a semiconductor integrated circuit capable of improving withstand voltage and miniaturization with a simple configuration.
  • the semiconductor integrated circuit according to the first embodiment of the present disclosure includes a first conductive type substrate, an embedded insulating film provided on the substrate, a first conductive type active layer provided on the embedded insulating film, and the like.
  • the semiconductor integrated circuit according to the first embodiment includes an embedded insulating film, a first conductive type active layer formed on the embedded insulating film, and a second conductive type first impurity region formed in the active layer. ,including.
  • a PN junction exists at the interface between the first conductive type active layer and the second conductive type first impurity region, and a diode is formed. Further, since the second conductive type electric field relaxation layer is further provided surrounding the first impurity region, the depletion layer is expanded, and as a result, the withstand voltage can be improved.
  • the oxide film formed on the inner surface of the groove and the second impurity region are surrounded and activated adjacent to the oxide film. It further contains a second conductive type third impurity region formed in the layer.
  • the oxide film and the second conductive type third impurity region formed in the active layer adjacent to the oxide film while surrounding the second impurity region are further formed. Includes. Then, since the third impurity region functions as a channel stopper, a decrease in withstand voltage is suppressed.
  • the semiconductor integrated circuit according to the second embodiment further includes a conductor formed inside the groove via an oxide film, and further includes a first impurity region and a conductor.
  • a first potential is applied to the second impurity region and a second potential lower than the first potential is applied to the second impurity region, a depletion layer is formed over the entire active layer.
  • the active layer A depletion layer is formed throughout. Therefore, when a negative bias is applied, the entire active layer is depleted, and the withstand voltage can be improved more efficiently.
  • the outer shape of the substrate in a plan view is a track shape, and the electric field relaxation layer, the second.
  • Each of the impurity region, the groove, and the third impurity region is formed in a track shape along the outer shape of the substrate.
  • the entire semiconductor integrated circuit is formed in a track shape. Therefore, the withstand voltage can be improved without depending on the cross-sectional direction of the semiconductor integrated circuit.
  • the first conductive type is the P type and the second conductive type is the P type. It is N type.
  • the active layer is P-shaped. Therefore, it is possible to form a semiconductor integrated circuit in which the anode region is arranged so as to surround the cathode region.
  • the semiconductor integrated circuit according to the embodiment of the present disclosure will be described with reference to FIGS. 1A, 1B, and 2.
  • a mode in which the semiconductor integrated circuit according to the present disclosure is applied to a high withstand voltage diode will be described as an example.
  • the semiconductor integrated circuit according to the present embodiment is manufactured by adopting DTI (Deep Trench Isolation) technology using an SOI wafer as an example. That is, the semiconductor integrated circuit according to the present embodiment includes a trench that reaches the BOX layer of the SOI wafer.
  • 600 V or more is assumed as an example of a specific voltage of "high withstand voltage".
  • the same or equivalent components and parts are given the same reference numerals, and duplicate description will be omitted as appropriate.
  • FIG. 1A shows an example of a cross-sectional view of the semiconductor integrated circuit 10 according to the present embodiment
  • FIG. 1B shows an example of a plan view of the semiconductor integrated circuit 10.
  • FIG. 1A is a cross-sectional view of the semiconductor integrated circuit 10 cut along the line AA'shown in FIG. 1B. However, in FIG. 1B, a part of the configuration shown in FIG. 1A is omitted.
  • the semiconductor integrated circuit 10 includes a semiconductor substrate 12, an embedded insulating film 14, a P-type impurity region 16, an N-type impurity region 18, an anode electrode 20, and a cathode electrode 22.
  • the semiconductor integrated circuit 10 is manufactured using an SOI wafer as an example. That is, the semiconductor substrate 12 is, for example, a P-type (P ⁇ ) silicon substrate, and the embedded insulating film 14 is a so-called BOX layer. Each of the P-type impurity region 16 (P ⁇ ) and the N-type impurity region 18 (N ⁇ ) is formed on the silicon semiconductor layer contained in the SOI wafer.
  • the P-type impurity region 16 is a part of the layer constituting the anode of the semiconductor integrated circuit 10, and is connected to the anode electrode 20 via the P + contact region 26.
  • the N-type impurity region 18 is a part of the layer constituting the cathode of the semiconductor integrated circuit 10, and is connected to the cathode electrode 22 via the N + contact region 34.
  • a PN junction is formed at the interface between the P-type impurity region 16 and the N-type impurity region 18.
  • P- is a P-type impurity region having a relatively low concentration
  • P + is a P-type impurity region having a relatively high concentration
  • N- is an N-type impurity region having a relatively low concentration.
  • N + means each of the N-type impurity regions having a relatively high concentration.
  • the semiconductor integrated circuit 10 further includes a polysilicon 24 and an oxide film 28.
  • the polysilicon 24 is formed by filling the trench 29 (groove) formed in the silicon semiconductor layer of the SOI wafer.
  • the trench 29 according to the present embodiment has a depth of reaching the embedded insulating film 14 as an example.
  • the oxide film 28 is formed on the inner wall including the bottom of the trench 29 by using, for example, a silicon oxide film (SiO2).
  • the trench 29 allows, for example, the semiconductor integrated circuit 10 to be easily separated from other circuit elements.
  • a bias voltage ground potential in the present embodiment
  • the "polysilicon 24" is an example of the "conductor" according to the present disclosure.
  • the semiconductor integrated circuit 10 is further configured to include an N-impurity region 30 and an N-impurity region 32, and details of the N-impurity region 30 and the N-impurity region 32 will be described later.
  • the semiconductor integrated circuit 10 has a track shape in which semicircles are connected to both sides of a rectangular portion in a plan view.
  • the N-impurity region 30 is formed surrounding the N-type impurity region 18, the P + contact region 26 is formed surrounding the N-impurity region 30, and the polysilicon 24 is formed surrounding the P + contact region 26. ..
  • the N-impurity region 32 which is not shown in FIG. 1B, is also formed between the P + contact region 26 and the polysilicon 24 so as to surround the P + contact region 26.
  • the cathode electrode 22 is arranged so as to be surrounded by a plurality of impurity regions. Therefore, when the semiconductor integrated circuit 10 is mounted on a package or the like, the cathode electrode 22 is connected to an external terminal by using, for example, a bonding wire. That is, the cathode electrode 22 has the function of an electrode pad.
  • the anode electrode 20 has a configuration in which it is extended to the outside of the semiconductor integrated circuit 10, and is connected to the electrode pad at the extension destination.
  • FIG. 2 shows a method of connecting the power supply 36 when a negative bias (reverse bias) is applied as an example of a method of applying a bias voltage. That is, as shown in FIG. 2, the positive electrode of the power supply 36 is connected to the cathode electrode 22 connected to the GND (ground), and the negative electrode is connected to the anode electrode 20. At this time, the semiconductor substrate 12 and the polysilicon 24 are also connected to the GND.
  • a negative bias reverse bias
  • the voltage of the power supply 36 is Vb
  • the voltage ⁇ Vb is applied to the anode electrode 20 and the potential of the cathode electrode 22 is 0V. Therefore, the potential difference between the terminals of the semiconductor integrated circuit 10 as a diode is Vb. It becomes.
  • the negative bias is applied to the semiconductor integrated circuit 10 shown in FIG. 2, for example, when the semiconductor integrated circuit 10 is used as an electrostatic protection element.
  • a PN junction is formed at the interface between the P-type impurity region 16 and the N-type impurity region 18.
  • a depletion layer DLT is formed starting from the PN junction.
  • the semiconductor layer (active layer) forming the diode is a P-type P-type impurity region 16. Therefore, when a negative bias is applied to the semiconductor substrate 12 having the GND potential opposite to each other with the embedded insulating film 14 in between, the P-type impurity region 16 is depleted to the vicinity of the interface in contact with the embedded insulating film 14, and the semiconductor substrate 12 and the semiconductor substrate 12 are depleted.
  • the film thickness of the embedded insulating film 14 (BOX layer) can be made thinner (for example, to about 4 ⁇ m) as compared with the prior art. This point is fundamentally different from the semiconductor device according to JP-A-2004-335922, which has an insulating structure in contact with the BOX layer 2 to ensure a withstand voltage.
  • the semiconductor integrated circuit 10 has a configuration in which breakdown is suppressed even in the vicinity of the trench 29, similar to the above effect. That is, since a negative potential is applied to the P-type impurity region 16 and the polysilicon 24 is connected to the GND, the P-type impurity region 16 is depleted via the oxide film 28, and the peripheral portion of the P-type impurity region 16 is depleted. Breakdown is suppressed. That is, the semiconductor integrated circuit 10 is configured such that a depletion layer is formed over the entire P-type impurity region 16. As a result, a high withstand voltage can be ensured even with an embedded insulating film 14 (BOX layer) having a film thickness thinner than that of the prior art (for example, 4 ⁇ m).
  • BOX layer embedded insulating film 14
  • the N-impurity region 30 shown in FIG. 2 has a function as an electric field relaxation layer. That is, the N-impurity region 30 has the same effect on the depletion layer DLT as the N-type impurity region 18, and has an effect of expanding the depletion layer DLT. That is, the N-impurity region 30 is integrated with the depletion layer DLT formed for the N-type impurity region 18 and further combined with the depletion layer in the vicinity of the trench 29 described above, so that the depletion layer DLT is laterally oriented (FIG. It has the effect of spreading in the left-right direction of the paper surface of 2.
  • the N-impurity region 30 may be provided in consideration of the withstand voltage required for the semiconductor integrated circuit 10, and is not essential.
  • a negative bias is applied to the wiring of the anode electrode 20, and the P + layer (P + contact region 26) and the P- layer (P-type impurity region 16) near the surface of the semiconductor integrated circuit 10 become equipotential. There is. Therefore, in the semiconductor integrated circuit 10 according to the present embodiment, the bias effect due to the wiring (anode electrode 20) is not easily received. However, in the peripheral portion of the semiconductor integrated circuit 10, the potential of the P-type impurity region 16 is higher (closer to GND) than the wiring of the anode electrode 20.
  • the P-type accumulation effect is generated and the P-type accumulation effect region comes into contact with the depletion layer DLT in the peripheral portion of the trench 29, so that the withstand voltage of the semiconductor integrated circuit 10 is lowered.
  • an N-impurity region 32 is formed in the peripheral portion of the trench 29 in order to suppress breakdown due to this mechanism. That is, the N-impurity region 32 has a function as a channel stopper.
  • the "bias effect” or “accumulation effect” is also called the "MOS effect” and means that a charge inversion layer is formed in the semiconductor layer below the wiring.
  • the N-impurity region 32 may be provided in consideration of the withstand voltage required for the semiconductor integrated circuit 10, and is not essential.
  • the semiconductor integrated circuit 10 has a track shape as shown in FIG. 1B in a plan view in order to effectively show the effect of the above-mentioned structure. That is, by forming the semiconductor integrated circuit 10 into a track shape, the cross-sectional structures in various directions can be made into the cross-sectional structure shown in FIG. 1A. That is, by eliminating the direction dependence of the cross-sectional structure of the semiconductor integrated circuit 10, the depletion layer DLT expands isotropically, and the effect of improving the withstand voltage can be equally exerted in any direction.
  • the shape of the semiconductor integrated circuit 10 in a plan view is illustrated and described, but the present invention is not limited to this, and other shapes such as a circular shape and an elliptical shape are used. May be. However, it is preferable that the shape has no corners.
  • the structure of the SOI wafer is not complicated as in the prior art, and the structure occupies a smaller area. It is possible to configure a semiconductor integrated circuit (diode) capable of ensuring high withstand voltage.
  • the embodiment using the P-type semiconductor substrate has been described as an example in the above embodiment, the embodiment using the N-type substrate may be used.
  • P type may be read as N type and N type may be read as P type.

Landscapes

  • Element Separation (AREA)
  • Metal-Oxide And Bipolar Metal-Oxide Semiconductor Integrated Circuits (AREA)

Abstract

第１導電型の基板と、基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に設けられた第１導電型の活性層と、活性層内に形成された第２導電型の第１不純物領域と、第１不純物領域を囲んで活性層内に形成された第２導電型の電界緩和層と、電界緩和層を囲んで活性層内に形成された第１導電型の第２不純物領域と、第２不純物領域を囲んで形成され、埋め込み絶縁膜に達する溝と、を含む半導体集積回路が提供される。

Description

半導体集積回路
　本開示は、半導体集積回路、特に、ＳＯＩ構造を有する高耐圧ダイオードを含む半導体集積回路に関する。
　高耐圧ダイオードに関する従来技術として、例えば特開２００４－３３５９２２号公報に開示された半導体装置が知られている。特開２００４－３３５９２２号公報の記載に係る半導体装置は、ＢＯＸ（Ｂｕｒｉｅｄ　Ｏｘｉｄｅ：埋め込み絶縁膜）層２上の半導体層１０に、第１のＰ型領域１１、Ｎ＋型領域１２、Ｎ－型領域１３から成るダイオードが形成されている。半導体層１０の底部には第２のＰ型領域１４が形成され、当該第２のＰ型領域１４は絶縁酸化膜２１により複数に分割されている。本構成において、ダイオードが逆バイアス状態にあるとき、Ｎ＋型領域１２真下の第２のＰ型領域１４はほぼ第１のＮ＋型領域１２と同一の電圧となる。そして第１のＰ型領域１１に近づくにつれて第２のＰ型領域１４の電位が低くなる。その結果、半導体層１０とＢＯＸ層２との界面における電界集中が緩和され、当該ダイオードの高耐圧化を図ることができるとしている。
　しかしながら、上記特開２００４－３３５９２２号公報に係る半導体装置では、絶縁酸化膜２１により複数に分割された第２のＰ型領域１４という特殊な構造が必要になるため、ＳＯＩ（Ｓｉｌｉｃｏｎ　Ｏｎ　Ｉｎｓｕｌａｔｏｒ）ウェハの製造工程が複雑になり、その結果コストが高くなる、という問題がある。また、特開２００４－３３５９２２号公報に係る半導体装置は、構造が複雑なので、小型化の観点からも改善の余地がある。さらに、Ｎ－型領域１３がＢＯＸ層２と接触する構造となっているため、ダイオードに負バイアスを印加した際に空乏化せず、ＢＯＸ層２の膜厚が薄い場合には、耐圧を確保することが困難となるという問題がある。
　一般に、ＢＯＸ層の許容電圧はＢＯＸ層の膜厚に依存し、膜厚が厚い方が、許容電圧が大きい。一方、ＢＯＸ層の膜厚は製造プロセス等に依存し、採用できる膜厚には自ずと限界がある。すなわち、ＢＯＸ層が負担できる電圧にも限界がある。この点、特開２００４－３３５９２２号公報に係るダイオードでは、ＢＯＸ層の負担電圧以上の耐圧を確保することが困難となっているため、ＢＯＸ層の膜厚を厚くせざるをえない（例えば、６μｍ程度）という問題があった。
　従って、ＢＯＸ層の膜厚を抑えたＳＯＩ構造を有する半導体集積回路において、小型化が可能な簡易な構成で、例えば負バイアスを印加した際に、十分な耐圧を確保することができる半導体集積回路、特にダイオードが求められていた。
　本開示の実施形態は、上記事実を考慮し、簡易な構成で耐圧を向上させ、小型化が可能な半導体集積回路を提供することを目的とする。
　本開示の第１実施態様に係る半導体集積回路は、第１導電型の基板と、基板上に設けられた埋め込み絶縁膜と、埋め込み絶縁膜上に設けられた第１導電型の活性層と、活性層内に形成された第２導電型の第１不純物領域と、第１不純物領域を囲んで活性層内に形成された第２導電型の電界緩和層と、電界緩和層を囲んで活性層内に形成された第１導電型の第２不純物領域と、第２不純物領域を囲んで形成され、前記埋め込み絶縁膜に達する溝と、を含んでいる。
　第１実施態様に係る半導体集積回路は、埋め込み絶縁膜と、埋め込み絶縁膜上に形成された第１導電型の活性層と、活性層内に形成された第２導電型の第１不純物領域と、を含む。
　ここで、第１導電型の活性層と第２導電型の第１不純物領域の界面にはＰＮ接合が存在し、ダイオードが形成されている。そして、第２導電型の電界緩和層が第１不純物領域を囲んでさらに設けられているので空乏層が拡張され、その結果耐圧の向上を図ることができる。
　本開示の第２実施態様に係る半導体集積回路では、第１実施態様に係る半導体集積回路において、溝の内面に形成された酸化膜と、第２不純物領域を囲むとともに酸化膜に隣接して活性層内に形成された第２導電型の第３不純物領域と、をさらに含んでいる。
　第２実施態様に係る半導体集積回路によれば、酸化膜と、第２不純物領域を囲むとともに酸化膜に隣接して活性層内に形成された第２導電型の第３不純物領域と、をさらに含んでいる。そして、第３不純物領域がチャネルストッパとして機能するので、耐圧の低下が抑制される。
　本開示の第３実施態様に係る半導体集積回路では、第２実施態様に係る半導体集積回路において、酸化膜を介して溝の内部に形成された導電体をさらに含み、第１不純物領域および導電体に第１電位を付与し、第２不純物領域に第１電位より低い第２電位を付与した場合に、活性層の全体に亘って空乏層が形成される。
　第３実施態様に係る半導体集積回路によれば、第１不純物領域および導電体に第１電位を付与し、第２不純物領域に第１電位より低い第２電位を付与した場合に、活性層の全体に亘って空乏層が形成される。このため、負バイアスを印加した場合に、活性層全体が空乏化され、さらに効率的に耐圧の向上を図ることができる。
　本開示の第４実施態様に係る半導体集積回路では、第２実施態様または第３実施態様に係る半導体集積回路において、基板の平面視での外形形状がトラック形状であり、電界緩和層、第２不純物領域、溝、および第３不純物領域の各々が、基板の外形形状に沿ってトラック形状に形成されている。
　第４実施態様に係る半導体集積回路によれば、半導体集積回路全体がトラック形状に形成されている。このため、半導体集積回路の断面方向に依存することなく耐圧の向上を図ることができる。
　本開示の第５実施態様に係る半導体集積回路では、第１実施態様から第４実施態様のいずれか１つに係る半導体集積回路において、第１導電型がＰ型であり、第２導電型がＮ型である。
　第５実施態様に係る半導体集積回路によれば、活性層がＰ型となる。このため、カソード領域を囲んでアノード領域が配置された半導体集積回路を構成することができる。
　本開示の実施形態によれば、簡易な構成で耐圧を向上させ、小型化が可能な半導体集積回路を提供することができる、という優れた効果を奏する。
本開示の実施の形態に係る半導体集積回路の構成の一例を示す断面図である。 本開示の実施の形態に係る半導体集積回路の構成の一例を示す平面図である。 本開示の実施の形態に係る半導体集積回路の、バイアスの印加方法を示す断面図である。
　以下、図１Ａ、図１Ｂおよび図２を参照して、本開示の一実施の形態に係る半導体集積回路について説明する。以下の実施の形態では、本開示に係る半導体集積回路を高耐圧ダイオードに適用した形態を例示して説明する。また、本実施の形態に係る半導体集積回路は、一例としてＳＯＩウェハを用いたＤＴＩ（Ｄｅｅｐ　Ｔｒｅｎｃｈ　Ｉｓｏｌａｔｉｏｎ）技術を採用して製造される。つまり、本実施の形態に係る半導体集積回路は、ＳＯＩウェハのＢＯＸ層に達するトレンチ（溝）を備えている。ここで、本実施の形態では、「高耐圧」の具体的な電圧の一例として、６００Ｖ以上を想定している。なお、各図面において同一または等価な構成要素および部分には同一の参照符号を付与し、重複する説明は適宜省略する。
　図１Ａは、本実施の形態に係る半導体集積回路１０の断面図の一例を、図１Ｂは半導体集積回路１０の平面図の一例を示している。図１Ａは、図１Ｂに示すＡ－Ａ’線で切断した半導体集積回路１０の断面図である。ただし、図１Ｂでは、図１Ａに示す構成の一部を省略して図示している。図１Ａに示すように、半導体集積回路１０は、半導体基板１２、埋め込み絶縁膜１４、Ｐ型不純物領域１６、Ｎ型不純物領域１８、アノード電極２０、およびカソード電極２２を含んで構成されている。
　本実施の形態に係る半導体集積回路１０は、上述したように、一例としてＳＯＩウェハを用いて製造されている。すなわち、半導体基板１２は、一例としてＰ型（Ｐ－）のシリコン基板とされて、埋め込み絶縁膜１４はいわゆるＢＯＸ層である。Ｐ型不純物領域１６（Ｐ－）、Ｎ型不純物領域１８（Ｎ－）の各々は、ＳＯＩウェハに含まれるシリコン半導体層に形成されている。Ｐ型不純物領域１６は半導体集積回路１０のアノードを構成する層の一部であり、Ｐ＋コンタクト領域２６を介してアノード電極２０に接続されている。
Ｎ型不純物領域１８は半導体集積回路１０のカソードを構成する層の一部であり、Ｎ＋コンタクト領域３４を介してカソード電極２２に接続されている。Ｐ型不純物領域１６とＮ型不純物領域１８との界面には、ＰＮ接合が形成されている。ここで、本実施の形態では、Ｐ－は比較的低い濃度のＰ型不純物領域を、Ｐ＋は比較的濃度の高いＰ型不純物領域を、Ｎ－は比較的低い濃度のＮ型不純物領域を、Ｎ＋は比較的濃度の高いＮ型不純物領域を、各々意味している。
　半導体集積回路１０は、さらに、ポリシリコン２４、および酸化膜２８を含んでいる。
ポリシリコン２４は、ＳＯＩウェハのシリコン半導体層に形成されたトレンチ２９（溝）を充填して形成されている。本実施の形態に係るトレンチ２９は、一例として、埋め込み絶縁膜１４に到達する深さを有している。酸化膜２８は、例えばシリコン酸化膜（ＳｉＯ２）を用いてトレンチ２９の底部を含む内壁に形成されている。トレンチ２９によって、例えば半導体集積回路１０を他の回路素子から容易に分離することができる。ポリシリコン２４をトレンチ２９に充填することにより、後述するように埋め込み絶縁膜１４に連なるポリシリコン２４にバイアス電圧（本実施の形態では接地電位）を印加することができる。なお、「ポリシリコン２４」は、本開示に係る「導電体」の一例である。
　半導体集積回路１０は、さらにＮ－不純物領域３０、およびＮ－不純物領域３２を含んで構成されているが、Ｎ－不純物領域３０、およびＮ－不純物領域３２の詳細については後述する。
　図１Ｂに示すように、本実施の形態に係る半導体集積回路１０は、平面視で、矩形部分の両側に半円形を接続した、トラック形状をなしている。そして、Ｎ－不純物領域３０はＮ型不純物領域１８を囲んで形成され、Ｐ＋コンタクト領域２６はＮ－不純物領域３０を囲んで形成され、ポリシリコン２４はＰ＋コンタクト領域２６を囲んで形成されている。
なお、図１Ｂで図示を省略しているＮ－不純物領域３２も、Ｐ＋コンタクト領域２６を囲んで、Ｐ＋コンタクト領域２６とポリシリコン２４の間に形成されている。
　図１Ｂに示すように、半導体集積回路１０では、カソード電極２２が複数の不純物領域で囲まれて配置されている。従って、半導体集積回路１０をパッケージ等に実装する場合には、カソード電極２２は例えばボンディングワイヤを用いて外部端子と接続される。つまり、カソード電極２２は、電極パッドの機能を有する。これに対しアノード電極２０は、図１Ｂに示すように、半導体集積回路１０の外部まで延伸された構成となっており、延伸先で電極パッドに接続される。
　次に、図２を参照して、半導体集積回路１０へのバイアス電圧の印加方法について説明する。図２は、バイアス電圧の印加方法の一例として、負バイアス（逆バイアス）を印加する場合の電源３６の接続方法を示している。すなわち、図２に示すように、電源３６の正極を、ＧＮＤ（グランド）に接続されたカソード電極２２に接続し、負極をアノード電極２０に接続する。この際、半導体基板１２、およびポリシリコン２４もＧＮＤに接続する。
　この場合、電源３６の電圧をＶｂとすると、アノード電極２０には電圧－Ｖｂが印加され、カソード電極２２の電位が０Ｖであることから、ダイオードとしての半導体集積回路１０の端子間の電位差はＶｂとなる。なお、図２に示す半導体集積回路１０への負バイアスの印加は、例えば半導体集積回路１０を静電保護素子として用いる場合に行う。
　ここで、半導体集積回路１０では、Ｐ型不純物領域１６とＮ型不純物領域１８との界面にＰＮ接合が形成されている。図２に示すように、半導体集積回路１０に負バイアスを印加すると、該ＰＮ接合を起点として空乏層ＤＬＴが形成される。半導体集積回路１０では、ダイオードを形成する半導体層（活性層）がＰ型のＰ型不純物領域１６とされている。
そのため、埋め込み絶縁膜１４を挟んで対向するＧＮＤ電位の半導体基板１２に対して負バイアスが印加されると、Ｐ型不純物領域１６が埋め込み絶縁膜１４と接する界面付近まで空乏化し、半導体基板１２とＰ型不純物領域１６との間の電位差に起因するブレークダウンが抑制される。このため、埋め込み絶縁膜１４（ＢＯＸ層）の膜厚を従来技術に比較して薄くする（例えば、４μｍ程度まで薄くする）ことが可能となっている。この点が、ＢＯＸ層２と接する絶縁構造で耐圧を確保する構造となっている、上述の特開２００４－３３５９２２号公報に係る半導体装置と根本的に異なる点である。
　また、半導体集積回路１０では、上記効果と同様に、トレンチ２９の近傍でもブレークダウンが抑制される構成となっている。すなわち、Ｐ型不純物領域１６に負電位が印加され、ポリシリコン２４がＧＮＤに接続されているので、酸化膜２８を介してＰ型不純物領域１６が空乏化され、Ｐ型不純物領域１６の周縁部でのブレークダウンが抑制されている。すなわち、半導体集積回路１０では、Ｐ型不純物領域１６の全体に亘って空乏層が形成されるように構成されている。その結果、従来技術より膜厚の薄い（例えば、４μｍ）埋め込み絶縁膜１４（ＢＯＸ層）でも高耐圧を確保することができる。
　図２に示すＮ－不純物領域３０は、電界緩和層としての機能を有する。すなわち、Ｎ－不純物領域３０は空乏層ＤＬＴに対してＮ型不純物領域１８と同様の作用を有し、空乏層ＤＬＴを拡大する作用を奏する。つまり、Ｎ－不純物領域３０は、Ｎ型不純物領域１８に対して形成された空乏層ＤＬＴと一体化され、さらに上述したトレンチ２９の近傍の空乏層と結合され、空乏層ＤＬＴを横方向（図２の紙面左右方向）に広げる作用を有する。なお、Ｎ－不純物領域３０は、半導体集積回路１０に求められる耐圧等を勘案して設ければよいもので、必須のものではない。
　アノード電極２０の配線には負バイアスが印加されており、半導体集積回路１０の表面付近のＰ＋層（Ｐ＋コンタクト領域２６）、およびＰ－層（Ｐ型不純物領域１６）は、等電位となっている。そのため、本実施の形態に係る半導体集積回路１０では、配線（アノード電極２０）によるバイアス効果は受けにくい。ただし、半導体集積回路１０の周縁部では、Ｐ型不純物領域１６の電位がアノード電極２０の配線と比較して高く（ＧＮＤに近く）なっている。そのため、Ｐ型蓄積効果が発生し、該Ｐ型蓄積効果領域がトレンチ２９の周辺部における空乏層ＤＬＴと接することによって、半導体集積回路１０の耐圧が低下することも想定される。半導体集積回路１０では、このメカニズムのよるブレークダウンを抑制するため、トレンチ２９の周辺部にＮ－不純物領域３２を形成している。つまり、Ｎ－不純物領域３２はチャネルストッパとしての機能を有する。ここで、「バイアス効果」、あるいは「蓄積効果」とは、「ＭＯＳ効果」ともよばれ、配線の下部の半導体層に電荷の反転層が形成されることをいう。なお、Ｎ－不純物領域３２は、半導体集積回路１０に求められる耐圧等を勘案して設ければよいもので、必須のものではない。
　本実施の形態に係る半導体集積回路１０は、上述した構造による効果を有効あらしめるために、平面視での形状を図１Ｂに示すようなトラック形状としている。すなわち、半導体集積回路１０をトラック形状とすることで、様々な方向の断面構造を図１Ａに示す断面構造とすることができる。つまり、半導体集積回路１０の断面構造の方向依存性をなくすことにより、空乏層ＤＬＴが等方的に拡がり、どの方向に対しても等しく耐圧向上の効果を発揮させることができる。なお、本実施の形態では、半導体集積回路１０の平面視での形状をトラック形状とする形態を例示して説明したが、これに限られず、円形状、楕円形状等他の形状を用いた形態としてもよい。ただし、当該形状は角を有さないことが好ましい。
　以上詳述したように、上記構成を有する本実施の形態に係る半導体集積回路によれば、従来技術のようにＳＯＩウェハの構造を複雑な構造とすることなく、また、占有面積のより小さい構造で高耐圧を確保することが可能な半導体集積回路（ダイオード）を構成することができる。
　なお、上記実施の形態では、Ｐ型の半導体基板を用いた形態を例示して説明したが、Ｎ型基板を用いた形態としてもよい。この場合は、上記において、Ｐ型をＮ型に、Ｎ型をＰ型に読み替えればよい。
　２０１９年１１月１日に出願された日本国特許出願２０１９－２００２４３号の開示は、その全体が参照により本明細書に取り込まれる。
　本明細書に記載された全ての文献、特許出願、および技術規格は、個々の文献、特許出願、および技術規格が参照により取り込まれることが具体的かつ個々に記された場合と同程度に、本明細書中に参照により取り込まれる。

Claims (5)

  1. 　第１導電型の基板と、
    　前記基板上に設けられた埋め込み絶縁膜と、
    　前記埋め込み絶縁膜上に設けられた第１導電型の活性層と、
    　前記活性層内に形成された第２導電型の第１不純物領域と、
    　前記第１不純物領域を囲んで前記活性層内に形成された第２導電型の電界緩和層と、
    　前記電界緩和層を囲んで前記活性層内に形成された第１導電型の第２不純物領域と、
    　前記第２不純物領域を囲んで形成され、前記埋め込み絶縁膜に達する溝と、
    　を含む半導体集積回路。
  2. 　前記溝の内面に形成された酸化膜と、
    　前記第２不純物領域を囲むとともに前記酸化膜に隣接して前記活性層内に形成された第２導電型の第３不純物領域と、をさらに含む
    　請求項１に記載の半導体集積回路。
  3. 　前記酸化膜を介して前記溝の内部に形成された導電体をさらに含み、
    　前記基板、前記第１不純物領域、および前記導電体に第１電位を付与し、前記第２不純物領域に前記第１電位より低い第２電位を付与した場合に、前記活性層の全体に亘って空乏層が形成される
    　請求項２に記載の半導体集積回路。
  4. 　前記基板の平面視での外形形状がトラック形状であり、
    　前記電界緩和層、前記第２不純物領域、前記溝、および前記第３不純物領域の各々が、前記基板の外形形状に沿ってトラック形状に形成されている
    　請求項２または請求項３に記載の半導体集積回路。
  5. 　前記第１導電型がＰ型であり、前記第２導電型がＮ型である
    　請求項１から請求項４のいずれか１項に記載の半導体集積回路。
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