JP2014103342A - 半導体装置 - Google Patents
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Abstract
【解決手段】本半導体装置は、半導体層2の表面から形成されたN型領域3とP−型領域4とのPN接合により構成された第1のダイオードZDと、アイソレーション間隔Lを隔てた領域で半導体層の表面から形成されたN型領域5とP−型領域4とのPN接合により構成された第2のダイオードDiと、共通のアノード電極12と、第1のダイオードのカソード電極10と、第2のダイオードのカソード電極11とを備え、第1のダイオードと第2のダイオードとの電圧電流特性が異なって構成される。半導体層2に重金属16が拡散されていることで、半導体層内において第1のダイオードと第2のダイオードとの間で流れるクロストーク電流が低減された半導体装置である。
【選択図】図1
Description
例えば特許文献1に記載されるように、複数のダイオードが1チップに造り込まれた半導体装置は知られる。
しかし、アノード又はカソードを共通として2つのダイオードを1チップに造り込むと、NPN型又はPNP型のトランジスタが構成される。特定のバイアス時に発生する当該トランジスタのコレクタ電流が、半導体層内で一方のダイオードの素子形成領域から他方のダイオードの素子形成領域に越境して流れる不必要なクロストーク電流となる。
2つのダイオードをそれぞれ別チップで構成してアノード又はカソードで接続する場合には、2つのダイオードは半導体層で連続しないから、このようなクロストーク電流は発生しない。したがって、別チップで構成して電気回路に実装していた2つのダイオードを1チップで構成して置き換える場合には、クロストーク電流が発生しない特性が要求される。
そのために、2つのダイオードの素子形成領域間を分離(アイソレーション)する必要がある。
素子形成領域間の間隔を広くとれば、素子分離性が高まりクロストーク電流も低く抑えられる。この間隔をアイソレーション間隔と呼ぶ。
また、素子分離技術としては、一般にトレンチと呼ばれる溝を形成するトレンチ絶縁分離、PN接合を利用したPN接合分離などがある。
特許文献2では、PMOSトランジスタとNMOSトランジスタとの間をトレンチで分離するとともに、トレンチの底部に重金属を導入して、トレンチの下部を通過する電流を阻止しようとする。
トレンチ絶縁分離を採用すると、工程数が増すとともに従来のプレーナ技術のみで製造することができずコスト高となってしまう。
したがって、特許文献2に記載の素子分離構造は採用できない。
また、特許文献2に記載の素子分離構造では、トレンチの底部にのみ重金属を導入しており、重金属を半導体層全体に拡散させないので効果が不十分である。
前記半導体基板上に前記半導体基板より低不純物濃度の第1導電型で形成された半導体層と、
前記半導体層の表面から前記半導体基板に達しない所定の深さまで形成された第2導電型領域と当該半導体層の第1導電型領域とのPN接合により構成された第1のダイオードと、
前記第1のダイオードとアイソレーション間隔を隔てた領域で前記半導体層の表面から前記半導体基板に達しない所定の深さまで形成された第2導電型領域と当該半導体層の第1導電型領域とのPN接合により構成された第2のダイオードと、
前記半導体基板の裏面に形成された前記第1及び第2のダイオードの共通電極と、
前記第1のダイオードを構成する第2導電型領域に接続する第1の電極と、
前記第2のダイオードを構成する第2導電型領域に接続する第2の電極と、
を備え、
前記第1のダイオードと前記第2のダイオードとの電圧電流特性が異なって構成され、
前記半導体層に重金属が拡散されていることで、前記半導体層内において前記第1のダイオードと前記第2のダイオードとの間で流れるクロストーク電流が前記重金属原子の拡散が無い場合に比較して低減された半導体装置である。
本実施形態の半導体装置は、第1導電型をP型、第2導電型をN型とし、電圧電流特性の異なる2つのダイオードをアノードコモンで構成したものである。なお、第1導電型をN型、第2導電型をP型としカソードコモンとしても同様の原理が成り立ち実施することができる。
半導体層2の表面から半導体基板1に達しない所定の深さまでN型領域3が形成されている。このN型領域3と半導体層2のP−型領域4とのPN接合により第1のダイオードZDが構成される。第1のダイオードZDはツェナーダイオードである。
一方、半導体層2の表面から半導体基板1に達しない所定の深さまでN型領域5が形成されている。このN型領域5と半導体層2のP−型領域4とのPN接合により第2のダイオードDiが構成される。
第2のダイオードDiには、N型領域5を囲む各N型で3本のガードリング6,6,6が構成される。N型領域3と、N型領域5と、ガードリング6,6,6は同じ拡散深さで形成されており、同一の不純物拡散プロセスで形成できる。
第1のダイオードZDを構成するN型領域3の外端から第2のダイオードDiを構成する最外周のガードリング6の外端までがアイソレーション間隔Lとして確保されている。 このアイソレーション間隔Lの範囲に当たる領域に高不純物濃度のP+型素子分離領域7が形成されている。
さらに半導体層2のチップ外周縁部にP+型チャネルストップ領域8が形成されている。
シリコン酸化膜9に設けられた開口を介して第1のダイオードZDのカソード電極を構成する電極金属膜10がN型領域3に接続している。同様にシリコン酸化膜9に設けられた開口を介して第2のダイオードDiのカソード電極を構成する電極金属膜11がN型領域5に接続している。半導体基板1の裏面には、第1のダイオードZDと第2のダイオードDiとで共通のアノード電極となる電極金属膜12が形成されている。
さらに、シリコン酸化膜9に設けられた開口を介して最外周のガードリング6に電極金属膜13が一周に亘って接続している。電極金属膜13はシリコン酸化膜9上に延設されて、いわゆるフィールド・プレートを構成する。
また、P+型素子分離領域7及びP+型チャネルストップ領域8に近いシリコン酸化膜9上に等電位リング電極となる電極金属膜14,14が形成されている。一方の電極金属膜14が第1のダイオードZDを囲むようにリング状に形成されている。他方の電極金属膜14が第2のダイオードDiを囲むようにリング状に形成されている。
電極金属膜10,11,13,14は、アルミニウムのスパッタリングとエッチングにより同一工程で形成される。シリコン酸化膜9の外周部が開口しP+型チャネルストップ領域8の表面の外周部を露出させている。
さらに、第1のダイオードZDのカソード電極の接続用開口及び第2のダイオードDiのカソード電極の接続用開口を除き、保護膜15が表面全体を覆っている。
半導体層2及び半導体基板1には重金属原子(例えばPt)16が拡散して存在している。
第2のダイオードDiは、ガードリング6,6,6が付き、さらには最外周のガードリング6にフィールド・プレートが付くことで第1のダイオードZDより高耐圧に構成されている。第1のダイオードZDと第2のダイオードDiの電圧電流特性の相違は、拡散濃度や拡散深さによって制御してもよいが、本実施形態のように一方にガードリングを付けることで、同一の不純物拡散プロセスで両方のダイオードを形成できる。
したがって、図3(a)に示すようにN型領域3をコレクタC、N型領域5をエミッタE、共通のP型領域4をベースBとして、コレクタC側が正でエミッタE側を負としたコレクタC−エミッタE間の電圧VCEを印加するとともに、ベースB−エミッタE間に順方向電圧を印加すると、エミッタ領域E(N型領域5)からベース領域B(P型領域4)に入った電子の一部はベースに注入された正孔と再結合してベース電流IBとなるが、残りの大部分がコレクタ領域C(N型領域3)に入り、コレクタ電流が流れる。本発明では第1のダイオードZDと第2のダイオードDiとをアノードコモンで使用するため、このコレクタ電流は不要な電流であり、これをクロストーク電流Ic−ZDとする。
図3(b)に示すようにコレクタCとエミッタEとの関係を逆にし、図3(b)に示すとおりにバイアスした場合にも同様にコレクタ電流が流れる。これをクロストーク電流Ic−Diとする。
また、P+型素子分離領域7もクロストーク電流Ic−ZD及びクロストーク電流Ic−Diの低減、アイソレーション間隔Lの縮小に貢献するのでこれを採用している。
次に、図4から図6を参照して以上説明した半導体装置の製造方法につき説明する。
まず、上述の半導体基板1と半導体層2を備えた図4(S1)に示すシリコン基板の表面を酸化させて図4(S2)に示すようにシリコン酸化膜9を形成する。
次にフォトリソグラフィー技術でレジストマスクを形成した上でエッチングすることによりシリコン酸化膜9を図4(S3)に示すように開口する。
次に、ドナー(ここではボロンを適用する)をイオン注入しドライブインすることで、図4(S4)に示すようにP+型領域7,8を形成する。なお、ドライブインによって酸化膜が成長する。
次にフォトリソグラフィー技術でレジストマスクを形成した上でエッチングすることによりシリコン酸化膜9を図4(S5)に示すように開口する。
次にフォトリソグラフィー技術でレジストマスクを形成した上でエッチングすることによりシリコン酸化膜9を図5(S7)に示すように開口する。
次に、表面全面に重金属(ここではPtを適用する)の膜(図示せず)をスパッタリングにより形成し、所定の拡散温度Tdで重金属原子16を内部全体に拡散させる(図5(S8))。
次に、図5(S9)に示すように表面全面にアルミニウム膜17をスパッタリングにより形成する。
次に、図6(S11)に示すようにフォトリソグラフィー技術により保護膜15を形成する。
次に、図6(S12)に示すようにスパッタリングにより裏面に電極金属膜12を形成する。
次に、アイソレーション間隔Lを所望の寸法にするとともに、クロストーク電流を所望のレベル以下に低減するための実験とシミュレーションを開示する。
本実験では、上述した概要の半導体装置を上述した製造方法に従って製造した。但し、図5(S8)の重金属の拡散工程を行っていない。図7に示す通りのアイソレーション間隔Lの異なる8種をそれぞれ製造した。
製造した各半導体装置を図3(a)に示したバイアス状態としてクロストーク電流Ic−ZDを測定し、その結果を図7(a)にグラフで示した。測定時の電圧VCE、周囲温度Ta、ベース電流IBは図7(a)中に示す通りである。クロストーク電流Ic−ZDの測定時のVCEは第1のダイオードZDの耐圧に設定した。
同様に、製造した各半導体装置を図3(b)に示したバイアス状態としてクロストーク電流Ic−Diを測定し、その結果を図7(b)にグラフで示した。測定時の電圧VCE、周囲温度Ta、ベース電流IBは図7(b)中に示す通りである。クロストーク電流Ic−Diの測定時のVCEは第2のダイオードDiの耐圧に設定した。
アイソレーション間隔Lとして1000μm以下を、クロストーク電流Ic−ZD及びIc−Diとして0.01mA以下を求めようとするとき、本実験による重金属拡散を行わなかった半導体装置ではこれに応えられないことが確認できた。
次に、キャリアーのライフタイムτによってクロストーク電流がどのように変化するかをシミュレーションによって求めた。その条件と結果は図8に示すとおりである。
ライフタイムτ=1e−6(秒)が重金属拡散を行っていない場合のライフタイムに相当する。重金属拡散を行うことによってライフタイムτが短くなる。
図8に示す結果から、重金属拡散を行ってライタイムを短くすることによりクロストーク電流の低減効果があることが予測計算されたといえる。
次に、Pt拡散温度Tdの違いによるクロストーク電流の変化について実験により調べた。本実験では、上述した概要の半導体装置を上述した製造方法に従って製造した。図5(S8)の重金属の拡散工程も行った。アイソレーション間隔Lを833μmとした。図9に示す通りのPt拡散温度Tdの異なる4種をそれぞれ製造した。
製造した各半導体装置を図3(a)に示したバイアス状態としてクロストーク電流Ic−ZDを測定し、その結果を図9(a)にグラフで示した。測定時の電圧VCE、周囲温度Ta、ベース電流IBは図9(a)中に示す通りである。クロストーク電流Ic−ZDの測定時のVCEは第1のダイオードZDの耐圧に設定した。
同様に、製造した各半導体装置を図3(b)に示したバイアス状態としてクロストーク電流Ic−Diを測定し、その結果を図9(b)にグラフで示した。測定時の電圧VCE、周囲温度Ta、ベース電流IBは図9(b)中に示す通りである。クロストーク電流Ic−Diの測定時のVCEは第2のダイオードDiの耐圧に設定した。
最後に、アイソレーション間隔Lを833μmとして上述した概要の半導体装置を上述した製造方法に従って製造した。但し、重金属拡散無しのものと、重金属拡散有りのものの双方を製造した。重金属拡散有りのものはPt拡散温度Tdを900℃とした。
重金属拡散無しのものについての電圧VCEに対するクロストーク電流Ic−ZDの変化特性は図10(a)に示す通りとなった。ベース電流IBが生じると(200〜2000mA)、クロストーク電流Ic−ZDが200μA以上に発生してしまうことが確認できた。また、重金属拡散無しのものについての電圧VCEに対するクロストーク電流Ic−Diの変化特性は図11(a)に示す通りとなった。
これに対し、重金属拡散有りのものについての電圧VCEに対するクロストーク電流Ic−ZDの変化特性は図10(b)に、クロストーク電流Ic−Diの変化特性は図11(b)に示す通りとなった。図10(b)及び図11(b)に示すように重金属拡散を行うことによって、L=833μmでも、クロストーク電流Ic−ZD及びIc−Diを十分な低レベルに抑えられることを確認できた。
2 半導体層
3 N型領域
4 P−型領域
5 N型領域
6 ガードリング
9 シリコン酸化膜
10,11,12,13,14 電極金属膜
15 保護膜
16 重金属原子
ZD 第1のダイオード
Di 第2のダイオード
Ic−ZD,Ic−Di クロストーク電流
L アイソレーション間隔
Claims (3)
- 第1導電型の半導体基板と、
前記半導体基板上に前記半導体基板より低不純物濃度の第1導電型で形成された半導体層と、
前記半導体層の表面から前記半導体基板に達しない所定の深さまで形成された第2導電型領域と当該半導体層の第1導電型領域とのPN接合により構成された第1のダイオードと、
前記第1のダイオードとアイソレーション間隔を隔てた領域で前記半導体層の表面から前記半導体基板に達しない所定の深さまで形成された第2導電型領域と当該半導体層の第1導電型領域とのPN接合により構成された第2のダイオードと、
前記半導体基板の裏面に形成された前記第1及び第2のダイオードの共通電極と、
前記第1のダイオードを構成する第2導電型領域に接続する第1の電極と、
前記第2のダイオードを構成する第2導電型領域に接続する第2の電極と、
を備え、
前記第1のダイオードと前記第2のダイオードとの電圧電流特性が異なって構成され、
前記半導体層に重金属が拡散されていることで、前記半導体層内において前記第1のダイオードと前記第2のダイオードとの間で流れるクロストーク電流が前記重金属原子の拡散が無い場合に比較して低減された半導体装置。 - 前記アイソレーション間隔の範囲に当たる領域に高不純物濃度の第1導電型素子分離領域が前記半導体層の表面から形成された請求項1に記載の半導体装置。
- 前記第2のダイオードを構成する第2導電型領域を囲む第2導電型のガードリングが形成されることにより前記第2のダイオードが前記第1のダイオードより高耐圧に構成された請求項1又は請求項2に記載の半導体装置。
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Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
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Country Status (1)
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- 2012-11-22 JP JP2012255977A patent/JP2014103342A/ja active Pending
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