WO2020241820A1 - 配線電極 - Google Patents

配線電極 Download PDF

Info

Publication number
WO2020241820A1
WO2020241820A1 PCT/JP2020/021307 JP2020021307W WO2020241820A1 WO 2020241820 A1 WO2020241820 A1 WO 2020241820A1 JP 2020021307 W JP2020021307 W JP 2020021307W WO 2020241820 A1 WO2020241820 A1 WO 2020241820A1
Authority
WO
WIPO (PCT)
Prior art keywords
layer
outer peripheral
peripheral edge
low resistance
wiring electrode
Prior art date
Application number
PCT/JP2020/021307
Other languages
English (en)
French (fr)
Inventor
豊田　祐二
Original Assignee
株式会社村田製作所
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社村田製作所 filed Critical 株式会社村田製作所
Priority to KR1020217038803A priority Critical patent/KR20220002537A/ko
Priority to JP2021522895A priority patent/JP7268730B2/ja
Priority to CN202080039487.8A priority patent/CN113906676A/zh
Publication of WO2020241820A1 publication Critical patent/WO2020241820A1/ja
Priority to US17/528,227 priority patent/US11985903B2/en

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N—ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10N30/00—Piezoelectric or electrostrictive devices
    • H10N30/80—Constructional details
    • H10N30/87—Electrodes or interconnections, e.g. leads or terminals
    • H10N30/877—Conductive materials
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/125—Driving means, e.g. electrodes, coils
    • H03H9/145—Driving means, e.g. electrodes, coils for networks using surface acoustic waves
    • H03H9/14538—Formation
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/02535—Details of surface acoustic wave devices
    • H03H9/02992—Details of bus bars, contact pads or other electrical connections for finger electrodes
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/02—Details
    • H03H9/125—Driving means, e.g. electrodes, coils
    • H03H9/145—Driving means, e.g. electrodes, coils for networks using surface acoustic waves
    • H03H9/14538—Formation
    • H03H9/14541—Multilayer finger or busbar electrode
    • H—ELECTRICITY
    • H03—ELECTRONIC CIRCUITRY
    • H03H—IMPEDANCE NETWORKS, e.g. RESONANT CIRCUITS; RESONATORS
    • H03H9/00—Networks comprising electromechanical or electro-acoustic devices; Electromechanical resonators
    • H03H9/25—Constructional features of resonators using surface acoustic waves

Definitions

  • the present invention relates to a wiring electrode.
  • Patent Document 1 discloses an example of a wiring electrode used in a surface acoustic wave element. This wiring electrode is provided on the substrate. In the wiring electrode, the AlCu layer, the Cu layer, the Ti layer and the Au layer are laminated in this order. Each metal layer is formed by a lift-off method. By interposing the Cu layer and the Ti layer between the AlCu layer and the Au layer, it is said that alloying of Al in the AlCu layer and Au in the Au layer due to metal diffusion can be suppressed.
  • An object of the present invention is to provide a wiring electrode capable of suppressing alloying between metal layers and enhancing reliability.
  • the wiring electrode according to the present invention is a wiring electrode provided on a substrate and in which a plurality of layers are laminated, and is indirectly provided on an adhesive layer in contact with the substrate and an adhesive layer.
  • a second main surface which is provided between the outermost layer and the adhesive layer and the outermost surface layer, is located on the adhesive layer side, and faces the first main surface.
  • the adhesive layer includes a low resistance layer having a main surface and having the lowest electrical resistance among the plurality of layers, and a barrier layer provided between the low resistance layer and the outermost layer.
  • the low resistance layer, the barrier layer, and the outermost layer each have an outer peripheral edge, and the outer peripheral edge of the second main surface of the low resistance layer is located inside the outer peripheral edge of the barrier layer in a plan view. However, the outer peripheral edge of the adhesive layer is located outside the outer peripheral edge of the low resistance layer.
  • the wiring electrode according to the present invention alloying between metal layers can be suppressed and reliability can be improved.
  • FIG. 1 is a cross-sectional view of a wiring electrode according to a first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the elastic wave device including the wiring electrode according to the first embodiment of the present invention along the direction in which the electrode finger of the IDT electrode extends.
  • FIG. 3 is a cross-sectional view of the wiring electrode showing a state in which bumps are provided on the wiring electrode according to the first embodiment of the present invention.
  • FIG. 4 is a plan view showing an IDT electrode in an elastic wave device including a wiring electrode according to the first embodiment of the present invention.
  • 5 (a) to 5 (e) are cross-sectional views showing a portion corresponding to the cross section shown in FIG.
  • FIG. 6 (a) and 6 (b) are cross-sectional views for explaining a step of forming a laminate of metal layers in an example of a method for forming a wiring electrode according to a first embodiment of the present invention.
  • Is. 7 (a) and 7 (b) are cross-sectional views for explaining an etching process in an example of the method for forming the wiring electrode according to the first embodiment of the present invention.
  • FIG. 8 is a cross-sectional view of the wiring electrode showing a state in which the metal constituting the outermost layer is attached to the metal layer which is the low resistance layer of the wiring electrode.
  • FIG. 9 is a cross-sectional view of a wiring electrode according to a first modification of the first embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a wiring electrode according to a second modification of the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of a wiring electrode according to a third modification of the first embodiment of the present invention.
  • FIG. 12 is a cross-sectional view of the wiring electrode according to the second embodiment of the present invention.
  • FIG. 13 is a cross-sectional view of the wiring electrode according to the third embodiment of the present invention.
  • FIG. 14 is a cross-sectional view of the wiring electrode according to the fourth embodiment of the present invention.
  • FIG. 10 is a cross-sectional view of a wiring electrode according to a second modification of the first embodiment of the present invention.
  • FIG. 11 is a cross-sectional view of a wiring electrode according to a third modification of the first embodiment of the present invention.
  • FIG. 12 is a cross-
  • FIG. 15 is a cross-sectional view of the wiring electrode according to the first modification of the fourth embodiment of the present invention.
  • FIG. 16 is a cross-sectional view of a wiring electrode according to a second modification of the fourth embodiment of the present invention.
  • FIG. 17 is a cross-sectional view of the elastic wave device including the wiring electrode according to the fifth embodiment of the present invention along the direction in which the electrode finger of the IDT electrode extends.
  • FIG. 18 is a cross-sectional view of the wiring electrode according to the fifth embodiment of the present invention.
  • FIG. 19 is a cross-sectional view showing a portion corresponding to the cross section shown in FIG. 17 for explaining an example of a method for manufacturing an elastic wave device according to a fifth embodiment of the present invention.
  • 20 (a) to 20 (c) are enlarged cross-sectional views for explaining an example of a method for manufacturing an elastic wave device according to a fifth embodiment.
  • FIG. 1 is a cross-sectional view of a wiring electrode according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the elastic wave device including the wiring electrode according to the first embodiment along the direction in which the electrode finger of the IDT electrode extends.
  • the alternate long and short dash line A in FIG. 2 indicates the boundary between the first bus bar of the IDT electrode and the first electrode finger, which will be described later.
  • the alternate long and short dash line A in the cross-sectional views other than FIG. 2 shows a similar boundary.
  • the cross section in FIG. 1 is a cross section along the elastic wave propagation direction described later.
  • the wiring electrode 1 is provided on the piezoelectric substrate 12.
  • the wiring electrode 1 is formed by stacking a plurality of layers.
  • the wiring electrode 1 of this embodiment is used in an elastic wave device 10 including a piezoelectric substrate 12.
  • the piezoelectric substrate 12 is a piezoelectric substrate composed of only a piezoelectric layer.
  • the piezoelectric layer for example, lithium tantalate, lithium niobate, zinc oxide, aluminum nitride, quartz, PZT or the like can be used.
  • the piezoelectric substrate 12 may be made of a laminate including a piezoelectric layer and other layers.
  • the wiring electrode according to the present invention can also be used for electronic components other than elastic wave devices.
  • the wiring electrode may be provided on a substrate other than the piezoelectric substrate.
  • the wiring electrode may be provided on a substrate other than the piezoelectric substrate.
  • the wiring electrode 1 is provided on the adhesive layer 2 in contact with the piezoelectric substrate 12, the low resistance layer 3 provided on the adhesive layer 2, and the low resistance layer 3. It has a barrier layer 4 provided and an outermost layer 5 provided on the barrier layer 4.
  • the adhesive layer 2 is a layer that adheres the wiring electrode 1 and the piezoelectric substrate 12.
  • the low resistance layer 3 has the lowest electrical resistance among the plurality of layers of the wiring electrode 1.
  • the outermost surface layer 5 is indirectly provided on the adhesive layer 2, and is located on the uppermost surface of the plurality of layers of the wiring electrode 1. In the present specification, the upper surface is the upper surface in FIG.
  • the barrier layer 4 is provided between the low resistance layer 3 and the outermost layer 5, and is a layer for preventing mutual diffusion and alloying of the metal in the low resistance layer 3 and the metal in the outermost layer 5.
  • FIG. 3 is a cross-sectional view of the wiring electrode showing a state in which bumps are provided on the wiring electrode according to the first embodiment.
  • the wiring electrode 1 has a bump pad portion 1a.
  • the bump 6 is provided on the outermost layer 5 of the bump pad portion 1a.
  • the bump 6 shown in FIG. 3 is, for example, an Au bump.
  • each layer of the wiring electrode 1 of the present embodiment is as follows.
  • Adhesive layer 2 Material: Ti, film thickness: 50 nm
  • Low resistance layer 3 Material: Al, film thickness: 800 nm
  • Barrier layer 4 Material: Ti, film thickness: 100 nm
  • Outermost layer 5 Material: Au, film thickness: 400 nm
  • the adhesive layer 2 is preferably made of at least one metal selected from the group consisting of Ti, Ni, Cr and alloys mainly composed of these metals. Thereby, the bonding force between the wiring electrode 1 and the piezoelectric substrate 12 can be suitably increased.
  • the low resistance layer 3 is preferably made of Al or an alloy mainly composed of Al. Thereby, the electric resistance of the wiring electrode 1 can be suitably lowered.
  • the low resistance layer 3 may be made of, for example, Cu or the like.
  • the outermost layer 5 is preferably made of Au or an alloy mainly composed of Au. Thereby, Au bumps and the like can be suitably bonded to the wiring electrode 1.
  • the outermost layer 5 may be made of, for example, Pt.
  • the low resistance layer 3 has an outer peripheral edge 3a.
  • the outer peripheral edge means the outer peripheral edge when viewed in a plan view, and the plan view means the direction viewed from above in FIG.
  • the low resistance layer 3 includes a first main surface 3c located on the adhesive layer 2 side, a second main surface 3d facing the first main surface 3c, a first main surface 3c, and a second main surface. It has a side surface 3b connected to a main surface 3d. In the present embodiment, the side surface 3b of the low resistance layer 3 extends in a direction perpendicular to the main surface of the piezoelectric substrate 12.
  • the outer peripheral edge 3a of the low resistance layer 3 is located on the side surface 3b.
  • the side surface 3b may extend so as to be inclined with respect to the direction perpendicular to the main surface of the piezoelectric substrate 12.
  • the side surface 3b may have a curved surface shape.
  • the outer peripheral edge 3a of the low resistance layer 3 is located at the outermost portion of the side surface 3b.
  • the length in the cross section of the wiring electrode 1 shown in FIG. 1 in the direction perpendicular to the thickness direction of the wiring electrode 1 is defined as the width.
  • the outer peripheral edge of the second main surface 3d is the outer peripheral edge 3a of the entire low resistance layer 3. Corresponds to.
  • the outer peripheral edge of the second main surface 3d is the low resistance layer 3 in a plan view. It is located inside the outer peripheral edge 3a.
  • the outer peripheral edge of the second main surface 3d corresponds to the outer peripheral edge 3a of the entire low resistance layer 3.
  • the adhesive layer 2, the barrier layer 4, and the outermost layer 5 also have an outer peripheral edge 2a, an outer peripheral edge 4a, and an outer peripheral edge 5a, respectively.
  • the adhesive layer 2, the barrier layer 4 and the outermost layer 5 have a side surface 2b, a side surface 4b, and a side surface 5b.
  • the side surface 2b, the side surface 4b, and the side surface 5b of the adhesive layer 2, the barrier layer 4, and the outermost layer 5 extend perpendicularly to the main surface of the piezoelectric substrate 12.
  • the side surface 2b, the side surface 4b, and the side surface 5b may extend so as to be inclined with respect to the direction perpendicular to the main surface of the piezoelectric substrate 12.
  • the side surface 2b, the side surface 4b, and the side surface 5b may have a curved surface shape.
  • the outer peripheral edge 3a of the low resistance layer 3 is located inside the outer peripheral edge 4a of the barrier layer 4, and the outer peripheral edge 2a of the adhesive layer 2 is the outer peripheral edge 3a of the low resistance layer 3.
  • the outer peripheral edge of the second main surface 3d of the low resistance layer 3 is located inside the outer peripheral edge 4a of the barrier layer 4, and the outer peripheral edge 2a of the adhesive layer 2 is outside the low resistance layer 3. It suffices if it is located outside the peripheral edge 3a.
  • the outer peripheral edge 2a of the adhesive layer 2, the outer peripheral edge 4a of the barrier layer 4, and the outer peripheral edge 5a of the outermost layer 5 overlap in a plan view.
  • the width of the low resistance layer 3 is the adhesive layer 2, the barrier layer 4, and the outermost layer. It is narrower than the width of 5.
  • FIG. 4 is a plan view showing an IDT electrode in an elastic wave device including a wiring electrode according to the first embodiment. Note that the wiring electrodes are omitted in FIG.
  • the cross section of the IDT electrode shown in FIG. 2 is a cross section along the line II in FIG.
  • the IDT electrode 13 is provided on the piezoelectric substrate 12. By applying an AC voltage to the IDT electrode 13, elastic waves are excited. As shown in FIG. 4, a pair of reflectors 14 and reflectors 15 are provided on both sides of the IDT electrode 13 in the elastic wave propagation direction on the piezoelectric substrate 12.
  • the IDT electrode 13 has a first bus bar 16 and a second bus bar 17 facing each other.
  • the IDT electrode 13 has a plurality of first electrode fingers 18 each having one end connected to the first bus bar 16. Further, the IDT electrode 13 has a plurality of second electrode fingers 19 each having one end connected to the second bus bar 17.
  • the plurality of first electrode fingers 18 and the plurality of second electrode fingers 19 are interleaved with each other.
  • the wiring electrode 1 is connected to the first bus bar 16 of the IDT electrode 13.
  • the wiring electrode 1 extends from the first bus bar 16 onto the piezoelectric substrate 12.
  • the wiring electrode 1 is provided on a part of the upper surface of the first bus bar 16, but the wiring electrode 1 may be provided on the entire upper surface of the first bus bar 16.
  • the wiring electrode 1 does not have to be directly connected to the IDT electrode 13.
  • the wiring electrode 1 may be electrically connected to the IDT electrode 13 via another lead-out wiring or the like connected to the IDT electrode 13.
  • the lead-out wiring or the like is connected to any part of the side surface 3b of the low resistance layer 3 in the wiring electrode 1
  • the lead-out wiring is not included in the side surface 3b.
  • the lead wiring is not included in the side surface 3b. That is, the outer peripheral edge 3a of the low resistance layer 3 is the outer peripheral edge of the side surface 3b when the lead-out wiring is not connected.
  • the elastic wave device 10 in this embodiment is an elastic wave resonator.
  • the elastic wave device is not limited to the elastic wave resonator, and may be a filter device having a plurality of elastic wave resonators, a multiplexer including the filter device, or the like.
  • the wiring electrode according to the present invention may be connected to each elastic wave resonator or the like.
  • the feature of this embodiment is that, in a plan view, the outer peripheral edge 3a of the second main surface 3d of the low resistance layer 3 is located inside the outer peripheral edge 4a of the barrier layer 4, and the outer peripheral edge 2a of the adhesive layer 2 is located. It is located outside the outer peripheral edge 3a of the low resistance layer 3.
  • 5 (a) to 5 (e) are cross-sectional views showing a portion corresponding to the cross section shown in FIG. 2 for explaining an example of the method for manufacturing the elastic wave device according to the first embodiment.
  • 6 (a) and 6 (b) are cross-sectional views for explaining a step of forming a laminated body of metal layers in an example of the method of forming the wiring electrode according to the first embodiment.
  • 7 (a) and 7 (b) are cross-sectional views for explaining an etching process in an example of the method for forming the wiring electrode according to the first embodiment.
  • the piezoelectric substrate 12 is prepared.
  • the IDT electrode 13 shown in FIG. 4 is formed on the piezoelectric substrate 12 by the lift-off method. More specifically, the resist pattern 7A is formed on the piezoelectric substrate 12.
  • a portion corresponding to the shape of the IDT electrode 13 and a portion corresponding to the reflector 14 and the reflector 15 are open.
  • a metal film 13X is formed on the piezoelectric substrate 12 by a vapor deposition method, a sputtering method, or the like so as to cover the resist pattern 7A.
  • the resist pattern 7A is peeled off to obtain an IDT electrode 13 as shown in FIG. 5 (c).
  • the reflector 14 and the reflector 15 are also formed.
  • the method of forming the IDT electrode 13, the reflector 14, and the reflector 15 is not limited to the above.
  • a metal layer laminate 1X is formed so as to extend from the first bus bar 16 of the IDT electrode 13 to the piezoelectric substrate 12.
  • the laminated body 1X can be formed by, for example, a lift-off method. More specifically, as shown in FIG. 6A, the resist pattern 7B is formed on the piezoelectric substrate 12. Next, as shown in FIG. 6B, the metal layer 2X to be the adhesive layer 2 is formed. Next, the metal layer 3X to be the low resistance layer 3 is laminated on the metal layer 2X. Next, the metal layer 4X to be the barrier layer 4 is laminated on the metal layer 3X. Next, the metal layer 5X to be the outermost layer 5 is laminated on the metal layer 4X.
  • the metal layer 2X, the metal layer 3X, the metal layer 4X and the metal layer 5X can be formed by, for example, a vapor deposition method or a sputtering method.
  • the resist pattern 7B is peeled off.
  • the laminated body 1X of the adhesive layer 2, the metal layer 3X to be the low resistance layer 3, the barrier layer 4, and the outermost layer 5 shown in FIG. 5 (d) is obtained.
  • a resist pattern 7C is formed on the piezoelectric substrate 12 so as not to cover the side surfaces of each layer of the laminated body 1X.
  • the side surface of the metal layer 3X to be the low resistance layer 3 is etched.
  • the etching solution an etching solution that acts on the metal layer 3X to be the low resistance layer 3 and hardly acts on the adhesive layer 2, the barrier layer 4, and the outermost layer 5 is used. More specifically, in the formation of the wiring electrode 1, a mixed solution of acetic acid, phosphoric acid and nitric acid is used as the etching solution.
  • the type of etching solution is not limited to the above.
  • a low resistance layer 3 in which the outer peripheral edge 3a is located inside the outer peripheral edge 4a of the barrier layer 4 is obtained.
  • the resist pattern 7C is peeled off.
  • the wiring electrode 1 of the first embodiment is obtained.
  • a step involving heating may be performed, for example, a step of joining the bump 6 to the wiring electrode 1.
  • the outermost layer 5 When the bump 6 is joined to the outermost layer 5 of the wiring electrode 1, the outermost layer 5 is heated and easily expands. Further, when joining the bumps 6, a large load is often applied to the outermost layer 5, or ultrasonic vibration may be applied. Therefore, especially when the bump 6 is joined to the outermost surface layer 5, a part of the expanded outermost surface layer 5 may exceed the outer peripheral edge 4a of the barrier layer 4 and hang down toward the piezoelectric substrate 12. As in the conventional case, when the outer peripheral edge of the low resistance layer overlaps with the outer peripheral edge of the barrier layer in a plan view, a part of the outermost layer may hang down to the side surface of the low resistance layer. Therefore, the metal forming the low resistance layer and the metal forming the outermost layer may be alloyed, and the electric resistance of the wiring electrode may increase.
  • the outer peripheral edge 3a of the second main surface 3d of the low resistance layer 3 is located inside the outer peripheral edge 4a of the barrier layer 4 in a plan view. To do. As a result, even when the outermost layer 5 is heated and expanded, the metal constituting the outermost layer 5 is unlikely to reach the side surface 3b of the low resistance layer 3. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be effectively suppressed. Therefore, it is possible to suppress an increase in the electrical resistance of the wiring electrode 1, and it is possible to improve the reliability.
  • the outer peripheral edge 3a of the low resistance layer 3 is located inside the outer peripheral edge 4a of the barrier layer 4.
  • the metal constituting the outermost layer 5 is more difficult to reach the side surface 3b of the low resistance layer 3. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be further suppressed.
  • the metal layer 5X to be the outermost layer 5 is laminated on the metal layer 4X.
  • the metal for forming the outermost layer 5 may wrap around the side surface of the metal layer 3X which is the low resistance layer 3.
  • the metal constituting the outermost layer 5 may be attached to the side surface of the metal layer 3X.
  • FIG. 8 shows how the metal B constituting the outermost layer 5 is attached to the side surface of the metal layer 3X of the laminated body 1X. If a process involving heating is performed with the metal B attached to the side surface of the metal layer 3X, the metal constituting the metal layer 3X and the metal B may be alloyed and the electric resistance of the wiring electrode may increase. ..
  • the metal B adheres to the side surface of the metal layer 3X, as shown in FIGS. 7 (a) and 7 (b), the metal The sides of layer 3X are etched. As a result, the metal B is removed from the side surface of the metal layer 3X. Therefore, the metal B is unlikely to remain on the side surface 3b of the formed low resistance layer 3. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be further suppressed.
  • the area of the adhesive layer 2 can be increased. Therefore, the bonding force between the wiring electrode 1 and the piezoelectric substrate 12 can be increased. Therefore, the reliability can be further improved.
  • the outer peripheral edge 5a of the outermost layer 5 is located outside the outer peripheral edge 3a of the low resistance layer 3.
  • the bonding area between the wiring electrode 1 and the bump 6 can be increased. Therefore, the bonding force between the wiring electrode 1 and the external electrode or the like can be increased. Therefore, the reliability can be improved more effectively.
  • the outer peripheral edge 5a of the outermost layer 5 and the outer peripheral edge 4a of the barrier layer 4 overlap.
  • the metal constituting the outermost layer 5 is expanded by heating, loaded, and ultrasonically vibrated. It is possible to effectively suppress reaching the side surface 3b of the low resistance layer 3. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be effectively suppressed.
  • the outer peripheral edge 5a of the outermost layer 5 is not located inside the outer peripheral edge 4a of the barrier layer 4, the bonding area between the outermost layer 5 and the bump 6 can be increased. Therefore, the bonding force with an external electrode or the like can be further enhanced, and the reliability can be further enhanced.
  • the configuration of the present embodiment has been described in the cross-sectional view along the elastic wave propagation direction or the direction in which the electrode finger extends as in FIG. 1 or FIG. 2, the configuration of the present embodiment is different from that in the cross-sectional view along the other directions. Even if this is the case, the same effect as described above can be obtained. More specifically, it is possible to suppress the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5, and to improve the reliability.
  • the side surface 3b of the low resistance layer 3 extends in a direction perpendicular to the main surface of the piezoelectric substrate 12.
  • the shape of the side surface 3b of the low resistance layer 3 is not limited to the above.
  • first to third modifications of the first embodiment in which only the shape of the side surface of the low resistance layer is different from that of the first embodiment, will be shown. Also in the first to third modifications, as in the first embodiment, the alloying of the metal constituting the low resistance layer and the metal constituting the outermost layer can be suppressed, and the reliability can be suppressed. You can improve your sex.
  • the side surface 27b of the low resistance layer 27 has a curved surface shape. More specifically, in the low resistance layer 27, the width of the portion where the low resistance layer 27 is in contact with the adhesive layer 2 or the portion where the low resistance layer 27 is in contact with the barrier layer 4 is the widest. In the cross section of the wiring electrode shown in FIG. 9, the outer peripheral edge 27a of the low resistance layer 27 is located at a portion where the low resistance layer 27 is in contact with the adhesive layer 2 or a portion where the low resistance layer 27 is in contact with the barrier layer 4. To position.
  • the side surface 28b of the low resistance layer 28 extends inclined in a direction perpendicular to the main surface of the piezoelectric substrate 12. More specifically, the side surface 28b of the low resistance layer 28 is inclined and extended so that the width of the low resistance layer 28 becomes wider as it approaches the piezoelectric substrate 12 side.
  • the outer peripheral edge 28a of the low resistance layer 28 is located at a portion where the low resistance layer 28 is in contact with the adhesive layer 2.
  • the outer peripheral edge of the first main surface of the low resistance layer 28 corresponds to the outer peripheral edge of the entire low resistance layer 28.
  • the barrier layer is formed. 4 and the outermost layer 5 may be formed.
  • the side surface 29b of the low resistance layer 29 extends inclined in a direction perpendicular to the main surface of the piezoelectric substrate 12. More specifically, the side surface 29b of the low resistance layer 29 is inclined and extended so that the width of the low resistance layer 29 becomes narrower as it approaches the piezoelectric substrate 12 side.
  • the outer peripheral edge 29a of the low resistance layer 29 is located at a portion where the low resistance layer 29 is in contact with the barrier layer 4.
  • the outer peripheral edge of the second main surface of the low resistance layer 29 corresponds to the outer peripheral edge 29a of the entire low resistance layer 29.
  • the barrier layer is formed. 4 and the outermost layer 5 may be formed.
  • FIG. 12 is a cross-sectional view of the wiring electrode according to the second embodiment.
  • This embodiment is different from the first embodiment in that the outer peripheral edge 5a of the outermost layer 5 is located inside the outer peripheral edge 4a of the barrier layer 4. Except for the above points, the wiring electrode of the present embodiment has the same configuration as the wiring electrode 1 of the first embodiment. The outer peripheral edge 5a of the outermost layer 5 is located outside the outer peripheral edge 3a of the low resistance layer 3.
  • the outer peripheral edge 5a of the outermost layer 5 is located inside the outer peripheral edge 4a of the barrier layer 4.
  • a part of the expanded outermost layer 5 extends beyond the outer peripheral edge 4a of the barrier layer 4 and hangs down toward the piezoelectric substrate 12. Can be suppressed. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be effectively suppressed. Therefore, it is possible to effectively suppress an increase in the resistance of the wiring electrode, and it is possible to effectively enhance the reliability.
  • the area of the adhesive layer 2 can be increased because the outer peripheral edge 2a of the adhesive layer 2 is located outside the outer peripheral edge 3a of the low resistance layer 3.
  • the bonding force between the wiring electrode and the piezoelectric substrate 12 can be increased, and the reliability can be further improved.
  • FIG. 13 is a cross-sectional view of the wiring electrode according to the third embodiment.
  • This embodiment is different from the second embodiment in that the outer peripheral edge 5a of the outermost layer 5 is located inside the outer peripheral edge 3a of the low resistance layer 3. Except for the above points, the wiring electrode of the present embodiment has the same configuration as the wiring electrode of the second embodiment.
  • the outer peripheral edge 5a of the outermost layer 5 is located inside the outer peripheral edge 4a of the barrier layer 4, and is further located inside the outer peripheral edge 3a of the low resistance layer 3.
  • a part of the expanded outermost layer 5 extends beyond the outer peripheral edge 4a of the barrier layer 4 and hangs down toward the piezoelectric substrate 12. Can be effectively suppressed. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be further suppressed. Therefore, it is possible to further suppress the increase in the resistance of the wiring electrode, and it is possible to further improve the reliability.
  • the area of the adhesive layer 2 can be increased because the outer peripheral edge 2a of the adhesive layer 2 is located outside the outer peripheral edge 3a of the low resistance layer 3.
  • the bonding force between the wiring electrode and the piezoelectric substrate 12 can be increased, and the reliability can be further enhanced.
  • FIG. 14 is a cross-sectional view of the wiring electrode according to the fourth embodiment.
  • the present embodiment is different from the first embodiment in that the outer peripheral edge 5a of the outermost layer 5 and the outer peripheral edge 4a of the barrier layer 4 are located inside the outer peripheral edge 2a of the adhesive layer 2. Except for the above points, the wiring electrode of the present embodiment has the same configuration as the wiring electrode 1 of the first embodiment.
  • the width of the portion where the barrier layer 4 is not in contact with the low resistance layer 3 is narrow.
  • the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be effectively suppressed. Therefore, it is possible to effectively suppress an increase in the resistance of the wiring electrode, and it is possible to effectively enhance the reliability.
  • the area of the adhesive layer 2 can be increased because the outer peripheral edge 2a of the adhesive layer 2 is located outside the outer peripheral edge 3a of the low resistance layer 3.
  • the bonding force between the wiring electrode and the piezoelectric substrate 12 can be increased, and the reliability can be further improved.
  • the side surface 2b of the adhesive layer 2, the side surface 4b of the barrier layer 4, and the side surface 5b of the outermost layer 5 extend in a direction perpendicular to the main surface of the piezoelectric substrate 12.
  • the side surface 2b, the side surface 4b, and the side surface 5b may extend so as to be inclined in a direction perpendicular to the main surface of the piezoelectric substrate 12, for example.
  • FIG. 15 is a cross-sectional view of the wiring electrode according to the first modification of the fourth embodiment.
  • the side surface 32b of the adhesive layer 32, the side surface 34b of the barrier layer 34, and the side surface 35b of the outermost layer 35 are oriented in a direction perpendicular to the main surface of the piezoelectric substrate 12. It extends at an angle. More specifically, the side surface 32b of the adhesive layer 32, the side surface 34b of the barrier layer 34, and the side surface 35b of the outermost layer 35 have the widths of the adhesive layer 32, the barrier layer 34, and the outermost layer 35 on the piezoelectric substrate 12 side. It slopes and extends so that it becomes wider as it approaches. In the cross section of the wiring electrode shown in FIG.
  • the outer peripheral edge 32a of the adhesive layer 32 is located at a portion where the adhesive layer 32 is in contact with the piezoelectric substrate 12.
  • the outer peripheral edge 34a of the barrier layer 34 is located on the extension line C in the width direction of the portion where the barrier layer 34 is in contact with the low resistance layer 3.
  • the outer peripheral edge 35a of the outermost layer 35 is located at a portion where the outermost layer 35 is in contact with the barrier layer 34.
  • the adhesive layer 32 has a pair of side surfaces 32b facing each other.
  • the low resistance layer 3 the barrier layer 34, and the outermost layer 35.
  • One of the side surfaces 32b of the adhesive layer 32, one of the side surfaces 34b of the barrier layer 34, and one of the side surfaces 35b of the outermost layer 35 are located on the linear virtual line D1 shown in FIG.
  • the other side of the side surface 32b of the adhesive layer 32, the other side surface 34b of the barrier layer 34, and the other side surface 35b of the outermost layer 35 are located on the linear virtual line D2 shown in FIG.
  • the side surface 3b of the low resistance layer 3 is located inside the virtual line D1 and the virtual line D2.
  • the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 35 can be further suppressed and is reliable. You can improve your sex.
  • the side surface 32b of the adhesive layer 32, the side surface 34b of the barrier layer 34, and the side surface 35b of the outermost layer 35 extend in an inclined direction from the direction perpendicular to the main surface of the piezoelectric substrate 12, the side surface 32b and the side surface 34b
  • the side surface 35b and the side surface 35b do not necessarily have to be located on a linear virtual line.
  • FIG. 16 is a cross-sectional view of the wiring electrode according to the second modification of the fourth embodiment.
  • the alternate long and short dash line E1 in FIG. 16 indicates the position of the outer peripheral edge of the low resistance layer
  • the alternate long and short dash line E2 indicates the position of the outer peripheral edge of the first main surface of the low resistance layer.
  • the alternate long and short dash line F indicates the position of the outer peripheral edge of the barrier layer.
  • the side surface 28b of the low resistance layer 28 is inclined and extended so that the width of the low resistance layer 28 becomes wider toward the piezoelectric substrate 12 side.
  • the outer peripheral edge 28a of the low resistance layer 28 (position indicated by the alternate long and short dash line E1 in FIG. 16) is outside the outer peripheral edge 4a of the barrier layer 4 (position indicated by the alternate long and short dash line F in FIG. 16).
  • the outer peripheral edge of the second main surface 28d of the low resistance layer 28 is the outer peripheral edge 4a of the barrier layer 4.
  • the outer peripheral edge 2a of the adhesive layer 2 is located outside the outer peripheral edge 28a of the low resistance layer 28. Even in this case, the alloying of the metal constituting the low resistance layer 28 and the metal constituting the outermost layer 5 can be suppressed, and the reliability can be improved.
  • FIG. 17 is a cross-sectional view of the elastic wave device including the wiring electrode according to the fifth embodiment along the direction in which the electrode finger of the IDT electrode extends.
  • FIG. 18 is a cross-sectional view of the wiring electrode according to the fifth embodiment.
  • the alternate long and short dash line A1 and the alternate long and short dash line A2 in FIG. 17 indicate the boundary between the first bus bar of the IDT electrode and the other portion.
  • the alternate long and short dash line A1 and the alternate long and short dash line A2 in the cross-sectional views other than FIG. 17 show the same boundary.
  • the barrier layer 44 of the wiring electrode 41 of the present embodiment includes the first barrier layer 44A and the second barrier layer 44B.
  • the second barrier layer 44B is laminated on the first barrier layer 44A, and the outermost layer 5 is laminated on the second barrier layer 44B.
  • the material of the first barrier layer 44A and the material of the second barrier layer 44B may be the same material.
  • the outer peripheral edge of the first barrier layer 44A is located outside the outer peripheral edge of the second barrier layer 44B.
  • the outer peripheral edge 44a of the barrier layer 44 is the outer peripheral edge of the first barrier layer 44A.
  • the outer peripheral edge of the second barrier layer 44B and the outer peripheral edge 5a of the outermost layer 5 overlap. Therefore, as in the second embodiment, the outer peripheral edge 5a of the outermost layer 5 is located inside the outer peripheral edge 44a of the barrier layer 44.
  • the outer peripheral edge 3a of the low resistance layer 3 is located inside the outer peripheral edge 2a of the adhesive layer 2, the outer peripheral edge 44a of the barrier layer 44, and the outer peripheral edge 5a of the outermost layer 5.
  • the outer peripheral edge of the first barrier layer 44A and the outer peripheral edge of the second barrier layer 44B may overlap.
  • the wiring electrode 41 is provided integrally with the IDT electrode 53. More specifically, the first bus bar 16 of the IDT electrode 53, the adhesive layer 2 of the wiring electrode 41, the low resistance layer 3 and the first barrier layer 44A are integrally provided. However, the first bus bar 16 may also have the second barrier layer 44B and the outermost layer 5 in the same manner as the wiring electrode 41.
  • the materials of each layer of the wiring electrode 41 and the IDT electrode 53 of the present embodiment are as follows.
  • the material of each layer of the wiring electrode 41 and the IDT electrode 53 is not limited to this.
  • Material of adhesive layer 2 Ti Material of low resistance layer 3: AlCu Material of the first barrier layer 44A: Ti Material of second barrier layer 44B: Ti Material of outermost layer 5: Au
  • the steps of forming the wiring electrode 41 and the step of forming the IDT electrode 53 can be performed at the same time. Thereby, productivity can be increased.
  • productivity can be increased.
  • an example of a method for manufacturing the elastic wave device 40 will be described.
  • FIG. 19 is a cross-sectional view showing a portion corresponding to the cross section shown in FIG. 17 for explaining an example of a method for manufacturing an elastic wave device according to a fifth embodiment.
  • 20 (a) to 20 (c) are enlarged cross-sectional views for explaining an example of a method for manufacturing an elastic wave device according to a fifth embodiment.
  • a laminate and an IDT electrode 53 to be a part of the wiring electrode 41 are formed on the piezoelectric substrate 12 by dry etching. More specifically, the metal layer to be the adhesive layer 2, the metal layer 3X to be the low resistance layer 3, and the metal layer to be the first barrier layer 44A are laminated on the piezoelectric substrate 12.
  • Each of the above metal layers can be formed by, for example, a vapor deposition method or a sputtering method.
  • a resist pattern is formed on the metal layer to be the first barrier layer 44A.
  • dry etching is performed, and then the resist pattern is peeled off.
  • the laminated body and the IDT electrode 53 that become a part of the wiring electrode 41 are formed.
  • each reflector is also formed.
  • a resist pattern 57 is formed so as to expose the side surface of the laminate that is a part of the wiring electrode 41.
  • the side surface of the metal layer 3X to be the low resistance layer 3 is dry-etched.
  • a gas that acts on the metal layer 3X to be the low resistance layer 3 and is difficult to act on the adhesive layer 2 and the first barrier layer 44A is used. More specifically, in the formation of the wiring electrode 41, a Cl-based gas is used as the gas for dry etching.
  • the type of gas for dry etching is not limited to the above.
  • the resist pattern 57 is peeled off.
  • a low resistance layer 3 is obtained in which the outer peripheral edge 3a is located inside the outer peripheral edge of the first barrier layer 44A.
  • the second barrier layer 44B is formed on the first barrier layer 44A, and the outermost layer 5 is formed on the second barrier layer 44B by the lift-off method.
  • the wiring electrode 41 of the fifth embodiment is obtained.
  • the outer peripheral edge 3a of the low resistance layer 3 is located inside the outer peripheral edge of the first barrier layer 44A. Therefore, it is difficult for the metal for forming the outermost layer 5 to wrap around the side surface 3b of the low resistance layer 3. Therefore, the alloying of the metal constituting the low resistance layer 3 and the metal constituting the outermost layer 5 can be effectively suppressed.
  • the metal forms on the side surface of the second barrier layer 44B before the metal constituting the outermost layer 5 reaches the first barrier layer 44A. Need to move. Therefore, the metal of the outermost layer 5 is more difficult to reach due to the side surface 3b of the low resistance layer 3, and the alloying of the metal constituting the low resistance layer 3 and the metal forming the outermost layer 5 is further suppressed. Can be done.
  • the area of the outermost layer 5 can also be increased.
  • the bonding area between the wiring electrode 41 and the bump can be increased. Therefore, the bonding force between the wiring electrode 41 and the external electrode or the like can be increased.
  • the second barrier layer 44B does not necessarily have to be provided, and the barrier layer 44 may consist of only the first barrier layer 44A.
  • the formation of the second barrier layer 44B and the formation of the outermost layer 5 can be performed without intervening steps such as peeling of the resist pattern. Therefore, the bonding force between the second barrier layer 44B and the outermost layer 5 can be more reliably increased, and the bonding force between the barrier layer 44 and the outermost layer 5 can be more reliably increased.
  • Wiring electrode 1X ... Laminated body 1a ... Bump pad portion 2 ... Adhesive layer 2X ... Metal layer 2a ... Outer peripheral edge 2b ... Side surface 3 ... Low resistance layer 3X ... Metal layer 3a ... Outer peripheral edge 3b ... Side surface 3c, 3d ... First , Second main surface 4 ... Barrier layer 4X ... Metal layer 4a ... Outer peripheral edge 4b ... Side surface 5 ... Outer surface layer 5X ... Metal layer 5a ... Outer peripheral edge 5b ... Side surface 6 ... Bumps 7A to 7C ... Resist pattern 10 ... Elastic wave device 12 ... piezoelectric substrate 13 ... IDT electrode 13X ... metal film 14, 15 ...

Landscapes

  • Physics & Mathematics (AREA)
  • Acoustics & Sound (AREA)
  • Surface Acoustic Wave Elements And Circuit Networks Thereof (AREA)

Abstract

金属層間の合金化を抑制することができ、かつ信頼性を高めることができる、配線電極を提供する。　本発明の配線電極１は、圧電性基板１２（基板）上に設けられており、複数の層が積層されてなる配線電極であって、圧電性基板１２と接している接着層２と、接着層２上に間接的に設けられている最表層５と、接着層２と最表層５との間に設けられており、接着層２側に位置する第１の主面３ｃと、第１の主面３ｃに対向している第２の主面３ｄとを有し、複数の層のうち最も電気抵抗が低い低抵抗層３と、低抵抗層３と最表層５との間に設けられているバリア層４とを備える。平面視において、低抵抗層３の第２の主面３ｄの外周縁がバリア層４の外周縁４ａよりも内側に位置し、かつ接着層２の外周縁２ａが低抵抗層３の外周縁３ａよりも外側に位置する。

Description

配線電極
　本発明は、配線電極に関する。
　従来、配線電極は様々な電子部品に用いられている。下記の特許文献１には、弾性表面波素子に用いられた配線電極の一例が開示されている。この配線電極は基板上に設けられている。配線電極においては、ＡｌＣｕ層、Ｃｕ層、Ｔｉ層及びＡｕ層がこの順序で積層されている。各金属層はリフトオフ法により形成される。ＡｌＣｕ層及びＡｕ層との間にＣｕ層及びＴｉ層を介在させることにより、ＡｌＣｕ層におけるＡｌとＡｕ層におけるＡｕとの金属拡散による合金化を抑制することができるとされている。
特開２０１２－０６５０９２号公報
　特許文献１の配線電極においては、ＡｌＣｕ層及びＡｕ層の主面同士間の相互金属拡散による合金化は抑制され得る。しかしながら、リフトオフ法により各金属層を形成するに際し、Ａｕ層を構成しているＡｕが、既に形成されたＡｌＣｕ層の側面に回り込むことがあった。そのため、ＡｌＣｕ層の側面と、回り込むＡｕとの間で合金化のおそれがあった。よって、配線電極の電気抵抗が高くなるおそれがあり、信頼性が劣化するおそれがあった。
　本発明の目的は、金属層間の合金化を抑制することができ、かつ信頼性を高めることができる、配線電極を提供することにある。
　本発明に係る配線電極は、基板上に設けられており、複数の層が積層されてなる配線電極であって、前記基板と接している接着層と、前記接着層上に間接的に設けられている最表層と、前記接着層と前記最表層との間に設けられており、前記接着層側に位置する第１の主面と、前記第１の主面に対向している第２の主面とを有し、前記複数の層のうち最も電気抵抗が低い低抵抗層と、前記低抵抗層と前記最表層との間に設けられているバリア層とを備え、前記接着層、前記低抵抗層、前記バリア層及び前記最表層がそれぞれ外周縁を有し、平面視において、前記低抵抗層の前記第２の主面の外周縁が前記バリア層の前記外周縁よりも内側に位置し、かつ前記接着層の前記外周縁が前記低抵抗層の前記外周縁よりも外側に位置する。
　本発明に係る配線電極によれば、金属層間の合金化を抑制することができ、信頼性を高めることができる。
図１は、本発明の第１の実施形態に係る配線電極の横断面図である。 図２は、本発明の第１の実施形態に係る配線電極を含む弾性波装置の、ＩＤＴ電極の電極指が延びる方向に沿う断面図である。 図３は、本発明の第１の実施形態に係る配線電極上にバンプが設けられている状態を示す、配線電極の横断面図である。 図４は、本発明の第１の実施形態に係る配線電極を含む弾性波装置におけるＩＤＴ電極を示す平面図である。 図５（ａ）～図５（ｅ）は、本発明の第１の実施形態における弾性波装置の製造方法の一例を説明するための、図２に示す断面に相当する部分を示す断面図である。 図６（ａ）及び図６（ｂ）は、本発明の第１の実施形態に係る配線電極を形成する方法の一例における、金属層の積層体を形成する工程を説明するための横断面図である。 図７（ａ）及び図７（ｂ）は、本発明の第１の実施形態に係る配線電極を形成する方法の一例における、エッチング工程を説明するための横断面図である。 図８は、配線電極の低抵抗層となる金属層に、最表層を構成している金属が付着した様子を示す、配線電極の横断面図である。 図９は、本発明の第１の実施形態の第１の変形例に係る配線電極の横断面図である。 図１０は、本発明の第１の実施形態の第２の変形例に係る配線電極の横断面図である。 図１１は、本発明の第１の実施形態の第３の変形例に係る配線電極の横断面図である。 図１２は、本発明の第２の実施形態に係る配線電極の横断面図である。 図１３は、本発明の第３の実施形態に係る配線電極の横断面図である。 図１４は、本発明の第４の実施形態に係る配線電極の横断面図である。 図１５は、本発明の第４の実施形態の第１の変形例に係る配線電極の横断面図である。 図１６は、本発明の第４の実施形態の第２の変形例に係る配線電極の横断面図である。 図１７は、本発明の第５の実施形態に係る配線電極を含む弾性波装置の、ＩＤＴ電極の電極指が延びる方向に沿う断面図である。 図１８は、本発明の第５の実施形態に係る配線電極の横断面図である。 図１９は、本発明の第５の実施形態における弾性波装置の製造方法の一例を説明するための、図１７に示す断面に相当する部分を示す断面図である。 図２０（ａ）～図２０（ｃ）は、第５の実施形態における弾性波装置の製造方法の一例を説明するための拡大断面図である。
　以下、図面を参照しつつ、本発明の具体的な実施形態を説明することにより、本発明を明らかにする。
　なお、本明細書に記載の各実施形態は、例示的なものであり、異なる実施形態間において、構成の部分的な置換または組み合わせが可能であることを指摘しておく。
　図１は、本発明の第１の実施形態に係る配線電極の横断面図である。図２は、第１の実施形態に係る配線電極を含む弾性波装置の、ＩＤＴ電極の電極指が延びる方向に沿う断面図である。図２中の一点鎖線Ａは、後述するＩＤＴ電極の第１のバスバーと第１の電極指との境界を示す。図２以外の断面図における一点鎖線Ａも同様の境界を示す。なお、図１における横断面は、後述する弾性波伝搬方向に沿う断面である。
　図１に示すように、配線電極１は圧電性基板１２上に設けられている。配線電極１は、複数の層が積層されてなる。図２に示すように、本実施形態の配線電極１は、圧電性基板１２を含む弾性波装置１０に用いられる。圧電性基板１２は、圧電体層のみからなる圧電基板である。圧電体層には、例えば、タンタル酸リチウム、ニオブ酸リチウム、酸化亜鉛、窒化アルミニウム、水晶、またはＰＺＴなどを用いることができる。なお、圧電性基板１２は、圧電体層及び他の層を含む積層体からなっていてもよい。
　もっとも、本発明に係る配線電極は、弾性波装置以外の電子部品にも用いることができる。この場合においては、配線電極は圧電性基板以外の基板上に設けられていてもよい。あるいは、配線電極が弾性波装置などに用いられる場合においても、配線電極は圧電性基板以外の基板上に設けられていてもよい。
　図１及び図２に示すように、配線電極１は、圧電性基板１２と接している接着層２と、接着層２上に設けられている低抵抗層３と、低抵抗層３上に設けられているバリア層４と、バリア層４上に設けられている最表層５とを有する。
　接着層２は、配線電極１と圧電性基板１２とを接着している層である。低抵抗層３は、配線電極１の複数の層のうち最も電気抵抗が低い。最表層５は、接着層２上に間接的に設けられており、配線電極１の複数の層のうち最も上面に位置する。なお、本明細書において上面とは、図１における上方の面である。バリア層４は、低抵抗層３と最表層５との間に設けられており、低抵抗層３における金属と最表層５における金属との相互拡散及び合金化を防止するための層である。
　図３は、第１の実施形態に係る配線電極上にバンプが設けられている状態を示す、配線電極の横断面図である。
　配線電極１はバンプパッド部１ａを有する。バンプパッド部１ａにおける最表層５上にバンプ６が設けられている。図３に示すバンプ６は、例えばＡｕバンプなどである。
　ここで、本実施形態の配線電極１の各層の材料及び膜厚は以下の通りである。
　接着層２：材料…Ｔｉ、膜厚…５０ｎｍ
　低抵抗層３：材料…Ａｌ、膜厚…８００ｎｍ
　バリア層４：材料…Ｔｉ、膜厚…１００ｎｍ
　最表層５：材料…Ａｕ、膜厚…４００ｎｍ
　もっとも、配線電極１の各層の材料及び膜厚は上記に限定されない。なお、接着層２は、Ｔｉ、Ｎｉ、Ｃｒ及びこれらの金属を主体とする合金からなる群から選択された少なくとも１種の金属からなることが好ましい。それによって、配線電極１と圧電性基板１２との接合力を好適に高めることができる。低抵抗層３は、ＡｌまたはＡｌを主体とする合金からなることが好ましい。それによって、配線電極１の電気抵抗を好適に低くすることができる。なお、低抵抗層３は、例えばＣｕなどからなっていてもよい。最表層５は、ＡｕまたはＡｕを主体とする合金からなることが好ましい。それによって、Ａｕバンプなどを配線電極１に好適に接合することができる。なお、最表層５は、例えばＰｔなどからなっていてもよい。
　図１に示すように、低抵抗層３は外周縁３ａを有する。本明細書において、外周縁とは平面視したときの外周縁をいい、平面視とは図１における上方から見る方向をいう。低抵抗層３は、接着層２側に位置する第１の主面３ｃと、第１の主面３ｃに対向している第２の主面３ｄと、第１の主面３ｃ及び第２の主面３ｄに接続されている側面３ｂとを有する。本実施形態においては、低抵抗層３の側面３ｂは、圧電性基板１２の主面に垂直な方向に延びている。低抵抗層３の外周縁３ａは側面３ｂに位置する。
　なお、側面３ｂは、圧電性基板１２の主面に垂直な方向に対して傾斜して延びていてもよい。あるいは、側面３ｂは曲面の形状を有していてもよい。これらの場合には、低抵抗層３の外周縁３ａは、側面３ｂにおける最も外側の部分に位置する。ここで、図１に示す配線電極１の横断面における、配線電極１の厚み方向に垂直な方向の長さを幅とする。例えば、低抵抗層３の幅が圧電性基板１２側に近づくほど狭くなるように傾斜して延びている場合には、第２の主面３ｄの外周縁は低抵抗層３全体の外周縁３ａに相当する。他方、低抵抗層３の幅が圧電性基板１２側に近づくほど広くなるように傾斜して延びている場合には、平面視において、第２の主面３ｄの外周縁は低抵抗層３の外周縁３ａの内側に位置する。もっとも、本実施形態では低抵抗層３の幅は一定であるため、第２の主面３ｄの外周縁は、低抵抗層３全体の外周縁３ａに相当する。
　低抵抗層３と同様に、接着層２、バリア層４及び最表層５も、それぞれ、外周縁２ａ、外周縁４ａ及び外周縁５ａを有する。さらに、接着層２、バリア層４及び最表層５は、側面２ｂ、側面４ｂ及び側面５ｂを有する。本実施形態においては、接着層２、バリア層４及び最表層５の側面２ｂ、側面４ｂ及び側面５ｂは、圧電性基板１２の主面に垂直に延びている。なお、側面２ｂ、側面４ｂ及び側面５ｂは、圧電性基板１２の主面に垂直な方向に対して傾斜して延びていてもよい。あるいは、側面２ｂ、側面４ｂ及び側面５ｂは、曲面の形状を有していてもよい。
　図１及び図２に示すように、低抵抗層３の外周縁３ａはバリア層４の外周縁４ａよりも内側に位置し、かつ接着層２の外周縁２ａは低抵抗層３の外周縁３ａの外側に位置する。なお、平面視において、低抵抗層３の第２の主面３ｄの外周縁がバリア層４の外周縁４ａよりも内側に位置し、かつ接着層２の外周縁２ａが低抵抗層３の外周縁３ａよりも外側に位置していればよい。
　接着層２の外周縁２ａ、バリア層４の外周縁４ａ及び最表層５の外周縁５ａは、平面視において重なっている。図１に示す配線電極１の横断面における、配線電極１の厚み方向に垂直な方向の長さを幅としたときに、低抵抗層３の幅は、接着層２、バリア層４及び最表層５の幅よりも狭い。
　図４は、第１の実施形態に係る配線電極を含む弾性波装置におけるＩＤＴ電極を示す平面図である。なお、図４においては配線電極を省略している。図２に示すＩＤＴ電極の断面は、図４中のＩ－Ｉ線に沿う断面である。
　図２及び図４に示すように、圧電性基板１２上には、ＩＤＴ電極１３が設けられている。ＩＤＴ電極１３に交流電圧を印加することにより、弾性波が励振される。図４に示すように、圧電性基板１２上におけるＩＤＴ電極１３の弾性波伝搬方向両側には、一対の反射器１４及び反射器１５が設けられている。
　ＩＤＴ電極１３は、対向し合う第１のバスバー１６及び第２のバスバー１７を有する。ＩＤＴ電極１３は、第１のバスバー１６にそれぞれ一端が接続されている複数の第１の電極指１８を有する。さらに、ＩＤＴ電極１３は、第２のバスバー１７にそれぞれ一端が接続されている複数の第２の電極指１９を有する。複数の第１の電極指１８と複数の第２の電極指１９とは互いに間挿し合っている。
　図２に示すように、ＩＤＴ電極１３の第１のバスバー１６に配線電極１が接続されている。配線電極１は、第１のバスバー１６上から圧電性基板１２上に至っている。本実施形態では、第１のバスバー１６の上面の一部に配線電極１が設けられているが、第１のバスバー１６の上面の全体に配線電極１が設けられていてもよい。
　なお、配線電極１は、ＩＤＴ電極１３に直接的に接続されていなくともよい。配線電極１は、ＩＤＴ電極１３に接続された他の引き出し配線などを介して、ＩＤＴ電極１３に電気的に接続されていてもよい。ここで、引き出し配線などが配線電極１における低抵抗層３の側面３ｂのいずれかの箇所に接続される場合、引き出し配線は側面３ｂに含まれないものとする。例えば、配線電極１が引き出し配線によりＩＤＴ電極１３と接続されている、外部接続用の電極である場合においては、引き出し配線は側面３ｂには含まれない。すなわち、低抵抗層３の外周縁３ａは引き出し配線が接続されていない場合の側面３ｂの外周縁となる。
　本実施形態における弾性波装置１０は弾性波共振子である。もっとも、弾性波装置は弾性波共振子には限定されず、複数の弾性波共振子を有するフィルタ装置や、該フィルタ装置を含むマルチプレクサなどであってもよい。この場合には、各弾性波共振子などに、本発明に係る配線電極が接続されていてもよい。
　本実施形態の特徴は、平面視において、低抵抗層３の第２の主面３ｄの外周縁３ａがバリア層４の外周縁４ａよりも内側に位置し、かつ接着層２の外周縁２ａが低抵抗層３の外周縁３ａよりも外側に位置することにある。それによって、合金化を効果的に抑制することができ、かつ信頼性を高めることができる。この詳細を、本実施形態の弾性波装置１０の製造方法と共に、以下において説明する。
　図５（ａ）～図５（ｅ）は、第１の実施形態における弾性波装置の製造方法の一例を説明するための、図２に示す断面に相当する部分を示す断面図である。図６（ａ）及び図６（ｂ）は、第１の実施形態に係る配線電極を形成する方法の一例における、金属層の積層体を形成する工程を説明するための横断面図である。図７（ａ）及び図７（ｂ）は、第１の実施形態に係る配線電極を形成する方法の一例における、エッチング工程を説明するための横断面図である。
　図５（ａ）に示すように、圧電性基板１２を用意する。次に、圧電性基板１２上に、リフトオフ法により、図４に示したＩＤＴ電極１３を形成する。より具体的には、圧電性基板１２上に、レジストパターン７Ａを形成する。レジストパターン７Ａにおいては、ＩＤＴ電極１３の形状に対応する部分並びに反射器１４及び反射器１５に対応する部分が開口している。次に、図５（ｂ）に示すように、圧電性基板１２上に、レジストパターン７Ａを覆うように、蒸着法またはスパッタリング法などにより、金属膜１３Ｘを形成する。次に、レジストパターン７Ａを剥離し、図５（ｃ）に示すように、ＩＤＴ電極１３を得る。ＩＤＴ電極１３と同時に、反射器１４及び反射器１５も形成する。なお、ＩＤＴ電極１３、反射器１４及び反射器１５の形成の方法は上記に限定されない。
　次に、図５（ｄ）に示すように、ＩＤＴ電極１３の第１のバスバー１６から圧電性基板１２上に至るように、金属層の積層体１Ｘを形成する。積層体１Ｘは、例えば、リフトオフ法などにより形成することができる。より具体的には、図６（ａ）に示すように、圧電性基板１２上にレジストパターン７Ｂを形成する。次に、図６（ｂ）に示すように、接着層２となる金属層２Ｘを形成する。次に、金属層２Ｘ上に、低抵抗層３となる金属層３Ｘを積層する。次に、金属層３Ｘ上に、バリア層４となる金属層４Ｘを積層する。次に、金属層４Ｘ上に、最表層５となる金属層５Ｘを積層する。金属層２Ｘ、金属層３Ｘ、金属層４Ｘ及び金属層５Ｘは、例えば、蒸着法またはスパッタリング法などにより形成することができる。次に、レジストパターン７Ｂを剥離する。これにより、図５（ｄ）に示す、接着層２、低抵抗層３となる金属層３Ｘ、バリア層４及び最表層５の積層体１Ｘを得る。
　次に、図７（ａ）に示すように、積層体１Ｘの各層の側面を覆わないように、圧電性基板１２上にレジストパターン７Ｃを形成する。次に、低抵抗層３となる金属層３Ｘの側面をエッチングする。このとき、エッチング液には、低抵抗層３となる金属層３Ｘに作用し、接着層２、バリア層４及び最表層５には作用し難いエッチング液を用いる。より具体的には、配線電極１の形成においては、エッチング液として酢酸、リン酸及び硝酸の混合液を用いる。もっとも、エッチング液の種類は上記に限定されない。
　金属層３Ｘの側面をエッチングすることにより、図７（ｂ）に示すように、バリア層４の外周縁４ａよりも外周縁３ａが内側に位置する低抵抗層３を得る。次に、レジストパターン７Ｃを剥離する。これにより、図５（ｅ）に示すように、第１の実施形態の配線電極１を得る。その後、例えば、配線電極１にバンプ６を接合する工程などの、加熱を伴う工程が行われる場合がある。
　配線電極１の最表層５にバンプ６を接合する場合などにおいては、最表層５が加熱され、膨張し易い。さらに、バンプ６の接合に際し、最表層５に大きな加重がかけられる場合が多く、あるいは、超音波振動が加えられる場合もある。そのため、最表層５にバンプ６を接合するときには特に、膨張した最表層５の一部がバリア層４の外周縁４ａを越えて、圧電性基板１２側に垂れ下がるおそれがある。従来のように、平面視において、低抵抗層の外周縁がバリア層の外周縁と重なっている場合には、最表層の一部が低抵抗層の側面にまで垂れ下がるおそれがある。そのため、低抵抗層を構成している金属と最表層を構成している金属とが合金化し、配線電極の電気抵抗が高くなるおそれがある。
　これに対して、本実施形態においては、図１に示すように、平面視において、低抵抗層３の第２の主面３ｄの外周縁３ａがバリア層４の外周縁４ａよりも内側に位置する。それによって、最表層５が加熱され、膨張した場合においても、最表層５を構成している金属は、低抵抗層３の側面３ｂにまで至り難い。従って、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を効果的に抑制することができる。よって、配線電極１の電気抵抗が高くなることを抑制することができ、信頼性を高めることができる。
　低抵抗層３の外周縁３ａがバリア層４の外周縁４ａよりも内側に位置することが好ましい。それによって、最表層５を構成している金属は、低抵抗層３の側面３ｂに、より一層至り難い。従って、低抵抗層３を構成している金属と最表層５を構成している金属との合金化をより一層抑制することができる。
　ところで、配線電極１となる積層体１Ｘを形成する工程においては、図６（ｂ）に示すように、低抵抗層３となる金属層３Ｘ及びバリア層４となる金属層４Ｘを形成した後に、金属層４Ｘ上に最表層５となる金属層５Ｘを積層する。このとき、最表層５を形成するための金属が、低抵抗層３となる金属層３Ｘの側面に回り込むことがある。この場合には、レジストパターン７Ｂを剥離した後においても、金属層３Ｘの側面に最表層５を構成している金属が付着した状態となるおそれがある。図８において、積層体１Ｘの金属層３Ｘの側面に、最表層５を構成している金属Ｂが付着している様子を示す。金属層３Ｘの側面に金属Ｂが付着した状態において加熱を伴う工程が行われると、金属層３Ｘを構成している金属と金属Ｂとが合金化し、配線電極の電気抵抗が高くなるおそれがある。
　これに対して、本実施形態の配線電極１の形成に際しては、金属層３Ｘの側面に金属Ｂが付着していたとしても、図７（ａ）及び図７（ｂ）に示すように、金属層３Ｘの側面のエッチングが行われる。これにより、金属層３Ｘの側面から金属Ｂが除去される。よって、形成された低抵抗層３の側面３ｂには金属Ｂが残留し難い。従って、低抵抗層３を構成している金属と最表層５を構成している金属との合金化をより一層抑制することができる。
　加えて、図１に示すように、接着層２の外周縁２ａが低抵抗層３の外周縁３ａの外側に位置していることにより、接着層２の面積を大きくすることができる。それによって、配線電極１と圧電性基板１２との接合力を高めることができる。従って、信頼性をより一層高めることができる。
　ここで、図３に示すように、配線電極１においては、最表層５の外周縁５ａは低抵抗層３の外周縁３ａよりも外側に位置する。これにより、配線電極１とバンプ６との接合面積を大きくすることができる。よって、配線電極１と外部の電極などとの接合力を高めることができる。従って、信頼性をより一層効果的に高めることができる。
　さらに、平面視において、最表層５の外周縁５ａとバリア層４の外周縁４ａとが重なっている。このように、最表層５の外周縁５ａがバリア層４の外周縁４ａの外側に位置していないため、最表層５を構成している金属が、加熱による膨張並びに加重及び超音波振動などにより低抵抗層３の側面３ｂに至ることを、効果的に抑制することができる。よって、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を効果的に抑制することができる。他方、最表層５の外周縁５ａがバリア層４の外周縁４ａの内側に位置していないため、最表層５とバンプ６との接合面積を大きくすることができる。よって、外部の電極などとの接合力をより一層高めることができ、信頼性をより一層効果的に高めることができる。
　図１または図２などのように、弾性波伝搬方向または電極指が延びる方向に沿う断面視において本実施形態の構成を説明したが、これら以外の方向に沿う断面視において、図１の構成となっていた場合であっても、上記と同様の効果を得ることができる。より具体的には、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を抑制することができ、かつ信頼性を高めることができる。
　本実施形態においては、低抵抗層３の側面３ｂは、圧電性基板１２の主面に垂直な方向に延びている。もっとも、低抵抗層３の側面３ｂの形状は上記に限定されない。以下において、低抵抗層の側面の形状のみが第１の実施形態と異なる、第１の実施形態の第１～第３の変形例を示す。第１～第３の変形例においても、第１実施形態と同様に、低抵抗層を構成している金属と最表層を構成している金属との合金化を抑制することができ、かつ信頼性を高めることができる。
　図９に示すように、第１の変形例においては、低抵抗層２７の側面２７ｂは曲面の形状を有する。より具体的には、低抵抗層２７においては、低抵抗層２７が接着層２に接している部分または低抵抗層２７がバリア層４に接している部分の幅が最も広い。図９に示す配線電極の横断面においては、低抵抗層２７の外周縁２７ａは、低抵抗層２７が接着層２に接している部分または低抵抗層２７がバリア層４に接している部分に位置する。
　図１０に示すように、第２の変形例においては、低抵抗層２８の側面２８ｂは、圧電性基板１２の主面に垂直な方向に対して傾斜して延びている。より具体的には、低抵抗層２８の側面２８ｂは、低抵抗層２８の幅が、圧電性基板１２側に近づくほど広くなるように傾斜して延びている。図１０に示す配線電極の横断面においては、低抵抗層２８の外周縁２８ａは、低抵抗層２８が接着層２に接している部分に位置する。低抵抗層２８の第１の主面の外周縁が、低抵抗層２８全体の外周縁に相当する。なお、第２の変形例の配線電極の形成に際し、例えば、側面２８ｂが圧電性基板１２の主面に垂直な方向に対して傾斜して延びている低抵抗層２８を形成した後に、バリア層４及び最表層５を形成してもよい。
　図１１に示すように、第３の変形例においては、低抵抗層２９の側面２９ｂは、圧電性基板１２の主面に垂直な方向に対して傾斜して延びている。より具体的には、低抵抗層２９の側面２９ｂは、低抵抗層２９の幅が、圧電性基板１２側に近づくほど狭くなるように傾斜して延びている。図１１に示す配線電極の横断面においては、低抵抗層２９の外周縁２９ａは、低抵抗層２９がバリア層４に接している部分に位置する。低抵抗層２９の第２の主面の外周縁が、低抵抗層２９全体の外周縁２９ａに相当する。なお、第３の変形例の配線電極の形成に際し、例えば、側面２９ｂが圧電性基板１２の主面に垂直な方向に対して傾斜して延びている低抵抗層２９を形成した後に、バリア層４及び最表層５を形成してもよい。
　図１２は、第２の実施形態に係る配線電極の横断面図である。
　本実施形態は、最表層５の外周縁５ａがバリア層４の外周縁４ａよりも内側に位置する点において、第１の実施形態と異なる。上記の点以外においては、本実施形態の配線電極は第１の実施形態の配線電極１と同様の構成を有する。なお、最表層５の外周縁５ａは、低抵抗層３の外周縁３ａよりも外側に位置する。
　上述したように、最表層５の外周縁５ａは、バリア層４の外周縁４ａよりも内側に位置する。これにより、バンプの形成などによって最表層５が加熱されることにより膨張した場合においても、膨張した最表層５の一部がバリア層４の外周縁４ａを越えて、圧電性基板１２側に垂れ下がることを抑制することができる。よって、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を効果的に抑制することができる。従って、配線電極の抵抗が高くなることを効果的に抑制することができ、信頼性を効果的に高めることができる。
　加えて、第１の実施形態と同様に、接着層２の外周縁２ａが低抵抗層３の外周縁３ａの外側に位置していることにより、接着層２の面積を大きくすることができる。それによって、配線電極と圧電性基板１２との接合力を高めることができ、信頼性をより一層高めることができる。
　図１３は、第３の実施形態に係る配線電極の横断面図である。
　本実施形態は、最表層５の外周縁５ａが低抵抗層３の外周縁３ａよりも内側に位置する点において、第２の実施形態と異なる。上記の点以外においては、本実施形態の配線電極は第２の実施形態の配線電極と同様の構成を有する。
　図１３に示すように、最表層５の外周縁５ａは、バリア層４の外周縁４ａよりも内側に位置し、さらに、低抵抗層３の外周縁３ａよりも内側に位置する。これにより、バンプの形成などによって最表層５が加熱されることにより膨張した場合においても、膨張した最表層５の一部がバリア層４の外周縁４ａを越えて、圧電性基板１２側に垂れ下がることを効果的に抑制することができる。よって、低抵抗層３を構成している金属と最表層５を構成している金属との合金化をより一層抑制することができる。従って、配線電極の抵抗が高くなることをより一層抑制することができ、信頼性をより一層高めることができる。
　加えて、第２の実施形態と同様に、接着層２の外周縁２ａが低抵抗層３の外周縁３ａの外側に位置していることにより、接着層２の面積を大きくすることができる。それによって、配線電極と圧電性基板１２との接合力を高めることができ、信頼性をより一層効果的に高めることができる。
　図１４は、第４の実施形態に係る配線電極の横断面図である。
　本実施形態は、最表層５の外周縁５ａ及びバリア層４の外周縁４ａが接着層２の外周縁２ａよりも内側に位置する点において、第１の実施形態と異なる。上記の点以外においては、本実施形態の配線電極は第１の実施形態の配線電極１と同様の構成を有する。なお、バリア層４の外周縁４ａ及び最表層５の外周縁５ａは、平面視において重なっている。
　図１４に示すように、バリア層４の外周縁４ａが接着層２の外周縁２ａよりも内側に位置するため、バリア層４が低抵抗層３に接していない部分の幅は狭い。これにより、バリア層４及び最表層５が圧電性基板１２側に垂れ下がることを抑制することができる。よって、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を効果的に抑制することができる。従って、配線電極の抵抗が高くなることを効果的に抑制することができ、信頼性を効果的に高めることができる。
　加えて、第１の実施形態と同様に、接着層２の外周縁２ａが低抵抗層３の外周縁３ａの外側に位置していることにより、接着層２の面積を大きくすることができる。それによって、配線電極と圧電性基板１２との接合力を高めることができ、信頼性をより一層高めることができる。
　本実施形態では、接着層２の側面２ｂ、バリア層４の側面４ｂ及び最表層５の側面５ｂは、圧電性基板１２の主面に垂直な方向に延びている。なお、側面２ｂ、側面４ｂ及び側面５ｂは、例えば、圧電性基板１２の主面に垂直な方向に対して傾斜して延びていてもよい。
　図１５は、第４の実施形態の第１の変形例に係る配線電極の横断面図である。
　第４の実施形態の第１の変形例においては、接着層３２の側面３２ｂ、バリア層３４の側面３４ｂ及び最表層３５の側面３５ｂは、圧電性基板１２の主面に垂直な方向に対して傾斜して延びている。より具体的には、接着層３２の側面３２ｂ、バリア層３４の側面３４ｂ及び最表層３５の側面３５ｂは、接着層３２、バリア層３４及び最表層３５のそれぞれの幅が、圧電性基板１２側に近づくほど広くなるように傾斜して延びている。図１５に示す配線電極の横断面においては、接着層３２の外周縁３２ａは、接着層３２が圧電性基板１２に接している部分に位置する。バリア層３４の外周縁３４ａは、バリア層３４が低抵抗層３に接している部分の、幅方向の延長線Ｃ上に位置する。最表層３５の外周縁３５ａは、最表層３５がバリア層３４に接している部分に位置する。
　図１５に示す横断面においては、接着層３２は、対向し合う一対の側面３２ｂを有する。低抵抗層３、バリア層３４及び最表層３５も同様である。接着層３２の側面３２ｂのうち一方、バリア層３４の側面３４ｂのうち一方及び最表層３５の側面３５ｂのうち一方は、図１５に示す直線状の仮想線Ｄ１上に位置する。接着層３２の側面３２ｂのうち他方、バリア層３４の側面３４ｂのうち他方及び最表層３５の側面３５ｂのうち他方は、図１５に示す直線状の仮想線Ｄ２上に位置する。低抵抗層３の側面３ｂは、仮想線Ｄ１及び仮想線Ｄ２の内側に位置する。本変形例においても、第４の実施形態と同様に、低抵抗層３を構成している金属と最表層３５を構成している金属との合金化をより一層抑制することができ、かつ信頼性を高めることができる。なお、接着層３２の側面３２ｂ、バリア層３４の側面３４ｂ及び最表層３５の側面３５ｂが、圧電性基板１２の主面に垂直な方向から傾斜して延びている場合において、側面３２ｂ、側面３４ｂ及び側面３５ｂは必ずしも直線状の仮想線上に位置していなくともよい。
　図１６は、第４の実施形態の第２の変形例に係る配線電極の横断面図である。図１６中の一点鎖線Ｅ１は低抵抗層の外周縁の位置を示し、一点鎖線Ｅ２は低抵抗層の第１の主面の外周縁の位置を示す。一点鎖線Ｆはバリア層の外周縁の位置を示す。
　第４の実施形態の第２の変形例においては、低抵抗層２８の側面２８ｂは、低抵抗層２８の幅が、圧電性基板１２側に近づくほど広くなるように傾斜して延びている。本変形例においては、低抵抗層２８の外周縁２８ａ（図１６中の一点鎖線Ｅ１で示す位置）は、バリア層４の外周縁４ａ（図１６中の一点鎖線Ｆで示す位置）の外側に位置する。他方、第４の実施形態と同様に、平面視において、低抵抗層２８の第２の主面２８ｄの外周縁（図１６中の一点鎖線Ｅ２で示す位置）はバリア層４の外周縁４ａの内側に位置し、かつ接着層２の外周縁２ａは低抵抗層２８の外周縁２８ａよりも外側に位置する。この場合においても、低抵抗層２８を構成している金属と最表層５を構成している金属との合金化を抑制することができ、かつ信頼性を高めることができる。
　図１７は、第５の実施形態に係る配線電極を含む弾性波装置の、ＩＤＴ電極の電極指が延びる方向に沿う断面図である。図１８は、第５の実施形態に係る配線電極の横断面図である。図１７中の一点鎖線Ａ１及び一点鎖線Ａ２は、ＩＤＴ電極の第１のバスバーと他の部分との境界を示す。図１７以外の断面図における一点鎖線Ａ１及び一点鎖線Ａ２も同様の境界を示す。
　図１７及び図１８に示すように、本実施形態の配線電極４１のバリア層４４は、第１のバリア層４４Ａ及び第２のバリア層４４Ｂを含む。第１のバリア層４４Ａ上に第２のバリア層４４Ｂが積層されており、第２のバリア層４４Ｂ上に最表層５が積層されている。例えば、第１のバリア層４４Ａの材料と第２のバリア層４４Ｂの材料とは同じ材料であってもよい。
　図１８に示すように、本実施形態においては、第１のバリア層４４Ａの外周縁は第２のバリア層４４Ｂの外周縁よりも外側に位置する。バリア層４４の外周縁４４ａは、第１のバリア層４４Ａの外周縁である。平面視において、第２のバリア層４４Ｂの外周縁と最表層５の外周縁５ａとは重なっている。よって、第２の実施形態と同様に、最表層５の外周縁５ａはバリア層４４の外周縁４４ａよりも内側に位置する。低抵抗層３の外周縁３ａは、接着層２の外周縁２ａ、バリア層４４の外周縁４４ａ及び最表層５の外周縁５ａよりも内側に位置する。従って、本実施形態においても、第２の実施形態と同様に、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を抑制することができ、かつ信頼性を高めることができる。なお、平面視において、第１のバリア層４４Ａの外周縁及び第２のバリア層４４Ｂの外周縁は重なっていてもよい。
　図１７に示す弾性波装置４０においては、配線電極４１はＩＤＴ電極５３と一体として設けられている。より具体的には、ＩＤＴ電極５３の第１のバスバー１６と、配線電極４１の接着層２、低抵抗層３及び第１のバリア層４４Ａとが一体として設けられている。もっとも、第１のバスバー１６も、配線電極４１と同様に、第２のバリア層４４Ｂ及び最表層５を有していてもよい。
　ここで、本実施形態の配線電極４１及びＩＤＴ電極５３の各層の材料は以下の通りである。もっとも、配線電極４１及びＩＤＴ電極５３の各層の材料はこれに限定されない。
　接着層２の材料：Ｔｉ
　低抵抗層３の材料：ＡｌＣｕ
　第１のバリア層４４Ａの材料：Ｔｉ
　第２のバリア層４４Ｂの材料：Ｔｉ
　最表層５の材料：Ａｕ
　弾性波装置４０を得るに際し、配線電極４１の形成の工程及びＩＤＴ電極５３の形成の工程を同時に行うことができる。それによって、生産性を高めることができる。以下において、弾性波装置４０の製造方法の一例を説明する。
　図１９は、第５の実施形態における弾性波装置の製造方法の一例を説明するための、図１７に示す断面に相当する部分を示す断面図である。図２０（ａ）～図２０（ｃ）は、第５の実施形態における弾性波装置の製造方法の一例を説明するための拡大断面図である。
　図１９に示すように、圧電性基板１２上に、配線電極４１の一部となる積層体及びＩＤＴ電極５３を、ドライエッチングを用いて形成する。より具体的には、圧電性基板１２上に、接着層２となる金属層、低抵抗層３となる金属層３Ｘ及び第１のバリア層４４Ａとなる金属層を積層する。上記各金属層は、例えば、蒸着法またはスパッタリング法などにより形成することができる。次に、第１のバリア層４４Ａとなる金属層上にレジストパターンを形成する。次に、ドライエッチングを行い、その後、レジストパターンを剥離する。これにより、配線電極４１の一部となる積層体及びＩＤＴ電極５３を形成する。ＩＤＴ電極５３と同時に、各反射器も形成する。
　次に、図２０（ａ）に示すように、配線電極４１の一部となる積層体の側面を露出させるように、レジストパターン５７を形成する。次に、低抵抗層３となる金属層３Ｘの側面をドライエッチングする。このとき、低抵抗層３となる金属層３Ｘに作用し、接着層２、第１のバリア層４４Ａには作用し難いガスを用いる。より具体的には、配線電極４１の形成においては、ドライエッチング用のガスにはＣｌ系ガスを用いる。もっとも、ドライエッチング用のガスの種類は上記に限定されない。
　次に、レジストパターン５７を剥離する。これにより、図２０（ｂ）に示すように、第１のバリア層４４Ａの外周縁よりも外周縁３ａが内側に位置する低抵抗層３を得る。次に、図２０（ｃ）に示すように、リフトオフ法により、第１のバリア層４４Ａ上に第２のバリア層４４Ｂを形成し、第２のバリア層４４Ｂ上に最表層５を形成する。これにより、第５の実施形態の配線電極４１を得る。
　ここで、最表層５を形成するに際し、低抵抗層３の外周縁３ａは第１のバリア層４４Ａの外周縁よりも内側に位置する。よって、最表層５を形成するための金属が低抵抗層３の側面３ｂに回り込み難い。従って、低抵抗層３を構成している金属と最表層５を構成している金属との合金化を効果的に抑制することができる。加えて、最表層５が加熱され、膨張した場合においても、最表層５を構成している金属が第１のバリア層４４Ａに至る前に、該金属は第２のバリア層４４Ｂの側面上を移動する必要がある。従って、最表層５の金属は低抵抗層３の側面３ｂにより一層至り難く、低抵抗層３を構成している金属と最表層５を構成している金属との合金化をより一層抑制することができる。
　他方、平面視において、第２のバリア層４４Ｂの外周縁が第１のバリア層４４Ａの外周縁と重なっている場合には、最表層５の面積も大きくすることができる。これにより、配線電極４１とバンプとの接合面積を大きくすることができる。よって、配線電極４１と外部の電極などとの接合力を高めることができる。
　なお、第２のバリア層４４Ｂは必ずしも設けられていなくともよく、バリア層４４は第１のバリア層４４Ａのみからなっていてもよい。もっとも、第２のバリア層４４Ｂの形成及び最表層５の形成は、レジストパターンの剥離などの工程を介在させることなく行うことができる。よって、第２のバリア層４４Ｂと最表層５との接合力をより確実に高めることができ、バリア層４４と最表層５との接合力をより確実に高めることができる。
１…配線電極
１Ｘ…積層体
１ａ…バンプパッド部
２…接着層
２Ｘ…金属層
２ａ…外周縁
２ｂ…側面
３…低抵抗層
３Ｘ…金属層
３ａ…外周縁
３ｂ…側面
３ｃ，３ｄ…第１，第２の主面
４…バリア層
４Ｘ…金属層
４ａ…外周縁
４ｂ…側面
５…最表層
５Ｘ…金属層
５ａ…外周縁
５ｂ…側面
６…バンプ
７Ａ～７Ｃ…レジストパターン
１０…弾性波装置
１２…圧電性基板
１３…ＩＤＴ電極
１３Ｘ…金属膜
１４，１５…反射器
１６，１７…第１，第２のバスバー
１８，１９…第１，第２の電極指
２７…低抵抗層
２７ａ…外周縁
２７ｂ…側面
２８…低抵抗層
２８ａ…外周縁
２８ｂ…側面
２８ｄ…第２の主面
２９…低抵抗層
２９ａ…外周縁
２９ｂ…側面
３２…接着層
３２ａ…外周縁
３２ｂ…側面
３４…バリア層
３４ａ…外周縁
３４ｂ…側面
３５…最表層
３５ａ…外周縁
３５ｂ…側面
４０…弾性波装置
４１…配線電極
４４…バリア層
４４Ａ，４４Ｂ…第１，第２のバリア層
４４ａ…外周縁
５３…ＩＤＴ電極
５７…レジストパターン
Ｂ…金属

Claims (9)

  1. 　基板上に設けられており、複数の層が積層されてなる配線電極であって、
    　前記基板と接している接着層と、
    　前記接着層上に間接的に設けられている最表層と、
    　前記接着層と前記最表層との間に設けられており、前記接着層側に位置する第１の主面と、前記第１の主面に対向している第２の主面と、を有し、前記複数の層のうち最も電気抵抗が低い低抵抗層と、
    　前記低抵抗層と前記最表層との間に設けられているバリア層と、
    を備え、
    　前記接着層、前記低抵抗層、前記バリア層及び前記最表層がそれぞれ外周縁を有し、
    　平面視において、前記低抵抗層の前記第２の主面の外周縁が前記バリア層の前記外周縁よりも内側に位置し、かつ前記接着層の前記外周縁が前記低抵抗層の前記外周縁よりも外側に位置する、配線電極。
  2. 　前記低抵抗層の前記外周縁が前記バリア層の前記外周縁よりも内側に位置する、請求項１に記載の配線電極。
  3. 　前記最表層の前記外周縁が前記バリア層の前記外周縁よりも内側に位置する、請求項１または２に記載の配線電極。
  4. 　前記最表層の前記外周縁が前記低抵抗層の前記外周縁よりも内側に位置する、請求項１～３のいずれか１項に記載の配線電極。
  5. 　前記最表層の前記外周縁が前記低抵抗層の前記外周縁よりも外側に位置する、請求項１～３のいずれか１項に記載の配線電極。
  6. 　前記最表層の前記外周縁及び前記バリア層の前記外周縁が前記接着層の前記外周縁よりも内側に位置する、請求項１～５のいずれか１項に記載の配線電極。
  7. 　前記低抵抗層がＡｌまたはＡｌを主体とする合金からなる、請求項１～６のいずれか１項に記載の配線電極。
  8. 　前記最表層がＡｕまたはＡｕを主体とする合金からなる、請求項１～７のいずれか１項に記載の配線電極。
  9. 　前記接着層がＴｉ、Ｎｉ、Ｃｒ及びこれらの金属を主体とする合金からなる群から選択された少なくとも１種の金属からなる、請求項１～８のいずれか１項に記載の配線電極。
PCT/JP2020/021307 2019-05-30 2020-05-29 配線電極 WO2020241820A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
KR1020217038803A KR20220002537A (ko) 2019-05-30 2020-05-29 배선 전극
JP2021522895A JP7268730B2 (ja) 2019-05-30 2020-05-29 配線電極
CN202080039487.8A CN113906676A (zh) 2019-05-30 2020-05-29 布线电极
US17/528,227 US11985903B2 (en) 2019-05-30 2021-11-17 Wiring electrode

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2019100853 2019-05-30
JP2019-100853 2019-05-30

Related Child Applications (1)

Application Number Title Priority Date Filing Date
US17/528,227 Continuation US11985903B2 (en) 2019-05-30 2021-11-17 Wiring electrode

Publications (1)

Publication Number Publication Date
WO2020241820A1 true WO2020241820A1 (ja) 2020-12-03

Family

ID=73553184

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2020/021307 WO2020241820A1 (ja) 2019-05-30 2020-05-29 配線電極

Country Status (5)

Country Link
US (1) US11985903B2 (ja)
JP (1) JP7268730B2 (ja)
KR (1) KR20220002537A (ja)
CN (1) CN113906676A (ja)
WO (1) WO2020241820A1 (ja)

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307549A (ja) * 1994-05-11 1995-11-21 Toshiba Corp 薄膜配線パターンの形成方法および薄膜配線基板の製造方法
WO2003058813A1 (fr) * 2001-12-28 2003-07-17 Matsushita Electric Industrial Co., Ltd. Dispositif de traitement des ondes acoustiques de surface, composant electronique utilisant ce dispositif et module composite
WO2012176392A1 (ja) * 2011-06-24 2012-12-27 パナソニック株式会社 半導体装置及びその製造方法
JP2019024062A (ja) * 2017-07-25 2019-02-14 京セラ株式会社 配線基板

Family Cites Families (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0318031A (ja) 1989-06-14 1991-01-25 Fujitsu Ltd 半導体装置の製造方法
WO2000051181A1 (en) * 1999-02-24 2000-08-31 Hitachi Maxell, Ltd. Ic device and its production method, and information carrier mounted with ic device and its production method
JP5561057B2 (ja) 2010-09-15 2014-07-30 株式会社村田製作所 電子部品及びその製造方法
JP6011108B2 (ja) 2011-09-27 2016-10-19 日亜化学工業株式会社 半導体素子
WO2016080444A1 (ja) * 2014-11-18 2016-05-26 京セラ株式会社 弾性波素子、フィルタ素子および通信装置
JP2019060819A (ja) * 2017-09-28 2019-04-18 日本特殊陶業株式会社 電子部品検査装置用配線基板

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07307549A (ja) * 1994-05-11 1995-11-21 Toshiba Corp 薄膜配線パターンの形成方法および薄膜配線基板の製造方法
WO2003058813A1 (fr) * 2001-12-28 2003-07-17 Matsushita Electric Industrial Co., Ltd. Dispositif de traitement des ondes acoustiques de surface, composant electronique utilisant ce dispositif et module composite
WO2012176392A1 (ja) * 2011-06-24 2012-12-27 パナソニック株式会社 半導体装置及びその製造方法
JP2019024062A (ja) * 2017-07-25 2019-02-14 京セラ株式会社 配線基板

Also Published As

Publication number Publication date
CN113906676A (zh) 2022-01-07
KR20220002537A (ko) 2022-01-06
US20220077377A1 (en) 2022-03-10
JPWO2020241820A1 (ja) 2020-12-03
JP7268730B2 (ja) 2023-05-08
US11985903B2 (en) 2024-05-14

Similar Documents

Publication Publication Date Title
US11152914B2 (en) Elastic wave device and method for manufacturing the same
US9998091B2 (en) Elastic wave device and fabrication method thereof
WO2007034832A1 (ja) 弾性表面波素子及び弾性表面波装置
JP3925133B2 (ja) 弾性表面波装置の製造方法及び弾性表面波装置
JP3405329B2 (ja) 表面波装置
CN107251427B (zh) 弹性波装置及其制造方法
JP6963445B2 (ja) 電子部品
KR101907453B1 (ko) 탄성파 장치 및 그 제조 방법
JP6934340B2 (ja) 電子部品
JP6994855B2 (ja) 弾性波素子、分波器および通信装置
JP2003087080A (ja) 弾性表面波素子及びその製造方法
JP2018050135A (ja) 弾性波デバイス及び弾性波デバイスの製造方法
US9444427B2 (en) Surface acoustic wave device including first and second wiring electrodes crossing three-dimensionally
JP3687601B2 (ja) 電子部品素子及びその製造方法並びに電子部品装置
JP5402841B2 (ja) 弾性表面波デバイス
JP5131117B2 (ja) 弾性波装置及びその製造方法
WO2020241820A1 (ja) 配線電極
JP2005117151A (ja) 弾性表面波装置の製造方法及び弾性表面波装置
US11239820B2 (en) Acoustic wave device
JP2013065940A (ja) 弾性表面波装置及びその製造方法
JP2004015669A (ja) 弾性表面波デバイスおよびその製造方法
JP2002261571A (ja) 弾性表面波装置及びその製造方法
EP1517442A2 (en) Surface acoustic wave device and method for manufacturing the same
US20220038073A1 (en) Elastic wave device and method for manufacturing the same
WO2021049100A1 (ja) 圧電素子

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 20812922

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 2021522895

Country of ref document: JP

Kind code of ref document: A

ENP Entry into the national phase

Ref document number: 20217038803

Country of ref document: KR

Kind code of ref document: A

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 20812922

Country of ref document: EP

Kind code of ref document: A1