WO2021049100A1 - 圧電素子 - Google Patents

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WO2021049100A1
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layer
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single crystal
hole
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諭卓 岸本
伸介 池内
勝之 鈴木
文弥 黒川
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株式会社村田製作所
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Definitions

  • the present invention relates to a piezoelectric element.
  • the piezoelectric element described in Patent Document 1 is a piezoelectric thin film device including one or more piezoelectric thin film resonators.
  • the piezoelectric thin film device includes a piezoelectric thin film, an electrode, and a support.
  • the electrodes are formed on both main surfaces of the piezoelectric thin film, and face each other with the piezoelectric thin film interposed therebetween in the facing regions.
  • the bottom electrode is formed on the lower surface of the piezoelectric thin film, and the top electrode is formed on the upper surface of the piezoelectric thin film.
  • the support supports the piezoelectric thin film.
  • the piezoelectric thin film is formed with via holes penetrating between the lower surface and the upper surface of the piezoelectric thin film.
  • the piezoelectric thin film is etched to form a via hole penetrating between the upper surface and the lower surface of the piezoelectric thin film to expose the lower surface electrode.
  • the etching when a through hole is formed by etching from the first surface side to the second surface side of the single crystal piezoelectric layer, the etching does not stop and the electrode layer located on the second surface side is formed. In some cases, a through hole is formed so as to be continuous with the through hole. Further, if the etching does not stop even after the through hole is formed in the electrode layer, the member located on the side opposite to the single crystal piezoelectric layer side of the electrode layer so as to be continuous with the through hole of the electrode layer. In some cases, unintended holes may be formed by etching.
  • the present invention has been made in view of the above problems, and when a through hole is formed in the single crystal piezoelectric layer, a hole is formed in a member located on the side opposite to the single crystal piezoelectric layer side of the electrode layer. It is an object of the present invention to provide a piezoelectric element capable of suppressing the above.
  • the piezoelectric element based on the first aspect of the present invention includes a single crystal piezoelectric layer, a first electrode layer, a second electrode layer, and a third electrode layer.
  • the single crystal piezoelectric layer has a first surface, a second surface, and a through hole.
  • the second surface is located on the opposite side of the first surface.
  • the through hole penetrates from the first surface to the second surface.
  • the first electrode layer is provided on the first surface side of the single crystal piezoelectric layer.
  • the second electrode layer is located on the second surface side of the single crystal piezoelectric layer. At least a part of the second electrode layer faces the first electrode layer via the single crystal piezoelectric layer.
  • a hole facing the through hole is formed in the second electrode layer.
  • the second electrode layer is composed of Pt, Ti, Al, Cu, Au, Ag, Mg, or an alloy containing at least one of these metals as a main component.
  • the third electrode layer is arranged on the side opposite to the single crystal piezoelectric layer side of the second electrode layer.
  • the third electrode layer is provided so as to have at least a portion located outside the edge of the hole at a distance from the edge of the hole when viewed from a direction perpendicular to the second surface.
  • the third electrode layer is composed of Ni or an alloy containing Ni as a main component.
  • the piezoelectric element based on the second aspect of the present invention includes a single crystal piezoelectric layer, a first electrode layer, a second electrode layer, and a third electrode layer.
  • the single crystal piezoelectric layer has a first surface, a second surface, and a through hole.
  • the second surface is located on the opposite side of the first surface.
  • the through hole penetrates from the first surface to the second surface.
  • the first electrode layer is provided on the first surface side of the single crystal piezoelectric layer.
  • the second electrode layer is located on the second surface side of the single crystal piezoelectric layer. At least a part of the second electrode layer faces the first electrode layer via the single crystal piezoelectric layer.
  • a hole facing the through hole is formed in the second electrode layer.
  • the third electrode layer is arranged on the side opposite to the single crystal piezoelectric layer side of the second electrode layer.
  • the third electrode layer is provided so as to have at least a portion located outside the edge of the hole at a distance from the edge of the hole when viewed from a direction perpendicular to the second surface.
  • the material constituting the third electrode layer has a lower etching rate with CF 4 gas than the material constituting the second electrode layer.
  • the present invention when a through hole is formed in the single crystal piezoelectric layer, it is possible to suppress the formation of a hole in a member located on the side opposite to the single crystal piezoelectric layer side of the electrode layer.
  • FIG. 1 It is a top view of the piezoelectric element which concerns on Embodiment 1 of this invention. It is sectional drawing which saw the piezoelectric element of FIG. 1 from the direction of the arrow of line II-II. It is sectional drawing which shows the through hole of the piezoelectric element which concerns on Embodiment 1 of this invention, and the periphery of the through hole. It is sectional drawing which shows the through hole and the periphery of the through hole of the piezoelectric element which concerns on 1st modification of Embodiment 1 of this invention. It is sectional drawing which shows the through hole of the piezoelectric element which concerns on the 2nd modification of Embodiment 1 of this invention, and the periphery of the through hole.
  • FIG. 1 is a plan view of the piezoelectric element according to the first embodiment of the present invention.
  • FIG. 2 is a cross-sectional view of the piezoelectric element of FIG. 1 as viewed from the direction of the arrow along line II-II.
  • the piezoelectric element 100 includes a single crystal piezoelectric layer 110, a first electrode layer 120, a second electrode layer 130, and a third electrode layer 140. And a base 150.
  • each of the first electrode layer 120, the second electrode layer 130, and the third electrode layer 140 may be an epitaxial growth film.
  • the single crystal piezoelectric layer 110 has a first surface 111, a second surface 112, and a through hole 113.
  • the second surface 112 is located on the opposite side of the first surface 111.
  • FIG. 3 is a cross-sectional view showing a through hole of the piezoelectric element according to the first embodiment of the present invention and the periphery of the through hole.
  • the through hole 113 penetrates from the first surface 111 to the second surface 112.
  • the single crystal piezoelectric layer 110 is formed with an inner cross section 114, and the inner cross section 114 faces the through hole 113.
  • the single crystal piezoelectric layer 110 is made of a lithium compound.
  • the lithium compound is lithium niobate (LiNbO 3 ) or lithium tantalate (LiTaO 3 ).
  • the first electrode layer 120 is provided on the first surface 111 side of the single crystal piezoelectric layer 110.
  • the first electrode layer 120 is made of Al, Pt, or the like. Further, an adhesion layer such as Ti may be located between the first electrode layer 120 and the single crystal piezoelectric layer 110.
  • the second electrode layer 130 is located on the second surface 112 side of the single crystal piezoelectric layer 110. At least a part of the second electrode layer 130 faces the first electrode layer 120 via the single crystal piezoelectric layer 110. Therefore, from the viewpoint of piezoelectric efficiency in the single crystal piezoelectric layer 110, the second electrode layer 130 is preferably made of a material having a lower electrical resistivity than the material constituting the third electrode layer 140.
  • the second electrode layer 130 is formed with a hole 131 facing the through hole 113.
  • the hole 131 penetrates the second electrode layer 130 in the direction perpendicular to the second surface 112. The hole 131 does not have to penetrate the second electrode layer 130.
  • the second electrode layer 130 is composed of Pt, Ti, Al, Cu, Au, Ag, Mg, or an alloy containing at least one of these metals as a main component.
  • the main component of a certain member means a component having an atomic concentration of more than 50% with respect to all the components in the member.
  • the second electrode layer 130 contains Pt as a main component.
  • an adhesion layer such as Ti or NiCr may be located between the second electrode layer 130 and the single crystal piezoelectric layer 110.
  • the third electrode layer 140 is arranged on the side opposite to the single crystal piezoelectric layer 110 side of the second electrode layer 130.
  • the third electrode layer 140 has a portion located outside the edge 132 of the hole 131 at intervals from the edge 132 of the hole 131 when viewed from the direction perpendicular to the second surface 112. It is provided to have at least. Specifically, the third electrode layer 140 has an outer peripheral edge 142 that surrounds the edge 132 of the hole 131 at intervals from the edge 132 of the hole 131 when viewed from the direction perpendicular to the second surface 112. It is provided.
  • the minimum dimension L of the distance between the edge 132 and the outer peripheral edge 142 is larger than the dimension of the average thickness of the second electrode layer 130. For example, the minimum dimension L of the interval is 10 times or more the dimension of the average thickness of the second electrode layer 130.
  • the outer peripheral edge 142 of the third electrode layer 140 is located inside the outer peripheral edge of the second electrode layer 130 when viewed from the direction perpendicular to the second surface 112.
  • the average thickness of the second electrode layer 130 is thinner than the average thickness of the third electrode layer 140.
  • the average thickness of each of the second electrode layer 130 and the third electrode layer 140 is the same as the second electrode layer 130 when the piezoelectric element 100 according to the present embodiment is viewed in a cross-sectional view as shown in FIG.
  • the thicknesses of the second electrode layer 130 and the third electrode layer 140 are measured at five arbitrarily selected locations where the third electrode layer 140 is in contact with each other, and the thicknesses at these five locations are averaged. It is the value that was set.
  • the third electrode layer 140 is composed of an alloy containing Ni as a main component, such as Ni, W, Mo, Ta, or NiCr.
  • the third electrode layer 140 is composed of Ni or an alloy containing Ni as a main component.
  • an adhesion layer such as Ti or NiCr may be located between the second electrode layer 130 and the third electrode layer 140.
  • the material constituting the third electrode layer 140 has a lower etching rate with CF 4 gas than the material constituting the second electrode layer 130.
  • the material constituting the third electrode layer 140 has a lower etching rate with CF 4 gas than the material constituting the single crystal piezoelectric layer 110.
  • a recess may be further formed in the third electrode layer 140.
  • FIG. 4 is a cross-sectional view showing a through hole of the piezoelectric element and the periphery of the through hole according to the first modification of the first embodiment of the present invention.
  • the third electrode layer 140 is provided with a recess 141a facing the hole 131 of the second electrode layer 130.
  • the recess 141a is formed along the inner surface 133 of the second electrode layer 130, and is inside the edge 132 of the hole 131 when viewed from the direction perpendicular to the second surface 112. positioned.
  • FIG. 5 is a cross-sectional view showing a through hole of the piezoelectric element and the periphery of the through hole according to the second modification of the first embodiment of the present invention.
  • the third electrode layer 140 faces the hole 131 of the second electrode layer 130 so as to correspond to the entire hole 131.
  • a recess 141b is provided.
  • the recess 141b is formed so that the inner surface 133 of the hole 131 and the inner surface of the recess 141b are continuous with each other.
  • FIG. 6 is a cross-sectional view showing a through hole of the piezoelectric element and the periphery of the through hole according to the third modification of the first embodiment of the present invention.
  • the connection electrode 180c is provided in the through hole 113 in the second modification of the first embodiment of the present invention shown in FIG. There is.
  • connection electrode 180c is provided.
  • the connection electrode 180c is provided over the entire inner surface of the recess 141b. Further, the connection electrode 180c is continuously provided with the connection electrode 180c from the inner side surface 133 forming the hole 131 of the second electrode layer 130 to the inner cross section 114 of the single crystal piezoelectric layer 110.
  • the piezoelectric element 100 further includes an intermediate layer 160 and a support layer 170.
  • the intermediate layer 160 is a surface of the third electrode layer 140 opposite to the second electrode layer 130 side and a surface of the second electrode layer 130 opposite to the single crystal piezoelectric layer 110 side. It is provided in a portion not covered by the third electrode layer 140 and a portion of the second surface 112 of the single crystal piezoelectric layer 110 not covered by the second electrode layer 130.
  • the intermediate layer 160 is a layer made of, for example, SiO 2 .
  • the support layer 170 is provided on the surface of the intermediate layer 160 opposite to the single crystal piezoelectric layer 110 side.
  • the support layer is made of, for example, Si.
  • a metal bonding layer may be further located between the intermediate layer 160 and the support layer 170.
  • the laminated body 101 includes at least the first electrode layer 120, the single crystal piezoelectric layer 110, the second electrode layer 130, and the second electrode layer 130. It includes a three-electrode layer 140. In the present embodiment, the laminated body 101 further includes an intermediate layer 160 and a support layer 170. The base 150 supports the laminate 101.
  • the base portion 150 is located on the side opposite to the first electrode layer 120 side of the laminated body 101.
  • the base portion 150 is formed in an annular shape along the peripheral edge of the laminated body 101 when viewed from the laminating direction of the laminated body 101.
  • the base 150 is composed of a silicon oxide layer 151 located on the laminate 101 side and a single crystal silicon layer 152 located on the side opposite to the laminate 101 side. There is.
  • the silicon oxide layer 151 is in contact with the support layer 170.
  • the opening 102 is located inside the base 150 when viewed from the stacking direction.
  • the membrane portion 103 is formed on the laminated body 101. The membrane portion 103 overlaps the opening 102 and does not overlap the base 150 when viewed from the stacking direction.
  • the piezoelectric element 100 according to the present embodiment is simply located between the first electrode layer 120 and the second electrode layer 130 by applying a voltage between the first electrode layer 120 and the second electrode layer 130.
  • the crystalline piezoelectric layer 110 is driven so as to be distorted.
  • the membrane portion 103 can be greatly bent and vibrated in the stacking direction of the laminated body 101.
  • the piezoelectric element 100 according to the present embodiment can be used as, for example, an ultrasonic transducer.
  • FIG. 7 is a cross-sectional view showing a state in which a second electrode layer and a third electrode layer are provided on a piezoelectric single crystal substrate in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • the piezoelectric single crystal substrate 110S has a first main surface 111S and a second main surface 112S located on the opposite side of the first main surface 111S.
  • the second electrode layer 130 is provided on the second main surface 112S.
  • the third electrode layer 140 is provided on the surface of the second electrode layer 130 opposite to the piezoelectric single crystal substrate 110S.
  • Each of the second electrode layer 130 and the third electrode layer 140 is provided by patterning using a photolithography method, a vapor deposition lift-off method, or the like.
  • FIG. 8 is a cross-sectional view showing a state in which an intermediate layer is provided on the second main surface side of the piezoelectric single crystal substrate in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • an intermediate is formed on each surface of the piezoelectric single crystal substrate 110S, the second electrode layer 130, and the third electrode layer 140 by a CVD (Chemical Vapor Deposition) method or a PVD (Physical Vapor Deposition) method.
  • Layer 160 is provided.
  • FIG. 9 is a cross-sectional view showing a state in which the intermediate layer is polished in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • the surface of the intermediate layer 160 opposite to the piezoelectric single crystal substrate 110S side is flattened by chemical mechanical polishing (CMP) or the like.
  • FIG. 10 is a cross-sectional view showing a state in which a laminated substrate including a base is prepared in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • a laminated substrate 104S including a support layer 170 and a base 150 is prepared.
  • the laminated substrate 104S is an SOI (Silicon on Insulator) substrate.
  • FIG. 11 is a cross-sectional view showing a state in which a laminated substrate is bonded to an intermediate layer in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention. As shown in FIG. 11, the intermediate layer 160 is bonded to the support layer 170 side of the laminated substrate 104S.
  • FIG. 12 is a cross-sectional view showing a state in which a piezoelectric single crystal substrate is scraped to form a piezoelectric layer in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • the portion of the piezoelectric single crystal substrate 110S on the first main surface 111S side is ground and thinned by, for example, a grinder, and then the opposite portion is polished by CMP or the like to be flat. To form the single crystal piezoelectric layer 110.
  • a release layer may be formed by injecting ions in advance on the first main surface 111S side of the piezoelectric single crystal substrate 110S.
  • the release layer can be peeled off after joining to form the single crystal piezoelectric layer 110.
  • the piezoelectric single crystal substrate 110S may be further polished by CMP or the like to form the single crystal piezoelectric layer 110.
  • FIG. 13 is a cross-sectional view showing a state in which the first electrode layer is provided in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • the first electrode layer 120 is on the first surface 111 side of the single crystal piezoelectric layer 110 so that at least a part of the single crystal piezoelectric layer 110 faces the second electrode layer 130 via the single crystal piezoelectric layer 110.
  • the first electrode layer 120 is provided by patterning using a photolithography method, a vapor deposition lift-off method, or the like.
  • FIG. 14 is a cross-sectional view showing a state in which a through hole is provided in the method for manufacturing a piezoelectric element according to the first embodiment of the present invention.
  • a through hole 113 is formed in the single crystal piezoelectric layer 110 and a hole 131 is formed in the second electrode layer 130 by RIE (Reactive Ion Etching) using CF 4 gas.
  • RIE Reactive Ion Etching
  • CF 4 gas CF 4 gas
  • connection electrode 180c is provided as shown in FIG.
  • the piezoelectric element 100 according to the first embodiment of the present invention as shown in FIGS. 1 to 6 is manufactured.
  • FIG. 15 is a diagram showing a through hole of the piezoelectric element according to the comparative example and the periphery of the through hole.
  • the third electrode layer 940 faces the through hole 113, and the second electrode layer The 930 is located on the second surface 112 of the single crystal piezoelectric layer 110, and is located on the side opposite to the single crystal piezoelectric layer 110 side of the third electrode layer 940.
  • the third electrode layer 940 suppresses the etching of the member of the second electrode layer 930 on the side opposite to the single crystal piezoelectric layer 110 side. be able to.
  • the second electrode layer 930 is located on the surface of the second electrode layer 930 on the side opposite to the single crystal piezoelectric layer 110 side of the third electrode layer 940. It has a neck portion 935 that connects to the portion of the single crystal piezoelectric layer 110 located on the second surface 112. Therefore, stress may be concentrated on the neck portion 935 and cracks may occur.
  • the third electrode layer 940 and the second electrode layer 930 are substantially electrically connected only on the peripheral side surface of the third electrode layer 940, so that the third electrode layer is formed. In some cases, a sufficient contact area cannot be secured between the 940 and the second electrode layer 930.
  • the third electrode layer 140 is arranged on the side opposite to the single crystal piezoelectric layer 110 side of the second electrode layer 130.
  • the third electrode layer 140 is provided so as to have at least a portion located outside the edge 132 of the hole 131 at a distance from the edge 132 of the hole 131 when viewed from a direction perpendicular to the second surface 112.
  • the second electrode layer 130 is composed of Pt, Ti, Al, Cu, Au, Ag, Mg, or an alloy containing at least one of these metals as a main component.
  • the third electrode layer 140 is made of Ni or an alloy containing Ni as a main component.
  • the stress concentration on the second electrode layer 130 can be relaxed. As a result, the occurrence of cracks in the second electrode layer 130 can be suppressed.
  • the piezoelectric element 100 includes the third electrode layer 140 on the second electrode layer 130.
  • the through hole 113 is formed by etching from the first surface side to the second surface side of the single crystal piezoelectric layer 110, the etching can be stopped in the third electrode layer 130.
  • holes are formed in the member located on the side of the second electrode layer 130 opposite to the single crystal piezoelectric layer 110 side, that is, the member located on the side of the third electrode layer 130 opposite to the single crystal piezoelectric layer 110 side. It can be suppressed from being formed.
  • the material constituting the third electrode layer 140 has a lower etching rate with CF 4 gas than the material constituting the second electrode layer 130.
  • the third electrode layer 140 acts as an etching stop layer. , The stress concentration on the second electrode layer 130 can be relaxed. As a result, the occurrence of cracks in the second electrode layer 130 can be suppressed.
  • the third electrode layer 140 is provided so as to have an outer peripheral edge 142 surrounding the hole 131 at intervals from the edge 132 of the hole 131 when viewed from a direction perpendicular to the second surface 112. There is.
  • the material constituting the third electrode layer 140 has a lower etching rate with CF 4 gas than the material constituting the single crystal piezoelectric layer 110.
  • the third electrode layer 140 is formed with a material that is less likely to be etched than the single crystal piezoelectric layer 110, it is possible to further suppress the penetration of the third electrode layer 140.
  • the hole 131 penetrates the second electrode layer 130 in the direction perpendicular to the second surface 112.
  • a connection electrode 180c may be continuously provided from above the inner side surface 133 constituting the hole 131 of the second electrode layer 130 to the portion of the third electrode layer 140 facing the hole 131. ..
  • a conductive path that conducts directly from the connection electrode 180c to the second electrode layer 130 and a conductive path that conducts directly to the second electrode layer 130 through the third electrode layer 140 are formed.
  • the electrical resistance can be reduced.
  • the minimum dimension L of the interval is larger than the dimension of the average thickness of the second electrode layer 130.
  • the second electrode is passed from the connection electrode 180c through the third electrode layer 140.
  • the electrical resistance can be reduced in the conductive path conducting to the layer 130.
  • the third electrode layer 140 may be provided with recesses 141a and 141b facing the hole 131 of the second electrode layer 130.
  • connection electrode 180c when the connection electrode 180c is provided, the contact area between the connection electrode 180c and the third electrode layer 140 can be increased, and the contact resistance between the connection electrode 180c and the third electrode layer 140 can be reduced.
  • connection electrode 180c may be provided over the entire inner surface of the recesses 141a and 141b.
  • a voltage can be applied to the third electrode layer 140 via the connection electrode 180c in a state where the contact resistance between the connection electrode 180c and the third electrode layer 140 is made smaller.
  • the single crystal piezoelectric layer 110 is made of a lithium compound. Even when the single crystal piezoelectric layer 110 is made of a lithium compound and is relatively difficult to be etched as in the present embodiment, the second electrode can be arranged by arranging the third electrode layer 140 as described above. The stress concentration on the layer 130 can be relaxed. As a result, the occurrence of cracks in the second electrode layer 130 can be suppressed.
  • the lithium compound is lithium niobate (LiNbO 3 ) or lithium tantalate (LiTaO 3 ).
  • the dielectric constant of the single crystal piezoelectric layer 110 can be lowered.
  • the driving efficiency of the piezoelectric element 100 can be improved.
  • the second electrode layer 130 contains Pt as a main component. Thereby, the electric resistance of the second electrode layer 130 can be reduced.
  • each of the first electrode layer 120, the second electrode layer 130, and the third electrode layer 140 is an epitaxial growth film. As a result, the fatigue characteristics of each electrode layer can be improved, and the reliability of the entire piezoelectric element 100 can be improved.
  • the piezoelectric element 100 includes a base portion 150 that supports a laminate 101 including at least a first electrode layer 120, a single crystal piezoelectric layer 110, a second electrode layer 130, and a third electrode layer 140. Further prepared.
  • the base portion 150 is located on the side opposite to the first electrode layer 120 side of the laminated body 101.
  • the base portion 150 is formed along the peripheral edge of the laminated body 101 when viewed from the laminating direction of the laminated body 101.
  • the drive of the single crystal piezoelectric layer 110 can be converted into the bending vibration of the membrane portion 103.
  • the base 150 is composed of a silicon oxide layer 151 located on the side of the laminated body 101 and a single crystal silicon layer 152 located on the side opposite to the side of the laminated body 101.
  • the piezoelectric element 100 according to the present embodiment can be used as an ultrasonic transducer.
  • the piezoelectric element according to the second embodiment of the present invention is different from the piezoelectric element 100 according to the first embodiment of the present invention mainly in that the configuration of the base is different. Therefore, the description of the configuration similar to that of the piezoelectric element 100 according to the first embodiment of the present invention will not be repeated.
  • FIG. 16 is a cross-sectional view of the piezoelectric element according to the second embodiment of the present invention.
  • the base 250 is made of single crystal silicon.
  • the base 250 and the support layer 270 are made of the same member.
  • the piezoelectric element 200 according to this embodiment can be used as a bulk wave resonator.
  • FIG. 17 is a cross-sectional view showing a state in which a single-layer substrate including a base is prepared in the method for manufacturing a piezoelectric element according to the second embodiment of the present invention. As shown in FIG. 17, a single-layer substrate 204S composed of single-crystal silicon is prepared.
  • FIG. 18 is a cross-sectional view showing a state in which a single-layer substrate is bonded to an intermediate layer in the method for manufacturing a piezoelectric element according to the second embodiment of the present invention.
  • the intermediate layer 160 in the laminated body shown in FIG. 9 and the single-layer substrate 204S shown in FIG. 17 are joined.
  • FIG. 19 is a cross-sectional view showing a state in which a piezoelectric single crystal substrate is scraped to form a piezoelectric layer in the method for manufacturing a piezoelectric element according to the second embodiment of the present invention.
  • FIG. 20 is a cross-sectional view showing a state in which the first electrode layer is provided in the method for manufacturing a piezoelectric element according to the second embodiment of the present invention.
  • FIG. 21 is a cross-sectional view showing a state in which a through hole is provided in the method for manufacturing a piezoelectric element according to the second embodiment of the present invention. As shown in FIGS.
  • the method for manufacturing the piezoelectric element 200 according to the second embodiment of the present invention is the same as the method for manufacturing the piezoelectric element 100 according to the first embodiment of the present invention.
  • the layer 110 is formed, the first electrode layer 120 is provided, the through hole 113 and the hole 131 are formed, and a recess is formed in the third electrode layer 140 as needed.
  • the single-layer substrate 204S is scraped from the side opposite to the single-crystal piezoelectric layer 110 side by deep-drilling reactive ion etching.
  • the base 250 and the support layer 270 as shown in FIG. 16 are formed.
  • the piezoelectric element 200 according to the second embodiment of the present invention as shown in FIG. 16 is manufactured.
  • the second electrode layer 130 and the third electrode layer 140 are arranged in the same manner as the piezoelectric element 100 according to the first embodiment of the present invention.
  • stress concentration on the second electrode layer 130 can be relaxed.
  • the occurrence of cracks in the second electrode layer 130 can be suppressed.
  • the piezoelectric element according to the third embodiment of the present invention is different from the piezoelectric element 200 according to the second embodiment of the present invention mainly in that the configuration of the first electrode layer is different. Therefore, the description of the configuration similar to that of the piezoelectric element 200 according to the second embodiment of the present invention will not be repeated.
  • FIG. 22 is a cross-sectional view of the piezoelectric element according to the third embodiment of the present invention.
  • the first electrode layer 320 has a comb-shaped outer shape when viewed from a direction perpendicular to the first surface 111.
  • the piezoelectric element 300 can be used as a plate wave type elastic wave device.
  • the term "plate wave” as used herein is a general term for various waves excited by the single crystal piezoelectric layer 110 having a film thickness of 1 ⁇ or less when the wavelength of the excited plate wave is 1 ⁇ .
  • the piezoelectric element 300 according to the present embodiment does not have a support layer, the intermediate layer 160 and the base portion 250 are in direct contact with each other.
  • the second electrode layer 130 and the third electrode layer 140 are arranged in the same manner as the piezoelectric element 100 according to the first embodiment of the present invention.
  • stress concentration on the second electrode layer 130 can be relaxed.
  • the occurrence of cracks in the second electrode layer 130 can be suppressed.
  • the piezoelectric element according to the fourth embodiment of the present invention is different from the piezoelectric element 100 according to the first embodiment of the present invention mainly in that a through slit is formed. Therefore, the description of the configuration similar to that of the piezoelectric element 100 according to the first embodiment of the present invention will not be repeated.
  • FIG. 23 is a cross-sectional view of the piezoelectric element according to the fourth embodiment of the present invention.
  • the laminated body 101 is provided with a through slit 405 that communicates with an opening 102 located inside the base 150 when viewed from the stacking direction. ing.
  • the bending vibration of the membrane portion 103 becomes larger, and the device characteristics of the piezoelectric element 100 can be improved.
  • 100, 200, 300, 400 Piezoelectric element, 101 laminate, 102 opening, 103 membrane part, 104S laminate substrate, 110 single crystal piezoelectric layer, 110S piezoelectric single crystal substrate, 111 first surface, 111S first main surface, 112 2nd surface, 112S 2nd main surface, 113 through hole, 114 inner cross section, 120, 320 1st electrode layer, 130, 930 2nd electrode layer, 131 hole, 132 edge, 133 inner surface, 140, 940 3rd Electrode layer, 141a, 141b recess, 142 outer periphery, 150,250 base, 151 silicon oxide layer, 152 single crystal silicon layer, 160 intermediate layer, 170,270 support layer, 180c connection electrode, 204S single layer substrate, 405 through slit , 935 neck part.

Abstract

圧電素子(１００)において、第２電極層(１３０)は、単結晶圧電体層(１１０)の第２面(１１２)側に位置している。第２電極層(１３０)には、貫通孔(１１３)と面する孔部(１３１)が形成されている。第２電極層(１３０)は、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｍｇ、または、これらの金属の少なくとも１つを主成分として含む合金で構成されている。第３電極層(１４０)は、第２電極層(１３０)の単結晶圧電体層(１１０)側とは反対側に配置されている。第３電極層(１４０)は、第２面(１１２)に垂直な方向から見て、孔部(１３１)の縁(１３２)と間隔をあけて孔部(１３１)の縁(１３２)より外側に位置する部分を少なくとも有するように設けられている。第３電極層(１４０)は、Ｎｉ、または、Ｎｉを主成分として含む合金で構成されている。

Description

圧電素子
　本発明は、圧電素子に関する。
　圧電素子の構成を開示した文献として、特開２００８－２４４７２５号公報(特許文献１)がある。特許文献１に記載された圧電素子は、単数または複数の圧電薄膜共振子を含む圧電薄膜デバイスである。圧電薄膜デバイスは、圧電体薄膜と、電極と、支持体とを備えている。電極は、圧電体薄膜の両主面にそれぞれ形成され、対向領域において圧電体薄膜を挟んで対向している。下面電極が圧電体薄膜の下面に形成され、上面電極が圧電体薄膜の上面に形成されている。支持体は、前記圧電体薄膜を支持している。圧電体薄膜には、圧電体薄膜の下面と上面との間を貫通するバイアホールが形成されている。圧電素子の製造方法においては、圧電体薄膜のエッチングを行ない、圧電体薄膜の上面と下面との間を貫通するバイアホールを形成して下面電極を露出させる。
特開２００８－２４４７２５号公報
　従来の圧電素子においては、単結晶圧電体層の第１面側から第２面側にかけてエッチングにより貫通孔を形成したときに、エッチングが停止せずに、第２面側に位置する電極層にも上記貫通孔と連続するように貫通孔が形成される場合がある。さらには、電極層に貫通孔が形成された後もエッチングが停止しなければ、電極層の貫通孔と連続するように、当該電極層の単結晶圧電体層側とは反対側に位置する部材にもエッチングによって意図しない孔が形成される場合がある。
　本発明は上記問題点に鑑みてなされたものであり、単結晶圧電体層の貫通孔形成時に、電極層の単結晶圧電体層側とは反対側に位置する部材に孔が形成されることを抑制できる、圧電素子を提供することを目的とする。
　本発明の第１の局面に基づく圧電素子は、単結晶圧電体層と、第１電極層と、第２電極層と、第３電極層とを備えている。単結晶圧電体層は、第１面と、第２面と、貫通孔とを有している。第２面は、第１面の反対側に位置している。貫通孔は、第１面から第２面まで貫通している。第１電極層は、単結晶圧電体層の第１面側に設けられている。第２電極層は、単結晶圧電体層の第２面側に位置している。第２電極層は、少なくとも一部が単結晶圧電体層を介して第１電極層と対向している。第２電極層には、貫通孔と面する孔部が形成されている。第２電極層は、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｍｇ、または、これらの金属の少なくとも１つを主成分として含む合金で構成されている。第３電極層は、第２電極層の単結晶圧電体層側とは反対側に配置されている。第３電極層は、第２面に垂直な方向から見て、孔部の縁と間隔をあけて孔部の縁より外側に位置する部分を少なくとも有するように設けられている。第３電極層は、Ｎｉ、または、Ｎｉを主成分として含む合金で構成されている。
　本発明の第２の局面に基づく圧電素子は、単結晶圧電体層と、第１電極層と、第２電極層と、第３電極層とを備えている。単結晶圧電体層は、第１面と、第２面と、貫通孔とを有している。第２面は、第１面の反対側に位置している。貫通孔は、第１面から第２面まで貫通している。第１電極層は、単結晶圧電体層の第１面側に設けられている。第２電極層は、単結晶圧電体層の第２面側に位置している。第２電極層は、少なくとも一部が単結晶圧電体層を介して第１電極層と対向している。第２電極層には、貫通孔と面する孔部が形成されている。第３電極層は、第２電極層の単結晶圧電体層側とは反対側に配置されている。第３電極層は、第２面に垂直な方向から見て、孔部の縁と間隔をあけて孔部の縁より外側に位置する部分を少なくとも有するように設けられている。第３電極層を構成する材料は、第２電極層を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい。
　本発明によれば、単結晶圧電体層の貫通孔形成時に、電極層の単結晶圧電体層側とは反対側に位置する部材に孔が形成されることを抑制できる。
本発明の実施形態１に係る圧電素子の平面図である。 図１の圧電素子をＩＩ－ＩＩ線矢印方向から見た断面図である。 本発明の実施形態１に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。 本発明の実施形態１の第１変形例に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。 本発明の実施形態１の第２変形例に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。 本発明の実施形態１の第３変形例に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、圧電単結晶基板に第２電極層および第３電極層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、圧電単結晶基板の第２主面側に中間層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、中間層を研磨した状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、基部を含む積層基板を準備した状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、中間層に積層基板を接合した状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、圧電単結晶基板を削って圧電体層を形成した状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、第１電極層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電素子の製造方法において、貫通孔を設けた状態を示す断面図である。 比較例に係る圧電素子の貫通孔および貫通孔の周辺を示す図である。 本発明の実施形態２に係る圧電素子の断面図である。 本発明の実施形態２に係る圧電素子の製造方法において、基部を含む単層基板を準備した状態を示す断面図である。 本発明の実施形態２に係る圧電素子の製造方法において、中間層に単層基板を接合した状態を示す断面図である。 本発明の実施形態２に係る圧電素子の製造方法において、圧電単結晶基板を削って圧電体層を形成した状態を示す断面図である。 本発明の実施形態２に係る圧電素子の製造方法において、第１電極層を設けた状態を示す断面図である。 本発明の実施形態２に係る圧電素子の製造方法において、貫通孔を設けた状態を示す断面図である。 本発明の実施形態３に係る圧電素子の断面図である。 本発明の実施形態４に係る圧電素子の断面図である。
　以下、本発明の各実施形態に係る圧電素子について図面を参照して説明する。以下の実施形態の説明においては、図中の同一または相当部分には同一符号を付して、その説明は繰り返さない。
　(実施形態１)
　図１は、本発明の実施形態１に係る圧電素子の平面図である。図２は、図１の圧電素子をＩＩ－ＩＩ線矢印方向から見た断面図である。
　図１および図２に示すように、本発明の実施形態１に係る圧電素子１００は、単結晶圧電体層１１０と、第１電極層１２０と、第２電極層１３０と、第３電極層１４０と、基部１５０とを備えている。本実施形態において、第１電極層１２０、第２電極層１３０および第３電極層１４０の各々は、エピタキシャル成長膜であってもよい。
　図２に示すように単結晶圧電体層１１０は、第１面１１１と、第２面１１２と、貫通孔１１３とを有している。第２面１１２は、第１面１１１の反対側に位置している。
　図３は、本発明の実施形態１に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。図３に示すように、貫通孔１１３は、第１面１１１から第２面１１２まで貫通している。また、単結晶圧電体層１１０には内側断面１１４が形成されており、内側断面１１４は、貫通孔１１３に面している。
　本実施形態において、単結晶圧電体層１１０はリチウム化合物からなる。具体的には、上記リチウム化合物は、ニオブ酸リチウム(ＬｉＮｂＯ3)またはタンタル酸リチウム(ＬｉＴａＯ3)である。
　図１および図２に示すように、第１電極層１２０は、単結晶圧電体層１１０の第１面１１１側に設けられている。第１電極層１２０は、ＡｌまたはＰｔなどで構成されている。また、第１電極層１２０と単結晶圧電体層１１０との間には、Ｔｉなどの密着層が位置していてもよい。
　第２電極層１３０は、単結晶圧電体層１１０の第２面１１２側に位置している。第２電極層１３０は、少なくとも一部が単結晶圧電体層１１０を介して第１電極層１２０と対向している。このため、単結晶圧電体層１１０における圧電効率の観点から、第２電極層１３０は、第３電極層１４０を構成する材料より電気抵抗率の低い材料によって構成されることが好ましい。
　図３に示すように、第２電極層１３０には、貫通孔１１３と面する孔部１３１が形成されている。本実施形態において、孔部１３１は、第２面１１２に垂直な方向において第２電極層１３０を貫通している。孔部１３１は、第２電極層１３０を貫通していなくてもよい。
　第２電極層１３０は、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｍｇ、または、これらの金属の少なくとも１つを主成分として含む合金で構成されている。なお、ある部材の主成分とは、当該部材において、全ての成分に対する原子濃度が５０％より大きい成分を意味する。本実施形態において、第２電極層１３０は、Ｐｔを主成分として含む。また、第２電極層１３０と単結晶圧電体層１１０との間には、ＴｉまたはＮｉＣｒなどの密着層が位置してもよい。
　図１および図２に示すように、第３電極層１４０は、第２電極層１３０の単結晶圧電体層１１０側とは反対側に配置されている。
　図３に示すように、第３電極層１４０は、第２面１１２に垂直な方向から見て、孔部１３１の縁１３２と間隔をあけて孔部１３１の縁１３２より外側に位置する部分を少なくとも有するように設けられている。具体的には、第３電極層１４０は、第２面１１２に垂直な方向から見て、孔部１３１の縁１３２と間隔をあけて孔部１３１の縁１３２を囲む外周縁１４２を有するように設けられている。本実施形態においては、縁１３２と外周縁１４２との上記間隔の最小寸法Ｌが、第２電極層１３０の平均厚さの寸法より大きい。たとえば、上記間隔の最小寸法Ｌは、第２電極層１３０の平均厚さの寸法の１０倍以上である。
　図２および図３に示すように、第２面１１２に垂直な方向から見て、第３電極層１４０の外周縁１４２は、第２電極層１３０の外周縁より内側に位置している。本実施形態において、第２電極層１３０の平均厚さは、第３電極層１４０の平均厚さより薄い。なお、第２電極層１３０および第３電極層１４０の各々の平均厚さとは、本実施形態に係る圧電素子１００を図３に示すような断面視で見たときに、第２電極層１３０と第３電極層１４０とが互いに接触している部分において任意に選んだ５箇所において第２電極層１３０および第３電極層１４０の各々の厚さを測定し、それらの５箇所における厚さを平均した値である。
　第３電極層１４０は、Ｎｉ、Ｗ、Ｍｏ、Ｔａ、または、ＮｉＣｒなどのＮｉを主成分として含む合金で構成される。本実施形態において、第３電極層１４０は、Ｎｉ、または、Ｎｉを主成分として含む合金で構成されている。また、第２電極層１３０と第３電極層１４０との間には、ＴｉまたはＮｉＣｒなどの密着層が位置してもよい。
　第３電極層１４０を構成する材料は、第２電極層１３０を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい。第３電極層１４０を構成する材料は、単結晶圧電体層１１０を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい。
　ここで、本発明の実施形態１に係る圧電素子１００においては、第３電極層１４０に凹部がさらに形成されていてもよい。
　図４は、本発明の実施形態１の第１変形例に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。図４に示すように、本発明の実施形態１の第１変形例において、第３電極層１４０には、第２電極層１３０の孔部１３１に面する凹部１４１ａが設けられている。本変形例において、凹部１４１ａは、第２電極層１３０の内側面１３３に沿うように形成されており、かつ、第２面１１２に垂直な方向から見て、孔部１３１の縁１３２より内側に位置している。
　図５は、本発明の実施形態１の第２変形例に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。図５に示すように、本発明の実施形態１の第２変形例において、第３電極層１４０には、孔部１３１の全体と対応するように、第２電極層１３０の孔部１３１に面する凹部１４１ｂが設けられている。本変形例においては、孔部１３１の内側面１３３と、凹部１４１ｂの内面とが互いに連続するように、凹部１４１ｂが形成されている。
　また、本発明の実施形態１に係る圧電素子１００においては、接続電極がさらに設けられていてもよい。図６は、本発明の実施形態１の第３変形例に係る圧電素子の貫通孔および貫通孔の周辺を示す断面図である。図６に示すように、本発明の実施形態１の第３変形例においては、図５に示した本発明の実施形態１の第２変形例における貫通孔１１３に、接続電極１８０ｃが設けられている。
　図６に示すように、本変形例においては、第２電極層１３０の孔部１３１を構成する内側面１３３上から、第３電極層１４０のうち孔部１３１に面している部分にかけて、連続的に接続電極１８０ｃが設けられている。本変形例においては、接続電極１８０ｃが凹部１４１ｂの内面上全体にわたって設けられている。また、接続電極１８０ｃは、第２電極層１３０の孔部１３１を構成する内側面１３３上から、単結晶圧電体層１１０の内側断面１１４上にかけて連続的に接続電極１８０ｃが設けられている。
　図２に示すように、本発明の実施形態１に係る圧電素子１００は、中間層１６０と支持層１７０とをさらに備えている。本実施形態において、中間層１６０は、第３電極層１４０の第２電極層１３０側とは反対側の面、第２電極層１３０の単結晶圧電体層１１０側とは反対側の面のうち第３電極層１４０に覆われていない部分、および、単結晶圧電体層１１０の第２面１１２のうち第２電極層１３０に覆われていない部分に設けられている。中間層１６０は、たとえばＳｉＯ2などで構成された層である。
　本実施形態において、支持層１７０は、中間層１６０の単結晶圧電体層１１０側とは反対側の面上に設けられている。支持層は、たとえばＳｉで構成されている。中間層１６０と支持層１７０との間には、金属からなる接合層がさらに位置していてもよい。
　図２に示すように、本発明の実施形態１に係る圧電素子１００においては、積層体１０１が、少なくとも第１電極層１２０と、単結晶圧電体層１１０と、第２電極層１３０と、第３電極層１４０とを含んでいる。本実施形態において、積層体１０１は、中間層１６０と支持層１７０とをさらに含んでいる。基部１５０は、この積層体１０１を支持している。
　基部１５０は、積層体１０１の第１電極層１２０側とは反対側に位置している。基部１５０は、積層体１０１の積層方向から見て積層体１０１の周縁に沿うように環状に形成されている。
　図２に示すように、本実施形態において、基部１５０は、積層体１０１側に位置する酸化シリコン層１５１と、積層体１０１側とは反対側に位置する単結晶シリコン層１５２とで構成されている。本実施形態において、酸化シリコン層１５１は、支持層１７０と接している。
　図１および図２に示すように、本実施形態に係る圧電素子１００において、開口１０２は、上記積層方向から見て、基部１５０の内側に位置している。また、本実施形態においては、積層体１０１に、メンブレン部１０３が形成されている。メンブレン部１０３は、積層方向から見て、開口１０２と重なっており、基部１５０と重なっていない。
　本実施形態に係る圧電素子１００は、第１電極層１２０と第２電極層１３０との間に電圧を印加することにより、第１電極層１２０と第２電極層１３０との間に位置する単結晶圧電体層１１０が歪むように駆動する。これにより、メンブレン部１０３が、積層体１０１の積層方向に大きく屈曲振動することができる。本実施形態に係る圧電素子１００は、たとえば超音波トランデューサとして用いることができる。
　以下、本発明の実施形態１に係る圧電素子の製造方法について説明する。なお、以下の図７から図１４に示す断面図は、図２と同様の断面視にて図示している。
　図７は、本発明の実施形態１に係る圧電素子の製造方法において、圧電単結晶基板に第２電極層および第３電極層を設けた状態を示す断面図である。図７に示すように、圧電単結晶基板１１０Ｓは、第１主面１１１Ｓと、第１主面１１１Ｓの反対側に位置する第２主面１１２Ｓとを有している。第２電極層１３０は、第２主面１１２Ｓ上に設ける。第３電極層１４０は、第２電極層１３０の圧電単結晶基板１１０Ｓとは反対側の面上に設ける。第２電極層１３０および第３電極層１４０の各々は、フォトリソグラフフィ法、または、蒸着リフトオフ法などを用いてパターニングすることで設ける。
　図８は、本発明の実施形態１に係る圧電素子の製造方法において、圧電単結晶基板の第２主面側に中間層を設けた状態を示す断面図である。図８に示すように、ＣＶＤ(Chemical　Vapor　Deposition)法またはＰＶＤ(Physical　Vapor　Deposition)法などにより、圧電単結晶基板１１０Ｓ、第２電極層１３０および第３電極層１４０の各々の面上に、中間層１６０を設ける。
　図９は、本発明の実施形態１に係る圧電素子の製造方法において、中間層を研磨した状態を示す断面図である。図９に示すように、中間層１６０の圧電単結晶基板１１０Ｓ側とは反対側の面を、化学機械研磨(ＣＭＰ：Chemical　Mechanical　Polishing)などにより、平坦にする。
　図１０は、本発明の実施形態１に係る圧電素子の製造方法において、基部を含む積層基板を準備した状態を示す断面図である。図１０に示すように、支持層１７０および基部１５０を含む積層基板１０４Ｓを準備する。本実施形態において、積層基板１０４ＳはＳＯＩ(Silicon　on　Insulator)基板である。
　図１１は、本発明の実施形態１に係る圧電素子の製造方法において、中間層に積層基板を接合した状態を示す断面図である。図１１に示すように、積層基板１０４Ｓの支持層１７０側に中間層１６０を接合させる。
　図１２は、本発明の実施形態１に係る圧電素子の製造方法において、圧電単結晶基板を削って圧電体層を形成した状態を示す断面図である。図１１および図１２に示すように、圧電単結晶基板１１０Ｓにおける、第１主面１１１Ｓ側の部分を、たとえばグラインダにより研削して薄くした後、ＣＭＰなどにより上記反対側の部分を研磨して平坦にすることで、単結晶圧電体層１１０を形成する。
　なお、圧電単結晶基板１１０Ｓの第１主面１１１Ｓ側に、予めイオンを注入することにより、剥離層を形成していてもよい。圧電単結晶基板１１０Ｓを積層基板１０４Ｓに接合させる前に当該剥離層を形成しておくことで、接合後に当該剥離層を剥離して単結晶圧電体層１１０を形成することができる。上記剥離層を剥離した後、ＣＭＰなどにより圧電単結晶基板１１０Ｓをさらに研磨することで、単結晶圧電体層１１０を形成してもよい。
　図１３は、本発明の実施形態１に係る圧電素子の製造方法において、第１電極層を設けた状態を示す断面図である。図１３に示すように、単結晶圧電体層１１０の第１面１１１側に、少なくとも一部が単結晶圧電体層１１０を介して第２電極層１３０と対向するように、第１電極層１２０を積層させる。第１電極層１２０は、フォトリソグラフフィ法、または、蒸着リフトオフ法などを用いてパターニングすることにより設ける。
　図１４は、本発明の実施形態１に係る圧電素子の製造方法において、貫通孔を設けた状態を示す断面図である。図１４に示すように、本実施形態において、ＣＦ4ガスによるＲＩＥ(Reactive　Ion　Etching)により、単結晶圧電体層１１０に貫通孔１１３を形成するとともに、第２電極層１３０に孔部１３１を形成する。本発明の実施形態１に係る圧電素子の第２変形例から第４変形例においては、孔部１３１を形成した後に第３電極層１４０に対して引き続きＲＩＥを行うことで、さらに、図４から図６に示す凹部１４１ａ，１４１ｂを形成する。
　最後に、図２に示すように、深掘り反応性イオンエッチング(Ｄｅｅｐ　ＲＩＥ)により、基部１５０の単結晶圧電体層１１０側とは反対側から、単結晶シリコン層１５２および酸化シリコン層１５１を削ることで、開口１０２を形成する。また、必要に応じて、図６に示すように、接続電極１８０ｃを設ける。
　上記の工程により、図１から図６に示すような本発明の実施形態１に係る圧電素子１００が製造される。
　ここで、比較例に係る圧電素子について説明する。図１５は、比較例に係る圧電素子の貫通孔および貫通孔の周辺を示す図である。図１５に示すように、比較例に係る圧電素子においては、本発明の実施形態１に係る圧電素子１００とは異なり、第３電極層９４０が貫通孔１１３と面しており、第２電極層９３０が、単結晶圧電体層１１０の第２面１１２上に位置するとともに、第３電極層９４０の単結晶圧電体層１１０側とは反対側に位置している。
　本比較例においても、１１３を形成するためのエッチングを行う際、第２電極層９３０の単結晶圧電体層１１０側とは反対側の部材がエッチングされることを第３電極層９４０により抑制することができる。しかしながら、本比較例においては、第２電極層９３０が、第２電極層９３０のうち第３電極層９４０の単結晶圧電体層１１０側とは反対側の面上に位置している部分と、単結晶圧電体層１１０の第２面１１２に位置している部分とを互いに接続する、ネック部９３５を有している。このため、ネック部９３５に応力が集中し、クラックが生じる場合がある。さらには、当該クラックが生じると、第３電極層９４０と第２電極層９３０とが、実質的に第３電極層９４０の周側面のみにおいて電気的に接続することになるため、第３電極層９４０と第２電極層９３０とにおいて十分な接触面積が確保できないという場合がある。
　一方、本発明の実施形態１に係る圧電素子１００において、第３電極層１４０は、第２電極層１３０の単結晶圧電体層１１０側とは反対側に配置されている。第３電極層１４０は、第２面１１２に垂直な方向から見て、孔部１３１の縁１３２と間隔をあけて孔部１３１の縁１３２より外側に位置する部分を少なくとも有するように設けられている。第２電極層１３０は、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｍｇ、または、これらの金属の少なくとも１つを主成分として含む合金で構成されている。第３電極層１４０は、Ｎｉ、または、Ｎｉを主成分として含む合金で構成されている。
　このように、貫通孔１１３形成時にエッチングストップ層として作用する第３電極層１４０を、上記のように配置することで、第２電極層１３０への応力集中を緩和できる。ひいては、第２電極層１３０におけるクラックの発生を抑制できる。
　上記のように、本発明の実施形態１に係る圧電素子１００は、第２電極層１３０上に第３電極層１４０を備えている。
　これにより、単結晶圧電体層１１０の第１面側から第２面側にかけてエッチングにより貫通孔１１３を形成したときに、第３電極層１３０においてエッチングをストップさせることができる。ひいては、第２電極層１３０の単結晶圧電体層１１０側とは反対側に位置する部材、すなわち、第３電極層１３０の単結晶圧電体層１１０側とは反対側に位置する部材に孔が形成されることを抑制できる。
　本発明の実施形態１に係る圧電素子１００においては、第３電極層１４０を構成する材料が、第２電極層１３０を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい。
　このように、第２電極層１３０と比較してＣＦ4ガスによるエッチングレートが小さい第３電極層１４０を、上記のように配置することで、第３電極層１４０がエッチングストップ層として作用するとともに、第２電極層１３０への応力集中を緩和できる。ひいては、第２電極層１３０におけるクラックの発生を抑制できる。
　本実施形態において、第３電極層１４０は、第２面１１２に垂直な方向から見て、孔部１３１の縁１３２と間隔をあけて孔部１３１を囲む外周縁１４２を有するように設けられている。
　これにより、第２電極層１３０の単結晶圧電体層１１０側とは反対側に位置する部材のうち、第３電極層１４０以外の部材に孔が形成されることをさらに抑制することができる。
　本実施形態において、第３電極層１４０を構成する材料は、単結晶圧電体層１１０を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい。
　これにより、第３電極層１４０を単結晶圧電体層１１０よりエッチングされにくい材料で構成することで、第３電極層１４０が貫通することをさらに抑制することができる。
　本実施形態において、孔部１３１は、第２面１１２に垂直な方向において第２電極層１３０を貫通している。第２電極層１３０の孔部１３１を構成する内側面１３３上から、第３電極層１４０のうち孔部１３１に面している部分にかけては、連続的に接続電極１８０ｃが設けられていてもよい。
　これにより、接続電極１８０ｃから、直接第２電極層１３０へ導通する導電経路と、第３電極層１４０を通って第２電極層１３０へ導通する導電経路とが形成されているため、電極全体の電気抵抗を小さくすることができる。
　本実施形態において、上記間隔の最小寸法Ｌが、第２電極層１３０の平均厚さの寸法より大きい。
　これにより、第２電極層１３０と第３電極層１４０の接触面積においては、十分な面積が確保できるため、図６に示すような、接続電極１８０ｃから第３電極層１４０を通って第２電極層１３０へ導通する導電経路において、電気抵抗を小さくすることができる。
　本実施形態において、第３電極層１４０には、第２電極層１３０の孔部１３１に面する凹部１４１ａ，１４１ｂが設けられていてもよい。
　これにより、接続電極１８０ｃが設けられた場合に、接続電極１８０ｃと第３電極層１４０との接触面積を増やして、接続電極１８０ｃと第３電極層１４０との接触抵抗を小さくすることができる。
　本実施形態においては、接続電極１８０ｃが凹部１４１ａ，１４１ｂの内面上全体にわたって設けられていてもよい。
　これにより、接続電極１８０ｃと第３電極層１４０との接触抵抗をより小さくした状態で、接続電極１８０ｃを介して第３電極層１４０に電圧を印加することができる。
　本実施形態において、単結晶圧電体層１１０はリチウム化合物からなる。本実施形態にように、単結晶圧電体層１１０がリチウム化合物からなることで比較的エッチングされにくい場合であっても、第３電極層１４０を、上述のように配置することで、第２電極層１３０への応力集中を緩和できる。ひいては、第２電極層１３０におけるクラックの発生を抑制できる。
　本実施形態において、リチウム化合物は、ニオブ酸リチウム(ＬｉＮｂＯ3)またはタンタル酸リチウム(ＬｉＴａＯ3)である。これにより、単結晶圧電体層１１０の誘電率を低くすることができる。ひいては、圧電素子１００の駆動効率を向上できる。
　本実施形態において、第２電極層１３０は、Ｐｔを主成分として含む。これにより、第２電極層１３０の電気抵抗を小さくすることができる。
　本実施形態において、第１電極層１２０、第２電極層１３０および第３電極層１４０の各々は、エピタキシャル成長膜である。これにより、各電極層の疲労特性が向上し、圧電素子１００全体の信頼性を向上させることができる。
　本実施形態に係る圧電素子１００は、少なくとも第１電極層１２０と、単結晶圧電体層１１０と、第２電極層１３０と、第３電極層１４０とを含む積層体１０１を支持する基部１５０をさらに備えている。基部１５０は、積層体１０１の第１電極層１２０側とは反対側に位置している。基部１５０は、積層体１０１の積層方向から見て積層体１０１の周縁に沿うように形成されている。
　これにより、単結晶圧電体層１１０の駆動をメンブレン部１０３の屈曲振動に変換することができる。
　本実施形態において、基部１５０は、積層体１０１側に位置する酸化シリコン層１５１と、積層体１０１側とは反対側に位置する単結晶シリコン層１５２とで構成されている。これにより、本実施形態に係る圧電素子１００を超音波トランスデューサとして用いることができる。
　(実施形態２)
　以下、本発明の実施形態２に係る圧電素子について説明する。本発明の実施形態２に係る圧電素子は、基部の構成が異なる点が主に、本発明の実施形態１に係る圧電素子１００と異なる。よって、本発明の実施形態１に係る圧電素子１００と同様である構成については説明を繰り返さない。
　図１６は、本発明の実施形態２に係る圧電素子の断面図である。図１６に示すように、本発明の実施形態２に係る圧電素子２００において、基部２５０は、単結晶シリコンで構成されている。基部２５０および支持層２７０は、同一の部材で構成されている。本実施形態に係る圧電素子２００は、バルク波共振子として用いることができる。
　以下、本発明の実施形態２に係る圧電素子の製造方法について説明する。図１７は、本発明の実施形態２に係る圧電素子の製造方法において、基部を含む単層基板を準備した状態を示す断面図である。図１７に示すように、単結晶シリコン出構成された単層基板２０４Ｓを準備する。
　図１８は、本発明の実施形態２に係る圧電素子の製造方法において、中間層に単層基板を接合した状態を示す断面図である。本発明の実施形態１に係る圧電素子１００の製造方法において図９に示した積層体における中間層１６０と、図１７に示した単層基板２０４Ｓとを接合する。
　図１９は、本発明の実施形態２に係る圧電素子の製造方法において、圧電単結晶基板を削って圧電体層を形成した状態を示す断面図である。図２０は、本発明の実施形態２に係る圧電素子の製造方法において、第１電極層を設けた状態を示す断面図である。図２１は、本発明の実施形態２に係る圧電素子の製造方法において、貫通孔を設けた状態を示す断面図である。図１９から図２１に示すように、本発明の実施形態２に係る圧電素子２００の製造方法においては、本発明の実施形態１に係る圧電素子１００の製造方法と同様にして、単結晶圧電体層１１０形成し、第１電極層１２０を設け、貫通孔１１３および孔部１３１を形成し、また、必要に応じて凹部を第３電極層１４０に形成する。
　最後に、単層基板２０４Ｓを、深掘り反応性イオンエッチングにより単結晶圧電体層１１０側とは反対側から削る。これにより、図１６に示すような基部２５０および支持層２７０が形成される。上記の工程により、図１６に示すような本発明の実施形態２に係る圧電素子２００が製造される。
　本実施形態においても、第２電極層１３０および第３電極層１４０が本発明の実施形態１に係る圧電素子１００と同様に配置されるため、第２電極層１３０への応力集中を緩和できる。ひいては、第２電極層１３０におけるクラックの発生を抑制できる。
　(実施形態３)
　以下、本発明の実施形態３に係る圧電素子について説明する。本発明の実施形態３に係る圧電素子は、第１電極層の構成が異なる点が主に、本発明の実施形態２に係る圧電素子２００と異なる。よって、本発明の実施形態２に係る圧電素子２００と同様である構成については説明を繰り返さない。
　図２２は、本発明の実施形態３に係る圧電素子の断面図である。図２２に示すように、本発明の実施形態３に係る圧電素子３００においては、第１面１１１に垂直な方向から見て、第１電極層３２０が櫛形の外形を有する。これにより、圧電素子３００は、板波型の弾性波デバイスとして用いることができる。ただし、ここでいう「板波」とは、励振される板波の波長を１λとした場合に、膜厚１λ以下の単結晶圧電体層１１０に励振される種々の波を総称している。また、本実施形態に係る圧電素子３００は、支持層を備えていないため、中間層１６０と基部２５０とが直接接触している。
　本実施形態においても、第２電極層１３０および第３電極層１４０が本発明の実施形態１に係る圧電素子１００と同様に配置されるため、第２電極層１３０への応力集中を緩和できる。ひいては、第２電極層１３０におけるクラックの発生を抑制できる。
　(実施形態４)
　以下、本発明の実施形態４に係る圧電素子について説明する。本発明の実施形態４に係る圧電素子は、貫通スリットが形成されている点が主に、本発明の実施形態１に係る圧電素子１００と異なる。よって、本発明の実施形態１に係る圧電素子１００と同様である構成については説明を繰り返さない。
　図２３は、本発明の実施形態４に係る圧電素子の断面図である。図２３に示すように、本発明の実施形態４に係る圧電素子４００において、積層体１０１には、積層方向から見て基部１５０の内側に位置する開口１０２に連通する、貫通スリット４０５が設けられている。これにより、メンブレン部１０３の屈曲振動がより大きくなり、圧電素子１００のデバイス特性を向上させることができる。
　上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，２００，３００，４００　圧電素子、１０１　積層体、１０２　開口、１０３　メンブレン部、１０４Ｓ　積層基板、１１０　単結晶圧電体層、１１０Ｓ　圧電単結晶基板、１１１　第１面、１１１Ｓ　第１主面、１１２　第２面、１１２Ｓ　第２主面、１１３　貫通孔、１１４　内側断面、１２０，３２０　第１電極層、１３０，９３０　第２電極層、１３１　孔部、１３２　縁、１３３　内側面、１４０，９４０　第３電極層、１４１ａ，１４１ｂ　凹部、１４２　外周縁、１５０，２５０　基部、１５１　酸化シリコン層、１５２　単結晶シリコン層、１６０　中間層、１７０，２７０　支持層、１８０ｃ　接続電極、２０４Ｓ　単層基板、４０５　貫通スリット、９３５　ネック部。

Claims (17)

  1. 　第１面と、該第１面の反対側に位置する第２面と、前記第１面から前記第２面まで貫通する貫通孔とを有する、単結晶圧電体層と、
    　前記単結晶圧電体層の第１面側に設けられた第１電極層と、
    　前記単結晶圧電体層の第２面側に位置し、少なくとも一部が前記単結晶圧電体層を介して前記第１電極層と対向し、かつ、前記貫通孔と面する孔部が形成された、第２電極層と、
    　前記第２電極層の単結晶圧電体層側とは反対側に配置され、前記第２面に垂直な方向から見て、前記孔部の縁と間隔をあけて前記孔部の前記縁より外側に位置する部分を少なくとも有するように設けられた、第３電極層とを備え、
    　前記第２電極層は、Ｐｔ、Ｔｉ、Ａｌ、Ｃｕ、Ａｕ、Ａｇ、Ｍｇ、または、これらの金属の少なくとも１つを主成分として含む合金で構成されており、
    　前記第３電極層は、Ｎｉ、または、Ｎｉを主成分として含む合金で構成されている、圧電素子。
  2. 　前記第３電極層を構成する材料は、前記第２電極層を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい、請求項１に記載の圧電素子。
  3. 　第１面と、該第１面の反対側に位置する第２面と、前記第１面から前記第２面まで貫通する貫通孔とを有する、単結晶圧電体層と、
    　前記単結晶圧電体層の第１面側に設けられた第１電極層と、
    　前記単結晶圧電体層の第２面側に位置し、少なくとも一部が前記単結晶圧電体層を介して前記第１電極層と対向し、かつ、前記貫通孔と面する孔部が形成された、第２電極層と、
    　前記第２電極層の単結晶圧電体層側とは反対側に配置され、前記第２面に垂直な方向から見て、前記孔部の縁と間隔をあけて前記孔部の前記縁より外側に位置する部分を少なくとも有するように設けられた、第３電極層とを備え、
    　前記第３電極層を構成する材料は、前記第２電極層を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい、圧電素子。
  4. 　前記第３電極層は、前記第２面に垂直な方向から見て、前記孔部の前記縁と間隔をあけて前記孔部の前記縁を囲む外周縁を有するように設けられている、請求項１から請求項３のいずれか１項に記載の圧電素子。
  5. 　前記第３電極層を構成する材料は、前記単結晶圧電体層を構成する材料より、ＣＦ4ガスによるエッチングレートが小さい、請求項１から請求項４のいずれか１項に記載の圧電素子。
  6. 　前記孔部は、前記第２面に垂直な方向において前記第２電極層を貫通しており、
    　前記第２電極層の前記孔部を構成する内側面上から、前記第３電極層のうち前記孔部に面している部分にかけて連続的に接続電極が設けられている、請求項１から請求項５のいずれか１項に記載の圧電素子。
  7. 　前記間隔の最小寸法が、前記第２電極層の平均厚さの寸法より大きい、請求項６に記載の圧電素子。
  8. 　前記第２電極層の平均厚さは、前記第３電極層の平均厚さより薄い、請求項６または請求項７に記載の圧電素子。
  9. 　前記第３電極層には、前記第２電極層の前記孔部に面する凹部が設けられている、請求項６から請求項８のいずれか１項に記載の圧電素子。
  10. 　前記接続電極が前記凹部の内面上全体にわたって設けられている、請求項９に記載の圧電素子。
  11. 　前記単結晶圧電体層は、リチウム化合物からなる、請求項１から請求項１０のいずれか１項に記載の圧電素子。
  12. 　前記リチウム化合物は、ニオブ酸リチウム(ＬｉＮｂＯ3)またはタンタル酸リチウム(ＬｉＴａＯ3)である、請求項１１に記載の圧電素子。
  13. 　前記第２電極層は、Ｐｔを主成分として含む、請求項１から請求項１２のいずれか１項に記載の圧電素子。
  14. 　前記第１電極層、前記第２電極層および前記第３電極層の各々は、エピタキシャル成長膜である、請求項１から請求項１３のいずれか１項に記載の圧電素子。
  15. 　少なくとも前記第１電極層と、前記単結晶圧電体層と、前記第２電極層と、前記第３電極層とを含む積層体を支持する基部をさらに備え、
    　前記基部は、前記積層体の第１電極層側とは反対側に位置しており、かつ、前記積層体の積層方向から見て前記積層体の周縁に沿うように形成されている、請求項１から請求項１４のいずれか１項に記載の圧電素子。
  16. 　前記基部は、積層体側に位置する酸化シリコン層と、前記積層体側とは反対側に位置する単結晶シリコン層とで構成されている、請求項１５に記載の圧電素子。
  17. 　前記積層体には、前記積層方向から見て前記基部の内側に位置する開口に連通する、貫通スリットが設けられている、請求項１５または請求項１６に記載の圧電素子。
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