CN114342098A - 压电元件 - Google Patents

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Abstract

在压电元件(100)中，第二电极层(130)位于单晶压电体层(110)的第二面(112)侧。在第二电极层(130)形成有与贯通孔(113)面对的孔部(131)。第二电极层(130)由Pt、Ti、Al、Cu、Au、Ag、Mg或者包含这些金属中的至少一种作为主成分的合金构成。第三电极层(140)配置在第二电极层(130)的与单晶压电体层(110)侧相反的一侧。第三电极层(140)设置为至少具有在从与第二面(112)垂直的方向观察时与孔部(131)的缘部(132)隔开间隔地位于比孔部(131)的缘部(132)靠外侧的位置的部分。第三电极层(140)由Ni或者包含Ni作为主成分的合金构成。

Description

压电元件
技术领域
本发明涉及压电元件。
背景技术
作为公开了压电元件的结构的文献，具有日本特开2008-244725号公报(专利文献1)。专利文献1所记载的压电元件是包括单个或多个压电薄膜谐振器的压电薄膜器件。压电薄膜器件具备压电体薄膜、电极以及支承体。电极分别形成在压电体薄膜的两个主面，在对置区域隔着压电体薄膜而对置。下表面电极形成于压电体薄膜的下表面，上表面电极形成于压电体薄膜的上表面。支承体支承所述压电体薄膜。在压电体薄膜形成有贯穿压电体薄膜的下表面与上表面之间的导通孔。在压电元件的制造方法中，进行压电体薄膜的蚀刻，形成贯穿压电体薄膜的上表面与下表面之间的导通孔而使下表面电极露出。
在先技术文献
专利文献
专利文献1：日本特开2008-244725号公报
发明内容
发明要解决的课题
在现有的压电元件中，在从单晶压电体层的第一面侧到第二面侧通过蚀刻而形成贯通孔时，有时蚀刻未停止，在位于第二面侧的电极层也与上述贯通孔连续地形成贯通孔。此外，如果在电极层形成贯通孔之后蚀刻也没有停止，则有时与电极层的贯通孔连续地在位于该电极层的与单晶压电体层侧相反的一侧的构件也通过蚀刻形成不期望的孔。
本发明是鉴于上述问题而完成的，其目的在于，提供一种在单晶压电体层的贯通孔形成时能够抑制在位于电极层的与单晶压电体层侧相反的一侧的构件形成孔的压电元件。
用于解决课题的手段
本发明的第一方面的压电元件具备单晶压电体层、第一电极层、第二电极层以及第三电极层。单晶压电体层具有第一面、第二面以及贯通孔。第二面位于第一面的相反侧。贯通孔从第一面贯穿至第二面。第一电极层设置在单晶压电体层的第一面侧。第二电极层位于单晶压电体层的第二面侧。第二电极层的至少一部分隔着单晶压电体层而与第一电极层对置。在第二电极层形成有与贯通孔面对的孔部。第二电极层由Pt、Ti、Al、Cu、Au、Ag、Mg或者包含这些金属中的至少一种作为主成分的合金构成。第三电极层配置在第二电极层的与单晶压电体层侧相反的一侧。第三电极层设置为至少具有在从与第二面垂直的方向观察时与孔部的缘部隔开间隔地位于比孔部的缘部靠外侧的位置的部分。第三电极层由Ni或者包含Ni作为主成分的合金构成。
本发明的第二方面的压电元件具备单晶压电体层、第一电极层、第二电极层以及第三电极层。单晶压电体层具有第一面、第二面以及贯通孔。第二面位于第一面的相反侧。贯通孔从第一面贯穿至第二面。第一电极层设置在单晶压电体层的第一面侧。第二电极层位于单晶压电体层的第二面侧。第二电极层的至少一部分隔着单晶压电体层而与第一电极层对置。在第二电极层形成有与贯通孔面对的孔部。第三电极层配置在第二电极层的与单晶压电体层侧相反的一侧。第三电极层设置为至少具有在从与第二面垂直的方向观察时与孔部的缘部隔开间隔地位于比孔部的缘部靠外侧的位置的部分。构成第三电极层的材料与构成第二电极层的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
发明效果
根据本发明，在单晶压电体层的贯通孔形成时，能够抑制在位于电极层的与单晶压电体层侧相反的一侧的构件形成孔。
附图说明
图1是本发明的实施方式1的压电元件的俯视图。
图2是从II-II线箭头方向观察图1的压电元件时的剖视图。
图3是示出本发明的实施方式1的压电元件的贯通孔和贯通孔的周边的剖视图。
图4是示出本发明的实施方式1的第一变形例的压电元件的贯通孔和贯通孔的周边的剖视图。
图5是示出本发明的实施方式1的第二变形例的压电元件的贯通孔和贯通孔的周边的剖视图。
图6是示出本发明的实施方式1的第三变形例的压电元件的贯通孔的贯通孔的周边的剖视图。
图7是示出在本发明的实施方式1的压电元件的制造方法中在压电单晶基板设置有第二电极层和第三电极层的状态的剖视图。
图8是示出在本发明的实施方式1的压电元件的制造方法中在压电单晶基板的第二主面侧设置有中间层的状态的剖视图。
图9是示出在本发明的实施方式1的压电元件的制造方法中对中间层进行了研磨的状态的剖视图。
图10是示出在本发明的实施方式1的压电元件的制造方法中准备了包括基部的层叠基板的状态的剖视图。
图11是示出在本发明的实施方式1的压电元件的制造方法中在中间层接合有层叠基板的状态的剖视图。
图12是示出在本发明的实施方式1的压电元件的制造方法中切削压电单晶基板而形成了压电体层的状态的剖视图。
图13是示出在本发明的实施方式1的压电元件的制造方法中设置有第一电极层的状态的剖视图。
图14是示出在本发明的实施方式1的压电元件的制造方法中设置有贯通孔的状态的剖视图。
图15是示出比较例的压电元件的贯通孔和贯通孔的周边的图。
图16是本发明的实施方式2的压电元件的剖视图。
图17是示出在本发明的实施方式2的压电元件的制造方法中准备了包括基部的单层基板的状态的剖视图。
图18是示出在本发明的实施方式2的压电元件的制造方法中在中间层接合有单层基板的状态的剖视图。
图19是示出在本发明的实施方式2的压电元件的制造方法中切削压电单晶基板而形成了压电体层的状态的剖视图。
图20是示出在本发明的实施方式2的压电元件的制造方法中设置有第一电极层的状态的剖视图。
图21是示出在本发明的实施方式2的压电元件的制造方法中设置有贯通孔的状态的剖视图。
图22是本发明的实施方式3的压电元件的剖视图。
图23是本发明的实施方式4的压电元件的剖视图。
具体实施方式
以下，参照附图对本发明的各实施方式的压电元件进行说明。在以下的实施方式的说明中，针对图中的相同或相当的部分标注相同的标记，不再重复其说明。
(实施方式1)
图1是本发明的实施方式1的压电元件的俯视图。图2是从II-II线箭头方向观察图1的压电元件时的剖视图。
如图1和图2所示，本发明的实施方式1的压电元件100具备单晶压电体层110、第一电极层120、第二电极层130、第三电极层140以及基部150。在本实施方式中，第一电极层120、第二电极层130以及第三电极层140分别也可以是外延生长膜。
如图2所示，单晶压电体层110具有第一面111、第二面112以及贯通孔113。第二面112位于第一面111的相反侧。
图3是示出本发明的实施方式1的压电元件的贯通孔和贯通孔的周边的剖视图。如图3所示，贯通孔113从第一面111贯穿至第二面112。另外，在单晶压电体层110形成有内侧截面114，内侧截面114面向贯通孔113。
在本实施方式中，单晶压电体层110包含锂化合物。具体而言，上述锂化合物是铌酸锂(LiNbO3)或钽酸锂(LiTaO3)。
如图1和图2所示，第一电极层120设置于单晶压电体层110的第一面111侧。第一电极层120由Al或Pt等构成。另外，Ti等的紧贴层也可以位于第一电极层120与单晶压电体层110之间。
第二电极层130位于单晶压电体层110的第二面112侧。第二电极层130的至少一部分隔着单晶压电体层110而与第一电极层120对置。因此，从单晶压电体层110中的压电效率的观点出发，第二电极层130优选由电阻率比构成第三电极层140的材料低的材料构成。
如图3所示，在第二电极层130形成有与贯通孔113面对的孔部131。在本实施方式中，孔部131在与第二面112垂直的方向上贯穿第二电极层130。孔部131也可以不贯穿第二电极层130。
第二电极层130由Pt、Ti、Al、Cu、Au、Ag、Mg、或者包含这些金属中的至少一种作为主成分的合金构成。需要说明的是，某个构件的主成分是指，在该构件中原子浓度相对于全部成分大于50％的成分。在本实施方式中，第二电极层130包含Pt作为主成分。另外，Ti或NiCr等的紧贴层也可以位于第二电极层130与单晶压电体层110之间。
如图1和图2所示，第三电极层140配置在第二电极层130的与单晶压电体层110侧相反的一侧。
如图3所示，第三电极层140设置为，至少具有在从与第二面112垂直的方向观察时与孔部131的缘部132隔开间隔地位于比孔部131的缘部132靠外侧的位置的部分。具体而言，第三电极层140设置为，具有在从与第二面112垂直的方向观察时与孔部131的缘部132隔开间隔地包围孔部131的缘部132的外周缘142。在本实施方式中，缘部132与外周缘142的上述间隔的最小尺寸L大于第二电极层130的平均厚度的尺寸。例如，上述间隔的最小尺寸L为第二电极层130的平均厚度的尺寸的10倍以上。
如图2和图3所示，在从与第二面112垂直的方向观察时，第三电极层140的外周缘142位于比第二电极层130的外周缘靠内侧的位置。在本实施方式中，第二电极层130的平均厚度比第三电极层140的平均厚度薄。需要说明的是，第二电极层130和第三电极层140各自的平均厚度是指以下的值：在图3所示那样的剖视中观察本实施方式的压电元件100时，在第二电极层130与第三电极层140相互接触的部分处任意选出的五个部位测定第二电极层130和第三电极层140各自的厚度，对这五个部位的厚度进行平均而得到的值。
第三电极层140由Ni、W、Mo、Ta、或者NiCr等包含Ni作为主成分的合金构成。在本实施方式中，第三电极层140由Ni或者包含Ni作为主成分的合金构成。另外，Ti或NiCr等的紧贴层也可以位于第二电极层130与第三电极层140之间。
构成第三电极层140的材料与构成第二电极层130的材料相比，用CF4气体进行蚀刻的蚀刻速率小。构成第三电极层140的材料与构成单晶压电体层110的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
这里，在本发明的实施方式1的压电元件100中，也可以在第三电极层140还形成凹部。
图4是示出本发明的实施方式1的第一变形例的压电元件的贯通孔和贯通孔的周边的剖视图。如图4所示，在本发明的实施方式1的第一变形例中，在第三电极层140设置有与第二电极层130的孔部131面对的凹部141a。在本变形例中，凹部141a形成为沿着第二电极层130的内侧面133，并且，在从与第二面112垂直的方向观察时，位于比孔部131的缘部132靠内侧的位置。
图5是示出本发明的实施方式1的第二变形例的压电元件的贯通孔和贯通孔的周边的剖视图。如图5所示，在本发明的实施方式1的第二变形例中，在第三电极层140设置有与第二电极层130的孔部131面对的凹部141b，使得与孔部131的整体对应。在本变形例中，凹部141b被形成为，孔部131的内侧面133与凹部141b的内面相互连续。
另外，在本发明的实施方式1的压电元件100中，也可以还设置有连接电极。图6是示出本发明的实施方式1的第三变形例的压电元件的贯通孔和贯通孔的周边的剖视图。如图6所示，在本发明的实施方式1的第三变形例中，在图5所示的本发明的实施方式1的第二变形例中的贯通孔113设置有连接电极180c。
如图6所示，在本变形例中，从构成第二电极层130的孔部131的内侧面133上到第三电极层140中的与孔部131面对的部分连续地设置有连接电极180c。在本变形例中，连接电极180c遍及凹部141b的内面上的整体设置。另外，关于连接电极180c，从构成第二电极层130的孔部131的内侧面133上到单晶压电体层110的内侧截面114上连续地设置有连接电极180c。
如图2所示，本发明的实施方式1的压电元件100还具备中间层160和支承层170。在本实施方式中，中间层160设置于第三电极层140的与第二电极层130侧相反的一侧的面、第二电极层130的与单晶压电体层110侧相反的一侧的面中的未被第三电极层140覆盖的部分、以及单晶压电体层110的第二面112中的未被第二电极层130覆盖的部分。中间层160是例如由SiO2等构成的层。
在本实施方式中，支承层170设置在中间层160的与单晶压电体层110侧相反的一侧的面上。支承层例如由Si构成。也可以在中间层160与支承层170之间还设置有包含金属的接合层。
如图2所示，在本发明的实施方式1的压电元件100中，层叠体101至少包括第一电极层120、单晶压电体层110、第二电极层130、以及第三电极层140。在本实施方式中，层叠体101还包括中间层160和支承层170。基部150支承该层叠体101。
基部150位于层叠体101的与第一电极层120侧相反的一侧。基部150形成为环状，使得在从层叠体101的层叠方向观察时沿着层叠体101的周缘。
如图2所示，在本实施方式中，基部150包括位于层叠体101侧的氧化硅层151和位于与层叠体101侧相反的一侧的单晶硅层152。在本实施方式中，氧化硅层151与支承层170相接。
如图1和图2所示，在本实施方式的压电元件100中，开口102在从上述层叠方向观察时位于基部150的内侧。另外，在本实施方式中，在层叠体101形成有膜状物部103。膜状物部103在从层叠方向观察时与开口102重叠，未与基部150重叠。
本实施方式的压电元件100通过在第一电极层120与第二电极层130之间施加电压而进行驱动，使得位于第一电极层120与第二电极层130之间的单晶压电体层110产生形变。由此，膜状物部103能够在层叠体101的层叠方向上大幅进行弯曲振动。本实施方式的压电元件100例如能够用作超声波换能器。
以下，对本发明的实施方式1的压电元件的制造方法进行说明。需要说明的是，以下的图7至图14所示的剖视图通过与图2同样的剖视而图示。
图7是示出在本发明的实施方式1的压电元件的制造方法中在压电单晶基板设置有第二电极层和第三电极层的状态的剖视图。如图7所示，压电单晶基板110S具有第一主面111S和位于第一主面111S的相反侧的第二主面112S。第二电极层130设置在第二主面112S上。第三电极层140设置在第二电极层130的与压电单晶基板110S相反的一侧的面上。第二电极层130和第三电极层140分别是通过使用光刻法或者蒸镀剥离法等进行图案化而设置的。
图8是示出在本发明的实施方式1的压电元件的制造方法中在压电单晶基板的第二主面侧设置有中间层的状态的剖视图。如图8所示，通过CVD(Chemical VaporDeposition，化学气相沉积)法或PVD(Physical Vapor Deposition，物理气相沉积)法等，在压电单晶基板110S、第二电极层130以及第三电极层140各自的面上设置中间层160。
图9是示出在本发明的实施方式1的压电元件的制造方法中研磨了中间层的状态的剖视图。如图9所示，通过化学机械研磨(CMP：Chemical Mechanical Polishing)等，使中间层160的与压电单晶基板110S侧相反的一侧的面变得平坦。
图10是示出在本发明的实施方式1的压电元件的制造方法中准备了包括基部的层叠基板的状态的剖视图。如图10所示，准备包括支承层170和基部150的层叠基板104S。在本实施方式中，层叠基板104S是SOI(Silicon on Insulator，绝缘体上的硅)基板。
图11是示出在本发明的实施方式1的压电元件的制造方法中在中间层接合有层叠基板的状态的剖视图。如图11所示，在层叠基板104S的支承层170侧接合中间层160。
图12是示出在本发明的实施方式1的压电元件的制造方法中切削压电单晶基板而形成了压电体层的状态的剖视图。如图11和图12所示，例如利用磨床对压电单晶基板110S中的第一主面111S侧的部分进行磨削而使其变薄之后，通过CMP等对上述相反侧的部分进行研磨使其变得平坦，由此形成单晶压电体层110。
需要说明的是，也可以通过在压电单晶基板110S的第一主面111S侧预先注入离子而形成剥离层。通过在使压电单晶基板110S与层叠基板104S接合之前预先形成该剥离层，能够在接合后将该剥离层剥离而形成单晶压电体层110。也可以在将上述剥离层剥离之后，通过CMP等进一步对压电单晶基板110S进行研磨，由此形成单晶压电体层110。
图13是示出在本发明的实施方式1的压电元件的制造方法中设置有第一电极层的状态的剖视图。如图13所示，在单晶压电体层110的第一面111侧层叠第一电极层120，使得第一电极层120的至少一部分隔着单晶压电体层110而与第二电极层130对置。第一电极层120是通过使用光刻法或者蒸镀剥离法法等进行图案化而设置的。
图14是示出在本发明的实施方式1的压电元件的制造方法中设置有贯通孔的状态的剖视图。如图14所示，在本实施方式中，通过利用CF4气体的RIE(Reactive Ion Etching，反应离子蚀刻)，在单晶压电体层110形成贯通孔113，并且在第二电极层130形成孔部131。在本发明的实施方式1的压电元件的第二变形例至第四变形例中，在形成孔部131之后对第三电极层140继续进行RIE，由此，进一步形成图4至图6所示的凹部141a、141b。
最后，如图2所示，通过深反应离子蚀刻(Deep RIE)，从基部150的与单晶压电体层110侧相反的一侧切削单晶硅层152和氧化硅层151，由此形成开口102。另外，根据需要，如图6所示那样设置连接电极180c。
通过上述的工序，制造图1至图6所示那样的本发明的实施方式1的压电元件100。
这里，对比较例的压电元件进行说明。图15是示出比较例的压电元件的贯通孔和贯通孔的周边的图。如图15所示，在比较例的压电元件中，与本发明的实施方式1的压电元件100不同，第三电极层940与贯通孔113面对，第二电极层930位于单晶压电体层110的第二面112上，并且位于第三电极层940的与单晶压电体层110侧相反的一侧。
在本比较例中，在进行用于形成113的蚀刻时，也能够通过第三电极层940来抑制第二电极层930的与单晶压电体层110侧相反的一侧的构件被蚀刻。但是，在本比较例中，第二电极层930具有将第二电极层930中的位于第三电极层940的与单晶压电体层110侧相反的一侧的面上的部分与位于单晶压电体层110的第二面112的部分相互连接的颈部935。因此，应力集中于颈部935，有时产生裂纹。此外，当产生该裂纹时，第三电极层940与第二电极层930实质上仅在第三电极层940的周侧面进行电连接，因此，有时在第三电极层940与第二电极层930中无法确保充分的接触面积。
另一方面，在本发明的实施方式1的压电元件100中，第三电极层140配置在第二电极层130的与单晶压电体层110侧相反的一侧。第三电极层140设置为至少具有在从与第二面112垂直的方向观察时与孔部131的缘部132隔开间隔地位于比孔部131的缘部132靠外侧的位置的部分。第二电极层130由Pt、Ti、Al、Cu、Au、Ag、Mg、或者包含这些金属中的至少一种作为主成分的合金构成。第三电极层140由Ni或者包含Ni作为主成分的合金构成。
这样，通过如上述那样配置在形成贯通孔113时作为蚀刻停止层发挥作用的第三电极层140，能够缓和向第二电极层130的应力集中。进而，能够抑制第二电极层130中的裂纹的产生。
如上所述，本发明的实施方式1的压电元件100在第二电极层130上具备第三电极层140。
由此，在从单晶压电体层110的第一面侧到第二面侧通过蚀刻而形成了贯通孔113时，在第三电极层130中能够使蚀刻停止。进而，能够抑制在位于第二电极层130的与单晶压电体层110侧相反的一侧的构件，即，位于第三电极层130的与单晶压电体层110侧相反的一侧的构件形成孔。
在本发明的实施方式1的压电元件100中，构成第三电极层140的材料与构成第二电极层130的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
这样，通过如上述那样配置用CF4气体进行蚀刻的蚀刻速率比第二电极层130小的第三电极层140，从而第三电极层140作为蚀刻停止层发挥作用，并且能够缓和向第二电极层130的应力集中。进而，能够抑制第二电极层130中的裂纹的产生。
在本实施方式中，第三电极层140设置为具有在从与第二面112垂直的方向观察时与孔部131的缘部132隔开间隔地包围孔部131的外周缘142。
由此，能够进一步抑制在位于第二电极层130的与单晶压电体层110侧相反的一侧的构件中的第三电极层140以外的构件形成孔。
在本实施方式中，构成第三电极层140的材料与构成单晶压电体层110的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
由此，通过将第三电极层140由与单晶压电体层110相比难以被蚀刻的材料构成，能够进一步抑制第三电极层140贯穿。
在本实施方式中，孔部131在与第二面112垂直的方向上贯穿第二电极层130。也可以从构成第二电极层130的孔部131的内侧面133上到第三电极层140中的与孔部131面对的部分连续地设置连接电极180c。
由此，形成有从连接电极180c直接向第二电极层130导通的导电路径和通过第三电极层140向第二电极层130导通的导电路径，因此，能够减小电极整体的电阻。
在本实施方式中，上述间隔的最小尺寸L大于第二电极层130的平均厚度的尺寸。
由此，在第二电极层130和第三电极层140的接触面积中能够确保充分的面积，因此，在图6所示那样的从连接电极180c通过第三电极层140向第二电极层130导通的导电路径中能够减小电阻。
在本实施方式中，也可以在第三电极层140设置与第二电极层130的孔部131面对的凹部141a、141b。
由此，在设置有连接电极180c的情况下，能够增加连接电极180c与第三电极层140的接触面积，减小连接电极180c与第三电极层140的接触电阻。
在本实施方式中，连接电极180c也可以遍及凹部141a、141b的内面上的整体设置。
由此，能够在进一步减小了连接电极180c与第三电极层140的接触电阻的状态下，经由连接电极180c向第三电极层140施加电压。
在本实施方式中，单晶压电体层110包含锂化合物。即便在如本实施方式那样通过单晶压电体层110包含锂化合物而比较不易被蚀刻的情况下，也能够通过如上述那样配置第三电极层140来缓和向第二电极层130的应力集中。进而，能够抑制第二电极层130中的裂纹的产生。
在本实施方式中，锂化合物是铌酸锂(LiNbO3)或钽酸锂(LiTaO3)。由此，能够降低单晶压电体层110的介电常数。进而，能够提高压电元件100的驱动效率。
在本实施方式中，第二电极层130包含Pt作为主成分。由此，能够减小第二电极层130的电阻。
在本实施方式中，第一电极层120、第二电极层130以及第三电极层140分别为外延生长膜。由此，各电极层的疲劳特性提高，能够提高压电元件100整体的可靠性。
本实施方式的压电元件100还具备基部150，该基部150支承至少包括第一电极层120、单晶压电体层110、第二电极层130以及第三电极层140的层叠体101。基部150位于层叠体101的与第一电极层120侧相反的一侧。基部150形成为在从层叠体101的层叠方向观察时沿着层叠体101的周缘。
由此，能够将单晶压电体层110的驱动转换成膜状物部103的弯曲振动。
在本实施方式中，基部150包括位于层叠体101侧的氧化硅层151和位于与层叠体101侧相反的一侧的单晶硅层152。由此，能够将本实施方式的压电元件100用作超声波换能器。
(实施方式2)
以下，对本发明的实施方式2的压电元件进行说明。本发明的实施方式2的压电元件与本发明的实施方式1的压电元件100的主要不同之处在于基部的结构不同。因此，针对与本发明的实施方式1的压电元件100同样的结构不再重复说明。
图16是本发明的实施方式2的压电元件的剖视图。如图16所示，在本发明的实施方式2的压电元件200中，基部250由单晶硅构成。基部250和支承层270由相同的构件构成。本实施方式的压电元件200能够用作体波谐振器。
以下，对本发明的实施方式2的压电元件的制造方法进行说明。图17是示出在本发明的实施方式2的压电元件的制造方法中准备了包括基部的单层基板的状态的剖视图。如图17所示，准备由单晶硅构成的单层基板204S。
图18是示出在本发明的实施方式2的压电元件的制造方法中在中间层接合有单层基板的状态的剖视图。在本发明的实施方式1的压电元件100的制造方法中，将图9所示的层叠体中的中间层160与图17所示的单层基板204S接合。
图19是示出在本发明的实施方式2的压电元件的制造方法中切削压电单晶基板而形成了压电体层的状态的剖视图。图20是示出在本发明的实施方式2的压电元件的制造方法中设置有第一电极层的状态的剖视图。图21是示出在本发明的实施方式2的压电元件的制造方法中设置有贯通孔的状态的剖视图。如图19至图21所示，在本发明的实施方式2的压电元件200的制造方法中，与本发明的实施方式1的压电元件100的制造方法同样地形成单晶压电体层110，设置第一电极层120，并形成贯通孔113和孔部131，另外，根据需要而在第三电极层140形成凹部。
最后，通过深反应离子蚀刻从与单晶压电体层110侧相反的一侧切削单层基板204S。由此，形成图16所示那样的基部250和支承层270。通过上述的工序，制造图16所示那样的本发明的实施方式2的压电元件200。
在本实施方式中，也与本发明的实施方式1的压电元件100同样地配置有第二电极层130和第三电极层140，因此，能够缓和向第二电极层130的应力集中。进而，能够抑制第二电极层130中的裂纹的产生。
(实施方式3)
以下，对本发明的实施方式3的压电元件进行说明。本发明的实施方式3的压电元件与本发明的实施方式2的压电元件200的主要不同之处在于第一电极层的结构不同。因此，针对与本发明的实施方式2的压电元件200同样的结构不再重复说明。
图22是本发明的实施方式3的压电元件的剖视图。如图22所示，在本发明的实施方式3的压电元件300中，在从与第一面111垂直的方向观察时，第一电极层320具有梳形的外形。由此，压电元件300能够用作板波型的弹性波器件。不过，这里所说的“板波”是在将被激励的板波的波长设为1λ的情况下在膜厚1λ以下的单晶压电体层110激励的各种波的总称。另外，本实施方式的压电元件300不具备支承层，因此，中间层160与基部250直接接触。
在本实施方式中，也由于与本发明的实施方式1的压电元件100同样地配置有第二电极层130和第三电极层140，因此，能够缓和向第二电极层130的应力集中。进而，能够抑制第二电极层130中的裂纹的产生。
(实施方式4)
以下，对本发明的实施方式4的压电元件进行说明。本发明的实施方式4的压电元件与本发明的实施方式1的压电元件100的主要不同之处在于形成有贯通狭缝。因此，针对与本发明的实施方式1的压电元件100同样的结构不再重复说明。
图23是本发明的实施方式4的压电元件的剖视图。如图23所示，在本发明的实施方式4的压电元件400中，在层叠体101设置有与在从层叠方向观察时位于基部150的内侧的开口102连通的贯通狭缝405。由此，膜状物部103的弯曲振动进一步变大，能够提高压电元件100的器件特性。
在上述实施方式的说明中，也可以相互组合能够组合的结构。
应该认为此次公开的实施方式在全部方面是例示而不是限制性的内容。本发明的范围由权利要求书示出而非上述的说明，意在包含与权利要求书等同的含义和范围内的所有变更。
附图标记说明
100、200、300、400压电元件，101层叠体，102开口，103膜状物部，104S层叠基板，110单晶压电体层，110S压电单晶基板，111第一面，111S第一主面，112第二面，112S第二主面，113贯通孔，114内侧截面，120、320第一电极层，130、930第二电极层，131孔部，132缘部，133内侧面，140、940第三电极层，141a、141b凹部，142外周缘，150、250基部，151氧化硅层，152单晶硅层，160中间层，170、270支承层，180c连接电极，204S单层基板，405贯通狭缝，935颈部。

Claims (17)

1.一种压电元件，具备：
单晶压电体层，其具有第一面、位于该第一面的相反侧的第二面以及从所述第一面贯穿到所述第二面的贯通孔；
第一电极层，其设置于所述单晶压电体层的第一面侧；
第二电极层，其位于所述单晶压电体层的第二面侧，至少一部分隔着所述单晶压电体层而与所述第一电极层对置，并且形成有与所述贯通孔面对的孔部；以及
第三电极层，其配置在所述第二电极层的与单晶压电体层侧相反的一侧，设置为至少具有在从与所述第二面垂直的方向观察时与所述孔部的缘部隔开间隔地位于比所述孔部的所述缘部靠外侧的位置的部分，
所述第二电极层由Pt、Ti、Al、Cu、Au、Ag、Mg或者包含这些金属中的至少一种作为主成分的合金构成，
所述第三电极层由Ni或者包含Ni作为主成分的合金构成。
2.根据权利要求1所述的压电元件，其中，
构成所述第三电极层的材料与构成所述第二电极层的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
3.一种压电元件，具备：
单晶压电体层，其具有第一面、位于该第一面的相反侧的第二面以及从所述第一面贯穿到所述第二面的贯通孔；
第一电极层，其设置于所述单晶压电体层的第一面侧；
第二电极层，其位于所述单晶压电体层的第二面侧，至少一部分隔着所述单晶压电体层而与所述第一电极层对置，并且形成有与所述贯通孔面对的孔部；以及
第三电极层，其配置在所述第二电极层的与单晶压电体层侧相反的一侧，设置为至少具有在从与所述第二面垂直的方向观察时与所述孔部的缘部隔开间隔地位于比所述孔部的所述缘部靠外侧的位置的部分，
构成所述第三电极层的材料与构成所述第二电极层的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
4.根据权利要求1至3中任一项所述的压电元件，其中，
所述第三电极层设置为具有在从与所述第二面垂直的方向观察时与所述孔部的所述缘部隔开间隔地包围所述孔部的所述缘部的外周缘。
5.根据权利要求1至4中任一项所述的压电元件，其中，
构成所述第三电极层的材料与构成所述单晶压电体层的材料相比，用CF4气体进行蚀刻的蚀刻速率小。
6.根据权利要求1至5中任一项所述的压电元件，其中，
所述孔部在与所述第二面垂直的方向上贯穿所述第二电极层，
从构成所述第二电极层的所述孔部的内侧面上到所述第三电极层中的与所述孔部面对的部分连续地设置有连接电极。
7.根据权利要求6所述的压电元件，其中，
所述间隔的最小尺寸大于所述第二电极层的平均厚度的尺寸。
8.根据权利要求6或7所述的压电元件，其中，
所述第二电极层的平均厚度比所述第三电极层的平均厚度薄。
9.根据权利要求6至8中任一项所述的压电元件，其中，
在所述第三电极层设置有与所述第二电极层的所述孔部面对的凹部。
10.根据权利要求9所述的压电元件，其中，
所述连接电极遍及所述凹部的内面上的整体设置。
11.根据权利要求1至10中任一项所述的压电元件，其中，
所述单晶压电体层包含锂化合物。
12.根据权利要求11所述的压电元件，其中，
所述锂化合物为铌酸锂LiNbO3或者钽酸锂LiTaO3。
13.根据权利要求1至12中任一项所述的压电元件，其中，
所述第二电极层包含Pt作为主成分。
14.根据权利要求1至13中任一项所述的压电元件，其中，
所述第一电极层、所述第二电极层以及所述第三电极层分别为外延生长膜。
15.根据权利要求1至14中任一项所述的压电元件，其中，
所述压电元件还具备支承层叠体的基部，该层叠体至少包括所述第一电极层、所述单晶压电体层、所述第二电极层以及所述第三电极层，
所述基部位于所述层叠体的与第一电极层侧相反的一侧，并且，形成为在从所述层叠体的层叠方向观察时沿着所述层叠体的周缘。
16.根据权利要求15所述的压电元件，其中，
所述基部包括位于层叠体侧的氧化硅层以及位于与所述层叠体侧相反的一侧的单晶硅层。
17.根据权利要求15或16所述的压电元件，其中，
在所述层叠体设置有贯通狭缝，该贯通狭缝与在从所述层叠方向观察时位于所述基部的内侧的开口连通。
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