WO2021256264A1 - 圧電デバイス - Google Patents

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WO2021256264A1
WO2021256264A1 PCT/JP2021/021023 JP2021021023W WO2021256264A1 WO 2021256264 A1 WO2021256264 A1 WO 2021256264A1 JP 2021021023 W JP2021021023 W JP 2021021023W WO 2021256264 A1 WO2021256264 A1 WO 2021256264A1
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single crystal
layer
crystal piezoelectric
piezoelectric layer
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PCT/JP2021/021023
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宗人 茶谷
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株式会社村田製作所
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Publication date
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Definitions

  • the present invention relates to a piezoelectric device.
  • Patent Document 1 is a document that discloses the configuration of the piezoelectric device.
  • the piezoelectric device described in Patent Document 1 includes a piezoelectric single crystal, an upper electrode, a lower electrode, and a support substrate.
  • the piezoelectric single crystal has a uniform polarization state.
  • the upper electrode is arranged on the upper surface of the piezoelectric single crystal.
  • the lower electrode is arranged on the lower surface of the piezoelectric single crystal.
  • the support substrate is arranged below the piezoelectric single crystal. A recess is provided from the lower surface of the support substrate to the upper surface of the piezoelectric single crystal.
  • the piezoelectric device described in Patent Document 1 includes only one single crystal piezoelectric layer, and when an attempt is made to increase the amplitude of the piezoelectric device during excitation, the piezoelectric device is viewed from a direction orthogonal to the single crystal piezoelectric layer. Since the area of the single crystal piezoelectric layer at that time becomes large, the occupied area of the piezoelectric device becomes large.
  • the present invention has been made in view of the above problems, and suppresses an increase in the occupied area of the piezoelectric device and insufficient electrical connection with the lower electrode layer to deteriorate the excitation characteristics. It is an object of the present invention to provide a piezoelectric device capable of increasing the amplitude of the piezoelectric device at the time of excitation.
  • the piezoelectric device based on the present invention includes a base portion and a laminated portion.
  • the base includes one main surface and the other main surface located on the opposite side of one main surface, and has an opening formed in one main surface.
  • the laminated portion is laminated on one main surface side of the base portion and covers the opening portion from above.
  • the laminated portion includes a first single crystal piezoelectric layer, a second single crystal piezoelectric layer arranged above the first single crystal piezoelectric layer, and a first single crystal piezoelectric layer, at least above the opening.
  • An intermediate electrode layer arranged between the second single crystal piezoelectric layer and a lower portion arranged below the first single crystal piezoelectric layer and facing the intermediate electrode layer with the first single crystal piezoelectric layer interposed therebetween.
  • the laminated portion has a lower portion that penetrates the first single crystal piezoelectric layer, the intermediate electrode layer, and the second single crystal piezoelectric layer at a position outside the opening when viewed from a direction orthogonal to one of the main surfaces.
  • a hole that reaches the electrode layer is formed. Inside the hole, a lead-out electrode is provided which is connected to the lower electrode layer while being insulated from the intermediate electrode layer and is drawn out to the upper surface of the second single crystal piezoelectric layer.
  • the first single crystal piezoelectric layer is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge.
  • the polarization charge of the first single crystal piezoelectric layer is positive on the intermediate electrode layer side and negative on the lower electrode layer side.
  • the present invention it is possible to increase the amplitude of the piezoelectric device during excitation while suppressing the increase in the occupied area of the piezoelectric device and the deterioration of the excitation characteristics of the piezoelectric device due to poor connection with the lower electrode layer. ..
  • FIG. 1 is a vertical sectional view of the piezoelectric device according to the first embodiment of the present invention.
  • the piezoelectric device 100 according to the first embodiment of the present invention includes a base 110 and a laminated portion 120.
  • the base 110 includes one main surface 111 and the other main surface 112 located on the opposite side of one main surface 111.
  • the base 110 has an opening 113 formed in one of the main surfaces 111.
  • the opening 113 penetrates from one main surface 111 to the other main surface 112.
  • the opening 113 may be formed from one main surface 111 side and may not reach the other main surface 112.
  • the opening 113 may be formed from the other main surface 112 side to a position closer to one main surface 111 and may not reach one main surface 111.
  • the opening 113 is covered from above by a laminated portion 120 laminated on one main surface 111 side of the base 110.
  • the base 110 is made of Si.
  • the material constituting the base 110 is not limited to Si.
  • the laminated portion 120 includes a first single crystal piezoelectric layer 130, a second single crystal piezoelectric layer 140, an intermediate electrode layer 150, a lower electrode layer 160, and an upper electrode layer 170, at least above the opening 113. Includes.
  • the laminated portion 120 has a membrane portion Mb which is a portion covering the opening 113.
  • the membrane portion Mb is a portion located inside the opening end of the opening 113 in the laminated portion 120 when viewed from a direction orthogonal to one of the main surfaces 111.
  • the laminated portion 120 has a first single crystal piezoelectric layer 130, an intermediate electrode layer 150, and a second single crystal piezoelectric layer 140 at positions outside the opening 113 when viewed from a direction orthogonal to one of the main surfaces 111.
  • a hole H is formed which penetrates the lower electrode layer 160 and reaches the lower electrode layer 160.
  • An insulating film 194 is formed on the inner peripheral surface of the hole H.
  • an extraction electrode 193 is provided which is connected to the lower electrode layer 160 while being insulated from the intermediate electrode layer 150 and is drawn out to the upper surface of the second single crystal piezoelectric layer 140.
  • the first single crystal piezoelectric layer 130 is located above the base 110. A part of the first single crystal piezoelectric layer 130 is located above the opening 113. Each of the upper surface and the lower surface of the first single crystal piezoelectric layer 130 is flat.
  • the second single crystal piezoelectric layer 140 is located above the first single crystal piezoelectric layer 130. A part of the second single crystal piezoelectric layer 140 is located above the opening 113. Each of the upper surface and the lower surface of the second single crystal piezoelectric layer 140 is flat.
  • the second single crystal piezoelectric layer 140 has a hole 141.
  • the hole 141 penetrates the second single crystal piezoelectric layer 140 up and down.
  • the hole 141 is located above one main surface 111 of the base 110, not above the opening 113.
  • the first single crystal piezoelectric layer 130 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge.
  • the second single crystal piezoelectric layer 140 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge.
  • the second single crystal piezoelectric layer 140 may be made of the same material as the first single crystal piezoelectric layer 130, or may be made of a material different from that of the first single crystal piezoelectric layer 130.
  • each of the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140 is composed of lithium niobate (LiNbO 3 ) or lithium tantalate (LiTaO 3 ).
  • Each of the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140 may be composed of a niobic acid compound or a tantalic acid compound of an alkali metal other than K and Na.
  • the polarization charge of the first single crystal piezoelectric layer 130 is positive on the intermediate electrode layer 150 side and negative on the lower electrode layer 160 side.
  • the polarization charge of the second single crystal piezoelectric layer 140 is positive on the intermediate electrode layer 150 side and negative on the upper electrode layer 170 side.
  • the polarization charge of the second single crystal piezoelectric layer 140 may be negative on the intermediate electrode layer 150 side and positive on the upper electrode layer 170 side.
  • the intermediate electrode layer 150 is located between the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140.
  • the intermediate electrode layer 150 is sandwiched between the upper surface of the first single crystal piezoelectric layer 130 and the lower surface of the second single crystal piezoelectric layer 140.
  • a part of the intermediate electrode layer 150 is located above the opening 113.
  • Each of the upper surface and the lower surface of the intermediate electrode layer 150 is flat.
  • the intermediate electrode layer 150 may be configured by laminating two electrode layers.
  • the thickness of the intermediate electrode layer 150 is thicker than the thickness of each of the lower electrode layer 160 and the upper electrode layer 170.
  • the thickness of the intermediate electrode layer 150 may be less than or equal to the thickness of each of the lower electrode layer 160 and the upper electrode layer 170.
  • the intermediate electrode layer 150 is made of a metal such as Al or Pt.
  • the intermediate electrode layer 150 may be made of Si, which is doped with As or the like and has a low electrical resistivity.
  • the intermediate electrode layer 150 is preferably made of Si having an electrical resistivity of 20 m ⁇ cm or less, for example.
  • the intermediate electrode layer 150 may be composed of a conductive oxide such as LaNiO 3 , SrRuO 3 or RuO 2.
  • a close contact layer made of Ti or the like may be arranged between the intermediate electrode layer 150 and the first single crystal piezoelectric layer 130.
  • An adhesion layer made of Ti or the like may be arranged between the intermediate electrode layer 150 and the second single crystal piezoelectric layer 140.
  • the lower electrode layer 160 is arranged below the first single crystal piezoelectric layer 130 and faces the intermediate electrode layer 150 with the first single crystal piezoelectric layer 130 interposed therebetween. A part of the lower electrode layer 160 is located above the opening 113. The other part of the lower electrode layer 160 is located below the hole H formed in the first single crystal piezoelectric layer 130. The other part of the lower electrode layer 160 covers the hole H from below.
  • the lower electrode layer 160 is made of a metal such as Al or Pt.
  • the lower electrode layer 160 may be composed of a conductive oxide such as LaNiO 3 , SrRuO 3 or RuO 2.
  • the lower electrode layer 160 may be an epitaxial growth film formed by epitaxially growing a conductor.
  • the upper electrode layer 170 is arranged above the second single crystal piezoelectric layer 140 and faces the intermediate electrode layer 150 with the second single crystal piezoelectric layer 140 interposed therebetween. A part of the upper electrode layer 170 is located above the opening 113.
  • the upper electrode layer 170 is made of a metal such as Al or Pt.
  • the upper electrode layer 170 may be an epitaxial growth film formed by epitaxially growing a conductive material.
  • An adhesion layer made of Ti or the like may be arranged between the upper electrode layer 170 and the second single crystal piezoelectric layer 140.
  • the extraction electrode 193 is formed on the upper surface of the second single crystal piezoelectric layer 140, on the inner peripheral surface of the insulating film 194, and on the upper surface of a part of the lower electrode layer 160 exposed by the hole H. There is.
  • the extraction electrode 193 is made of a metal such as Al or Pt.
  • the insulating film 194 is made of an insulating material such as SiO 2.
  • the laminated portion 120 further includes an intermediate layer 180.
  • the intermediate layer 180 sandwiches the lower electrode layer 160 between the intermediate layer 180 and the first single crystal piezoelectric layer 130.
  • An opening 183 communicating with the opening 113 of the base 110 is formed on the lower surface of the intermediate layer 180.
  • the opening 183 is located above the opening 113.
  • a part of the lower surface of the lower electrode layer 160 is exposed by the opening 183.
  • a part of the lower surface of the lower electrode layer 160 exposed by the opening 183 constitutes the lower surface of the membrane portion Mb.
  • the intermediate layer 180 is composed of SiO 2.
  • the material of the intermediate layer 180 is not limited to SiO 2 , and may be an insulator.
  • the intermediate layer 180 may be made of an organic material having electrical insulating properties and heat insulating properties.
  • the piezoelectric device 100 further includes a first lead-out wire 191 and a second lead-out wire 192.
  • the first lead-out wiring 191 is arranged above the upper electrode layer 170.
  • the second lead-out wiring 192 is arranged above the intermediate electrode layer 150 in the hole portion 141.
  • the laminated portion 120 has the first single crystal piezoelectric layer 130, the second single crystal piezoelectric layer 140, the intermediate electrode layer 150, the lower electrode layer 160, and the upper portion at least above the opening 113. It includes an electrode layer 170 and the like.
  • the outer shape of the opening 113 is rectangular when viewed from the direction orthogonal to one of the main surfaces 111.
  • the outer shape of the opening 113 is not limited to a rectangle when viewed from a direction orthogonal to one of the main surfaces 111, and may be a polygon or a circle other than a rectangle.
  • the first single crystal piezoelectric layer 130 expands and contracts when a voltage is applied between the lower electrode layer 160 and the intermediate electrode layer 150, and between the upper electrode layer 170 and the intermediate electrode layer 150.
  • the second single crystal piezoelectric layer 140 expands and contracts when a voltage is applied to the upper electrode layer 170, and the upper electrode layer 170, the intermediate electrode layer 150, and the lower electrode layer 160 do not expand and contract, so that the membrane portion Mb bends and vibrates up and down. do.
  • FIG. 2 is a cross-sectional view showing a state in which a lower electrode layer is provided on the lower surface of the first single crystal piezoelectric layer in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the thickness of the first single crystal piezoelectric layer 130 at the time of formation is thicker than the thickness of the first single crystal piezoelectric layer 130 finally included in the piezoelectric device 100 according to the present embodiment.
  • the polarization charge of the first single crystal piezoelectric layer 130 is positive on the upper surface side and negative on the lower surface side.
  • the first single crystal piezoelectric layer 130 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge.
  • the lower electrode layer 160 is provided on the lower surface of the first single crystal piezoelectric layer 130 by a lift-off method, a plating method, an etching method, or the like.
  • the lower electrode layer 160 is composed of the conductive oxide
  • the conductive oxide obtained by oxidizing the metal contained in the target is placed on the lower surface of the first single crystal piezoelectric layer 130 by the reactive sputtering method.
  • the lower electrode layer 160 is provided by forming a film.
  • the lower electrode layer 160 is an epitaxial growth film, a conductive film is formed on the lower surface of the first single crystal piezoelectric layer 130 by heteroepitaxial growth, and the lower electrode layer 160 is provided by patterning the conductive film.
  • FIG. 3 is a cross-sectional view showing a state in which an intermediate layer is provided on the lower surfaces of each of the lower electrode layer and the first single crystal piezoelectric layer in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • an intermediate layer 180 is provided on the lower surface of each of the lower electrode layer 160 and the first single crystal piezoelectric layer 130 by a CVD (Chemical Vapor Deposition) method or a PVD (Physical Vapor Deposition) method.
  • CVD Chemical Vapor Deposition
  • PVD Physical Vapor Deposition
  • FIG. 4 is a cross-sectional view showing a state in which a base is bonded to a plurality of layers shown in FIG. 3 in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • FIG. 5 is a cross-sectional view showing a state in which the base portion is bonded to the lower surface of the intermediate layer in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • a substrate which is a base 110 having no opening 113 formed is bonded to the lower surface of the intermediate layer 180 by surface activation bonding or atomic diffusion bonding.
  • the opening 113 may be formed in advance in the base 110.
  • FIG. 6 is a cross-sectional view showing a state in which the upper surface of the first single crystal piezoelectric layer is scraped in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the upper surface of the first single crystal piezoelectric layer 130 is shaved by CMP or the like to make the first single crystal piezoelectric layer 130 a desired thickness.
  • the release layer may be formed by implanting ions in advance on the upper surface side of the first single crystal piezoelectric layer 130.
  • the thickness of the first single crystal piezoelectric layer 130 can be easily adjusted by peeling the peeling layer before cutting the upper surface of the first single crystal piezoelectric layer 130 by cutting or CMP.
  • the thickness of the first single crystal piezoelectric layer 130 is adjusted so that the desired excitation of the first single crystal piezoelectric layer 130 can be obtained by applying a voltage.
  • FIG. 7 is a cross-sectional view showing a state in which an intermediate electrode layer is provided on the upper surface of the first single crystal piezoelectric layer in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the intermediate electrode layer 150 is provided on the upper surface of the first single crystal piezoelectric layer 130 by a lift-off method, a plating method, an etching method, or the like.
  • the intermediate electrode layer 150 is made of Si having a low electrical resistivity
  • a Si substrate doped with As or the like is placed on the upper surface of the first single crystal piezoelectric layer 130 by surface activation bonding or atomic diffusion bonding. After joining, the upper surface of the Si substrate is shaved by CMP or the like to obtain a desired thickness.
  • a release layer may be formed by implanting ions in advance on the upper surface side of the Si substrate. In this case, the thickness of the Si substrate can be easily adjusted by peeling the peeling layer before cutting the upper surface of the Si substrate by cutting or CMP.
  • the intermediate electrode layer 150 is composed of the conductive oxide
  • the conductive oxide obtained by oxidizing the metal contained in the target is placed on the upper surface of the first single crystal piezoelectric layer 130 by the reactive sputtering method. By forming a film, the intermediate electrode layer 150 is provided.
  • FIG. 8 is a cross-sectional view showing a state in which the second single crystal piezoelectric layer is bonded to the plurality of layers shown in FIG. 7 in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the second single crystal piezoelectric layer 140 is bonded to the upper surface of the intermediate electrode layer 150 by surface activation bonding, atomic diffusion bonding, or the like.
  • the thickness of the second single crystal piezoelectric layer 140 at the time of formation is thicker than the thickness of the second single crystal piezoelectric layer 140 finally included in the piezoelectric device 100 according to the present embodiment.
  • the polarization charge of the second single crystal piezoelectric layer 140 is negative on the upper surface side and positive on the lower surface side.
  • the second single crystal piezoelectric layer 140 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge.
  • FIG. 9 is a cross-sectional view showing a state in which the upper surface of the second single crystal piezoelectric layer is scraped in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the upper surface of the second single crystal piezoelectric layer 140 is shaved by CMP or the like to make the second single crystal piezoelectric layer 140 a desired thickness.
  • the release layer may be formed by implanting ions in advance on the upper surface side of the second single crystal piezoelectric layer 140.
  • the thickness of the second single crystal piezoelectric layer 140 can be easily adjusted by peeling the peeling layer before cutting the upper surface of the second single crystal piezoelectric layer 140 by cutting or CMP.
  • the thickness of the second single crystal piezoelectric layer 140 is adjusted so that the desired excitation of the second single crystal piezoelectric layer 140 can be obtained by applying a voltage.
  • FIG. 10 is a cross-sectional view showing a state in which an upper electrode layer is provided on the upper surface of the second single crystal piezoelectric layer in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the upper electrode layer 170 is provided on the upper surface of the second single crystal piezoelectric layer 140 by a lift-off method, a plating method, an etching method, or the like.
  • the upper electrode layer 170 is an epitaxial growth film
  • a conductive film is formed on the upper surface of the second single crystal piezoelectric layer 140 by heteroepitaxial growth, and the upper electrode layer 170 is provided by patterning the conductive film.
  • FIG. 11 is a cross-sectional view showing a state in which a hole is formed in the laminated portion in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • a hole H that penetrates the first single crystal piezoelectric layer 130, the intermediate electrode layer 150, and the second single crystal piezoelectric layer 140 and reaches the lower electrode layer 160 is formed by an etching method. Further, by an etching method, a hole portion 141 that penetrates the second single crystal piezoelectric layer 140 and reaches the intermediate electrode layer 150 is formed.
  • Each of the hole H and the hole 141 is formed by etching from the upper surface side of the second single crystal piezoelectric layer 140.
  • the second single crystal piezoelectric layer 140 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge, and the etching rate when etching from the negative side of the polarization charge is the polarization charge. Higher than the etching rate when etching from the positive side. Since the polarization charge of the second single crystal piezoelectric layer 140 is negative on the upper surface side and positive on the lower surface side, the second single crystal has a high etching rate by etching from the upper surface side of the second single crystal piezoelectric layer 140.
  • the crystalline piezoelectric layer 140 can be etched.
  • the thickness of the intermediate electrode layer 150 is thicker than the thickness of each of the lower electrode layer 160 and the upper electrode layer 170, it is possible to prevent the hole portion 141 from penetrating the intermediate electrode layer 150 by overetching. Can be done.
  • the first single crystal piezoelectric layer 130 is etched from the upper surface side.
  • the first single crystal piezoelectric layer 130 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge, and the etching rate when etching from the positive side of the polarization charge is the polarization charge. It is lower than the etching rate when etching from the negative side. Since the polarization charge of the first single crystal piezoelectric layer 130 is positive on the upper surface side and negative on the lower surface side, the first single crystal has a low etching rate by etching from the upper surface side of the first single crystal piezoelectric layer 130.
  • the crystalline piezoelectric layer 130 can be etched. As a result, it is possible to prevent the hole H from penetrating the lower electrode layer 160 due to overetching.
  • FIG. 12 is a cross-sectional view showing a state in which an insulating film is formed inside a hole formed in a laminated portion in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • an insulating film 194 is formed inside the hole H by a sputtering method, a CVD method, or the like.
  • FIG. 13 is a cross-sectional view showing a state in which the central portion of the bottom portion of the insulating film is removed in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • a part of the lower electrode layer 160 is removed by removing the central portion of the bottom of the insulating film 194 while leaving the portion of the insulating film 194 located on the inner peripheral surface of the hole H by the etching method. To expose.
  • FIG. 14 is a cross-sectional view showing a state in which a leader electrode is formed in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • the lower electrode layer exposed on the upper surface of the second single crystal piezoelectric layer 140, the inner peripheral surface of the insulating film 194, and the hole H by a sputtering method, a vapor deposition method, a plating method, or the like. It is formed over the upper surface of a part of 160.
  • FIG. 15 is a cross-sectional view showing a state in which each of the first lead-out wiring and the second lead-out wiring is formed in the method for manufacturing a piezoelectric device according to the first embodiment of the present invention.
  • a second lead-out wiring 192 is formed on the upper surface of the above surface.
  • the opening 113 is formed in the base 110 and the opening 183 is formed in the intermediate layer 180 by the etching method.
  • the opening 183 does not necessarily have to be formed.
  • the piezoelectric device 100 In the piezoelectric device 100 according to the first embodiment of the present invention, the first single crystal piezoelectric layer 130 sandwiched between the intermediate electrode layer 150 and the lower electrode layer 160, and the intermediate electrode layer 150 and the upper electrode layer 170.
  • the piezoelectric device includes only one single crystal piezoelectric layer by providing the membrane portion Mb having the two single crystal piezoelectric layers of the second single crystal piezoelectric layer 140 sandwiched between the and.
  • the amplitude of the piezoelectric device during excitation can be increased without increasing the area of the single crystal piezoelectric layer.
  • the first single crystal piezoelectric layer 130 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge.
  • the polarization charge of the crystalline piezoelectric layer 130 is positive on the intermediate electrode layer 150 side and negative on the lower electrode layer 160 side, so that the hole H for electrical connection with the lower electrode layer 160 is formed by etching.
  • the first single crystal piezoelectric layer 130 can be etched at a low etching rate, it is possible to suppress the formation of through holes in the lower electrode layer 160 due to overetching. As a result, it is possible to prevent the electrical connection with the lower electrode layer 160 from becoming insufficient and the excitation characteristics of the piezoelectric device 100 from deteriorating.
  • the thickness of the intermediate electrode layer 150 is thicker than the thickness of each of the lower electrode layer 160 and the upper electrode layer 170. As a result, it is possible to prevent the formation of through holes in the intermediate electrode layer 150 due to overetching when the hole portion 141 is formed by etching. As a result, it is possible to prevent the electrical connection between the intermediate electrode layer 150 and the second leader wiring 192 from becoming insufficient and the excitation characteristics of the piezoelectric device 100 from deteriorating.
  • the intermediate electrode layer 150 may be made of Si.
  • Si is crystallinely stable, it does not react with each of the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140, so that the first single crystal piezoelectric layer 130 and the second single crystal are It is possible to suppress deterioration of the characteristics of each of the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140 due to the interaction with each of the crystalline piezoelectric layers 140.
  • the second single crystal piezoelectric layer 140 is made of a material in which the etching rate differs between the positive side and the negative side of the polarization charge. Since the polarization charge of the crystal piezoelectric layer 140 is positive on the intermediate electrode layer 150 side and negative on the upper electrode layer 170 side, the etching rate is high by etching from the upper surface side of the second single crystal piezoelectric layer 140. The second single crystal piezoelectric layer 140 can be etched. As a result, the time required for etching the second single crystal piezoelectric layer 140 can be shortened.
  • each of the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140 is an alkali metal niobate compound or tantalate compound other than K and Na. Since it is composed of and does not contain lead, it can reduce the burden on the environment. Since each of the first single crystal piezoelectric layer 130 and the second single crystal piezoelectric layer 140 is composed of lithium niobate (LiNbO 3 ) or lithium tantalate (LiTaO 3 ), the piezoelectric characteristics of the piezoelectric device 100 Can be improved.
  • At least one of the lower electrode layer 160 and the intermediate electrode layer 150 may be composed of a conductive oxide.
  • the lower electrode layer 160 is made of a conductive oxide
  • the first single crystal piezoelectric layer 130 and the lower electrode layer are formed when the first single crystal piezoelectric layer 130 is dry-etched to form the hole H.
  • the etching selectivity with 160 can be increased to prevent the formation of through holes in the lower electrode layer 160 due to overetching.
  • the intermediate electrode layer 150 is made of a conductive oxide
  • the second single crystal piezoelectric layer 140 and the intermediate electrode layer are formed when the second single crystal piezoelectric layer 140 is dry-etched to form the pore portion 141.
  • the etching selectivity with 150 can be increased to prevent the formation of through holes in the intermediate electrode layer 150 due to overetching.
  • At least one of the lower electrode layer 160 and the upper electrode layer 170 may be an epitaxial growth film. Since the epitaxial growth film has good crystallinity, it is possible to suppress the occurrence of migration and improve the power resistance characteristics of each of the lower electrode layer 160 and the upper electrode layer 170.
  • FIG. 16 is a vertical sectional view of the piezoelectric device according to the second embodiment of the present invention. As shown in FIG. 2, in the piezoelectric device 200 according to the second embodiment of the present invention, the reinforcing lower electrode layer 260 is provided below the portion of the lower electrode layer 160 located below the hole H. There is.
  • the reinforcing lower electrode layer 260 is made of a metal such as Al or Pt.
  • the reinforcing lower electrode layer 260 may be composed of a conductive oxide such as LaNiO 3 , SrRuO 3 or RuO 2.
  • the reinforcing lower electrode layer 260 may be an epitaxial growth film formed by epitaxially growing a conductor.
  • a reinforcing lower electrode layer 260 is provided on the lower surface of the lower electrode layer 160 by a lift-off method, a plating method, an etching method, or the like.
  • the reinforcing lower electrode layer 260 is composed of the conductive oxide
  • the conductive oxide obtained by oxidizing the metal contained in the target is formed on the lower surface of the lower electrode layer 160 by the reactive sputtering method.
  • the reinforcing lower electrode layer 260 is provided.
  • the reinforcing lower electrode layer 260 is an epitaxial growth film
  • a conductive film is formed on the lower surface of the lower electrode layer 160 by homoepitaxial growth, and the reinforcing lower electrode layer 260 is provided by patterning the conductive film.
  • the hole H is provided because the reinforcing lower electrode layer 260 is provided below the portion of the lower electrode layer 160 located below the hole H. It is possible to prevent the formation of through holes in the lower electrode layer 160 and the reinforcing lower electrode layer 260 due to overetching when the above is formed by etching.
  • the stress generated in the lower electrode layer 160 causes the membrane portion Mb to warp, and the excitation characteristics of the piezoelectric device.
  • the reinforcing lower electrode layer 260 only on the lower side of the portion of the lower electrode layer 160 located below the hole H, the excitation characteristic of the piezoelectric device 200 is deteriorated due to the warp of the membrane portion Mb. It can be suppressed.
  • Piezoelectric device 110 base, 111,112 main surface, 113,183 openings, 120 laminated parts, 130 first single crystal piezoelectric layer, 140 second single crystal piezoelectric layer, 141, H holes, 150 Intermediate electrode layer, 160 lower electrode layer, 170 upper electrode layer, 180 intermediate layer, 191 first drawer wiring, 192 second drawer wiring, 193 drawer electrode, 194 insulating film, 260 reinforcing lower electrode layer, Mb membrane part.

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Abstract

積層部(１２０)は、少なくとも開口部(１１３)の上方において、第１単結晶圧電体層(１３０)と第２単結晶圧電体層(１４０)と中間電極層(１５０)と下部電極層(１６０)と上部電極層(１７０)とを含む。第１単結晶圧電体層(１３０)は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されている。第１単結晶圧電体層(１３０)の分極電荷は、中間電極層(１５０)側が正、下部電極層(１６０)側が負となっている。

Description

圧電デバイス
　本発明は、圧電デバイスに関する。
　圧電デバイスの構成を開示した文献として、国際公開第２０１９／１０２９５１号（特許文献１）がある。特許文献１に記載された圧電デバイスは、圧電単結晶体と、上部電極と、下部電極と、支持基板とを備える。圧電単結晶体は、分極状態が一様である。上部電極は、圧電単結晶体の上表面上に配置されている。下部電極は、圧電単結晶体の下表面上に配置されている。支持基板は、圧電単結晶体の下方に配置されている。支持基板の下表面から圧電単結晶体下表面上に向かう凹部が設けられている。
国際公開第２０１９／１０２９５１号
　特許文献１に記載された圧電デバイスは、単結晶圧電体層を１層のみ備えており、圧電デバイスの励振時の振幅を大きくしようとした場合、単結晶圧電体層に直交する方向から見たときの単結晶圧電体層の面積が大きくなるため、圧電デバイスの占有面積が大きくなる。
　また、下部電極層との電気的接続のための孔部をエッチングにより形成した際にオーバーエッチングによって下部電極層に貫通孔が形成された場合、下部電極層との電気的接続が不十分になって圧電デバイスの励振特性が低下する。
　本発明は上記の問題点に鑑みてなされたものであって、圧電デバイスの占有面積が大きくなることおよび下部電極層との電気的接続が不十分になって励振特性が低下することを抑制しつつ圧電デバイスの励振時の振幅を大きくすることができる、圧電デバイスを提供することを目的とする。
　本発明に基づく圧電デバイスは、基部と、積層部とを備える。基部は、一方の主面と、一方の主面とは反対側に位置する他方の主面とを含み、かつ、一方の主面に形成された開口部を有する。積層部は、基部の一方の主面側に積層され、開口部を上方から覆う。積層部は、少なくとも開口部の上方において、第１単結晶圧電体層と、第１単結晶圧電体層の上方に配置された第２単結晶圧電体層と、第１単結晶圧電体層と第２単結晶圧電体層との間に配置された中間電極層と、第１単結晶圧電体層の下側に配置され、第１単結晶圧電体層を挟んで中間電極層に対向する下部電極層と、第２単結晶圧電体層の上側に配置され、第２単結晶圧電体層を挟んで中間電極層に対向する上部電極層とを含み、かつ、開口部を覆っている部分であるメンブレン部を有する。積層部には、上記一方の主面に直交する方向から見て、開口部の外側の位置に、第１単結晶圧電体層、中間電極層および第２単結晶圧電体層を貫通して下部電極層に達した孔部が形成されている。上記孔部の内側において中間電極層とは絶縁されつつ下部電極層に接続されるとともに、第２単結晶圧電体層の上面上まで引き出された引出電極が設けられている。第１単結晶圧電体層は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されている。第１単結晶圧電体層の分極電荷は、中間電極層側が正、下部電極層側が負となっている。
　本発明によれば、圧電デバイスの占有面積が大きくなることおよび下部電極層との接続不良によって圧電デバイスの励振特性が低下することを抑制しつつ圧電デバイスの励振時の振幅を大きくすることができる。
本発明の実施形態１に係る圧電デバイスの縦断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、第１単結晶圧電体層の下面に下部電極層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、下部電極層および第１単結晶圧電体層の各々の下面に中間層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、図３に示す複数の層に基部を接合させる状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、中間層の下面に基部を接合させた状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、第１単結晶圧電体層の上面を削った状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、第１単結晶圧電体層の上面に中間電極層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、図７に示す複数の層に第２単結晶圧電体層を接合させる状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、第２単結晶圧電体層の上面を削った状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、第２単結晶圧電体層の上面に上部電極層を設けた状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、積層部に孔部を形成した状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、積層部に形成した孔部の内側に絶縁膜を形成した状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、絶縁膜の底部の中央部を除去した状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、引出電極を形成した状態を示す断面図である。 本発明の実施形態１に係る圧電デバイスの製造方法において、第１引出配線および第２引出配線の各々を形成した状態を示す断面図である。 本発明の実施形態２に係る圧電デバイスの縦断面図である。
　（実施形態１）
　図１は、本発明の実施形態１に係る圧電デバイスの縦断面図である。図１に示すように、本発明の実施形態１に係る圧電デバイス１００は、基部１１０と、積層部１２０とを備えている。
　基部１１０は、一方の主面１１１と、一方の主面１１１とは反対側に位置する他方の主面１１２とを含んでいる。基部１１０は、一方の主面１１１に形成された開口部１１３を有している。本実施形態においては、開口部１１３は、一方の主面１１１から他方の主面１１２まで貫通している。ただし、開口部１１３は、一方の主面１１１側から形成されて他方の主面１１２に達していなくてもよい。または、開口部１１３は、他方の主面１１２側から一方の主面１１１寄りの位置まで形成されて、一方の主面１１１に達していなくてもよい。開口部１１３は、基部１１０の一方の主面１１１側に積層された積層部１２０によって上方から覆われている。
　本実施形態において、基部１１０はＳｉで構成されている。ただし、基部１１０を構成する材料は、Ｓｉに限定されない。
　積層部１２０は、少なくとも開口部１１３の上方において、第１単結晶圧電体層１３０と、第２単結晶圧電体層１４０と、中間電極層１５０と、下部電極層１６０と、上部電極層１７０とを含んでいる。
　積層部１２０は、開口部１１３を覆っている部分であるメンブレン部Ｍｂを有する。メンブレン部Ｍｂは、一方の主面１１１に直交する方向から見て、積層部１２０における開口部１１３の開口端の内側に位置する部分である。
　積層部１２０には、一方の主面１１１に直交する方向から見て、開口部１１３の外側の位置に、第１単結晶圧電体層１３０、中間電極層１５０および第２単結晶圧電体層１４０を貫通して下部電極層１６０に達した孔部Ｈが形成されている。孔部Ｈの内周面上に絶縁膜１９４が形成されている。孔部Ｈの内側において中間電極層１５０とは絶縁されつつ下部電極層１６０に接続されるとともに、第２単結晶圧電体層１４０の上面上まで引き出された引出電極１９３が設けられている。
　第１単結晶圧電体層１３０は、基部１１０の上方に位置している。第１単結晶圧電体層１３０の一部は、開口部１１３の上方に位置している。第１単結晶圧電体層１３０の上面および下面の各々は、平坦である。
　第２単結晶圧電体層１４０は、第１単結晶圧電体層１３０の上方に位置している。第２単結晶圧電体層１４０の一部は、開口部１１３の上方に位置している。第２単結晶圧電体層１４０の上面および下面の各々は、平坦である。
　第２単結晶圧電体層１４０は、孔部１４１を有している。孔部１４１は、第２単結晶圧電体層１４０を上下に貫通している。本実施形態において、孔部１４１は、基部１１０の一方の主面１１１の上方に位置しており、開口部１１３の上方には位置していない。
　第１単結晶圧電体層１３０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されている。第２単結晶圧電体層１４０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されている。第２単結晶圧電体層１４０は、第１単結晶圧電体層１３０と同じ材料で構成されていてもよいし、第１単結晶圧電体層１３０とは異なる材料で構成されていてもよい。
　本実施形態においては、第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々は、ニオブ酸リチウム(ＬｉＮｂＯ3)、または、タンタル酸リチウム(ＬｉＴａＯ3)で構成されている。なお、第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々は、ＫおよびＮａ以外の他のアルカリ金属のニオブ酸化合物またはタンタル酸化合物で構成されていてもよい。
　第１単結晶圧電体層１３０の分極電荷は、中間電極層１５０側が正、下部電極層１６０側が負となっている。第２単結晶圧電体層１４０の分極電荷は、中間電極層１５０側が正、上部電極層１７０側が負となっている。なお、第２単結晶圧電体層１４０の分極電荷は、中間電極層１５０側が負、上部電極層１７０側が正となっていてもよい。
　中間電極層１５０は、第１単結晶圧電体層１３０と第２単結晶圧電体層１４０との間に位置している。中間電極層１５０は、第１単結晶圧電体層１３０の上面と第２単結晶圧電体層１４０の下面とに挟まれている。中間電極層１５０の一部は、開口部１１３の上方に位置している。中間電極層１５０の上面および下面の各々は、平坦である。中間電極層１５０は、２層の電極層が積層されることにより構成されていてもよい。本実施形態においては、中間電極層１５０の厚みは、下部電極層１６０および上部電極層１７０の各々の厚みより厚い。ただし、中間電極層１５０の厚みは、下部電極層１６０および上部電極層１７０の各々の厚み以下であってもよい。
　中間電極層１５０は、たとえばＡｌまたはＰｔなどの金属で構成されている。中間電極層１５０は、Ａｓなどがドーピングされた電気抵抗率の低いＳｉで構成されていてもよい。この場合、中間電極層１５０は、たとえば、電気抵抗率が２０ｍΩｃｍ以下のＳｉで構成されていることが好ましい。または、中間電極層１５０は、ＬａＮｉＯ3、ＳｒＲｕＯ3またはＲｕＯ2などの導電性酸化物で構成されていてもよい。
　なお、中間電極層１５０と第１単結晶圧電体層１３０との間に、Ｔｉなどで構成された密着層が配置されていてもよい。中間電極層１５０と第２単結晶圧電体層１４０との間に、Ｔｉなどで構成された密着層が配置されていてもよい。
　下部電極層１６０は、第１単結晶圧電体層１３０の下側に配置され、第１単結晶圧電体層１３０を挟んで中間電極層１５０に対向している。下部電極層１６０一部は、開口部１１３の上方に位置している。下部電極層１６０の他の一部は、第１単結晶圧電体層１３０に形成された孔部Ｈの下方に位置している。下部電極層１６０の他の一部は、孔部Ｈを下方から覆っている。
　下部電極層１６０は、たとえばＡｌまたはＰｔなどの金属で構成されている。下部電極層１６０は、ＬａＮｉＯ3、ＳｒＲｕＯ3またはＲｕＯ2などの導電性酸化物で構成されていてもよい。下部電極層１６０は、導電物をエピタキシャル成長させることにより形成されたエピタキシャル成長膜であってもよい。
　上部電極層１７０は、第２単結晶圧電体層１４０の上側に配置され、第２単結晶圧電体層１４０を挟んで中間電極層１５０に対向している。上部電極層１７０一部は、開口部１１３の上方に位置している。
　上部電極層１７０は、たとえばＡｌまたはＰｔなどの金属で構成されている。上部電極層１７０は、導電物をエピタキシャル成長させることにより形成されたエピタキシャル成長膜であってもよい。なお、上部電極層１７０と第２単結晶圧電体層１４０との間に、Ｔｉなどで構成された密着層が配置されていてもよい。
　引出電極１９３は、第２単結晶圧電体層１４０の上面上、絶縁膜１９４の内周面上、および、孔部Ｈによって露出した下部電極層１６０の一部の上面上に亘って形成されている。引出電極１９３は、たとえばＡｌまたはＰｔなどの金属で構成されている。絶縁膜１９４は、たとえばＳｉＯ2などの絶縁物で構成されている。
　積層部１２０は、中間層１８０をさらに備えている。中間層１８０は、第１単結晶圧電体層１３０との間に下部電極層１６０を挟んでいる。中間層１８０の下面には、基部１１０の開口部１１３と連通した開口部１８３が形成されている。開口部１８３は、開口部１１３の上方に位置している。開口部１８３によって、下部電極層１６０の下面の一部が露出している。開口部１８３によって露出した下部電極層１６０の下面の一部は、メンブレン部Ｍｂの下面を構成している。
　中間層１８０は、ＳｉＯ2で構成されている。中間層１８０の材料は、ＳｉＯ2に限定されず、絶縁物であればよい。たとえば、中間層１８０は、電気絶縁性および断熱性を有する有機材料で構成されていてもよい。
　圧電デバイス１００は、第１引出配線１９１と第２引出配線１９２とをさらに備えている。第１引出配線１９１は、上部電極層１７０の上側に配置されている。第２引出配線１９２は、孔部１４１内において、中間電極層１５０の上側に配置されている。
　このように、積層部１２０は、少なくとも開口部１１３の上方において、第１単結晶圧電体層１３０と、第２単結晶圧電体層１４０と、中間電極層１５０と、下部電極層１６０と、上部電極層１７０とを含んでいる。
　本実施形態においては、一方の主面１１１に直交する方向から見て、開口部１１３の外形は、矩形である。ただし、一方の主面１１１に直交する方向から見て、開口部１１３の外形は、矩形に限られず、矩形以外の多角形または円形であってもよい。
　上記の構成により、下部電極層１６０と中間電極層１５０との間に電圧が印加されることによって第１単結晶圧電体層１３０が伸縮するとともに、上部電極層１７０と中間電極層１５０との間に電圧が印加されることによって第２単結晶圧電体層１４０が伸縮する一方、上部電極層１７０、中間電極層１５０および下部電極層１６０の各々は伸縮しないため、メンブレン部Ｍｂが上下に屈曲振動する。
　以下、本発明の実施形態１に係る圧電デバイスの製造方法について説明する。
　図２は、本発明の実施形態１に係る圧電デバイスの製造方法において、第１単結晶圧電体層の下面に下部電極層を設けた状態を示す断面図である。形成時の第１単結晶圧電体層１３０の厚みは、本実施形態に係る圧電デバイス１００に最終的に含まれる第１単結晶圧電体層１３０の厚みより厚い。
　第１単結晶圧電体層１３０の分極電荷は、上面側が正、下面側が負となっている。第１単結晶圧電体層１３０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されている。
　図２に示すように、リフトオフ法、めっき法、または、エッチング法などにより、第１単結晶圧電体層１３０の下面に下部電極層１６０を設ける。下部電極層１６０が導電性酸化物で構成されている場合は、反応性スパッタリング法により、ターゲットに含まれていた金属が酸化した導電性酸化物を第１単結晶圧電体層１３０の下面上に成膜することにより、下部電極層１６０を設ける。下部電極層１６０がエピタキシャル成長膜である場合は、第１単結晶圧電体層１３０の下面にヘテロエピタキシャル成長により導電膜を形成し、導電膜をパターニングすることにより下部電極層１６０を設ける。
　図３は、本発明の実施形態１に係る圧電デバイスの製造方法において、下部電極層および第１単結晶圧電体層の各々の下面に中間層を設けた状態を示す断面図である。図３に示すように、ＣＶＤ(Chemical　Vapor　Deposition)法またはＰＶＤ(Physical　Vapor　Deposition)法などにより、下部電極層１６０および第１単結晶圧電体層１３０の各々の下面に、中間層１８０を設けた後、中間層１８０の下面を化学機械研磨(ＣＭＰ：Chemical　Mechanical　Polishing)などにより、平坦にする。
　図４は、本発明の実施形態１に係る圧電デバイスの製造方法において、図３に示す複数の層に基部を接合させる状態を示す断面図である。図５は、本発明の実施形態１に係る圧電デバイスの製造方法において、中間層の下面に基部を接合させた状態を示す断面図である。
　図４および図５に示すように、表面活性化接合または原子拡散接合などにより、中間層１８０の下面に、開口部１１３が形成されていない、基部１１０である基板を接合させる。なお、基部１１０に予め開口部１１３が形成されていてもよい。
　図６は、本発明の実施形態１に係る圧電デバイスの製造方法において、第１単結晶圧電体層の上面を削った状態を示す断面図である。図６に示すように、第１単結晶圧電体層１３０の上面をＣＭＰなどにより削って、第１単結晶圧電体層１３０を所望の厚さにする。なお、第１単結晶圧電体層１３０の上面側に、予めイオン注入することにより、剥離層を形成していてもよい。この場合、第１単結晶圧電体層１３０の上面を切削またはＣＭＰなどにより削る前に、剥離層を剥離させることにより、第１単結晶圧電体層１３０の厚み調整が容易になる。第１単結晶圧電体層１３０の厚さは、電圧の印加による第１単結晶圧電体層１３０の所望の励振が得られるように調整される。
　図７は、本発明の実施形態１に係る圧電デバイスの製造方法において、第１単結晶圧電体層の上面に中間電極層を設けた状態を示す断面図である。図７に示すように、リフトオフ法、めっき法、または、エッチング法などにより、第１単結晶圧電体層１３０の上面に中間電極層１５０を設ける。
　中間電極層１５０が電気抵抗率の低いＳｉで構成されている場合は、表面活性化接合または原子拡散接合などにより、ＡｓなどがドーピングされたＳｉ基板を第１単結晶圧電体層１３０の上面に接合した後、Ｓｉ基板の上面をＣＭＰなどにより削って所望の厚さにする。なお、Ｓｉ基板の上面側に、予めイオン注入することにより、剥離層を形成していてもよい。この場合、Ｓｉ基板の上面を切削またはＣＭＰなどにより削る前に、剥離層を剥離させることにより、Ｓｉ基板の厚み調整が容易になる。中間電極層１５０が導電性酸化物で構成されている場合は、反応性スパッタリング法により、ターゲットに含まれていた金属が酸化した導電性酸化物を第１単結晶圧電体層１３０の上面上に成膜することにより、中間電極層１５０を設ける。
　図８は、本発明の実施形態１に係る圧電デバイスの製造方法において、図７に示す複数の層に第２単結晶圧電体層を接合させる状態を示す断面図である。図８に示すように、表面活性化接合または原子拡散接合などにより、中間電極層１５０の上面に、第２単結晶圧電体層１４０を接合させる。形成時の第２単結晶圧電体層１４０の厚みは、本実施形態に係る圧電デバイス１００に最終的に含まれる第２単結晶圧電体層１４０の厚みより厚い。
　本実施形態においては、第２単結晶圧電体層１４０の分極電荷は、上面側が負、下面側が正となっている。第２単結晶圧電体層１４０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されている。
　図９は、本発明の実施形態１に係る圧電デバイスの製造方法において、第２単結晶圧電体層の上面を削った状態を示す断面図である。図９に示すように、第２単結晶圧電体層１４０の上面をＣＭＰなどにより削って、第２単結晶圧電体層１４０を所望の厚さにする。なお、第２単結晶圧電体層１４０の上面側に、予めイオン注入することにより、剥離層を形成していてもよい。この場合、第２単結晶圧電体層１４０の上面を切削またはＣＭＰなどにより削る前に、剥離層を剥離させることにより、第２単結晶圧電体層１４０の厚み調整が容易になる。第２単結晶圧電体層１４０の厚さは、電圧の印加による第２単結晶圧電体層１４０の所望の励振が得られるように調整される。
　図１０は、本発明の実施形態１に係る圧電デバイスの製造方法において、第２単結晶圧電体層の上面に上部電極層を設けた状態を示す断面図である。図１０に示すように、リフトオフ法、めっき法、または、エッチング法などにより、第２単結晶圧電体層１４０の上面に、上部電極層１７０を設ける。上部電極層１７０がエピタキシャル成長膜である場合は、第２単結晶圧電体層１４０の上面にヘテロエピタキシャル成長により導電膜を形成し、導電膜をパターニングすることにより上部電極層１７０を設ける。
　図１１は、本発明の実施形態１に係る圧電デバイスの製造方法において、積層部に孔部を形成した状態を示す断面図である。図１１に示すように、エッチング法により、第１単結晶圧電体層１３０、中間電極層１５０および第２単結晶圧電体層１４０を貫通して下部電極層１６０に達する孔部Ｈを形成する。また、エッチング法により、第２単結晶圧電体層１４０を貫通して中間電極層１５０に達する孔部１４１を形成する。
　孔部Ｈおよび孔部１４１の各々は、第２単結晶圧電体層１４０の上面側からエッチングされることにより形成される。第２単結晶圧電体層１４０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されており、分極電荷の負側からエッチングする場合のエッチングレートは、分極電荷の正側からエッチングする場合のエッチングレートより高い。第２単結晶圧電体層１４０の分極電荷は、上面側が負、下面側が正となっているため、第２単結晶圧電体層１４０の上面側からエッチングすることにより、高いエッチングレートで第２単結晶圧電体層１４０をエッチングすることができる。
　本実施形態においては、中間電極層１５０の厚みは、下部電極層１６０および上部電極層１７０の各々の厚みより厚いため、オーバーエッチングによって孔部１４１が中間電極層１５０を貫通することを抑制することができる。
　孔部Ｈが中間電極層１５０を貫通した後、第１単結晶圧電体層１３０は、上面側からエッチングされる。第１単結晶圧電体層１３０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されており、分極電荷の正側からエッチングする場合のエッチングレートは、分極電荷の負側からエッチングする場合のエッチングレートより低い。第１単結晶圧電体層１３０の分極電荷は、上面側が正、下面側が負となっているため、第１単結晶圧電体層１３０の上面側からエッチングすることにより、低いエッチングレートで第１単結晶圧電体層１３０をエッチングすることができる。これにより、オーバーエッチングによって孔部Ｈが下部電極層１６０を貫通することを抑制することができる。
　図１２は、本発明の実施形態１に係る圧電デバイスの製造方法において、積層部に形成した孔部の内側に絶縁膜を形成した状態を示す断面図である。図１２に示すように、スパッタリング法またはＣＶＤ法などにより、孔部Ｈの内側に絶縁膜１９４を形成する。
　図１３は、本発明の実施形態１に係る圧電デバイスの製造方法において、絶縁膜の底部の中央部を除去した状態を示す断面図である。図１３に示すように、エッチング法により、絶縁膜１９４において孔部Ｈの内周面上に位置する部分は残しつつ絶縁膜１９４の底部の中央部を除去することにより下部電極層１６０の一部を露出させる。
　図１４は、本発明の実施形態１に係る圧電デバイスの製造方法において、引出電極を形成した状態を示す断面図である。図１４に示すように、スパッタリング法、蒸着法またはめっき法などにより、第２単結晶圧電体層１４０の上面上、絶縁膜１９４の内周面上、および、孔部Ｈによって露出した下部電極層１６０の一部の上面上に亘って形成する。
　図１５は、本発明の実施形態１に係る圧電デバイスの製造方法において、第１引出配線および第２引出配線の各々を形成した状態を示す断面図である。図１５に示すように、リフトオフ法、めっき法または蒸着法などにより、上部電極層１７０の上面上に第１引出配線１９１を形成し、孔部１４１によって露出している中間電極層１５０の一部の上面上に第２引出配線１９２を形成する。
　最後に、エッチング法により、基部１１０に開口部１１３を形成するとともに、中間層１８０に開口部１８３を形成する。なお、開口部１８３は、必ずしも形成されていなくてもよい。上記の工程を経ることにより、図１に示すような本発明の実施形態１に係る圧電デバイス１００が製造される。
　本発明の実施形態１に係る圧電デバイス１００においては、中間電極層１５０と下部電極層１６０との間に挟まれた第１単結晶圧電体層１３０、および、中間電極層１５０と上部電極層１７０との間に挟まれた第２単結晶圧電体層１４０の、２層の単結晶圧電体層を有するメンブレン部Ｍｂを備えることによって、圧電デバイスが単結晶圧電体層を１層のみ備える場合に比較して、単結晶圧電体層の面積を大きくすることなく圧電デバイスの励振時の振幅を大きくすることができる。その結果、圧電デバイス１００の占有面積が大きくなることを抑制しつつ圧電デバイス１００の励振時の振幅を大きくすることができる。
　本発明の実施形態１に係る圧電デバイス１００においては、第１単結晶圧電体層１３０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されており、第１単結晶圧電体層１３０の分極電荷は、中間電極層１５０側が正、下部電極層１６０側が負となっていることにより、下部電極層１６０との電気的接続のための孔部Ｈをエッチングにより形成した際に、低いエッチングレートで第１単結晶圧電体層１３０をエッチングすることができるため、オーバーエッチングによって下部電極層１６０に貫通孔が形成されることを抑制することができる。その結果、下部電極層１６０との電気的接続が不十分になって圧電デバイス１００の励振特性が低下することを抑制することができる。
　本発明の実施形態１に係る圧電デバイス１００においては、中間電極層１５０の厚みは、下部電極層１６０および上部電極層１７０の各々の厚みより厚い。これにより、孔部１４１をエッチングにより形成した際にオーバーエッチングによって中間電極層１５０に貫通孔が形成されることを抑制することができる。その結果、中間電極層１５０と第２引出配線１９２との電気的接続が不十分になって圧電デバイス１００の励振特性が低下することを抑制することができる。
　本発明の実施形態１に係る圧電デバイス１００においては、中間電極層１５０は、Ｓｉで構成されていてもよい。この場合、Ｓｉは結晶的に安定しているため、第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々と反応しないため、第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々との相互反応によって第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々の特性が劣化することを抑制できる。
　本発明の実施形態１に係る圧電デバイス１００においては、第２単結晶圧電体層１４０は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されており、第２単結晶圧電体層１４０の分極電荷は、中間電極層１５０側が正、上部電極層１７０側が負となっているため、第２単結晶圧電体層１４０の上面側からエッチングすることにより、高いエッチングレートで第２単結晶圧電体層１４０をエッチングすることができる。その結果、第２単結晶圧電体層１４０のエッチングに要する時間を短縮することができる。
　本発明の実施形態１に係る圧電デバイス１００においては、第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々が、ＫおよびＮａ以外のアルカリ金属のニオブ酸化合物またはタンタル酸化合物で構成されており、鉛を含まないため、環境への負荷を軽減することができる。第１単結晶圧電体層１３０および第２単結晶圧電体層１４０の各々が、ニオブ酸リチウム(ＬｉＮｂＯ3)またはタンタル酸リチウム(ＬｉＴａＯ3)で構成されていることにより、圧電デバイス１００の圧電特性を向上させることができる。
　本発明の実施形態１に係る圧電デバイス１００においては、下部電極層１６０および中間電極層１５０のうちの少なくとも一方は、導電性酸化物で構成されていてもよい。下部電極層１６０が導電性酸化物で構成されている場合、第１単結晶圧電体層１３０をドライエッチングして孔部Ｈを形成する際に、第１単結晶圧電体層１３０と下部電極層１６０とのエッチング選択比を大きくして、オーバーエッチングによって下部電極層１６０に貫通孔が形成されることを抑制することができる。中間電極層１５０が導電性酸化物で構成されている場合、第２単結晶圧電体層１４０をドライエッチングして孔部１４１を形成する際に、第２単結晶圧電体層１４０と中間電極層１５０とのエッチング選択比を大きくして、オーバーエッチングによって中間電極層１５０に貫通孔が形成されることを抑制することができる。
　本発明の実施形態１に係る圧電デバイス１００においては、下部電極層１６０および上部電極層１７０のうちの少なくとも一方は、エピタキシャル成長膜であってもよい。エピタキシャル成長膜は、結晶性が良好であるため、マイグレーションの発生を抑制し、下部電極層１６０および上部電極層１７０の各々の耐電力特性を向上することができる。
　(実施形態２)
　以下、本発明の実施形態２に係る圧電デバイスについて図を参照して説明する。本発明の実施形態２に係る圧電デバイスは、補強用下部電極層が設けられている点のみ、本発明の実施形態１に係る圧電デバイス１００と異なるため、本発明の実施形態１に係る圧電デバイス１００と同様である構成については説明を繰り返さない。
　図１６は、本発明の実施形態２に係る圧電デバイスの縦断面図である。図２に示すように、本発明の実施形態２に係る圧電デバイス２００においては、下部電極層１６０における孔部Ｈの下方に位置する部分の下側に、補強用下部電極層２６０が設けられている。
　補強用下部電極層２６０は、たとえばＡｌまたはＰｔなどの金属で構成されている。補強用下部電極層２６０は、ＬａＮｉＯ3、ＳｒＲｕＯ3またはＲｕＯ2などの導電性酸化物で構成されていてもよい。補強用下部電極層２６０は、導電物をエピタキシャル成長させることにより形成されたエピタキシャル成長膜であってもよい。
　具体的には、リフトオフ法、めっき法、または、エッチング法などにより、下部電極層１６０の下面に補強用下部電極層２６０を設ける。補強用下部電極層２６０が導電性酸化物で構成されている場合は、反応性スパッタリング法により、ターゲットに含まれていた金属が酸化した導電性酸化物を下部電極層１６０の下面上に成膜することにより、補強用下部電極層２６０を設ける。補強用下部電極層２６０がエピタキシャル成長膜である場合は、下部電極層１６０の下面にホモエピタキシャル成長により導電膜を形成し、導電膜をパターニングすることにより補強用下部電極層２６０を設ける。
　本発明の実施形態２に係る圧電デバイス２００においては、下部電極層１６０における孔部Ｈの下方に位置する部分の下側に、補強用下部電極層２６０が設けられていることにより、孔部Ｈをエッチングにより形成した際にオーバーエッチングによって下部電極層１６０および補強用下部電極層２６０に貫通孔が形成されることを抑制することができる。
　また、下部電極層１６０を全体的に厚くすることによってオーバーエッチングによる貫通孔の形成を防止した場合には、下部電極層１６０に生ずる応力によってメンブレン部Ｍｂに反りが発生し、圧電デバイスの励振特性が低下するが、下部電極層１６０における孔部Ｈの下方に位置する部分の下側にのみ補強用下部電極層２６０を設けることによって、メンブレン部Ｍｂの反りによって圧電デバイス２００の励振特性が低下することを抑制できる。
　上述した実施形態の説明において、組み合わせ可能な構成を相互に組み合わせてもよい。
　今回開示された実施形態はすべての点で例示であって制限的なものではないと考えられるべきである。本発明の範囲は上記した説明ではなくて請求の範囲によって示され、請求の範囲と均等の意味および範囲内でのすべての変更が含まれることが意図される。
　１００，２００　圧電デバイス、１１０　基部、１１１，１１２　主面、１１３，１８３　開口部、１２０　積層部、１３０　第１単結晶圧電体層、１４０　第２単結晶圧電体層、１４１，Ｈ　孔部、１５０　中間電極層、１６０　下部電極層、１７０　上部電極層、１８０　中間層、１９１　第１引出配線、１９２　第２引出配線、１９３　引出電極、１９４　絶縁膜、２６０　補強用下部電極層、Ｍｂ　メンブレン部。

Claims (8)

  1. 　一方の主面と、該一方の主面とは反対側に位置する他方の主面とを含み、かつ、前記一方の主面に形成された開口部を有する基部と、
    　前記基部の前記一方の主面側に積層され、前記開口部を上方から覆う積層部とを備え、
    　前記積層部は、少なくとも前記開口部の上方において、第１単結晶圧電体層と、該第１単結晶圧電体層の上方に配置された第２単結晶圧電体層と、前記第１単結晶圧電体層と前記第２単結晶圧電体層との間に配置された中間電極層と、前記第１単結晶圧電体層の下側に配置され、前記第１単結晶圧電体層を挟んで前記中間電極層に対向する下部電極層と、前記第２単結晶圧電体層の上側に配置され、前記第２単結晶圧電体層を挟んで前記中間電極層に対向する上部電極層とを含み、かつ、前記開口部を覆っている部分であるメンブレン部を有し、
    　前記積層部には、前記一方の主面に直交する方向から見て、前記開口部の外側の位置に、前記第１単結晶圧電体層、前記中間電極層および前記第２単結晶圧電体層を貫通して前記下部電極層に達した孔部が形成されており、
    　前記孔部の内側において前記中間電極層とは絶縁されつつ前記下部電極層に接続されるとともに、前記第２単結晶圧電体層の上面上まで引き出された引出電極が設けられており、
    　前記第１単結晶圧電体層は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されており、
    　前記第１単結晶圧電体層の分極電荷は、中間電極層側が正、下部電極層側が負となっている、圧電デバイス。
  2. 　前記中間電極層の厚みは、前記下部電極層および前記上部電極層の各々の厚みより厚い、請求項１に記載の圧電デバイス。
  3. 　前記中間電極層は、Ｓｉで構成されている、請求項１または請求項２に記載の圧電デバイス。
  4. 　前記第２単結晶圧電体層は、分極電荷の正側と負側とでエッチングレートに差が生じる材料で構成されており、
    　前記第２単結晶圧電体層の分極電荷は、中間電極層側が正、上部電極層側が負となっている、請求項１から請求項３のいずれか１項に記載の圧電デバイス。
  5. 　前記第１単結晶圧電体層および前記第２単結晶圧電体層の各々は、ニオブ酸リチウム(ＬｉＮｂＯ3)、または、タンタル酸リチウム(ＬｉＴａＯ3)で構成されている、請求項１から請求項４のいずれか１項に記載の圧電デバイス。
  6. 　前記下部電極層および前記中間電極層のうちの少なくとも一方は、導電性酸化物で構成されている、請求項１から請求項５のいずれか１項に記載の圧電デバイス。
  7. 　前記下部電極層および前記上部電極層のうちの少なくとも一方は、エピタキシャル成長膜である、請求項１から請求項５のいずれか１項に記載の圧電デバイス。
  8. 　前記下部電極層における前記孔部の下方に位置する部分の下側に、補強用下部電極層が設けられている、請求項１から請求項７のいずれか１項に記載の圧電デバイス。
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