JP6963445B2

JP6963445B2 - 電子部品

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Publication number: JP6963445B2
Application number: JP2017168863A
Authority: JP
Inventors: 直輝柿田; 倫之栗原
Original assignee: Taiyo Yuden Co Ltd
Current assignee: Taiyo Yuden Co Ltd
Priority date: 2017-09-01
Filing date: 2017-09-01
Publication date: 2021-11-10
Anticipated expiration: 2037-09-01
Also published as: JP2019047349A

Description

本発明は、電子部品に関し、圧電基板を有する電子部品に関する。

支持基板の上面に圧電基板が接合された接合基板を用いることで、周波数温度特性が改善された弾性波デバイスが知られている（例えば、特許文献１）。また、圧電基板が支持基板の上面の一部に接合しかつ配線が支持基板の上面の圧電基板が接合されていない領域から圧電基板上に延在した構成において、圧電基板の側面を傾斜面とすることで配線の断線を抑制することが知られている（例えば、特許文献２）。

特開２００４−３４３３５９号公報特開２０１３−２１３８７号公報

圧電基板は脆いため、圧電基板上に金属層等を設けると、支持基板と圧電基板と金属層との熱応力等により、圧電基板にクラックが導入されることがある。

本発明は、上記課題に鑑みなされたものであり、圧電基板の劣化を抑制することを目的とする。

本発明は、支持基板と、前記支持基板上に接合された圧電基板と、前記圧電基板上に設けられた機能素子と、前記支持基板上に前記機能素子を囲むように設けられ、側面が前記圧電基板の側面と接する第１金属層と、前記圧電基板および前記第１金属層上に、平面視において前記圧電基板と前記第１金属層とが接する界面と重なるように設けられた第２金属層と、前記圧電基板および前記第１金属層と前記第２金属層との間に、平面視において前記第２金属層の前記機能素子側の側面の少なくとも一部および前記界面の少なくとも一部と重なるように設けられた保護膜と、前記第２金属層と接合し、前記機能素子を空隙に封止するように設けられたカバー部材と、を備える電子部品である。

上記構成において、前記保護膜のヤング率は前記第２金属層のうち前記保護膜と接する層のヤング率より小さい構成とすることができる。

上記構成において、前記支持基板の線熱膨張係数は前記圧電基板の線熱膨張係数より小さい構成とすることができる。

上記構成において、前記第１金属層と支持基板とは接している構成とすることができる。

上記構成において、前記第１金属層の厚さと前記圧電基板の厚さは同じである構成とすることができる。

上記構成において、前記圧電基板はタンタル酸リチウム基板またはニオブ酸リチウム基板である構成とすることができる。

上記構成において、前記第１金属層は、銅を主成分とする構成とすることができる。

上記構成において、前記カバー部材は、前記機能素子に空隙を介し対向するデバイスチップを有する構成とすることができる。

上記構成において、前記カバー部材は、前記デバイスチップを囲み前記第２金属層と接合し、前記第１金属層および前記第２金属層の融点より低い融点を有する金属封止部を有する構成とすることができる。

本発明によれば、圧電基板の劣化を抑制することができる。

図１は、比較例１に係る電子部品の断面図である。図２（ａ）は、比較例および実施例で用いられる機能素子１２の平面図、図２（ｂ）は機能素子２２の断面図である。図３は、比較例１の断面ＳＥＭ画像の模式図である。図４（ａ）および図４（ｂ）は、シミュレーションした構造の平面図および断面図である。図５（ａ）および図５（ｂ）は、Ｘ−Ｘ断面およびＹ―Ｙ断面における応力を示す図である。図６（ａ）は、図５（ａ）の領域Ａの拡大図、図６（ｂ）は、図５（ａ）の圧電基板内の応力の大きさを示す図である。図７（ａ）は、実施例１に係る電子部品の断面図、図７（ｂ）は、基板１０の平面図である。図８（ａ）から図８（ｄ）は、実施例１に係る電子部品の製造方法を示す断面図（その１）である。図９（ａ）から図９（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図（その２）である。図１０（ａ）および図１０（ｂ）は、実施例１の変形例１および２に係る電子部品の断面図である。図１１は、実施例１の変形例３に係る電子部品の基板の平面図である。図１２（ａ）および図１２（ｂ）は、実施例１の変形例４および５に係る電子部品の断面図である。図１３（ａ）は、実施例２に係る電子部品の断面図、図１３（ｂ）は、図１３（ａ）の空隙３７付近の拡大図である。図１４（ａ）から図１４（ｄ）は、実施例２に係る電子部品の製造方法を示す断面図である。

［比較例１］
図１は、比較例１に係る電子部品の断面図である。図１に示すように、基板１０は支持基板１０ａと圧電基板１０ｂとを有する。支持基板１０ａは例えばサファイア基板、アルミナ基板、スピネル基板、水晶基板またはシリコン基板である。圧電基板１０ｂは、例えばタンタルリチウム基板またはニオブ酸リチウム基板である。圧電基板１０ｂは支持基板１０ａの上面に接合されている。支持基板１０ａの線熱膨張係数は圧電基板１０ｂより小さい。

基板１０の上面に機能素子１２および配線１４が設けられている。基板１０の下面に端子１８が設けられている。端子１８は、機能素子１２および２２を外部と接続するためのフットパッドである。基板１０を貫通する貫通電極１６が設けられている。貫通電極１６は、端子１８と配線１４とを電気的に接続する。

基板１０の外縁において圧電基板１０ｂが除去され、支持基板１０ａ上に環状金属層３２が設けられている。配線１４、貫通電極１６、端子１８および環状金属層３２は、例えば銅層、アルミニウム層または金層等の金属層である。環状金属層３２上に環状電極３４が設けられている。環状電極３４は、例えば下層３４ａ、中層３４ｂおよび上層３４ｃを含む。下層３４ａは例えばチタン層であり環状金属層３２および圧電基板１０ｂとの密着層である。中層３４ｂは例えばニッケル層であり封止部３０と環状金属層３２との相互拡散を抑制するバリア層である。上層３４ｃは例えば金層であり封止部３０と濡れ性の良い金層である。

デバイスチップ２１は、基板２０、機能素子２２および配線２４を有している。基板２０の下面に機能素子２２および配線２４が設けられている。基板２０は、例えばシリコン基板、ガラス基板、サファイア基板、アルミナ基板、スピネル基板または水晶基板等の絶縁基板または半導体基板である。配線２４は例えば銅層、アルミニウム層または金層等の金属層である。基板２０はバンプ２８を介し基板１０にフリップチップ実装（フェースダウン実装）されている。バンプ２８は、配線１４および２４と接合する。バンプ２８は、例えば金バンプ、半田バンプまたは銅バンプである。

基板１０上に基板２０を囲むように封止部３０が設けられている。封止部３０は、半田等の金属または樹脂である。封止部３０は、環状電極３４に接合されている。基板２０の上面および封止部３０の上面に平板状のリッド３６が設けられている。リッド３６は例えばコバール板等の金属板または絶縁板である。リッド３６および封止部３０を覆うように保護膜３８が設けられている。保護膜３８はニッケル膜等の金属膜または絶縁膜である。

機能素子１２は空隙２６を介し基板２０に対向している。機能素子２２は空隙２６を介し圧電基板１０ｂに対向している。機能素子１２および２２は、封止部３０、基板１０、基板２０およびリッド３６により封止される。バンプ２８は空隙２６に囲まれている。端子１８は貫通電極１６および配線１４を介し機能素子１２と電気的に接続され、さらに、バンプ２８および配線２４を介し機能素子２２に電気的に接続されている。

図２（ａ）は、比較例および実施例で用いられる機能素子１２の平面図、図２（ｂ）は機能素子２２の断面図である。図２（ａ）に示すように、機能素子１２は弾性表面波共振器である。基板１０の圧電基板１０ｂ上にＩＤＴ（Interdigital Transducer）４０と反射器４２が形成されている。ＩＤＴ４０は、互いに対向する１対の櫛型電極４０ａを有する。櫛型電極４０ａは、複数の電極指４０ｂと複数の電極指４０ｂを接続するバスバー４０ｃとを有する。反射器４２は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０が圧電基板１０ｂに弾性表面波を励振する。ＩＤＴ４０および反射器４２は例えばアルミニウム膜または銅膜により形成される。

電極指４０ｂの配列方向は弾性波が伝搬する方向でありＸ方向とする。電極指４０ｂの延伸方向をＹ方向とする。基板１０の法線方向をＺ方向とする。Ｘ方向、Ｙ方向およびＺ方向は、圧電基板１０ｂの結晶方位のＸ軸、Ｙ軸およびＺ方向とは必ずしも一致しない。回転ＹカットＸ伝搬タンタル酸リチウム基板および回転ＹカットＸ伝搬ニオブ酸リチウム基板では、Ｘ方向が結晶方位のＸ軸方向である。

図２（ｂ）に示すように、機能素子２２は圧電薄膜共振器である。基板２０上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板２０との間に空隙４５が形成されている。下部電極４４および上部電極４８は圧電膜４６内に、厚み縦振動モードの弾性波を励振する。下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である、圧電膜４６は例えば窒化アルミニウム膜である。基板２０は絶縁基板または半導体基板である。

機能素子１２および２２は、弾性波を励振する電極を含む。このため、弾性波を制限しないように、機能素子１２および２２は空隙２６に覆われている。

比較例１において、環状金属層３２が設けられている理由は以下である。圧電基板１０ｂは支持基板１０ａおよび金属層より熱伝導率が低い。そこで、圧電基板１０ｂの少なくとも一部を除去し環状金属層３２を設けることで、封止部３０と支持基板１０ａとの間の熱抵抗が低くなる。これにより、熱が電子部品全体に伝導しやすくなり、放熱効率が高くなる。また、支持基板１０ａ、圧電基板１０ｂおよび封止部３０等の熱応力により圧電基板１０ｂにクラック等が導入される可能性がある。そこで、熱応力が集中しやすくなる圧電基板１０ｂの外縁に環状金属層３２を設けることにより、圧電基板１０ｂに応力が集中することを抑制し、圧電基板１０ｂの劣化を抑制できる。

しかしながら、比較例１においても圧電基板１０ｂにクラックが導入されることがある。図３は、比較例１の断面ＳＥＭ（Scanning Electron Microscope）画像の模式図である。支持基板１０ａはサファイア基板、圧電基板１０ｂはタンタル酸リチウム基板、環状金属層３２は銅、環状電極３４の下層３４ａはチタン、中層３４ｂはニッケル、封止部３０は錫銀である。上層３４ｃは金層であるが封止部３０の錫銀と反応し合金を形成しており、ＳＥＭ画像では確認できない。

図３に示すように、環状電極３４の側面が圧電基板１０ｂに接する領域７０から、圧電基板１０ｂと支持基板１０ａとの間の界面の領域７２にクラック６０が導入されている。

［比較例１のシミュレーション］
比較例１において、応力が集中する箇所についてシミュレーションした。図４（ａ）および図４（ｂ）は、シミュレーションした構造の平面図および断面図である。図４（ａ）に示すように、基板１０上に複数の環状電極３４が形成されている。複数の環状電極３４内に各々基板２０がフリップチップ実装されている。各環状電極３４および基板２０は電子部品となるべき領域６２に設けられている。領域６２はＸ方向およびＹ方向に複数配列されている。Ｘ方向は、図２（ａ）における電極指の配列方向である。領域６２間には、電子部品を個片化するときに切断されるべき切断領域６４が設けられている。

図４（ｂ）は、図４（ａ）におけるＸ−Ｘ断面およびＹ−Ｙ断面に相当する。シミュレーションは、図４（ｂ）の範囲について２次元の有限要素法を用いた。図４（ｂ）に示すように、シミュレーションを行った範囲は、基板２０から切断領域６４を挟んだ隣の環状電極３４までである。シミュレーションした範囲には、貫通電極１６およびバンプ２８が含まれている。なお、シミュレーションでは配線１４はないものとした。

その他のシミュレーション条件は以下である。
支持基板１０ａ：厚さが１００μｍのサファイア基板
圧電基板１０ｂ：厚さが２０μｍの４２°回転ＹカットＸ伝搬タンタル酸リチウム基板
貫通電極１６：直径が４０μｍの銅層
端子１８：膜厚が２μｍの銅層および膜厚が５μｍのニッケル層
基板２０：厚さが１５０μｍのシリコン基板
バンプ２８：高さが１５μｍ、直径が８０μｍの金バンプ
環状金属層３２：厚さが２０μｍ、幅が６７．５μｍの銅層
環状電極３４の下層３４ａ：膜厚が１００ｎｍのチタン層
中層３４ｂ：膜厚が２５００ｎｍのニッケル層
上層３４ｃ：膜厚が２００ｎｍの金層

表１は主な材料のヤング率および線熱膨張係数である。ＬＴはタンタル酸リチウムであり、ＸおよびＹは結晶方位のＸ軸方向およびＹ軸方向を示す。

表１に示すように、ＬＴおよびサファイアはヤング率が大きい、ＴｉおよびＮｉはＣｕおよびＡｕよりヤング率が大きい。サファイアはＬＴより線熱膨張係数が小さく、ＣｕはＬＴより線熱膨張係数が大きい。

図５（ａ）および図５（ｂ）は、Ｘ−Ｘ断面およびＹ―Ｙ断面における応力を示す図である。矢印の方向が応力の方向を示し、矢印の大きさが応力の強さを示している。図５（ａ）に示すようにＸ−Ｘ断面では、支持基板１０ａ内の圧電基板１０ｂ近くにＸ方向の応力が加わっている。圧電基板１０ｂには環状金属層３２の近くでＺ方向の応力が加わっている。図５（ｂ）に示すようにＹ−Ｙ断面では支持基板１０ａ内の応力は図５（ａ）より小さい。圧電基板１０ｂと環状金属層３２との界面にＺ方向の応力が加わっている。

図６（ａ）は、図５（ａ）の領域Ａの拡大図、図６（ｂ）は、図５（ａ）の圧電基板内の応力の大きさを示す図である。図６（ａ）に示すように、領域６６では、支持基板１０ａ内にＸ方向の応力が加わり、圧電基板１０ｂ内にＺ方向の応力が加わっている。このように応力が集中している。図３の領域７２は図６（ａ）の領域６６とほぼ同じ位置である。これにより、図３のクラック６０は、領域６６が起点となっているのではないかと考えられる。

図６（ｂ）において、領域６８は、圧電基板１０ｂ内の応力の大きさが１．０×１０^−８Ｐａ以上の領域である。環状金属層３２付近にＺ方向に応力の大きい領域が存在する。図３のように、環状電極３４の側面が圧電基板１０ｂに接した領域７０では圧電基板１０ｂに応力が加わる。このたため、図６（ａ）の領域６６を起点とし、図６（ｂ）の領域６８を通り図３の領域７０にクラック６０が導入されるのではないかと考えられる。

環状電極３４の端部において圧電基板１０ｂに応力が集中することを抑制するため、環状電極３４の端部を環状金属層３２上に位置するようにすることも考えられる。しかし、この場合、環状金属層３２が露出すると例えば銅等による汚染が生じる。また、封止部３０の環状電極３４への接合を強固とするためには環状電極３４の幅は大きい方が好ましい。以上のような理由から、環状電極３４の端部を環状金属層３２上に設けることは難しい。

以下、比較例１の問題を解決する実施例について説明する。

図７（ａ）は、実施例１に係る電子部品の断面図、図７（ｂ）は、基板１０の平面図である。図７（ａ）に示すように、圧電基板１０ｂおよび環状金属層３２の上面と環状電極３４との間に保護膜３５が設けられている。保護膜３５は例えば酸化シリコン（ＳｉＯ_２）等の絶縁膜である。保護膜３５は、平面視において環状金属層３２の側面と圧電基板１０ｂとが接する界面７４、および環状電極３４の機能素子１２側の側面７６と重なる。その他の構成は比較例１と同じであり説明を省略する。

図７（ｂ）では、環状金属層３２、環状電極３４および保護膜３５を図示している。圧電基板１０ｂと環状金属層３２とが接する界面７４を破線、環状電極３４の内側の側面７６を点線で示している。保護膜３５の外側の端部３５ａ（輪郭または内周）は界面７４より外側に位置し、保護膜３５の内側の端部３５ｂ（輪郭または外周）は環状電極３４の側面７６より内側に位置している。これにより、保護膜３５は、平面視において界面７４および側面７６と重なる。

環状金属層３２の幅Ｗ３２は、例えば５０μｍから６５μｍである。環状電極３４の幅Ｗ３４は例えば６５μｍから７０μｍである。保護膜３５の幅Ｗ３５は例えば７５μｍから１００μｍである。界面７４と端部３５ａとの距離Ｌ３５ａは例えば２５μｍから５０μｍである。側面７６と端部３５ｂとの距離Ｌ３５ｂは、例えば１０μｍから３５μｍである。圧電基板１０ｂの厚さは例えば１μｍから２０μｍである。

［実施例１の製造方法］
図８（ａ）から図９（ｃ）は、実施例１に係る電子部品の製造方法を示す断面図である。図８（ａ）に示すように、支持基板１０ａの上面に圧電基板１０ｂの下面を接合する。支持基板１０ａと圧電基板１０ｂとは数ｎｍのアモルファス層等を介し直接接合されていてもよいし、接着剤等により接合されていてもよい。

図８（ｂ）に示すように、圧電基板１０ｂを例えばエッチングにより除去し開口３１を形成する。圧電基板１０ｂおよび支持基板１０ａに貫通孔１５を例えばレーザ光照射により形成する。この時点では貫通孔１５は支持基板１０ａを貫通していない。開口３１内に環状金属層３２、貫通孔１５内に貫通電極１６を形成する。環状金属層３２および貫通電極１６は例えば銅層であり、めっき法を用い形成する。圧電基板１０ｂ、貫通電極１６および環状金属層３２の上面を例えばＣＭＰ（Chemical Mechanical Polishing）法を用い平坦化する。環状金属層３２および貫通電極１６は電気抵抗が低くかつ熱伝導率が低いことが好ましい。この観点から環状金属層３２および貫通電極１６は銅を主成分とすることが好ましい。

図８（ｃ）に示すように、圧電基板１０ｂ上に機能素子１２および配線１４を形成する。基板１０上に開口５１を有するマスク層５０を形成する。マスク層５０は例えばフォトレジストである。開口５１内およびマスク層５０上に保護膜３５を形成する。保護膜３５は酸化シリコン膜であり例えば真空蒸着法を用い形成する。

図８（ｄ）に示すように、マスク層５０を除去する。これにより、マスク層５０上の保護膜３５がリフトオフされる。

図９（ａ）に示すように、保護膜３５および環状金属層３２上に環状電極３４を形成する。環状電極３４は、例えば真空蒸着法およびリフトオフ法により形成する。環状電極３４の下層３４ａ、中層３４ｂおよび上層３４ｃは例えばチタン層、ニッケル層および金層である。

図９（ｂ）に示すように、基板１０上にバンプ２８を介しデバイスチップ２１をフリップチップ実装する。これにより、機能素子１２と２２とは空隙２６を挟み対向する。

図９（ｃ）に示すように、デバイスチップ２１を囲むように、例えば錫銀半田からなる封止部３０を形成する。封止部３０は環状電極３４の上層３４ｃと接合する。封止部３０およびデバイスチップ２１上にリッド３６を設ける。デバイスチップ２１の上面は封止部３０で覆われていてもよい。リッド３６は設けられてなくてもよい。

その後、支持基板１０ａの下面をＣＭＰ法等を用い研磨する。これにより、貫通電極１６が支持基板１０ａの下面に露出する。貫通電極１６に接触する端子１８を形成する。基板１０を切断領域６４で切断する。これにより、電子部品が個片化される。封止部３０およびリッド３６を囲む保護膜３８を形成する。これにより、図７（ａ）および図７（ｂ）の電子部品が製造される。

［実施例１の変形例］
図１０（ａ）および図１０（ｂ）は、実施例１の変形例１および２に係る電子部品の断面図である。図１０（ａ）に示すように、保護膜３５は環状金属層３２の外周７７まで設けられている。これにより、環状金属層３２と環状電極３４とは接していない。このように、保護膜３５は環状金属層３２の上面を完全に覆ってもよい。その他の構成は実施例１と同じであり説明を省略する。環状金属層３２と環状電極３４とを電気的に接続するため、実施例１のように環状金属層３２と環状電極３４とは一部接していることが好ましい。

図１０（ｂ）に示すように、平面視において保護膜３５の内側の端部７８はデバイスチップ２１に重なっている。このように、保護膜３５はデバイスチップ２１の直下まで延伸していてもよい。その他の構成は実施例１と同じであり説明を省略する。保護膜３５が配線１４と接触することを抑制するため、実施例１のように、保護膜３５の内側の端部７８は平面視においてデバイスチップ２１と重ならないことが好ましい。

図１１は、実施例１の変形例３に係る電子部品の基板の平面図である。図１１に示すように、保護膜３５は、平面形状が四角形である界面７４および側面７６のうち、Ｙ方向に延伸する辺に設けられ、Ｘ方向に延伸する辺に設けられていない。表１のように、圧電基板１０ｂの線熱膨張係数に結晶方位依存性がある場合、図５（ａ）のように、圧電基板１０ｂと支持基板１０ａとの線熱膨張係数が大きい方向に応力が加わりやすい。このため、保護膜３５は、平面視において界面７４の一部および側面７６の一部に重なるように設け、界面７４の残部および側面７６の残部には重ならなくてもよい。

図１２（ａ）および図１２（ｂ）は、実施例１の変形例４および５に係る電子部品の断面図である。図１２（ａ）に示すように、環状電極３４上にカバー部材８０が接合されている。カバー部材８０は、例えばシリコンキャップである。図１２（ｂ）に示すように、環状電極８４上にカバー部材としてリッド８２が設けられている。環状電極８４は例えば銅または半田等を含む。リッド８２は金属板または絶縁体板である。実施例１の変形例４および５のように電子部品はデバイスチップを含まなくてもよい。

［実施例１およびその変形例の効果］
実施例１およびその変形例によれば、環状金属層３２（第１金属層）は、支持基板１０ａ上に機能素子１２を囲むように設けられ、側面が圧電基板１０ｂの側面と接する。環状電極３４（第２金属層）は、圧電基板１０ｂおよび環状金属層３２上に、平面視において圧電基板１０ｂと環状金属層３２とが接する界面７４と重なるように設けられている。実施例１およびその変形例１から３では、封止部３０、デバイスチップ２１およびリッド３６はカバー部材として機能し、封止部３０が環状電極３４と接合し機能素子１２を空隙２６に封止する。実施例１の変形例４および５では、デバイスチップを含まないカバー部材は、環状電極３４または８４と接合し機能素子１２を空隙２６に封止する。

このような電子部品においては、図３のように、環状電極３４の側面と圧電基板１０ｂとの間からクラック６０が形成されることがある。そこで、保護膜３５を圧電基板１０ｂおよび環状金属層３２と、環状電極３４と、の間に、平面視において環状電極３４の機能素子１２側の側面７６の少なくとも一部と界面７４の少なくとも一部と重なるように設ける。これにより、環状電極３４の側面における圧電基板１０ｂ内の応力の集中が抑制される。よって、圧電基板１０ｂへのクラック導入等の圧電基板１０ｂの劣化を抑制できる。

圧電基板１０ｂと環状金属層３２との界面７４が傾いている場合、保護膜３５は、平面視において界面７４の少なくとも一部に重なることが好ましく、圧電基板１０ｂと環状金属層３２との上面における界面７４と重なることが好ましい。環状電極３４が傾いている場合、保護膜３５は、平面視において側面７６の少なくとも一部に重なることが好ましく、環状電極３４の下面における側面７６と重なることが好ましい。

保護膜３５のヤング率は環状電極３４のうち保護膜３５と接する下層３４ａのヤング率より小さいことが好ましい。これにより、圧電基板１０ｂ内の環状電極３４の端部の応力を緩和できる。保護膜としては酸化シリコン膜等の絶縁膜または金属膜を用いことができる。

図１３（ａ）は、実施例２に係る電子部品の断面図、図１３（ｂ）は、図１３（ａ）の空隙３７付近の拡大図である。図１３（ａ）に示すように、圧電基板１０ｂの側面と環状金属層３２の側面との間に空隙３７が設けられている。空隙３７の幅Ｗ３７は例えば１００ｎｍであり、好ましくは１０μｍから２００μｍである。その他の構成は比較例１および実施例１と同じであり説明を省略する。

図１４（ａ）から図１４（ｄ）は、実施例２に係る電子部品の製造方法を示す断面図である。図１４（ａ）に示すように、支持基板１０ａに接合された圧電基板１０ｂに開口３１を形成する。図１４（ｂ）に示すように、開口３１内の圧電基板１０ｂの側面に接するように犠牲層３７ａを形成する。犠牲層３７ａは、例えば酸化シリコン膜であり真空蒸着法およびリフトオフ法を用い形成する。図１４（ｃ）に示すように、圧電基板１０ｂおよび支持基板１０ａに貫通孔１５を形成する。貫通孔１５内に貫通電極１６を、開口３１内に環状金属層３２を形成する。圧電基板１０ｂ、貫通電極１６、環状金属層３２および犠牲層３７ａの上面をＣＭＰ法等を用い平坦化する。図１４（ｄ）に示すように、犠牲層３７ａを除去し空隙３７を形成する。その後、実施例１の図８（ｄ）から図９（ｃ）の工程を行う。

［実施例２の効果］
実施例２によれば、環状金属層３２の側面の少なくとも一部は圧電基板１０ｂの側面の少なくとも一部と空隙３７（第１空隙）を挟み対向する。これにより、領域６６（図６（ａ）参照）に応力が集中することを抑制できる。よって、領域６６を起点とするクラック６０の導入を抑制できる。

実施例１の変形例３のように、空隙３７は界面７４のうち、Ｙ方向に延伸する辺に設けられ、Ｘ方向に延伸する辺に設けられていなくてもよい。実施例１の変形例４および５のように、カバー部材はデバイスチップを含まなくてもよい。実施例１のように保護膜３５を設けかつ空隙３７を設けてもよい。

支持基板１０ａの線熱膨張係数を圧電基板１０ｂの線熱膨張係数より小さくすることで、機能素子１２の周波数温度特性を抑制できる。しかし、比較例１のように圧電基板１０ｂにクラック６０が導入されやすくなる。そこで、実施例１および２のように保護膜３５および／または空隙３７を設けることでクラック６０等を抑制できる。

環状金属層３２は支持基板１０ａと接していなくてもよい。環状金属層３２が支持基板１０ａに接している場合、図６（ａ）のように、領域６６に応力が集中しやすくなる。よって、比較例１のように圧電基板１０ｂにクラック６０が導入されやすくなる。そこで、実施例１および２のように保護膜３５および／または空隙３７を設けることでクラック６０等を抑制できる。

環状金属層３２が支持基板１０ａに接し、かつ環状金属層３２と圧電基板１０ｂの厚さが略同じの場合、領域６６に応力が集中しやすくなる。そこで、保護膜３５および／または空隙３７を設ける。これにより圧電基板１０ｂのクラック６０等を抑制できる。

圧電基板１０ｂがタンタル酸リチウム基板またはニオブ酸リチウム基板の場合、圧電基板１０ｂが脆く、クラックが導入されやすい。そこで、保護膜３５および／または空隙３７を設ける。これにより圧電基板１０ｂのクラック６０等を抑制できる。

環状金属層３２が銅を主成分とする場合、環状金属層３２を設けることで環状金属層３２の電気抵抗および熱抵抗を小さくできる。よって、電子部品の放熱効率が高くなる。しかし、圧電基板１０ｂにクラックが導入されやすくなる。そこで、保護膜３５および／または空隙３７を設ける。これにより圧電基板１０ｂのクラック６０等を抑制できる。

実施例１および２のように、カバー部材は、機能素子１２に空隙２６を介し対向するデバイスチップ２１を有する。カバー部材はデバイスチップ２１を囲み環状電極３４と接合する半田からなる封止部３０（環状金属層３２および環状電極３４の融点より低い融点を有する金属封止部）を有する。このような場合、環状電極３４は、バリア層を含む。バリア層はヤング率が高い金属からなるため環状電極３４の端部において圧電基板１０ｂ内に応力が集中しやすくなる。さらに、環状電極３４の上層３４ｃの金と半田とにより形成される合金のヤング率は高い。よって、保護膜３５および／または空隙３７を設けることが好ましい。

機能素子１２および２２として弾性波素子を例に説明したが、機能素子２２はインダクタまたはキャパシタ等の受動素子、トランジスタを含む能動素子、またはＭＥＭＳ（Micro Electro Mechanical Systems）素子でもよい。

機能素子１２および２２は各々弾性波フィルタを形成してもよい。機能素子１２および２２は、デュプレクサ、トリプレクサまたはクワッドプレクサ等のマルチプレクサを形成してもよい。

以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。

１０、２０基板
１０ａ支持基板
１０ｂ圧電基板
１２、２２機能素子
２１デバイスチップ
３０封止部
３２環状金属層
３４環状電極
３６リッド
７４界面
７６側面

Claims

支持基板と、
前記支持基板上に接合された圧電基板と、
前記圧電基板上に設けられた機能素子と、
前記支持基板上に前記機能素子を囲むように設けられ、側面が前記圧電基板の側面と接する第１金属層と、
前記圧電基板および前記第１金属層上に、平面視において前記圧電基板と前記第１金属層とが接する界面と重なるように設けられた第２金属層と、
前記圧電基板および前記第１金属層と前記第２金属層との間に、平面視において前記第２金属層の前記機能素子側の側面の少なくとも一部および前記界面の少なくとも一部と重なるように設けられた保護膜と、
前記第２金属層と接合し、前記機能素子を空隙に封止するように設けられたカバー部材と、
を備える電子部品。
前記保護膜のヤング率は前記第２金属層のうち前記保護膜と接する層のヤング率より小さい請求項１記載の電子部品。
前記支持基板の線熱膨張係数は前記圧電基板の線熱膨張係数より小さい請求項１または２記載の電子部品。
前記第１金属層と支持基板とは接している請求項１から３のいずれか一項記載の電子部品。
前記第１金属層の厚さと前記圧電基板の厚さは同じである請求項４記載の電子部品。
前記圧電基板はタンタル酸リチウム基板またはニオブ酸リチウム基板である請求項１から５のいずれか一項記載の電子部品。
前記第１金属層は、銅を主成分とする請求項６記載の電子部品。
前記カバー部材は、前記機能素子に空隙を介し対向するデバイスチップを有する請求項１から７のいずれか一項記載の電子部品。
前記カバー部材は、前記デバイスチップを囲み前記第２金属層と接合し、前記第１金属層および前記第２金属層の融点より低い融点を有する金属封止部を有する請求項８記載の電子部品。