JP2018085705A - 電子部品およびその製造方法 - Google Patents

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Abstract

【課題】バンプと基板との接続の劣化を抑制すること。【解決手段】第１基板１０と、前記第１基板の上面に空隙２５を挟み下面が対向するように前記第１基板上に実装された第２基板２０と、前記第１基板の上面と前記第２基板の下面とを接合し、前記第１基板と前記第２基板とを電気的に接続するバンプ３８と、前記第１基板の下面に設けられた端子１４と、前記第１基板と前記バンプの少なくとも一部とを貫通し、前記バンプと前記端子とを電気的に接続するビア配線１６と、を具備する電子部品。【選択図】図４

Description

本発明は、電子部品およびその製造方法に関し、バンプを用い基板が接合された電子部品およびその製造方法に関する。
弾性波デバイス等の電子部品のパッケージングとして、バンプを用い、基板同士を空隙を挟み対向するよう接合する方法が用いられている。基板を貫通しバンプに接触する貫通電極（ビア配線）を設けることが知られている（例えば特許文献１および２）。
特開２００７−３０５９５５号公報 特開２００２−３０５２８２号公報
電子部品の小型化のためバンプを小型化すると、バンプと基板との接合面積が小さくなる。これにより、バンプと基板との接続が劣化する。
本発明は、上記課題に鑑みなされたものであり、バンプと基板との接続の劣化を抑制することを目的とする。
本発明は、第１基板と、前記第１基板の上面に空隙を挟み下面が対向するように前記第１基板上に実装された第２基板と、前記第１基板の上面と前記第２基板の下面とを接合し、前記第１基板と前記第２基板とを電気的に接続するバンプと、前記第１基板の下面に設けられた端子と、前記第１基板と前記バンプの少なくとも一部とを貫通し、前記バンプと前記端子とを電気的に接続するビア配線と、を具備する電子部品である。
上記構成において、平面視において前記バンプは前記空隙に囲まれた構成とすることができる。
上記構成において、前記第１基板の上面に前記空隙を挟み対向するように前記第２基板の下面に設けられた機能部を具備する構成とすることができる。
上記構成において、前記第１基板の上面に接合し、前記第２基板を囲み前記空隙を封止する封止部を具備する構成とすることができる。
上記構成において、前記機能部は弾性波素子である構成とすることができる。
上記構成において、前記ビア配線は前記バンプを貫通し前記第２基板に接する構成とすることができる。
上記構成において、前記第１基板の線熱膨張係数は前記第２基板の線熱膨張係数より大きい構成とすることができる。
上記構成において、前記第１基板は、支持基板と、前記支持基板上に接合された圧電基板と、を有する構成とすることができる。
本発明は、第１基板の上面と第２基板の下面とを接合し第１基板と第２基板とを電気的に接続するバンプを用い、前記第１基板の上面に空隙を挟み下面が対向するように前記第１基板上に前記第２基板を実装する工程と、前記第１基板上に前記第２基板を実装する工程の後、前記第１基板と前記バンプの少なくとも一部を貫通する貫通孔を形成する工程と、前記貫通孔内にビア配線を形成する工程と、前記第１基板の下面に前記ビア配線と電気的に接続された端子を形成する工程と、を含む電子部品の製造方法である。
本発明によれば、バンプと基板との接続の劣化を抑制することができる。
図１は、比較例１に係る電子部品の断面図である。 図２（ａ）および図２（ｂ）は、比較例１におけるバンプの近傍の断面図である。 図３（ａ）は、比較例１に係る電子部品の断面図、図３（ｂ）は、バンプ付近の拡大図である。 図４（ａ）および図４（ｂ）は、実施例１に係る電子部品の断面図および平面図である。 図５（ａ）および図５（ｂ）は、機能部の例を示す断面図である。 図６（ａ）は実施例１に係る電子部品の断面図、図６（ｂ）は、バンプ付近の断面図である。 図７は、実施例１の変形例１に係る電子部品の断面図である。 図８は、実施例２に係る電子部品の断面図である。 図９（ａ）から図９（ｄ）は、実施例２に係る電子部品の製造方法を示す断面図（その１）である。 図１０（ａ）から図１０（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その２）である。 図１１（ａ）から図１１（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その３）である。 図１２（ａ）から図１２（ｃ）は、実施例２に係る電子部品の製造方法を示す断面図（その４）である。 図１３は、実施例２に係る電子部品の製造方法を示す断面図（その５）である。 図１４は、実施例３に係る電子部品の断面図である。
［比較例１］
図１は、比較例１に係る電子部品の断面図である。図１に示すように、基板１０の上面に、基板２０が実装されている。基板１０は、絶縁基板であり、例えばＨＴＣＣ（High Temperature Co-fired Ceramic）またはＬＴＣＣ（Low Temperature Co-fired Ceramic）等のセラミックス基板または樹脂基板である。基板１０の下面および上面に端子１４および１８が設けられている。端子１４は、外部と電気的に接続するための外部端子であり、例えばフットパッドである。端子１８はバンプ３８が接合するパッドである。基板１０を貫通するビア配線１６が設けられている。ビア配線１６は、端子１４と１８とを電気的に接続する。端子１４、１８およびビア配線１６は、銅層、金層またはアルミニウム層等の金属層である。
基板２０の下面に、機能部２２および端子２８が設けられている。端子２８はバンプ３８が接合するパッドである。機能部２２は、弾性波素子等である。端子２８と機能部２２とは電気的に接続されている。基板２０はバンプ３８を介し基板１０上に実装されている。基板１０上に基板２０を覆うように封止部３０が設けられている。基板１０と２０の間に封止部３０は形成されておらず、機能部２２は、空隙２５を介し基板１０に対向している。機能部２２が空隙２５に露出されているため、機能部２２の振動等が抑制されない。バンプ３８は、例えば銅バンプ、金バンプまたは半田バンプである。封止部３０は樹脂等の絶縁体または半田等の金属である。端子１４は、ビア配線１６、端子１８、バンプ３８、端子２８を介し機能部２２に電気的に接続されている。
図２（ａ）および図２（ｂ）は、比較例１におけるバンプの近傍の断面図である。図２（ａ）に示すように、バンプ３８の径φが大きいときには、バンプ３８と端子１８および２８との接触面積は大きい。このため、バンプ３８と端子１８および２８との接合強度は大きい。
図２（ｂ）に示すように、バンプ３８の径φが小さくなると、バンプ３８と端子１８および２８との接触面積が小さくなる。このため、バンプ３８と端子１８および２８との接合強度が小さくなる。
図３（ａ）は、比較例１に係る電子部品の断面図、図３（ｂ）は、バンプ付近の拡大図である。基板１０と２０との線熱膨張係数が異なると、電子部品の熱処理により、基板１０および／または２０が歪むことがある。電子部品の熱処理としては、例えば電子部品をプリント基板に実装するときのリフロー工程である。図３（ａ）のように、基板１０の線熱膨張係数が基板２０より大きい場合、例えば基板１０は上に凸状に反る。図３（ｂ）のように、バンプ３８近傍に応力が集中し、バンプ３８が端子１８から剥離５６する。このように、バンプ３８と基板１０および／または２０との接続が劣化する。これにより、端子１４と機能部２２との電気的導通が遮断される可能性がある。
図４（ａ）および図４（ｂ）は、実施例１に係る電子部品の断面図および平面図である。図４（ｂ）は、図４（ａ）のＡ−Ａ断面に相当する。図４（ａ）に示すように、ビア配線１６が端子１８を貫通し、バンプ３８の途中まで達している。図４（ｂ）に示すように、バンプ３８内にビア配線１６が設けられている。バンプ３８は空隙２５に囲まれている。封止部３０は、バンプ３８および空隙２５を囲っている。
図５（ａ）および図５（ｂ）は、機能部の例を示す断面図である。図５（ａ）に示すように、機能部２２は弾性表面波共振器である。基板２０は圧電基板であり、基板２０上（図４（ａ）では下、以下同様）にＩＤＴ（Interdigital Transducer）４０と反射器４２が形成されている。ＩＤＴ４０は、互いに対向する１対の櫛型電極４０ａを有する。櫛型電極４０ａは、複数の電極指４０ｂと複数の電極指４０ｂを接続するバスバー４０ｃとを有する。反射器４２は、ＩＤＴ４０の両側に設けられている。ＩＤＴ４０が基板２０に弾性表面波を励振する。圧電基板は、例えばタンタル酸リチウム基板またはニオブ酸リチウム基板である。ＩＤＴ４０および反射器４２は例えばアルミニウム膜または銅膜により形成される。圧電基板は、サファイア基板、アルミナ基板、スピネル基板またはシリコン基板等の支持基板の下面に接合されていてもよい。ＩＤＴ４０および反射器４２を覆う保護膜または温度補償膜が設けられていてもよい。この場合、保護膜または温度補償膜を含め機能部２２として機能する。
図５（ｂ）に示すように、機能部２２は圧電薄膜共振器である。基板２０上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板２０との間に空隙４５が形成されている。下部電極４４および上部電極４８は圧電膜４６内に、厚み縦振動モードの弾性波を励振する下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である。圧電膜４６は例えば窒化アルミニウム膜である。基板２０は絶縁基板または半導体基板である。図５（ａ）および図５（ｂ）のように、機能部２２は弾性波を励振する電極を含む。このため、弾性波を規制しないように、機能部２２は空隙２５に覆われている。その他の構成は比較例１と同じであり説明を省略する。
図６（ａ）は実施例１に係る電子部品の断面図、図６（ｂ）は、バンプ付近の断面図である。図６（ａ）に示すように、基板１０と２０との線熱膨張係数が異なると、比較例１と同様に、熱応力により基板１０および／または２０が反る。図６（ｂ）に示すように、バンプ３８が端子１８から剥離５６しても、ビア配線１６はバンプ３８内に設けられているため、ビア配線１６とバンプ３８との電気的接続は維持される。また、ビア配線１６がバンプ３８と基板１０内に設けられているため、基板１０の反りを抑制する。これにより、バンプ３８が端子１８から剥離することを抑制する。これらにより、端子１４と機能部２２との間の電気的接続が維持される。
図７は、実施例１の変形例１に係る電子部品の断面図である。図７に示すように、ビア配線１６はバンプ３８を貫通し基板２０の途中まで達している。その他の構成は実施例１と同じであり説明を省略する。
ビア配線１６がバンプ３８を貫通し基板２０内に達しているため、バンプ３８が端子２８から剥離しても、バンプ３８と端子２８との電気的接続が維持される。また、基板１０および／または２０の反りをより抑制する。これにより、バンプ３８が端子１８および／または２８から剥離することを抑制する。
実施例１およびその変形例によれば、基板２０（第２基板）は、基板１０（第１基板）の上面に空隙２５を挟み下面が対向するように基板１０上に実装されている。バンプ３８は、基板１０の上面と基板２０の下面とを接合し、基板１０と基板２０とを電気的に接続する。ビア配線１６は、基板１０とバンプ３８の少なくとも一部を貫通しバンプ３８と端子１４とを電気的に接続する。これにより、図６（ａ）および図６（ｂ）のように、基板１０および／または２０が歪んだ場合でも、バンプ３８と基板１０および／または２０との電気的接続の劣化を抑制できる。
機能部２２は基板１０の上面に空隙２５を挟み対向するように基板２０の下面に設けられている。機能部２２が空隙２５に露出するため、アンダフィル剤のようにバンプ３８を補強する部材を設けることができない。このような場合は、バンプ３８と基板１０および／または２０との電気的接続が劣化しやすい。よって、ビア配線１６をバンプ３８の少なくとも一部まで設けることが好ましい。
さらに、封止部３０は、基板１０の上面に接合し、基板２０を囲み空隙２５を封止する。封止部３０は空隙２５を封止するため、バンプ３８を補強することができない。このような場合は、バンプ３８と基板１０および／または２０との電気的接続が劣化しやすい。よって、ビア配線１６をバンプ３８の少なくとも一部まで設けることが好ましい。
さらに、図４（ｂ）のように、平面視においてバンプ３８は空隙２５に囲まれている。このような場合は、バンプ３８と基板１０および／または２０との電気的接続が劣化しやすい。よって、ビア配線１６をバンプ３８の少なくとも一部まで設けることが好ましい。
図７のように、ビア配線１６はバンプ３８を貫通し基板２０に接する。これにより、バンプ３８と基板１０および／または２０との電気的接続の劣化をより抑制できる。
図８は、実施例２に係る電子部品の断面図である。図８に示すように、基板１０は、支持基板１０ａと支持基板１０ａ上に接合された圧電基板１０ｂとを有する。基板１０上には機能部１２が設けられている。端子１８は、機能部１２と電気的に接続されている。機能部１２は、図５（ａ）に示した弾性表面波素子である。平面視において端子１８を囲むように圧電基板１０ｂが除去され環状金属層３７が設けられている。環状金属層３７上に環状電極３６が設けられている。基板２０の下面に設けられた機能部２２は、図５（ｂ）に示した圧電薄膜共振器である。平面視において基板２０を囲むように封止部３０が設けられている。封止部３０は半田等の金属部材であり、環状電極３６に接合している。基板２０および封止部３０上にリッド３２が設けられている。リッド３２は、コバール等の金属板または絶縁体板である。環状金属層３７、環状電極３６、封止部３０およびリッド３２を覆うように保護膜３４が設けられている。保護膜３４は金属膜または絶縁膜である。その他の構成は実施例１と同じであり説明を省略する。
［実施例２の製造方法］
図９（ａ）から図１３は、実施例２に係る電子部品の製造方法を示す断面図である。図９（ａ）に示すように、支持基板１０ａの上面に圧電基板１０ｂの下面を接合する。支持基板１０ａは例えばサファイア基板であり、圧電基板１０ｂは例えば膜厚が１０μｍから２０μｍのタンタル酸リチウム基板である。この接合はウエハ状態で行なう。接合の方法としては、支持基板１０ａの上面と圧電基板１０ｂの下面とを活性化させて常温接合する方法、または接着剤で接合する方法等がある。
図９（ｂ）に示すように、圧電基板１０ｂ上に開口５０を有するフォトレジスト等のマスク層５２を形成する。図９（ｃ）に示すように、マスク層５２をマスクに圧電基板１０ｂを除去し開口５０を形成する。圧電基板１０ｂの除去は、例えばブラスト法、イオンミリング法またはウェットエッチング法を用いる。その後、マスク層５２を剥離する。図９（ｄ）に示すように、開口５０内および圧電基板１０ｂ上に環状金属層３７となる金属層３７ａを形成する。金属層３７ａは例えば銅層である。金属層３７ａの形成は、例えば基板１０上にスパッタ法によりシード層（例えば膜厚が１００μｍのチタン層および膜厚が２００μｍの銅層）を形成し、シード層上にメッキ層を形成することにより行う。
図１０（ａ）に示すように、圧電基板１０ｂ上の金属層３７ａを除去する。金属層３７ａの除去は例えばＣＭＰ（Chemical Mechanical Polishing）法を用いる。これにより、開口５０内に環状金属層３７が埋め込まれる。図１０（ｂ）に示すように、圧電基板１０ｂの上面に機能部１２および端子１８を形成する。機能部１２は例えば基板１０側からチタン膜およびアルミニウム膜である。端子１８は膜厚が例えば２．５μｍであり、例えば基板１０側からチタン膜および金膜である。図１０（ｃ）に示すように、環状金属層３７上に環状電極３６を形成する。環状電極３６は、例えば基板１０側からチタン膜およびニッケル膜であり、蒸着法およびリフトオフ法を用い形成する。
図１１（ａ）に示すように、基板１０上に基板２０をフリップチップ実装する。基板２０は個片化後のチップであり、基板２０の下面に、バンプ３８として金スタッドバンプが形成されている。図１１（ｂ）に示すように、基板１０上に基板２０を覆うように半田板を配置する。半田板上にリッド３２を配置する。リッド３２で半田板を基板１０に押圧し半田板の融点以上に加熱する。例えばＳｎＡｇ半田の融点は約２２０℃であり、２３０℃以上の温度とする。これにより、半田板が溶融し封止部３０が形成される。封止部３０は環状電極３６と合金を形成する。これにより、封止部３０は環状金属層３７と接合する。リッド３２は半田の濡れ性がよいため封止部３０はリッド３２に接合する。リッド３２は基板２０の上面に接触するが接合しない。基板１０の上面と基板２０の下面との距離は例えば１０μｍから２０μｍである。その後、基板１０の下面を研磨し基板１０を例えば１００μｍから１５０μｍの膜厚まで薄膜化する。
図１１（ｃ）に示すように、基板１０の下面からレーザ光を照射し、基板１０、端子１８およびバンプ３８の一部を貫通する貫通孔５４を形成する。レーザ光は、例えばＹＡＧレーザの３倍波である。レーザ光は炭酸ガスレーザ光でもよい。貫通孔５４は端子２８まで達していなくてもよいし、基板２０まで達していてもよい。以降の図では、右側に貫通孔５４が基板２０に達している例を、左側に貫通孔５４がバンプ３８途中までしか達していない例を示す。貫通孔５４の上面および下面の径はそれぞれ例えば１０μｍおよび４５μｍである。
図１２（ａ）に示すように、貫通孔５４内および基板１０下に金属層１６ｃを形成する。金属層１６ｃは例えば銅層である。金属層１６ｃの形成は、例えばスパッタ法によりシード層１６ａ（例えば膜厚が１００μｍのチタン層および膜厚が２００μｍの銅層）を形成し、シード層１６ａ下にメッキ層１６ｂを形成することにより行う。図１２（ｂ）に示すように、支持基板１０ａ下の金属層１６ｃを除去する。金属層１６ｃの除去は例えばＣＭＰ法を用いる。これにより、貫通孔５４内にビア配線１６が埋め込まれる。図１２（ｃ）に示すように、支持基板１０ａの下面にビア配線１６に接触する端子１４を形成する。
図１３に示すように、リッド３２、封止部３０、基板１０を例えばダイシング法を用い切断する。これにより、電子部品が個片化される。その後、切断した電子部品に保護膜３４を形成する。保護膜３４は例えばバレルめっき法を用い形成する。以上により実施例２に係る電子部品が完成する。
実施例２によれば、図１１（ａ）のように、基板１０上に基板２０を実装した後、図１１（ｃ）のように、基板１０とバンプ３８の少なくとも一部とを貫通する貫通孔５４を形成する。図１２（ｂ）のように、貫通孔内にビア配線１６を形成する。これにより、基板１０を貫通し、バンプ３８の少なくとも一部に設けられたビア配線１６を形成することができる。
実施例２のように、基板１０は、支持基板１０ａと、支持基板１０ａ上に接合された圧電基板１０ｂとを有していてもよい。基板１０の上面の機能部１２が弾性表面波素子、基板２０の下面の機能部２２が圧電薄膜共振器の例を説明したが、基板１０の機能部１２が圧電薄膜共振器、基板２０の機能部２２が弾性表面波素子でもよい。機能部１２および２２はいずれも弾性表面波素子でもよいし、機能部１２および２２はいずれも圧電薄膜共振器でもよい。
機能部１２によりフィルタが形成され、機能部２２によりフィルタが形成されていてもよい。機能部１２と２２とでデュプレクサ等のマルチプレクサが形成されていてもよい。
図１４は、実施例３に係る電子部品の断面図である。図１４に示すように、基板１０と基板２０との間にバンプ３８および環状封止部３５が設けられている。環状封止部３５は、基板１０および２０の周縁に設けられている。環状封止部３５は、銅層、金層または半田層等の金属層である。基板１０の上面に機能部１２、基板２０の下面に機能部２２が設けられている。その他の構成は実施例１と同じであり説明を省略する。実施例３のように、封止部は基板１０と２０との間に設けられていてもよい。
実施例１から３において、機能部１２および／または２２は、アンプおよび／またはスイッチのような能動素子でもよい。また、機能部１２および／または２２は、インダクタおよび／またはキャパシタ等の受動素子でもよい。
以上、本発明の実施例について詳述したが、本発明はかかる特定の実施例に限定されるものではなく、特許請求の範囲に記載された本発明の要旨の範囲内において、種々の変形・変更が可能である。
１０、２０ 基板
１０ａ 支持基板
１０ｂ 圧電基板
１２、２２ 機能部
１４、１８、２８ 端子
１６ ビア配線
２５ 空隙
３０ 封止部
３２ リッド
３４ 保護膜
３７ 環状金属層
３８ バンプ
５４ 貫通孔
図５（ｂ）に示すように、機能部２２は圧電薄膜共振器である。基板２０上に圧電膜４６が設けられている。圧電膜４６を挟むように下部電極４４および上部電極４８が設けられている。下部電極４４と基板２０との間に空隙４５が形成されている。下部電極４４および上部電極４８は圧電膜４６内に、厚み縦振動モードの弾性波を励振する。下部電極４４および上部電極４８は例えばルテニウム膜等の金属膜である。圧電膜４６は例えば窒化アルミニウム膜である。基板２０は絶縁基板または半導体基板である。図５（ａ）および図５（ｂ）のように、機能部２２は弾性波を励振する電極を含む。このため、弾性波を規制しないように、機能部２２は空隙２５に覆われている。その他の構成は比較例１と同じであり説明を省略する。

Claims (9)

  1. 第１基板と、
    前記第１基板の上面に空隙を挟み下面が対向するように前記第１基板上に実装された第２基板と、
    前記第１基板の上面と前記第２基板の下面とを接合し、前記第１基板と前記第２基板とを電気的に接続するバンプと、
    前記第１基板の下面に設けられた端子と、
    前記第１基板と前記バンプの少なくとも一部とを貫通し、前記バンプと前記端子とを電気的に接続するビア配線と、
    を具備する電子部品。
  2. 平面視において前記バンプは前記空隙に囲まれた請求項１記載の電子部品。
  3. 前記第１基板の上面に前記空隙を挟み対向するように前記第２基板の下面に設けられた機能部を具備する請求項１または２記載の電子部品。
  4. 前記第１基板の上面に接合し、前記第２基板を囲み前記空隙を封止する封止部を具備する請求項３記載の電子部品。
  5. 前記機能部は弾性波素子である請求項３または４記載の電子部品。
  6. 前記ビア配線は前記バンプを貫通し前記第２基板に接する請求項１から５のいずれか一項記載の電子部品。
  7. 前記第１基板の線熱膨張係数は前記第２基板の線熱膨張係数より大きい請求項１から６のいずれか一項記載の電子部品。
  8. 前記第１基板は、支持基板と、前記支持基板上に接合された圧電基板と、を有する請求項１から７のいずれか一項記載の電子部品。
  9. 第１基板の上面と第２基板の下面とを接合し第１基板と第２基板とを電気的に接続するバンプを用い、前記第１基板の上面に空隙を挟み下面が対向するように前記第１基板上に前記第２基板を実装する工程と、
    前記第１基板上に前記第２基板を実装する工程の後、前記第１基板と前記バンプの少なくとも一部を貫通する貫通孔を形成する工程と、
    前記貫通孔内にビア配線を形成する工程と、
    前記第１基板の下面に前記ビア配線と電気的に接続された端子を形成する工程と、
    を含む電子部品の製造方法。
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Families Citing this family (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2018164126A (ja) * 2017-03-24 2018-10-18 セイコーエプソン株式会社 振動デバイス、発振器、ジャイロセンサー、電子機器および移動体
JP7266996B2 (ja) * 2018-11-20 2023-05-01 太陽誘電株式会社 インダクタ、フィルタおよびマルチプレクサ
TWI706857B (zh) * 2019-01-29 2020-10-11 璦司柏電子股份有限公司 具有金屬導熱凸塊接墊的陶瓷基板組件、元件及其製法

Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113178A (ja) * 2006-10-30 2008-05-15 Hitachi Media Electoronics Co Ltd 中空封止素子およびその製造方法
JP2009278422A (ja) * 2008-05-15 2009-11-26 Hitachi Media Electoronics Co Ltd 弾性表面波デバイス及びその製造方法
JP2010263114A (ja) * 2009-05-08 2010-11-18 Seiko Epson Corp 電子部品とその製造方法
WO2011138877A1 (ja) * 2010-05-07 2011-11-10 株式会社村田製作所 弾性表面波装置及びその製造方法
JP2015091065A (ja) * 2013-11-06 2015-05-11 太陽誘電株式会社 電子部品およびモジュール
JP2016152612A (ja) * 2015-02-19 2016-08-22 太陽誘電株式会社 弾性波デバイス

Family Cites Families (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004201285A (ja) * 2002-12-06 2004-07-15 Murata Mfg Co Ltd 圧電部品の製造方法および圧電部品
JP4744213B2 (ja) * 2005-07-11 2011-08-10 日本電波工業株式会社 電子部品の製造方法
JP4992908B2 (ja) * 2006-11-13 2012-08-08 株式会社村田製作所 弾性境界波素子、弾性境界波装置及び弾性境界波装置の製造方法
WO2009116222A1 (ja) * 2008-03-19 2009-09-24 株式会社村田製作所 弾性表面波装置
JP6509147B2 (ja) * 2016-02-29 2019-05-08 太陽誘電株式会社 電子デバイス

Patent Citations (6)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2008113178A (ja) * 2006-10-30 2008-05-15 Hitachi Media Electoronics Co Ltd 中空封止素子およびその製造方法
JP2009278422A (ja) * 2008-05-15 2009-11-26 Hitachi Media Electoronics Co Ltd 弾性表面波デバイス及びその製造方法
JP2010263114A (ja) * 2009-05-08 2010-11-18 Seiko Epson Corp 電子部品とその製造方法
WO2011138877A1 (ja) * 2010-05-07 2011-11-10 株式会社村田製作所 弾性表面波装置及びその製造方法
JP2015091065A (ja) * 2013-11-06 2015-05-11 太陽誘電株式会社 電子部品およびモジュール
JP2016152612A (ja) * 2015-02-19 2016-08-22 太陽誘電株式会社 弾性波デバイス

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