WO2020144767A1 - 半導体集積回路装置 - Google Patents

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WO2020144767A1
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    • H10D84/903—Masterslice integrated circuits comprising field effect technology
    • H10D84/907—CMOS gate arrays
    • H10D84/968—Macro-architecture
    • H10D84/974—Layout specifications, i.e. inner core regions
    • H10D84/981—Power supply lines

Definitions

  • the present disclosure relates to a semiconductor integrated circuit device including a standard cell, and particularly to a semiconductor integrated circuit device including a decoupling capacitance cell and a correction cell as a standard cell.
  • the standard cell method is known as a method of forming a semiconductor integrated circuit on a semiconductor substrate.
  • a basic unit having a specific logic function eg, inverter, latch, flip-flop, full adder, etc.
  • a plurality of standard cells are arranged on a semiconductor substrate. Then, by connecting those standard cells by wiring, an LSI chip is designed.
  • a decoupling capacitance cell is a semiconductor integrated circuit. It is arranged in the circuit device.
  • a correction cell is used as a standard cell for enabling operation defects and addition of functions after designing a semiconductor integrated circuit device by modifying a smaller number of masks (for example, modifying a mask of some metal wiring layers). It is arranged in a semiconductor integrated circuit device.
  • Patent Document 1 in a semiconductor integrated circuit device including a plurality of standard cell rows, a semiconductor in which a decoupling capacitance cell (hereinafter, also simply referred to as a capacitance cell) and a correction cell are arranged in a plurality of cell rows
  • a decoupling capacitance cell hereinafter, also simply referred to as a capacitance cell
  • Patent Document 1 discloses the arrangement order of the decoupling capacity cells and the correction cells, but does not disclose the arrangement pattern of the decoupling capacity cells and the correction cells.
  • a decoupling capacitance cell for each power supply wiring in order to suppress power supply voltage drop and power supply noise that occur in the power supply wiring included in each standard cell row. Further, in order to suppress the wiring delay due to the wiring for the repair cell, it is preferable to provide the repair cell in the vicinity of the portion where the operation failure or the function addition is desired.
  • the present disclosure provides a semiconductor integrated circuit device using a correction cell and a decoupling capacitance cell that solves these problems.
  • a plurality of power supply lines extending in a first direction and a plurality of standard cells lined up in the first direction are respectively provided, and a plurality of cell rows and a plurality of cell lines are respectively arranged between the power supply lines.
  • first and second strap power supply wirings that extend in a second direction perpendicular to the first direction and that are spaced apart in the first direction and that are adjacent to each other and that supply the same power supply voltage.
  • the plurality of power supply wirings include a first power supply wiring that supplies a first power supply voltage and a second power supply wiring that supplies a second power supply voltage different from the first power supply voltage.
  • Second power supply wirings are alternately arranged in the second direction, and the plurality of cell columns are capacitive cells in a first region between the first strap power supply wirings and the second strap power supply wirings. And a first cell row in which only the capacitance cell of the correction cells is arranged, and a second cell row in which only the correction cell of the capacitance cell and the correction cell in the first region is arranged, One cell row and the second cell row are alternately arranged in the second direction.
  • the plurality of cell rows are the first cell row in which only the capacitance cells of the capacitance cells and the correction cells are arranged in the first region between the first strap power supply wiring and the second strap power supply wiring. And a second cell row in which only the correction cells of the capacity cells and the correction cells are arranged in the first region.
  • the first cell rows and the second cell rows are alternately arranged in the second direction. That is, the capacity cells and the correction cells are alternately arranged in the cell rows arranged side by side in the second direction. Accordingly, it is possible to surely arrange the capacitance cell and the correction cell in the semiconductor integrated circuit device while suppressing the number of the capacitance cell and the correction cell arranged in the semiconductor integrated circuit device.
  • the first cell row in which the capacity cells are arranged is arranged every other row in the second direction. As a result, since all the power supply wirings are connected to the capacitor cells, it is possible to suppress the occurrence of local power supply voltage drop and power supply noise in the circuit block.
  • the second cell row in which the correction cells are arranged is arranged every other row in the second direction.
  • the present disclosure it is possible to suppress the power supply effect and power supply noise generated in the power supply wiring while suppressing the area of the semiconductor integrated circuit device, and to suppress the wiring delay with respect to the correction cell.
  • FIG. 3 is a plan view showing a layout structure of the semiconductor integrated circuit device according to the first embodiment.
  • 6 is a flowchart showing a design procedure of a semiconductor integrated circuit device.
  • FIG. 3 is a plan view showing the layout structure of the semiconductor integrated circuit device after execution of step S2 in the first embodiment.
  • FIG. 3 is a plan view showing the layout structure of the semiconductor integrated circuit device after execution of step S3 in the first embodiment.
  • FIG. 6 is a plan view showing the layout structure of the semiconductor integrated circuit device after execution of step S5 in the first embodiment.
  • FIG. 6 is a plan view showing a layout structure of a semiconductor integrated circuit device according to a second embodiment.
  • FIG. 9 is a plan view showing the layout structure of the semiconductor integrated circuit device after execution of step S5 in the second embodiment.
  • the semiconductor integrated circuit device includes a plurality of standard cells (hereinafter also simply referred to as cells).
  • FIG. 1 is a circuit diagram showing a configuration example of a decoupling capacitance cell
  • FIGS. 2A and 2B are circuit diagrams showing a configuration example of a correction cell. 1 and 2, the configuration is illustrated by circuit symbols, but in practice, a layout including diffusion regions, gate wirings, metal wirings, and the like is formed.
  • Decoupling capacitance cell is a standard cell that is provided to suppress power supply voltage drop and power supply noise in semiconductor integrated circuit devices.
  • the decoupling capacitance cell is configured by using a P-type MOS (Metal Oxide Semiconductor) transistor (PMOS) and an N-type MOS transistor (NMOS).
  • PMOS Metal Oxide Semiconductor
  • NMOS N-type MOS transistor
  • P-type and N-type MOS transistors one of the power supplies VDD and VSS is connected to the drain and the source of each, and the power of opposite polarity is applied to the gate. Is composed of.
  • VDD and VSS represent a power supply and a voltage supplied from the power supply.
  • a decoupling capacity cell circuit 21 is configured in the decoupling capacity cell.
  • the decoupling capacitance cell circuit 21 includes a fixed value output unit 22 and a decoupling capacitance unit 23.
  • the fixed value output unit 22 includes a P-type transistor P1 and an N-type transistor N1.
  • the decoupling capacitance unit 23 includes a P-type transistor P2 and an N-type transistor N2.
  • the P-type transistor P1 has a source connected to the power supply VDD, a gate connected to the gate of the P-type transistor P2 and the drain of the N-type transistor N1, and a drain connected to the gate of the N-type transistor N1 and the gate of the N-type transistor N2. ..
  • the N-type transistor N1 has a source connected to the power supply VSS.
  • the P-type transistor P2 has its source and drain connected to the power supply VDD. The drain and the source of the N-type transistor N2 are connected to the power supply VSS, respectively.
  • the fixed value output unit 22 always applies the voltages VSS and VDD to the gates of the P-type transistor P2 and the N-type transistor N2, respectively.
  • the P-type transistor P2 and the N-type transistor N2 are always turned on, and the gate oxide film portions of the P-type transistor P2 and the N-type transistor N2 function as capacitors.
  • the fixed value output unit 22 may not be provided in the decoupling capacitance cell circuit 21.
  • the gate of the P-type transistor P2 and the gate of the N-type transistor N2 are directly connected to the power supplies VSS and VDD, respectively.
  • the decoupling capacitance cell may be configured to use the capacitance between wirings without using a transistor.
  • the “correction cell” is a standard cell that is used when an operation defect or function addition occurs after the cell placement and routing in the logic block is performed.
  • the correction cell has a correction cell circuit 31.
  • the correction cell circuit 31 includes a P-type transistor P3 and an N-type transistor N3.
  • the source of the P-type transistor P3 is connected to the power supply VDD, the gate is connected to the gates of the input terminal A and the N-type transistor N3, and the drain is connected to the output terminal Y and the drain of the N-type transistor N3, respectively.
  • the source of the N-type transistor N3 is connected to the power supply VSS. That is, the correction cell circuit 31 is an inverter circuit that inverts the signal input to the input terminal A and outputs the inverted signal from the output terminal Y.
  • the power supply VSS is connected to the input terminal A and the output terminal Y is not connected in advance.
  • the power supply VSS is disconnected from the input terminal A and the input terminal A and the output terminal Y are connected to other circuits.
  • the semiconductor integrated circuit device can be modified into a desired circuit.
  • the logic circuit configured in the correction cell may be a logic circuit other than the correction cell circuit 31 functioning as an inverter circuit, or may not be a logic circuit having a specific function.
  • a repairing cell circuit 32 may be configured in which the repairing cell includes a P-type transistor P4 and an N-type transistor N4.
  • the P-type transistor P4 the gate is connected to the terminal A1, the source is connected to the terminal Y1, and the drain is connected to the terminal Y2.
  • the N-type transistor N4 has a gate connected to the terminal A2, a source connected to the terminal Y3, and a drain connected to the terminal Y4.
  • the terminals A1, A2, Y1 to Y4 are not connected in advance, and when the semiconductor integrated circuit device is corrected, the terminals A1, A2, Y1 to Y4 form a desired circuit.
  • the correction is realized by connecting to.
  • FIG. 3 is a plan view showing the configuration of the semiconductor integrated circuit device according to the first embodiment, and shows a simplified layout pattern in a circuit block in which a capacitance cell and a correction cell are arranged (plan views below). The same).
  • a semiconductor integrated circuit device 10 shown in FIG. 3 has a plurality of standard cells 1 arranged on a substrate. Further, the standard cell row CR including the plurality of standard cells 1 arranged side by side in the X direction (horizontal direction in the drawing, first direction) is arranged in the Y direction (vertical direction in the drawing, second direction perpendicular to the first direction). Are arranged in a plurality of rows (6 rows in FIG. 3).
  • the standard cell 1 is, for example, a basic circuit element having a function such as an inverter or a logic circuit. By combining and arranging standard cells, a semiconductor integrated circuit device that realizes a predetermined function can be designed and manufactured. ..
  • the standard cell row CR is arranged in the order of the standard cell rows CR1 to CR6 from the lower part of the drawing to the upper part of the drawing.
  • the standard cell rows CR (CR1, CR3, CR5) arranged at odd-numbered positions from the bottom of the drawing are set as odd-numbered standard cell rows CR and are arranged at even-numbered positions from the bottom of the drawing.
  • the standard cell row CR (CR2, CR4, CR6) is an even-numbered standard cell row CR.
  • the power supply wiring 6 supplies the power supply potential VDD to the standard cell columns CR on both sides in the Y direction. Further, the power supply wiring 7 supplies the power supply potential VSS to the standard cell columns CR on both sides in the Y direction.
  • the semiconductor integrated circuit device 10 is provided with strap power supply wirings 8 and 9 arranged above the power supply wirings 6 and 7 so as to extend in the Y direction.
  • the strap power supply wiring 8 is connected to the power supply wiring 6 via a contact, and supplies the power supply potential VDD to the standard cell 1 arranged therebelow.
  • the strap power supply wiring 9 is connected to the power supply wiring 7 via a contact and supplies the power supply potential VSS to the standard cell 1 arranged below the strap power supply wiring 9.
  • FIG. 3 the contact between the power supply wiring 6 and the strap power supply wiring 8 and the contact between the power supply wiring 7 and the strap power supply wiring 9 are omitted.
  • the strap power supply wirings 8 and 9 are alternately arranged in the X direction.
  • the strap power supply wirings 8 (8a, 8b, 8c) are arranged at equal pitches
  • the strap power supply wirings 9 (9a, 9b, 9c) are arranged at equal pitches.
  • the strap power supply wirings 8a and 9a, the strap power supply wirings 8b and 9b, and the strap power supply wirings 8c and 9c are arranged adjacent to each other.
  • the strap power supply wiring that supplies the power supply potential VDD and the strap power supply wiring that supplies the power supply potential VSS do not have to be arranged adjacent to each other.
  • the standard cell 1 arranged in the standard cell column CR includes a capacity cell 2, a correction cell 3, a logic cell 4, and a filler cell 5.
  • the capacitance cell 2 is a standard cell provided to suppress the power supply voltage drop and power supply noise in the semiconductor integrated circuit device 10. As shown in FIG. 3, the capacitance cell 2 includes a plurality of types of capacitance cells having different dimensions in the X direction.
  • the correction cell 3 is a standard cell that is used when an operation defect or function addition occurs after the cell placement and routing in the logic block is performed. As shown in FIG. 3, the correction cell 3 includes a plurality of types of correction cells having different X-direction dimensions. The size of each correction cell 3 in the X direction differs depending on the logic circuit contained therein.
  • the logic cell 4 is a standard cell arranged on the substrate to realize a desired circuit.
  • the logic cell 4 is composed of, for example, a P-type transistor or an N-type transistor, and each has a predetermined logic function.
  • the filler cell 5 is a standard cell that has no logic function, does not contribute to the logic function of the circuit block, and is arranged to fill a gap generated between the logic cell, the capacity cell, and the correction cell. ..
  • the filler cell 5 may include a transistor (dummy transistor) having no logic function.
  • FIG. 4 is a flowchart showing a method for designing a semiconductor integrated circuit device.
  • 5 to 7 are plan views showing the layout structure of the semiconductor integrated circuit device after execution of step S2, step S3 and step S5 in the flow of FIG. 4, respectively.
  • a device that outputs layout data of the semiconductor integrated circuit device that realizes a desired circuit based on the input netlist data for example, a computer for designing the semiconductor integrated circuit device is used.
  • step S1 the netlist data describing the logic cells 4 forming a desired circuit and the connections between the logic cells 4 is input to the design computer.
  • step S2 the power supply wirings 6 and 7 are arranged on the layout data board. As shown in FIG. 5, power supply wirings 6 and 7 extending in the X direction are alternately arranged in the Y direction. The power supply wirings 6 and 7 are arranged at intervals such that the standard cell row CR can be arranged between the power supply wirings 6 and 7 adjacent to each other in the Y direction.
  • strap power supply wires 8 and 9 extending in the Y direction are alternately arranged in the X direction on the upper layers of the power supply wires 6 and 7.
  • strap power supply wirings 8a and 9a are arranged on the left side of the drawing
  • strap power supply wirings 8b and 9b are arranged on the center of the drawing
  • strap power supply wirings 8c and 9c are arranged on the right side of the drawing, respectively.
  • the strap power supply wirings 8a to 8c are connected to the power supply wiring 6 via contacts
  • the strap power supply wirings 9a to 9c are connected to the power supply wiring 7 via contacts. ..
  • step S3 the logic cell 4 is arranged on the board based on the netlist data. As shown in FIG. 6, the logic cells 4 are arranged in the standard cell columns CR1 to CR6 so as to realize a desired circuit configuration included in the netlist data.
  • step S4 signal wiring is performed based on the netlist data. Although illustration is omitted, signal wiring is performed between the logic cells 4 arranged on the substrate based on the netlist data.
  • step S5 the capacity cell 2 is arranged.
  • the capacity cells 2 are arranged in this empty area.
  • the capacity cells 2 are arranged only in the empty areas of the standard cell rows CR1, CR3, CR5 which are the odd-numbered standard cell rows CR. That is, the capacity cells 2 are arranged every other row in the standard cell row CR arranged side by side in the Y direction. The capacity cells 2 are arranged as much as possible in the empty areas of the odd-numbered standard cell rows CR.
  • step S6 the correction cell 3 is placed.
  • the standard cell column CR there is a free area (white portions in the standard cell columns CR1 to CR6) in which the capacitance cells 2 and the logic cells 4 are not arranged.
  • the correction cell 3 is arranged in this empty area.
  • the correction cell 3 is arranged in the empty area of the standard cell row CR2, CR4, CR6, which is the even-numbered standard cell row CR, in which the logic cell 4 is not arranged. That is, the correction cells 3 are arranged only in the even-numbered standard cell rows CR2, CR4, CR6 in which the capacity cells 2 are not arranged. Therefore, the correction cells 3 are arranged every other row in the standard cell row CR arranged side by side in the Y direction.
  • the correction cells 3 are arranged as much as possible in the empty areas of the standard cell rows CR of even rows.
  • step S7 the filler cell 5 is arranged.
  • the capacitance cell 2, the correction cell 3, the logic cell 4 and the filler cell 5 are arranged on the substrate, a layout structure as shown in FIG. 3 is obtained.
  • the filler cell 5 is arranged in an empty area of the standard cell column CR in which none of the capacity cell 2, the correction cell 3 and the logic cell 4 is arranged.
  • the filler cell 5 is arranged in a very small empty area of the standard cell row CR in which none of the capacity cell 2, the correction cell 3 and the logic cell 4 can be arranged.
  • step S8 the layout data of the semiconductor integrated circuit device 10 in which the capacity cell 2, the correction cell 3, the logic cell 4 and the filler cell 5 are arranged is output from the design computer.
  • capacitance cells are provided between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b and between the strap power supply wirings 8b and 9b and the strap power supply wirings 8c and 9c which are adjacent to each other in the X direction.
  • 2 is arranged in the odd-numbered standard cell row CR (CR1, CR3, CR5)
  • the correction cell 3 is arranged in the even-numbered standard cell row CR (CR2, CR4, CR6). That is, the standard cell row CR (CR1, CR3, CR5) in which only the capacitance cell 2 of the capacitance cell 2 and the correction cell 3 is arranged, and only the capacitance cell 2 of the capacitance cell 2 and the correction cell 3 is arranged.
  • the standard cell rows CR (CR2, CR4, CR6) are alternately arranged in the Y direction.
  • the capacitance cells 2 and the correction cells 3 are alternately arranged in the standard cell row CR arranged side by side in the Y direction, so that the capacitance cells 2 and the correction cells 3 arranged in the semiconductor integrated circuit device 10 are arranged. It is possible to surely arrange the capacitance cell 2 and the correction cell 3 in the semiconductor integrated circuit device 10 while suppressing the number of cells.
  • the capacitance cell 2 is arranged between the adjacent power supply wirings 6 and 7 and connected to the power supply wirings 6 and 7.
  • the capacity cells 2 are arranged every other row in the standard cell row CR arranged side by side in the Y direction. That is, both power supply wirings 6 and 7 are connected to the capacitance cell 2. As a result, it is possible to suppress the occurrence of local power supply voltage drop and power supply noise in the circuit block.
  • correction cells 3 are arranged every other row in the standard cell row CR arranged side by side in the Y direction. As a result, there is a high possibility that the repair cell will be placed in the vicinity of the portion where the malfunction or the function is desired to be added, and the wiring delay due to the wiring to the repair cell can be suppressed.
  • the capacity cell 2 is arranged in the odd standard cell row CR and the correction cell 3 is arranged in the even standard cell row CR, but not limited to this.
  • the capacity cells 2 may be arranged in the even-numbered standard cell rows CR, and the correction cells 3 may be arranged in the odd-numbered standard cell rows CR.
  • FIG. 8 is a plan view showing the configuration of the semiconductor integrated circuit device according to the second embodiment.
  • the arrangement of the standard cell columns CR1 to CR6, the power supply lines 6 and 7, the strap power supply lines 8 and 9, and the logic cell 4 are the same as those in FIG.
  • the capacitance cells 2 are odd-numbered standard cells between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b, and between the strap power supply wirings 8b and 9b and the strap power supply wirings 8c and 9c.
  • the correction cells 3 are arranged in the column CR, and the correction cells 3 are arranged in the even-numbered standard cell column CR. That is, the capacitance cell 2 and the correction cell 3 are the same between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b and between the strap power supply wirings 8b and 9b and the strap power supply wirings 8c and 9c, respectively. It is arranged by the arrangement method.
  • the capacitance cell 2 and the correction cell are arranged by different arrangement methods.
  • the capacitor cells 2 are arranged in odd-numbered standard cell rows CR (CR1, CR3, CR5) between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b, and the strap power supply wirings are provided. Between the 8b and 9b and the strap power supply wirings 8c and 9c, the standard cell columns CR (CR2, CR4, CR6) of even columns are arranged.
  • the correction cells 3 are arranged in the even-numbered standard cell rows CR (CR2, CR4, CR6) between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b, and the strap power supply wirings 8b and 9b. And the strap power supply wirings 8c and 9c are arranged in the odd-numbered standard cell column CR.
  • FIG. 9 shows a layout structure of the semiconductor integrated circuit device after execution of step S5.
  • steps S1 to S4, S7, and S8 are the same as those in the first embodiment, so description thereof will be omitted.
  • step S5 the capacity cell 2 is arranged.
  • the odd standard cell rows CR (CR1, CR3, CR5) are vacant.
  • the strap power supply wirings 8b and 9b and the strap power supply wirings 8c and 9c are arranged in the empty areas of the even-numbered standard cell rows CR (CR2, CR4, CR6). That is, between the strap power supply wirings 8a and 9a and the strap power supply wirings 8c and 9c, the capacitance cells 2 are arranged on both sides of the power supply wirings 6 and 7 in the Y direction.
  • step S6 the correction cell 3 is placed.
  • the correction cell 3 has an empty even number of standard cell rows CR (CR2, CR4, CR6) between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b. It is arranged in a region, and is arranged in an empty region of the odd-numbered standard cell row CR (CR1, CR3, CR5) between the strap power supply wirings 8b and 9b and the strap power supply wirings 8c and 9c.
  • the power supply wiring 6 when power supply noise is generated in the power supply wiring 6 arranged between the standard cell rows CR3 and CR4, the power supply wiring 6 is arranged on both sides of the power supply wiring 6 via the capacitance cell 2 connected to the power supply wiring 6.
  • Power supply noise propagates to the power supply wiring 7 (the power supply wiring 7 arranged between the standard cell rows CR2 and CR3 and the power supply wiring 7 arranged between the standard cell rows CR4 and CR5). That is, when power supply noise occurs in any of the power supply wirings 6 and 7, the power supply noise propagates to the power supply wirings 6 and 7 arranged on both sides via the capacitive cell 2. As a result, the power supply noise generated in the power supply lines 6 and 7 is dispersed, so that the influence of the power supply noise can be reduced.
  • the capacity cell 2 and the correction cell 3 may be arranged in reverse.
  • the capacitance cells 2 are arranged in the odd-numbered standard cell rows CR between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b, and the strap power supply wirings 8b and 9b and the strap power supply wiring 8c, Between 9c and 9c, they are arranged in the even-numbered standard cell column CR.
  • correction cells 3 are arranged in the even-numbered standard cell rows CR between the strap power supply wirings 8a and 9a and the strap power supply wirings 8b and 9b, and the strap power supply wirings 8b and 9b and the strap power supply wiring 8c, Between 9c and 9c, they are arranged in odd-numbered standard cell columns CR.
  • the correction cell 3 is arranged after the capacity cell 2 is arranged.
  • the present invention is not limited to this, and the capacity cell 2 is arranged after the correction cell 3 is arranged. May be.
  • the number of standard cell rows arranged side by side in the Y direction is six, but the number is not limited to this, and the number of standard cell rows may be two or more.
  • the decoupling capacitance cell and the correction cell can be arranged while suppressing the area of the semiconductor integrated circuit device.

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Abstract

電源電位ＶＤＤを供給するストラップ電源配線（８ａ，８ｂ）の間において、容量セル（２）および修正用セル（３）のうち容量セル（２）のみが配置されたスタンダードセル列（ＣＲ１，ＣＲ３，ＣＲ５）と、容量セル（２）および修正用セル（３）のうち修正用セル（３）のみが配置されたスタンダードセル列（ＣＲ２，ＣＲ４，ＣＲ６）とが、Ｙ方向において、交互に配置される。

Description

半導体集積回路装置
　本開示は、スタンダードセルを備えた半導体集積回路装置、特にスタンダードセルとしてデカップリング容量セルおよび修正用セルを備えた半導体集積回路装置に関するものである。
　半導体基板上に半導体集積回路を形成する方法として、スタンダードセル方式が知られている。スタンダードセル方式とは、特定の論理機能を有する基本的単位（例えば、インバータ，ラッチ，フリップフロップ，全加算器など）をスタンダードセルとして予め用意しておき、半導体基板上に複数のスタンダードセルを配置して、それらのスタンダードセルを配線で接続することによって、ＬＳＩチップを設計する方式のことである。
　また、近年、ＬＳＩの大規模化、高速化、低電圧化に伴い、電源電圧降下や電源ノイズの影響が大きくなってきており、これらを抑制するためのスタンダードセルとしてデカップリング容量セルが半導体集積回路装置内に配置される。
　また、半導体集積回路装置の設計後に動作不具合や機能追加への対応をより少ないマスクの修正（たとえば一部のメタル配線層のマスクの修正）によって可能とするためのスタンダードセルとして、修正用セルが半導体集積回路装置内に配置される。
　特許文献１では、複数のスタンダードセル列で構成された半導体集積回路装置において、デカップリング容量セル（以下、適宜、単に容量セルともいう）と修正用セルとが複数のセル列に配置された半導体集積回路装置およびその設計方法が開示されている。
特開２００７－２３４８５７号公報
　ところで、特許文献１では、デカップリング容量セルおよび修正用セルの配置順については開示されているが、デカップリング容量セルおよび修正用セルの配置パターンについては開示されていない。
　スタンダードセルで構成された半導体集積回路装置において、各スタンダードセル列に含まれる電源配線に生じる電源電圧降下や電源ノイズを抑制するために、電源配線ごとにデカップリング容量セルを備える方が好ましい。また、修正用セルに対する配線による配線遅延を抑制するために、動作不具合や機能追加を行いたい部分の近傍に修正用セルを備える方が好ましい。しかし、これらを満たすためには、多数のデカップリング容量セルおよび修正用セルを半導体集積回路装置に備える必要があり、半導体集積回路装置の面積が大きくなる。
　本開示は、これらの課題を解決する、修正用セルおよびデカップリング容量セルを用いた半導体集積回路装置を提供する。
　本開示では、第１方向に延びる複数の電源配線と、前記第１方向に並ぶ複数のスタンダードセルをそれぞれ備え、前記電源配線同士の間にそれぞれ配置された、複数のセル列と、前記複数のセル列の上方において、前記第１方向と垂直をなす第２方向に延びており、前記第１方向において離間して隣り合う、同一電源電圧を供給する第１および第２ストラップ電源配線とを備え、前記複数の電源配線は、第１電源電圧を供給する第１電源配線、および、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線を含み、前記第１電源配線と前記第２電源配線とは、前記第２方向において交互に配置されており、前記複数のセル列は、前記第１ストラップ電源配線と前記第２ストラップ電源配線との間の第１領域において、容量セルおよび修正用セルのうち容量セルのみが配置された第１セル列と、前記第１領域において容量セルおよび修正用セルのうち修正用セルのみが配置された第２セル列とを含み、前記第１セル列と前記第２セル列とは、前記第２方向において交互に配置されている。
　この態様によると、複数のセル列は、第１ストラップ電源配線と第２ストラップ電源配線との間の第１領域において、容量セルおよび修正用セルのうち容量セルのみが配置された第１セル列と、第１領域において容量セルおよび修正用セルのうち修正用セルのみが配置された第２セル列とを含む。第１セル列と第２セル列とは、第２方向において、交互に配置される。すなわち、容量セルおよび修正用セルは、第２方向に並んで配置されたセル列において、交互に配置される。これにより、半導体集積回路装置に配置される容量セルおよび修正用セルの数を抑えつつ、容量セルおよび修正用セルを半導体集積回路装置に確実に配置することができる。
　また、容量セルが配置された第１セル列は、第２方向において、一列おきに配置される。これにより、いずれの電源配線も容量セルと接続されるため、回路ブロック内の局所的な電源電圧降下や電源ノイズの発生を抑制することができる。
　また、修正用セルが配置された第２セル列は、第２方向において、一列おきに配置される。これにより、動作不具合や機能追加を行いたい部分の近傍に修正用セルが配置される可能性が高くなり、修正用セルに対する配線による配線遅延を抑制することができる。
　本開示によると、半導体集積回路装置の面積を抑えつつ、電源配線に生じる電源効果や電源ノイズを抑制し、かつ、修正用セルに対する配線遅延を抑制することができる。
デカップリング容量セルの一例を示す回路図。 （ａ），（ｂ）は、修正用セルの一例を示す回路図。 第１実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図。 半導体集積回路装置の設計手順を示すフローチャート。 第１実施形態におけるステップＳ２実行後の半導体集積回路装置のレイアウト構造を示す平面図。 第１実施形態におけるステップＳ３実行後の半導体集積回路装置のレイアウト構造を示す平面図。 第１実施形態におけるステップＳ５実行後の半導体集積回路装置のレイアウト構造を示す平面図。 第２実施形態に係る半導体集積回路装置のレイアウト構造を示す平面図。 第２実施形態におけるステップＳ５実行後の半導体集積回路装置のレイアウト構造を示す平面図。
　以下、実施の形態について、図面を参照して説明する。以下の実施の形態では、半導体集積回路装置は複数のスタンダードセル（以下、適宜、単にセルともいう）を備える。
　まず、デカップリング容量セル（以下、適宜、単に容量セルともいう）および修正用セルについて説明する。図１はデカップリング容量セルの構成例を示す回路図であり、図２（ａ），（ｂ）は修正用セルの構成例を示す回路図である。なお、図１および図２では、構成を回路記号によって図示しているが、実際には、拡散領域やゲート配線、メタル配線等からなるレイアウトが形成される。
　「デカップリング容量セル」は、半導体集積回路装置内の電源電圧降下や電源ノイズを抑制するために設けられるスタンダードセルである。デカップリング容量セルは、Ｐ型ＭＯＳ（Metal Oxide Semiconductor）トランジスタ（ＰＭＯＳ）およびＮ型ＭＯＳトランジスタ（ＮＭＯＳ）を用いて構成される。Ｐ型およびＮ型ＭＯＳトランジスタ（以下、単にＰ型およびＮ型トランジスタという）は、それぞれのドレインおよびソースに電源ＶＤＤ，ＶＳＳのいずれか一方が接続され、ゲートに逆極性の電源が印加されるように構成される。なお、本明細書において、ＶＤＤ，ＶＳＳは、電源および電源から供給される電圧を示すものとする。
　図１に示すように、デカップリング容量セルには、デカップリング容量セル回路２１が構成されている。デカップリング容量セル回路２１は、固定値出力部２２と、デカップリング容量部２３とを備える。
　固定値出力部２２は、Ｐ型トランジスタＰ１と、Ｎ型トランジスタＮ１とを備える。デカップリング容量部２３は、Ｐ型トランジスタＰ２と、Ｎ型トランジスタＮ２とを備える。Ｐ型トランジスタＰ１は、ソースが電源ＶＤＤに、ゲートがＰ型トランジスタＰ２のゲートおよびＮ型トランジスタＮ１のドレインに、ドレインがＮ型トランジスタＮ１のゲートおよびＮ型トランジスタＮ２のゲートにそれぞれ接続されている。Ｎ型トランジスタＮ１は、ソースが電源ＶＳＳに接続されている。Ｐ型トランジスタＰ２は、ソースおよびドレインがそれぞれ電源ＶＤＤに接続されている。Ｎ型トランジスタＮ２は、ドレインおよびソースがそれぞれ電源ＶＳＳに接続されている。また、固定値出力部２２により、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲートには、それぞれ、電圧ＶＳＳ，ＶＤＤが常に印加される。これにより、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２が常にオン状態となり、Ｐ型トランジスタＰ２およびＮ型トランジスタＮ２のゲート酸化膜部分が容量として機能する。
　なお、デカップリング容量セル回路２１に固定値出力部２２が設けられていなくてもよい。この場合、Ｐ型トランジスタＰ２のゲート、および、Ｎ型トランジスタＮ２のゲートが、それぞれ、電源ＶＳＳ，ＶＤＤに直接接続される。また、デカップリング容量セルは、トランジスタを用いずに、配線間容量を利用した構成であってもよい。
　「修正用セル」は、論理ブロックにおけるセル配置配線が実施された後、動作不具合や機能追加が発生した場合に使用されるスタンダードセルである。
　図２（ａ）に示すように、修正用セルには、修正用セル回路３１が構成されている。修正用セル回路３１は、Ｐ型トランジスタＰ３と、Ｎ型トランジスタＮ３とを備える。
　Ｐ型トランジスタＰ３は、ソースが電源ＶＤＤに、ゲートが入力端子ＡおよびＮ型トランジスタＮ３のゲートに、ドレインが出力端子ＹおよびＮ型トランジスタＮ３のドレインに、それぞれ接続されている。Ｎ型トランジスタＮ３は、ソースが電源ＶＳＳに接続されている。すなわち、修正用セル回路３１は、入力端子Ａに入力された信号を反転して出力端子Ｙから出力するインバータ回路である。
　図２（ａ）に示すように、修正用セル回路３１では、予め、入力端子Ａに電源ＶＳＳを接続しておき、出力端子Ｙを未接続にしておく。そして、半導体集積回路装置の修正時に、インバータ回路の追加が必要となるとき、入力端子Ａから電源ＶＳＳを切り離して、入力端子Ａおよび出力端子Ｙを他の回路に接続する。これにより、半導体集積回路装置を所望の回路に修正することができる。
　また、修正用セルに構成される論理回路は、インバータ回路として機能する修正用セル回路３１以外の論理回路であってもよいし、特定の機能を持った論理回路でなくてもよい。例えば、図２（ｂ）に示すように、修正用セルにＰ型トランジスタＰ４およびＮ型トランジスタＮ４を備える修正用セル回路３２を構成してもよい。Ｐ型トランジスタＰ４は、ゲートが端子Ａ１に、ソースが端子Ｙ１に、ドレインが端子Ｙ２にそれぞれ接続されている。Ｎ型トランジスタＮ４は、ゲートが端子Ａ２に、ソースが端子Ｙ３に、ドレインが端子Ｙ４にそれぞれ接続されている。修正用セル回路３２では、予め、端子Ａ１，Ａ２，Ｙ１～Ｙ４を未接続にしておき、半導体集積回路装置を修正するときに、端子Ａ１，Ａ２，Ｙ１～Ｙ４を所望の回路を構成するように接続することで修正を実現する。
　（第１実施形態）
　次に、第１実施形態に係る半導体集積回路装置の構造を説明する。
　図３は第１実施形態に係る半導体集積回路装置の構成を示す平面図であり、容量セルおよび修正用セルが配置された回路ブロックにおけるレイアウトパターンを簡略化して図示している（以降の平面図も同様）。図３に示す半導体集積回路装置１０は、基板に、複数のスタンダードセル１が配置されている。また、Ｘ方向（図面横方向、第１方向）に並べて配置された複数のスタンダードセル１を備えたスタンダードセル列ＣＲが、Ｙ方向（図面縦方向、第１方向と垂直をなす第２方向）に複数列（図３では、６列）配置されている。スタンダードセル１は、例えばインバータや論理回路等の機能を有する基本回路素子であり、スタンダードセルを組み合わせて配置配線することによって、所定の機能を実現する半導体集積回路装置を設計・製造することができる。
　スタンダードセル列ＣＲは、図面下部から図面上部にかけて、スタンダードセル列ＣＲ１～ＣＲ６の順で配置されている。なお、図３等において、図面下部から数えて奇数番目に配置されたスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）を奇数列のスタンダードセル列ＣＲとし、図面下部から数えて偶数番目に配置されたスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）を偶数列のスタンダードセル列ＣＲとする。
　スタンダードセル列ＣＲ同士の間に、スタンダードセル１に電源電位ＶＤＤを供給する電源配線６（右横にＶＤＤと記す）と、スタンダードセル１に電源電位ＶＳＳを供給する電源配線７（右横にＶＳＳと記す）とが、交互に、配置されている。電源配線６，７はともに、Ｘ方向に延びるように配置されている。電源配線６は、そのＹ方向両側のスタンダードセル列ＣＲに電源電位ＶＤＤを供給する。また、電源配線７は、そのＹ方向両側のスタンダードセル列ＣＲに電源電位ＶＳＳを供給する。
　半導体集積回路装置１０には、電源配線６，７の上層に、Ｙ方向に延びるように配置されたストラップ電源配線８，９が設けられている。ストラップ電源配線８は、コンタクトを介して電源配線６と接続されており、その下方に配置されたスタンダードセル１に電源電位ＶＤＤを供給する。また、ストラップ電源配線９は、コンタクトを介して電源配線７と接続されており、その下方に配置されたスタンダードセル１に電源電位ＶＳＳを供給する。なお、図３では、電源配線６とストラップ電源配線８とのコンタクト、および、電源配線７とストラップ電源配線９とのコンタクトについては、省略して図示している。
　図３に示すように、ストラップ電源配線８，９は、Ｘ方向において、交互に、配置されている。例えば、ストラップ電源配線８（８ａ，８ｂ，８ｃ）は、等ピッチで離間して配置されており、ストラップ電源配線９（９ａ，９ｂ，９ｃ）は、等ピッチで離間して配置されている。
　また、図３では、ストラップ電源配線８ａ，９ａ、ストラップ電源配線８ｂ，９ｂ、および、ストラップ電源配線８ｃ，９ｃは、それぞれ、互いに隣接して配置されている。ただし、電源電位ＶＤＤを供給するストラップ電源配線と、電源電位ＶＳＳを供給するストラップ電源配線とは、隣接して配置されなくてもよい。
　また、スタンダードセル列ＣＲに配置されるスタンダードセル１には、容量セル２と、修正用セル３と、論理セル４と、フィラーセル５とが含まれる。
　容量セル２は、上述したとおり、半導体集積回路装置１０内の電源電圧降下や電源ノイズを抑制するために設けられるスタンダードセルである。図３に示すように、容量セル２には、Ｘ方向の寸法が異なる複数種類の容量セルが含まれる。
　修正用セル３は、上述したとおり、論理ブロックにおけるセル配置配線が実施された後、動作不具合や機能追加が発生した場合に使用されるスタンダードセルである。図３に示すように、修正用セル３には、Ｘ方向の寸法が異なる複数種類の修正用セルが含まれる。各修正用セル３は、それぞれの内部に含まれる論理回路によって、Ｘ方向の寸法が異なる。
　論理セル４は、所望の回路を実現するために基板上に配置されるスタンダードセルである。論理セル４は、例えば、Ｐ型トランジスタやＮ型トランジスタ等で構成され、それぞれが所定の論理機能を有する。
　フィラーセル５は、論理機能を有しておらず、回路ブロックの論理機能に寄与せず、論理セル、容量セル、修正用セルの間に生じた隙間を埋めるために配置されたスタンダードセルである。フィラーセル５は、論理機能を有さないトランジスタ（ダミートランジスタ）が含まれることがある。
　次に、図３～図７を参照しながら、第１実施形態に係る半導体集積回路装置の設計方法を説明する。
　図４は半導体集積回路装置の設計方法を示すフローチャートである。図５～図７は、それぞれ、図４のフローにおけるステップＳ２、ステップＳ３およびステップＳ５実行後の半導体集積回路装置のレイアウト構造を示す平面図である。
　半導体集積回路装置の設計には、入力されたネットリストデータに基づき、所望の回路を実現する半導体集積回路装置のレイアウトデータを出力する装置、例えば、半導体集積回路装置の設計用コンピュータが用いられる。
　具体的には、ステップＳ１において、所望の回路を構成する論理セル４と、論理セル４間の接続とを記載したネットリストデータを設計用コンピュータに入力する。
　ステップＳ２において、レイアウトデータの基板上に電源配線６，７が配置される。図５に示すように、Ｘ方向に延びる電源配線６，７が、Ｙ方向において、交互に配置される。電源配線６，７は、それぞれ、Ｙ方向に隣接する電源配線６，７との間にスタンダードセル列ＣＲが配置可能な間隔を空けて配置される。
　また、電源配線６，７の上層には、Ｙ方向に延びるストラップ電源配線８，９がＸ方向に交互に配置される。図５に示すように、図面左側にストラップ電源配線８ａ，９ａが、図面中央にストラップ電源配線８ｂ，９ｂが、図面右側にストラップ電源配線８ｃ，９ｃが、それぞれ、配置される。また、図示は省略するが、ストラップ電源配線８ａ～８ｃは、それぞれ、コンタクトを介して電源配線６と接続され、ストラップ電源配線９ａ～９ｃは、それぞれ、コンタクトを介して電源配線７と接続される。
　ステップＳ３において、ネットリストデータに基づいて、基板上に論理セル４が配置される。図６に示すように、論理セル４は、ネットリストデータに含まれる所望の回路構成を実現するように、スタンダードセル列ＣＲ１～ＣＲ６に配置される。
　ステップＳ４において、ネットリストデータに基づいて、信号配線が行われる。図示は省略するが、ネットリストデータに基づき、基板上に配置された論理セル４間の信号配線が行われる。
　ステップＳ５において、容量セル２が配置される。図６に示すように、スタンダードセル列ＣＲには、論理セル４が配置されていない空き領域（スタンダードセル列ＣＲ１～ＣＲ６における白色部分）が存在する。この空き領域に容量セル２が配置される。図７に示すように、容量セル２は、奇数列のスタンダードセル列ＣＲであるスタンダードセル列ＣＲ１，ＣＲ３，ＣＲ５の空き領域にのみ配置される。すなわち、容量セル２は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。なお、容量セル２は、奇数列のスタンダードセル列ＣＲの空き領域に可能な限り配置される。
　ステップＳ６において、修正用セル３が配置される。図７に示すように、スタンダードセル列ＣＲには、容量セル２および論理セル４が配置されていない空き領域（スタンダードセル列ＣＲ１～ＣＲ６における白色部分）が存在する。この空き領域に修正用セル３が配置される。具体的には、修正用セル３は、偶数列のスタンダードセル列ＣＲであるスタンダードセル列ＣＲ２，ＣＲ４，ＣＲ６の、論理セル４が配置されていない空き領域に配置される。すなわち、修正用セル３は、容量セル２が配置されていない偶数列のスタンダードセル列ＣＲ２，ＣＲ４，ＣＲ６にのみ配置される。このため、修正用セル３は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。なお、修正用セル３は、偶数列のスタンダードセル列ＣＲの空き領域に可能な限り配置される。
　ステップＳ７において、フィラーセル５が配置される。容量セル２、修正用セル３、論理セル４およびフィラーセル５が基板上に配置されると、図３のようなレイアウト構造となる。フィラーセル５は、容量セル２、修正用セル３および論理セル４のいずれも配置されていないスタンダードセル列ＣＲの空き領域に配置される。フィラーセル５は、容量セル２、修正用セル３および論理セル４のいずれも配置できないようなスタンダードセル列ＣＲの極小の空き領域に配置される。
　ステップＳ８において、設計用コンピュータから、容量セル２、修正用セル３、論理セル４およびフィラーセル５が配置された半導体集積回路装置１０のレイアウトデータが出力される。
　以上の構成により、Ｘ方向に隣り合う、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、および、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２は奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）に配置され、修正用セル３は偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）に配置される。すなわち、容量セル２および修正用セル３のうち容量セル２のみが配置されたスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）と、容量セル２および修正用セル３のうち容量セル２のみが配置されたスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）とが、Ｙ方向において、交互に配置される。これにより、容量セル２および修正用セル３が、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、交互に配置されるため、半導体集積回路装置１０に配置される容量セル２および修正用セル３の数を抑えつつ、容量セル２および修正用セル３を確実に半導体集積回路装置１０内に配置することができる。
　また、容量セル２は、隣接する電源配線６，７の間に配置され、その電源配線６，７に接続される。また、容量セル２は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。すなわち、いずれの電源配線６，７も容量セル２と接続されることになる。これにより、回路ブロック内の局所的な電源電圧降下や電源ノイズの発生を抑制することができる。
　また、修正用セル３は、Ｙ方向に並べて配置されたスタンダードセル列ＣＲにおいて、一列おきに配置される。これにより、動作不具合や機能追加を行いたい部分の近傍に修正用セルが配置される可能性が高くなり、修正用セルに対する配線による配線遅延を抑制することができる。
　なお、容量セル２が奇数列のスタンダードセル列ＣＲに配置され、修正用セル３が偶数列のスタンダードセル列ＣＲに配置されているが、これに限られない。容量セル２が偶数列のスタンダードセル列ＣＲに配置され、修正用セル３が奇数列のスタンダードセル列ＣＲに配置されてもよい。
　（第２実施形態）
　図８は第２実施形態に係る半導体集積回路装置の構成を示す平面図である。スタンダードセル列ＣＲ１～ＣＲ６、電源配線６，７、ストラップ電源配線８，９、および、論理セル４の配置に関しては、図３と同様であるので、説明を省略する。
　図３では、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、および、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２は奇数列のスタンダードセル列ＣＲに配置され、修正用セル３は偶数列のスタンダードセル列ＣＲに配置されている。すなわち、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２および修正用セル３は、それぞれ、同じ配置方法で配置される。
　これに対して、図８では、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、容量セル２および修正用セル３は、それぞれ、異なる配置方法で配置される。
　具体的には、容量セル２は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）に配置される。
　また、修正用セル３は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間において、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、奇数列のスタンダードセル列ＣＲに配置される。
　次に、図４、図６、図８および図９を参照しながら、第２実施形態に係る半導体集積回路装置の設計方法について説明する。図９はステップＳ５実行後の半導体集積回路装置のレイアウト構造である。図４において、ステップＳ１～Ｓ４，Ｓ７，Ｓ８は第１実施形態と同様であるので、説明を省略する。
　ステップＳ５において、容量セル２が配置される。図６および図９に示すように、容量セル２は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）の空き領域に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）の空き領域に配置される。すなわち、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｃ，９ｃとの間において、電源配線６，７それぞれのＹ方向両側には、容量セル２が配置される。
　ステップＳ６において、修正用セル３が配置される。図８および図９に示すように、修正用セル３は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間において、偶数列のスタンダードセル列ＣＲ（ＣＲ２，ＣＲ４，ＣＲ６）の空き領域に配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間において、奇数列のスタンダードセル列ＣＲ（ＣＲ１，ＣＲ３，ＣＲ５）の空き領域に配置される。
　図９の構成によって、図３と同様の効果を得ることができる。
　また、例えば、スタンダードセル列ＣＲ３，ＣＲ４の間に配置された電源配線６において電源ノイズが発生した場合、電源配線６に接続された容量セル２を介して、電源配線６の両隣に配置された電源配線７（スタンダードセル列ＣＲ２，ＣＲ３の間に配置された電源配線７、および、スタンダードセル列ＣＲ４，ＣＲ５の間に配置された電源配線７）に電源ノイズが伝搬する。すなわち、電源配線６，７のいずれかで電源ノイズが発生した場合に、容量セル２を介して、両隣に配置された電源配線６，７に電源ノイズが伝搬する。これにより、電源配線６，７において発生した電源ノイズが分散されるので、電源ノイズの影響を低減することができる。
　なお、容量セル２と修正用セル３とを逆に配置してもよい。この場合、容量セル２は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、奇数列のスタンダードセル列ＣＲに配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、偶数列のスタンダードセル列ＣＲに配置される。また、修正用セル３は、ストラップ電源配線８ａ，９ａとストラップ電源配線８ｂ，９ｂとの間においては、偶数列のスタンダードセル列ＣＲに配置され、ストラップ電源配線８ｂ，９ｂとストラップ電源配線８ｃ，９ｃとの間においては、奇数列のスタンダードセル列ＣＲに配置される。
　なお、上記各実施形態では、容量セル２が配置された後、修正用セル３が配置されるとしたが、これに限られず、修正用セル３が配置された後、容量セル２が配置されてもよい。
　また、上記各実施形態では、Ｙ方向に並べて配置されるスタンダードセル列は６列としたが、これに限られず、スタンダードセル列は２列以上であればよい。
　本開示では、スタンダードセルを備えた半導体集積回路装置について、デカップリング容量セルおよび修正用セルを、半導体集積回路装置の面積を抑えつつ、配置することができる。
１　スタンダードセル
２　デカップリング容量セル
３　修正用セル
６，７　電源配線
８，９（８ａ～８ｃ，９ａ～９ｃ）　ストラップ電源配線
ＣＲ（ＣＲ１～ＣＲ６）　スタンダードセル列

Claims (3)

  1. 　第１方向に延びる複数の電源配線と、
    　前記第１方向に並ぶ複数のスタンダードセルをそれぞれ備え、前記電源配線同士の間にそれぞれ配置された、複数のセル列と、
    　前記複数のセル列の上方において、前記第１方向と垂直をなす第２方向に延びており、前記第１方向において離間して隣り合う、同一電源電圧を供給する第１および第２ストラップ電源配線とを備え、
    　前記複数の電源配線は、第１電源電圧を供給する第１電源配線、および、前記第１電源電圧と異なる第２電源電圧を供給する第２電源配線を含み、前記第１電源配線と前記第２電源配線とは、前記第２方向において交互に配置されており、
    　前記複数のセル列は、前記第１ストラップ電源配線と前記第２ストラップ電源配線との間の第１領域において、容量セルおよび修正用セルのうち容量セルのみが配置された第１セル列と、前記第１領域において容量セルおよび修正用セルのうち修正用セルのみが配置された第２セル列とを含み、前記第１セル列と前記第２セル列とは、前記第２方向において交互に配置されていることを特徴とする半導体集積回路装置。
  2. 　請求項１記載の半導体集積回路装置において、
    　前記複数のセル列の上方において前記第２方向に延びており、前記第１方向において前記第２ストラップ電源配線と、前記第１ストラップ電源配線と反対側に、離間して隣り合う、前記第１および第２ストラップ電源配線と同一電源電圧を供給する第３ストラップ電源配線を備え、
    　前記第２ストラップ電源配線と前記第３ストラップ電源配線との間の領域において、前記第１セル列は、容量セルおよび修正用セルのうち容量セルのみが配置されており、前記第２セル列は、容量セルおよび修正用セルのうち修正用セルのみが配置されていることを特徴とする半導体集積回路装置。
  3. 　請求項１記載の半導体集積回路装置において、
    　前記複数のセル列の上方において前記第２方向に延びており、前記第１方向において前記第２ストラップ電源配線と、前記第１ストラップ電源配線と反対側に、離間して隣り合う、前記第１および第２ストラップ電源配線と同一電源電圧を供給する第３ストラップ電源配線を備え、
    　前記第２ストラップ電源配線と前記第３ストラップ電源配線との間の領域において、前記第１セル列は、容量セルおよび修正用セルのうち修正用セルのみが配置されており、前記第２セル列は、容量セルおよび修正用セルのうち容量セルのみが配置されている
    ことを特徴とする半導体集積回路装置。
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