WO2020082426A1 - 薄膜晶体管的制备方法、薄膜晶体管及显示面板 - Google Patents

薄膜晶体管的制备方法、薄膜晶体管及显示面板 Download PDF

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张合静
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    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
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    • H10D30/00—Field-effect transistors [FET]
    • H10D30/01—Manufacture or treatment
    • H10D30/021—Manufacture or treatment of FETs having insulated gates [IGFET]
    • H10D30/031—Manufacture or treatment of FETs having insulated gates [IGFET] of thin-film transistors [TFT]
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D30/00—Field-effect transistors [FET]
    • H10D30/60—Insulated-gate field-effect transistors [IGFET]
    • H10D30/67—Thin-film transistors [TFT]
    • H10D30/674—Thin-film transistors [TFT] characterised by the active materials
    • H10D30/6755—Oxide semiconductors, e.g. zinc oxide, copper aluminium oxide or cadmium stannate
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10K—ORGANIC ELECTRIC SOLID-STATE DEVICES
    • H10K59/00—Integrated devices, or assemblies of multiple devices, comprising at least one organic light-emitting element covered by group H10K50/00
    • H10K59/10—OLED displays
    • H10K59/12—Active-matrix OLED [AMOLED] displays

Definitions

  • the present application relates to the technical field of display devices, and in particular, to a method for preparing a thin film transistor, a thin film transistor, and a display panel.
  • display panels include an active liquid crystal display (AMLCD) and an active organic light emitting diode display (AMOLED).
  • AMLCD active liquid crystal display
  • AMOLED active organic light emitting diode display
  • the two display modes coexist with each other with their own advantages.
  • the active liquid crystal display includes an active array substrate, a color filter substrate, and a liquid crystal layer between the two substrates.
  • An active organic light emitting diode display includes an active array substrate and an organic light emitting diode layer. Both display methods require a stable and reliable array substrate.
  • the array substrate contains one or more thin film transistors (TFTs).
  • the oxide semiconductor layer needs to be conductive, but in practical use, the gate is directly exposed to the outside during the conductive process, which makes the frame resistance of the gate deteriorate or even break , The resistance is large, which affects the electrical characteristics of the thin film transistor.
  • the main purpose of the present application is to provide a method for preparing a thin film transistor, which aims to improve the electrical stability of the thin film transistor.
  • the method for preparing a thin film transistor proposed in this application includes the following steps:
  • the photoresist pattern and the gate insulating layer exposed outside the photoresist pattern are subjected to a conductive process to convert the active layer that is not directly opposed to the photoresist pattern into a conductor After that, it also includes the following steps:
  • the buffer layer and the internal insulating layer are patterned to electrically connect the source electrode to the light shielding layer.
  • the method for manufacturing the thin film transistor further includes:
  • a passivation layer is formed above the source electrode and the drain electrode, and a pixel electrode is formed above the passivation layer, and one end of the pixel electrode is electrically connected to the source electrode through a contact hole.
  • the thickness of the barrier layer is 1.5 ⁇ m to 2.5 ⁇ m.
  • the present application also proposes a thin film transistor, which is prepared by a method for preparing a thin film transistor, which includes the following steps:
  • the thin film transistor includes:
  • a light shielding layer, the light shielding layer is provided on the substrate;
  • a buffer layer, the buffer layer is provided above the shading layer
  • An active layer the active layer is provided above the buffer layer;
  • a gate insulating layer, the gate insulating layer is provided above the active layer;
  • a gate the gate being provided above the gate insulating layer
  • a portion of the active layer directly facing the gate forms a channel region, and active layers on both sides of the channel region are conductive.
  • the thin film transistor further includes:
  • An internal insulating layer covering the gate, the active layer and the buffer layer;
  • a source electrode the source electrode being disposed above the internal insulating layer;
  • a drain the drain is disposed above the internal insulating layer and spaced apart from the source, the drain and the source are respectively electrically connected to conductors on both sides of the active layer through contact holes .
  • the thin film transistor further includes a passivation layer covering the internal insulating layer, the source electrode and the drain electrode, and a pixel electrode provided above the passivation layer, the pixel electrode passing through the contact The hole is electrically connected to the source electrode.
  • the thickness of the gate insulating layer is 500 ⁇ ⁇ 3000 ⁇ .
  • the present application also proposes a display panel including the thin film transistor described above.
  • the thin film transistor is prepared using a thin film transistor manufacturing method.
  • the thin film transistor manufacturing method includes the following steps:
  • the thin film transistor includes:
  • a light shielding layer, the light shielding layer is provided on the substrate;
  • a buffer layer, the buffer layer is provided above the shading layer
  • An active layer the active layer is provided above the buffer layer;
  • a gate insulating layer, the gate insulating layer is provided above the active layer;
  • a gate the gate being provided above the gate insulating layer
  • a portion of the active layer directly facing the gate forms a channel region, and active layers on both sides of the channel region are conductive.
  • a barrier layer is formed above the gate, the barrier layer is patterned to form a photoresist pattern, and the gate and the photoresist pattern are etched to retain the portion of the gate and the photoresist pattern directly opposite the active layer Conducting a conductive treatment on the photoresist pattern and the gate insulating layer exposed outside the photoresist pattern to convert the active layer that is not directly opposed to the photoresist pattern into a conductor, because a barrier layer is provided on the outer surface of the gate, It can effectively prevent the damage to the gate during the conductorization, avoid increasing the frame resistance of the gate, and at the same time can well conduct the active layer, reduce the impedance, and make the overall electrical performance of the thin film transistor stable.
  • FIG. 1 is a schematic diagram of forming a light-shielding layer in a method for manufacturing a thin film transistor of the present application
  • FIG. 2 is a schematic diagram of forming a buffer layer and an active layer in the preparation method of the thin film transistor of the present application
  • FIG. 3 is a schematic diagram of forming a gate insulating layer, a gate, and a barrier layer in the method for manufacturing a thin film transistor of the present application;
  • FIG. 4 is a schematic diagram of conducting a conductor in the preparation method of the thin film transistor of the present application.
  • FIG. 5 is a schematic diagram of etching a gate insulating layer and removing a photoresist pattern in a method for manufacturing a thin film transistor of the present application;
  • FIG. 6 is a schematic diagram of forming a drain electrode, a source electrode and a pixel electrode in an embodiment of a method for manufacturing a thin film transistor of the present application;
  • FIG. 7 is a schematic diagram of forming a drain electrode, a source electrode, and a pixel electrode in another embodiment of the method for manufacturing a thin film transistor of the present application.
  • Label name Label name 10 Substrate 60 Grid 20 Shading layer 70 Barrier 30 buffer layer 80 Insulation 40 Active layer 90 Drain 41 First conductor 100 Source 42 Second conductor 110 Passivation layer 43 Channel region 120 Pixel electrode 50 Gate insulating layer
  • connection and “fixed” should be understood in a broad sense, for example, “fixed” may be a fixed connection, a detachable connection, or integrated; It is a mechanical connection or an electrical connection; it can be directly connected or indirectly connected through an intermediary. It can be the connection between two elements or the interaction between two elements, unless otherwise clearly defined. Those of ordinary skill in the art can understand the specific meanings of the above terms in this application according to specific situations.
  • This application proposes a method for manufacturing a thin film transistor.
  • the method for manufacturing the thin film transistor includes the following steps:
  • a first metal layer is deposited above the gate insulating layer 50, the first metal layer is patterned to form a gate 60, a barrier layer 70 is formed above the gate 60, and the barrier layer 70 is formed Patterning to form a photoresist pattern, and etching the gate electrode 60 and the photoresist pattern, leaving the gate electrode 60 and the photoresist pattern portion directly opposite to the active layer 40;
  • the substrate 10 is an insulating substrate whose light transmittance of external light exceeds a preset light transmittance, and the preset light transmittance may be, but not limited to, 90%.
  • the material of the substrate 10 includes any one or more of electrically insulating materials such as quartz, mica, alumina, or transparent plastic.
  • the substrate 10 is an insulating layer substrate, which can reduce high-frequency loss.
  • a light-shielding film is coated on one surface of the substrate 10, and the light-shielding film is patterned to form a light-shielding layer 20.
  • the light-shielding layer 20 may be an organic (such as BM, acrylic resin) or inorganic (such as metal Mo, Ti, etc.) material.
  • the light shielding layer 20 can block the ultraviolet light passing through the substrate 10 so that the ultraviolet light passing through the substrate 10 cannot pass through.
  • a buffer layer 30 is deposited on the light shielding layer 20. Specifically, the buffer layer 30 is deposited on the surface of the light shielding layer 20 away from the substrate 10 by chemical vapor deposition.
  • the buffer layer 30 may include silicon nitride, silicon oxide, silicon oxynitride, and silicon carbide, respectively. , Aluminum oxide, or hafnium oxide, the light leakage current of the thin film transistor can be reduced by increasing the light reflectance of the contact surface of the buffer layer 30 and the active layer 40.
  • the thickness of the buffer layer 30 is not the main improvement point of this application. This will not be described in detail.
  • An oxide semiconductor film is deposited over the buffer layer 30. Specifically, an oxide semiconductor film is deposited on the surface of the buffer layer 30 away from the light-shielding layer 20 by chemical vapor deposition, and the oxide semiconductor film is patterned to form the active layer 40.
  • the active layer 40 is also called a channel layer.
  • the active layer 40 is a metal oxide semiconductor layer.
  • the metal oxide semiconductor layer may include, but is not limited to, one or more of the following materials: ZnO-based transparent Oxide semiconductor materials, SnO 2 based transparent oxide semiconductor materials, In 2 O 3 based transparent oxide semiconductor materials, etc.
  • the active layer 170 may be Indium Gallium Zinc Oxide (IGZO).
  • a gate insulating layer 50 is deposited above the active layer 40. Specifically, the gate insulating layer 50 is deposited on the surface of the active layer 40 away from the buffer layer 30 by chemical vapor deposition.
  • the gate insulating layer 50 may use silicon oxide (SiO 2 )material.
  • the thickness of the gate insulating layer 50 is 500 ⁇ ⁇ 3000 ⁇ .
  • the thickness of the gate insulating layer 50 is 500 ⁇ , 1000 ⁇ , and 3000 ⁇ .
  • the thickness of the gate insulating layer 50 when the thickness of the gate insulating layer 50 is less than 500 ⁇ , its thickness is too small to improve the electrical performance of the active layer 40; when the thickness of the gate insulating layer 50 is greater than 3000 ⁇ , its thickness is too thick will significantly affect the active
  • the layer 40 has the effect of conducting, so it is more appropriate to set the thickness of the gate insulating layer 50 between 500 ⁇ and 3000 ⁇ .
  • the gate electrode 60 is made of a metal material with excellent conductivity and good light shielding properties.
  • the gate 60 can block light to prevent light from entering the portion of the active layer 40 that is blocked by the gate 60 when conducting, so that the thin film transistor has good electrical stability.
  • the material of the gate 60 may be molybdenum (Mo) , Aluminum (Al), copper (Cu), titanium (Ti) one or more of the stack combination.
  • a barrier layer 70 is formed on the surface of the gate 60 away from the gate insulating layer 50 by chemical vapor deposition, and the barrier layer 70 is a photosensitive substance.
  • the gate electrode 60 and the photoresist pattern are etched through a wet etching process to remove the gate electrode 60 not covered by the photoresist pattern.
  • the opposite sides of the active layer 40 that is, the left and right portions of the active layer 40 in FIGS. 4 to 6, have conductivity, that is, the first conductor 41 and the second conductor 42 in the figure.
  • the length of the first conductor 41 and the second conductor 42 may be the same or different, and the length of the conductor on both sides is 5 ⁇ m ⁇ 25 ⁇ m.
  • a barrier layer 70 is formed above the gate 60, the barrier layer 70 is patterned to form a photoresist pattern, and the gate 60 and the photoresist pattern 70 are etched to retain the gate directly opposite the active layer 40
  • the electrode 60 and the photoresist pattern part, the photoresist pattern and the gate insulating layer 50 exposed outside the photoresist pattern are conductively processed, and the active layer 40 that is not directly opposed to the photoresist pattern is converted into a conductor.
  • a barrier layer 70 is provided on the outer surface of the gate 60, which can effectively prevent damage to the gate 60 during the conductorization, prevent the frame resistance of the gate 60 from becoming larger, and can well conduct the active layer 40 at the same time. Lowering the impedance makes the overall electrical performance of the thin film transistor stable.
  • the photoresist pattern and the gate insulating layer 50 exposed outside the photoresist pattern are subjected to a conductive process to remove the active elements that are not directly opposed to the photoresist pattern
  • the following steps are also included:
  • a second metal layer is deposited over the internal insulating layer 80, and the second metal layer is patterned to form a drain 90 and a source 100, and the drain 90 and the source 100 are spaced apart.
  • the opposite sides of the active layer 40 are converted into conductors, and the drain 90 and the source 100 are electrically connected to the conductors on both sides, respectively.
  • the gate insulating layer 50 is etched through a wet etching process while removing the photoresist pattern, and an internal insulating layer 80 is formed on the surface of the active layer 40 and the gate 60 away from the buffer layer 30, the internal insulating layer 80 can be coated directly, or by chemical vapor deposition method, which is not limited here, the internal insulating layer 80 can use silicon oxide (SiO 2 ) film layer, or, the internal insulating layer 80 uses silicon oxide (SiO 2 ) and nitrogen A composite film layer of silicon nitride (SiNx), wherein the silicon oxide layer is close to the active layer 40, and the silicon nitride layer is far from the active layer 40.
  • a second metal layer is deposited on the surface of the inner insulating layer 80 away from the active layer 40 by physical vapor deposition, and the second metal layer is patterned to form the drain 90 and the source 100, and the drain 90 and the source 100 are spaced apart.
  • the opposite sides of the active layer 40 are converted into conductors, and the drain 90 and the source 100 are electrically connected to the conductors on both sides, that is, the first conductor 41 is electrically connected to the drain 90, and the second conductor 42 is connected to the source 100 Electrical connection.
  • the opposite sides of the active layer 40 have good conductivity, it is beneficial to achieve good conductive contact between the source 100 and the drain 90 and the opposite sides of the active layer 40, which can reduce the source 100 and the drain
  • the contact resistance between the pole 90 and the opposite sides of the active layer 40 can reduce the risk of current leakage.
  • the material of the source electrode 100 and the drain electrode 90 may be a transparent conductive oxide film layer.
  • the transparent conductive oxide film layer includes but is not limited to Indium Tin Oxide (ITO) and Indium Zinc Oxide , IZO), fluorine-doped tin oxide (SnO 2 : F, FTO), aluminum-doped zinc oxide (ZnO: Al, AZO).
  • the buffer layer 30 and the internal insulating layer 80 are patterned to make the source electrode 100 and the light shielding layer 20 electrically connection.
  • the buffer layer 30 and the internal insulating layer 80 are patterned to electrically connect the source electrode 100 and the light shielding layer 20, which can improve the electrical properties of the thin film transistor stability.
  • the light-shielding layer 20 is a non-conductive material, only the internal insulating layer 80 needs to be patterned.
  • the manufacturing method of the thin film transistor further includes:
  • a passivation layer 110 is formed above the source electrode 100 and the drain electrode 90, and a pixel electrode 120 is formed above the passivation layer 110, and one end of the pixel electrode 120 communicates with the source electrode 100 through a contact hole Electrical connection.
  • a passivation layer 110 is formed on the surface of the source electrode 100 and the drain electrode 90 away from the internal insulating layer 80.
  • the passivation layer 110 may be directly coated, or the chemical vapor deposition method may be used to insulate the passivation layer 110 from the internal
  • the layer 80 material may be the same or different.
  • the passivation layer 100 may be a silicon oxide (SiO 2 ) film layer, or the passivation layer 100 may be a composite film layer of silicon oxide (SiO 2 ) and silicon nitride (SiNx).
  • the pixel electrode 120 may be a semi-transparent electrode or a reflective electrode.
  • the pixel electrode 120 may include a transparent conductive layer.
  • the transparent conductive layer may include, for example, indium tin oxide (ITO), indium zinc oxide (IZO), zinc oxide (ZnO), indium oxide (In 2 O 3 ), indium gallium oxide (IGO), and aluminum zinc oxide (AZO). At least one.
  • the pixel electrode 120 may further include a transflective layer arranged to improve luminous efficiency.
  • the transflective layer may be a thin layer (eg, several nanometers to tens of nanometers thick), and may include at least one of Ag, Mg, Al, Pt, Pd, Au, Ni, Nd, Ir, Cr, Li, Ca, and Yb One is not restricted here.
  • the thickness of the barrier layer 70 is 1.5 ⁇ m to 2.5 ⁇ m.
  • the thickness of the optional barrier layer 70 is 1.5 ⁇ m, 2 ⁇ m , 2.5 ⁇ m.
  • the thickness of the barrier layer 70 directly affects the effect on the conductorization of the active layer 40, wherein, when the thickness of the barrier layer 70 is less than 1.5 ⁇ m, the electrical performance of the thin film transistor is unstable during the conductorization process; When the thickness of the layer 70 is greater than 2.5 ⁇ m, material waste is caused, which is not conducive to cost saving. Therefore, the thickness of the barrier layer 70 is set at 1.5 ⁇ m ⁇ 2.5 ⁇ m is more suitable.
  • the present application also proposes a thin film transistor, which is prepared by using the thin film transistor manufacturing method.
  • the specific structure of the thin film transistor manufacturing method refers to the above embodiments. Since the thin film transistor adopts all the technical solutions of all the above embodiments Therefore, it has at least all the advantages brought by the technical solutions of the above embodiments, which will not be repeated here.
  • the thin film transistor includes:
  • a light shielding layer 20, the light shielding layer 20 is provided on the substrate 10;
  • a buffer layer 30, the buffer layer 30 is disposed above the light shielding layer 20;
  • An active layer 40, the active layer 40 is disposed above the buffer layer 30;
  • a gate insulating layer 50, the gate insulating layer 50 is disposed above the active layer 40;
  • a gate 60, the gate 60 is disposed above the gate insulating layer 50;
  • a portion of the active layer 40 facing the gate 60 forms a channel region 43, and the active layers 40 on both sides of the channel region 43 are conductive.
  • the thin film transistor further includes:
  • a source electrode 100 which is disposed above the internal insulating layer 80;
  • a drain 90, the drain 90 is disposed above the internal insulating layer 80 and spaced apart from the source 100, the drain 90 and the source 100 are respectively on both sides of the active layer 40 Conductors are electrically connected through contact holes.
  • the thin film transistor further includes a passivation layer 110 covering the internal insulating layer 80, the source electrode 100 and the drain electrode 90, and a pixel electrode 120 disposed above the passivation layer 110.
  • the pixel electrode 120 is electrically connected to the source electrode 100 through a contact hole.
  • the active layers 40 on both sides of the channel region 43 are conductive, that is, the first conductor 41 and the second conductor 42 are formed on both sides of the active layer 40.
  • the present application also proposes a display panel including a thin film transistor.
  • the specific structure of the thin film transistor refers to the above embodiments. Since the display panel adopts all the technical solutions of all the above embodiments, it has at least the technology of the above embodiments All the advantages brought by the scheme will not be repeated here.

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Abstract

本申请公开一种薄膜晶体管的制备方法、薄膜晶体管及显示面板，该薄膜晶体管的所述有源层正对所述栅极的部分形成沟道区，所述沟道区两侧的有源层被导体化。

Description

薄膜晶体管的制备方法、薄膜晶体管及显示面板
技术领域
本申请涉及显示装置技术领域，特别涉及一种薄膜晶体管的制备方法、薄膜晶体管及显示面板。
背景技术
随着显示科技的日渐进步，显示面板成为人们不可缺少的必备品之一。目前显示面板包括主动式液晶显示器（AMLCD）和主动式有机发光二极管显示器(AMOLED)，两种显示方式以各自的优势相互并存。而主动式液晶显示器包括主动阵列基板、彩色滤光片基板以及与位于两基板之间的液晶层构成。主动式有机发光二极管显示器包括主动阵列基板和有机发光二极管层。两种显示方式均需要有稳定可靠的阵列基板。阵列基板包含一个或多个薄膜晶体管（TFT），随着人们对显示面板的分辨率以及显示品质的需求不断提升，由于常用的底栅结构薄膜晶体管寄生电容相对较大，不利于高分辨以及有机发光二极管（Organic Light-Emitting Diode, OLED）显示，因此，高分辨的显示面板以及主动式有机发光二极管显示器往往采用顶栅结构薄膜晶体管形式。
然而，在顶栅结构薄膜晶体管制程中，需要对氧化物半导体层进行导体化处理，但在实际运用中，导体化处理时栅极直接暴露在外面，使得栅极的方框电阻退化甚至断线，电阻较大，从而影响薄膜晶体管的电特性。
发明内容
本申请的主要目的是提供一种薄膜晶体管的制备方法，旨在提高薄膜晶体管的电学稳定性。
为实现上述目的，本申请提出的薄膜晶体管的制备方法，包括以下步骤：
提供一基板；
在所述基板的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层；
在所述遮光层的上方沉积缓冲层；
在所述缓冲层的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层；
在所述有源层的上方沉积栅极绝缘层；
在所述栅极绝缘层的上方沉积第一金属层，将所述第一金属层图案化以形成栅极，在所述栅极的上方形成阻挡层，将所述阻挡层图案化以形成光阻图案，并对所述栅极和所述光阻图案进行蚀刻，保留与所述有源层正对的栅极和光阻图案部分；以及
对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体。
可选的，对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体之后，还包括以下步骤：
对所述栅极绝缘层进行蚀刻，同时移除所述光阻图案；
在所述有源层和所述栅极的上方形成内部绝缘层，并对所述内部绝缘层进行图案化处理；以及
在所述内部绝缘层的上方沉积第二金属层，将所述第二金属层图案化处理以形成漏极和源极，所述漏极和所述源极间隔设置，所述有源层的相对两侧转化为导体，且所述漏极和所述源极分别与两侧的所述导体电连接。
可选的，当所述遮光层为导电材料时，对所述缓冲层和所述内部绝缘层进行图案化处理，以使所述源极与所述遮光层电连接。
可选的，所述薄膜晶体管的制备方法还包括：
在所述源极和所述漏极的上方形成钝化层，在所述钝化层的上方形成像素电极，所述像素电极的一端通过接触孔与所述源极电连接。
可选的，所述阻挡层的厚度为1.5μm ~2.5μm。
本申请还提出一种薄膜晶体管，所述薄膜晶体管采用的薄膜晶体管的制备方法制备而成，薄膜晶体管的制备方法包括以下步骤：
提供一基板；
在所述基板的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层；
在所述遮光层的上方沉积缓冲层；
在所述缓冲层的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层；
在所述有源层的上方沉积栅极绝缘层；
在所述栅极绝缘层的上方沉积第一金属层，将所述第一金属层图案化以形成栅极，在所述栅极的上方形成阻挡层，将所述阻挡层图案化以形成光阻图案，并对所述栅极和所述光阻图案进行蚀刻，保留与所述有源层正对的栅极和光阻图案部分；以及
对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体；
其中，所述薄膜晶体管包括：
基板；
遮光层，所述遮光层设于所述基板；
缓冲层，所述缓冲层设于所述遮光层的上方；
有源层，所述有源层设于所述缓冲层的上方；
栅极绝缘层，所述栅极绝缘层设于所述有源层的上方；
栅极，所述栅极设于所述栅极绝缘层的上方；以及
所述有源层正对所述栅极的部分形成沟道区，所述沟道区两侧的有源层被导体化。
可选的，所述薄膜晶体管还包括：
内部绝缘层，所述内部绝缘层覆盖所述栅极、所述有源层和所述缓冲层；
源极，所述源极设于所述内部绝缘层的上方；以及
漏极，所述漏极设于所述内部绝缘层的上方且与所述源极间隔设置，所述漏极和所述源极分别与所述有源层两侧的导体通过接触孔电连接。
可选的，所述薄膜晶体管还包括覆盖所述内部绝缘层、所述源极和所述漏极的钝化层、和设于所述钝化层上方的像素电极，所述像素电极通过接触孔与所述源极电连接。
可选的，所述栅极绝缘层的厚度为500Å~3000Å。
本申请还提出一种显示面板，包括所述的薄膜晶体管，所述薄膜晶体管采用的薄膜晶体管的制备方法制备而成，薄膜晶体管的制备方法包括以下步骤：
提供一基板；
在所述基板的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层；
在所述遮光层的上方沉积缓冲层；
在所述缓冲层的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层；
在所述有源层的上方沉积栅极绝缘层；
在所述栅极绝缘层的上方沉积第一金属层，将所述第一金属层图案化以形成栅极，在所述栅极的上方形成阻挡层，将所述阻挡层图案化以形成光阻图案，并对所述栅极和所述光阻图案进行蚀刻，保留与所述有源层正对的栅极和光阻图案部分；以及
对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体；
其中，所述薄膜晶体管包括：
基板；
遮光层，所述遮光层设于所述基板；
缓冲层，所述缓冲层设于所述遮光层的上方；
有源层，所述有源层设于所述缓冲层的上方；
栅极绝缘层，所述栅极绝缘层设于所述有源层的上方；
栅极，所述栅极设于所述栅极绝缘层的上方；以及
所述有源层正对所述栅极的部分形成沟道区，所述沟道区两侧的有源层被导体化。
本申请薄膜晶体管通过在栅极的上方形成阻挡层，将阻挡层图案化以形成光阻图案，并对栅极和光阻图案进行蚀刻，保留与有源层正对的栅极和光阻图案部分，对光阻图案和暴露于光阻图案之外的栅极绝缘层进行导体化处理，将未与光阻图案正对设置的有源层转化为导体，由于在栅极外表面设有阻挡层，能有效防止在导体化时对栅极的损坏，避免栅极的方框电阻变大，同时能很好地对有源层进行导体化，降低阻抗，使得薄膜晶体管的整体电学性能稳定。
附图说明
为了更清楚地说明本申请实施例中的技术方案，下面将对实施例描述中所需要使用的附图作简单地介绍，显而易见地，下面描述中的附图仅仅是本申请的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图示出的结构获得其他的附图。
图1为本申请薄膜晶体管的制备方法中形成遮光层的示意图；
图2为本申请薄膜晶体管的制备方法中形成缓冲层和有源层的示意图；
图3为本申请薄膜晶体管的制备方法中形成栅极绝缘层、栅极和阻挡层的示意图；
图4为本申请薄膜晶体管的制备方法中进行导体化的示意图；
图5为本申请薄膜晶体管的制备方法中对栅极绝缘层进行蚀刻并移除光阻图案的示意图；
图6为本申请薄膜晶体管的制备方法中一实施例形成漏极、源极和像素电极的示意图；
图7为本申请薄膜晶体管的制备方法中另一实施例形成漏极、源极和像素电极的示意图。
附图标号说明：
标号 名称 标号 名称
10 基板 60 栅极
20 遮光层 70 阻挡层
30 缓冲层 80 内部绝缘层
40 有源层 90 漏极
41 第一导体 100 源极
42 第二导体 110 钝化层
43 沟道区 120 像素电极
50 栅极绝缘层
本申请目的的实现、功能特点及优点将结合实施例，参照附图做进一步说明。
具体实施方式
下面将结合本申请实施例中的附图，对本申请实施例中的技术方案进行清楚、完整地描述，显然，所描述的实施例仅仅是本申请的一部分实施例，而不是全部的实施例。基于本申请中的实施例，本领域普通技术人员在没有作出创造性劳动前提下所获得的所有其他实施例，都属于本申请保护的范围。
需要说明，本申请实施例中所有方向性指示（诸如上、下、左、右、前、后……）仅设置为解释在某一特定姿态（如附图所示）下各部件之间的相对位置关系、运动情况等，如果该特定姿态发生改变时，则该方向性指示也相应地随之改变。
在本申请中，除非另有明确的规定和限定，术语“连接”、“固定”等应做广义理解，例如，“固定”可以是固定连接，也可以是可拆卸连接，或成一体；可以是机械连接，也可以是电连接；可以是直接相连，也可以通过中间媒介间接相连，可以是两个元件内部的连通或两个元件的相互作用关系，除非另有明确的限定。对于本领域的普通技术人员而言，可以根据具体情况理解上述术语在本申请中的具体含义。
另外，在本申请中如涉及“第一”、“第二”等的描述仅设置为描述目的，而不能理解为指示或暗示其相对重要性或者隐含指明所指示的技术特征的数量。由此，限定有“第一”、“第二”的特征可以明示或者隐含地包括至少一个该特征。另外，各个实施例之间的技术方案可以相互结合，但是必须是以本领域普通技术人员能够实现为基础，当技术方案的结合出现相互矛盾或无法实现时应当认为这种技术方案的结合不存在，也不在本申请要求的保护范围之内。
本申请提出一种薄膜晶体管的制备方法。
参照图1至图4，在本申请实施例中，该薄膜晶体管的制备方法，包括以下步骤：
提供一基板10；
在所述基板10的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层20；
在所述遮光层20的上方沉积缓冲层30；
在所述缓冲层30的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层40；
在所述有源层40的上方沉积栅极绝缘层50；
在所述栅极绝缘层50的上方沉积第一金属层，将所述第一金属层图案化以形成栅极60，在所述栅极60的上方形成阻挡层70，将所述阻挡层70图案化以形成光阻图案，并对所述栅极60和所述光阻图案进行蚀刻，保留与所述有源层40正对的栅极60和光阻图案部分；
对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层50进行导体化处理，将未与所述光阻图案正对设置的所述有源层40转化为导体。
具体的，基板10为对外光的透光率超过预设透光率的绝缘衬底，预设透光率可以为但不仅限于为90％。该基板10的材料包括石英、云母、氧化铝或者透明塑料等电绝缘材料中的任意一种或者多种。所述基板10为绝缘层衬底能够减小其高频损耗。
在基板10的一表面涂覆遮光薄膜，将遮光薄膜图案化形成遮光层20，遮光层20可以为有机（如BM，丙烯酸树脂）或无机（如金属Mo、Ti等）材料。遮光层20可以对穿过基板10的紫外光进行遮挡，从而使得穿过基板10的紫外光无法穿过。
在遮光层20的上方沉积缓冲层30，具体的，在遮光层20远离基板10的表面通过化学气相沉积缓冲层30，缓冲层30可分别包含氮化硅、氧化硅、氮氧化硅、碳化硅、氧化铝、或氧化铪，可通过提高缓冲层30及有源层40的接触面的光线反射率来降低薄膜晶体管的光漏电流，对于缓冲层30的厚度不是本申请的主要改进点，在此不做具体描述。
在缓冲层30的上方沉积氧化物半导体薄膜，具体的，在缓冲层30远离遮光层20的表面通过化学气相沉积氧化物半导体薄膜，将氧化物半导体薄膜图案化形成有源层40。有源层40也称为沟道层，本实施例中有源层40为金属氧化物半导体层，该金属氧化物半导体层可以包括但不仅限于以下材料中的一种或者多种：ZnO基透明氧化物半导体材料，SnO2基透明氧化物半导体材料，In2O3基透明氧化物半导体材料等。举例而言，所述有源层170可以为铟镓锌氧化物(Indium Gallium Zinc Oxide，IGZO)。
在有源层40的上方沉积栅极绝缘层50，具体的，在有源层40远离缓冲层30的表面通过化学气相沉积栅极绝缘层50，栅极绝缘层50可采用氧化硅(SiO2 )材料。本实施例中，栅极绝缘层50的厚度为500Å~3000Å。可选的，栅极绝缘层50的厚度为500Å、1000 Å 、3000Å。其中，当栅极绝缘层50的厚度小于500Å时，其厚度太小不利于提高有源层40的电性能；当栅极绝缘层50的厚度大于3000Å时，其厚度太厚会明显影响有源层40进行导体化的效果，因此，将栅极绝缘层50的厚度设置在500Å~3000Å之间较合适。
在栅极绝缘层50的上方沉积第一金属层，将第一金属层图案化以形成栅极60，在栅极60的上方形成阻挡层70，将阻挡层70图案化以形成光阻图案，并对栅极60和光阻图案进行蚀刻，保留与有源层40正对的栅极60和光阻图案部分，具体的，在栅极绝缘层50远离有源层40的表面通过物理气相沉积第一金属层，将第一金属层图案化以形成栅极60，栅极60采用导电性优、遮光性好的金属材料。栅极60能够遮挡光线，用以防止导体化时，光线进入有源层40被栅极60遮挡的部位，使得薄膜晶体管具有良好的电性稳定性，栅极60的材料可以是钼(Mo)、铝(Al)、铜(Cu)、钛(Ti)中的一种或多种的堆栈组合。在栅极60远离栅极绝缘层50的表面通过化学气相沉积形成阻挡层70，阻挡层70为光敏性物质。并对栅极60和光阻图案通过湿刻蚀工艺进行蚀刻，除去未被光阻图案覆盖的栅极60。
对光阻图案和暴露于光阻图案之外的栅极绝缘层50进行导体化处理，将未与光阻图案正对设置的有源层40转化为导体，具体的，该导体化处理的方式为等离子体处理方式、离子注入处理方式、紫外光照射处理方式或微波处理方式。有源层40的相对两侧即图4至图6中有源层40的左侧和右侧部分具有导电性，即图中的第一导体41和第二导体42。其中第一导体41和第二导体42的长度可以相同，也可以不同，两侧的导体化的长度为5μm ~25μm。
本申请薄膜晶体管通过在栅极60的上方形成阻挡层70，将阻挡层70图案化以形成光阻图案，并对栅极60和光阻图案70进行蚀刻，保留与有源层40正对的栅极60和光阻图案部分，对光阻图案和暴露于光阻图案之外的栅极绝缘层50进行导体化处理，将未与光阻图案正对设置的有源层40转化为导体，由于在栅极60外表面设有阻挡层70，能有效防止在导体化时对栅极60的损坏，避免栅极60的方框电阻变大，同时能很好地对有源层40进行导体化，降低阻抗，使得薄膜晶体管的整体电学性能稳定。
参照图5至图7，对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层50进行导体化处理，将未与所述光阻图案正对设置的所述有源层40转化为导体之后，还包括以下步骤：
对所述栅极绝缘层50进行蚀刻，同时移除所述光阻图案；
在所述有源层40和所述栅极60的上方形成内部绝缘层80，并对所述内部绝缘层80进行图案化处理；
在所述内部绝缘层80的上方沉积第二金属层，将所述第二金属层图案化处理以形成漏极90和源极100，所述漏极90和所述源极100间隔设置，所述有源层40的相对两侧转化为导体，且所述漏极90和所述源极100分别与两侧的所述导体电连接。
本实施例中，对栅极绝缘层50通过湿刻蚀工艺进行蚀刻，同时移除光阻图案，在有源层40和栅极60远离缓冲层30的表面形成内部绝缘层80，内部绝缘层80可直接涂覆上去，或者用化学气相沉积方法，在此不做限制，内部绝缘层80可采用氧化硅(SiO2 )膜层，或，内部绝缘层80采用氧化硅(SiO2 )和氮化硅(SiNx)的复合膜层，其中，氧化硅层靠近有源层40，氮化硅层远离有源层40。
在内部绝缘层80远离有源层40的表面通过物理气相沉积第二金属层，将述第二金属层图案化处理以形成漏极90和源极100，漏极90和源极100间隔设置，有源层40的相对两侧转化为导体，且漏极90和源极100分别与两侧的导体电连接，即，第一导体41与漏极90电连接，第二导体42与源极100电连接。由于有源层40的相对两侧具有良好的导电性，因此有利于源极100和漏极90与有源层40的相对两侧之间实现良好的导电接触，既能够降低源极100和漏极90与有源层40的相对两侧之间的接触电阻，又能够降低电流泄露风险。
其中，源极100和漏极90的材料可以为透明导电氧化物膜层，透明导电氧化物膜层包括但不仅限于为铟锡氧化物(Indium Tin Oxide，ITO)、氧化铟锌(Indium Zinc Oxide，IZO)、氟掺杂氧化锡(SnO2 ：F，FTO)、铝掺杂氧化锌(ZnO：Al，AZO)。
参照图6和图7，当所述遮光层20为导电材料时，对所述缓冲层30和所述内部绝缘层80进行图案化处理，以使所述源极100与所述遮光层20电连接。
一实施例中，如图7，当遮光层20为导电材料时，对缓冲层30和内部绝缘层80进行图案化处理，以使源极100与遮光层20电连接，可以提高薄膜晶体管的电学稳定性。另一实施例中，如图6，若遮光层20为非导电材料时，只需对内部绝缘层80进行图案化处理。
进一步的，所述薄膜晶体管的制备方法还包括：
在所述源极100和所述漏极90的上方形成钝化层110，在所述钝化层110的上方形成像素电极120，所述像素电极120的一端通过接触孔与所述源极100电连接。
本实施例中，在源极100和漏极90远离内部绝缘层80的表面形成钝化层110，钝化层110可直接涂覆上去，或者用化学气相沉积方法，钝化层110与内部绝缘层80材质可以相同，也可以不同。钝化层100可采用氧化硅(SiO2 )膜层，或，钝化层100采用氧化硅(SiO2 )和氮化硅(SiNx)的复合膜层。
像素电极120可以是半透明电极或反射电极。当像素电极120是半透明电极时，像素电极120可包括透明导电层。透明导电层可包括例如氧化铟锡(ITO)、氧化铟锌(IZO)、氧化锌(ZnO)、氧化铟(In2O3 )、氧化铟镓(IGO)和氧化铝锌(AZO)中的至少一种。除了透明导电层之外，像素电极120还可包括设置为提高发光效率的半透反射层。半透反射层可以是薄层(例如几纳米至几十纳米厚)，并且可包括Ag、Mg、Al、Pt、Pd、Au、Ni、Nd、Ir、Cr、Li、Ca和Yb中的至少一种，在此不做限制。
进一步的，所述阻挡层70的厚度为1.5μm ~2.5μm。可选阻挡层70的厚度为1.5μm、2μm 、2.5μm。
本实施例中，阻挡层70的厚度直接影响对有源层40导体化的效果，其中，当阻挡层70的厚度小于1.5μm时，导体化过程中，薄膜晶体管的电学性能不稳定；当阻挡层70的厚度大于2.5μm时，导致材料浪费，不利于节约成本。因此，将阻挡层70的厚度设置在1.5μm ~2.5μm之间较合适。
本申请还提出一种薄膜晶体管，该薄膜晶体管采用薄膜晶体管的制备方法制备而成，该薄膜晶体管的制备方法的具体结构参照上述实施例，由于本薄膜晶体管采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有优点，在此不再一一赘述。
其中，薄膜晶体管包括：
基板10；
遮光层20，所述遮光层20设于所述基板10；
缓冲层30，所述缓冲层30设于所述遮光层20的上方；
有源层40，所述有源层40设于所述缓冲层30的上方；
栅极绝缘层50，所述栅极绝缘层50设于所述有源层40的上方；
栅极60，所述栅极60设于所述栅极绝缘层50的上方；
所述有源层40正对所述栅极60的部分形成沟道区43，所述沟道区43两侧的有源层40被导体化。
进一步的，所述薄膜晶体管还包括：
内部绝缘层80，所述内部绝缘层80覆盖所述栅极60、所述有源层40和所述缓冲层30；
源极100，所述源极100设于所述内部绝缘层80的上方；
漏极90，所述漏极90设于所述内部绝缘层80的上方且与所述源极100间隔设置，所述漏极90和所述源极100分别与所述有源层40两侧的导体通过接触孔电连接。
进一步的，所述薄膜晶体管还包括覆盖所述内部绝缘层80、所述源极100和所述漏极90的钝化层110、和设于所述钝化层110上方的像素电极120，所述像素电极120通过接触孔与所述源极100电连接。
本实施例中，沟道区43两侧的有源层40被导体化，即有源层40的两侧形成有第一导体41和第二导体42。
本申请还提出一种显示面板，该显示面板包括薄膜晶体管，该薄膜晶体管的具体结构参照上述实施例，由于本显示面板采用了上述所有实施例的全部技术方案，因此至少具有上述实施例的技术方案所带来的所有优点，在此不再一一赘述。
以上所述仅为本申请的可选实施例，并非因此限制本申请的专利范围，凡是在本申请的发明构思下，利用本申请说明书及附图内容所作的等效结构变换，或直接/间接运用在其他相关的技术领域均包括在本申请的专利保护范围内。

Claims (17)

  1. 一种薄膜晶体管的制备方法，其中，包括以下步骤：
    提供一基板；
    在所述基板的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层；
    在所述遮光层的上方沉积缓冲层；
    在所述缓冲层的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层；
    在所述有源层的上方沉积栅极绝缘层；
    在所述栅极绝缘层的上方沉积第一金属层，将所述第一金属层图案化以形成栅极，在所述栅极的上方形成阻挡层，将所述阻挡层图案化以形成光阻图案，并对所述栅极和所述光阻图案进行蚀刻，保留与所述有源层正对的栅极和光阻图案部分；以及
    对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体。
  2. 如权利要求1所述的薄膜晶体管的制备方法，其中，对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体之后，还包括以下步骤：
    对所述栅极绝缘层进行蚀刻，同时移除所述光阻图案；
    在所述有源层和所述栅极的上方形成内部绝缘层，并对所述内部绝缘层进行图案化处理；以及
    在所述内部绝缘层的上方沉积第二金属层，将所述第二金属层图案化处理以形成漏极和源极，所述漏极和所述源极间隔设置，所述有源层的相对两侧转化为导体，且所述漏极和所述源极分别与两侧的所述导体电连接。
  3. 如权利要求2所述的薄膜晶体管的制备方法，其中，当所述遮光层为导电材料时，对所述缓冲层和所述内部绝缘层进行图案化处理，以使所述源极与所述遮光层电连接。
  4. 如权利要求2所述的薄膜晶体管的制备方法，其中，所述薄膜晶体管的制备方法还包括：
    在所述源极和所述漏极的上方形成钝化层，在所述钝化层的上方形成像素电极，所述像素电极的一端通过接触孔与所述源极电连接。
  5. 如权利要求1所述的薄膜晶体管的制备方法，其中，所述阻挡层的厚度为1.5μm ~2.5μm。
  6. 一种薄膜晶体管，所述薄膜晶体管采用的薄膜晶体管的制备方法制备而成，薄膜晶体管的制备方法包括以下步骤：
    提供一基板；
    在所述基板的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层；
    在所述遮光层的上方沉积缓冲层；
    在所述缓冲层的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层；
    在所述有源层的上方沉积栅极绝缘层；
    在所述栅极绝缘层的上方沉积第一金属层，将所述第一金属层图案化以形成栅极，在所述栅极的上方形成阻挡层，将所述阻挡层图案化以形成光阻图案，并对所述栅极和所述光阻图案进行蚀刻，保留与所述有源层正对的栅极和光阻图案部分；以及
    对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体；
    其中，所述薄膜晶体管包括：
    基板；
    遮光层，所述遮光层设于所述基板；
    缓冲层，所述缓冲层设于所述遮光层的上方；
    有源层，所述有源层设于所述缓冲层的上方；
    栅极绝缘层，所述栅极绝缘层设于所述有源层的上方；
    栅极，所述栅极设于所述栅极绝缘层的上方；以及
    所述有源层正对所述栅极的部分形成沟道区，所述沟道区两侧的有源层被导体化。
  7. 如权利要求6所述的薄膜晶体管，其中，对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体之后，还包括以下步骤：
    对所述栅极绝缘层进行蚀刻，同时移除所述光阻图案；
    在所述有源层和所述栅极的上方形成内部绝缘层，并对所述内部绝缘层进行图案化处理；以及
    在所述内部绝缘层的上方沉积第二金属层，将所述第二金属层图案化处理以形成漏极和源极，所述漏极和所述源极间隔设置，所述有源层的相对两侧转化为导体，且所述漏极和所述源极分别与两侧的所述导体电连接。
  8. 如权利要求7所述的薄膜晶体管，其中，当所述遮光层为导电材料时，对所述缓冲层和所述内部绝缘层进行图案化处理，以使所述源极与所述遮光层电连接。
  9. 如权利要求7所述的薄膜晶体管，其中，所述薄膜晶体管的制备方法还包括：
    在所述源极和所述漏极的上方形成钝化层，在所述钝化层的上方形成像素电极，所述像素电极的一端通过接触孔与所述源极电连接。
  10. 如权利要求6所述的薄膜晶体管，其中，所述阻挡层的厚度为1.5μm ~2.5μm。
  11. 如权利要求6所述的薄膜晶体管，其中，所述薄膜晶体管还包括：
    内部绝缘层，所述内部绝缘层覆盖所述栅极、所述有源层和所述缓冲层；
    源极，所述源极设于所述内部绝缘层的上方；
    漏极，所述漏极设于所述内部绝缘层的上方且与所述源极间隔设置，所述漏极和所述源极分别与所述有源层两侧的导体通过接触孔电连接。
  12. 如权利要求11所述的薄膜晶体管，其中，所述薄膜晶体管还包括覆盖所述内部绝缘层、所述源极和所述漏极的钝化层、和设于所述钝化层上方的像素电极，所述像素电极通过接触孔与所述源极电连接。
  13. 如权利要求6所述的薄膜晶体管，其中，所述栅极绝缘层的厚度为500Å~3000Å。
  14. 一种显示面板，其中，包括所述的薄膜晶体管，所述薄膜晶体管采用的薄膜晶体管的制备方法制备而成，薄膜晶体管的制备方法包括以下步骤：
    提供一基板；
    在所述基板的一表面涂覆遮光薄膜，将所述遮光薄膜图案化形成遮光层；
    在所述遮光层的上方沉积缓冲层；
    在所述缓冲层的上方沉积氧化物半导体薄膜，将所述氧化物半导体薄膜图案化形成有源层；
    在所述有源层的上方沉积栅极绝缘层；
    在所述栅极绝缘层的上方沉积第一金属层，将所述第一金属层图案化以形成栅极，在所述栅极的上方形成阻挡层，将所述阻挡层图案化以形成光阻图案，并对所述栅极和所述光阻图案进行蚀刻，保留与所述有源层正对的栅极和光阻图案部分；以及
    对所述光阻图案和暴露于所述光阻图案之外的栅极绝缘层进行导体化处理，将未与所述光阻图案正对设置的所述有源层转化为导体；
    其中，所述薄膜晶体管包括：
    基板；
    遮光层，所述遮光层设于所述基板；
    缓冲层，所述缓冲层设于所述遮光层的上方；
    有源层，所述有源层设于所述缓冲层的上方；
    栅极绝缘层，所述栅极绝缘层设于所述有源层的上方；
    栅极，所述栅极设于所述栅极绝缘层的上方；以及
    所述有源层正对所述栅极的部分形成沟道区，所述沟道区两侧的有源层被导体化。
  15. 如权利要求14所述的显示面板，其中，所述薄膜晶体管还包括：
    内部绝缘层，所述内部绝缘层覆盖所述栅极、所述有源层和所述缓冲层；
    源极，所述源极设于所述内部绝缘层的上方；以及
    漏极，所述漏极设于所述内部绝缘层的上方且与所述源极间隔设置，所述漏极和所述源极分别与所述有源层两侧的导体通过接触孔电连接。
  16. 如权利要求15所述的薄膜晶体管，其中，所述薄膜晶体管还包括覆盖所述内部绝缘层、所述源极和所述漏极的钝化层、和设于所述钝化层上方的像素电极，所述像素电极通过接触孔与所述源极电连接。
  17. 如权利要求14所述的薄膜晶体管，其中，所述栅极绝缘层的厚度为500Å~3000Å。
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