WO2020059810A1 - デバイス作製用ウエハの製造方法 - Google Patents

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basal plane
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plane dislocation
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紀人 矢吹
卓也 坂口
明香 神野
暁 野上
北畠　真
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東洋炭素株式会社
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    • H01L29/1608—Silicon carbide

Definitions

  • the present invention mainly relates to a method for reducing the basal plane dislocation density in an epitaxial layer by performing a basal plane dislocation density reduction step on an SiC epitaxial wafer.
  • Patent Literature 1 discloses a method for reducing the basal plane dislocation density.
  • Patent Document 1 describes that a basal plane dislocation density included in an epitaxial layer is reduced by forming a carbon cap on a SiC epitaxial wafer and heating the SiC epitaxial wafer at a temperature higher than 1750 ° C. and lower than 1875 ° C., for example. .
  • Patent Document 2 describes a method of activating ions and flattening a surface by heating a SiC epitaxial wafer having an epitaxial layer into which ions are implanted under Si vapor pressure.
  • Non-Patent Document 1 describes the results of comparing the surface roughness between a case where a carbon cap is not formed and a case where a carbon cap is formed. Non-Patent Document 1 describes that the surface roughness of a wafer is reduced by forming a carbon cap.
  • the present invention has been made in view of the above circumstances, and a main object of the present invention is to reduce the basal plane dislocation density of a SiC epitaxial wafer without forming a cap layer and while suppressing surface roughness. Is to provide.
  • the following method for manufacturing a device manufacturing wafer That is, in this manufacturing method, a basal plane dislocation density reduction that reduces a basal plane dislocation density existing in an epitaxial layer of the SiC epitaxial wafer with respect to a SiC epitaxial wafer in which a single crystal SiC epitaxial layer is formed on the SiC wafer.
  • the process is performed to manufacture a device manufacturing wafer used for manufacturing a semiconductor device.
  • the basal plane dislocation density reduction step by heating the SiC epitaxial wafer under a Si vapor pressure without forming a cap layer on the SiC epitaxial wafer for a predetermined time required to reduce the basal plane dislocation density.
  • the basal plane dislocation density is reduced while suppressing surface roughness.
  • the surface is less likely to be roughened, so that the cap layer is not required in the basal plane dislocation density reduction step. Therefore, the surface roughness of the SiC epitaxial wafer can be suppressed while eliminating the step of forming and removing the cap layer.
  • the method for manufacturing a device manufacturing wafer includes an ion implantation step and an active planarization step.
  • the ion implantation step ions are implanted into the SiC epitaxial wafer.
  • the active planarization step the ions are activated and the surface of the SiC epitaxial wafer is planarized by heating the SiC epitaxial wafer into which the ions have been implanted in the ion implantation step under Si vapor pressure.
  • the basal plane dislocation density reduction step is a step different from the active planarization step.
  • the basal plane dislocation density reduction step is preferably performed before the ion implantation step.
  • basal plane dislocation density reduction step is performed before the properties of the epitaxial layer are changed by ion implantation, basal plane dislocations can be more reliably removed.
  • the temperature in the basal plane dislocation density reduction step is higher than the temperature in the active planarization step.
  • the basal plane dislocation density reduction step can be performed at a relatively high temperature for sufficiently reducing the basal plane dislocation density.
  • an etching rate in the basal plane dislocation density reduction step is lower than an etching rate in the active planarization step.
  • the method includes an ion implantation step of implanting ions into the SiC epitaxial wafer.
  • the basal plane dislocation density reduction step is performed after the ion implantation step.
  • the ions implanted in the ion implantation step are activated, and the surface of the SiC epitaxial wafer is flattened.
  • the SiC epitaxial wafer preferably has an off angle of 4 degrees or less with respect to the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the temperature in the basal plane dislocation density reduction step is preferably 1950 ° C. or more and 2200 ° C. or less.
  • the basal plane dislocation density can be sufficiently reduced.
  • the device manufacturing wafer has a surface roughness (Ra) of 0.4 nm or less after performing the basal plane dislocation density reduction step in a processing environment and a processing time. It is preferable to perform a basal plane dislocation density reduction step.
  • the basal plane dislocation density in the epitaxial layer of the SiC epitaxial wafer is reduced by 97% or more by the basal plane dislocation density reducing step.
  • FIG. 3 is a diagram schematically illustrating a process performed on the wafer according to the embodiment.
  • FIG. 9 is a graph showing the relationship between the temperature of the basal plane dislocation density reduction step and the reduction rate of BPD.
  • FIG. 5 is a first diagram showing that step bunching occurs on a wafer when the surface roughness exceeds 0.4 nm.
  • FIG. 9 is a second diagram showing that step bunching occurs on the wafer when the surface roughness exceeds 0.4 nm.
  • FIG. 9 is a graph showing a surface roughness value according to an ion implantation amount and a heating temperature when a cap layer is formed to activate ions.
  • FIG. FIG. 6 is a graph showing a surface roughness value according to an ion implantation amount and a heating temperature when ions are activated by heating under a Si vapor pressure.
  • FIG. FIG. 14 is a diagram showing the results of observing the surface of the wafer with a scanning white interference microscope under the conditions indicated by A, B, and C in FIGS. 12 and 13.
  • the high-temperature vacuum furnace 10 includes a main heating chamber 21 and a preheating chamber 22.
  • the main heating chamber 21 can heat the processing target at a temperature of 1000 ° C. or more and 2300 ° C. or less.
  • the wafer to be processed is a SiC wafer 40 having at least a surface made of single-crystal SiC (for example, 4H-SiC or 6H-SiC), or a SiC wafer 40 on which an epitaxial layer 41 of single-crystal SiC is formed. This is an epitaxial wafer 42.
  • the preheating chamber 22 is a space for performing preheating before heating the SiC wafer 40 and the like in the main heating chamber 21.
  • a vacuum forming valve 23, an inert gas injection valve 24, and a vacuum gauge 25 are connected to the main heating chamber 21.
  • the vacuum forming valve 23 can adjust the degree of vacuum of the main heating chamber 21.
  • the inert gas injection valve 24 can adjust the pressure of the inert gas in the main heating chamber 21.
  • the inert gas is, for example, a gas of a Group 18 element (a rare gas element) such as Ar, that is, a gas having a low reactivity with solid SiC and excluding a nitrogen gas.
  • the vacuum gauge 25 can measure the degree of vacuum in the main heating chamber 21.
  • a heater 26 is provided inside the main heating chamber 21.
  • a heat-reflection metal plate (not shown) is fixed to the side wall and the ceiling of the main heating chamber 21, and the heat reflection metal plate reflects heat of the heater 26 toward the center of the main heating chamber 21. Is configured. Thereby, the SiC wafer 40 and the like can be heated strongly and uniformly, and the temperature can be raised to a temperature of 1000 ° C. or more and 2300 ° C. or less.
  • the heater 26 for example, a resistance heating type heater or a high frequency induction heating type heater can be used.
  • the high-temperature vacuum furnace 10 heats the SiC wafer 40 and the like stored in the crucible (container) 30.
  • the storage container 30 is mounted on a suitable support table or the like, and is configured to be movable at least from the pre-heating chamber to the main heating chamber by moving the support table.
  • the storage container 30 includes an upper container 31 and a lower container 32 that can be fitted to each other.
  • the support portion 33 provided in the lower container 32 of the storage container 30 can support the SiC wafer 40 and the like so as to expose both the main surface and the back surface of the SiC wafer 40 and the like.
  • the main surface of the SiC wafer 40 or the like is a Si surface, which is a (0001) plane when expressed in a crystal plane.
  • the back surface of the SiC wafer 40 or the like is a C plane, which is a (000-1) plane when expressed in a crystal plane.
  • the SiC wafer 40 and the like may have an off angle with respect to the above-mentioned Si plane and C plane. Specifically, it may have an off angle of, for example, 4 degrees or less with respect to the ⁇ 11-20> direction or the ⁇ 1-100> direction.
  • the C plane may be the main plane.
  • the main surface is one of the two surfaces (the upper surface and the lower surface in FIG. 1) having the largest area among the surfaces of the SiC wafer 40 and the like, and is a surface on which an epitaxial layer is formed in a later step. is there.
  • the back surface is a surface on the back side of the main surface.
  • the storage container 30 includes a tantalum layer (Ta) and a tantalum carbide layer (TaC) in order from the outer side to the inner space side in a portion forming a wall surface (upper surface, side surface, bottom surface) of the inner space in which the SiC wafer 40 and the like are housed. And Ta 2 C), and a tantalum silicide layer (such as TaSi 2 or Ta 5 Si 3 ).
  • This tantalum silicide layer supplies Si to the internal space of the container 30 by heating. Further, since the container 30 includes the tantalum layer and the tantalum carbide layer, the surrounding C vapor can be taken in. Thereby, the interior space can be made into a high-purity Si atmosphere during heating. Instead of providing the tantalum silicide layer, a Si source such as solid Si may be arranged in the internal space. In this case, since the sublimation of the solid Si at the time of heating, the interior space can be kept under a high-purity Si vapor pressure.
  • the storage container 30 When heating the SiC wafer 40 and the like, first, the storage container 30 is arranged in the preheating chamber 22 of the high-temperature vacuum furnace 10 as shown by a chain line in FIG. 1, and is heated at an appropriate temperature (for example, about 800 ° C.). Preheat. Next, the container 30 is moved to the main heating chamber 21 which has been heated to a set temperature (for example, about 1800 ° C.) in advance. Thereafter, the SiC wafer 40 and the like are heated while adjusting the pressure and the like. Note that the preliminary heating may be omitted.
  • FIG. 2 is a diagram schematically illustrating a process performed on the SiC wafer 40 of the present embodiment.
  • SiC wafer 40 is manufactured from an ingot.
  • the ingot is a lump of single crystal SiC produced by a known sublimation method or solution growth method.
  • a cutting means such as a diamond wire
  • a plurality of SiC wafers 40 are manufactured from the ingot (wafer manufacturing process).
  • the SiC wafer 40 has, for example, a disk shape.
  • FIG. 2 schematically shows a cross-sectional view of SiC wafer 40 cut along the thickness direction.
  • the SiC wafer 40 may be manufactured by another method. For example, after a damaged layer is provided on the ingot by laser irradiation or the like, it can be taken out in a wafer shape. In addition, after bonding a single-crystal SiC substrate obtained from an ingot or the like and a polycrystalline SiC substrate, if necessary, a process such as peeling is performed, whereby a SiC wafer having at least a surface of single-crystal SiC can be manufactured.
  • a grinding step and a polishing step are performed on the SiC wafer 40.
  • a process (grinding) of mechanically shaving at least the main surface of the SiC wafer 40 with a diamond wheel or the like is performed.
  • the polishing step at least the main surface of the SiC wafer 40 is polished by, for example, chemical mechanical polishing.
  • the grinding step and the polishing step can also be performed by chemical etching such as, for example, Si vapor pressure etching described later.
  • an epitaxial layer forming step is performed on the SiC wafer 40.
  • the epitaxial layer 41 is formed on the main surface of the SiC wafer 40 by a solution growth method such as an MSE method (metastable solvent epitaxy method) or a CVD (chemical vapor deposition method).
  • MSE method metal-organic chemical vapor deposition method
  • a seed substrate made of polycrystalline SiC or the like, a feed substrate made of single crystal SiC or the like having higher free energy than the seed substrate, and a Si melt are used.
  • the seed substrate and the feed substrate are arranged so as to face each other, and heated under vacuum with a Si melt interposed therebetween, whereby the epitaxial layer 41 of single crystal SiC is grown on the surface of the seed substrate.
  • an SiC wafer 40 is placed in a processing device such as a susceptor and a source gas is introduced under a high-temperature environment to grow a short-crystal SiC epitaxial layer 41 on the SiC wafer 40. Further, as described above, the SiC wafer 40 on which the epitaxial layer 41 is formed is the SiC epitaxial wafer 42.
  • a basal plane dislocation density reduction step is performed on the SiC epitaxial wafer 42.
  • the basal plane dislocation density reduction step the basal plane dislocation density in the epitaxial layer of the SiC epitaxial wafer 42 is reduced by heating the SiC epitaxial wafer 42 under Si vapor pressure.
  • BPD Basal ⁇ Plane ⁇ Dislocation
  • BPDs include BPDs in a broad sense and BPDs in a narrow sense.
  • BPDs in this specification BPDs in a broad sense are meant.
  • the BPD in a broad sense includes the following four dislocations.
  • the stable direction of the first dislocation is ⁇ 11-20>. That is, the stable directions of the first dislocation are [11-20], [-1-120], [-2110], [2-1-10], [-12-10], [1-210] It is six. Accordingly, there are six types of first dislocations (first and second, third and fourth, and fifth and sixth are substantially the same, and three types are considered as one).
  • the third kind of BPD in a broad sense is a partial dislocation of a Frank defect containing the c component in b of the above Burgers vector.
  • the fourth kind of BPD in a broad sense is a partial dislocation existing at the boundary between a stacking fault and a perfect crystal.
  • TED threading edge dislocation, threading edge dislocation
  • TED is a kind of dislocation parallel to the ⁇ 0001> direction of SiC as shown in FIG. Therefore, the TED is formed so as to vertically penetrate the base surface. TED is said to have no effect on the performance of the semiconductor device.
  • the tip of the BPD existing on the surface changes to TED.
  • the BPD becomes shorter as the TED slides in the base surface, and the BPD is removed from the surface of the SiC epitaxial wafer 42.
  • high energy is required to sufficiently cause the TED to slide within the basal plane. Therefore, it is preferable to increase the temperature in the basal plane dislocation density reduction step.
  • the basal plane dislocation density reduction step is performed by heating the SiC epitaxial wafer 42 under the Si vapor pressure without performing the step of forming the cap layer.
  • the basal plane dislocation density reduction step is performed by Si vapor pressure etching in which the SiC epitaxial wafer 42 is heated under Si vapor pressure.
  • the SiC epitaxial wafer 42 is accommodated in the accommodation container 30 and heated at a high temperature (specific temperature will be described later) using the high-temperature vacuum furnace 10 under the Si vapor pressure.
  • an inert gas other than the Si vapor may be supplied.
  • the etching rate of the SiC epitaxial wafer 42 can be reduced. No other vapor source is used other than the Si vapor and the inert gas.
  • SiC epitaxial wafer 42 when the SiC epitaxial wafer 42 is heated under the Si vapor pressure, SiC of the SiC epitaxial wafer 42 undergoes thermal decomposition and chemical reaction with Si to become Si 2 C or SiC 2 and sublimate.
  • the Si in the Si atmosphere is combined with C on the surface of the SiC epitaxial wafer 42 to cause self-organization and flatten.
  • SiC (s) ⁇ Si (v) + C (s) (2) 2SiC (s) ⁇ Si (v) + SiC 2 (v) (3) SiC (s) + Si (v) ⁇ Si 2 C (v)
  • the SiC epitaxial wafer 42 after the basal plane dislocation density reduction step is performed may be referred to as a device manufacturing wafer 43.
  • an ion implantation step is performed on the device fabrication wafer 43.
  • ions are implanted into the device manufacturing wafer 43 by using an ion implantation apparatus having a function of implanting ions into an object.
  • ions such as aluminum ions
  • impurities are selectively implanted into the entire surface or a part of the surface of the device manufacturing wafer 43 (specifically, the epitaxial layer 41).
  • Ion implantation regions 44 are formed in the device fabrication wafer 43 by implanting ions. In general, there is a region having an insufficient ion concentration near the surface of the ion implantation region 44 although it depends on the energy of ions to be implanted.
  • an active flattening step is performed on the device manufacturing wafer 43.
  • the active planarization step the above-described Si vapor pressure etching is performed. Since the Si vapor pressure etching is performed at a high temperature, the ions implanted into the device manufacturing wafer 43 are activated. Further, by performing the etching in the active flattening step, a region where the ion concentration is insufficient on the surface of the device manufacturing wafer 43 is removed. Even if step bunching (a step formed by bundling a plurality of SiC layers, for example, a step having a height of 1 nm or more) is generated on the device manufacturing wafer 43, the step bunching is disassembled. Can be removed. Thereafter, a semiconductor device is manufactured by performing a device manufacturing process of dividing the device manufacturing wafer 43 into device units and performing a process according to a device to be manufactured.
  • the basal plane dislocation density reduction step and the active planarization step are common in that the wafer is heated under Si vapor pressure, but the processing conditions are different because the purpose is different. Specifically, the BPD density is more likely to be reduced by heating at a high temperature, so that the temperature in the basal plane dislocation density reduction step is higher than the temperature in the active planarization step. Further, in the basal plane dislocation density reduction step, etching is unnecessary, and rather, if high-speed etching is performed, the epitaxial layer is uselessly removed.
  • the etching rate in the basal plane dislocation density reduction step is lower than the etching rate in the active planarization step.
  • the Si vapor pressure etching has a property that the etching rate decreases as the inert gas pressure increases. Therefore, in the present embodiment, the inert gas pressure during the basal plane dislocation density reduction step is set higher than the inert gas pressure during the active planarization step, thereby achieving both high temperature and low etching rate. I have.
  • the temperature, the etching rate, or the inert gas pressure in the basal plane dislocation density reduction step may be, for example, an average value of values measured during the basal plane dislocation density reduction step, or may be a target value (setting value). Value).
  • the SiC epitaxial wafer 42 used in this experiment has an off-angle of 4 degrees, a polymorph of 4H—SiC, and a 10 ⁇ m epitaxial layer 41 formed on the (0001) Si plane.
  • the SiC epitaxial wafer 42 is doped with nitrogen ions, and has a carrier concentration of 1 ⁇ 10 16 atoms / cm 3 .
  • BPD was observed using SICA88 manufactured by Lasertec with a lamp wavelength of 313 nm and a band-pass filter of 400 nm to 678 nm.
  • the inert gas pressure is 13 kPa and the processing time is 3 minutes.
  • this experiment was performed while changing the temperature to 1700 ° C., 1800 ° C., 1900 ° C., 1950 ° C., 2000 ° C., and 2050 ° C. Was.
  • FIGS. 4, 5, and 6 show enlarged views of measurement results by the PL imaging method when the basal plane dislocation density reduction step is performed at 1800 ° C., 1900 ° C., and 2000 ° C., respectively. I have. As shown in these figures, by performing the PL imaging method, it is possible to determine whether or not the BPD has disappeared, whether or not the BPD has become shorter, and the like.
  • FIG. 7 shows the measurement results of the entire wafer obtained by the PL imaging method for four temperatures of 1800 ° C., 1900 ° C., 1950 ° C., and 2000 ° C.
  • the number of BPDs greatly decreases.
  • the reduction rate of BPD is 80.1% because the number of BPDs from 1073 has been reduced to 213.
  • the reduction rate of BPD is 97.6% because 164 BPDs have been reduced to 4 BPDs.
  • the reduction rate of BPDs is 98.8% because 836 BPDs are reduced to 10 BPDs.
  • FIG. 8 shows the reduction rate of BPD at all temperatures at which the experiment was performed this time.
  • the basal plane dislocation density reduction step is preferably performed at 1950 ° C. or higher, and more preferably at 2000 ° C. or higher.
  • step bunching may occur on the wafer surface depending on the processing environment and processing time of the basal plane dislocation density reduction step. For example, when excessive etching is performed under conditions where the etching rate is too low (that is, for example, long-time processing is performed under high temperature conditions or long-time processing is performed under low inert gas pressure conditions). Case), step bunching is likely to occur. Therefore, it is preferable that the basal plane dislocation density reduction step be performed in a processing environment and processing time in which step bunching does not occur.
  • FIG. 9 shows the results of observing the surface of a wafer with a processing time of 3 minutes and the surface of a wafer with a processing time of 15 minutes under the same conditions as in the above experiment. Since a linear portion can hardly be confirmed on a wafer having a processing time of 3 minutes, there is no or almost no step bunching. In contrast, a wafer having a processing time of 15 minutes has linear portions along the top and bottom of the figure, which indicate step bunching. Further, the occurrence of step bunching tends to increase the surface roughness (arithmetic average roughness Ra). In FIG. 9, the surface roughness of the wafer without step bunching is 0.13 nm, and the surface roughness of the wafer with step bunching is 0.43 nm. FIG.
  • step bunching occurs, and when the surface roughness is 0.44 nm, step bunching occurs locally (at the position indicated by the arrow).
  • the surface roughness is 0.38 nm, no step bunching occurs. As described above, it is considered that the surface roughness exceeds 0.4 nm due to the occurrence of step bunching.
  • the processing environment and the processing time in which step bunching does not occur after the basal plane dislocation density reduction step are almost the same as “the processing environment and the processing time when the surface roughness becomes 0.4 nm or less after the basal plane dislocation density reduction step”. It is.
  • the surface of the wafer may be easily roughened as the thickness of the epitaxial layer increases.
  • the thickness of the surface generally used at present (10 ⁇ m, 30 ⁇ m) does not greatly change the occurrence of surface roughness.
  • the surface such as step bunching can be obtained. BPD can be sufficiently reduced while suppressing roughness.
  • the basal plane dislocation density reduction step is performed before the ion implantation step.
  • the basal plane dislocation density reduction step is performed after the ion implantation step.
  • the basal plane dislocation density reduction step and the active planarization step are heating under Si vapor pressure, although the purpose and conditions are different. Therefore, in this modification, the basal plane dislocation density reduction step and the active planarization step are performed simultaneously.
  • the number of steps can be reduced, so that manufacturing time and manufacturing cost can be reduced.
  • the basal plane dislocation density reduction step is preferably performed at 1950 ° C. or more, and more preferably at 2000 ° C. or more. Further, also in this modification, a surface roughness of 0.4 nm or less can be realized.
  • Non-Patent Document 1 describes that the surface roughness after activation increases as the ion implantation amount increases.
  • Non-Patent Document 1 discloses that the surface roughness after activation is reduced by forming a carbon cap. For example, when the ion implantation amount is large, the surface roughness (Rms) Of which exceeds 0.4 nm is also described. Therefore, it is desired to improve the surface roughness after activation.
  • the inventor of the present application focused on the low surface roughness of the wafers prepared by the method of the present embodiment and the modification, and conducted an experiment to verify the effects of the ion implantation amount and the heating temperature during activation on the surface roughness. went. Specifically, activation was performed by changing the ion implantation amount or the heating temperature, and the surface roughness after the activation was measured. In addition, this experiment was performed for both the conventional carbon cap method, the method of the present embodiment and the modified example (heating under Si vapor pressure), and the results were compared. When the carbon cap method was used, the surface roughness after removing the carbon cap was measured.
  • the heating temperature at the time of activation is a heating temperature in the active planarization step in the present embodiment, and is a heating temperature in the basal plane dislocation density reduction step in the above-described modification.
  • the ion implantation amount means the number of ions implanted per unit area. Therefore, the amount of ion implantation can also be referred to as ion implantation density.
  • heating conditions in this experiment are as follows: heating temperature during activation is 4 points of 1700 ° C. to 2000 ° C., heating time is 2 minutes, and pressure is 13 kPa (Ar atmosphere).
  • the wafer used in the experiment had a polymorphism of 4H—SiC, an off angle of 4 degrees, a main surface of a Si surface, was polished by CMP, and had a 10 ⁇ m epitaxial layer (n-type 1 ⁇ 10 16 / cm 3 ).
  • Al ions are implanted in multiple stages at a wafer temperature of 500 ° C., and the ion implantation amount is 4 points of 1 ⁇ 10 14 atoms / cm 2 to 1 ⁇ 10 16 atoms / cm 2 .
  • the surface roughness was evaluated by using a scanning white interference microscope (CSI).
  • FIG. 12 is a graph showing experimental results when activation was performed by the carbon cap method.
  • the horizontal axis indicates the ion implantation amount
  • the vertical axis indicates the surface roughness (Ra).
  • the temperature described in each plot of the graph is the heating temperature during activation.
  • the lower graph is a graph obtained by changing the scale of the vertical axis of the upper graph.
  • the surface roughness basically increases as the heating temperature increases, and particularly when the heating temperature is 2000 ° C., the surface roughness is particularly high.
  • the surface roughness increases as the ion implantation amount increases, and particularly when the ion implantation amount is 5 ⁇ 10 15 atoms, the surface roughness increases. The roughness is very high. Further, even when the heating temperature is 1900 ° C., the surface roughness exceeds the above-mentioned 0.4 nm under the condition of 1 ⁇ 10 15 atoms, and step bunching occurs (see FIG. 14A). Considering the above results and the data of Non-Patent Document 1, when the heating temperature is high (for example, 1900 ° C.
  • the ion implantation amount is large (for example, when it is more than 1 ⁇ 10 15 atoms), the surface roughness becomes high. It turns out that there is a possibility. Furthermore, since such processing conditions may not satisfy the specifications required for manufacturing a semiconductor device, such processing conditions cannot be actually adopted, and the heating temperature or ion implantation The amount has to be reduced.
  • Example 1 of Patent Document 2 the ion implantation amount is described as “1 ⁇ 10 19 atoms / cm 3 , 500 nm from the wafer surface”.
  • the unit of the ion implantation amount is strictly “atoms / cm 2 ” indicating the amount of implanted atoms per area, but “atoms / cm 3 ” indicating the amount of implanted atoms per volume may be used. If the unit is converted from 1 ⁇ 10 19 atoms / cm 3 of Patent Document 2 under the condition that ions are implanted at 500 nm from the wafer surface, it becomes 5 ⁇ 10 14 atoms / cm 2 .
  • FIG. 6 of Patent Document 2 also describes a wafer having a surface roughness of 0.4 nm or less, but FIG. 6 shows an experimental result when a wafer having an off angle of 0 ° is used. Since the conditions for reducing the surface roughness are different between a 0 ° wafer and a wafer having an off-angle, even if the same processing as in Patent Document 2 is performed, the same surface roughness is obtained for a wafer having an off-angle of 0 °. May not be possible.
  • FIG. 13 is a graph showing experimental results when activation is performed by the method of the present embodiment and the modification. As shown in this graph, it can be seen that a sufficiently low (0.4 nm or less) surface roughness can be achieved regardless of the heating temperature and the ion implantation amount. In any case, no step bunching occurs (for example, see B and C in FIGS. 13 and 14). Therefore, even under processing conditions that cannot be adopted because of the conventionally high surface roughness, sufficiently low surface roughness can be realized by performing the activation according to the method of the present embodiment and the modification. As a result, processing can be performed at a high heating temperature or a large ion implantation amount. Here, by performing activation at a high heating temperature, a wafer having excellent electric characteristics can be manufactured. Specifically, low sheet resistance, high electron mobility, and high channel mobility can be realized.
  • the amount of ion implantation varies depending on the manufacturer and the characteristics of the device.
  • the method of the present embodiment and the modified example can cope with not only a large ion implantation amount but also a small ion implantation amount, and therefore has high versatility.
  • the basal plane dislocation density reduction step is preferably performed at 1950 ° C. or higher. If activation is performed simultaneously with the basal plane dislocation density reduction step using the carbon cap method, if the heating temperature is 1950 ° C. or higher, the surface roughness may be extremely high. In this regard, in the modification shown in FIG. 11, even at 1950 ° C. or higher, the surface roughness does not increase. Therefore, in this modification, reduction in the number of steps, low basal plane dislocation density, low surface roughness, and improvement in electrical characteristics can all be achieved at the same time.
  • the wafers manufactured by the method of the present embodiment and the modification are particularly useful for manufacturing MOS (Metal Oxide Semiconductor) type devices or Schottky diodes.
  • MOS Metal Oxide Semiconductor
  • the required ion implantation amount differs for each region. Therefore, a method that can cope with various ion implantation amounts can be effectively used.
  • the wafer produced by this method has low surface roughness, in other words, less step bunching.
  • the step bunching causes unevenness in the thickness of the oxide film when the oxide film is formed. Specifically, at the boundary between the thin film thickness portion and the thick film thickness portion in the vicinity of the step bunching, the electric field concentration which leads to the failure of the MOS device or the Schottky diode easily occurs.
  • the wafer (or a chip manufactured by dividing the wafer) according to the present embodiment and the modification example with less step bunching is particularly suitable for manufacturing a highly reliable MOS device or a Schottky diode. Further, as described above, since the wafer has excellent electric characteristics, this wafer is also suitable for manufacturing a highly reliable MOS device or a Schottky diode from this viewpoint. Specifically, by using this wafer, a MOS device or a Schottky diode having low sheet resistance, high electron mobility, and high channel mobility can be manufactured.
  • the SiC epitaxial wafer 42 in which the single crystal SiC epitaxial layer 41 is formed on the SiC wafer 40 is used.
  • a basal plane dislocation density reduction step of reducing a basal plane dislocation density existing in the epitaxial layer of the wafer 42
  • a device manufacturing wafer 43 used for manufacturing a semiconductor device is manufactured.
  • the SiC epitaxial wafer 42 is heated under a Si vapor pressure for a predetermined time required to reduce the basal plane dislocation density without forming a cap layer on the SiC epitaxial wafer 42, Reduces basal plane dislocation density while suppressing surface roughness.
  • the method for manufacturing the device manufacturing wafer 43 of the present embodiment includes an ion implantation step and an active planarization step.
  • ions are implanted into the SiC epitaxial wafer 42.
  • the active flattening step the SiC epitaxial wafer 42 into which the ions have been implanted in the ion implantation step is heated under Si vapor pressure to activate the ions and suppress the surface roughness of the SiC epitaxial wafer 42.
  • the basal plane dislocation density reduction step is a step different from the active planarization step.
  • the basal plane dislocation density reduction step is performed before the ion implantation step.
  • the basal plane dislocation density reduction step is performed before the property of the epitaxial layer 41 is changed by the ion implantation, the basal plane dislocation can be more reliably removed.
  • the temperature in the basal plane dislocation density reduction step is higher than the temperature in the active planarization step.
  • the basal plane dislocation density reduction step can be performed at a relatively high temperature for sufficiently reducing the basal plane dislocation density.
  • the etching rate during the basal plane dislocation density reduction step is lower than the etching rate during the active planarization step.
  • the ions implanted in the ion implantation step are activated and the surface of the SiC epitaxial wafer 42 is flattened.
  • the SiC epitaxial wafer 42 has an off angle of 4 degrees or less with respect to the ⁇ 11-20> direction or the ⁇ 1-100> direction. Preferably.
  • the temperature in the basal plane dislocation density reduction step is 1950 ° C. or more and 2200 ° C. or less.
  • the basal plane dislocation density can be sufficiently reduced.
  • the processing environment in which the surface roughness (Ra) of the device manufacturing wafer after performing the basal plane dislocation density reduction step is 0.4 nm or less. Then, the basal plane dislocation density reduction step is performed for the processing time.
  • the basal plane dislocation density in the epitaxial layer of the SiC epitaxial wafer 42 is reduced by 97% or more by the basal plane dislocation density reduction step.
  • the manufacturing process described in the above embodiment is an example, and the order of the processes can be changed, some processes can be omitted, and other processes can be added.
  • the basal plane dislocation density reduction step may be performed after the ion implantation step.
  • the active planarization step and the basal plane dislocation density reduction step can be performed simultaneously.
  • the temperature conditions and pressure conditions described above are merely examples, and can be changed as appropriate. Further, a heating device other than the high-temperature vacuum furnace 10 described above may be used, a polycrystalline SiC wafer 40 may be used, or a container having a shape or material different from that of the container 30 may be used.
  • the outer shape of the storage container is not limited to a columnar shape, and may be a cubic shape or a rectangular parallelepiped shape.

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Abstract

デバイス作製用ウエハ４３の製造方法では、ＳｉＣウエハ４０に単結晶ＳｉＣのエピタキシャル層４１が形成されたＳｉＣエピタキシャルウエハ４２に対して、当該ＳｉＣエピタキシャルウエハ４２のエピタキシャル層中に存在する基底面転位密度を低減させる基底面転位密度低減工程を行って、半導体デバイスを作製するために用いられるデバイス作製用ウエハ４３を製造する。基底面転位密度低減工程では、基底面転位密度を低減させるために必要な所定時間にわたって、ＳｉＣエピタキシャルウエハ４２にキャップ層を形成することなく、Ｓｉ蒸気圧下でＳｉＣエピタキシャルウエハ４２を加熱することで、表面荒れを抑制しつつ基底面転位密度を低減する。

Description

デバイス作製用ウエハの製造方法
　本発明は、主として、ＳｉＣエピタキシャルウエハに基底面転位密度低減工程を行って、エピタキシャル層中の基底面転位密度を低減する方法に関する。
　従来から、ＳｉＣエピタキシャルウエハ中に基底面転位が存在する場合、ＳｉＣウエハを用いて作製される半導体デバイスの通電性能が劣化し易くなることが知られている。特許文献１は、この基底面転位密度を低減するための方法を開示する。
　特許文献１には、ＳｉＣエピタキシャルウエハにカーボンキャップを形成し、例えば１７５０℃より高く１８７５℃より低い温度で加熱することで、エピタキシャル層に含まれる基底面転位密度を低減することが記載されている。
　また、特許文献２には、エピタキシャル層にイオンが注入されたＳｉＣエピタキシャルウエハをＳｉ蒸気圧下で加熱することで、イオンの活性化及び表面の平坦化を行う方法が記載されている。
　非特許文献１には、カーボンキャップを形成しない場合と、カーボンキャップを形成した場合とで、表面粗さを比較した結果が記載されている。非特許文献１には、カーボンキャップを形成することで、ウエハの表面粗さが低くなることが記載されている。
特表２０１７－５１７１３８号公報 特開２０１４－１０１２３８号公報
Ｔ．　Ｋｉｍｏｔｏ　ｅｔ　ａｌ、　"Ｆｕｎｄａｍｅｎｔａｌｓ　ｏｆ　Ｓｉｌｉｃｏｎ　Ｃａｒｂｉｄｅ　Ｔｅｃｈｎｏｌｏｇｙ"、　２０１４年、　Ｗｉｌｅｙ－ＩＥＥＥ　Ｐｒｅｓｓ、　ｐｐ．２０１－２０３
　キャップ層を形成せずにＳｉＣエピタキシャルウエハを加熱して基底面転位密度を低減する場合、表面荒れが発生する。しかし、特許文献１又は非特許文献１のようにキャップ層を形成する場合、キャップ層を形成する工程、及び、キャップ層を除去する工程が必要となるため、処理に掛かる時間が長くなる。また、条件によっては、キャップ層を形成しても表面荒れを防止できなかったり、キャップ層とエピタキシャル層とが反応したりする可能性がある。なお、特許文献２には、基底面転位密度を低減する処理については記載も示唆もされていない。
　本発明は以上の事情に鑑みてされたものであり、その主要な目的は、キャップ層を形成せずに、かつ、表面荒れを抑制しつつ、ＳｉＣエピタキシャルウエハの基底面転位密度を低減する方法を提供することにある。
課題を解決するための手段及び効果
　本発明の解決しようとする課題は以上の如くであり、次にこの課題を解決するための手段とその効果を説明する。
　本発明の観点によれば、以下のデバイス作製用ウエハの製造方法が提供される。即ち、この製造方法では、ＳｉＣウエハに単結晶ＳｉＣのエピタキシャル層が形成されたＳｉＣエピタキシャルウエハに対して、当該ＳｉＣエピタキシャルウエハのエピタキシャル層中に存在する基底面転位密度を低減させる基底面転位密度低減工程を行って、半導体デバイスを作製するために用いられるデバイス作製用ウエハを製造する。前記基底面転位密度低減工程では、基底面転位密度を低減させるために必要な所定時間にわたって、前記ＳｉＣエピタキシャルウエハにキャップ層を形成することなく、Ｓｉ蒸気圧下で前記ＳｉＣエピタキシャルウエハを加熱することで、表面荒れを抑制しつつ基底面転位密度を低減する。
　これにより、Ｓｉ蒸気圧下でＳｉＣエピタキシャルウエハを加熱することで、表面荒れが発生しにくいので、基底面転位密度低減工程時においてキャップ層が不要となる。そのため、キャップ層の形成及び除去に関する工程を無くしつつ、ＳｉＣエピタキシャルウエハの表面荒れを抑制できる。
　前記のデバイス作製用ウエハの製造方法においては、以下のようにすることが好ましい。即ち、このデバイス作製用ウエハの製造方法は、イオン注入工程と、活性平坦化工程と、を含む。前記イオン注入工程では、前記ＳｉＣエピタキシャルウエハにイオンを注入する。前記活性平坦化工程では、前記イオン注入工程で前記イオンが注入された前記ＳｉＣエピタキシャルウエハをＳｉ蒸気圧下で加熱することで、当該イオンを活性化するとともに、前記ＳｉＣエピタキシャルウエハの表面を平坦化する。前記基底面転位密度低減工程は、前記活性平坦化工程とは別工程である。
　これにより、基底面転位の除去に特に適した条件で、基底面転位密度低減工程を行うことができる。また、イオン注入後にＳｉ蒸気圧下で加熱を行って活性化を行うことで、仮にイオン注入量が多かったり、活性化時の加熱温度が高かったりしても、表面粗さの上昇を抑えつつ、電気特性を向上させることができる。
　前記のデバイス作製用ウエハの製造方法においては、前記基底面転位密度低減工程は、前記イオン注入工程の前に行われることが好ましい。
　これにより、イオン注入によりエピタキシャル層の性質が変化する前に基底面転位密度低減工程が行われるので、基底面転位を一層確実に除去することができる。
　前記のデバイス作製用ウエハの製造方法においては、前記基底面転位密度低減工程での温度が、前記活性平坦化工程での温度よりも高いことが好ましい。
　これにより、基底面転位密度を十分に低減するための比較的高い温度で、基底面転位密度低減工程を行うことができる。
　前記のデバイス作製用ウエハの製造方法においては、前記基底面転位密度低減工程中のエッチング速度が、前記活性平坦化工程中のエッチング速度よりも遅いことが好ましい。
　これにより、基底面転位密度低減工程において、ＳｉＣエピタキシャルウエハのエピタキシャル層が過剰に除去されることを防止できる。
　前記のデバイス作製用ウエハの製造方法においては、以下のようにすることが好ましい。即ち、前記ＳｉＣエピタキシャルウエハにイオンを注入するイオン注入工程を含む。前記基底面転位密度低減工程は、前記イオン注入工程の後に行われる。前記基底面転位密度低減工程では、更に、前記イオン注入工程で注入された前記イオンを活性化するとともに、前記ＳｉＣエピタキシャルウエハの表面を平坦化する。
　これにより、工程数を減らすことができる。また、イオン注入後にＳｉ蒸気圧下で加熱を行って活性化を行うことで、仮にイオン注入量が多かったり、活性化時の加熱温度が高かったりしても、表面粗さの上昇を抑えつつ、電気特性を向上させることができる。
　前記のデバイス作製用ウエハの製造方法においては、前記ＳｉＣエピタキシャルウエハは、＜１１－２０＞方向又は＜１－１００＞方向に対して４度以下のオフ角を有していていることが好ましい。
　これにより、イオンの活性化時における表面粗さの上昇をより確実に抑えることができる。
　前記のデバイス作製用ウエハの製造方法においては、前記基底面転位密度低減工程での温度が１９５０℃以上２２００℃以下であることが好ましい。
　これにより、基底面転位密度を十分に低減することができる。
　前記のデバイス作製用ウエハの製造方法においては、前記基底面転位密度低減工程を行った後の前記デバイス作製用ウエハの表面粗さ（Ｒａ）が０．４ｎｍ以下となる処理環境及び処理時間で当該基底面転位密度低減工程を行うことが好ましい。
　これにより、デバイス作製用ウエハにステップバンチングが生じていない可能性が高いので、品質が高いデバイス作製用ウエハを製造できる。
　前記のデバイス作製用ウエハの製造方法においては、前記基底面転位密度低減工程により、前記ＳｉＣエピタキシャルウエハのエピタキシャル層中の基底面転位密度が９７％以上低減することが好ましい。
　これにより、基底面転位が非常に少ないデバイス作製用ウエハを製造できる。
本発明の基底面転位密度低減工程等で用いる高温真空炉の概要を説明する図。 本実施形態のウエハに行われる処理を模式的に示す図。 ＴＥＤ及びＢＰＤの転位の方向を示す図。 １８００℃で基底面転位密度低減工程が行われた場合のＰＬイメージング法での計測結果の拡大図。 １９００℃で基底面転位密度低減工程が行われた場合のＰＬイメージング法での計測結果の拡大図。 ２０００℃で基底面転位密度低減工程が行われた場合のＰＬイメージング法での計測結果の拡大図。 複数の温度でそれぞれ基底面転位密度低減工程を行った後のウエハをＰＬイメージング法で計測することで得られたＢＰＤの個数の変化を示す図。 基底面転位密度低減工程の温度とＢＰＤの低減率との関係を示すグラフ。 表面粗さが０．４ｎｍを超えることでウエハにステップバンチングが発生することを示す第１の図。 表面粗さが０．４ｎｍを超えることでウエハにステップバンチングが発生することを示す第２の図。 イオン注入工程の後に基底面転位密度低減工程を行う処理を模式的に示す図。 キャップ層を形成してイオンを活性化させた場合において、イオン注入量と加熱温度に応じた表面粗さの値を示すグラフ。 Ｓｉ蒸気圧下での加熱によりイオンを活性化させた場合において、イオン注入量と加熱温度に応じた表面粗さの値を示すグラフ。 図１２及び図１３にＡ，Ｂ，Ｃで示す条件下でウエハの表面を走査型白色干渉顕微鏡で観察した結果を示す図。
　次に、図面を参照して本発明の実施形態を説明する。初めに、図１を参照して、本実施形態の単結晶ＳｉＣの製造方法等で用いる高温真空炉１０について説明する。
　図１に示すように、高温真空炉１０は、本加熱室２１と、予備加熱室２２と、を備えている。本加熱室２１は、処理対象を１０００℃以上２３００℃以下の温度で加熱することができる。処理対象であるウエハは、少なくとも表面が単結晶ＳｉＣ（例えば、４Ｈ－ＳｉＣ又は６Ｈ－ＳｉＣ）で構成されるＳｉＣウエハ４０、又は、ＳｉＣウエハ４０に単結晶ＳｉＣのエピタキシャル層４１が形成されたＳｉＣエピタキシャルウエハ４２である。予備加熱室２２は、ＳｉＣウエハ４０等を本加熱室２１で加熱する前に予備加熱を行うための空間である。
　本加熱室２１には、真空形成用バルブ２３と、不活性ガス注入用バルブ２４と、真空計２５と、が接続されている。真空形成用バルブ２３は、本加熱室２１の真空度を調整することができる。不活性ガス注入用バルブ２４は、本加熱室２１内の不活性ガスの圧力を調整することができる。本実施形態において、不活性ガスとは、例えばＡｒ等の第１８族元素（希ガス元素）のガス、即ち、固体のＳｉＣに対して反応性が乏しいガスであり、窒素ガスを除くガスである。真空計２５は、本加熱室２１内の真空度を測定することができる。
　本加熱室２１の内部には、ヒータ２６が備えられている。また、本加熱室２１の側壁及び天井には図略の熱反射金属板が固定されており、この熱反射金属板は、ヒータ２６の熱を本加熱室２１の中央部に向けて反射させるように構成されている。これにより、ＳｉＣウエハ４０等を強力かつ均等に加熱し、１０００℃以上２３００℃以下の温度まで昇温させることができる。なお、ヒータ２６としては、例えば、抵抗加熱式のヒータ又は高周波誘導加熱式のヒータを用いることができる。
　高温真空炉１０は、坩堝（収容容器）３０に収容されたＳｉＣウエハ４０等に対して加熱を行う。収容容器３０は、適宜の支持台等に載せられており、この支持台が動くことで、少なくとも予備加熱室から本加熱室まで移動可能に構成されている。収容容器３０は、互いに嵌合可能な上容器３１と下容器３２とを備えている。収容容器３０の下容器３２に設けられた支持部３３は、ＳｉＣウエハ４０等の主面及び裏面の両方を露出させるように、当該ＳｉＣウエハ４０等を支持可能である。ＳｉＣウエハ４０等の主面はＳｉ面であり、結晶面で表現すると（０００１）面である。ＳｉＣウエハ４０等の裏面はＣ面であり、結晶面で表現すると（０００－１）面である。また、ＳｉＣウエハ４０等は上記のＳｉ面、Ｃ面に対してオフ角を有していてもよい。詳細には、＜１１－２０＞方向又は＜１－１００＞方向に対して例えば４度以下のオフ角を有していてもよい。また、Ｃ面を主面としてもよい。ここで、主面とは、ＳｉＣウエハ４０等の面のうち面積が最も大きい２面（図１の上面及び下面）のうちの一方であり、後工程でエピタキシャル層が形成される面のことである。裏面とは、主面の裏側の面である。
　収容容器３０は、ＳｉＣウエハ４０等が収容される内部空間の壁面（上面、側面、底面）を構成する部分において、外部側から内部空間側の順に、タンタル層（Ｔａ）、タンタルカーバイド層（ＴａＣ及びＴａ2Ｃ）、及びタンタルシリサイド層（ＴａＳｉ2又はＴａ5Ｓｉ3等）から構成されている。
　このタンタルシリサイド層は、加熱を行うことで、収容容器３０の内部空間にＳｉを供給する。また、収容容器３０にはタンタル層及びタンタルカーバイド層が含まれるため、周囲のＣ蒸気を取り込むことができる。これにより、加熱時に内部空間内を高純度のＳｉ雰囲気とすることができる。なお、タンタルシリサイド層を設けることに代えて、固体のＳｉ等のＳｉ源を内部空間に配置してもよい。この場合、加熱時に固体のＳｉが昇華することで、内部空間内を高純度のＳｉ蒸気圧下とすることができる。
　ＳｉＣウエハ４０等を加熱する際には、初めに、図１の鎖線で示すように収容容器３０を高温真空炉１０の予備加熱室２２に配置して、適宜の温度（例えば約８００℃）で予備加熱する。次に、予め設定温度（例えば、約１８００℃）まで昇温させておいた本加熱室２１へ収容容器３０を移動させる。その後、圧力等を調整しつつＳｉＣウエハ４０等を加熱する。なお、予備加熱を省略してもよい。
　次に、図２を参照してＳｉＣウエハ４０に行われる処理を説明する。図２は、本実施形態のＳｉＣウエハ４０に行われる処理を模式的に示す図である。
　ＳｉＣウエハ４０はインゴットから作製される。インゴットは、公知の昇華法又は溶液成長法等によって作製される単結晶ＳｉＣの塊である。ダイヤモンドワイヤ等の切断手段によってＳｉＣのインゴットを所定の間隔で切断することで、インゴットから複数のＳｉＣウエハ４０が作製される（ウエハ作製工程）。ＳｉＣウエハ４０は、例えば円板状である。図２では、ＳｉＣウエハ４０を厚み方向に沿って切断した断面図が模式的に示されている。
　なお、ＳｉＣウエハ４０を別の方法で作製してもよい。例えば、インゴットにレーザー照射等でダメージ層を設けた後に、ウエハ形状にして取り出すことができる。また、インゴット等から得られた単結晶ＳｉＣ基板と多結晶ＳｉＣ基板とを貼り合わせた後に、必要に応じて剥離等の処理を行うことで、少なくとも表面が単結晶ＳｉＣのＳｉＣウエハを作製できる。
　次に、ＳｉＣウエハ４０に対して、研削工程及び研磨工程が行われる。研削工程では、例えば、ＳｉＣウエハ４０の少なくとも主面を、ダイヤモンドホイール等により機械的に削る処理（研削）を行う。研磨工程では、例えば化学機械研磨等により、ＳｉＣウエハ４０の少なくとも主面が研磨される。なお、研削工程及び研磨工程は、例えば後述のＳｉ蒸気圧エッチング等の化学エッチングによって行うこともできる。
　次に、ＳｉＣウエハ４０に対して、エピタキシャル層形成工程が行われる。エピタキシャル層形成工程では、例えば、ＭＳＥ法（準安定溶媒エピタキシー法）等の溶液成長法又はＣＶＤ（化学気相蒸着法）等により、ＳｉＣウエハ４０の主面にエピタキシャル層４１が形成される。なお、ＭＳＥ法では、多結晶ＳｉＣ等からなるシード基板と、シード基板より自由エネルギーの高い単結晶ＳｉＣ等からなるフィード基板と、Ｓｉ融液と、を用いる。シード基板とフィード基板を対向するように配置し、その間にＳｉ融液を介在させた状態で真空下で加熱することにより、シード基板の表面に単結晶ＳｉＣのエピタキシャル層４１を成長させる。また、ＣＶＤとは、サセプタ等の処理装置にＳｉＣウエハ４０を配置し、高温環境下で原料ガスを導入することで、ＳｉＣウエハ４０に短結晶ＳｉＣのエピタキシャル層４１を成長させる。また、上述したように、エピタキシャル層４１が形成されたＳｉＣウエハ４０がＳｉＣエピタキシャルウエハ４２である。
　次に、ＳｉＣエピタキシャルウエハ４２に対して、基底面転位密度低減工程が行われる。基底面転位密度低減工程では、ＳｉＣエピタキシャルウエハ４２をＳｉ蒸気圧下で加熱することで、ＳｉＣエピタキシャルウエハ４２のエピタキシャル層中の基底面転位密度が低減される。
　基底面転位密度低減工程について詳細に説明する前に、基底面転位について図３を参照して説明する。また、以下の説明では、基底面転位のことをＢＰＤと称する。ＢＰＤは、Ｂａｓａｌ　Ｐｌａｎｅ　Ｄｉｓｌｏｃａｔｉｏｎの略称である。
　ここで、ＢＰＤには、広義のＢＰＤと狭義のＢＰＤが存在する、本明細書において単にＢＰＤと称したときは、広義のＢＰＤを示すものとする。広義のＢＰＤには、以下の４つの転位が含まれる。
　広義のＢＰＤの１つ目は、バーガースベクトルがｂ＝＜１１－２０＞／３の転位であり、完全転位としてのＢＰＤである。また、１つ目の転位が狭義のＢＰＤに相当する。なお、転位の方向は、図３に示すように、ＳｉＣの（０００１）面内に平行な転位である。この（０００１）面が基底面に相当する。また、１つ目の転位の安定方向は、＜１１－２０＞である。即ち、１つ目の転位の安定方向は、［１１－２０］，［－１－１２０］，［－２１１０］，［２－１－１０］，［－１２－１０］，［１－２１０］の６つである。従って、１つ目の転位は６種類（１番目と２番目、３番目と４番目、５番目と６番目はそれぞれ実質的に同じであるため、それらを１つと捉えると３種類）存在する。
　広義のＢＰＤの２つ目は、１つ目の転位がバーガースベクトルｂ＝＜１－１００＞／３タイプの２本のショックレー部分転位に分解して基底面に存在する転位（ショックレー型欠陥）である。広義のＢＰＤの３つ目は、上記のバーガースベクトルのｂにｃ成分を含むフランク欠陥の部分転位である。広義のＢＰＤの４つ目は、積層欠陥と完全結晶の境界に存在する部分転位である。
　ＢＰＤ密度が高い場合、半導体デバイスの通電性能が劣化し易くなる。ＴＥＤ（ｔｈｒｅａｄｉｎｇ　ｅｄｇｅ　ｄｉｓｌｏｃａｔｉｏｎ、貫通刃状転位）は、図３に示すように、ＳｉＣの＜０００１＞方向に平行な転位の１種である。従って、ＴＥＤは基底面を垂直に貫通するように形成されている。ＴＥＤは、半導体デバイスの性能に影響がないとされている。
　ＳｉＣエピタキシャルウエハ４２を加熱することで、その表面に存在しているＢＰＤの先端がＴＥＤに変化する。また、このＴＥＤが基底面内で滑ることでＢＰＤが短くなっていき、ＳｉＣエピタキシャルウエハ４２の表面からＢＰＤが除去される。また、基底面内でのＴＥＤの滑りを十分に生じさせるためには、高いエネルギーが必要になる。そのため、基底面転位密度低減工程での温度を高くすることが好ましい。
　ここで、ＳｉＣエピタキシャルウエハ４２を高温で加熱する場合、表面からＳｉが脱離することにより、表面が荒れてしまう。しかし、Ｓｉの脱離を防ぐために表面にキャップ層を形成する場合、キャップ層を形成する工程、及び、キャップ層を除去する工程が必要となるため、処理に掛かる時間が長くなる。また、条件によっては、キャップ層を形成しても表面荒れを防止できなかったり、キャップ層とエピタキシャル層とが反応したりする可能性がある。以上を考慮し、本実施形態では、キャップ層を形成する工程を行わずに、Ｓｉ蒸気圧下でＳｉＣエピタキシャルウエハ４２を加熱することにより、基底面転位密度低減工程を行う。
　本実施形態では、基底面転位密度低減工程は、ＳｉＣエピタキシャルウエハ４２をＳｉ蒸気圧下で加熱するＳｉ蒸気圧エッチングによって行われる。具体的には、ＳｉＣエピタキシャルウエハ４２を収容容器３０に収容し、Ｓｉ蒸気圧下で高温真空炉１０を用いて高温（具体的な温度は後述）で加熱を行う。なお、この加熱時において、Ｓｉ蒸気以外にも不活性ガスを供給してもよい。不活性ガスを供給することでＳｉＣエピタキシャルウエハ４２のエッチング速度を低下させることができる。なお、Ｓｉ蒸気及び不活性ガス以外には、他の蒸気の発生源は使用されない。この条件でＳｉＣエピタキシャルウエハ４２が加熱されることで、表面が平坦化されつつエッチングされる。具体的には、以下に示す反応が行われる。簡単に説明すると、ＳｉＣエピタキシャルウエハ４２がＳｉ蒸気圧下で加熱されることで、ＳｉＣエピタキシャルウエハ４２のＳｉＣが熱分解ならびにＳｉとの化学反応によってＳｉ2Ｃ又はＳｉＣ2等になって昇華するとともに、Ｓｉ雰囲気下のＳｉがＳｉＣエピタキシャルウエハ４２の表面でＣと結合して自己組織化が起こり平坦化される。
（１）　ＳｉＣ（ｓ）　→　Ｓｉ（ｖ）　＋　Ｃ（ｓ）
（２）　２ＳｉＣ（ｓ）　→　Ｓｉ（ｖ）　＋　ＳｉＣ2（ｖ）
（３）　ＳｉＣ（ｓ）　＋　Ｓｉ（ｖ）　→　Ｓｉ2Ｃ（ｖ）
　従って、Ｓｉ蒸気圧エッチングを行うことで、仮にＳｉの脱離が生じた場合であっても、自己組織化が起こることで、ＳｉＣエピタキシャルウエハ４２の表面の平坦さが維持されるか平坦さが向上する。そのため、基底面転位密度低減工程においては、キャップ層の形成が不要となる。以上のようにして、ＳｉＣエピタキシャルウエハ４２のエピタキシャル層中のＢＰＤが低減される。また、基底面転位密度低減工程を行う時間長さは、実験及び処理条件等を考慮して予め定められている。なお、以下の説明では、基底面転位密度低減工程が行われた後のＳｉＣエピタキシャルウエハ４２をデバイス作製用ウエハ４３と称することがある。
　次に、デバイス作製用ウエハ４３に対して、イオン注入工程が行われる。イオン注入工程では、対象物にイオンを注入する機能を有するイオン注入装置を用いて、デバイス作製用ウエハ４３にイオンが注入される。これにより、デバイス作製用ウエハ４３（詳細にはエピタキシャル層４１）の表面の全面又は一部に選択的に不純物としてのイオン（アルミニウムイオン等）が注入される。
　デバイス作製用ウエハ４３には、イオンが注入されることでイオン注入領域４４が形成される。また、注入されるイオンのエネルギー等にも依存するが、一般的にはイオン注入領域４４の表面近傍には、イオン濃度が不十分な領域が存在する。
　次に、デバイス作製用ウエハ４３に対して、活性平坦化工程が行われる。活性平坦化工程では、上述したＳｉ蒸気圧エッチングが行われる。Ｓｉ蒸気圧エッチングは高温で行われるため、デバイス作製用ウエハ４３に注入されたイオンが活性化する。また、活性平坦化工程でエッチングが行われることにより、デバイス作製用ウエハ４３の表面のイオン濃度が不十分な領域が除去される。なお、デバイス作製用ウエハ４３にステップバンチング（複数のＳｉＣ層が束になるようにして形成された段差、例えば高さが１ｎｍ以上の段差）が発生していた場合であっても、それを分解して除去することができる。その後、デバイス作製用ウエハ４３をデバイス単位に分割したり、作製するデバイスに応じた処理を行ったりするデバイス作製工程が行われることで、半導体デバイスが作製される。
　基底面転位密度低減工程と活性平坦化工程は、Ｓｉ蒸気圧下でウエハを加熱する点で共通するが、目的が異なるため処理条件も異なる。具体的には、高温で加熱する方がＢＰＤ密度が低減され易いので、基底面転位密度低減工程での温度は、活性平坦化工程での温度よりも高い。また、基底面転位密度低減工程では、エッチングは不要であり、むしろ高速のエッチングが行われるとエピタキシャル層が無駄に除去されるため、エッチング速度が遅いことが好ましい。これに対し、活性平坦化工程では、表面から数十から１００ｎｍ程度の深さのイオン濃度が不十分な領域を除去するため、基底面転位密度低減工程と比較して速いエッチング速度が許容される。従って、基底面転位密度低減工程中のエッチング速度は、活性平坦化工程のエッチング速度よりも遅い。ここで、一般的には、温度が高くなるに連れて、エッチング速度は速くなる。従って、基底面転位密度低減工程での温度を高くした場合、エッチング速度が速くなってしまう。ここで、Ｓｉ蒸気圧エッチングは、不活性ガス圧が高くなるに連れて、エッチング速度が遅くなるという性質を有している。そのため、本実施形態では、基底面転位密度低減工程中の不活性ガス圧を、活性平坦化工程中の不活性ガス圧より高くすることで、温度の高さとエッチング速度の遅さを両立している。
　また、基底面転位密度低減工程での温度、エッチング速度、又は不活性ガス圧とは、例えば基底面転位密度低減工程中に計測された値の平均値であってもよいし、目標値（設定値）であってもよい。
　次に、図４から図８を参照して、本実施形態の基底面転位密度低減工程を各種条件を変えて行った実験の結果について説明する。この実験では、準備したＳｉＣエピタキシャルウエハ４２に対して、基底面転位密度低減工程の前及び後にＰＬ（フォトルミネッセンス）イメージング法を行うことで、ＢＰＤがどの程度低減したかを評価した。
　また、本実験で用いたＳｉＣエピタキシャルウエハ４２は、オフ角が４度で結晶多形が４Ｈ－ＳｉＣであり、（０００１）Ｓｉ面に１０μｍのエピタキシャル層４１が形成されている。また、ＳｉＣエピタキシャルウエハ４２には、窒素イオンがドーピングされており、キャリア濃度は１×１０16ａｔｏｍｓ／ｃｍ3である。また、ＰＬイメージング法では、レーザテック社製のＳＩＣＡ８８を用いてランプ波長３１３ｎｍ及びバンドパスフィルタを４００ｎｍ－６７８ｎｍにしてＢＰＤを観察した。また、基底面転位密度低減工程では、不活性ガス圧が１３ｋＰａであり、処理時間は３分である。また、基底面転位密度低減工程の温度とＢＰＤ密度の低減率との関係を調べるため、温度を１７００℃、１８００℃、１９００℃、１９５０℃、２０００℃、及び２０５０℃と変えてこの実験を行った。
　図４、図５、及び図６には、それぞれ、１８００℃、１９００℃、及び２０００℃で基底面転位密度低減工程が行われた場合のＰＬイメージング法での計測結果の拡大図が示されている。これらの図に示すように、ＰＬイメージング法を行うことにより、ＢＰＤが消滅したか否か、ＢＰＤが短くなったか否か等を判定することができる。
　図７には、温度が１８００℃、１９００℃、１９５０℃、及び２０００℃の４つについてＰＬイメージング法により得られたウエハ全体の計測結果が示されている。図７に示すように、温度が高くなるに連れて、ＢＰＤの個数が大幅に低減する。特に、温度が１９００℃の場合は、１０７３個あったＢＰＤが２１３個に低減しているため、ＢＰＤの低減率は８０．１％である。また、温度が１９５０℃の場合は、１６４個あったＢＰＤが４個に低減したため、ＢＰＤの低減率は９７．６％である。また、温度が２０００℃の場合は、８３６個あったＢＰＤが１０個に低減しているため、ＢＰＤの低減率は９８．８％である。また、図８には、今回実験を行った全ての温度でのＢＰＤの低減率が示されている。
　図７及び図８に示すように、１９５０℃を境界として、ウエハの略全てのＢＰＤが消滅している。従って、基底面転位密度低減工程は、１９５０℃以上で行うことが好ましく、２０００℃以上で行うことが更に好ましい。
　上述したように、狭義のＢＰＤは６種類（３種類）存在する。狭義の６種類のＢＰＤは、大きな偏りなくある程度均等に存在していると考えられる。ここで、本実施形態の方法により９８．８％という高いＢＰＤの低減率が実現されているため、狭義の６種類のＢＰＤのそれぞれが、本実施形態の基底面転位密度低減工程によって除去されていることは明らかである。また、広義のＢＰＤは４種類存在する。これらの存在比率は均等ではないが、本実施形態の方法により９８．８％という高いＢＰＤの低減率が実現されているため、広義の４種類のＢＰＤのそれぞれが、本実施形態の基底面転位密度低減工程によって除去されていると推測できる。
　また、基底面転位密度低減工程の処理環境及び処理時間によっては、ウエハ表面にステップバンチングが発生することがある。例えば、エッチング速度が低過ぎる条件で過剰なエッチングを行った場合（即ち、例えば温度が高い条件で長時間の処理を行ったり、不活性ガスの圧力が低い条件で長時間の処理を行ったりする場合）、ステップバンチングが発生し易くなる。また、従って、ステップバンチングが発生しない処理環境及び処理時間で基底面転位密度低減工程が行われることが好ましい。
　図９には、上記の実験と同じ条件で、処理時間が３分のウエハと処理時間が１５分のウエハの表面を観察した結果が示されている。処理時間が３分のウエハには直線状の部分が殆ど確認できないのでステップバンチングが全く又は殆ど存在していない。これに対し、処理時間が１５分のウエハには図の上下に沿う直線状の部分が存在しており、これらはステップバンチングを示している。また、ステップバンチングが発生することで表面粗さ（算術平均粗さＲａ）が上昇する傾向にある。図９では、ステップバンチングが存在していないウエハの表面粗さが０．１３ｎｍであり、ステップバンチングが存在しているウエハの表面粗さが０．４３ｎｍである。また、図１０には、更に条件を変えて基底面転位密度低減工程を行った後における、ウエハの表面の観察結果及びその表面粗さの計測結果が示されている。図１０に示すように、表面粗さが０．５１ｎｍ及び０．４７ｎｍではステップバンチングが発生しており、表面粗さが０．４４ｎｍでは局所的に（矢印で示した箇所に）ステップバンチングが発生しており、表面粗さが０．３８ｎｍではステップバンチングが発生していない。以上により、ステップバンチングが発生することで表面粗さが０．４ｎｍを超えると考えられる。従って、「基底面転位密度低減工程後にステップバンチングが発生しない処理環境及び処理時間」は、「基底面転位密度低減工程後に表面粗さが０．４ｎｍ以下となる処理環境及び処理時間」とおおよそ同じである。
　なお、エピタキシャル層の厚みが大きくなるに連れて、ウエハの表面が荒れ易くなる可能性がある。しかし、現在一般的に用いられている厚み（１０μｍ、３０μｍ）では表面荒れの発生し易さが大きく変化しないことが出願人によって確かめられている。また、これら以外の厚みのエピタキシャル層を形成する場合であっても、基底面転位密度低減工程後に表面粗さが０．４ｎｍ以下となる処理環境及び処理時間を設定すれば、ステップバンチング等の表面荒れを抑制つつ、ＢＰＤを十分に低減できる。なお、要求されるウエハの品質等によっては、基底面転位密度低減工程後に表面粗さが０．１ｎｍ以下、０．２ｎｍ以下、又は０．３ｎｍ以下となる処理環境及び処理時間を設定することが好ましい。
　次に、図１１を参照して、基底面転位密度低減工程と活性平坦化工程とを同時に行う変形例について説明する。本実施形態では、イオン注入工程の前に基底面転位密度低減工程を行うが、本変形例では、イオン注入工程の後に基底面転位密度低減工程を行う。なお、本実施形態において、基底面転位密度低減工程と活性平坦化工程は、目的及び条件は異なるが、何れもＳｉ蒸気圧下での加熱である。従って、本変形例では、基底面転位密度低減工程と活性平坦化工程を同時に行う。これにより、工程数を減らすことができるので、製造時間及び製造コストを低減することができる。
　基底面転位密度低減工程を行うタイミングが異なっても、好ましい処理条件及び達成される表面粗さは本実施形態と同じである。従って、本変形例においても、基底面転位密度低減工程は、１９５０℃以上で行うことが好ましく、２０００℃以上で行うことが更に好ましい。また、本変形例においても、０．４ｎｍ以下の表面粗さを実現できる。
　次に、イオン注入工程でのイオン注入量及び活性化時の加熱温度が、ウエハの表面粗さに与える影響について説明する。ここで、非特許文献１には、イオン注入量が多くなるに連れて、活性化後の表面粗さが高くなることが記載されている。また、非特許文献１には、カーボンキャップを形成することで、活性化後の表面粗さを低くすることが記載されているが、例えばイオン注入量が多い場合においては表面粗さ（Ｒｍｓ）が０．４ｎｍを超えるデータも記載されている。従って、活性化後の表面粗さを向上させることが望まれている。
　本願発明者は、本実施形態及び変形例の方法で作成したウエハの表面粗さが低いことに着目し、イオン注入量及び活性化時の加熱温度が表面粗さに与える影響について検証する実験を行った。具体的には、イオン注入量を異ならせたり、加熱温度を異ならせたりして活性化を行い、活性化後の表面粗さを計測した。また、この実験を、従来のカーボンキャップ法、本実施形態及び変形例の方法（Ｓｉ蒸気圧下での加熱）の何れに対しても行い、結果を比較した。なお、カーボンキャップ法を用いる場合、カーボンキャップを除去した後の表面粗さを計測した。
　また、活性化時の加熱温度とは、本実施形態では活性平坦化工程での加熱温度であり、上記変形例では基底面転位密度低減工程での加熱温度である。また、イオン注入量とは、単位面積あたりに注入するイオン数を意味する。従って、イオン注入量をイオン注入密度と称することもできる。
　この実験の加熱条件は、活性化時の加熱温度が１７００℃～２０００℃の４点であり、加熱時間が２分であり、圧力が１３ｋＰａ（Ａｒ雰囲気）である。また、実験に用いるウエハは、結晶多型が４Ｈ－ＳｉＣであり、オフ角が４度で主面がＳｉ面であり、ＣＭＰによる研摩後であり、１０μｍのエピタキシャル層（ｎ－ｔｙｐｅ　１×１０16／ｃｍ3）が形成されている。また、イオン注入はウエハの温度が５００℃の状況下でＡｌイオンを多段注入し、イオン注入量は、１×１０14ａｔｏｍｓ／ｃｍ2～１×１０16ａｔｏｍｓ／ｃｍ2の４点である。また、表面粗さの評価には、走査型白色干渉顕微鏡（ＣＳＩ）を用いた。
　図１２は、カーボンキャップ法で活性化を行った場合の実験結果を示すグラフである。図１２のグラフは横軸がイオン注入量であり、縦軸が表面粗さ（Ｒａ）である。また、グラフの各プロットに記載されている温度は、活性化時の加熱温度である。また、下側のグラフは、上側のグラフの縦軸のスケールを変更したグラフである。図１２に示すように、基本的には加熱温度が高くなるに連れて表面粗さが高くなっており、特に加熱温度が２０００℃の場合は表面粗さが特に高くなっている。また、イオン注入量に関しては、例えば加熱温度が２０００℃の場合はイオン注入量が多くなるに連れて表面粗さが高くなっており、特にイオン注入量が５×１０15ａｔｏｍｓの場合は、表面粗さが非常に高くなっている。また、加熱温度が１９００℃の場合でも、１×１０15ａｔｏｍｓの条件において表面粗さが上述の０．４ｎｍを超えており、ステップバンチングが発生している（図１４のＡを参照）。以上の結果及び非特許文献１のデータを考慮すると、加熱温度が高温（例えば１９００℃以上）かつイオン注入量が多い場合（例えば１×１０15ａｔｏｍｓより多い場合）に、表面粗さが高くなる可能性があることが分かる。更に言えば、このような処理条件では半導体デバイスを作製するために要求される仕様を満たさない可能性があるため、このような処理条件を実際に採用することはできず、加熱温度又はイオン注入量を低減せざるを得ない。
　なお、特許文献２の実施例１には、イオン注入量について「１×１０19ａｔｏｍｓ／ｃｍ3、ウエハ表面から５００ｎｍの条件」と記載されている。イオン注入量の単位は、厳密には面積あたりの注入原子量を示す「ａｔｏｍｓ／ｃｍ2」であるが、体積あたりの注入原子量を示す「ａｔｏｍｓ／ｃｍ3」が用いられることもある。特許文献２の１×１０19ａｔｏｍｓ／ｃｍ3をウエハ表面から５００ｎｍにイオンが注入されている条件で単位を変換すると、５×１０14ａｔｏｍｓ／ｃｍ2となる。従って、特許文献２に記載されているイオン注入量では、イオン注入量に起因する表面荒れがあまり生じていない可能性がある。また、特許文献２の図６では、表面粗さが０．４ｎｍ以下のウエハも記載されているが、図６はオフ角が０°のウエハを用いた場合の実験結果であり、オフ角が０°のウエハとオフ角を有するウエハとでは表面粗さを低減させるための条件が異なるため、特許文献２と同じ処理を行ったとしても、オフ角が０°のウエハで同程度の表面粗さが実現できない可能性がある。
　図１３は、本実施形態及び変形例の方法で活性化を行った場合の実験結果を示すグラフである。このグラフに示すように、加熱温度及びイオン注入量に関係なく、十分に低い（０．４ｎｍ以下）の表面粗さが実現できていることがわかる。また、何れの場合においてもステップバンチングが発生していない（例えば図１３及び図１４のＢ及びＣを参照）。従って、従来は表面粗さが高くなって採用できない処理条件においても、本実施形態及び変形例の方法で活性化を行うことで、十分に低い表面粗さが実現できる。その結果、高い加熱温度又は多いイオン注入量で処理を行うことができる。ここで、高い加熱温度で活性化を行うことで、電気特性に優れたウエハを作製することができる。具体的には、低いシート抵抗、高い電子移動度、高いチャネル移動度を実現できる。
　また、イオン注入量は、製造メーカ及びデバイスの特性等に応じて異なる。本実施形態及び変形例の方法は、多いイオン注入量だけでなく、もちろん少ないイオン注入量にも対応可能であるため、汎用性が高い。
　上述したように、基底面転位密度低減工程は１９５０℃以上で行うことが好ましい。仮に、カーボンキャップ法を用いて基底面転位密度低減工程と同時に活性化を行う場合、加熱温度を１９５０℃以上にすると、表面粗さが非常に高くなる可能性がある。この点、図１１の変形例では、１９５０℃以上にしても表面粗さが高くならない。従って、この変形例では、工程数の低減、低い基底面転位密度、低い表面粗さ、及び電気特性の向上の全てを同時に達成することができる。
　また、本実施形態及び変形例の方法で製造されたウエハは、ＭＯＳ（Ｍｅｔａｌ　Ｏｘｉｄｅ　Ｓｅｍｉｃｏｎｄｕｃｔｏｒ）タイプのデバイス又はショットキーダイオードの製造に特に有用である。具体的には、ＭＯＳタイプのデバイスにおいては求められるイオン注入量が領域毎に異なる。そのため、様々なイオン注入量に対応可能な方法を有効に活用できる。また、この方法で作製されたウエハは表面粗さが低い、言い換えればステップバンチングが少ない。ここで、ステップバンチングは酸化膜形成の際に酸化膜の厚みムラの原因となる。具体的には、ステップバンチングの発生箇所近傍の膜厚の薄い部分と厚い部分の境界において、ＭＯＳデバイス又はショットキーダイオードの不良に繋がる電界集中が発生し易くなる。従って、ステップバンチングが少ない本実施形態及び変形例のウエハ（又はウエハを分割して作製されるチップ）は、信頼性が高いＭＯＳデバイス又はショットキーダイオードの製造に特に適している。また、上述したように、このウエハは電気特性も優れているため、この観点においても、信頼性が高いＭＯＳデバイス又はショットキーダイオードの製造に適している。具体的には、このウエハを用いることで、低いシート抵抗、高い電子移動度、高いチャネル移動度を有するＭＯＳデバイス又はショットキーダイオードを製造できる。
　以上に説明したように、本実施形態又は変形例のデバイス作製用ウエハ４３の製造方法では、ＳｉＣウエハ４０に単結晶ＳｉＣのエピタキシャル層４１が形成されたＳｉＣエピタキシャルウエハ４２に対して、当該ＳｉＣエピタキシャルウエハ４２のエピタキシャル層中に存在する基底面転位密度を低減させる基底面転位密度低減工程を行って、半導体デバイスを作製するために用いられるデバイス作製用ウエハ４３を製造する。基底面転位密度低減工程では、ＳｉＣエピタキシャルウエハ４２にキャップ層を形成することなく、基底面転位密度を低減させるために必要な所定時間にわたって、Ｓｉ蒸気圧下でＳｉＣエピタキシャルウエハ４２を加熱することで、表面荒れを抑制しつつ基底面転位密度を低減する。
　これにより、Ｓｉ蒸気圧下でＳｉＣエピタキシャルウエハ４２を加熱することで、表面荒れが発生しにくいので、基底面転位密度低減工程時においてキャップ層が不要となる。そのため、キャップ層の形成及び除去に関する工程を無くしつつ、表面荒れを抑制できる。
　また、本実施形態のデバイス作製用ウエハ４３の製造方法は、イオン注入工程と、活性平坦化工程と、を含む。イオン注入工程では、ＳｉＣエピタキシャルウエハ４２にイオンを注入する。活性平坦化工程では、イオン注入工程でイオンが注入されたＳｉＣエピタキシャルウエハ４２をＳｉ蒸気圧下で加熱することで、当該イオンを活性化するとともに、ＳｉＣエピタキシャルウエハ４２の表面荒れを抑制する。基底面転位密度低減工程は、活性平坦化工程とは別工程である。
　これにより、基底面転位の除去に特に適した条件で、基底面転位密度低減工程を行うことができる。また、イオン注入後にＳｉ蒸気圧下で加熱を行って活性化を行うことで、仮にイオン注入量が多かったり、活性化時の加熱温度が高かったりしても、表面粗さの上昇を抑えつつ、電気特性を向上させることができる。
　また、本実施形態のデバイス作製用ウエハ４３の製造方法において、基底面転位密度低減工程は、イオン注入工程の前に行われる。
　これにより、イオン注入によりエピタキシャル層４１の性質が変化する前に基底面転位密度低減工程が行われるので、基底面転位を一層確実に除去することができる。
　また、本実施形態のデバイス作製用ウエハ４３の製造方法において、基底面転位密度低減工程での温度が、活性平坦化工程での温度よりも高い。
　これにより、基底面転位密度を十分に低減するための比較的高い温度で、基底面転位密度低減工程を行うことができる。
　また、本実施形態のデバイス作製用ウエハ４３の製造方法において、基底面転位密度低減工程中のエッチング速度が、活性平坦化工程中のエッチング速度よりも遅い。
　これにより、基底面転位密度低減工程において、ＳｉＣエピタキシャルウエハ４２のエピタキシャル層４１が過剰に除去されることを防止できる。
　また、変形例のデバイス作製用ウエハ４３の製造方法において、基底面転位密度低減工程では、イオン注入工程で注入されたイオンを活性化するとともに、ＳｉＣエピタキシャルウエハ４２の表面を平坦化する。
　これにより、工程数を減らすことができる。また、イオン注入後にＳｉ蒸気圧下で加熱を行って活性化を行うことで、仮にイオン注入量が多かったり、活性化時の加熱温度が高かったりしても、表面粗さの上昇を抑えつつ、電気特性を向上させることができる。
　また、本実施形態又は変形例のデバイス作製用ウエハ４３の製造方法において、ＳｉＣエピタキシャルウエハ４２は、＜１１－２０＞方向又は＜１－１００＞方向に対して４度以下のオフ角を有していていることが好ましい。
　これにより、イオンの活性化時における表面粗さの上昇をより確実に抑えることができる。
　また、本実施形態又は変形例のデバイス作製用ウエハ４３の製造方法において、基底面転位密度低減工程での温度が１９５０℃以上２２００℃以下である。
　これにより、基底面転位密度を十分に低減することができる。
　また、本実施形態又は変形例のデバイス作製用ウエハ４３の製造方法では、基底面転位密度低減工程を行った後のデバイス作製用ウエハの表面粗さ（Ｒａ）が０．４ｎｍ以下となる処理環境及び処理時間で当該基底面転位密度低減工程を行う。
　これにより、デバイス作製用ウエハ４３にステップバンチングが生じていない可能性が高いので、品質が高いデバイス作製用ウエハ４３を製造できる。
　また、本実施形態又は変形例のデバイス作製用ウエハ４３の製造方法において、前記基底面転位密度低減工程により、前記ＳｉＣエピタキシャルウエハ４２のエピタキシャル層中の基底面転位密度が９７％以上低減する。
　これにより、基底面転位が非常に少ないデバイス作製用ウエハ４３を製造できる。
　以上に本発明の好適な実施の形態を説明したが、上記の構成は例えば以下のように変更することができる。
　上記実施形態で説明した製造工程は一例であり、工程の順序を入れ替えたり、一部の工程を省略したり、他の工程を追加したりすることができる。例えば、図１１を用いて説明したように、基底面転位密度低減工程は、イオン注入工程よりも後に行ってもよい。この場合、例えば、活性平坦化工程と基底面転位密度低減工程とを同時に行うこともできる。
　上記で説明した温度条件及び圧力条件等は一例であり、適宜変更することができる。また、上述した高温真空炉１０以外の加熱装置を用いたり、多結晶のＳｉＣウエハ４０を用いたり、収容容器３０と異なる形状又は素材の容器を用いたりしても良い。例えば、収容容器の外形は円柱状に限られず、立方体状又は直方体状であっても良い。
　１０　高温真空炉
　４０　ＳｉＣウエハ
　４１　エピタキシャル層
　４２　ＳｉＣエピタキシャルウエハ
　４３　デバイス作製用ウエハ

Claims (10)

  1. 　ＳｉＣウエハに単結晶ＳｉＣのエピタキシャル層が形成されたＳｉＣエピタキシャルウエハに対して、当該ＳｉＣエピタキシャルウエハのエピタキシャル層中に存在する基底面転位密度を低減させる基底面転位密度低減工程を行って、半導体デバイスを作製するために用いられるデバイス作製用ウエハを製造する方法において、
    　前記基底面転位密度低減工程では、基底面転位密度を低減させるために必要な所定時間にわたって、前記ＳｉＣエピタキシャルウエハにキャップ層を形成することなく、Ｓｉ蒸気圧下で前記ＳｉＣエピタキシャルウエハを加熱することで、表面荒れを抑制しつつ基底面転位密度を低減することを特徴とするデバイス作製用ウエハの製造方法。
  2. 　請求項１に記載のデバイス作製用ウエハの製造方法であって、
    　前記ＳｉＣエピタキシャルウエハにイオンを注入するイオン注入工程と、
    　前記イオン注入工程で前記イオンが注入された前記ＳｉＣエピタキシャルウエハをＳｉ蒸気圧下で加熱することで、当該イオンを活性化するとともに、前記ＳｉＣエピタキシャルウエハの表面を平坦化する活性平坦化工程と、
    を含み、
    　前記基底面転位密度低減工程は、前記活性平坦化工程とは別工程であることを特徴とするデバイス作製用ウエハの製造方法。
  3. 　請求項２に記載のデバイス作製用ウエハの製造方法であって、
    　前記基底面転位密度低減工程は、前記イオン注入工程の前に行われることを特徴とするデバイス作製用ウエハの製造方法。
  4. 　請求項２に記載のデバイス作製用ウエハの製造方法であって、
    　前記基底面転位密度低減工程での温度が、前記活性平坦化工程での温度よりも高いことを特徴とするデバイス作製用ウエハの製造方法。
  5. 　請求項２に記載のデバイス作製用ウエハの製造方法であって、
    　前記基底面転位密度低減工程中のエッチング速度が、前記活性平坦化工程中のエッチング速度よりも遅いことを特徴とするデバイス作製用ウエハの製造方法。
  6. 　請求項１に記載のデバイス作製用ウエハの製造方法であって、
    　前記ＳｉＣエピタキシャルウエハにイオンを注入するイオン注入工程を含み、
    　前記基底面転位密度低減工程は、前記イオン注入工程の後に行われ、
    　前記基底面転位密度低減工程では、更に、前記イオン注入工程で注入された前記イオンを活性化するとともに、前記ＳｉＣエピタキシャルウエハの表面を平坦化することを特徴とするデバイス作製用ウエハの製造方法。
  7. 　請求項２に記載のデバイス作製用ウエハの製造方法であって、
    　前記ＳｉＣエピタキシャルウエハは、＜１１－２０＞方向又は＜１－１００＞方向に対して４度以下のオフ角を有していていることを特徴とするデバイス作製用ウエハの製造方法。
  8. 　請求項１に記載のデバイス作製用ウエハの製造方法であって、
    　前記基底面転位密度低減工程での温度が１９５０℃以上２２００℃以下であることを特徴とするデバイス作製用ウエハの製造方法。
  9. 　請求項１に記載のデバイス作製用ウエハの製造方法であって、
    　前記基底面転位密度低減工程を行った後の前記デバイス作製用ウエハの表面粗さ（Ｒａ）が０．４ｎｍ以下となる処理環境及び処理時間で当該基底面転位密度低減工程を行うことを特徴とするデバイス作製用ウエハの製造方法。
  10. 　請求項１に記載のデバイス作製用ウエハの製造方法であって、
    　前記基底面転位密度低減工程により、前記ＳｉＣエピタキシャルウエハのエピタキシャル層中の基底面転位密度が９７％以上低減することを特徴とするデバイス作製用ウエハの製造方法。
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