WO2020031895A1 - 撮像装置、内視鏡及び内視鏡システム - Google Patents
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Definitions
- the present invention relates to an imaging apparatus, an endoscope, and an endoscope system that image a subject and generate image data of the subject.
- an endoscope that includes an endoscope that captures an image of a subject inside a subject and a processor that generates an observation image of the subject captured by the endoscope has been widely used in the medical field, the industrial field, and the like. Used.
- a negative voltage pulse signal generated by a pulse signal superimposing section of a connector section is separated into a negative voltage (negative power supply) and a pulse signal by a separating section and a pulse signal detecting section, respectively.
- An imaging device for outputting to a first chip is disclosed.
- the imaging section mounted on the distal end of the insertion section of the endoscope has a small chip area and a small size in order to reduce the diameter of the insertion section of the endoscope.
- the present invention has been made in view of the above circumstances, and provides an imaging apparatus, an endoscope, and an endoscope system that can reduce the chip area even when a circuit that outputs a pulse signal is mounted on the chip.
- the purpose is to do.
- An imaging device includes an imaging element which is arranged in a two-dimensional matrix, receives light from the outside, and has a plurality of pixels which generate an imaging signal according to a received light amount, and supplies power to the imaging element.
- a transmission cable for transmission, and an AC voltage pulse signal which is provided at a base end side of the transmission cable and converts a positive voltage level and a negative voltage level of an input pulse signal into a predetermined positive voltage level and a predetermined negative voltage level is generated.
- An AC voltage pulse signal generating unit that outputs the AC voltage pulse signal to the transmission cable; and a predetermined positive voltage level and a predetermined positive voltage level of the AC voltage pulse signal transmitted from the transmission cable, which are provided at a distal end of the transmission cable.
- a voltage adjusting unit that converts a negative voltage level into a DC voltage level and outputs a DC voltage pulse signal.
- an endoscope includes the imaging device according to the one embodiment, an insertion unit that can be inserted into a subject, and an image processing device that performs image processing on the imaging signal.
- an endoscope system includes the endoscope according to the one aspect, and an image processing device that performs image processing on the imaging signal.
- FIG. 1 is an overall configuration diagram illustrating an example of an overall configuration of an endoscope system according to a first embodiment. It is a block diagram showing composition of an important section of endoscope system 1 of a 1st embodiment.
- FIG. 3 is a circuit diagram illustrating an example of a configuration of a voltage adjustment unit 39. 5 is a timing chart illustrating an example of an operation of the endoscope system according to the first embodiment.
- FIG. 9 is a circuit diagram illustrating another example of the configuration of the voltage adjustment unit 39.
- FIG. 9 is a circuit diagram illustrating another example of the configuration of the voltage adjustment unit 39.
- FIG. 9 is a circuit diagram illustrating another example of the configuration of the voltage adjustment unit 39.
- FIG. 9 is a circuit diagram illustrating another example of the configuration of the voltage adjustment unit 39.
- FIG. 9 is a circuit diagram illustrating another example of the configuration of the voltage adjustment unit 39.
- FIG. 9 is a circuit diagram illustrating an example of a configuration of a voltage adjusting unit 39A. It is a timing chart which shows an example of operation of the endoscope system concerning a 2nd embodiment. It is a block diagram showing composition of an important section of endoscope system 1 of a 3rd embodiment.
- FIG. 9 is a circuit diagram illustrating an example of a configuration of a voltage adjusting unit 39B. 13 is a timing chart illustrating an example of an operation of the endoscope system according to the third embodiment.
- FIG. 1 is an overall configuration diagram illustrating an example of an overall configuration of the endoscope system according to the first embodiment.
- an endoscope system 1 includes an endoscope 2, a light source device 3, a video processor 4 as an image processing device, and a display device 5, and a main part thereof is configured. I have.
- the endoscope 2 includes an elongated insertion portion 11 to be inserted into a site to be observed of a subject, an operation portion 12 connected to a base end of the insertion portion 11, and a side surface extending from the operation portion 12.
- the connector section 14 includes a light source connector, an electric cable extending from a side portion of the light source connector, and an electric connector provided at an extending end of the electric cable.
- the light source connector of the connector section 14 is detachably connected to the light source device 3.
- the electric connector of the connector section 14 is detachably connected to the video processor 4.
- the insertion portion 11 has a distal end portion 21 on the distal end side, and a bending portion 22 that can freely bend is connected to a base end portion of the distal end portion 21. Further, a long and flexible flexible tube portion 23 formed of a soft tubular member is connected to the base end of the curved portion 22.
- the distal end portion 21 is provided with an imaging unit 30 (see FIG. 2) for acquiring image information of the subject.
- the operation unit 12 has an operation unit main body 20 that constitutes an operation grip unit.
- An angle knob for bending the bending portion 22 of the insertion portion 11 is rotatably disposed on the operation portion main body 20, and a suction button, an air supply / water supply button, switches for various endoscope functions, and the like. Is provided.
- the light source device 3 supplies illumination light to a light guide (not shown) provided in the endoscope 2. That is, a light guide is provided in the universal cable 13, the operation unit 12, and the insertion unit 11 of the endoscope 2 of the present embodiment, and the light source device 3 is connected to the distal end via the light guide.
- the illumination light is supplied to the illumination optical system constituting the illumination window of the unit 21.
- the illumination light is diverged by the illumination optical system and irradiates the test site.
- the video processor 4 performs image processing on the image data captured by the endoscope 2 to generate an image signal, and outputs the generated image signal to the display device 5.
- the display device 5 displays an image corresponding to the image signal generated by the video processor 4.
- the video processor 4 controls the entire endoscope system 1. For example, the video processor 4 controls to switch the illumination light emitted from the light source device 3 and to switch the imaging mode of the endoscope 2.
- FIG. 2 is a block diagram showing a configuration of a main part of the endoscope system 1 according to the first embodiment. With reference to FIG. 2, details of each component configuration of the endoscope system 1 and a path of an electric signal in the endoscope system 1 will be described.
- the endoscope 2 as an imaging device illustrated in FIG. 2 includes an imaging unit 30, a universal cable 13 that forms a transmission cable, and a connector unit 14.
- the imaging unit 30 includes a first chip 31, a second chip 32, and a smoothing unit 33.
- a power stabilizing capacitor C1 is provided between the power supply voltage VDD supplied to the imaging unit 30 and the ground GND.
- the first chip 31 serving as an image sensor is arranged in a two-dimensional matrix, receives light from the outside, and has a light receiving unit 34 in which a plurality of unit pixels 35 for generating and outputting an image signal corresponding to the amount of received light are arranged.
- a reading unit 36 for reading out an image signal photoelectrically converted by each of the plurality of unit pixels 35 in the light receiving unit 34; a reference clock signal input from the connector unit 14 and a pulse signal input from a voltage adjusting unit 39 described later
- a timing generation unit that generates a drive signal including a light-receiving unit drive signal for driving the light-receiving unit 34 and a read-out unit drive signal for driving the read-out unit 36 and outputs the drive signal to the light-receiving unit 34 and the read-out unit 36 37.
- the second chip 32 amplifies an imaging signal output from each of the plurality of unit pixels 35 in the first chip 31 and outputs the amplified signal to the universal cable 13, and an AC voltage from an AC voltage pulse signal generation unit 56 described later.
- the smoothing part 33 is connected between the first chip 31 and the universal cable 13 and between the second chip 32 and the universal cable 13, and is configured to generate a DC component and an AC component from a negative voltage transmitted from the universal cable 13. And outputs the separated DC component to the first chip 31.
- the smoothing unit 33 includes a resistor 40 (for example, 100 ⁇ ) connected in series to the universal cable 13 (signal line) to which a negative voltage described later is transmitted, and an AC voltage pulse signal generation unit 56 and a ground GND described later. And a connected bypass capacitor 41 to form an RC circuit (low-pass filter circuit). Thereby, the pulse signal of the AC component superimposed on the negative voltage input from the connector unit 14 described later is cut, and the DC component is output to the unit pixel 35.
- the universal cable 13 transmits at least a signal line for transmitting the power supply voltage generated by the power supply voltage generation unit 55 to the imaging unit 30 and an AC voltage pulse signal generated by the AC voltage pulse signal generation unit 56 to the imaging unit 30.
- the connector unit 14 includes an analog front end unit 51 (hereinafter, referred to as an “AFE unit 51”), an A / D conversion unit 52, an imaging signal processing unit 53, a pulse signal generation unit 54, and a power supply voltage generation unit. 55 and an AC voltage pulse signal generation unit 56.
- the AFE unit 51 receives an imaging signal transmitted from the imaging unit 30, performs impedance matching using a passive element such as a resistor, extracts an AC component using a capacitor, and determines an operating point by a voltage dividing resistor. I do. After that, the AFE unit 51 amplifies the image pickup signal (analog signal) and outputs it to the A / D conversion unit 52.
- the A / D converter 52 converts the analog image signal input from the AFE unit 51 into a digital image signal and outputs the digital image signal to the image signal processing unit 53.
- the imaging signal processing unit 53 is configured by, for example, an FPGA (Field Programmable Gate Array) and performs processing such as noise removal and format conversion processing on the digital imaging signal input from the A / D conversion unit 52 to perform video processing. Output to the processor 4.
- FPGA Field Programmable Gate Array
- the pulse signal generation unit 54 supplies each component of the imaging unit 30 based on a clock signal (for example, a 27 MHz clock signal) supplied from the video processor 4 and serving as a reference for the operation of each component of the endoscope 2.
- a reference clock signal serving as a reference for operation is generated, and the reference clock signal is output to the timing generation unit 37 of the imaging unit 30 via the universal cable 13.
- the pulse signal generation unit 54 generates a pulse signal for generating a drive signal of the imaging unit 30 based on a clock signal supplied from the video processor 4 and serving as a reference for operation of each component of the endoscope 2.
- the signal is output to the AC voltage pulse signal generator 56.
- the power supply voltage generation unit 55 is provided on the base end side of the universal cable 13 and generates a power supply voltage VDD necessary for driving the first chip 31 and the second chip 32 from a power supply supplied from the video processor 4. To the first chip 31 and the second chip 32.
- the power supply voltage generation unit 55 generates a power supply voltage VDD required for driving the first chip 31 and the second chip 32 using a regulator or the like.
- the buffer amplifier 57 converts the positive voltage level of the pulse signal supplied from the pulse signal generation unit 54 to 4.5 V by a positive power supply, and converts the negative voltage level to -1 V by a negative power supply. That is, the AC voltage pulse signal generation unit 56 is provided on the base end side of the universal cable 13, and based on the pulse signal supplied from the pulse signal generation unit 54, an AC voltage pulse of 4.5 V on the high side and ⁇ 1 V on the low side. A signal is generated and output to the imaging unit 30 via the universal cable 13.
- the video processor 4 is a control device that controls the entire endoscope system 1 overall.
- the video processor 4 includes a power supply unit 61, an image signal processing unit 62, a clock generation unit 63, a storage unit 64, an input unit 65, and a processor control unit 66.
- the power supply unit 61 generates a power supply voltage and supplies the generated power supply voltage to the power supply voltage generation unit 55 of the connector unit 14 together with the ground (GND).
- the image signal processing unit 62 performs synchronization processing, white balance (WB) adjustment processing, gain adjustment processing, gamma correction processing, digital analog (D / A) processing on the digital imaging signal that has been subjected to the signal processing by the imaging signal processing unit 53.
- D / A) It performs image processing such as conversion processing and format conversion processing to convert it into an image signal, and outputs this image signal to the display device 5.
- the clock generation unit 63 generates a clock signal that is a reference for the operation of each component of the endoscope system 1 and outputs the clock signal to the pulse signal generation unit 54.
- the storage unit 64 stores various information regarding the endoscope system 1, data being processed, and the like.
- the storage unit 64 is configured using a storage medium such as a flash memory or a random access memory (RAM).
- the input unit 65 receives inputs of various operations related to the endoscope system 1. For example, the input unit 65 receives an input of an instruction signal for switching the type of the illumination light emitted from the light source device 3.
- the input unit 65 is configured using, for example, a cross switch or a push button.
- the processor control unit 66 controls each unit constituting the endoscope system 1 in an integrated manner.
- the processor control unit 66 is configured using a CPU (Central Processing Unit) or the like.
- the processor control unit 66 switches the illumination light emitted from the light source device 3 according to the instruction signal input from the input unit 65.
- the imaging unit 30 By configuring the imaging unit 30 in this manner, the negative voltage supplied from the AC voltage pulse signal generation unit 56 is used for driving the unit pixel 35 and requires a small amount of current. Voltage supply from the bypass capacitor 41 of the smoothing unit 33 becomes possible.
- the smoothing unit 33 forms an RC circuit (low-pass filter circuit) using the bypass capacitor 41 and the resistor 40, so that the pulse signal is sufficiently reduced and transmitted to the unit pixel 35.
- FIG. 3 is a circuit diagram illustrating an example of the configuration of the voltage adjustment unit 39.
- the voltage adjusting unit 39 includes a first-stage (previous-stage) inverter circuit 71 including a PMOS transistor 72 and an NMOS transistor 73, and a subsequent-stage inverter circuit 74 including a PMOS transistor 75 and an NMOS transistor 76. And is configured.
- the voltage adjustment unit 39 is configured using the normal inverter circuits 71 and 74, but is not limited thereto.
- the voltage adjustment unit 39 may be configured using an inverter circuit having a hysteresis characteristic. Good.
- the voltage adjustment unit 39 has a configuration in which two inverter circuits 71 and 74 are connected in series, and the output terminal of the first-stage inverter circuit 71 is connected to the input terminal of the second-stage inverter circuit 74.
- An output terminal of an AC voltage pulse signal generation unit 56 is connected to an input terminal of the first-stage inverter circuit 71 that connects the gate terminal of the PMOS transistor 72 and the gate terminal of the NMOS transistor 73. Is input.
- the output terminal of the first-stage inverter circuit 71 is connected to the input terminal connecting the gate terminal of the PMOS transistor 75 and the gate terminal of the NMOS transistor 76 of the second-stage inverter circuit 74.
- the output terminal of the latter-stage inverter circuit 74 is connected to the timing generator 37, and the pulse signal output from the latter-stage inverter circuit 74 is input to the timing generator 37.
- the pulse signal detection unit disclosed in Japanese Patent No. 6138406 is configured to output a pulse signal, similarly to the voltage adjustment unit 39 of the present embodiment. It is composed of a high-pass filter.
- a pulse signal detection unit configured by a high-pass filter having a large time constant is incorporated in, for example, the second chip 32 of the present embodiment, the area of the second chip 32 increases.
- the voltage adjustment unit 39 of the present embodiment has a configuration in which two logic circuits are combined, when the voltage adjustment unit 39 is incorporated in the second chip 32, a high-pass filter having a large time constant is used.
- the area of the second chip 32 can be reduced as compared with the case where the chip is incorporated in the second chip 32.
- the voltage adjustment unit 39 is provided on the second chip 32, but is not limited to this, and may be provided on the first chip 31.
- the imaging unit 30 has two chips, the first chip 31 and the second chip 32.
- the present invention is not limited to this.
- each circuit of the first chip 31 A configuration having one chip provided with each circuit of two chips 32 may be employed.
- FIG. 4 is a timing chart showing an example of the operation of the endoscope system according to the first embodiment. 4, the reference clock signal, the AC voltage pulse signal, the output signal of the smoothing unit 33, the output signal of the first-stage inverter circuit 71, the output signal of the second-stage inverter circuit 74, the horizontal synchronization signal, and the vertical synchronization signal are arranged in this order from the top. Is shown.
- the buffer amplifier 57 of the AC voltage pulse signal generator 56 generates an AC voltage pulse signal of 4.5 V on the high side and -1 V on the low side, and outputs the generated signal to the smoothing unit 33 and the voltage adjusting unit 39.
- the AC voltage pulse signal output from the AC voltage pulse signal generation unit 56 is reduced to 1.5 V on the High side due to attenuation in the universal cable 13. Therefore, as shown in FIG. 4, an AC voltage pulse signal of 1.5 V on the high side and ⁇ 1 V on the low side is input to the smoothing unit 33 and the voltage adjusting unit 39.
- the smoothing unit 33 smoothes the AC voltage pulse signal by a low-pass filter circuit formed by the resistor 40 and the bypass capacitor 41, generates and outputs a constant voltage of -1V (negative power supply).
- the threshold value of the first-stage inverter circuit 71 of the voltage adjustment unit 39 is 1V.
- the first-stage inverter circuit 71 of the voltage adjusting unit 39 outputs an output signal of -1 V when the AC voltage pulse signal is 1.5 V, and outputs an output signal of 3 V when the AC voltage pulse signal is -1 V. Is output.
- the threshold value of the inverter circuit 74 at the subsequent stage of the voltage adjustment unit 39 is 1.5 V.
- the inverter circuit 74 at the subsequent stage of the voltage adjusting unit 39 outputs an output signal of 0 V when the output signal of the inverter circuit 71 at the preceding stage is 3 V, and outputs the output signal of 0 V when the output signal of the inverter circuit 71 at the preceding stage is -1 V. Outputs a 3V output signal.
- the voltage adjustment unit 39 outputs a pulse signal of 3 V on the High side and 0 V on the Low side to the timing generation unit 37.
- the timing generation unit 37 generates a horizontal synchronization signal and a vertical synchronization signal based on the reference clock signal input from the pulse signal generation unit 54 and the pulse signal input from the voltage adjustment unit 39.
- the timing generation unit 37 generates a drive signal based on the generated horizontal synchronization signal and vertical synchronization signal, and outputs the drive signal to the light receiving unit 34 and the reading unit 36.
- the voltage adjustment unit 39 is configured by the two inverter circuits 71 and 74, that is, two logic circuits, when the voltage adjustment unit 39 is provided in the second chip 32, the time constant is large.
- the chip area can be made smaller than when a high-pass filter is provided.
- the chip area can be reduced even when a circuit that outputs a pulse signal is mounted on the chip.
- the voltage adjuster 39 of the first embodiment described above is configured to have two inverter circuits 71 and 74 as two logic circuits, but may have another configuration.
- FIG. 5 is a circuit diagram showing another example of the configuration of the voltage adjustment unit 39.
- the same components as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted.
- the voltage adjusting unit 39 is configured by a NAND circuit 81 in the preceding stage and an inverter circuit 74 in the subsequent stage.
- the NAND circuit 81 is a two-input NAND gate, and includes PMOS transistors 82 and 83 and NMOS transistors 84 and 85.
- the NAND circuit 81 outputs an L signal when an H signal is input to two input terminals, and outputs an H signal when another signal is input. Therefore, when 1.5 V is input as an AC pulse signal to one input terminal and power (3 V) is input to the other input terminal, the NAND circuit 81 outputs -1 V, which is the output of the smoothing unit 33. .
- the NAND circuit 81 outputs 3 V when -1 V is input as an AC pulse signal to one input terminal and power (3 V) is input to the other input terminal.
- the latter-stage inverter circuit 74 has the same configuration as that of the first embodiment.
- the output signal of the preceding-stage NAND circuit 81 is 3 V, it outputs a 0-V output signal, and the output signal of the preceding-stage NAND circuit 81 becomes ⁇ . In the case of 1 V, an output signal of 3 V is output.
- the voltage adjustment unit 39 can output a pulse signal of 3 V on the High side and 0 V on the Low side to the timing generation unit 37 as in the first embodiment.
- the voltage adjustment unit 39 is configured by the two logic circuits, that is, the preceding-stage NAND circuit 81 and the succeeding-stage inverter circuit 74, the high-pass circuit having a large time constant is used similarly to the first embodiment.
- the chip area can be made smaller than when a filter is provided.
- FIG. 6 is a circuit diagram showing another example of the configuration of the voltage adjusting unit 39.
- the same components as those in FIG. 5 are denoted by the same reference numerals, and description thereof will be omitted.
- the voltage adjusting unit 39 is configured using a NAND circuit 81a instead of the NAND circuit 81 of FIG.
- the NAND circuit 81a is configured using a PMOS transistor 83a and an NMOS transistor 84a, respectively, instead of the PMOS transistor 83 and the NMOS transistor 84 in FIG.
- An AC voltage pulse signal is input to the gate terminal of the PMOS transistor 83a and the gate terminal of the NMOS transistor 84a.
- Other configurations are the same as those in FIG. That is, the two input terminals of the NAND circuit 81a are shared, and the AC voltage pulse signal is input to both of the two input terminals.
- the NAND circuit 81a when 1.5 V is input as an AC pulse signal to the two input terminals, the NAND circuit 81a outputs ⁇ 1V, which is the output of the smoothing unit 33.
- the NAND circuit 81a outputs 3V when -1V is input as an AC pulse signal to two input terminals.
- the latter-stage inverter circuit 74 has the same configuration as that of the first embodiment.
- the output signal of the preceding-stage NAND circuit 81a is 3V, it outputs a 0-V output signal, and the output signal of the preceding-stage NAND circuit 81a is-. In the case of 1 V, an output signal of 3 V is output.
- the voltage adjustment unit 39 can output a pulse signal of 3 V on the High side and 0 V on the Low side to the timing generation unit 37 as in the first embodiment.
- the voltage adjustment unit 39 is configured by the two logic circuits, that is, the preceding-stage NAND circuit 81a and the subsequent-stage inverter circuit 74, like the first embodiment, the high-pass circuit having the large time constant is used.
- the chip area can be made smaller than when a filter is provided.
- the endoscope 2 as the imaging device of the first modification, similarly to the endoscope 2 of the first embodiment, even when a circuit that outputs a pulse signal is mounted on the chip, the chip area is small.
- FIG. 7 is a circuit diagram showing another example of the configuration of the voltage adjustment unit 39. Note that, in FIG. 7, the same components as those in FIG.
- the voltage adjustment unit 39 is configured by a NOR circuit 91 in the preceding stage and an inverter circuit 74 in the subsequent stage.
- the NOR circuit 91 is a two-input NOR gate and includes PMOS transistors 92 and 93 and NMOS transistors 94 and 95.
- the NOR circuit 91 outputs an L signal when an H signal is input to at least one input terminal, and outputs an H signal when another signal is input. Therefore, when 1.5 V is input as an AC pulse signal to one input terminal and the output ( ⁇ 1 V) of the smoothing unit 33 is input to the other input terminal of the NOR circuit 91, the output is the output of the smoothing unit 33. Outputs -1V. Further, the NOR circuit 91 outputs 3 V when ⁇ 1 V is input as an AC pulse signal to one input terminal and the output ( ⁇ 1 V) of the smoothing unit 33 is input to the other input terminal.
- the latter-stage inverter circuit 74 has the same configuration as that of the first embodiment.
- the output signal of the preceding-stage NOR circuit 91 is 3 V, it outputs a 0-V output signal, and the output signal of the preceding-stage NOR circuit 91 becomes ⁇ . In the case of 1 V, an output signal of 3 V is output.
- the voltage adjustment unit 39 can output a pulse signal of 3 V on the High side and 0 V on the Low side to the timing generation unit 37 as in the first embodiment.
- the voltage adjustment unit 39 is configured by the two logic circuits, that is, the NOR circuit 91 in the preceding stage and the inverter circuit 74 in the subsequent stage, like the first embodiment, the high-pass with a large time constant is used.
- the chip area can be made smaller than when a filter is provided.
- FIG. 8 is a circuit diagram showing another example of the configuration of the voltage adjustment unit 39.
- the same components as those in FIG. 7 are denoted by the same reference numerals, and description thereof is omitted.
- the voltage adjusting section 39 is configured using a NOR circuit 91a instead of the NOR circuit 91 of FIG.
- the NOR circuit 91a is configured using a PMOS transistor 93a and an NMOS transistor 94a, respectively, instead of the PMOS transistor 93 and the NMOS transistor 94 in FIG.
- An AC voltage pulse signal is input to the gate terminal of the PMOS transistor 93a and the gate terminal of the NMOS transistor 94a.
- Other configurations are the same as those in FIG. That is, two input terminals of the NOR circuit 91a are shared, and an AC voltage pulse signal is input to both of the two input terminals.
- the NOR circuit 91 a when 1.5 V is input as an AC pulse signal to the two input terminals, the NOR circuit 91 a outputs ⁇ 1 V, which is the output of the smoothing unit 33.
- the NOR circuit 91a outputs 3V when -1V is input as an AC pulse signal to two input terminals.
- the latter-stage inverter circuit 74 has the same configuration as that of the first embodiment.
- the output signal of the preceding-stage NOR circuit 91a is 3V, it outputs a 0-V output signal, and the output signal of the preceding-stage NOR circuit 91a is-. In the case of 1 V, an output signal of 3 V is output.
- the voltage adjustment unit 39 can output a pulse signal of 3 V on the High side and 0 V on the Low side to the timing generation unit 37 as in the first embodiment.
- the voltage adjustment unit 39 is configured by the two logic circuits, that is, the NOR circuit 91a at the front stage and the inverter circuit 74 at the rear stage, like the first embodiment, the high-pass circuit having a large time constant is used.
- the chip area can be made smaller than when a filter is provided.
- the endoscope 2 as the imaging device of the modified example 2, similarly to the endoscope 2 of the first embodiment, even when a circuit that outputs a pulse signal is mounted on the chip, the chip area is small.
- FIG. 9 is a block diagram illustrating a configuration of a main part of the endoscope system 1 according to the second embodiment.
- the same components as those in FIG. 2 are denoted by the same reference numerals, and description thereof is omitted.
- the imaging unit 30 according to the second embodiment is configured using a voltage adjustment unit 39A instead of the voltage adjustment unit 39 of the imaging unit 30 in FIG.
- the output of the smoothing unit 33 is connected to the voltage adjustment unit 39 in FIG.
- the output of the smoothing unit 33 is not connected to the voltage adjusting unit 39A of the present embodiment. That is, only the AC voltage pulse signal from the AC voltage pulse signal generation unit 56 is input to the voltage adjustment unit 39A of the present embodiment.
- Other configurations are the same as those of the first embodiment.
- FIG. 10 is a circuit diagram illustrating an example of the configuration of the voltage adjustment unit 39A.
- the same components as those in FIG. 3 are denoted by the same reference numerals, and description thereof will be omitted.
- the voltage adjusting unit 39A includes a level shift circuit 101, a first-stage inverter circuit 71, and a second-stage inverter circuit 74.
- the voltage adjuster 39A has a configuration in which a level shift circuit 101, a first-stage inverter circuit 71, and a subsequent-stage inverter circuit 74 are connected in series.
- An output terminal of the level shift circuit 101 is connected to an input terminal of the first-stage inverter circuit 71.
- the output terminal of the first-stage inverter circuit 71 is connected to the input terminal of the second-stage inverter circuit 74.
- the level shift circuit 101 is configured by a source follower circuit including a PMOS transistor 102 and a constant current source 103.
- An AC voltage pulse signal from the AC voltage pulse signal generation unit 56 is input to a gate terminal of the PMOS transistor 102.
- the source terminal of the PMOS transistor 102 is connected to the constant current source 103, and the drain terminal of the PMOS transistor 102 is connected to the ground GND.
- the level shift circuit 101 shifts the input AC voltage pulse signal by +1 V and outputs the signal to the first-stage inverter circuit 71.
- the source terminal of the NMOS transistor 73 of the first-stage inverter circuit 71 is connected to the output of the smoothing unit 33.
- the source terminal of the NMOS transistor 73 of the first-stage inverter circuit 71 is connected to the ground GND.
- Other configurations are the same as those of the first embodiment.
- the voltage adjustment unit 39A of the present embodiment has a configuration in which the level shift circuit 101 is combined with the first-stage inverter circuit 71 and the second-stage inverter circuit 74, which are logic circuits.
- the level shift circuit 101 is an analog circuit having a larger area than a logic circuit, it can be constituted by a relatively simple circuit and has a smaller area than a high-pass filter having a large time constant. Therefore, when the voltage adjustment unit 39A is incorporated in the second chip 32, the area of the second chip 32 can be reduced as compared with the case where a high-pass filter having a large time constant is incorporated in the second chip 32.
- FIG. 11 is a timing chart showing an example of the operation of the endoscope system according to the second embodiment. 11, the reference clock signal, the AC voltage pulse signal, the output signal of the level shift circuit 101, the output signal of the first inverter circuit 71, the output signal of the second inverter circuit 74, the horizontal synchronization signal, and the vertical synchronization Indicates a signal.
- the buffer amplifier 57 of the AC voltage pulse signal generation unit 56 generates an AC voltage pulse signal of 4.5 V on the High side and -1 V on the Low side.
- the AC voltage pulse signal output from the AC voltage pulse signal generation unit 56 is reduced to 1.5 V on the High side due to attenuation in the universal cable 13. Therefore, as shown in FIG. 11, an AC voltage pulse signal of 1.5 V on the High side and -1 V on the Low side is input to the voltage adjustment unit 39A.
- the level shift circuit 101 of the voltage adjusting unit 39A shifts the AC voltage pulse signal by + 1V and outputs the signal. More specifically, as shown in FIG. 11, when the AC voltage pulse signal is 1.5 V, the level shift circuit 101 outputs a 2.5 V output signal to the first-stage inverter circuit 71. On the other hand, when the AC voltage pulse signal is ⁇ 1 V, the level shift circuit 101 outputs a 1 V output signal to the first-stage inverter circuit 71 because 0 V of the ground GND is input.
- the threshold value of the first-stage inverter circuit 71 is 1.5V.
- the first-stage inverter circuit 71 of the voltage adjusting unit 39A outputs an output signal of 0V when the output signal of the level shift circuit 101 is 2.5V, and outputs an output signal of 0V when the output signal of the level shift circuit 101 is 1V. Outputs a 3V output signal.
- the threshold value of the inverter circuit 74 at the subsequent stage of the voltage adjusting unit 39A is 1.5V.
- the inverter circuit 74 at the subsequent stage of the voltage adjusting unit 39A outputs an output signal of 0V when the output signal of the inverter circuit 71 of the preceding stage is 3V, and outputs the output signal of 0V when the output signal of the inverter circuit 71 of the preceding stage is 0V.
- An output signal of 3V is output.
- the voltage adjustment unit 39A outputs a pulse signal of 3V on the High side and 0V on the Low side to the timing generation unit 37.
- the timing generation unit 37 generates a horizontal synchronization signal and a vertical synchronization signal based on the reference clock signal input from the pulse signal generation unit 54 and the pulse signal input from the voltage adjustment unit 39.
- the timing generation unit 37 generates a drive signal based on the generated horizontal synchronization signal and vertical synchronization signal, and outputs the drive signal to the light receiving unit 34 and the reading unit 36.
- the voltage adjustment unit 39A includes the level shift circuit 101 and the two inverter circuits 71 and 74, that is, three logic circuits, the voltage adjustment unit 39A is provided in the second chip 32. Therefore, the chip area can be reduced as compared with the case where a high-pass filter having a large time constant is provided.
- the endoscope 2 as the imaging device of the present embodiment, similarly to the endoscope 2 of the first embodiment, even when a circuit that outputs a pulse signal is mounted on a chip, the chip area is small.
- FIG. 12 is a block diagram illustrating a configuration of a main part of the endoscope system 1 according to the third embodiment.
- the same components as those in FIG. 9 are denoted by the same reference numerals, and description thereof is omitted.
- the imaging unit 30 according to the third embodiment is configured using a voltage adjustment unit 39B instead of the voltage adjustment unit 39A of the imaging unit 30 in FIG.
- Other configurations are the same as those of the first embodiment.
- FIG. 13 is a circuit diagram illustrating an example of the configuration of the voltage adjustment unit 39B.
- the same components as those in FIG. 10 are denoted by the same reference numerals, and description thereof will be omitted.
- the voltage adjustment unit 39B includes an amplification circuit 111 and an inverter circuit 74 at the subsequent stage.
- the voltage adjuster 39B has a configuration in which an amplifier circuit 111 and a downstream inverter circuit 74 are connected in series, and an output terminal of the amplifier circuit 111 is connected to an input terminal of the downstream inverter circuit 74.
- the amplifying circuit 111 is constituted by an inverting amplifying circuit having a gain of twice.
- the amplifier circuit 111 multiplies the input AC voltage pulse signal by -2 and outputs the resulting signal to the subsequent inverter circuit 74.
- Other configurations are the same as those of the first embodiment.
- the voltage adjustment unit 39B of the present embodiment has a configuration in which the amplification circuit 111 and the inverter circuit 74 at the subsequent stage, which is a logic circuit, are combined.
- the amplifier circuit 111 is an analog circuit having a larger area than the logic circuit, but can be formed by a relatively simple circuit, and has a smaller area than a high-pass filter having a large time constant. Therefore, when the voltage adjuster 39B is incorporated in the second chip 32, the area of the second chip 32 can be reduced as compared with the case where a high-pass filter having a large time constant is incorporated in the second chip 32.
- FIG. 14 is a timing chart showing an example of the operation of the endoscope system according to the third embodiment.
- the reference clock signal, the AC voltage pulse signal, the output signal of the amplifier circuit 111, the output signal of the inverter circuit 74 at the subsequent stage, the horizontal synchronization signal, and the vertical synchronization signal are shown in order from the top.
- the buffer amplifier 57 of the AC voltage pulse signal generator 56 generates an AC voltage pulse signal of 4.5 V on the high side and -1 V on the low side.
- the AC voltage pulse signal output from the AC voltage pulse signal generation unit 56 is reduced to 1.5 V on the High side due to attenuation in the universal cable 13. Therefore, as shown in FIG. 14, an AC voltage pulse signal of 1.5 V on the High side and -1 V on the Low side is input to the voltage adjustment unit 39B.
- the amplifier circuit 111 of the voltage adjusting unit 39B inverts and amplifies the AC voltage pulse signal with a gain of two and outputs the inverted signal. More specifically, as shown in FIG. 14, when the AC voltage pulse signal is 1.5 V, the gain is doubled and the inverted voltage is -3 V when the AC voltage pulse signal is 1.5 V. Is output to the inverter circuit 74 at the subsequent stage. On the other hand, when the AC voltage pulse signal is -1 V, the amplifier circuit 111 inverts and amplifies the gain by a factor of 2, and outputs an output signal of 2 V to the inverter circuit 74 at the subsequent stage.
- the threshold value of the inverter circuit 74 at the subsequent stage of the voltage adjustment unit 39B is 1.5V.
- the inverter circuit 74 at the subsequent stage of the voltage adjusting unit 39B outputs an output signal of 0V when the output signal of the amplifier circuit 111 is 2V, and outputs an output signal of 3V when the output signal of the amplifier circuit 111 is 0V. Is output.
- the voltage adjustment unit 39B outputs a pulse signal of 3V on the High side and 0V on the Low side to the timing generation unit 37.
- the timing generation unit 37 generates a horizontal synchronization signal and a vertical synchronization signal based on the reference clock signal input from the pulse signal generation unit 54 and the pulse signal input from the voltage adjustment unit 39.
- the timing generation unit 37 generates a drive signal based on the generated horizontal synchronization signal and vertical synchronization signal, and outputs the drive signal to the light receiving unit 34 and the reading unit 36.
- the voltage adjustment unit 39B includes the amplification circuit 111 and the inverter circuit 74, that is, two logic circuits, when the voltage adjustment unit 39B is provided in the second chip 32, the time constant is large.
- the chip area can be made smaller than when a high-pass filter is provided.
- the endoscope 2 as the imaging device of the present embodiment, similarly to the endoscope 2 of the first embodiment, even when a circuit that outputs a pulse signal is mounted on a chip, the chip area is small.
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Abstract
撮像装置は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成する撮像素子と、撮像素子に電力を伝送するユニバーサルケーブル13と、ユニバーサルケーブル13の基端側に設けられ、入力されたパルス信号の正電圧レベル及び負電圧レベルを所定正電圧レベル及び所定負電圧レベルに変換した交流電圧パルス信号を生成し、ユニバーサルケーブル13に出力する交流電圧パルス信号生成部56と、ユニバーサルケーブル13の先端側に設けられ、ユニバーサルケーブル13から伝送された交流電圧パルス信号の所定正電圧レベル及び所定負電圧レベルを直流電圧レベルに変換して、直流電圧パルス信号を出力する電圧調整部39と、を備える。
Description
本発明は、被写体を撮像して被写体の画像データを生成する撮像装置、内視鏡及び内視鏡システムに関する。
従来、被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成するプロセッサ等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。
例えば、日本国特許第6138406号公報では、コネクタ部のパルス信号重畳部で生成された負電圧パルス信号を分離部及びパルス信号検出部によって、それぞれ負電圧(負電源)及びパルス信号に分離して第1チップに出力する撮像装置が開示されている。
ところで、内視鏡の挿入部の先端部に搭載される撮像部は、内視鏡の挿入部の細径化のために、チップ面積が小さく小型であることが望ましい。そのためには、パルス信号検出をチップに集積し、撮像部を小型化することが望まれる。
しかしながら、従来の撮像部ではパルス信号検出部を構成するハイパスフィルタの時定数が大きいため、ハイパスフィルタを構成する抵抗及びコンデンサの値も大きくなり、パルス信号検出部をチップに集積した場合、チップ面積が大きくなり、撮像部の小型化の妨げとなっていた。
本発明は、上記事情に鑑みてなされたもので、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる撮像装置、内視鏡及び内視鏡システムを提供することを目的とする。
本発明の一態様の撮像装置は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成する複数の画素を有する撮像素子と、前記撮像素子に電力を伝送する伝送ケーブルと、前記伝送ケーブルの基端側に設けられ、入力されたパルス信号の正電圧レベル及び負電圧レベルを所定正電圧レベル及び所定負電圧レベルに変換した交流電圧パルス信号を生成し、前記伝送ケーブルに前記交流電圧パルス信号を出力する交流電圧パルス信号生成部と、前記伝送ケーブルの先端側に設けられ、前記伝送ケーブルから伝送された前記交流電圧パルス信号の所定正電圧レベル及び所定負電圧レベルを直流電圧レベルに変換して、直流電圧パルス信号を出力する電圧調整部と、を備える。
また、本発明の一態様の内視鏡は、上記一態様の撮像装置と、被検体内に挿入可能な挿入部と、前記撮像信号に対して画像処理を施す画像処理装置に対して、着脱自在なコネクタ部と、を備え、前記撮像素子、前記電圧調整部、前記タイミング生成部は、前記挿入部の先端側に設けられ、前記交流電圧パルス信号生成部は、前記コネクタ部に設けられている。
また、本発明の一態様の内視鏡システムは、上記一態様の内視鏡と、前記撮像信号に対して画像処理を施す画像処理装置と、を備える。
以下、図面を参照して本発明の実施形態を説明する。
(第1の実施形態)
図1は、第1の実施形態に係る内視鏡システムの全体構成の一例を示す全体構成図である。
(第1の実施形態)
図1は、第1の実施形態に係る内視鏡システムの全体構成の一例を示す全体構成図である。
図1に示すように、内視鏡システム1は、内視鏡2と、光源装置3と、画像処理装置としてのビデオプロセッサ4と、表示装置5と、を有して主要部が構成されている。
内視鏡2は、被検体の観察対象部位へ挿入する細長の挿入部11と、この挿入部11の基端部に連設された操作部12と、この操作部12の側面より延設されたユニバーサルケーブル13と、このユニバーサルケーブル13の延出端部に設けられたコネクタ部14と、を有して構成されている。コネクタ部14は、光源コネクタと、光源コネクタの側部から延出する電気ケーブルと、この電気ケーブルの延出端に配設された電気コネクタと、を有して構成されている。なお、コネクタ部14の光源コネクタは、光源装置3に着脱自在に接続される。そして、コネクタ部14の電気コネクタは、ビデオプロセッサ4に着脱自在に接続される。
挿入部11は、先端側に先端部21を有し、この先端部21の基端部に湾曲自在な湾曲部22が連設されている。さらに、この湾曲部22の基端部に軟性の管状の部材より形成される長尺で可撓性を有する可撓管部23が連設されている。先端部21には、被検体の画像情報を取得するための撮像部30(図2参照)が設けられている。
操作部12は、操作把持部を構成する操作部本体20を有して構成されている。操作部本体20には、挿入部11の湾曲部22を湾曲操作するためのアングルノブが回動自在に配設されるとともに、吸引ボタン、送気送水ボタン、各種内視鏡機能のスイッチ類などが設けられている。
光源装置3は、内視鏡2内に設けられたライトガイド(不図示)に、照明光を供給するものである。即ち、本実施形態の内視鏡2のユニバーサルケーブル13、操作部12、及び、挿入部11内には、ライトガイドが配設されており、このライトガイドを介して、光源装置3は、先端部21の照明窓を構成する照明光学系まで照明光を供給する。この照明光は、照明光学系によって発散されて被検部位を照射する。
ビデオプロセッサ4は、内視鏡2が撮像した画像データに画像処理を施して画像信号を生成し、生成した画像信号を表示装置5に出力する。表示装置5は、ビデオプロセッサ4が生成した画像信号に対応する画像を表示する。
また、ビデオプロセッサ4は、内視鏡システム1の全体の制御を行う。例えば、ビデオプロセッサ4は、光源装置3が出射する照明光を切り替えたり、内視鏡2の撮像モードを切り替えたりする制御を行う。
図2は、第1の実施形態の内視鏡システム1の要部の構成を示すブロック図である。図2を参照して、内視鏡システム1の各部構成の詳細及び内視鏡システム1内の電気信号の経路について説明する。
まず、内視鏡2の構成について説明する。図2に示す撮像装置としての内視鏡2は、撮像部30と、伝送ケーブルを構成するユニバーサルケーブル13と、コネクタ部14とを備える。
撮像部30は、第1チップ31と、第2チップ32と、平滑部33と、を備える。撮像部30に供給される電源電圧VDDとグランドGNDとの間には、電源安定用のコンデンサC1が設けられている。
撮像素子としての第1チップ31は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の単位画素35が配置された受光部34と、受光部34における複数の単位画素35の各々で光電変換された撮像信号を読み出す読み出し部36と、コネクタ部14から入力される基準クロック信号および後述する電圧調整部39から入力されるパルス信号に基づいて、受光部34を駆動するための受光部駆動信号および読み出し部36を駆動するための読み出し部駆動信号を含む駆動信号を生成して受光部34および読み出し部36へ出力するタイミング生成部37と、を有する。
第2チップ32は、第1チップ31における複数の単位画素35の各々から出力された撮像信号を増幅してユニバーサルケーブル13へ出力するバッファ38と、後述する交流電圧パルス信号生成部56からの交流電圧パルス信号を、High側が3V(VDD=3V)、Low側が0V(グランドGND)とした直流電圧レベルに変換して、直流電圧のパルス信号(直流電圧パルス信号)をタイミング生成部37に出力する電圧調整部39と、を有する。
平滑部33は、第1チップ31とユニバーサルケーブル13との間、及び、第2チップ32とユニバーサルケーブル13との間に接続され、ユニバーサルケーブル13から伝送された負電圧から直流成分と交流成分とを分離し、分離した直流成分を第1チップ31へ出力する。平滑部33は、後述する負電圧が伝送されるユニバーサルケーブル13(信号線)に直列に接続された抵抗40(例えば100Ω)と、後述する交流電圧パルス信号生成部56とグランドGNDとの間に接続されたバイパスコンデンサ41と、を有し、RC回路(ローパスフィルタ回路)を形成する。これにより、後述するコネクタ部14から入力された負電圧に重畳された交流成分のパルス信号がカットされて直流成分が単位画素35に出力される。
ユニバーサルケーブル13は、少なくとも、電源電圧生成部55によって生成された電源電圧を撮像部30に伝送する信号線、交流電圧パルス信号生成部56によって生成された交流電圧パルス信号を撮像部30に伝送する信号線、パルス信号生成部54によって生成された基準クロック信号を撮像部30に伝送する信号線、撮像部30によって生成された撮像信号をコネクタ部14に伝送する信号線、及び、撮像部30にグランドGNDを伝送する信号線の5本を用いて構成されている。
コネクタ部14は、アナログ・フロント・エンド部51(以下、「AFE部51」という)と、A/D変換部52と、撮像信号処理部53と、パルス信号生成部54と、電源電圧生成部55と、交流電圧パルス信号生成部56と、を有する。
AFE部51は、撮像部30から伝搬される撮像信号を受信し、抵抗等の受動素子を用いてインピーダンスマッチングを行った後、コンデンサを用いて交流成分を取り出し、分圧抵抗によって動作点を決定する。その後、AFE部51は、撮像信号(アナログ信号)を増幅してA/D変換部52へ出力する。
A/D変換部52は、AFE部51から入力されたアナログの撮像信号をデジタルの撮像信号に変換して撮像信号処理部53へ出力する。
撮像信号処理部53は、例えばFPGA(Field Programmable Gate Array)により構成され、A/D変換部52から入力されるデジタルの撮像信号に対して、ノイズ除去およびフォーマット変換処理等の処理を行ってビデオプロセッサ4へ出力する。
パルス信号生成部54は、ビデオプロセッサ4から供給され、内視鏡2の各構成部の動作の基準となるクロック信号(例えば、27MHzのクロック信号)に基づいて、撮像部30の各構成部の動作の基準となる基準クロック信号を生成し、この基準クロック信号を、ユニバーサルケーブル13を介して撮像部30のタイミング生成部37へ出力する。また、パルス信号生成部54は、ビデオプロセッサ4から供給され、内視鏡2の各構成部の動作の基準となるクロック信号に基づいて、撮像部30の駆動信号を生成するためのパルス信号を交流電圧パルス信号生成部56へ出力する。
電源電圧生成部55は、ユニバーサルケーブル13の基端側に設けられ、ビデオプロセッサ4から供給される電源から、第1チップ31と第2チップ32を駆動するのに必要な電源電圧VDDを生成して第1チップ31および第2チップ32へ出力する。電源電圧生成部55は、レギュレーターなどを用いて第1チップ31と第2チップ32を駆動するのに必要な電源電圧VDDを生成する。
交流電圧パルス信号生成部56は、所定正電圧レベルを有する正電源(VDD=4.5V)と、所定負電圧レベルを有する負電源(VEE=-1V)によって駆動されるバッファアンプ57を備える。バッファアンプ57は、パルス信号生成部54から供給されるパルス信号の正電圧レベルを正電源によって4.5Vに変換し、負電圧レベルを負電源によって-1Vに変換する。すなわち、交流電圧パルス信号生成部56は、ユニバーサルケーブル13の基端側に設けられ、パルス信号生成部54から供給されるパルス信号に基づき、High側が4.5V、Low側が-1Vの交流電圧パルス信号を生成し、ユニバーサルケーブル13を介して撮像部30へ出力する。
次に、ビデオプロセッサ4の構成について説明する。
ビデオプロセッサ4は、内視鏡システム1の全体を統括的に制御する制御装置である。ビデオプロセッサ4は、電源部61と、画像信号処理部62と、クロック生成部63と、記憶部64と、入力部65と、プロセッサ制御部66と、を備える。
ビデオプロセッサ4は、内視鏡システム1の全体を統括的に制御する制御装置である。ビデオプロセッサ4は、電源部61と、画像信号処理部62と、クロック生成部63と、記憶部64と、入力部65と、プロセッサ制御部66と、を備える。
電源部61は、電源電圧を生成し、この生成した電源電圧をグランド(GND)とともに、コネクタ部14の電源電圧生成部55へ供給する。
画像信号処理部62は、撮像信号処理部53で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス(WB)調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ(D/A)変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置5へ出力する。
クロック生成部63は、内視鏡システム1の各構成部の動作の基準となるクロック信号を生成し、このクロック信号をパルス信号生成部54へ出力する。
記憶部64は、内視鏡システム1に関する各種情報や処理中のデータ等を記憶する。記憶部64は、FlashメモリやRAM(Random Access Memory)の記憶媒体を用いて構成される。
入力部65は、内視鏡システム1に関する各種操作の入力を受け付ける。例えば、入力部65は、光源装置3が出射する照明光の種別を切り替える指示信号の入力を受け付ける。入力部65は、例えば十字スイッチやプッシュボタン等を用いて構成される。
プロセッサ制御部66は、内視鏡システム1を構成する各部を統括的に制御する。プロセッサ制御部66は、CPU(Central Processing Unit)等を用いて構成される。プロセッサ制御部66は、入力部65から入力された指示信号に応じて、光源装置3が出射する照明光を切り替える。
このように撮像部30を構成することで、交流電圧パルス信号生成部56から供給される負電圧は、単位画素35の駆動に用いられ、必要とされる電流が少ないため、短時間であれば平滑部33のバイパスコンデンサ41からの電圧供給が可能となる。平滑部33は、バイパスコンデンサ41と抵抗40とを用いて、RC回路(ローパスフィルタ回路)を形成することによって、パルス信号が単位画素35へ十分に低減されて伝送される。さらに、電圧調整部39は、High側を3V(VDD=3V)、Low側を0V(グランドGND)とした直流電圧のパルス信号(直流電圧パルス信号)を生成してタイミング生成部37へ出力する。
次に、電圧調整部39の詳細な構成について説明する。図3は、電圧調整部39の構成の一例を示す回路図である。
図3に示すように、電圧調整部39は、PMOSトランジスタ72及びNMOSトランジスタ73により構成される初段(前段)のインバータ回路71と、PMOSトランジスタ75及びNMOSトランジスタ76により構成される後段のインバータ回路74とを有して構成される。なお、電圧調整部39は、通常のインバータ回路71及び74を用いて構成されているが、これに限定されることなく、例えばノイズ対策として、ヒステリシス特性を有するインバータ回路を用いて構成してもよい。
電圧調整部39は、2つのインバータ回路71及び74を直列に接続した構成であり、初段のインバータ回路71の出力端子が後段のインバータ回路74の入力端子に接続されている。
初段のインバータ回路71のPMOSトランジスタ72のゲート端子とNMOSトランジスタ73のゲート端子とを接続した入力端子には、交流電圧パルス信号生成部56の出力端子が接続され、交流電圧パルス信号生成部56からの交流電圧パルス信号が入力される。
また、初段のインバータ回路71のPMOSトランジスタ72のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ73のソース端子は平滑部33の出力(負電源=-1V)に接続されている。さらに、初段のインバータ回路71のPMOSトランジスタ72のドレイン端子とNMOSトランジスタ73のドレイン端子とが接続されて出力端子を構成する。
後段のインバータ回路74のPMOSトランジスタ75のゲート端子とNMOSトランジスタ76のゲート端子とを接続した入力端子には、初段のインバータ回路71の出力端子が接続される。
また、後段のインバータ回路74のPMOSトランジスタ75のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ76のソース端子はグランドGND(0V)に接続されている。さらに、後段のインバータ回路74のPMOSトランジスタ75のドレイン端子とNMOSトランジスタ76のドレイン端子とが接続されて出力端子を構成する。後段のインバータ回路74の出力端子はタイミング生成部37に接続され、後段のインバータ回路74から出力されたパルス信号がタイミング生成部37に入力される。
ここで、日本国特許第6138406号公報に開示されているパルス信号検出部は、本実施形態の電圧調整部39と同様に、パルス信号を出力する構成となっているが、パルス信号検出部はハイパスフィルタにより構成されている。時定数の大きいハイパスフィルタにより構成されたパルス信号検出部を、例えば本実施形態の第2チップ32に組み込んだ場合、第2チップ32の面積が大きくなってしまう。
これに対して、本実施形態の電圧調整部39は、2つの論理回路を組み合わせた構成となっているため、電圧調整部39を第2チップ32に組み込んだ場合、時定数の大きいハイパスフィルタを第2チップ32に組み込んだ場合よりも第2チップ32の面積を削減することができる。
なお、本実施形態では、電圧調整部39は、第2チップ32に設けられているが、これに限定されることなく、第1チップ31に設けてもよい。また、本実施形態では、撮像部30は、第1チップ31及び第2チップ32の2つのチップを有しているが、これに限定されることなく、例えば第1チップ31の各回路と第2チップ32の各回路を備えた1つのチップを有する構成であってもよい。
次に、このように構成された第1の実施形態の内視鏡システム1の動作について説明する。
図4は、第1の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。図4において、最上段から順に、基準クロック信号、交流電圧パルス信号、平滑部33の出力信号、初段のインバータ回路71の出力信号、後段のインバータ回路74の出力信号、水平同期信号、垂直同期信号を示す。
交流電圧パルス信号生成部56のバッファアンプ57によりHigh側が4.5V、Low側が-1Vの交流電圧パルス信号が生成されて平滑部33及び電圧調整部39に出力される。ただし、交流電圧パルス信号生成部56から出力された交流電圧パルス信号は、ユニバーサルケーブル13での減衰によりHigh側が1.5Vに下がる。そのため、図4に示すように、High側が1.5V、Low側が-1Vの交流電圧パルス信号が平滑部33及び電圧調整部39に入力される。
平滑部33は、交流電圧パルス信号を抵抗40及びバイパスコンデンサ41により形成されたローパスフィルタ回路により平滑化し、-1Vの定電圧(負電源)を生成して出力する。
電圧調整部39の初段のインバータ回路71は、閾値が1Vとなっている。また、インバータ回路71のPMOSトランジスタ72のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ73のソース端子は、平滑部33の出力(負電源=-1V)に接続されている。
そのため、電圧調整部39の初段のインバータ回路71は、交流電圧パルス信号が1.5Vの場合には-1Vの出力信号を出力し、交流電圧パルス信号が-1Vの場合には3Vの出力信号を出力する。
電圧調整部39の後段のインバータ回路74は、閾値が1.5Vとなっている。また、インバータ回路74のPMOSトランジスタ75のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ76のソース端子は、グランドGND(0V)に接続されている。
そのため、電圧調整部39の後段のインバータ回路74は、前段のインバータ回路71の出力信号が3Vの場合には0Vの出力信号を出力し、前段のインバータ回路71の出力信号が-1Vの場合には3Vの出力信号を出力する。
これにより、電圧調整部39は、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することになる。タイミング生成部37は、パルス信号生成部54から入力される基準クロック信号及び電圧調整部39から入力されるパルス信号に基づいて、水平同期信号及び垂直同期信号を生成する。タイミング生成部37は、生成した水平同期信号及び垂直同期信号に基づいて駆動信号を生成し、受光部34及び読み出し部36に出力する。
以上のように、電圧調整部39は、2つのインバータ回路71及び74、すなわち、2つの論理回路により構成されているため、第2チップ32に電圧調整部39を設けた場合、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
よって、本実施形態の撮像装置としての内視鏡2によれば、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。
(第1の実施形態の変形例1)
次に、第1の実施形態の変形例1について説明する。
上述した第1の実施形態の電圧調整部39は、2つの論理回路として2つのインバータ回路71及び74を有して構成されていたが、他の構成であってもよい。
次に、第1の実施形態の変形例1について説明する。
上述した第1の実施形態の電圧調整部39は、2つの論理回路として2つのインバータ回路71及び74を有して構成されていたが、他の構成であってもよい。
図5は、電圧調整部39の構成の他の例を示す回路図である。なお、図5において、図3と同様の構成については、同一の符号を付して説明を省略する。
図5に示すように、電圧調整部39は、前段のNAND回路81と、後段のインバータ回路74とにより構成されている。NAND回路81は、2入力NANDゲートであり、PMOSトランジスタ82及び83と、NMOSトランジスタ84及び85とを有して構成されている。
NAND回路81の一方の入力端子には交流電圧パルス信号が入力され、他方の入力端子には電源(VDD=3V)が入力される。より具体的には、PMOSトランジスタ82のゲート端子及びNMOSトランジスタ85のゲート端子には交流電圧パルス信号が入力され、PMOSトランジスタ83のゲート端子及びNMOSトランジスタ84のゲート端子には電源(VDD=3V)が入力される。
NAND回路81は、2つの入力端子にH信号が入力された場合にL信号を出力し、その他の信号が入力された場合にH信号を出力する。そのため、NAND回路81は、一方の入力端子に交流パルス信号として1.5Vが入力され、他方の入力端子に電源(3V)が入力された場合、平滑部33の出力である-1Vを出力する。また、NAND回路81は、一方の入力端子に交流パルス信号として-1Vが入力され、他方の入力端子に電源(3V)が入力された場合、3Vを出力する。
後段のインバータ回路74は、第1の実施形態と同じ構成であり、前段のNAND回路81の出力信号が3Vの場合には0Vの出力信号を出力し、前段のNAND回路81の出力信号が-1Vの場合には3Vの出力信号を出力する。これにより、電圧調整部39は、第1の実施形態と同様に、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することができる。
このように、電圧調整部39は、2つの論理回路、すなわち、前段のNAND回路81と後段のインバータ回路74とにより構成されているため、第1の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
図6は、電圧調整部39の構成の他の例を示す回路図である。なお、図6において、図5と同様の構成については、同一の符号を付して説明を省略する。
図6に示すように、電圧調整部39は、図5のNAND回路81に代わり、NAND回路81aを用いて構成されている。NAND回路81aは、図5のPMOSトランジスタ83及びNMOSトランジスタ84に代わり、それぞれPMOSトランジスタ83a及びNMOSトランジスタ84aを用いて構成されている。
PMOSトランジスタ83aのゲート端子及びNMOSトランジスタ84aのゲート端子には、交流電圧パルス信号が入力される。その他の構成は、図5と同様である。すなわち、NAND回路81aの2つの入力端子は共通化されており、2つの入力端子のいずれにも交流電圧パルス信号が入力される。
そのため、NAND回路81aは、2つの入力端子に交流パルス信号として1.5Vが入力された場合、平滑部33の出力である-1Vを出力する。また、NAND回路81aは、2つの入力端子に交流パルス信号として-1Vが入力された場合、3Vを出力する。
後段のインバータ回路74は、第1の実施形態と同じ構成であり、前段のNAND回路81aの出力信号が3Vの場合には0Vの出力信号を出力し、前段のNAND回路81aの出力信号が-1Vの場合には3Vの出力信号を出力する。これにより、電圧調整部39は、第1の実施形態と同様に、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することができる。
このように、電圧調整部39は、2つの論理回路、すなわち、前段のNAND回路81aと後段のインバータ回路74とにより構成されているため、第1の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
よって、変形例1の撮像装置としての内視鏡2によれば、第1の実施形態の内視鏡2と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。
(第1の実施形態の変形例2)
次に、第1の実施形態の変形例2について説明する。
図7は、電圧調整部39の構成の他の例を示す回路図である。なお、図7において、図3と同様の構成については、同一の符号を付して説明を省略する。
次に、第1の実施形態の変形例2について説明する。
図7は、電圧調整部39の構成の他の例を示す回路図である。なお、図7において、図3と同様の構成については、同一の符号を付して説明を省略する。
図7に示すように、電圧調整部39は、前段のNOR回路91と、後段のインバータ回路74とにより構成されている。NOR回路91は、2入力NORゲートであり、PMOSトランジスタ92及び93と、NMOSトランジスタ94及び95とを有して構成されている。
NOR回路91の一方の入力端子には交流電圧パルス信号が入力され、他方の入力端子には平滑部33の出力(負電圧=-1V)が入力される。より具体的には、PMOSトランジスタ92のゲート端子及びNMOSトランジスタ95のゲート端子には交流電圧パルス信号が入力され、PMOSトランジスタ93のゲート端子及びNMOSトランジスタ94のゲート端子には平滑部33の出力(負電圧=-1V)が入力される。
NOR回路91は、少なくとも1つの入力端子にH信号が入力された場合にL信号を出力し、その他の信号が入力された場合にH信号を出力する。そのため、NOR回路91は、一方の入力端子に交流パルス信号として1.5Vが入力され、他方の入力端子に平滑部33の出力(-1V)が入力された場合、平滑部33の出力である-1Vを出力する。また、NOR回路91は、一方の入力端子に交流パルス信号として-1Vが入力され、他方の入力端子に平滑部33の出力(-1V)が入力された場合、3Vを出力する。
後段のインバータ回路74は、第1の実施形態と同じ構成であり、前段のNOR回路91の出力信号が3Vの場合には0Vの出力信号を出力し、前段のNOR回路91の出力信号が-1Vの場合には3Vの出力信号を出力する。これにより、電圧調整部39は、第1の実施形態と同様に、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することができる。
このように、電圧調整部39は、2つの論理回路、すなわち、前段のNOR回路91と後段のインバータ回路74とにより構成されているため、第1の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
図8は、電圧調整部39の構成の他の例を示す回路図である。なお、図8において、図7と同様の構成については、同一の符号を付して説明を省略する。
図8に示すように、電圧調整部39は、図7のNOR回路91に代わり、NOR回路91aを用いて構成されている。NOR回路91aは、図7のPMOSトランジスタ93及びNMOSトランジスタ94に代わり、それぞれPMOSトランジスタ93a及びNMOSトランジスタ94aを用いて構成されている。
PMOSトランジスタ93aのゲート端子及びNMOSトランジスタ94aのゲート端子には、交流電圧パルス信号が入力される。その他の構成は、図7と同様である。すなわち、NOR回路91aの2つの入力端子は共通化されており、2つの入力端子のいずれにも交流電圧パルス信号が入力される。
そのため、NOR回路91aは、2つの入力端子に交流パルス信号として1.5Vが入力された場合、平滑部33の出力である-1Vを出力する。また、NOR回路91aは、2つの入力端子に交流パルス信号として-1Vが入力された場合、3Vを出力する。
後段のインバータ回路74は、第1の実施形態と同じ構成であり、前段のNOR回路91aの出力信号が3Vの場合には0Vの出力信号を出力し、前段のNOR回路91aの出力信号が-1Vの場合には3Vの出力信号を出力する。これにより、電圧調整部39は、第1の実施形態と同様に、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することができる。
このように、電圧調整部39は、2つの論理回路、すなわち、前段のNOR回路91aと後段のインバータ回路74とにより構成されているため、第1の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
よって、変形例2の撮像装置としての内視鏡2によれば、第1の実施形態の内視鏡2と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。
(第2の実施形態)
次に、第2の実施形態について説明する。
図9は、第2の実施形態の内視鏡システム1の要部の構成を示すブロック図である。なお、図9において、図2と同様の構成については、同一の符号を付して説明を省略する。
次に、第2の実施形態について説明する。
図9は、第2の実施形態の内視鏡システム1の要部の構成を示すブロック図である。なお、図9において、図2と同様の構成については、同一の符号を付して説明を省略する。
図9に示すように、第2の実施形態の撮像部30は、図2の撮像部30の電圧調整部39に代わり、電圧調整部39Aを用いて構成されている。図2の電圧調整部39には、平滑部33の出力が接続されている。これに対し、本実施形態の電圧調整部39Aには、平滑部33の出力が接続されていない。すなわち、本実施形態の電圧調整部39Aには、交流電圧パルス信号生成部56からの交流電圧パルス信号のみが入力されるように構成されている。その他の構成は、第1の実施形態と同様である。
次に、電圧調整部39Aの詳細な構成について説明する。図10は、電圧調整部39Aの構成の一例を示す回路図である。なお、図10において、図3と同様の構成については、同一の符号を付して説明を省略する。
図10に示すように、電圧調整部39Aは、レベルシフト回路101と、初段のインバータ回路71と、後段のインバータ回路74とを有して構成される。電圧調整部39Aは、レベルシフト回路101、初段のインバータ回路71及び後段のインバータ回路74を直列に接続した構成であり、レベルシフト回路101の出力端子が初段のインバータ回路71の入力端子に接続され、初段のインバータ回路71の出力端子が後段のインバータ回路74の入力端子に接続されている。
レベルシフト回路101は、PMOSトランジスタ102と定電流源103とにより構成されるソースフォロワ回路で構成されている。PMOSトランジスタ102のゲート端子には、交流電圧パルス信号生成部56からの交流電圧パルス信号が入力される。また、PMOSトランジスタ102のソース端子は定電流源103に接続され、PMOSトランジスタ102のドレイン端子はグランドGNDに接続されている。本実施形態では、レベルシフト回路101は、入力された交流電圧パルス信号を+1Vシフトして初段のインバータ回路71に出力する。
また、上述した第1の実施形態では、初段のインバータ回路71のNMOSトランジスタ73ソース端子が平滑部33の出力に接続されていた。これに対し、本実施形態では、初段のインバータ回路71のNMOSトランジスタ73のソース端子はグランドGNDに接続されている。その他の構成は、第1の実施形態と同様である。
このように、本実施形態の電圧調整部39Aは、レベルシフト回路101と、論理回路である初段のインバータ回路71及び後段のインバータ回路74とを組み合わせた構成となっている。レベルシフト回路101は、論理回路よりも面積が大きいアナログ回路であるが、比較的に簡単な回路で構成することができ、時定数が大きいハイパスフィルタに比べて面積は小さくなる。そのため、電圧調整部39Aを第2チップ32に組み込んだ場合、時定数の大きいハイパスフィルタを第2チップ32に組み込んだ場合よりも第2チップ32の面積を削減することができる。
次に、このように構成された第2の実施形態の内視鏡システム1の動作について説明する。
図11は、第2の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。図11において、最上段から順に、基準クロック信号、交流電圧パルス信号、レベルシフト回路101の出力信号、初段のインバータ回路71の出力信号、後段のインバータ回路74の出力信号、水平同期信号、垂直同期信号を示す。
交流電圧パルス信号生成部56のバッファアンプ57によりHigh側が4.5V、Low側が-1Vの交流電圧パルス信号が生成される。ただし、交流電圧パルス信号生成部56から出力された交流電圧パルス信号は、ユニバーサルケーブル13での減衰により、High側が1.5Vに下がる。そのため、図11に示すように、High側が1.5V、Low側が-1Vの交流電圧パルス信号が電圧調整部39Aに入力される。
電圧調整部39Aのレベルシフト回路101は、交流電圧パルス信号を+1Vシフトさせて出力する。より具体的には、図11に示すように、レベルシフト回路101は、交流電圧パルス信号が1.5Vの場合には2.5Vの出力信号を初段のインバータ回路71に出力する。一方、レベルシフト回路101は、交流電圧パルス信号が-1Vの場合には、グランドGNDの0Vが入力されている状態となるため、1Vの出力信号を初段のインバータ回路71に出力する。
初段のインバータ回路71は、閾値が1.5Vとなっている。また、インバータ回路71のPMOSトランジスタ72のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ73のソース端子は、グランドGNDに接続されている。
そのため、電圧調整部39Aの初段のインバータ回路71は、レベルシフト回路101の出力信号が2.5Vの場合には0Vの出力信号を出力し、レベルシフト回路101の出力信号が1Vの場合には3Vの出力信号を出力する。
電圧調整部39Aの後段のインバータ回路74は、閾値が1.5Vとなっている。また、インバータ回路74のPMOSトランジスタ75のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ76のソース端子は、グランドGND(0V)に接続されている。
そのため、電圧調整部39Aの後段のインバータ回路74は、前段のインバータ回路71の出力信号が3Vの場合には0Vの出力信号を出力し、前段のインバータ回路71の出力信号が0Vの場合には3Vの出力信号を出力する。
これにより、電圧調整部39Aは、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することになる。タイミング生成部37は、パルス信号生成部54から入力される基準クロック信号及び電圧調整部39から入力されるパルス信号に基づいて、水平同期信号及び垂直同期信号を生成する。タイミング生成部37は、生成した水平同期信号及び垂直同期信号に基づいて駆動信号を生成し、受光部34及び読み出し部36に出力する。
以上のように、電圧調整部39Aは、レベルシフト回路101、2つのインバータ回路71及び74、すなわち、3つの論理回路により構成されているため、第2チップ32に電圧調整部39Aを設けた場合、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
よって、本実施形態の撮像装置としての内視鏡2によれば、第1の実施形態の内視鏡2と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。
(第3の実施形態)
次に、第3の実施形態について説明する。
図12は、第3の実施形態の内視鏡システム1の要部の構成を示すブロック図である。なお、図12において、図9と同様の構成については、同一の符号を付して説明を省略する。
次に、第3の実施形態について説明する。
図12は、第3の実施形態の内視鏡システム1の要部の構成を示すブロック図である。なお、図12において、図9と同様の構成については、同一の符号を付して説明を省略する。
図12に示すように、第3の実施形態の撮像部30は、図9の撮像部30の電圧調整部39Aに代わり、電圧調整部39Bを用いて構成されている。その他の構成は、第1の実施形態と同様である。
次に、電圧調整部39Bの詳細な構成について説明する。図13は、電圧調整部39Bの構成の一例を示す回路図である。なお、図13において、図10と同様の構成については、同一の符号を付して説明を省略する。
図13に示すように、電圧調整部39Bは、増幅回路111と、後段のインバータ回路74とを有して構成される。電圧調整部39Bは、増幅回路111及び後段のインバータ回路74を直列に接続した構成であり、増幅回路111の出力端子が後段のインバータ回路74の入力端子に接続されている。
増幅回路111は、ゲインが2倍の反転増幅回路により構成されている。増幅回路111は、入力された交流電圧パルス信号を-2倍して後段のインバータ回路74に出力する。その他の構成は、第1の実施形態と同様である。
このように、本実施形態の電圧調整部39Bは、増幅回路111と、論理回路である後段のインバータ回路74を組み合わせた構成となっている。増幅回路111は、論理回路よりも面積が大きいアナログ回路であるが、比較的に簡単な回路で構成することができ、時定数が大きいハイパスフィルタに比べて面積は小さくなる。そのため、電圧調整部39Bを第2チップ32に組み込んだ場合、時定数の大きいハイパスフィルタを第2チップ32に組み込んだ場合よりも第2チップ32の面積を削減することができる。
次に、このように構成された第3の実施形態の内視鏡システム1の動作について説明する。
図14は、第3の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。図14において、最上段から順に、基準クロック信号、交流電圧パルス信号、増幅回路111の出力信号、後段のインバータ回路74の出力信号、水平同期信号、垂直同期信号を示す。
交流電圧パルス信号生成部56のバッファアンプ57によりHigh側が4.5V、Low側が-1Vの交流電圧パルス信号が生成される。ただし、交流電圧パルス信号生成部56から出力された交流電圧パルス信号は、ユニバーサルケーブル13での減衰により、High側が1.5Vに下がる。そのため、図14に示すように、High側が1.5V、Low側が-1Vの交流電圧パルス信号が電圧調整部39Bに入力される。
電圧調整部39Bの増幅回路111は、交流電圧パルス信号をゲインが2倍で反転増幅して出力する。より具体的には、図14に示すように、増幅回路111は、交流電圧パルス信号が1.5Vの場合にはゲインが2倍で反転増幅した場合、-3Vとなるが、出力電圧は下限となる0Vの出力信号を後段のインバータ回路74に出力する。一方、増幅回路111は、交流電圧パルス信号が-1Vの場合にはゲインが2倍で反転増幅して2Vの出力信号を後段のインバータ回路74に出力する。
電圧調整部39Bの後段のインバータ回路74は、閾値が1.5Vとなっている。また、インバータ回路74のPMOSトランジスタ75のソース端子は電源(VDD=3V)に接続され、NMOSトランジスタ76のソース端子は、グランドGND(0V)に接続されている。
そのため、電圧調整部39Bの後段のインバータ回路74は、増幅回路111の出力信号が2Vの場合には0Vの出力信号を出力し、増幅回路111の出力信号が0Vの場合には3Vの出力信号を出力する。
これにより、電圧調整部39Bは、High側が3V、Low側が0Vのパルス信号をタイミング生成部37に出力することになる。タイミング生成部37は、パルス信号生成部54から入力される基準クロック信号及び電圧調整部39から入力されるパルス信号に基づいて、水平同期信号及び垂直同期信号を生成する。タイミング生成部37は、生成した水平同期信号及び垂直同期信号に基づいて駆動信号を生成し、受光部34及び読み出し部36に出力する。
以上のように、電圧調整部39Bは、増幅回路111及びインバータ回路74、すなわち、2つの論理回路により構成されているため、第2チップ32に電圧調整部39Bを設けた場合、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。
よって、本実施形態の撮像装置としての内視鏡2によれば、第1の実施形態の内視鏡2と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。
本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。
本出願は、2018年8月8日に日本国に出願された特願2018-149380号を優先権主張の基礎として出願するものであり、上記の開示内容は、本願明細書、請求の範囲に引用されるものとする。
Claims (11)
- 二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成する複数の画素を有する撮像素子と、
前記撮像素子に電力を伝送する伝送ケーブルと、
前記伝送ケーブルの基端側に設けられ、入力されたパルス信号の正電圧レベル及び負電圧レベルを所定正電圧レベル及び所定負電圧レベルに変換した交流電圧パルス信号を生成し、前記伝送ケーブルに前記交流電圧パルス信号を出力する交流電圧パルス信号生成部と、
前記伝送ケーブルの先端側に設けられ、前記伝送ケーブルから伝送された前記交流電圧パルス信号の所定正電圧レベル及び所定負電圧レベルを直流電圧レベルに変換して、直流電圧パルス信号を出力する電圧調整部と、
を備えたことを特徴とする撮像装置。 - 前記交流電圧パルス信号生成部は、前記所定正電圧レベルを有する正電源と前記所定負電圧レベルを有する負電源によって駆動されるバッファアンプを有し、
前記バッファアンプは、入力された前記パルス信号の前記正電圧レベルを前記正電源によって前記所定正電圧レベルに変換し、前記パルス信号の前記負電圧レベルを前記負電源によって前記所定負電圧レベルに変換することを特徴とする請求項1に記載の撮像装置。 - 前記撮像素子と前記伝送ケーブルとの間に接続され、前記伝送ケーブルから伝送された前記交流電圧パルス信号から負電圧を生成する平滑部をさらに備え、
前記電圧調整部は、前記平滑部が生成した前記負電圧が入力され、前記負電圧を用いて、前記伝送ケーブルから伝送された前記交流電圧パルス信号の前記所定正電圧レベル及び前記所定負電圧レベルを調整することを特徴とする請求項1に記載の撮像装置。 - 前記電圧調整部は、2つ以上の論理回路を組み合わせた構成であり、前記2つ以上の論理回路のうち少なくとも1つの論理回路のNMOSトランジスタのソース端子を前記平滑部の出力に接続し、前記少なくとも1つの論理回路を除く論理回路のNMOSトランジスタのソース端子をGNDに接続した構成であることを特徴とする請求項3に記載の撮像装置。
- 前記論理回路は、2つ以上のインバータ回路を組み合わせた構成であり、初段インバータ回路のNMOSトランジスタのソース端子を前記平滑部の出力に接続し、後段インバータ回路のNMOSトランジスタのソース端子をGNDに接続した構成であることを特徴とする請求項4に記載の撮像装置。
- 前記論理回路は、NAND回路及びインバータ回路、または、NOR回路及びインバータ回路を組み合わせた構成であることを特徴とする請求項4に記載の撮像装置。
- 前記電圧調整部は、前記伝送ケーブルから伝送された前記交流電圧パルス信号の前記所定正電圧レベル及び前記所定負電圧レベルをレベルシフトして出力するレベルシフト回路と、前記レベルシフト回路の出力を反転して出力するインバータ回路とを有することを特徴とする請求項1に記載の撮像装置。
- 前記電圧調整部は、前記伝送ケーブルから伝送された前記交流電圧パルス信号を反転増幅して出力する増幅回路と、前記増幅回路の出力を反転して出力するインバータ回路とを有することを特徴とする請求項1に記載の撮像装置。
- 前記電圧調整部が出力した前記直流電圧パルス信号に基づいて前記撮像素子を駆動するための駆動信号を生成するタイミング生成部をさらに有することを特徴とする請求項1に記載の撮像装置。
- 請求項1に記載の撮像装置と、
被検体内に挿入可能な挿入部と、
前記撮像信号に対して画像処理を施す画像処理装置に対して、着脱自在なコネクタ部と、
を備え、
前記撮像素子、前記電圧調整部は、前記挿入部の先端側に設けられ、前記交流電圧パルス信号生成部は、前記コネクタ部に設けられたことを特徴とする内視鏡。 - 請求項10に記載の内視鏡と、
前記撮像信号に対して画像処理を施す画像処理装置と、
を備えたことを特徴とする内視鏡システム。
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