JP2020022677A - 撮像装置、内視鏡及び内視鏡システム - Google Patents

Abstract

【課題】パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる撮像装置を提供する。【解決手段】撮像装置は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成する撮像素子と、撮像素子に電力を伝送するユニバーサルケーブル１３と、ユニバーサルケーブル１３の基端側に設けられ、入力されたパルス信号の正電圧レベル及び負電圧レベルを所定正電圧レベル及び所定負電圧レベルに変換した交流電圧パルス信号を生成し、ユニバーサルケーブル１３に出力する交流電圧パルス信号生成部５６と、ユニバーサルケーブル１３の先端側に設けられ、ユニバーサルケーブル１３から伝送された交流電圧パルス信号の所定正電圧レベル及び所定負電圧レベルを直流電圧レベルに変換して、直流電圧パルス信号を出力する電圧調整部３９と、を備える。【選択図】図１

Description

本発明は、被写体を撮像して被写体の画像データを生成する撮像装置、内視鏡及び内視鏡システムに関する。

従来、被検体の内部の被写体を撮像する内視鏡、及び、内視鏡により撮像された被写体の観察画像を生成するプロセッサ等を具備する内視鏡システムが、医療分野及び工業分野等において広く用いられている。

例えば、特許文献１では、コネクタ部のパルス信号重畳部で生成された負電圧パルス信号を分離部及びパルス信号検出部によって、それぞれ負電圧（負電源）及びパルス信号に分離して第１チップに出力する撮像装置が開示されている。

ところで、内視鏡の挿入部の先端部に搭載される撮像部は、内視鏡の挿入部の細径化のために、チップ面積が小さく小型であることが望ましい。そのためには、パルス信号検出をチップに集積し、撮像部を小型化することが望まれる。

特許第６１３８４０６号公報

しかしながら、従来の撮像部ではパルス信号検出部を構成するハイパスフィルタの時定数が大きいため、ハイパスフィルタを構成する抵抗及びコンデンサの値も大きくなり、パルス信号検出部をチップに集積した場合、チップ面積が大きくなり、撮像部の小型化の妨げとなっていた。

本発明は、上記事情に鑑みてなされたもので、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる撮像装置、内視鏡及び内視鏡システムを提供することを目的とする。

本発明の一態様の撮像装置は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成する複数の画素を有する撮像素子と、前記撮像素子に電力を伝送する伝送ケーブルと、前記伝送ケーブルの基端側に設けられ、入力されたパルス信号の正電圧レベル及び負電圧レベルを所定正電圧レベル及び所定負電圧レベルに変換した交流電圧パルス信号を生成し、前記伝送ケーブルに前記交流電圧パルス信号を出力する交流電圧パルス信号生成部と、前記伝送ケーブルの先端側に設けられ、前記伝送ケーブルから伝送された前記交流電圧パルス信号の所定正電圧レベル及び所定負電圧レベルを直流電圧レベルに変換して、直流電圧パルス信号を出力する電圧調整部と、を備える。

また、本発明の一態様の内視鏡は、上記一態様の撮像装置と、被検体内に挿入可能な挿入部と、前記撮像信号に対して画像処理を施す画像処理装置に対して、着脱自在なコネクタ部と、を備え、前記撮像素子、前記電圧調整部、前記タイミング生成部は、前記挿入部の先端側に設けられ、前記交流電圧パルス信号生成部は、前記コネクタ部に設けられている。

また、本発明の一態様の内視鏡システムは、上記一態様の内視鏡と、前記撮像信号に対して画像処理を施す画像処理装置と、を備える。

本発明の撮像装置、内視鏡及び内視鏡システムによれば、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。

第１の実施形態に係る内視鏡システムの全体構成の一例を示す全体構成図である。 第１の実施形態の内視鏡システム１の要部の構成を示すブロック図である。 電圧調整部３９の構成の一例を示す回路図である。 第１の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。 電圧調整部３９の構成の他の例を示す回路図である。 電圧調整部３９の構成の他の例を示す回路図である。 電圧調整部３９の構成の他の例を示す回路図である。 電圧調整部３９の構成の他の例を示す回路図である。 第２の実施形態の内視鏡システム１の要部の構成を示すブロック図である。 電圧調整部３９Ａの構成の一例を示す回路図である。 第２の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。 第３の実施形態の内視鏡システム１の要部の構成を示すブロック図である。 電圧調整部３９Ｂの構成の一例を示す回路図である。 第３の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。

以下、図面を参照して本発明の実施形態を説明する。
（第１の実施形態）
図１は、第１の実施形態に係る内視鏡システムの全体構成の一例を示す全体構成図である。

図１に示すように、内視鏡システム１は、内視鏡２と、光源装置３と、画像処理装置としてのビデオプロセッサ４と、表示装置５と、を有して主要部が構成されている。

内視鏡２は、被検体の観察対象部位へ挿入する細長の挿入部１１と、この挿入部１１の基端部に連設された操作部１２と、この操作部１２の側面より延設されたユニバーサルケーブル１３と、このユニバーサルケーブル１３の延出端部に設けられたコネクタ部１４と、を有して構成されている。コネクタ部１４は、光源コネクタと、光源コネクタの側部から延出する電気ケーブルと、この電気ケーブルの延出端に配設された電気コネクタと、を有して構成されている。なお、コネクタ部１４の光源コネクタは、光源装置３に着脱自在に接続される。そして、コネクタ部１４の電気コネクタは、ビデオプロセッサ４に着脱自在に接続される。

挿入部１１は、先端側に先端部２１を有し、この先端部２１の基端部に湾曲自在な湾曲部２２が連設されている。さらに、この湾曲部２２の基端部に軟性の管状の部材より形成される長尺で可撓性を有する可撓管部２３が連設されている。先端部２１には、被検体の画像情報を取得するための撮像部３０（図２参照）が設けられている。

操作部１２は、操作把持部を構成する操作部本体２０を有して構成されている。操作部本体２０には、挿入部１１の湾曲部２２を湾曲操作するためのアングルノブが回動自在に配設されるとともに、吸引ボタン、送気送水ボタン、各種内視鏡機能のスイッチ類などが設けられている。

光源装置３は、内視鏡２内に設けられたライトガイド（不図示）に、照明光を供給するものである。即ち、本実施形態の内視鏡２のユニバーサルケーブル１３、操作部１２、及び、挿入部１１内には、ライトガイドが配設されており、このライトガイドを介して、光源装置３は、先端部２１の照明窓を構成する照明光学系まで照明光を供給する。この照明光は、照明光学系によって発散されて被検部位を照射する。

ビデオプロセッサ４は、内視鏡２が撮像した画像データに画像処理を施して画像信号を生成し、生成した画像信号を表示装置５に出力する。表示装置５は、ビデオプロセッサ４が生成した画像信号に対応する画像を表示する。

また、ビデオプロセッサ４は、内視鏡システム１の全体の制御を行う。例えば、ビデオプロセッサ４は、光源装置３が出射する照明光を切り替えたり、内視鏡２の撮像モードを切り替えたりする制御を行う。

図２は、第１の実施形態の内視鏡システム１の要部の構成を示すブロック図である。図２を参照して、内視鏡システム１の各部構成の詳細及び内視鏡システム１内の電気信号の経路について説明する。

まず、内視鏡２の構成について説明する。図２に示す撮像装置としての内視鏡２は、撮像部３０と、伝送ケーブルを構成するユニバーサルケーブル１３と、コネクタ部１４とを備える。

撮像部３０は、第１チップ３１と、第２チップ３２と、平滑部３３と、を備える。撮像部３０に供給される電源電圧ＶＤＤとグランドＧＮＤとの間には、電源安定用のコンデンサＣ１が設けられている。

撮像素子としての第１チップ３１は、二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成して出力する複数の単位画素３５が配置された受光部３４と、受光部３４における複数の単位画素３５の各々で光電変換された撮像信号を読み出す読み出し部３６と、コネクタ部１４から入力される基準クロック信号および後述する電圧調整部３９から入力されるパルス信号に基づいて、受光部３４を駆動するための受光部駆動信号および読み出し部３６を駆動するための読み出し部駆動信号を含む駆動信号を生成して受光部３４および読み出し部３６へ出力するタイミング生成部３７と、を有する。

第２チップ３２は、第１チップ３１における複数の単位画素３５の各々から出力された撮像信号を増幅してユニバーサルケーブル１３へ出力するバッファ３８と、後述する交流電圧パルス信号生成部５６からの交流電圧パルス信号を、Ｈｉｇｈ側が３Ｖ（ＶＤＤ＝３Ｖ）、Ｌｏｗ側が０Ｖ（グランドＧＮＤ）とした直流電圧レベルに変換して、直流電圧のパルス信号（直流電圧パルス信号）をタイミング生成部３７に出力する電圧調整部３９と、を有する。

平滑部３３は、第１チップ３１とユニバーサルケーブル１３との間、及び、第２チップ３２とユニバーサルケーブル１３との間に接続され、ユニバーサルケーブル１３から伝送された負電圧から直流成分と交流成分とを分離し、分離した直流成分を第１チップ３１へ出力する。平滑部３３は、後述する負電圧が伝送されるユニバーサルケーブル１３（信号線）に直列に接続された抵抗４０（例えば１００Ω）と、後述する交流電圧パルス信号生成部５６とグランドＧＮＤとの間に接続されたバイパスコンデンサ４１と、を有し、ＲＣ回路（ローパスフィルタ回路）を形成する。これにより、後述するコネクタ部１４から入力された負電圧に重畳された交流成分のパルス信号がカットされて直流成分が単位画素３５に出力される。

ユニバーサルケーブル１３は、少なくとも、電源電圧生成部５５によって生成された電源電圧を撮像部３０に伝送する信号線、交流電圧パルス信号生成部５６によって生成された交流電圧パルス信号を撮像部３０に伝送する信号線、パルス信号生成部５４によって生成された基準クロック信号を撮像部３０に伝送する信号線、撮像部３０によって生成された撮像信号をコネクタ部１４に伝送する信号線、及び、撮像部３０にグランドＧＮＤを伝送する信号線の５本を用いて構成されている。

コネクタ部１４は、アナログ・フロント・エンド部５１（以下、「ＡＦＥ部５１」という）と、Ａ／Ｄ変換部５２と、撮像信号処理部５３と、パルス信号生成部５４と、電源電圧生成部５５と、交流電圧パルス信号生成部５６と、を有する。

ＡＦＥ部５１は、撮像部３０から伝搬される撮像信号を受信し、抵抗等の受動素子を用いてインピーダンスマッチングを行った後、コンデンサを用いて交流成分を取り出し、分圧抵抗によって動作点を決定する。その後、ＡＦＥ部５１は、撮像信号（アナログ信号）を増幅してＡ／Ｄ変換部５２へ出力する。

Ａ／Ｄ変換部５２は、ＡＦＥ部５１から入力されたアナログの撮像信号をデジタルの撮像信号に変換して撮像信号処理部５３へ出力する。

撮像信号処理部５３は、例えばＦＰＧＡ（Field Programmable Gate Array）により構成され、Ａ／Ｄ変換部５２から入力されるデジタルの撮像信号に対して、ノイズ除去およびフォーマット変換処理等の処理を行ってビデオプロセッサ４へ出力する。

パルス信号生成部５４は、ビデオプロセッサ４から供給され、内視鏡２の各構成部の動作の基準となるクロック信号（例えば、２７ＭＨｚのクロック信号）に基づいて、撮像部３０の各構成部の動作の基準となる基準クロック信号を生成し、この基準クロック信号を、ユニバーサルケーブル１３を介して撮像部３０のタイミング生成部３７へ出力する。また、パルス信号生成部５４は、ビデオプロセッサ４から供給され、内視鏡２の各構成部の動作の基準となるクロック信号に基づいて、撮像部３０の駆動信号を生成するためのパルス信号を交流電圧パルス信号生成部５６へ出力する。

電源電圧生成部５５は、ユニバーサルケーブル１３の基端側に設けられ、ビデオプロセッサ４から供給される電源から、第１チップ３１と第２チップ３２を駆動するのに必要な電源電圧ＶＤＤを生成して第１チップ３１および第２チップ３２へ出力する。電源電圧生成部５５は、レギュレーターなどを用いて第１チップ３１と第２チップ３２を駆動するのに必要な電源電圧ＶＤＤを生成する。

交流電圧パルス信号生成部５６は、所定正電圧レベルを有する正電源（ＶＤＤ＝４．５Ｖ）と、所定負電圧レベルを有する負電源（ＶＥＥ＝−１Ｖ）によって駆動されるバッファアンプ５７を備える。バッファアンプ５７は、パルス信号生成部５４から供給されるパルス信号の正電圧レベルを正電源によって４．５Ｖに変換し、負電圧レベルを負電源によって−１Ｖに変換する。すなわち、交流電圧パルス信号生成部５６は、ユニバーサルケーブル１３の基端側に設けられ、パルス信号生成部５４から供給されるパルス信号に基づき、Ｈｉｇｈ側が４．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号を生成し、ユニバーサルケーブル１３を介して撮像部３０へ出力する。

次に、ビデオプロセッサ４の構成について説明する。
ビデオプロセッサ４は、内視鏡システム１の全体を統括的に制御する制御装置である。ビデオプロセッサ４は、電源部６１と、画像信号処理部６２と、クロック生成部６３と、記憶部６４と、入力部６５と、プロセッサ制御部６６と、を備える。

電源部６１は、電源電圧を生成し、この生成した電源電圧をグランド（ＧＮＤ）とともに、コネクタ部１４の電源電圧生成部５５へ供給する。

画像信号処理部６２は、撮像信号処理部５３で信号処理が施されたデジタルの撮像信号に対して、同時化処理、ホワイトバランス（ＷＢ）調整処理、ゲイン調整処理、ガンマ補正処理、デジタルアナログ（Ｄ／Ａ）変換処理、フォーマット変換処理等の画像処理を行って画像信号に変換し、この画像信号を表示装置５へ出力する。

クロック生成部６３は、内視鏡システム１の各構成部の動作の基準となるクロック信号を生成し、このクロック信号をパルス信号生成部５４へ出力する。

記憶部６４は、内視鏡システム１に関する各種情報や処理中のデータ等を記憶する。記憶部６４は、ＦｌａｓｈメモリやＲＡＭ（Random Access Memory）の記憶媒体を用いて構成される。

入力部６５は、内視鏡システム１に関する各種操作の入力を受け付ける。例えば、入力部６５は、光源装置３が出射する照明光の種別を切り替える指示信号の入力を受け付ける。入力部６５は、例えば十字スイッチやプッシュボタン等を用いて構成される。

プロセッサ制御部６６は、内視鏡システム１を構成する各部を統括的に制御する。プロセッサ制御部６６は、ＣＰＵ（Central Processing Unit）等を用いて構成される。プロセッサ制御部６６は、入力部６５から入力された指示信号に応じて、光源装置３が出射する照明光を切り替える。

このように撮像部３０を構成することで、交流電圧パルス信号生成部５６から供給される負電圧は、単位画素３５の駆動に用いられ、必要とされる電流が少ないため、短時間であれば平滑部３３のバイパスコンデンサ４１からの電圧供給が可能となる。平滑部３３は、バイパスコンデンサ４１と抵抗４０とを用いて、ＲＣ回路（ローパスフィルタ回路）を形成することによって、パルス信号が単位画素３５へ十分に低減されて伝送される。さらに、電圧調整部３９は、Ｈｉｇｈ側を３Ｖ（ＶＤＤ＝３Ｖ）、Ｌｏｗ側を０Ｖ（グランドＧＮＤ）とした直流電圧のパルス信号（直流電圧パルス信号）を生成してタイミング生成部３７へ出力する。

次に、電圧調整部３９の詳細な構成について説明する。図３は、電圧調整部３９の構成の一例を示す回路図である。

図３に示すように、電圧調整部３９は、ＰＭＯＳトランジスタ７２及びＮＭＯＳトランジスタ７３により構成される初段（前段）のインバータ回路７１と、ＰＭＯＳトランジスタ７５及びＮＭＯＳトランジスタ７６により構成される後段のインバータ回路７４とを有して構成される。なお、電圧調整部３９は、通常のインバータ回路７１及び７４を用いて構成されているが、これに限定されることなく、例えばノイズ対策として、ヒステリシス特性を有するインバータ回路を用いて構成してもよい。

電圧調整部３９は、２つのインバータ回路７１及び７４を直列に接続した構成であり、初段のインバータ回路７１の出力端子が後段のインバータ回路７４の入力端子に接続されている。

初段のインバータ回路７１のＰＭＯＳトランジスタ７２のゲート端子とＮＭＯＳトランジスタ７３のゲート端子とを接続した入力端子には、交流電圧パルス信号生成部５６の出力端子が接続され、交流電圧パルス信号生成部５６からの交流電圧パルス信号が入力される。

また、初段のインバータ回路７１のＰＭＯＳトランジスタ７２のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７３のソース端子は平滑部３３の出力（負電源＝−１Ｖ）に接続されている。さらに、初段のインバータ回路７１のＰＭＯＳトランジスタ７２のドレイン端子とＮＭＯＳトランジスタ７３のドレイン端子とが接続されて出力端子を構成する。

後段のインバータ回路７４のＰＭＯＳトランジスタ７５のゲート端子とＮＭＯＳトランジスタ７６のゲート端子とを接続した入力端子には、初段のインバータ回路７１の出力端子が接続される。

また、後段のインバータ回路７４のＰＭＯＳトランジスタ７５のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７６のソース端子はグランドＧＮＤ（０Ｖ）に接続されている。さらに、後段のインバータ回路７４のＰＭＯＳトランジスタ７５のドレイン端子とＮＭＯＳトランジスタ７６のドレイン端子とが接続されて出力端子を構成する。後段のインバータ回路７４の出力端子はタイミング生成部３７に接続され、後段のインバータ回路７４から出力されたパルス信号がタイミング生成部３７に入力される。

ここで、特許第６１３８４０６号公報に開示されているパルス信号検出部は、本実施形態の電圧調整部３９と同様に、パルス信号を出力する構成となっているが、パルス信号検出部はハイパスフィルタにより構成されている。時定数の大きいハイパスフィルタにより構成されたパルス信号検出部を、例えば本実施形態の第２チップ３２に組み込んだ場合、第２チップ３２の面積が大きくなってしまう。

これに対して、本実施形態の電圧調整部３９は、２つの論理回路を組み合わせた構成となっているため、電圧調整部３９を第２チップ３２に組み込んだ場合、時定数の大きいハイパスフィルタを第２チップ３２に組み込んだ場合よりも第２チップ３２の面積を削減することができる。

なお、本実施形態では、電圧調整部３９は、第２チップ３２に設けられているが、これに限定されることなく、第１チップ３１に設けてもよい。また、本実施形態では、撮像部３０は、第１チップ３１及び第２チップ３２の２つのチップを有しているが、これに限定されることなく、例えば第１チップ３１の各回路と第２チップ３２の各回路を備えた１つのチップを有する構成であってもよい。

次に、このように構成された第１の実施形態の内視鏡システム１の動作について説明する。

図４は、第１の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。図４において、最上段から順に、基準クロック信号、交流電圧パルス信号、平滑部３３の出力信号、初段のインバータ回路７１の出力信号、後段のインバータ回路７４の出力信号、水平同期信号、垂直同期信号を示す。

交流電圧パルス信号生成部５６のバッファアンプ５７によりＨｉｇｈ側が４．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号が生成されて平滑部３３及び電圧調整部３９に出力される。ただし、交流電圧パルス信号生成部５６から出力された交流電圧パルス信号は、ユニバーサルケーブル１３での減衰によりＨｉｇｈ側が１．５Ｖに下がる。そのため、図４に示すように、Ｈｉｇｈ側が１．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号が平滑部３３及び電圧調整部３９に入力される。

平滑部３３は、交流電圧パルス信号を抵抗４０及びバイパスコンデンサ４１により形成されたローパスフィルタ回路により平滑化し、−１Ｖの定電圧（負電源）を生成して出力する。

電圧調整部３９の初段のインバータ回路７１は、閾値が１Ｖとなっている。また、インバータ回路７１のＰＭＯＳトランジスタ７２のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７３のソース端子は、平滑部３３の出力（負電源＝−１Ｖ）に接続されている。

そのため、電圧調整部３９の初段のインバータ回路７１は、交流電圧パルス信号が１．５Ｖの場合には−１Ｖの出力信号を出力し、交流電圧パルス信号が−１Ｖの場合には３Ｖの出力信号を出力する。

電圧調整部３９の後段のインバータ回路７４は、閾値が１．５Ｖとなっている。また、インバータ回路７４のＰＭＯＳトランジスタ７５のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７６のソース端子は、グランドＧＮＤ（０Ｖ）に接続されている。

そのため、電圧調整部３９の後段のインバータ回路７４は、前段のインバータ回路７１の出力信号が３Ｖの場合には０Ｖの出力信号を出力し、前段のインバータ回路７１の出力信号が−１Ｖの場合には３Ｖの出力信号を出力する。

これにより、電圧調整部３９は、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することになる。タイミング生成部３７は、パルス信号生成部５４から入力される基準クロック信号及び電圧調整部３９から入力されるパルス信号に基づいて、水平同期信号及び垂直同期信号を生成する。タイミング生成部３７は、生成した水平同期信号及び垂直同期信号に基づいて駆動信号を生成し、受光部３４及び読み出し部３６に出力する。

以上のように、電圧調整部３９は、２つのインバータ回路７１及び７４、すなわち、２つの論理回路により構成されているため、第２チップ３２に電圧調整部３９を設けた場合、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

よって、本実施形態の撮像装置としての内視鏡２によれば、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。

（第１の実施形態の変形例１）
次に、第１の実施形態の変形例１について説明する。
上述した第１の実施形態の電圧調整部３９は、２つの論理回路として２つのインバータ回路７１及び７４を有して構成されていたが、他の構成であってもよい。

図５は、電圧調整部３９の構成の他の例を示す回路図である。なお、図５において、図３と同様の構成については、同一の符号を付して説明を省略する。

図５に示すように、電圧調整部３９は、前段のＮＡＮＤ回路８１と、後段のインバータ回路７４とにより構成されている。ＮＡＮＤ回路８１は、２入力ＮＡＮＤゲートであり、ＰＭＯＳトランジスタ８２及び８３と、ＮＭＯＳトランジスタ８４及び８５とを有して構成されている。

ＮＡＮＤ回路８１の一方の入力端子には交流電圧パルス信号が入力され、他方の入力端子には電源（ＶＤＤ＝３Ｖ）が入力される。より具体的には、ＰＭＯＳトランジスタ８２のゲート端子及びＮＭＯＳトランジスタ８５のゲート端子には交流電圧パルス信号が入力され、ＰＭＯＳトランジスタ８３のゲート端子及びＮＭＯＳトランジスタ８４のゲート端子には電源（ＶＤＤ＝３Ｖ）が入力される。

ＮＡＮＤ回路８１は、２つの入力端子にＨ信号が入力された場合にＬ信号を出力し、その他の信号が入力された場合にＨ信号を出力する。そのため、ＮＡＮＤ回路８１は、一方の入力端子に交流パルス信号として１．５Ｖが入力され、他方の入力端子に電源（３Ｖ）が入力された場合、平滑部３３の出力である−１Ｖを出力する。また、ＮＡＮＤ回路８１は、一方の入力端子に交流パルス信号として−１Ｖが入力され、他方の入力端子に電源（３Ｖ）が入力された場合、３Ｖを出力する。

後段のインバータ回路７４は、第１の実施形態と同じ構成であり、前段のＮＡＮＤ回路８１の出力信号が３Ｖの場合には０Ｖの出力信号を出力し、前段のＮＡＮＤ回路８１の出力信号が−１Ｖの場合には３Ｖの出力信号を出力する。これにより、電圧調整部３９は、第１の実施形態と同様に、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することができる。

このように、電圧調整部３９は、２つの論理回路、すなわち、前段のＮＡＮＤ回路８１と後段のインバータ回路７４とにより構成されているため、第１の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

図６は、電圧調整部３９の構成の他の例を示す回路図である。なお、図６において、図５と同様の構成については、同一の符号を付して説明を省略する。

図６に示すように、電圧調整部３９は、図５のＮＡＮＤ回路８１に代わり、ＮＡＮＤ回路８１ａを用いて構成されている。ＮＡＮＤ回路８１ａは、図５のＰＭＯＳトランジスタ８３及びＮＭＯＳトランジスタ８４に代わり、それぞれＰＭＯＳトランジスタ８３ａ及びＮＭＯＳトランジスタ８４ａを用いて構成されている。

ＰＭＯＳトランジスタ８３ａのゲート端子及びＮＭＯＳトランジスタ８４ａのゲート端子には、交流電圧パルス信号が入力される。その他の構成は、図５と同様である。すなわち、ＮＡＮＤ回路８１ａの２つの入力端子は共通化されており、２つの入力端子のいずれにも交流電圧パルス信号が入力される。

そのため、ＮＡＮＤ回路８１ａは、２つの入力端子に交流パルス信号として１．５Ｖが入力された場合、平滑部３３の出力である−１Ｖを出力する。また、ＮＡＮＤ回路８１ａは、２つの入力端子に交流パルス信号として−１Ｖが入力された場合、３Ｖを出力する。

後段のインバータ回路７４は、第１の実施形態と同じ構成であり、前段のＮＡＮＤ回路８１ａの出力信号が３Ｖの場合には０Ｖの出力信号を出力し、前段のＮＡＮＤ回路８１ａの出力信号が−１Ｖの場合には３Ｖの出力信号を出力する。これにより、電圧調整部３９は、第１の実施形態と同様に、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することができる。

このように、電圧調整部３９は、２つの論理回路、すなわち、前段のＮＡＮＤ回路８１ａと後段のインバータ回路７４とにより構成されているため、第１の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

よって、変形例１の撮像装置としての内視鏡２によれば、第１の実施形態の内視鏡２と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。

（第１の実施形態の変形例２）
次に、第１の実施形態の変形例２について説明する。
図７は、電圧調整部３９の構成の他の例を示す回路図である。なお、図７において、図３と同様の構成については、同一の符号を付して説明を省略する。

図７に示すように、電圧調整部３９は、前段のＮＯＲ回路９１と、後段のインバータ回路７４とにより構成されている。ＮＯＲ回路９１は、２入力ＮＯＲゲートであり、ＰＭＯＳトランジスタ９２及び９３と、ＮＭＯＳトランジスタ９４及び９５とを有して構成されている。

ＮＯＲ回路９１の一方の入力端子には交流電圧パルス信号が入力され、他方の入力端子には平滑部３３の出力（負電圧＝−１Ｖ）が入力される。より具体的には、ＰＭＯＳトランジスタ９２のゲート端子及びＮＭＯＳトランジスタ９５のゲート端子には交流電圧パルス信号が入力され、ＰＭＯＳトランジスタ９３のゲート端子及びＮＭＯＳトランジスタ９４のゲート端子には平滑部３３の出力（負電圧＝−１Ｖ）が入力される。

ＮＯＲ回路９１は、少なくとも１つの入力端子にＨ信号が入力された場合にＬ信号を出力し、その他の信号が入力された場合にＨ信号を出力する。そのため、ＮＯＲ回路９１は、一方の入力端子に交流パルス信号として１．５Ｖが入力され、他方の入力端子に平滑部３３の出力（−１Ｖ）が入力された場合、平滑部３３の出力である−１Ｖを出力する。また、ＮＯＲ回路９１は、一方の入力端子に交流パルス信号として−１Ｖが入力され、他方の入力端子に平滑部３３の出力（−１Ｖ）が入力された場合、３Ｖを出力する。

後段のインバータ回路７４は、第１の実施形態と同じ構成であり、前段のＮＯＲ回路９１の出力信号が３Ｖの場合には０Ｖの出力信号を出力し、前段のＮＯＲ回路９１の出力信号が−１Ｖの場合には３Ｖの出力信号を出力する。これにより、電圧調整部３９は、第１の実施形態と同様に、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することができる。

このように、電圧調整部３９は、２つの論理回路、すなわち、前段のＮＯＲ回路９１と後段のインバータ回路７４とにより構成されているため、第１の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

図８は、電圧調整部３９の構成の他の例を示す回路図である。なお、図８において、図７と同様の構成については、同一の符号を付して説明を省略する。

図８に示すように、電圧調整部３９は、図７のＮＯＲ回路９１に代わり、ＮＯＲ回路９１ａを用いて構成されている。ＮＯＲ回路９１ａは、図７のＰＭＯＳトランジスタ９３及びＮＭＯＳトランジスタ９４に代わり、それぞれＰＭＯＳトランジスタ９３ａ及びＮＭＯＳトランジスタ９４ａを用いて構成されている。

ＰＭＯＳトランジスタ９３ａのゲート端子及びＮＭＯＳトランジスタ９４ａのゲート端子には、交流電圧パルス信号が入力される。その他の構成は、図７と同様である。すなわち、ＮＯＲ回路９１ａの２つの入力端子は共通化されており、２つの入力端子のいずれにも交流電圧パルス信号が入力される。

そのため、ＮＯＲ回路９１ａは、２つの入力端子に交流パルス信号として１．５Ｖが入力された場合、平滑部３３の出力である−１Ｖを出力する。また、ＮＯＲ回路９１ａは、２つの入力端子に交流パルス信号として−１Ｖが入力された場合、３Ｖを出力する。

後段のインバータ回路７４は、第１の実施形態と同じ構成であり、前段のＮＯＲ回路９１ａの出力信号が３Ｖの場合には０Ｖの出力信号を出力し、前段のＮＯＲ回路９１ａの出力信号が−１Ｖの場合には３Ｖの出力信号を出力する。これにより、電圧調整部３９は、第１の実施形態と同様に、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することができる。

このように、電圧調整部３９は、２つの論理回路、すなわち、前段のＮＯＲ回路９１ａと後段のインバータ回路７４とにより構成されているため、第１の実施形態と同様に、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

よって、変形例２の撮像装置としての内視鏡２によれば、第１の実施形態の内視鏡２と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。

（第２の実施形態）
次に、第２の実施形態について説明する。
図９は、第２の実施形態の内視鏡システム１の要部の構成を示すブロック図である。なお、図９において、図２と同様の構成については、同一の符号を付して説明を省略する。

図９に示すように、第２の実施形態の撮像部３０は、図２の撮像部３０の電圧調整部３９に代わり、電圧調整部３９Ａを用いて構成されている。図２の電圧調整部３９には、平滑部３３の出力が接続されている。これに対し、本実施形態の電圧調整部３９Ａには、平滑部３３の出力が接続されていない。すなわち、本実施形態の電圧調整部３９Ａには、交流電圧パルス信号生成部５６からの交流電圧パルス信号のみが入力されるように構成されている。その他の構成は、第１の実施形態と同様である。

次に、電圧調整部３９Ａの詳細な構成について説明する。図１０は、電圧調整部３９Ａの構成の一例を示す回路図である。なお、図１０において、図３と同様の構成については、同一の符号を付して説明を省略する。

図１０に示すように、電圧調整部３９Ａは、レベルシフト回路１０１と、初段のインバータ回路７１と、後段のインバータ回路７４とを有して構成される。電圧調整部３９Ａは、レベルシフト回路１０１、初段のインバータ回路７１及び後段のインバータ回路７４を直列に接続した構成であり、レベルシフト回路１０１の出力端子が初段のインバータ回路７１の入力端子に接続され、初段のインバータ回路７１の出力端子が後段のインバータ回路７４の入力端子に接続されている。

レベルシフト回路１０１は、ＰＭＯＳトランジスタ１０２と定電流源１０３とにより構成されるソースフォロワ回路で構成されている。ＰＭＯＳトランジスタ１０２のゲート端子には、交流電圧パルス信号生成部５６からの交流電圧パルス信号が入力される。また、ＰＭＯＳトランジスタ１０２のソース端子は定電流源１０３に接続され、ＰＭＯＳトランジスタ１０２のドレイン端子はグランドＧＮＤに接続されている。本実施形態では、レベルシフト回路１０１は、入力された交流電圧パルス信号を＋１Ｖシフトして初段のインバータ回路７１に出力する。

また、上述した第１の実施形態では、初段のインバータ回路７１のＮＭＯＳトランジスタ７３ソース端子が平滑部３３の出力に接続されていた。これに対し、本実施形態では、初段のインバータ回路７１のＮＭＯＳトランジスタ７３のソース端子はグランドＧＮＤに接続されている。その他の構成は、第１の実施形態と同様である。

このように、本実施形態の電圧調整部３９Ａは、レベルシフト回路１０１と、論理回路である初段のインバータ回路７１及び後段のインバータ回路７４とを組み合わせた構成となっている。レベルシフト回路１０１は、論理回路よりも面積が大きいアナログ回路であるが、比較的に簡単な回路で構成することができ、時定数が大きいハイパスフィルタに比べて面積は小さくなる。そのため、電圧調整部３９Ａを第２チップ３２に組み込んだ場合、時定数の大きいハイパスフィルタを第２チップ３２に組み込んだ場合よりも第２チップ３２の面積を削減することができる。

次に、このように構成された第２の実施形態の内視鏡システム１の動作について説明する。

図１１は、第２の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。図１１において、最上段から順に、基準クロック信号、交流電圧パルス信号、レベルシフト回路１０１の出力信号、初段のインバータ回路７１の出力信号、後段のインバータ回路７４の出力信号、水平同期信号、垂直同期信号を示す。

交流電圧パルス信号生成部５６のバッファアンプ５７によりＨｉｇｈ側が４．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号が生成される。ただし、交流電圧パルス信号生成部５６から出力された交流電圧パルス信号は、ユニバーサルケーブル１３での減衰により、Ｈｉｇｈ側が１．５Ｖに下がる。そのため、図１１に示すように、Ｈｉｇｈ側が１．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号が電圧調整部３９Ａに入力される。

電圧調整部３９Ａのレベルシフト回路１０１は、交流電圧パルス信号を＋１Ｖシフトさせて出力する。より具体的には、図１１に示すように、レベルシフト回路１０１は、交流電圧パルス信号が１．５Ｖの場合には２．５Ｖの出力信号を初段のインバータ回路７１に出力する。一方、レベルシフト回路１０１は、交流電圧パルス信号が−１Ｖの場合には、グランドＧＮＤの０Ｖが入力されている状態となるため、１Ｖの出力信号を初段のインバータ回路７１に出力する。

初段のインバータ回路７１は、閾値が１．５Ｖとなっている。また、インバータ回路７１のＰＭＯＳトランジスタ７２のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７３のソース端子は、グランドＧＮＤに接続されている。

そのため、電圧調整部３９Ａの初段のインバータ回路７１は、レベルシフト回路１０１の出力信号が２．５Ｖの場合には０Ｖの出力信号を出力し、レベルシフト回路１０１の出力信号が１Ｖの場合には３Ｖの出力信号を出力する。

電圧調整部３９Ａの後段のインバータ回路７４は、閾値が１．５Ｖとなっている。また、インバータ回路７４のＰＭＯＳトランジスタ７５のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７６のソース端子は、グランドＧＮＤ（０Ｖ）に接続されている。

そのため、電圧調整部３９Ａの後段のインバータ回路７４は、前段のインバータ回路７１の出力信号が３Ｖの場合には０Ｖの出力信号を出力し、前段のインバータ回路７１の出力信号が０Ｖの場合には３Ｖの出力信号を出力する。

これにより、電圧調整部３９Ａは、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することになる。タイミング生成部３７は、パルス信号生成部５４から入力される基準クロック信号及び電圧調整部３９から入力されるパルス信号に基づいて、水平同期信号及び垂直同期信号を生成する。タイミング生成部３７は、生成した水平同期信号及び垂直同期信号に基づいて駆動信号を生成し、受光部３４及び読み出し部３６に出力する。

以上のように、電圧調整部３９Ａは、レベルシフト回路１０１、２つのインバータ回路７１及び７４、すなわち、３つの論理回路により構成されているため、第２チップ３２に電圧調整部３９Ａを設けた場合、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

よって、本実施形態の撮像装置としての内視鏡２によれば、第１の実施形態の内視鏡２と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。

（第３の実施形態）
次に、第３の実施形態について説明する。
図１２は、第３の実施形態の内視鏡システム１の要部の構成を示すブロック図である。なお、図１２において、図９と同様の構成については、同一の符号を付して説明を省略する。

図１２に示すように、第３の実施形態の撮像部３０は、図９の撮像部３０の電圧調整部３９Ａに代わり、電圧調整部３９Ｂを用いて構成されている。その他の構成は、第１の実施形態と同様である。

次に、電圧調整部３９Ｂの詳細な構成について説明する。図１３は、電圧調整部３９Ｂの構成の一例を示す回路図である。なお、図１３において、図１０と同様の構成については、同一の符号を付して説明を省略する。

図１３に示すように、電圧調整部３９Ｂは、増幅回路１１１と、後段のインバータ回路７４とを有して構成される。電圧調整部３９Ｂは、増幅回路１１１及び後段のインバータ回路７４を直列に接続した構成であり、増幅回路１１１の出力端子が後段のインバータ回路７４の入力端子に接続されている。

増幅回路１１１は、ゲインが２倍の反転増幅回路により構成されている。増幅回路１１１は、入力された交流電圧パルス信号を−２倍して後段のインバータ回路７４に出力する。その他の構成は、第１の実施形態と同様である。

このように、本実施形態の電圧調整部３９Ｂは、増幅回路１１１と、論理回路である後段のインバータ回路７４を組み合わせた構成となっている。増幅回路１１１は、論理回路よりも面積が大きいアナログ回路であるが、比較的に簡単な回路で構成することができ、時定数が大きいハイパスフィルタに比べて面積は小さくなる。そのため、電圧調整部３９Ｂを第２チップ３２に組み込んだ場合、時定数の大きいハイパスフィルタを第２チップ３２に組み込んだ場合よりも第２チップ３２の面積を削減することができる。

次に、このように構成された第３の実施形態の内視鏡システム１の動作について説明する。

図１４は、第３の実施形態に係る内視鏡システムの動作の一例を示すタイミングチャートである。図１４において、最上段から順に、基準クロック信号、交流電圧パルス信号、増幅回路１１１の出力信号、後段のインバータ回路７４の出力信号、水平同期信号、垂直同期信号を示す。

交流電圧パルス信号生成部５６のバッファアンプ５７によりＨｉｇｈ側が４．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号が生成される。ただし、交流電圧パルス信号生成部５６から出力された交流電圧パルス信号は、ユニバーサルケーブル１３での減衰により、Ｈｉｇｈ側が１．５Ｖに下がる。そのため、図１４に示すように、Ｈｉｇｈ側が１．５Ｖ、Ｌｏｗ側が−１Ｖの交流電圧パルス信号が電圧調整部３９Ｂに入力される。

電圧調整部３９Ｂの増幅回路１１１は、交流電圧パルス信号をゲインが２倍で反転増幅して出力する。より具体的には、図１４に示すように、増幅回路１１１は、交流電圧パルス信号が１．５Ｖの場合にはゲインが２倍で反転増幅した場合、−３Ｖとなるが、出力電圧は下限となる０Ｖの出力信号を後段のインバータ回路７４に出力する。一方、増幅回路１１１は、交流電圧パルス信号が−１Ｖの場合にはゲインが２倍で反転増幅して２Ｖの出力信号を後段のインバータ回路７４に出力する。

電圧調整部３９Ｂの後段のインバータ回路７４は、閾値が１．５Ｖとなっている。また、インバータ回路７４のＰＭＯＳトランジスタ７５のソース端子は電源（ＶＤＤ＝３Ｖ）に接続され、ＮＭＯＳトランジスタ７６のソース端子は、グランドＧＮＤ（０Ｖ）に接続されている。

そのため、電圧調整部３９Ｂの後段のインバータ回路７４は、増幅回路１１１の出力信号が２Ｖの場合には０Ｖの出力信号を出力し、増幅回路１１１の出力信号が０Ｖの場合には３Ｖの出力信号を出力する。

これにより、電圧調整部３９Ｂは、Ｈｉｇｈ側が３Ｖ、Ｌｏｗ側が０Ｖのパルス信号をタイミング生成部３７に出力することになる。タイミング生成部３７は、パルス信号生成部５４から入力される基準クロック信号及び電圧調整部３９から入力されるパルス信号に基づいて、水平同期信号及び垂直同期信号を生成する。タイミング生成部３７は、生成した水平同期信号及び垂直同期信号に基づいて駆動信号を生成し、受光部３４及び読み出し部３６に出力する。

以上のように、電圧調整部３９Ｂは、増幅回路１１１及びインバータ回路７４、すなわち、２つの論理回路により構成されているため、第２チップ３２に電圧調整部３９Ｂを設けた場合、時定数の大きいハイパスフィルタを設けた場合よりもチップ面積を小さくすることができる。

よって、本実施形態の撮像装置としての内視鏡２によれば、第１の実施形態の内視鏡２と同様に、パルス信号を出力する回路をチップに搭載した場合でも、チップ面積を小型化することができる。

本発明は、上述した実施形態に限定されるものではなく、本発明の要旨を変えない範囲において、種々の変更、改変等が可能である。

１・・・内視鏡システム、２・・・内視鏡、３・・・光源装置、４・・・ビデオプロセッサ、５・・・表示装置、１１・・・挿入部、１２・・・操作部、１３・・・ユニバーサルケーブル、１４・・・コネクタ部、２０・・・操作部本体、２１・・・先端部、２２・・・湾曲部、２３・・・可撓管部、３０・・・撮像部、３１・・・第１チップ、３２・・・第２チップ、３３・・・平滑部、３４・・・受光部、３５・・・単位画素、３６・・・読み出し部、３７・・・タイミング生成部、３８・・・バッファ、３９，３９Ａ，３９Ｂ・・・電圧調整部、４０・・・抵抗、４１・・・バイパスコンデンサ、５１・・・ＡＦＥ部、５２・・・Ａ／Ｄ変換部、５３・・・撮像信号処理部、５４・・・パルス信号生成部、５５・・・電源電圧生成部、５６・・・交流電圧パルス信号生成部、５７・・・バッファアンプ、６１・・・電源部、６２・・・画像信号処理部、６３・・・クロック生成部、６４・・・記憶部、６５・・・入力部、６６・・・プロセッサ制御部、７１，７４・・・インバータ回路、７２，７５，８２，８３，８３ａ，９２，９３，９３ａ、１０２・・・ＰＭＯＳトランジスタ、７３，７６，８４，８４ａ，８５，９４，９４ａ，９５・・・ＮＭＯＳトランジスタ、８１，８１ａ・・・ＮＡＮＤ回路、９１，９１ａ・・・ＮＯＲ回路、１０１・・・レベルシフト回路、１０３・・・定電流源、１１１・・・増幅回路。

Claims (11)

1. 二次元マトリクス状に配置され、外部から光を受光し、受光量に応じた撮像信号を生成する複数の画素を有する撮像素子と、
   前記撮像素子に電力を伝送する伝送ケーブルと、
   前記伝送ケーブルの基端側に設けられ、入力されたパルス信号の正電圧レベル及び負電圧レベルを所定正電圧レベル及び所定負電圧レベルに変換した交流電圧パルス信号を生成し、前記伝送ケーブルに前記交流電圧パルス信号を出力する交流電圧パルス信号生成部と、
   前記伝送ケーブルの先端側に設けられ、前記伝送ケーブルから伝送された前記交流電圧パルス信号の所定正電圧レベル及び所定負電圧レベルを直流電圧レベルに変換して、直流電圧パルス信号を出力する電圧調整部と、
   を備えたことを特徴とする撮像装置。
2. 前記交流電圧パルス信号生成部は、前記所定正電圧レベルを有する正電源と前記所定負電圧レベルを有する負電源によって駆動されるバッファアンプを有し、
   前記バッファアンプは、入力された前記パルス信号の前記正電圧レベルを前記正電源によって前記所定正電圧レベルに変換し、前記パルス信号の前記負電圧レベルを前記負電源によって前記所定負電圧レベルに変換することを特徴とする請求項１に記載の撮像装置。
3. 前記撮像素子と前記伝送ケーブルとの間に接続され、前記伝送ケーブルから伝送された前記交流電圧パルス信号から負電圧を生成する平滑部をさらに備え、
   前記電圧調整部は、前記平滑部が生成した前記負電圧が入力され、前記負電圧を用いて、前記伝送ケーブルから伝送された前記交流電圧パルス信号の前記所定正電圧レベル及び前記所定負電圧レベルを調整することを特徴とする請求項１に記載の撮像装置。
4. 前記電圧調整部は、２つ以上の論理回路を組み合わせた構成であり、前記２つ以上の論理回路のうち少なくとも１つの論理回路のＮＭＯＳトランジスタのソース端子を前記平滑部の出力に接続し、前記少なくとも１つの論理回路を除く論理回路のＮＭＯＳトランジスタのソース端子をＧＮＤに接続した構成であることを特徴とする請求項３に記載の撮像装置。
5. 前記論理回路は、２つ以上のインバータ回路を組み合わせた構成であり、初段インバータ回路のＮＭＯＳトランジスタのソース端子を前記平滑部の出力に接続し、後段インバータ回路のＮＭＯＳトランジスタのソース端子をＧＮＤに接続した構成であることを特徴とする請求項４に記載の撮像装置。
6. 前記論理回路は、ＮＡＮＤ回路及びインバータ回路、または、ＮＯＲ回路及びインバータ回路を組み合わせた構成であることを特徴とする請求項４に記載の撮像装置。
7. 前記電圧調整部は、前記伝送ケーブルから伝送された前記交流電圧パルス信号の前記所定正電圧レベル及び前記所定負電圧レベルをレベルシフトして出力するレベルシフト回路と、前記レベルシフト回路の出力を反転して出力するインバータ回路とを有することを特徴とする請求項１に記載の撮像装置。
8. 前記電圧調整部は、前記伝送ケーブルから伝送された前記交流電圧パルス信号を反転増幅して出力する増幅回路と、前記増幅回路の出力を反転して出力するインバータ回路とを有することを特徴とする請求項１に記載の撮像装置。
9. 前記電圧調整部が出力した前記直流電圧パルス信号に基づいて前記撮像素子を駆動するための駆動信号を生成するタイミング生成部をさらに有することを特徴とする請求項１に記載の撮像装置。
10. 請求項１から請求項９のいずれか１つに記載の撮像装置と、
    被検体内に挿入可能な挿入部と、
    前記撮像信号に対して画像処理を施す画像処理装置に対して、着脱自在なコネクタ部と、
    を備え、
    前記撮像素子、前記電圧調整部は、前記挿入部の先端側に設けられ、前記交流電圧パルス信号生成部は、前記コネクタ部に設けられたことを特徴とする内視鏡。
11. 請求項１０に記載の内視鏡と、
    前記撮像信号に対して画像処理を施す画像処理装置と、
    を備えたことを特徴とする内視鏡システム。

Images