WO2020031330A1 - 半導体集積回路 - Google Patents

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WO2020031330A1
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clock signal
semiconductor integrated
integrated circuit
delay
circuit
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村田　豊
上野　晃
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Olympus Corp
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Olympus Corp
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    • H03L7/16—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop
    • H03L7/22—Indirect frequency synthesis, i.e. generating a desired one of a number of predetermined frequencies using a frequency- or phase-locked loop using more than one loop

Definitions

  • the present invention relates to a semiconductor integrated circuit.
  • ASIC Application Specific Integrated Circuit
  • various components including the above-described semiconductor integrated circuit such as ASIC are mounted on a system board for configuring the apparatus, and mounted on the system board.
  • Each component shares the power supply.
  • components constituting such an apparatus include components operating based on a clock signal having a predetermined frequency. Therefore, a clock supply circuit that supplies a clock signal of a predetermined frequency oscillated by a crystal oscillator or a crystal oscillator to each component is mounted on the system board of the apparatus. In such a device, the clock supply circuit mounted on the system board also shares the power supply like other components.
  • a power supply In a semiconductor integrated circuit such as an ASIC, when a circuit element formed on a semiconductor substrate transitions an output signal output according to an input signal from one state (level) to another state (level), a power supply is used.
  • a current such as a passing current or a charging / discharging current for a load flows between the ground and the ground.
  • the current flowing between the power supply and the ground in the semiconductor integrated circuit flows more as the number of circuit elements that simultaneously output output signals increases.
  • the current flowing between the power supply and the ground in such a semiconductor integrated circuit becomes power supply noise (self-noise) generated by the semiconductor integrated circuit, and affects the power supply of each component mounted on the system board. I will.
  • the circuit element that operates based on the input clock signal that is, the power supply noise generated when the circuit element that operates in synchronization with the clock signal operates, It flows at the timing synchronized with the signal.
  • the power supply noise synchronized with the clock signal by the semiconductor integrated circuit is supplied (distributed) by the clock supply circuit sharing the power supply and the clock buffer circuit formed in the semiconductor substrate to the respective components and circuit elements.
  • the threshold voltage of the gate terminal varies due to the influence of power supply noise, and the delay time when the clock signal passes through the clock buffer circuit varies.
  • the fluctuation (jitter) of the clock signal caused by the power supply noise generated by the semiconductor integrated circuit greatly affects the operation of each component on the system board on which the semiconductor integrated circuit is mounted. Is a factor that degrades the overall performance of the system. For this reason, in the system of the apparatus, in a semiconductor integrated circuit such as an ASIC, the generation of power supply noise which causes the fluctuation (jitter) of the clock signal to be large is suppressed, or the clock signal is not changed (no jitter occurs). ) It is desired to operate at the timing.
  • Patent Literature 1 discloses a technique of adjusting the phase of a clock signal to reduce occurrence of jitter of the clock signal due to power supply noise.
  • a delay measurement circuit that measures a delay time of a clock signal
  • a time measurement circuit that measures a fluctuation time of a power supply voltage
  • a delay adjustment circuit that delays a clock signal
  • a clock signal A phase difference measurement circuit for measuring a phase difference and a phase control circuit for controlling the phase of a clock signal are provided.
  • the phase control circuit calculates the phase difference of the clock signal at which the jitter is optimal based on the period, the variation time, and the delay time of the clock signal, and calculates the phase difference. Is adjusted by the delay adjustment circuit so that the measured phase difference of the clock signal becomes the calculated phase difference.
  • Patent Literature 1 is a technology for adjusting the phase difference between two clock signals, and is not a technology for reducing the occurrence of fluctuation (jitter) of a clock signal serving as a reference for operation.
  • the technique disclosed in Patent Document 1 includes a plurality of measurement circuits that measure various states of each clock signal. For example, in order to reduce the occurrence of fluctuation (jitter) of a reference clock signal. Even if applied, the configuration would be complex.
  • every time the system of the device returns from the reset state it is necessary to measure the clock signal and calculate and adjust the phase difference, which slows down the startup of the device. There are concerns.
  • the present invention has been made based on the recognition of the above-described problems, and has as its object to provide a semiconductor integrated circuit capable of suppressing fluctuations of a clock signal caused by power supply noise generated by the semiconductor integrated circuit.
  • a semiconductor integrated circuit includes: a phase synchronization circuit that synchronizes with a reference clock signal and generates a synchronization clock signal obtained by multiplying the reference clock signal; An edge detection circuit that detects an edge at which the signal waveform of the clock signal changes, and outputs an edge detection signal indicating a timing at which the edge is detected, and resets the synchronous clock signal at a timing corresponding to the edge detection signal.
  • a clock frequency divider circuit for generating a frequency-divided clock signal.
  • the edge detection circuit may output the edge detection signal for one cycle of the synchronous clock signal.
  • the semiconductor integrated circuit may further include a delay adjusting unit that delays the edge detection signal in units of a cycle of the synchronization clock signal.
  • a propagation delay of a path of the divided clock signal is simulated, and the divided clock signal is shifted by a time corresponding to the propagation delay.
  • the semiconductor device may further include a delay unit that delays the delay, and a phase comparison unit that compares phases of the reference clock signal and the divided clock signal delayed by the delay unit.
  • the delay adjusting unit is configured to control a period of the synchronization clock signal set based on a phase comparison result of the phase comparing unit.
  • the edge detection signal may be delayed by a time.
  • the semiconductor integrated circuit further includes a delay fine-adjustment unit that delays the divided clock signal by a time within one cycle of the synchronous clock signal.
  • the delay unit may further delay the frequency-divided clock signal delayed by the delay fine adjustment unit by a time corresponding to the propagation delay.
  • the fine delay adjuster is configured to control the divided clock for a time set based on a phase comparison result of the phase comparator.
  • the signal may be delayed.
  • control unit that causes the edge detection circuit to start detecting the edge is further provided. May be provided.
  • the edge detection circuit starts detecting the edge and the edge detection
  • the apparatus may further include a control unit configured to set a time for delaying the signal in the delay adjustment unit.
  • the edge detection circuit starts detecting the edge and the phase comparison
  • the apparatus may further include a control unit that sets a time for delaying the edge detection signal to the delay adjustment unit based on a phase comparison result of the unit.
  • the edge detection circuit starts detecting the edge, and a phase comparison result of the phase comparison unit is provided.
  • a control unit that sets a time for delaying the edge detection signal in the delay adjustment unit and a time for delaying the frequency-divided clock signal in the delay fine adjustment unit.
  • FIG. 3 is a diagram illustrating the concept of clock signal phase adjustment in the semiconductor integrated circuit of the present invention.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
  • 4 is a timing chart illustrating a phase adjustment operation in the semiconductor integrated circuit according to the first embodiment of the present invention.
  • FIG. 9 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit according to a second embodiment of the present invention.
  • FIG. 9 is a block diagram illustrating an example of a schematic configuration of a delay adjustment unit provided in a semiconductor integrated circuit according to a second embodiment of the present invention.
  • 9 is a timing chart illustrating a phase adjustment operation in the semiconductor integrated circuit according to the second embodiment of the present invention.
  • FIG. 1 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit according to a first embodiment of the present invention.
  • 4 is a timing chart illustrating a phase adjustment operation in the semiconductor integrated circuit according to the first embodiment of
  • FIG. 11 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit according to a third embodiment of the present invention.
  • FIG. 11 is a diagram illustrating an example of a schematic configuration of a phase comparison unit provided in a semiconductor integrated circuit according to a third embodiment of the present invention and an example of an operation of the phase comparison unit.
  • FIG. 11 is a block diagram illustrating a schematic configuration of a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • FIG. 14 is a block diagram illustrating an example of a schematic configuration of a delay fine adjustment unit provided in a semiconductor integrated circuit according to a fourth embodiment of the present invention.
  • the timing at which the level of the output signal output from the semiconductor integrated circuit changes is shifted from the timing at which the signal waveform of the clock signal input to the semiconductor integrated circuit changes (transitions).
  • the basic idea is to reduce the fluctuation (jitter) occurring in the signal waveform of each clock signal. That is, in the semiconductor integrated circuit of the present invention, the timing at which power supply noise (self-noise) that causes a power supply to fluctuate on a system board of an apparatus (system) mounting the semiconductor integrated circuit is input to the semiconductor integrated circuit.
  • the basic idea is to shift from the timing at which the level of the clock signal changes (transitions).
  • the phase of the clock signal used in the semiconductor integrated circuit generated based on the input clock signal is adjusted to be shifted from the phase of the clock signal input to the semiconductor integrated circuit. That is, in the semiconductor integrated circuit of the present invention, the operation timing of the circuit element operating in synchronization with the clock signal is adjusted to be shifted from the timing at which the level of the clock signal input to the semiconductor integrated circuit changes (transitions).
  • FIG. 1 is a diagram for explaining the concept of phase adjustment of a clock signal in a semiconductor integrated circuit according to the present invention.
  • FIG. 1 shows a clock signal (hereinafter, referred to as a “reference clock signal”) input to a semiconductor integrated circuit as a reference clock signal in an apparatus (system) equipped with the semiconductor integrated circuit of the present invention, and an output of the semiconductor integrated circuit.
  • 2 shows the timing of a parallel output signal of a plurality of bits and a clock signal (hereinafter, referred to as an “internal clock signal”) generated from a reference clock signal in the semiconductor integrated circuit and used in the semiconductor integrated circuit.
  • FIG. 1 shows a clock signal (hereinafter, referred to as a “reference clock signal”) input to a semiconductor integrated circuit as a reference clock signal in an apparatus (system) equipped with the semiconductor integrated circuit of the present invention, and an output of the semiconductor integrated circuit.
  • an internal clock signal shows the timing of a parallel output signal of a plurality of bits and a clock signal generated from
  • FIG. 1 shows the timing of power supply noise (self-noise) of a semiconductor integrated circuit that occurs with a change (transition) in the level of an output signal.
  • FIG. 1A shows the timing of a transient current generated as power supply noise when the concept of phase adjustment in the semiconductor integrated circuit of the present invention is not applied.
  • FIG. 1B shows the timing of a transient current generated as power supply noise when the concept of phase adjustment in the semiconductor integrated circuit of the present invention is applied.
  • the semiconductor integrated circuit multiplies the reference clock signal by using the rising edge timing (time t01 or time t03) at which the level of the reference clock signal changes (transition) as a reference. Generates internal clock signal. For this reason, in a semiconductor integrated circuit to which the concept of the phase adjustment is not applied in the semiconductor integrated circuit of the present invention, as shown in FIG.
  • the output signal changes at times t01, time t02, time t03, and the like.
  • timing for example, time At time t01, time t02, time t03, etc.
  • the timing for example, time t01, time t02
  • the timing synchronized with each rising edge of the internal clock signal shown in FIG. At time t03
  • a lot of power supply noise is generated.
  • the reference clock signal greatly fluctuates as shown in the transition period J of the reference clock signal. That is, in a device (system) equipped with a semiconductor integrated circuit to which the concept of phase adjustment in the semiconductor integrated circuit of the present invention is not applied, jitter occurs at the rising edge of a reference clock signal used as a reference for an internal clock signal.
  • the semiconductor integrated circuit causes the rising edge timing (the time t01 or the time t01) at which the level of the reference clock signal changes (transitions).
  • the internal clock signal is generated by multiplying the reference clock signal with reference to time t03).
  • the timing of the rising edge of the generated internal clock signal is changed to the time t11 or the time t13.
  • the timing is shifted from the timing of the rising edge of the reference clock signal.
  • the phase of the generated internal clock signal is shifted from the phase of the reference clock signal.
  • the time is synchronized with each rising edge of the internal clock signal. At time t11, time t12, time t13, and the like, the output signal changes.
  • Time t12, time t13, etc. a large amount of transient current flows. That is, in the semiconductor integrated circuit to which the concept of the phase adjustment in the semiconductor integrated circuit of the present invention is applied, similarly to the semiconductor integrated circuit to which the concept of the phase adjustment in the semiconductor integrated circuit of the present invention is not applied, each rising edge of the internal clock signal is used. At a timing synchronized with the above (for example, time t11, time t12, time t13, etc.), a large amount of power supply noise is generated.
  • the level of the reference clock signal changes (In this case, power supply noise is generated during a period in which the level of the reference clock signal is stable at any level, avoiding a rising period during which the transition occurs. Therefore, in the semiconductor integrated circuit to which the concept of the phase adjustment in the semiconductor integrated circuit of the present invention is applied, the influence of the generated power supply noise on the reference clock signal is reduced.
  • the timing of the rising edge of the internal clock signal generated based on the reference clock signal is changed from the timing of the rising edge of the reference clock signal.
  • power supply noise self-noise
  • jitter fluctuation
  • FIG. 2 is a block diagram showing a schematic configuration of the semiconductor integrated circuit according to the first embodiment of the present invention.
  • the semiconductor integrated circuit 1 shown in FIG. 2 includes a comparator 10, a control unit 20, a system PLL (Phase Locked Loop) 30, a clock frequency dividing circuit 31, an edge detecting circuit 310, a large-scale circuit block 32, An output buffer 33.
  • the semiconductor integrated circuit 1 includes a PLL 40, a large-scale circuit block 41, a PLL 50, and an analog circuit 51. Note that each of the PLL 40, the large-scale circuit block 41, the PLL 50, and the analog circuit 51 shown in FIG. 2 uses the reference clock signal as a common source, and the reference clock signal deteriorates due to the fluctuation of the power supply noise. Is shown as an example of a circuit affected by the jitter performance.
  • the semiconductor integrated circuit 1 is a large-scale semiconductor integrated circuit realized by, for example, an ASIC (Application Specialized Integrated Circuit) or the like.
  • the semiconductor integrated circuit 1 realizes a predetermined function in a device (system) on which the semiconductor integrated circuit 1 is mounted.
  • the semiconductor integrated circuit 1 is mounted on a system board for configuring a system of the apparatus, and based on a clock signal of a predetermined frequency output from a clock supply circuit mounted together on the same system board, the system of the apparatus.
  • the operation for realizing the predetermined function in is performed.
  • the clock supply circuit mounted on the system board for example, a clock oscillation circuit such as a crystal oscillator or a crystal oscillator can be considered.
  • the clock supply circuit mounted on the system board of the device is a crystal oscillator
  • the semiconductor integrated circuit 1 uses the clock signal oscillated by the crystal oscillator (hereinafter referred to as “original oscillation clock signal Xtal”). The description will be made assuming that the operation is performed based on.
  • the comparator 10 is a clock buffer circuit that shapes the waveform of the original oscillation clock signal Xtal that is oscillated and output by the clock supply circuit (crystal oscillator) and supplies the waveform to the components included in the semiconductor integrated circuit 1.
  • the comparator 10 shapes the waveform of the sine wave original oscillation clock signal Xtal into a rectangular wave, for example.
  • the comparator 10 supplies the original oscillation clock signal Xtal (hereinafter, referred to as “reference clock signal RCK”) whose waveform has been shaped to each of the system PLL 30, the edge detection circuit 310, the PLL 40, and the PLL 50.
  • the control unit 20 is a control unit that controls execution of phase adjustment for a clock signal for operating each component included in the semiconductor integrated circuit 1.
  • the control unit 20 outputs a phase adjustment enable signal EN to the edge detection circuit 310 when adjusting the phase of the clock signal.
  • the control unit 20 is also a control unit that controls all functions provided in the semiconductor integrated circuit 1 in order to realize predetermined functions in the device system.
  • the control unit 20 is a processing device such as a CPU (Central Processing Unit), for example.
  • the control unit 20 controls all functions provided in the semiconductor integrated circuit 1 according to a program or data for controlling each component provided in the semiconductor integrated circuit 1.
  • the control unit 20 may be provided in the system of the apparatus and control other components mounted on the same system board.
  • a program and data for the control unit 20 to control each function included in the semiconductor integrated circuit 1 and each component included in the system of the device are stored in a storage device (not illustrated) such as a memory, for example. It may be something.
  • control unit 20 reads out and executes the programs and data stored in the memory, and controls the entire functions of the semiconductor integrated circuit 1 and the entire components included in the system of the device. I do.
  • the control unit 20 is not limited to the configuration provided in the semiconductor integrated circuit 1, but may be provided outside the semiconductor integrated circuit 1, that is, mounted on the same system board.
  • the system PLL 30 is a phase synchronous circuit that generates a synchronous clock signal PLLOUT synchronized with the reference clock signal RCK output from the comparator 10.
  • the system PLL 30 generates a synchronous clock signal PLLOUT obtained by multiplying the reference clock signal RCK by an integral multiple, that is, a synchronous clock signal PLLOUT having a higher frequency than the frequency of the reference clock signal RCK. Then, the system PLL 30 outputs the generated synchronous clock signal PLLOUT to the clock frequency dividing circuit 31 and the edge detecting circuit 310.
  • the edge detection circuit 310 detects a rising edge of the reference clock signal RCK output from the comparator 10 under the control of the control unit 20.
  • the edge detection circuit 310 outputs a signal indicating the timing at which the rising edge of the reference clock signal RCK is detected to the clock frequency division circuit 31. More specifically, when the phase adjustment enable signal EN is output from the control unit 20, the edge detection circuit 310 detects the first rising edge of the reference clock signal RCK at the timing of the rising edge of the synchronous clock signal PLLOUT. . Then, the edge detection circuit 310 resets the signal indicating the timing at which the rising edge of the reference clock signal RCK is detected, in synchronization with the rising edge of the reference clock signal RCK. Is output to the clock frequency dividing circuit 31.
  • the clock dividing circuit 31 divides the frequency of the synchronous clock signal PLLOUT output from the system PLL 30 and generates an internal clock signal ICK for operating each circuit element in the corresponding large-scale circuit block 32. Circuit.
  • the clock dividing circuit 31 generates an internal clock signal ICK obtained by dividing the synchronous clock signal PLLOUT by a predetermined dividing ratio. Then, the clock dividing circuit 31 outputs the generated internal clock signal ICK to each circuit element in the large-scale circuit block 32.
  • the operation of dividing the frequency of the synchronous clock signal PLLOUT in the clock frequency dividing circuit 31 is reset by the synchronous reset signal SR output from the edge detecting circuit 310.
  • the clock frequency dividing circuit 31 starts generating the internal clock signal ICK from the timing when the synchronous reset signal SR is released. Therefore, the internal clock signal ICK generated by the clock frequency dividing circuit 31 is the first of the reference clock signals RCK detected by the edge detection circuit 310 after the control unit 20 outputs the phase adjustment enable signal EN to the edge detection circuit 310. Becomes a clock signal synchronized with the timing of the rising edge of.
  • the large-scale circuit block 32 is a digital circuit element group that realizes a predetermined function in the semiconductor integrated circuit 1 at a timing based on the clock of the internal clock signal ICK output from the clock frequency dividing circuit 31. Each circuit element provided in the large-scale circuit block 32 realizes a predetermined function at a timing synchronized with the internal clock signal ICK. Then, the large-scale circuit block 32 outputs to the output buffer 33 a signal indicating a result of realizing a predetermined function at a timing synchronized with the internal clock signal ICK.
  • FIG. 2 shows a configuration in which the large-scale circuit block 32 outputs to the output buffer 33 a multi-bit parallel signal representing a result of realizing a predetermined function.
  • the output buffer 33 is a buffer circuit that outputs a signal indicating a result of the large-scale circuit block 32 realizing a predetermined function as an output signal OUT in the semiconductor integrated circuit 1 to the outside of the semiconductor integrated circuit 1.
  • the large-scale circuit block 32 outputs, to the output buffer 33, a multi-bit parallel signal representing a result of realizing a predetermined function at a timing synchronized with the internal clock signal ICK. Therefore, the output buffer 33 also outputs a parallel output signal OUT of a plurality of bits to the outside of the semiconductor integrated circuit 1.
  • the PLL 40 is a phase synchronization circuit that generates a PLL clock signal synchronized with the reference clock signal RCK output from the comparator 10, as in the system PLL 30. However, the PLL 40 outputs the generated PLL clock signal to the large-scale circuit block 41. That is, the PLL 40 is a phase synchronization circuit corresponding to a clock path different from that of the system PLL 30.
  • the large-scale circuit block 41 is a digital circuit element group that realizes a predetermined function in the semiconductor integrated circuit 1 at a clock signal timing based on the PLL clock signal output from the PLL 40.
  • Each circuit element provided in the large-scale circuit block 41 realizes a predetermined function at a timing synchronized with the PLL clock signal output from the PLL 40.
  • the semiconductor integrated circuit 1 may be configured to output the result of the large-scale circuit block 41 realizing a predetermined function as an output signal to the outside of the semiconductor integrated circuit 1 as in the case of the large-scale circuit block 32. Conceivable.
  • the large-scale circuit block 41 outputs a signal representing a result of realizing a predetermined function to a corresponding output buffer (not shown).
  • an output signal indicating a result of the large-scale circuit block 41 realizing a predetermined function is output from an output buffer (not shown).
  • the clock signal for operating the circuit elements provided in the large-scale circuit block 41 that is, the clock signal based on the PLL clock signal output from the PLL 40, is also used as the synchronous clock signal PLLOUT output from the system PLL 30.
  • the internal clock signal ICK based on the above, a component for adjusting the phase may be provided.
  • the semiconductor integrated circuit 1 may include a component that performs the same operation as the edge detection circuit 310 and the clock frequency dividing circuit 31 in order to generate a clock signal based on the PLL clock signal output from the PLL 40.
  • power supply noise self-noise
  • transition in the level of the output signal output at the timing of the clock signal based on the PLL clock signal output from the PLL 40 is also reduced by the clock supply circuit (crystal). This does not cause jitter on the rising edge of the original oscillation clock signal Xtal oscillated by the oscillator or the reference clock signal RCK output by the comparator 10.
  • the PLL 50 is a phase synchronization circuit that generates a PLL clock signal synchronized with the reference clock signal RCK output from the comparator 10, as in the system PLL 30. However, the PLL 50 outputs the generated PLL clock signal to the analog circuit 51. That is, the PLL 50 is a phase synchronization circuit corresponding to a clock path different from that of the system PLL 30 or the PLL 40.
  • the analog circuit 51 is an analog circuit element group that realizes a predetermined function in the semiconductor integrated circuit 1 at a timing of a clock signal based on the PLL clock signal output from the PLL 50.
  • Each circuit element included in the analog circuit 51 realizes a predetermined function at a timing synchronized with the PLL clock signal output from the PLL 50.
  • a path (signal line) for outputting a result of realization of a predetermined function by the analog circuit 51 is omitted, similarly to the clock path of the large-scale circuit block 41, for ease of description.
  • the semiconductor integrated circuit 1 outputs the result of the analog circuit 51 realizing a predetermined function as an output signal to the outside of the semiconductor integrated circuit 1 similarly to the large-scale circuit block 32 or the large-scale circuit block 41.
  • the analog circuit 51 outputs a signal representing a result of realizing a predetermined function to a corresponding output buffer (not shown).
  • an output signal indicating a result of the analog circuit 51 realizing a predetermined function is output from an output buffer (not shown).
  • the change (transition) of the level of the output signal output from the output buffer (not shown) corresponding to the analog circuit 51 to the outside of the semiconductor integrated circuit 1 also depends on the power supply noise (self-noise) generated in the semiconductor integrated circuit 1.
  • the clock signal for operating the circuit elements included in the analog circuit 51 that is, the clock signal based on the PLL clock signal output from the PLL 50 is also based on the synchronous clock signal PLLOUT output from the system PLL 30.
  • a component for adjusting the phase may be provided.
  • the semiconductor integrated circuit 1 may include a component that operates in the same manner as the edge detection circuit 310 and the clock frequency dividing circuit 31 in order to generate a clock signal based on the PLL clock signal output from the PLL 50.
  • power supply noise self-noise
  • transition in the level of the output signal output at the timing of the clock signal based on the PLL clock signal output from the PLL 50 is also reduced by the clock supply circuit (crystal). This does not cause jitter on the rising edge of the original oscillation clock signal Xtal oscillated by the oscillator or the reference clock signal RCK output by the comparator 10.
  • FIG. 3 is a timing chart showing a phase adjustment operation in the semiconductor integrated circuit 1 according to the first embodiment of the present invention.
  • FIG. 3 shows timings of signals output from respective components of the clock path of the internal clock signal ICK in the semiconductor integrated circuit 1. More specifically, the timings of the original oscillation clock signal Xtal, the synchronous clock signal PLLOUT, the phase adjustment enable signal EN, the synchronous reset signal SR, and the internal clock signal ICK are shown. The timing of the original oscillation clock signal Xtal shown in FIG.
  • FIG. 3 is also the timing of the reference clock signal RCK at which the edge detection circuit 310 detects a rising edge. In the following description, it is assumed that the edge detection circuit 310 detects the rising edge of the original oscillation clock signal Xtal.
  • FIG. 3 shows the timing of a transient current as the timing of power supply noise (self-noise) generated at a timing based on the internal clock signal ICK in the semiconductor integrated circuit 1.
  • the control unit 20 when the power of the system board of the device is turned on and the control unit 20 is started, the operation of the phase adjustment is started. At this time, the control unit 20 first sets the phase adjustment enable signal EN to the “High” level. Thereby, the edge detection circuit 310 detects the rising edge of the original oscillation clock signal Xtal according to the “High” level of the phase adjustment enable signal EN.
  • FIG. 3 shows an operation when the edge detection circuit 310 detects a rising edge of the original oscillation clock signal Xtal at the time t01.
  • the edge detection circuit 310 Upon detecting the rising edge of the original oscillation clock signal Xtal at time t01, the edge detection circuit 310 outputs a synchronous reset signal SR for one cycle of the synchronous clock signal PLLOUT to the clock frequency dividing circuit 31. That is, the edge detection circuit 310 sets the synchronous reset signal SR to the “High” level at the time t01, and thereafter sets the synchronous reset signal SR to the “Low” level at the time t11. As a result, the clock dividing circuit 31 resets the frequency division operation by the “High” level of the synchronous reset signal SR output from the edge detection circuit 310, and the synchronous reset signal SR becomes the “Low” level.
  • the internal clock signal ICK output from the clock frequency dividing circuit 31 is a clock whose phase is shifted by one cycle of the synchronous clock signal PLLOUT from the timing of the rising edge of the original oscillation clock signal Xtal detected by the edge detecting circuit 310.
  • the internal clock signal ICK shown in FIG. 3 is an example when the frequency of the synchronous clock signal PLLOUT is divided by 5. That is, the frequency of the internal clock signal ICK shown in FIG. 3 is 1/5 times the frequency of the synchronous clock signal PLLOUT.
  • the signal output from the output buffer 33 by the large-scale circuit block 32 performing a predetermined function also changes from the timing of the rising edge of the original oscillation clock signal Xtal to the timing of the synchronous clock signal PLLOUT.
  • the signal is a signal whose level changes (transitions) when the phase is shifted by one cycle, for example, at time t11, time t12, and time t13.
  • the system board of the device for example, at time t11 according to a change (transition) of the level of the output signal OUT output in synchronization with each rising edge of the internal clock signal ICK output by the semiconductor integrated circuit 1.
  • Time t12, time t13, etc. many transient currents flow as shown in FIG.
  • the output signal OUT output from the semiconductor integrated circuit 1 is synchronized. Power supply noise will occur.
  • the power supply noise generated by the semiconductor integrated circuit 1 changes the timing of the time t01 or the time t03 during the change (transition) of the levels of the original oscillation clock signal Xtal and the reference clock signal RCK. Avoidance occurs during a period in which the level of the original oscillation clock signal Xtal or the reference clock signal RCK is stable at any level. Therefore, the power supply noise generated by the semiconductor integrated circuit 1 on the system board of the device has little effect on the original oscillation clock signal Xtal and the reference clock signal RCK, and the rising edge of the original oscillation clock signal Xtal and the reference clock signal RCK. It does not cause jitter.
  • the edge detecting circuit 310 detects the rising edge of the reference clock signal RCK and resets the clock dividing circuit 31. Thereby, in the semiconductor integrated circuit 1, the timing of the rising edge of the internal clock signal ICK generated based on the reference clock signal RCK (original oscillation clock signal Xtal) is set to the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). From the timing of. Accordingly, in the semiconductor integrated circuit 1, the timing of the power supply noise (self-noise) generated on the system board of the device due to the change (transition) of the level of the output signal OUT output to the outside is determined by the reference clock signal RCK (original oscillation).
  • the reference clock signal RCK original oscillation
  • the semiconductor integrated circuit 1 eliminates power supply noise (self-noise) that causes fluctuation (jitter) at the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • a synchronous clock signal obtained by multiplying the reference clock signal RCK by synchronizing with the reference clock signal (which may be the reference clock signal RCK or the original oscillation clock signal Xtal) is used.
  • An edge at which the signal waveform of the reference clock signal RCK changes at the timing of the generated phase synchronous circuit (system PLL 30) and the synchronous clock signal PLLOUT is detected, and the rising edge is detected.
  • An edge detection circuit for outputting an edge detection signal (edge detection signal ED) indicating a timing, and a frequency-divided clock signal reset at a timing corresponding to the edge detection signal ED and obtained by dividing the synchronous clock signal PLLOUT (Internal clock signal ICK)
  • edge detection circuit 310 for outputting an edge detection signal (edge detection signal ED) indicating a timing, and a frequency-divided clock signal reset at a timing corresponding to the edge detection signal ED and obtained by dividing the synchronous clock signal PLLOUT (Internal clock signal ICK)
  • click divider circuit the clock divider circuit 31
  • a semiconductor integrated circuit semiconductor integrated circuit
  • the edge detection circuit 310 includes the semiconductor integrated circuit 1 that outputs the edge detection signal ED for one cycle of the synchronous clock signal PLLOUT.
  • the semiconductor integrated circuit 1 further includes a control unit (control unit 20) that causes the edge detection circuit 310 to start detecting a rising edge.
  • the edge detecting circuit 310 detects the rising edge of the reference clock signal RCK and resets the clock dividing circuit 31, so that the clock dividing circuit 31
  • the timing of the rising edge of the generated internal clock signal ICK is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • a change in the level of the output signal OUT output to the outside causes the system of the device (system) on which the semiconductor integrated circuit 1 of the first embodiment is mounted to be mounted.
  • the entire system caused by power supply noise (self-noise) generated by the semiconductor integrated circuit 1 of the first embodiment Can be reduced.
  • the internal clock signal ICK generated by the clock frequency dividing circuit 31 is changed by the synchronous reset signal SR output from the edge detecting circuit 310 to the reference clock signal RCK (original oscillation clock signal).
  • RCK original oscillation clock signal
  • a configuration has been described in which the phase of one cycle of the synchronous clock signal PLLOUT is shifted from the timing of the rising edge of Xtal).
  • the semiconductor integrated circuit 1 of the first embodiment it is conceivable that there is a propagation delay in the clock path of the internal clock signal ICK. More specifically, in the semiconductor integrated circuit 1 of the first embodiment, when routing the signal line of the internal clock signal ICK output by the clock frequency dividing circuit 31 to each circuit element provided in the large-scale circuit block 32 It is conceivable that there is a propagation delay corresponding to the arrangement of each circuit element. For this reason, the semiconductor integrated circuit 1 of the first embodiment may have a configuration in which the phase of the internal clock signal ICK is adjusted to a timing corresponding to the propagation delay of the internal clock signal ICK.
  • the semiconductor integrated circuit according to the second embodiment of the present invention considers that there is a propagation delay in the clock path of the internal clock signal ICK and adjusts the timing of the internal clock signal ICK to a timing corresponding to the propagation delay of the internal clock signal ICK. This is a configuration for adjusting the phase.
  • FIG. 4 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the second embodiment of the present invention.
  • the configuration of the semiconductor integrated circuit of the second embodiment shown in FIG. 4 includes the same components as those of the semiconductor integrated circuit 1 of the first embodiment shown in FIG. Therefore, in the components of the semiconductor integrated circuit of the second embodiment, the same components as those of the semiconductor integrated circuit 1 of the first embodiment are denoted by the same reference numerals, and details regarding each component are provided. Detailed description is omitted.
  • the semiconductor integrated circuit 2 shown in FIG. 4 includes a comparator 10, a control unit 20, a system PLL 30, a clock frequency dividing circuit 31, an edge detecting circuit 310, a delay adjusting unit 320, a large-scale circuit block 32, An output buffer 33.
  • a delay adjustment unit 320 is added between the edge detection circuit 310 and the clock frequency dividing circuit 31 in the semiconductor integrated circuit 1 of the first embodiment.
  • the propagation delay of the clock path of the internal clock signal ICK is schematically shown as a propagation delay 34 having a configuration in which a plurality of buffer circuits are connected in series.
  • the semiconductor integrated circuit 2 includes a PLL 40, a large-scale circuit block 41, a PLL 50, and an analog circuit 51.
  • the semiconductor integrated circuit 2 is also a large-scale semiconductor integrated circuit realized by, for example, an ASIC or the like, similarly to the semiconductor integrated circuit 1 of the first embodiment shown in FIG. Similarly to the semiconductor integrated circuit 1 of the first embodiment, the semiconductor integrated circuit 2 also realizes a predetermined function in a device (system) on which the semiconductor integrated circuit 2 is mounted. Similarly to the semiconductor integrated circuit 1 of the first embodiment, the semiconductor integrated circuit 2 is mounted on a system board for configuring an apparatus system, and is output from a clock supply circuit mounted on the same system board. An operation for realizing a predetermined function in the system of the device is performed based on a clock signal of a predetermined frequency.
  • the clock supply circuit mounted on the system board of the device is a crystal oscillator
  • the semiconductor integrated circuit 2 includes an original oscillation clock signal Xtal generated by the crystal oscillator. The description will be made assuming that the operation is performed based on.
  • the system PLL 30 outputs the generated synchronous clock signal PLLOUT to the delay adjusting unit 320 in addition to the clock frequency dividing circuit 31 and the edge detecting circuit 310.
  • the edge detection circuit 310 outputs a signal indicating the timing at which the rising edge of the reference clock signal RCK is detected to the delay adjustment unit 320 as an edge detection signal ED.
  • the edge detection signal ED output from the edge detection circuit 310 to the delay adjustment unit 320 is the same signal as the synchronous reset signal SR in the first embodiment. That is, the edge detection circuit 310 outputs the synchronization reset signal SR to the delay adjustment unit 320 as the edge detection signal ED.
  • the delay adjustment unit 320 delays the edge detection signal ED output from the edge detection circuit 310 by a predetermined time. More specifically, assuming that the period of the internal clock signal ICK is TICK and the delay time of the propagation delay 34 of the clock path is TDICK, the delay adjustment unit 320 delays the edge detection signal ED by the time of (TICK-TDICK). .
  • the delay adjusting unit 320 outputs the delayed edge detection signal ED to the clock frequency dividing circuit 31 as a synchronous reset signal SR. More specifically, the delay adjustment unit 320 outputs the synchronous reset signal SR obtained by delaying the edge detection signal ED output from the edge detection circuit 310 by the unit of the period of the synchronous clock signal PLLOUT in the first embodiment.
  • the signal is output to the clock frequency dividing circuit 31 as the same signal as the synchronous reset signal SR.
  • the timing at which the clock frequency dividing circuit 31 is reset in response to the synchronous reset signal SR is determined by the delay time of the delay adjustment unit 320, that is, the time of (TICK-TDICK). It is slower than the clock divider 31 provided in the semiconductor integrated circuit 1 of the first embodiment.
  • the delay adjustment unit 320 has a configuration in which the delay is delayed by a time corresponding to the above-mentioned (TICK-TDICK), that is, a configuration in which the synchronous reset signal SR in which the edge detection signal ED is delayed by a fixed delay time is output. It is not limited.
  • the delay adjustment unit 320 may be configured to delay the edge detection signal ED and change the time to be output as the synchronization reset signal SR in accordance with the control from the control unit 20. That is, the delay adjustment unit 320 may be configured to change the phase adjustment amount of the internal clock signal ICK.
  • the timing of the internal clock signal ICK is considered in consideration of the timing at which power supply noise (self-noise) which may vary depending on the arrangement position of each component on the system board of the device on which the semiconductor integrated circuit 2 is mounted.
  • the amount of phase adjustment can be changed.
  • the internal clock signal ICK generated by the clock frequency dividing circuit 31 is detected by the edge detecting circuit 310 after the controller 20 outputs the phase adjustment enable signal EN to the edge detecting circuit 310.
  • This is a clock signal synchronized with the timing of the first rising edge of the reference clock signal RCK.
  • the delay adjusting unit 320 delays the timing of the synchronous reset signal SR, the internal clock signal ICK generated by the clock frequency dividing circuit 31 is equal to the synchronous clock signal PLLOUT. This is a clock signal whose phase is shifted by a plurality of cycles.
  • the level of the output signal OUT output from the output buffer 33 also changes (transitions) at a timing later by a plurality of cycles of the synchronous clock signal PLLOUT delayed by the delay adjuster 320.
  • power supply noise self-noise
  • a change (transition) in the level of the output signal OUT is generated by a clock supply circuit (crystal oscillator). Does not cause jitter at the rising edge of the original oscillation clock signal Xtal oscillated by the clock signal or the reference clock signal RCK output by the comparator 10.
  • the level of the output signal OUT changes (transitions) at a timing that more reflects the propagation delay of the clock path of the internal clock signal ICK in the large-scale circuit block 32. Jitter that can occur at the rising edge of the clock signal Xtal or the reference clock signal RCK can be suppressed.
  • the detailed description of the operation of adjusting the phase of the internal clock signal ICK in the semiconductor integrated circuit 2 will be described later.
  • FIG. 5 is a block diagram illustrating an example of a schematic configuration of the delay adjustment unit 320 provided in the semiconductor integrated circuit 2 according to the second embodiment of the present invention.
  • An example of the configuration of the delay adjustment unit 320 illustrated in FIG. 5 is an example of a configuration in which the time for delaying the edge detection signal ED can be changed, that is, the amount of phase adjustment of the internal clock signal ICK can be changed. is there.
  • the delay adjustment unit 320 includes four D-type flip-flops (D-FF) 3201 to D-FF 3204 and a selector 3205.
  • D-FF D-type flip-flops
  • the D-FF 3201, the D-FF 3202, the D-FF 3203, and the D-FF 3204 are sequentially connected in this order, and the edge detection signal ED input to the delay adjustment unit 320 and the output signal of each D-type flip-flop Are connected as input signals of the selector 3205. Then, the delay adjustment unit 320 outputs the input signal selected by the selector 3205 as the synchronization reset signal SR.
  • each D-type flip-flop captures and holds the input edge detection signal ED or the output signal of the preceding D-type flip-flop for each cycle of the synchronous clock signal PLLOUT.
  • the selector 3205 selects and selects one of the edge detection signal ED and one of the output signals of the four D-type flip-flops, for example, under the control of the control unit 20.
  • the signal is output as a synchronous reset signal SR.
  • the delay adjustment unit 320 outputs the edge detection signal ED output from the edge detection circuit 310 as it is or the edge detection signal ED for one cycle of the synchronous clock signal PLLOUT under the control of the control unit 20. It is delayed by up to four cycles and output to the clock frequency dividing circuit 31 as the synchronous reset signal SR.
  • the internal clock signal ICK generated by the clock frequency dividing circuit 31 is changed to the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) by the synchronous reset signal SR output from the delay adjusting unit 320. From the above timing, the phase is shifted by one to five cycles of the synchronous clock signal PLLOUT.
  • FIG. 5 shows the configuration of the delay adjustment unit 320 that delays and outputs the edge detection signal ED by 0 to 4 cycles of the synchronous clock signal PLLOUT.
  • the delay adjustment unit 320 may be configured to include a number of D-type flip-flops corresponding to one cycle of the reference clock signal RCK, that is, one cycle of the original oscillation clock signal Xtal.
  • the delay adjustment unit 320 delays the edge detection signal ED by any timing of one cycle of the reference clock signal RCK and outputs it as the synchronous reset signal SR in accordance with the control from the control unit 20. be able to.
  • the semiconductor integrated circuit 2 can appropriately change the amount of phase adjustment of the internal clock signal ICK even when mounted on various different devices.
  • the configuration of the delay adjustment unit 320 may be any configuration as long as the configuration is such that the edge detection signal ED is delayed and output as the synchronous reset signal SR.
  • the delay adjusting unit 320 does not change the time for delaying the edge detection signal ED, that is, when the phase adjustment amount of the internal clock signal ICK is fixed, the selector 3205 is not provided and the final The output signal of the D-type flip-flop (D-FF 3204 in FIG. 5) of the stage may be output to the clock frequency dividing circuit 31 as the synchronous reset signal SR.
  • FIG. 6 is a timing chart showing a phase adjustment operation in the semiconductor integrated circuit 2 according to the second embodiment of the present invention.
  • FIG. 6 shows signals output from respective components of the clock path of the internal clock signal ICK in the semiconductor integrated circuit 2 in the same manner as the phase adjustment operation in the semiconductor integrated circuit 1 of the first embodiment shown in FIG. FIG. More specifically, the timings of the original oscillation clock signal Xtal, the synchronization clock signal PLLOUT, the phase adjustment enable signal EN, the edge detection signal ED, the synchronization reset signal SR, and the internal clock signal ICK are shown.
  • the timing of the original oscillation clock signal Xtal shown in FIG. 6 is also the same as the timing of the original oscillation clock signal Xtal in the semiconductor integrated circuit 1 of the first embodiment, and the reference clock at which the edge detection circuit 310 detects a rising edge. This is also the timing of the signal RCK. In the following description, it is assumed that the edge detection circuit 310 detects the rising edge of the original oscillation clock signal Xtal, as in the phase adjustment operation in the semiconductor integrated circuit 1 of the first embodiment.
  • FIG. 6 shows the power supply noise (at the timing based on the internal clock signal ICK in the semiconductor integrated circuit 2) similar to the phase adjustment operation in the semiconductor integrated circuit 1 of the first embodiment shown in FIG.
  • the timing of the transient current is shown as the timing of (self noise).
  • the semiconductor integrated circuit 2 adjusts the phase of the internal clock signal ICK in consideration of the fact that the internal clock signal ICK generated by the clock frequency dividing circuit 31 is delayed by the propagation delay. For this reason, in FIG. 6, as the timing of the internal clock signal ICK, the internal clock signal ICK (before adjustment) when the delay adjustment unit 320 does not adjust the timing of the synchronous reset signal SR, and the delay adjustment unit 320 Both the internal clock signal ICK (after adjustment) when the timing of SR is adjusted is shown. Note that the timing of the internal clock signal ICK (after adjustment) shown in FIG. This is an example of a case where an output is made to the circuit 31. That is, FIG.
  • the internal clock signal ICK shown in FIG. 6 is an example of a case where the synchronous clock signal PLLOUT is divided by 5 like the phase adjustment operation in the semiconductor integrated circuit 1 of the first embodiment shown in FIG. is there. That is, the frequency of the internal clock signal ICK shown in FIG. 6 is 1/5 times the frequency of the synchronous clock signal PLLOUT, like the phase adjustment operation in the semiconductor integrated circuit 1 of the first embodiment shown in FIG. It is.
  • the semiconductor integrated circuit 2 when the power of the system board of the device is turned on and the control unit 20 is started, the semiconductor integrated circuit 2 also starts the phase adjustment operation.
  • the control unit 20 first sets the phase adjustment enable signal EN to the “High” level, similarly to the semiconductor integrated circuit 1 of the first embodiment.
  • the edge detection circuit 310 detects the rising edge of the original oscillation clock signal Xtal according to the “High” level of the phase adjustment enable signal EN. 6, the edge detection circuit 310 detects the rising edge of the original oscillation clock signal Xtal at time t01, similarly to the phase adjustment operation in the semiconductor integrated circuit 1 of the first embodiment shown in FIG. FIG.
  • the edge detection circuit 310 When the edge detection circuit 310 detects the rising edge of the original oscillation clock signal Xtal at the time t01, the edge detection circuit 310 outputs an edge detection signal ED for one cycle of the synchronous clock signal PLLOUT to the delay adjustment unit 320. That is, the edge detection circuit 310 sets the edge detection signal ED to the “High” level at the time t01, and thereafter sets the edge detection signal ED to the “Low” level at the time t11.
  • the delay adjustment unit 320 outputs the edge detection signal ED output from the edge detection circuit 310 to the clock frequency division circuit 31 as the synchronous reset signal SR without delay.
  • the internal clock signal ICK generated by the clock frequency dividing circuit 31 is delayed by the propagation delay 34 and is output to each circuit element in the large-scale circuit block 32 at the timing of the internal clock signal ICK (before adjustment).
  • the timing of the rising edge of the internal clock signal ICK (before adjustment) is close to the timing of the rising edge of the original oscillation clock signal Xtal.
  • the timing of the rising edge of the internal clock signal ICK at time t13 is the timing of the rising edge of the original oscillation clock signal Xtal at time t03. It is close to. For this reason, power supply noise (self-noise) due to a transient current (before adjustment) flowing in synchronization with each rising edge of the internal clock signal ICK (before adjustment), which is indicated by a broken line in FIG. There is a concern that this may cause jitter at the rising edge of the original oscillation clock signal Xtal (reference clock signal RCK).
  • the delay adjustment unit 320 delays the edge detection signal ED output from the edge detection circuit 310 by the unit of the cycle of the synchronization clock signal PLLOUT, and generates the synchronization reset signal SR as a clock division circuit. 31.
  • the delay adjustment unit 320 delays the edge detection signal ED by two periods of the synchronous clock signal PLLOUT and outputs the delayed signal to the clock frequency dividing circuit 31 as the synchronous reset signal SR.
  • the delay adjusting unit 320 sets the synchronous reset signal SR to the “High” level at the time t21, and thereafter sets the synchronous reset signal SR to the “Low” level at the time t22.
  • the clock frequency dividing circuit 31 resets the frequency division operation according to the “High” level of the synchronous reset signal SR output from the delay adjustment unit 320, and the synchronous reset signal SR becomes the “Low” level. From the time t22 when the reset is released, the output of the internal clock signal ICK obtained by dividing the frequency of the synchronous clock signal PLLOUT is started. The internal clock signal ICK that the clock frequency dividing circuit 31 starts outputting from time t22 is also delayed by the propagation delay.
  • the internal clock signal ICK that the clock frequency dividing circuit 31 has started to output from the time t22 is output from the time t23 delayed by the propagation delay 34 at the timing of the internal clock signal ICK (after adjustment) in the large-scale circuit block 32. Is output to each circuit element.
  • the timing of the rising edge of the internal clock signal ICK (after adjustment) is far from the timing of the rising edge of the original oscillation clock signal Xtal. That is, the internal clock signal ICK (after adjustment) output from the clock frequency dividing circuit 31 is a clock signal whose phase is more appropriately shifted from the rising edge timing of the original oscillation clock signal Xtal detected by the edge detecting circuit 310. ing.
  • the timing of the rising edge of the internal clock signal ICK at time t24 is the timing of the rising edge of the original oscillation clock signal Xtal at time t03. Is far from. For this reason, the power supply noise (self-noise) due to the transient current (after adjustment) that flows in synchronization with each rising edge of the internal clock signal ICK (after adjustment) shown by a solid line in FIG. It does not cause a jitter at the rising edge of the original oscillation clock signal Xtal (reference clock signal RCK).
  • the timing at which the delay adjustment unit 320 resets the clock frequency division circuit 31 is delayed.
  • the timing of the rising edge of the internal clock signal ICK is changed to the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). Shift from timing.
  • the semiconductor integrated circuit 2 similarly to the semiconductor integrated circuit 1 of the first embodiment, power supply noise generated on the system board of the device due to a change (transition) in the level of the output signal OUT to be output to the outside.
  • the timing of the self noise is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). For this reason, even when the power supply noise (self-noise) is generated in the semiconductor integrated circuit 2 similarly to the semiconductor integrated circuit 1 of the first embodiment, the power supply noise is generated by the reference clock signal RCK (original oscillation clock signal). Xtal) does not become a factor that causes the rising edge to fluctuate (causes jitter). In other words, similarly to the semiconductor integrated circuit 1 of the first embodiment, the power supply noise (jitter) that causes a fluctuation (jitter) at the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) also in the semiconductor integrated circuit 2. Self noise).
  • the semiconductor further includes a delay adjustment unit (delay adjustment unit 320) that delays the edge detection signal (edge detection signal ED) in units of the cycle of the synchronous clock signal (synchronous clock signal PLLOUT).
  • delay adjustment unit 320 delay adjustment unit 320 that delays the edge detection signal (edge detection signal ED) in units of the cycle of the synchronous clock signal (synchronous clock signal PLLOUT).
  • An integrated circuit semiconductor integrated circuit 2 is configured.
  • the edge detection circuit (the edge detection circuit 310) starts the detection of the edge (the rising edge in the first embodiment), and outputs the edge detection signal (the edge detection signal ED).
  • the semiconductor integrated circuit 2 further includes a control unit (control unit 20) for setting the delay time in the delay adjustment unit 320.
  • the edge detection circuit 310 detects the rising edge of the reference clock signal RCK, as in the semiconductor integrated circuit 1 of the first embodiment.
  • the delay adjusting unit 320 resets the clock frequency dividing circuit 31 by delaying the timing.
  • the clock frequency dividing circuit 31 operates similarly to the semiconductor integrated circuit 1 according to the first embodiment.
  • the timing of the rising edge of the generated internal clock signal ICK is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • a change (transition) of the level of the output signal OUT to be output to the outside causes a change in the second embodiment.
  • the timing at which the power supply noise (self-noise) occurs is determined by the reference clock signal RCK (original clock). This will deviate from the timing of the rising edge of the oscillation clock signal Xtal).
  • the generated power supply noise (self-noise) is generated by the reference clock signal RCK (original oscillation). It does not become a factor that causes the rising edge of the clock signal Xtal) to fluctuate (causes jitter). That is, in the semiconductor integrated circuit 2 according to the second embodiment, similarly to the semiconductor integrated circuit 1 according to the first embodiment, the timing at which fluctuation (jitter) occurs at the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). Of power supply noise (self-noise).
  • the device (system) equipped with the semiconductor integrated circuit 2 of the second embodiment also has the same configuration as the device (system) equipped with the semiconductor integrated circuit 1 of the first embodiment. It is possible to suppress a decrease in the performance of the entire system due to power supply noise (self-noise) generated by the semiconductor integrated circuit 2.
  • the delay adjustment unit 320 uses the synchronous reset signal SR obtained by delaying the edge detection signal ED by a fixed delay time corresponding to the time of (TICK-TDICK).
  • the configuration has been described in which the phase of the internal clock signal ICK generated by the frequency dividing circuit 31 is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) in units of the period of the synchronous clock signal PLLOUT.
  • the delay adjustment unit 320 can change the cycle of the synchronous clock signal PLLOUT that delays the edge detection signal ED in accordance with the control from the control unit 20. was also explained.
  • the control unit 20 controls the shift amount between the timing of the rising edge of the reference clock signal RCK and the timing of the rising edge of the internal clock signal ICK, that is, the reference clock signal RCK.
  • the delay adjustment unit 320 may change the period of the synchronous clock signal PLLOUT for delaying the edge detection signal ED based on the amount of phase shift between the clock signal and the internal clock signal ICK.
  • the semiconductor integrated circuit according to the third embodiment of the present invention is configured such that, based on the amount of phase shift between the reference clock signal RCK and the internal clock signal ICK, the timing of the internal clock signal ICK in the clock path is determined in consideration of the propagation delay. This is a configuration for adjusting the phase of the clock signal ICK.
  • FIG. 7 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the third embodiment of the present invention.
  • the configuration of the semiconductor integrated circuit of the third embodiment shown in FIG. 7 includes the semiconductor integrated circuit 1 of the first embodiment shown in FIG. 2 and the semiconductor integrated circuit of the second embodiment shown in FIG. 2 includes the same components. Therefore, in the components of the semiconductor integrated circuit of the third embodiment, the same components as the components of the semiconductor integrated circuit 1 of the first embodiment or the semiconductor integrated circuit 2 of the second embodiment are the same. Reference numerals are given, and detailed description of each component is omitted.
  • the semiconductor integrated circuit 3 shown in FIG. 7 includes a comparator 10, a control unit 20, a system PLL 30, a clock frequency dividing circuit 31, an edge detecting circuit 310, a delay adjusting unit 320, a phase comparing unit 330, a dummy It includes a delay unit 331, a large-scale circuit block 32, and an output buffer 33.
  • a phase comparison unit 330 and a dummy delay unit 331 are added to the semiconductor integrated circuit 2 of the second embodiment.
  • the semiconductor integrated circuit 3 includes a PLL 40, a large-scale circuit block 41, a PLL 50, and an analog circuit 51.
  • the semiconductor integrated circuit 3 is also realized by, for example, an ASIC, like the semiconductor integrated circuit 1 of the first embodiment shown in FIG. 2 and the semiconductor integrated circuit 2 of the second embodiment shown in FIG. This is a large-scale semiconductor integrated circuit. Similarly to the semiconductor integrated circuit 1 of the first embodiment and the semiconductor integrated circuit 2 of the second embodiment, the semiconductor integrated circuit 3 also realizes a predetermined function in a device (system) on which the semiconductor integrated circuit 3 is mounted. I do. Similarly to the semiconductor integrated circuit 1 of the first embodiment and the semiconductor integrated circuit 2 of the second embodiment, the semiconductor integrated circuit 3 is mounted on a system board for configuring an apparatus system, and is mounted on the same system board.
  • An operation for realizing a predetermined function in the system of the device is performed based on a clock signal of a predetermined frequency output from a clock supply circuit mounted together.
  • the clock supply circuit mounted on the system board of the device is a crystal oscillator
  • the integrated circuit 3 is described as operating based on the original oscillation clock signal Xtal oscillated by the crystal oscillator.
  • the comparator 10 supplies the source oscillation clock signal Xtal whose waveform has been shaped to the phase comparator 330 in addition to the system PLL 30, the edge detection circuit 310, the PLL 40, and the PLL 50.
  • the clock dividing circuit 31 outputs the generated internal clock signal ICK to the dummy delay unit 331 in addition to the respective circuit elements in the large-scale circuit block 32.
  • the control unit 20 determines the amount of phase adjustment of the internal clock signal ICK and sets it in the delay adjustment unit 320. More specifically, the control unit 20 determines the time for delaying the edge detection signal ED in the delay adjustment unit 320, that is, the number of D-type flip-flops, and sets (selects) the determined number of D-type flip-flops. Output to the delay adjustment unit 320.
  • the configuration of the delay adjustment unit 320 provided in the semiconductor integrated circuit 3 is the configuration of the delay adjustment unit 320 shown in FIG.
  • the delay adjustment unit 320 causes the selector 3205 to select one of the edge detection signal ED and one of the output signals of the four D-type flip-flops according to the delay adjustment signal DA output from the control unit 20. , And outputs the selected signal as a synchronous reset signal SR.
  • the dummy delay unit 331 is a circuit that simulates a delay amount corresponding to a propagation delay of a clock path of the internal clock signal ICK. More specifically, when the dummy delay unit 331 routes the signal line of the internal clock signal ICK output by the clock frequency dividing circuit 31 to each circuit element provided in the large-scale circuit block 32, This is a delay circuit that simulates a propagation delay according to the arrangement. That is, the dummy delay unit 331 simulates the same delay amount as the propagation delay 34. In the configuration of the semiconductor integrated circuit 3 shown in FIG. 7, a dummy delay unit 331 having a configuration in which the same delay amount as the propagation delay 34 is simulated by a configuration in which a plurality of buffer circuits are connected in series is shown.
  • the configuration in which the dummy delay unit 331 simulates the same delay amount as the propagation delay 34 is not limited to the configuration of the dummy delay unit 331 shown in FIG. Any configuration may be used as long as it is possible.
  • the dummy delay unit 331 delays the internal clock signal ICK output from the clock frequency dividing circuit 31 by the same delay time as the propagation delay 34, and outputs the same to the phase comparison unit 330.
  • the phase comparison unit 330 compares the phase of the reference clock signal RCK output from the comparator 10 with the phase of the internal clock signal ICK delayed by the dummy delay unit 331.
  • the phase comparison unit 330 uses the reference clock signal RCK as a reference clock signal, and uses the internal clock signal ICK delayed by the dummy delay unit 331 (hereinafter, referred to as “delayed internal clock signal DICK”) as a clock signal to be compared. Are compared with each other.
  • the phase comparison unit 330 outputs to the control unit 20 a phase comparison result signal PD indicating a result of comparing the phases of the reference clock signal RCK and the delayed internal clock signal DICK.
  • the phase comparison result signal PD output by the phase comparison unit 330 includes information indicating whether the phase of the rising edge of the delayed internal clock signal DICK is ahead of or behind the phase of the rising edge of the reference clock signal RCK. It is included.
  • the control unit 20 determines a time for delaying the edge detection signal ED by the delay adjustment unit 320 based on the phase comparison result signal PD output from the phase comparison unit 330, and according to the determined result. Then, the phase adjustment amount of the internal clock signal ICK is set in the delay adjustment unit 320. More specifically, in the semiconductor integrated circuit 3, the control unit 20 determines the number of stages of the edge detection signal ED to be delayed by the D-type flip-flop provided in the delay adjustment unit 320, and transmits information representing the determined number of stages to the delay.
  • the adjustment signal DA is output to the selector 3205 provided in the delay adjustment unit 320.
  • the selector 3205 provided in the delay adjustment unit 320 selects the output signal output from the D-type flip-flop of the number of stages indicated by the delay adjustment signal DA, and uses the selected signal as the synchronous reset signal SR. Output to the clock frequency dividing circuit 31.
  • the phase of the internal clock signal ICK generated by the clock frequency dividing circuit 31 is changed according to the phase difference between the reference clock signal RCK and the delayed internal clock signal DICK compared by the phase comparing section 330. That is, the phase adjustment amount of the internal clock signal ICK is changed.
  • the internal clock signal ICK generated by the clock dividing circuit 31 is detected by the edge detection circuit 310 after the control unit 20 outputs the phase adjustment enable signal EN to the edge detection circuit 310.
  • This is a clock signal synchronized with the timing of the first rising edge of the reference clock signal RCK.
  • the delay adjuster 320 delays the timing of the synchronous reset signal SR, the internal clock generated by the clock frequency dividing circuit 31
  • the signal ICK is a clock signal whose phase is shifted by a plurality of cycles of the synchronous clock signal PLLOUT.
  • the output signal OUT output from the output buffer 33 is equivalent to a plurality of cycles of the synchronous clock signal PLLOUT delayed by the delay adjustment unit 320.
  • the level changes (transitions) only at a later timing.
  • power supply noise self-noise
  • the semiconductor integrated circuit 3 like the semiconductor integrated circuit 1 of the first embodiment and the semiconductor integrated circuit 2 of the second embodiment, power supply noise (self-noise) due to a change (transition) in the level of the output signal OUT.
  • the semiconductor integrated circuit 3 since the level of the output signal OUT changes (transitions) at a timing corresponding to the phase difference between the reference clock signal RCK and the delayed internal clock signal DICK, the original oscillation clock signal Xtal and the reference Jitter that can occur at the rising edge of the clock signal RCK can be suppressed.
  • the amount of phase adjustment of the internal clock signal ICK is different from that of the semiconductor integrated circuit 2 of the second embodiment. This is the same as the semiconductor integrated circuit 2 of the embodiment. Therefore, a detailed description of the operation of adjusting the phase of the internal clock signal ICK in the semiconductor integrated circuit 3 is omitted.
  • FIG. 8 is a diagram illustrating an example of a schematic configuration of the phase comparator 330 provided in the semiconductor integrated circuit 3 according to the third embodiment of the present invention and an example of an operation of the phase comparator 330.
  • FIG. 8A shows an example of the configuration of the phase comparison section 330.
  • 8 (b) to 8 (d) show an example of the phase comparison operation in the phase comparison section 330 having the configuration shown in FIG. 8 (a).
  • FIG. 8E shows a time (delay adjustment value) for delaying the edge detection signal ED to the delay adjustment unit 320 determined by the control unit 20 based on the phase comparison result signal PD output from the phase comparison unit 330. 1) schematically shows an example of the range.
  • the reference clock signal RCK is a clock signal similar to the original oscillation clock signal Xtal, similarly to the semiconductor integrated circuit 1 of the first embodiment or the semiconductor integrated circuit 2 of the second embodiment. It is. In the following description, it is assumed that the phase comparison unit 330 compares the phase of the delayed internal clock signal DICK with the phase of the original oscillation clock signal Xtal.
  • the phase comparator 330 the original oscillation clock signal Xtal is used as a reference clock signal for phase comparison, and the delayed internal clock signal DICK is used as a clock signal for phase comparison.
  • the phase comparing section 330 includes a D-type flip-flop (D-FF) 3301 and a counter 3302.
  • D-FF D-type flip-flop
  • the delayed internal clock signal DICK is input as the data input of the D-FF 3301
  • the original oscillation clock signal Xtal is input as the clock input of the D-FF 3301.
  • the output signal FFOUT output from the D-FF 3301 is input to the counter 3302.
  • the original oscillation clock signal Xtal is input as a clock input of the counter 3302. Then, the phase comparator 330 outputs the output signal of the counter 3302 as the phase comparison result signal PD.
  • the D-FF 3301 captures and holds the level of the delayed internal clock signal DICK at the timing of the rising edge of the original oscillation clock signal Xtal.
  • the counter 3302 counts the level of the output signal FFOUT output from the D-FF 3301, that is, the level of the held delayed internal clock signal DICK, at the timing of the rising edge of the original oscillation clock signal Xtal.
  • the counter 3302 counts when the output signal FFOUT output from the D-FF 3301 is at a “High” level for a predetermined number of times, that is, for a period of a predetermined cycle in the original oscillation clock signal Xtal.
  • the phase comparison section 330 outputs a value (count value) obtained by the counter 3302 counting a predetermined number of times as a phase comparison result signal PD. That is, the phase comparator 330 determines the number of times that the delayed internal clock signal DICK is at the “High” level, counted by the counter 3302 at the timing of the rising edge of the original oscillation clock signal Xtal, as the phase of the rising edge of the delayed internal clock signal DICK. Is output as information (phase comparison result signal PD) indicating whether the phase is advanced or delayed from the phase of the rising edge of the original oscillation clock signal Xtal.
  • phase comparison operation in the phase comparison unit 330 shown in FIG. 8A will be described with reference to FIGS. 8B to 8D.
  • the cycle of the original oscillation clock signal Xtal for counting the “High” level of the output signal FFOUT output from the D-FF 3301 by the counter 3302 included in the phase comparison unit 330 is a cycle that can be counted a plurality of times, The length, that is, the number of times of counting is not particularly defined.
  • the counter 3302 included in the phase comparison unit 330 counts the “High” level of the output signal FFOUT output from the D-FF 3301 for a period of 32 cycles of the original oscillation clock signal Xtal. It will be described as what is done.
  • the D-FF 3301 outputs “High” of the delayed internal clock signal DICK at time t31 or time t32 which is the timing of the rising edge of the original oscillation clock signal Xtal. Capture and hold levels. Then, the D-FF 3301 outputs the held “High” level output signal FFOUT to the counter 3302.
  • the D-FF 3301 outputs “Low” of the delayed internal clock signal DICK at time t31 or time t32, which is the timing of the rising edge of the original oscillation clock signal Xtal. Capture and hold levels. Then, the D-FF 3301 outputs the held “Low” level output signal FFOUT to the counter 3302.
  • the phase of the rising edge of the delayed internal clock signal DICK includes a case where the phase of the rising edge of the original oscillation clock signal Xtal is delayed and a case where the phase of the rising edge of the delayed internal clock signal Xtal are advanced. That is, the case where the phase of the rising edge of the delayed internal clock signal DICK matches the phase of the rising edge of the original oscillation clock signal Xtal and thus is not stable in one state will be described.
  • the D-FF 3301 outputs “High” of the delayed internal clock signal DICK at time t31 or time t32, which is the timing of the rising edge of the original oscillation clock signal Xtal, as shown in FIG. The level or “Low” level is captured and held.
  • the phase comparison unit 330 outputs to the control unit 20 a phase comparison result signal PD indicating a result of comparing the phases of the delayed internal clock signal DICK and the original oscillation clock signal Xtal. That is, the phase comparison unit 330 outputs to the control unit 20 the phase comparison result signal PD having a different count value according to the state of the phase of the rising edge of the original oscillation clock signal Xtal with respect to the phase of the rising edge of the delayed internal clock signal DICK. I do.
  • the control unit 20 sets the time for delaying the edge detection signal ED to the delay adjustment unit 320 based on the count value represented by the phase comparison result signal PD output from the phase comparison unit 330. It is determined as the amount of phase adjustment of the internal clock signal ICK.
  • phase comparison unit 330 when the level of the delayed internal clock signal DICK is at the “High” level for a predetermined period of the original oscillation clock signal Xtal.
  • the configuration and operation of the phase comparison unit 330 are shown.
  • the phase comparison section 330 is not limited to the phase comparison section having the configuration and operation shown in FIGS. 8A to 8D. More specifically, the phase comparison unit 330 provided in the semiconductor integrated circuit 3 compares the phase of the delayed internal clock signal DICK with the phase of the original oscillation clock signal Xtal, and determines at least the phase of the rising edge of the delayed internal clock signal DICK as a reference. Any configuration and operation may be used as long as the phase comparison result signal PD indicating whether or not the phase matches the phase of the rising edge of the clock signal RCK can be output.
  • control unit 20 determines a time (delay adjustment value) for causing the delay adjustment unit 320 to delay the edge detection signal ED
  • the control unit 20 determines that the count value represented by the phase comparison result signal PD output from the phase comparison unit 330 is stable when the phase of the delayed internal clock signal DICK and the original oscillation clock signal Xtal is delayed or advanced.
  • a time (delay adjustment value) for delaying the edge detection signal ED by the delay adjustment unit 320 is determined within a range indicating that the edge detection signal ED is being performed.
  • control unit 20 determines that the count value represented by the phase comparison result signal PD output from the phase comparison unit 330 matches the phase of the rising edge of the delayed internal clock signal DICK with the phase of the rising edge of the original oscillation clock signal Xtal.
  • the number of stages of the D-type flip-flop provided in the delay adjustment unit 320 is determined within a range indicating that the delay is not performed.
  • the signal PD is output.
  • phase comparing section 330 compares the phase between count values 31-1. The result signal PD is output.
  • the control unit 20 determines that the count value indicated by the phase comparison result signal PD output from the phase comparison unit 330 is in a state where the phase of the delayed internal clock signal DICK and the original oscillation clock signal Xtal is delayed or advanced.
  • the semiconductor integrated circuit 3 similarly to the semiconductor integrated circuit 1 of the first embodiment or the semiconductor integrated circuit 2 of the second embodiment, when the power supply of the system board of the device is turned on and the control unit 20 is started. , The phase adjustment operation is started, and the phase adjustment enable signal EN is set to the “High” level.
  • the phase of the delay internal clock signal DICK and the phase of the original oscillation clock signal Xtal are not necessarily the delay adjustment signal DA output to the delay adjustment section 320 in the phase adjustment operation when the control section 20 is started.
  • the delay adjustment value is not necessarily in the range indicating the state of being late or being advanced.
  • the phase comparison unit 330 performing the phase comparison after operating with the number of stages of the D-type flip-flop set in the delay adjustment unit 320 when the control unit 20 is activated, the phase of the rising edge of the delayed internal clock signal DICK becomes It is also conceivable that the original oscillation clock signal Xtal coincides with the phase of the rising edge.
  • the control unit 20 temporarily sets the phase adjustment enable signal EN to the “Low” level, outputs the delay adjustment signal DA having a different delay adjustment value to the delay adjustment unit 320, and changes the phase adjustment enable signal EN to “High” again. "Level.
  • the control unit 20 outputs the phase comparison result signal PD indicating that the phase of the rising edge of the delayed internal clock signal DICK matches the phase of the rising edge of the original oscillation clock signal Xtal from the phase comparison unit 330.
  • the delay adjusting unit 320 outputs the synchronous reset signal SR in which the selector 3205 has selected the output signal output from the D-type flip-flops having different numbers of stages to the clock frequency dividing circuit 31, and the clock frequency dividing circuit 31 is different.
  • the phase internal clock signal ICK is regenerated and output to each circuit element in the large-scale circuit block 32.
  • the control unit 20 further outputs from the phase comparison unit 330 a phase comparison result signal PD indicating that the phase of the rising edge of the delayed internal clock signal DICK matches the phase of the rising edge of the original oscillation clock signal Xtal.
  • the phase of the internal clock signal ICK generated by the clock frequency dividing circuit 31 is changed by repeating the phase adjustment operation in the same manner. That is, the control unit 20 changes the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31 by repeating the phase adjustment operation according to the phase comparison result signal PD output from the phase comparison unit 330. I do.
  • the control unit 20 may be configured to store a final delay adjustment value obtained by changing the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31.
  • the power consumption is reduced without turning off the power of the system board.
  • the internal clock signal generated by the clock frequency dividing circuit 31 based on the stored delay adjustment value when returning from the low power consumption mode such as the standby mode or the sleep mode to the normal operation mode for stopping the operation of The amount of phase adjustment of ICK can be changed.
  • the normal operation mode is faster than the control unit 20 repeats the phase adjustment operation according to the phase comparison result signal PD output from the phase comparison unit 330.
  • the phase comparison unit 330 uses the phase of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) and the internal clock signal ICK (delayed internal clock signal DICK) delayed by the dummy delay unit 331. ) Is compared with the phase of the rising edge.
  • the control unit 20 delays the edge detection signal ED by the delay adjustment unit 320 based on the phase comparison result signal PD output from the phase comparison unit 330, that is, the clock dividing circuit.
  • the phase adjustment amount of the internal clock signal ICK generated by the counter 31 is set in the delay adjustment unit 320. Accordingly, in the semiconductor integrated circuit 3, even when there is a propagation delay in the clock path of the internal clock signal ICK, the timing of the rising edge of the internal clock signal ICK is changed to the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). Shift from timing.
  • the device is changed by the change (transition) of the level of the output signal OUT output to the outside.
  • the timing of the power supply noise (self-noise) generated on the system board is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). For this reason, even when the power supply noise (self-noise) is generated in the semiconductor integrated circuit 3 similarly to the semiconductor integrated circuit 1 of the first embodiment or the semiconductor integrated circuit 2 of the second embodiment, Does not become a factor that causes the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) to fluctuate (causes jitter).
  • the semiconductor integrated circuit 3 also changes at the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) similarly to the semiconductor integrated circuit 1 of the first embodiment or the semiconductor integrated circuit 2 of the second embodiment. Power supply noise (self-noise) that causes (jitter) is eliminated.
  • the propagation delay (propagation delay 34) of the path of the divided clock signal (internal clock signal ICK) is simulated, and the delay unit (which delays the internal clock signal ICK by a time corresponding to the propagation delay) ( A dummy delay unit 331), a phase comparison unit that compares the phases of a reference clock signal (which may be the reference clock signal RCK and the original oscillation clock signal Xtal) and the internal clock signal ICK delayed by the dummy delay unit 331. (Phase comparing section 330), and a semiconductor integrated circuit (semiconductor integrated circuit 3) is further provided.
  • the delay adjustment unit sets the time corresponding to the period of the synchronization clock signal (synchronization clock signal PLLOUT) set based on the phase comparison result of the phase comparison unit 330.
  • the semiconductor integrated circuit 3 configured to delay the edge detection signal (edge detection signal ED) is configured.
  • the edge detection circuit (edge detection circuit 310) starts detecting an edge (a rising edge in the first embodiment), and based on the phase comparison result of the phase comparison unit 330.
  • the semiconductor integrated circuit 3 further includes a control unit (control unit 20) for setting the time for delaying the edge detection signal ED in the delay adjustment unit 320.
  • the edge detection circuit 310 detects the rising edge of the reference clock signal RCK, as in the semiconductor integrated circuits of the first and second embodiments. I do. Further, in the semiconductor integrated circuit 3 of the third embodiment, similarly to the semiconductor integrated circuit 2 of the second embodiment, the delay adjusting section 320 resets the clock frequency dividing circuit 31 by delaying the timing. At this time, in the semiconductor integrated circuit 3 according to the third embodiment, the control unit 20 controls the phase comparison unit 330 to determine the phase of the rising edge of the reference clock signal RCK and the internal clock signal ICK (delayed by the dummy delay unit 331).
  • a time for delaying the timing at which the delay adjusting unit 320 resets the clock frequency dividing circuit 31 is set in the delay adjusting unit 320.
  • the semiconductor integrated circuit 3 of the third embodiment similarly to the semiconductor integrated circuits of the first and second embodiments, a change (transition) in the level of the output signal OUT output to the outside causes Even when power supply noise (self-noise) is generated on a system board of a device (system) on which the semiconductor integrated circuit 3 of the third embodiment is mounted, the timing at which the power-supply noise (self-noise) is generated is based on a reference. This will deviate from the timing of the rising edge of the clock signal RCK (original oscillation clock signal Xtal).
  • the generated power noise (self-noise) is reduced by the reference clock.
  • the device (system) equipped with the semiconductor integrated circuit 3 of the third embodiment also has the same configuration as the device (system) equipped with the semiconductor integrated circuit of the first or second embodiment. It is possible to suppress a decrease in the performance of the entire system due to power supply noise (self-noise) generated by the semiconductor integrated circuit 3 of the third embodiment.
  • the control unit 20 repeats the phase adjustment operation according to the phase comparison result signal PD output from the phase comparison unit 330, so that the clock frequency dividing circuit 31
  • the configuration has been described in which the amount of phase adjustment of the generated internal clock signal ICK is sequentially changed.
  • This is a configuration in which the phase comparison unit 330 outputs a phase comparison result signal PD indicating whether the phase of the rising edge of the delayed internal clock signal DICK is ahead or behind the phase of the rising edge of the reference clock signal RCK. It is due to something.
  • the phase comparison unit 330 provided in the semiconductor integrated circuit 3 can compare the phase of the delayed internal clock signal DICK and the phase of the original oscillation clock signal Xtal with any configuration and operation. It may be.
  • the phase comparator 330 included in the semiconductor integrated circuit 3 compares, for example, the phase of the rising edge of the delayed internal clock signal DICK with the phase of the rising edge of the reference clock signal RCK, and determines the magnitude of the phase shift amount.
  • the configuration may be such that the phase comparison result signal PD including the information to be displayed is output.
  • the control unit 20 causes the delay adjustment unit 320 to delay the edge detection signal ED based on one phase comparison result signal PD output from the phase comparison unit 330 without repeating the phase adjustment operation. The time can be determined immediately.
  • the control unit 20 performs an operation of setting the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31 to the delay adjustment unit 320 only once according to the determined result. Is also good.
  • the delay adjustment unit 320 uses the synchronous reset signal SR in which the edge detection signal ED is delayed in units of the cycle of the synchronous clock signal PLLOUT to generate a clock component.
  • a configuration has been described in which the timing of the rising edge of the internal clock signal ICK generated by the peripheral circuit 31 is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) in units of the period of the synchronous clock signal PLLOUT.
  • the delay amount of the propagation delay (propagation delay 34) of the clock path of the internal clock signal ICK is not necessarily in units of the period of the synchronous clock signal PLLOUT.
  • the delay time of the internal clock signal ICK input to each circuit element provided in the large-scale circuit block 32 is equal to the delay time of the synchronous clock signal PLLOUT. It is also possible that this is the time between cycles. Even in this case, in the semiconductor integrated circuits of the second and third embodiments, the phase of the internal clock signal ICK generated by the clock frequency dividing circuit 31 is shifted by the unit of the cycle of the synchronous clock signal PLLOUT. Therefore, the generated power supply noise (self-noise) does not become a factor that causes the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) to fluctuate (causes jitter).
  • RCK original oscillation clock signal Xtal
  • the timing of the rising edge of the internal clock signal ICK generated by the clock frequency dividing circuit 31 is set to the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • the amount of phase adjustment of the internal clock signal ICK is not limited to the unit of the cycle of the synchronous clock signal PLLOUT.
  • the timing of the rising edge of the internal clock signal ICK generated by the clock frequency dividing circuit 31 is adjusted to the propagation delay of the internal clock signal ICK in the clock path. Thus, the timing may be shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • the semiconductor integrated circuit according to the fourth embodiment of the present invention considers that the clock path of the internal clock signal ICK has a propagation delay of time that is not a unit of the cycle of the synchronous clock signal PLLOUT, and In this configuration, the phase of the internal clock signal ICK is adjusted at a timing according to the propagation delay.
  • FIG. 9 is a block diagram showing a schematic configuration of a semiconductor integrated circuit according to the fourth embodiment of the present invention.
  • the configuration of the semiconductor integrated circuit of the fourth embodiment shown in FIG. 9 includes the semiconductor integrated circuit 1 of the first embodiment shown in FIG. 2 and the semiconductor integrated circuit of the second embodiment shown in FIG. 2. It includes the same components as the semiconductor integrated circuit 3 of the third embodiment shown in FIG. Therefore, the components of the semiconductor integrated circuit of the fourth embodiment include the semiconductor integrated circuit 1 of the first embodiment, the semiconductor integrated circuit 2 of the second embodiment, and the semiconductor integrated circuit 3 of the third embodiment.
  • the same reference numerals are given to the same components as the components, and the detailed description of each component is omitted.
  • the semiconductor integrated circuit 4 shown in FIG. 9 includes a comparator 10, a control unit 20, a system PLL 30, a clock frequency dividing circuit 31, an edge detecting circuit 310, a delay adjusting unit 320, a phase comparing unit 330, a dummy It includes a delay unit 331, a delay fine adjustment unit 340, a large-scale circuit block 32, and an output buffer 33.
  • a fine delay adjustment unit 340 is added to the semiconductor integrated circuit 3 of the third embodiment.
  • the configuration of the semiconductor integrated circuit 4 shown in FIG. 9 is the same as that of the semiconductor integrated circuit 2 of the second embodiment shown in FIG. 4 and the semiconductor integrated circuit 3 of the third embodiment shown in FIG. ,
  • the propagation delay of the clock path of the internal clock signal ICK is schematically shown by a propagation delay.
  • the semiconductor integrated circuit 4 includes a PLL 40, a large-scale circuit block 41, a PLL 50, and an analog circuit 51.
  • the semiconductor integrated circuit 4 also includes the semiconductor integrated circuit 1 of the first embodiment shown in FIG. 2, the semiconductor integrated circuit 2 of the second embodiment shown in FIG. 4, and the semiconductor integrated circuit 2 of the third embodiment shown in FIG.
  • the semiconductor integrated circuit is a large-scale semiconductor integrated circuit realized by, for example, an ASIC.
  • the semiconductor integrated circuit 4 also has the semiconductor integrated circuit 4 mounted thereon, similarly to the semiconductor integrated circuit 1 of the first embodiment, the semiconductor integrated circuit 2 of the second embodiment, and the semiconductor integrated circuit 3 of the third embodiment.
  • a predetermined function is realized in the device (system).
  • the semiconductor integrated circuit 4 constitutes an apparatus system.
  • the device Based on a clock signal of a predetermined frequency output from a clock supply circuit mounted on the same system board, the device performs an operation for realizing a predetermined function in the system of the device. .
  • the semiconductor integrated circuit 1 is mounted on a system board of an apparatus.
  • the clock supply circuit is a crystal oscillator, and the semiconductor integrated circuit 4 operates based on the original oscillation clock signal Xtal oscillated by the crystal oscillator.
  • the internal clock signal ICK generated by the clock frequency dividing circuit 31 is output to the delay fine adjustment unit 340, and the internal clock signal ICKD output by the delay fine adjustment unit 340 is output to the large scale circuit block 32. Output to the circuit element.
  • the internal clock signal ICK input to the dummy delay unit 331 replaces the internal clock signal ICKD output by the fine delay adjustment unit 340. That is, the internal clock signal ICK output to each component in the semiconductor integrated circuit 3 of the third embodiment is replaced by the internal clock signal ICKD output by the delay fine adjustment unit 340 in the semiconductor integrated circuit 4. .
  • the delay fine adjustment unit 340 delays the internal clock signal ICK output from the clock frequency dividing circuit 31 by a time within one cycle of the synchronous clock signal PLLOUT, under the control of the control unit 20. That is, the delay fine adjustment unit 340 finely adjusts the timing of the rising edge of the internal clock signal ICK to match the propagation delay 34 in the clock path of the internal clock signal ICK.
  • the delay fine adjustment unit 340 outputs the delayed internal clock signal ICK to each circuit element in the large-scale circuit block 32 and the dummy delay unit 331 as the internal clock signal ICKD.
  • FIG. 10 is a block diagram illustrating an example of a schematic configuration of the delay fine adjustment section 340 provided in the semiconductor integrated circuit 4 according to the fourth embodiment of the present invention.
  • the delay fine adjustment unit 340 includes four buffer circuits 3401 to 3404 and a selector 3405.
  • the buffer circuit 3401, the buffer circuit 3402, the buffer circuit 3403, and the buffer circuit 3404 are sequentially connected in this order, and the internal clock signal ICK input to the fine delay adjustment section 340 and the output signal of each buffer circuit are provided.
  • the selector 3405 Are connected as input signals of the selector 3405.
  • delay fine adjustment section 340 outputs the input signal selected by selector 3405 as internal clock signal ICKD.
  • each buffer circuit delays the input internal clock signal ICK or the output signal of the preceding buffer circuit by the delay time of the element in the buffer circuit, and outputs the delayed signal.
  • the selector 3405 selects one of the internal clock signal ICK and one of the output signals of the four buffer circuits according to the control from the control section 20, and converts the selected signal to the internal signal. Output as the clock signal ICKD.
  • the delay fine adjustment unit 340 converts the internal clock signal ICK output from the clock frequency dividing circuit 31 as it is or converts the internal clock signal ICK into one buffer circuit in accordance with the control from the control unit 20. It is delayed by up to four and output as an internal clock signal ICKD to each circuit element in the large-scale circuit block 32.
  • the internal clock signal ICKD in which each circuit element in the large-scale circuit block 32 operates is changed by one cycle of the synchronous clock signal PLLOUT, as in the semiconductor integrated circuit 3 of the third embodiment. In this configuration, the phases of up to five cycles are shifted, and the phases of one to four buffer circuits are further shifted.
  • FIG. 10 shows the configuration of delay fine-adjustment unit 340 that outputs internal clock signal ICK as it is or by delaying one to four buffer circuits, but the configuration of delay fine-adjustment unit 340 Is not limited to the configuration shown in FIG.
  • the delay fine adjustment unit 340 may be configured to include a number of buffer circuits capable of setting a delay time for one cycle of the synchronous clock signal PLLOUT.
  • the delay fine adjustment unit 340 delays the internal clock signal ICK to any timing of one cycle of the synchronous clock signal PLLOUT according to the control from the control unit 20, and generates the internal clock signal ICKD as the internal clock signal ICKD. Can be output.
  • the phase adjustment amount of the internal clock signal ICKD can be appropriately changed even when the semiconductor integrated circuit 2 is mounted on various different devices.
  • the configuration of delay fine adjustment section 340 may be any configuration as long as internal clock signal ICK is delayed and output as internal clock signal ICKD.
  • the delay fine adjustment unit 340 does not have to change the time for delaying the internal clock signal ICK, that is, may have a configuration in which the amount of phase adjustment of the internal clock signal ICK is fixed.
  • the delay fine adjustment unit 340 does not include the selector 3405, and uses the output signal of the final-stage buffer circuit (the buffer circuit 3404 in FIG. 10) as the internal clock signal ICKD in each circuit in the large-scale circuit block 32. It is configured to output to the element and the dummy delay unit 331.
  • the dummy delay unit 331 delays the internal clock signal ICKD output from the fine delay adjustment unit 340 by the same delay time as the propagation delay 34, and outputs the delayed internal clock signal DICK to the phase comparison unit 330 as a delayed internal clock signal DICK.
  • the control unit 20 finely adjusts the phase of the internal clock signal ICK based on the same concept as the phase adjustment of the internal clock signal ICK in the semiconductor integrated circuit 3 of the third embodiment. Then, the delay time of the internal clock signal ICK is determined by the delay fine adjustment unit 340, and the phase adjustment amount of the internal clock signal ICK is set in the delay fine adjustment unit 340 according to the determined result. At this time, a signal for the control unit 20 to set the phase adjustment amount of the internal clock signal ICK to the delay fine adjustment unit 340 is determined by the control unit 20 May be the same as the delay adjustment signal DA for setting. In the semiconductor integrated circuit 4 shown in FIG.
  • a configuration is shown in which the control unit 20 also outputs the delay adjustment signal DA to the fine delay adjustment unit 340. That is, a configuration is shown in which the control unit 20 sets the time for delaying the signal corresponding to each of the delay adjustment unit 320 and the delay fine adjustment unit 340 by the delay adjustment signal DA.
  • the control unit 20 determines the number of stages of the internal clock signal ICK to be delayed by the buffer circuit provided in the delay fine adjustment unit 340, and uses information representing the determined number of stages as the delay adjustment signal DA.
  • the signal is output to the selector 3405 provided in the delay fine adjustment unit 340.
  • the selector 3405 provided in the delay fine adjustment unit 340 selects the output signals output from the buffer circuits of the number of stages indicated by the delay adjustment signal DA, and uses the selected signal as the internal clock signal ICKD. It outputs to each circuit element in the scale circuit block 32 and the dummy delay unit 331.
  • the clock frequency dividing circuit 31 operates according to the phase difference between the reference clock signal RCK compared by the phase comparing unit 330 and the delayed internal clock signal DICK including the delay time by the delay fine adjusting unit 340.
  • the phase of the generated internal clock signal ICK is changed, that is, the phase adjustment amount of the internal clock signal ICK before being delayed by the delay fine adjustment unit 340 is changed.
  • the output signal OUT output from the output buffer 33 is set within one cycle of the synchronous clock signal PLLOUT delayed by the delay fine adjustment unit 340, as compared with the semiconductor integrated circuit 3 of the third embodiment.
  • the level changes (transitions) at a timing later by the time of.
  • the output signal OUT is output.
  • Power supply noise due to a level change (transition) causes jitter on the rising edge of the original oscillation clock signal Xtal oscillated by the clock supply circuit (crystal oscillator) or the reference clock signal RCK output by the comparator 10. It is not a factor. Rather, in the semiconductor integrated circuit 4, the level of the output signal OUT changes (transitions) at a timing corresponding to the phase difference between the reference clock signal RCK and the delay internal clock signal DICK including the delay time by the delay fine adjustment unit 340. Jitter that can occur at the rising edge of the original oscillation clock signal Xtal or the reference clock signal RCK can be more appropriately suppressed than the semiconductor integrated circuit 3 of the third embodiment.
  • the amount of phase adjustment of the internal clock signal ICK is different from that of the semiconductor integrated circuit 2 of the second embodiment or the semiconductor integrated circuit 3 of the third embodiment.
  • the operation of adjusting the phase of the ICK is the same as that of the semiconductor integrated circuit 2 of the second embodiment or the semiconductor integrated circuit 3 of the third embodiment. Therefore, a detailed description of the operation of adjusting the phase of the internal clock signal ICK in the semiconductor integrated circuit 4 is omitted.
  • the delay fine adjustment unit 340 delays the internal clock signal ICK generated by the clock frequency dividing circuit 31 by a time within one cycle of the synchronous clock signal PLLOUT.
  • the phase comparator 330 determines the phase of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) and the dummy delay unit 331. Is compared with the phase of the rising edge of the delayed internal clock signal ICK (delayed internal clock signal DICK including the delay time by the delay fine adjustment unit 340).
  • the control unit 20 controls the delay adjustment unit 320 to delay the edge detection signal ED and the delay fine adjustment unit 340.
  • the time for delaying the internal clock signal ICK that is, the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31 is set for each of the delay adjustment unit 320 and the delay fine adjustment unit 340.
  • the semiconductor integrated circuit 4 also outputs to the outside similarly to the semiconductor integrated circuit 1 of the first embodiment, the semiconductor integrated circuit 2 of the second embodiment, and the semiconductor integrated circuit 3 of the third embodiment.
  • the timing of the power supply noise (self-noise) generated on the system board of the device due to the change (transition) of the level of the output signal OUT is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • the power supply noise (self- Noise)
  • this power supply noise does not become a factor that causes the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal) to fluctuate (causes jitter).
  • the semiconductor integrated circuit 4 also has the same reference clock signal RCK as the semiconductor integrated circuit 1 of the first embodiment, the semiconductor integrated circuit 2 of the second embodiment, and the semiconductor integrated circuit 3 of the third embodiment. Power supply noise (self-noise) that causes fluctuation (jitter) at the rising edge of the (original oscillation clock signal Xtal) is eliminated.
  • a fine delay adjuster for delaying the divided clock signal (internal clock signal ICK) by a time within one cycle of the synchronous clock signal (synchronous clock signal PLLOUT),
  • the delay unit (dummy delay unit 331) further delays the internal clock signal ICK delayed by the delay fine adjustment unit 340 by a time corresponding to the propagation delay (propagation delay 34).
  • the circuit 4) is configured.
  • the delay fine adjustment unit 340 delays the internal clock signal ICK by a time set based on the phase comparison result of the phase comparison unit (phase comparison unit 330).
  • the circuit 4 is configured.
  • the edge detection circuit (edge detection circuit 310) starts detecting an edge (a rising edge in the first embodiment), and based on the phase comparison result of the phase comparison unit 330.
  • a control unit (control unit) that sets a time for delaying the edge detection signal (edge detection signal ED) in the delay adjustment unit (delay adjustment unit 320) and sets a time for delaying the internal clock signal ICK in the delay fine adjustment unit 340
  • the semiconductor integrated circuit 4 further includes a unit 20).
  • the edge detection circuit 310 detects the rising edge of the reference clock signal RCK, as in the semiconductor integrated circuits of the first to third embodiments.
  • the delay adjusting unit 320 delays the timing and resets the clock frequency dividing circuit 31.
  • the control unit 20 controls the phase comparison unit 330 to determine the phase of the rising edge of the reference clock signal RCK and the internal clock signal ICK (delayed by the dummy delay unit 331).
  • Time to delay the timing at which the delay adjusting unit 320 resets the clock frequency dividing circuit 31 based on the phase comparison result signal PD obtained by comparing the phase of the rising edge of the delayed internal clock signal DICK including the delay time by the fine adjusting unit 340 Is set in the delay adjustment unit 320. Further, in the semiconductor integrated circuit 4 of the fourth embodiment, the control unit 20 delays the internal clock signal ICK generated by the clock frequency dividing circuit 31 by the delay fine adjustment unit 340, within one cycle of the synchronous clock signal PLLOUT. The time is set in the delay fine adjustment unit 340.
  • the clock divider circuit can be used similarly to the semiconductor integrated circuits according to the first to third embodiments.
  • the timing of the rising edge of the internal clock signal ICK generated by 31 is shifted from the timing of the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal).
  • RCK original oscillation clock signal Xtal
  • the timing at which the power supply noise (self-noise) occurs is determined by the reference clock signal RCK.
  • RCK (Original oscillation clock signal Xtal) is shifted from the rising edge timing.
  • the generated power supply noise (self-noise) causes the reference clock signal RCK ( It does not become a factor that causes the rising edge of the original oscillation clock signal Xtal) to fluctuate (causes jitter).
  • a fluctuation occurs at the rising edge of the reference clock signal RCK (original oscillation clock signal Xtal). Eliminates the occurrence of power supply noise (self-noise) at the timing when it occurs.
  • the fourth embodiment It is possible to suppress a decrease in performance of the entire system due to power supply noise (self-noise) generated by the semiconductor integrated circuit 4 of the embodiment.
  • the control unit 20 controls the phase according to the phase comparison result signal PD output from the phase comparison unit 330.
  • the phase comparison unit 330 outputs the phase information including the information indicating the magnitude of the phase shift amount.
  • the configuration may be such that the comparison result signal PD is output, and the control unit 20 may not repeat the operation of the phase adjustment.
  • the control unit 20 outputs the one-time phase comparison result signal PD output from the phase comparison unit 330.
  • each of the delay adjustment unit 320 and the delay fine adjustment unit 340 may perform an operation of setting the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31 only once.
  • the control unit 20 controls the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31.
  • a configuration in which the changed final delay adjustment value is stored may be used.
  • the control unit 20 changes the phase adjustment amount of the internal clock signal ICK generated by the clock frequency dividing circuit 31 using the previous delay adjustment value. can do.
  • a rising edge of a reference clock signal (original oscillation clock signal) is detected in a semiconductor integrated circuit, and an internal clock signal is detected at the timing of the detected reference clock signal.
  • an edge detection circuit for resetting a clock frequency dividing circuit that generates the clock signal.
  • the timing at which the level of the output signal output from the semiconductor integrated circuit to the outside changes is shifted from the timing of the rising edge of the reference clock signal.
  • power supply noise generated on a system board of a device (system) equipped with a semiconductor integrated circuit due to a change (transition) in the level of an output signal output from the semiconductor integrated circuit to the outside. (Self-noise) does not become a factor that causes the rising edge of the reference clock signal to fluctuate (causes jitter).
  • the edge detection circuit is provided in the semiconductor integrated circuit in units of the cycle of the original clock signal (PLL clock signal) of the internal clock signal generated by dividing the frequency by the clock divider circuit.
  • the control unit sets the time for delaying the timing at which the delay adjusting unit resets the clock frequency dividing circuit. Accordingly, in each of the embodiments of the present invention, even when there is a propagation delay in the clock path of the internal clock signal in the semiconductor integrated circuit, the phase of the internal clock signal is shifted from the phase of the reference clock signal, and the device incorporating the semiconductor integrated circuit is mounted. Power supply noise (self-noise) generated on the system board of (system) does not become a factor that causes fluctuation (rising jitter) of the rising edge of the reference clock signal.
  • a semiconductor integrated circuit includes a dummy delay unit simulating a delay amount of a propagation delay of a clock path of an internal clock signal, an internal clock delayed by a reference clock signal and a dummy delay unit.
  • a phase comparison unit that compares the phase with the signal.
  • the semiconductor integrated circuit delays the internal clock signal generated by the clock frequency dividing circuit by a time within one cycle of the original clock signal (PLL clock signal) generating the internal clock signal.
  • a delay fine-tuning unit for adjusting the delay.
  • the control unit resets the clock frequency dividing circuit according to the phase difference between the reference clock signal and the internal clock signal delayed by the dummy delay unit, that is, the internal clock signal. Change (adjust) the phase of.
  • the semiconductor integrated circuit shifts the phase of the internal clock signal from the phase of the reference clock signal in accordance with the phase difference between the reference clock signal and the delayed internal clock signal, and Power supply noise (self-noise) generated on the system board of the mounted device (system) does not become a factor that causes the rising edge of the reference clock signal to fluctuate (causes jitter).
  • each embodiment of the present invention in the semiconductor integrated circuit, it is possible to eliminate generation of power supply noise (self-noise) at a timing that causes fluctuation (jitter) at the rising edge of the reference clock signal. That is, in each embodiment of the present invention, in a device (system) on which a semiconductor integrated circuit is mounted, fluctuation (jitter) of a rising edge of a reference clock signal caused by power supply noise generated by the semiconductor integrated circuit can be suppressed. As a result, in each embodiment of the present invention, in a device (system) equipped with a semiconductor integrated circuit, a decrease in the performance of the entire system due to power supply noise (self-noise) generated by the semiconductor integrated circuit is suppressed. be able to.
  • the semiconductor integrated circuit of the present invention is configured to eliminate the occurrence of power supply noise (self-noise) at a timing that causes the rising edge of the reference clock signal to fluctuate (cause jitter).
  • power supply noise self-noise
  • self-noise related to the phase of a reference clock signal and an internal clock signal may occur in a relationship between other edges.
  • the power supply noise self depends on the relationship between the falling edge of the reference clock signal and the falling or rising edge of the internal clock signal. Noise may occur.
  • the idea of the semiconductor integrated circuit of the present invention that is, the idea of shifting the timing of the rising edge of the internal clock signal from the timing of the rising edge of the reference clock signal, depends on the relationship between the edges of the respective clock signals. Similarly, it can be easily applied. The same effects can be obtained by applying the concept of the semiconductor integrated circuit of the present invention.
  • comparator 20 control unit 30 system PLL (phase locked loop) 31 clock frequency dividing circuit 310 edge detecting circuit 320 delay adjusting section 3201, 3202, 3203, 3204 D-type flip-flop (delay adjusting section) 3205 Selector (delay adjustment unit) 330 Phase comparator 3301 D-type flip-flop (phase comparator) 3302 counter (phase comparison unit) 331 Dummy delay unit (delay unit) 340 Delay fine adjustment unit 3401,3402,3403,3404 Buffer circuit (delay fine adjustment unit) 3405 Selector (Delay fine adjustment unit) 32 Large-scale circuit block 33 Output buffer 34 Propagation delay 40 PLL (Phase Synchronous Circuit) 41 Large-scale circuit block 50 PLL (Phase Synchronous Circuit) 51 Analog circuit

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Abstract

基準クロック信号に同期し、基準クロック信号を逓倍した同期クロック信号を生成する位相同期回路と、同期クロック信号のタイミングで基準クロック信号の信号波形が変化するエッジを検出し、エッジが検出されたタイミングを表すエッジ検出信号を出力するエッジ検出回路と、エッジ検出信号に応じたタイミングでリセットされ、同期クロック信号を分周した分周クロック信号を生成するクロック分周回路と、を備える。

Description

半導体集積回路
　本発明は、半導体集積回路に関する。
　ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）など、半導体基板に形成された様々な回路要素が動作して予め定めた機能を実現する大規模な半導体集積回路を搭載した装置がある。このような装置では、上述したＡＳＩＣなどの半導体集積回路を含めた種々の構成要素（デジタル回路やアナログ回路など）が、装置を構成するためのシステム基板上に実装され、システム基板に実装されたそれぞれの構成要素が電源を共有している。また、このような装置を構成する構成要素には、予め定めた周波数のクロック信号を基準として動作する構成要素も含まれている。このため、装置のシステム基板には、水晶発振子や水晶発振器などが発振した予め定めた周波数のクロック信号をそれぞれの構成要素に供給するクロック供給回路も実装されている。そして、このような装置では、システム基板上に実装されたクロック供給回路も、他の構成要素と同様に電源を共有している。
　ところで、ＡＳＩＣなどの半導体集積回路では、半導体基板に形成された回路要素が入力信号に応じて出力する出力信号を一方の状態（レベル）から他方の状態（レベル）に遷移させる際に、電源とグラウンドとの間に通過電流や負荷に対する充放電電流などの電流が流れる。そして、半導体集積回路において電源とグラウンドとの間に流れる電流は、同時に出力信号を出力する回路要素の数が多くなるほど多く流れる。このような半導体集積回路において電源とグラウンドとの間に流れる電流は、半導体集積回路が発生する電源ノイズ（自己ノイズ）となり、システム基板上に実装されたそれぞれの構成要素の電源に影響を与えてしまう。
　特に、半導体基板に形成された回路要素のうち、入力されたクロック信号に基づいて動作する回路要素、つまり、クロック信号に同期して動作する回路要素が動作する際に発生する電源ノイズは、クロック信号に同期したタイミングで流れる。このため、半導体集積回路によるクロック信号に同期した電源ノイズは、電源を共有しているクロック供給回路や、半導体基板内に形成されたクロックバッファ回路などがそれぞれの構成要素や回路要素に供給（分配）するクロック信号の変動（ジッタ）を大きくしてしまう。これは、例えば、クロックバッファ回路においては、入力されたクロック信号が“Ｌｏｗ”レベルから“Ｈｉｇｈ”レベルに遷移しているときに電源ノイズが発生すると、クロックバッファ回路を構成するトランジスターに規定されているゲート端子の閾値電圧（いわゆる、ゲート閾値電圧Ｖｔｈ）が電源ノイズの影響によって変動し、クロック信号がクロックバッファ回路を通過する際の遅延時間が変動してしまうからである。
　そして、装置のシステムでは、半導体集積回路が発生した電源ノイズに起因するクロック信号の変動（ジッタ）は、半導体集積回路を実装したシステム基板におけるそれぞれの構成要素の動作に対する影響が大きく、装置のシステムの全体の性能を低下させてしまう要因になる。このため、装置のシステムでは、ＡＳＩＣなどの半導体集積回路に、クロック信号の変動（ジッタ）を大きくさせてしまう要因となる電源ノイズの発生を抑えること、またはクロック信号を変動させない（ジッタを起こさせない）タイミングで動作することが望まれる。
　このため、例えば、特許文献１には、クロック信号の位相を調整することによって、電源ノイズに起因するクロック信号のジッタの発生を低減する技術が開示されている。特許文献１に開示された技術では、クロック信号の遅延時間を測定する遅延測定回路と、電源電圧の変動時間を測定する時間測定回路と、クロック信号を遅延させる遅延調整回路と、クロック信号の位相差を測定する位相差測定回路と、クロック信号の位相を制御する位相制御回路とを備えている。そして、特許文献１に開示された技術では、位相制御回路が、クロック信号の周期、変動時間、および遅延時間に基づいて、ジッタが最適となるクロック信号の位相差を算出し、位相差測定回路が測定したクロック信号の位相差が算出した位相差となるように、遅延調整回路による遅延量を調整している。
日本国特開２０１１－００４２４８号公報
　しかしながら、特許文献１に開示された技術では、２つのクロック信号の位相差を調整する技術であり、動作の基準となるクロック信号の変動（ジッタ）の発生を低減させる技術ではない。しかも、特許文献１に開示された技術では、それぞれのクロック信号における様々な状態を測定する複数の測定回路を備えるため、例え、基準となるクロック信号の変動（ジッタ）の発生を低減させるために適用したとしても、その構成は複雑なものとなる。さらに、特許文献１に開示された技術では、装置のシステムがリセット状態から復帰するごとに、クロック信号の測定や、位相差の算出および調整をする必要があり、装置の起動が遅くなってしまう懸念がある。
　本発明は、上記の課題認識に基づいてなされたものであり、半導体集積回路が発生する電源ノイズに起因するクロック信号の変動を抑えることができる半導体集積回路を提供することを目的としている。
　本発明の第１の態様によれば、半導体集積回路は、基準クロック信号に同期し、前記基準クロック信号を逓倍した同期クロック信号を生成する位相同期回路と、前記同期クロック信号のタイミングで前記基準クロック信号の信号波形が変化するエッジを検出し、前記エッジが検出されたタイミングを表すエッジ検出信号を出力するエッジ検出回路と、前記エッジ検出信号に応じたタイミングでリセットされ、前記同期クロック信号を分周した分周クロック信号を生成するクロック分周回路と、を備える。
　本発明の第２の態様によれば、上記第１の態様の半導体集積回路において、前記エッジ検出回路は、前記同期クロック信号の１周期分の前記エッジ検出信号を出力してもよい。
　本発明の第３の態様によれば、上記第２の態様の半導体集積回路において、前記エッジ検出信号を前記同期クロック信号の周期の単位で遅延させる遅延調整部、をさらに備えてもよい。
　本発明の第４の態様によれば、上記第３の態様の半導体集積回路において、前記分周クロック信号の経路の伝搬遅延を模擬し、前記分周クロック信号を前記伝搬遅延に応じた時間だけ遅延させる遅延部と、前記基準クロック信号と、前記遅延部が遅延させた前記分周クロック信号との位相を比較する位相比較部と、をさらに備えてもよい。
　本発明の第５の態様によれば、上記第４の態様の半導体集積回路において、前記遅延調整部は、前記位相比較部の位相比較結果に基づいて設定された前記同期クロック信号の周期分の時間だけ、前記エッジ検出信号を遅延させてもよい。
　本発明の第６の態様によれば、上記第５の態様の半導体集積回路において、前記分周クロック信号を前記同期クロック信号の１周期内の時間だけ遅延させる遅延微調整部、をさらに備え、前記遅延部は、前記遅延微調整部が遅延させた前記分周クロック信号を、前記伝搬遅延に応じた時間だけさらに遅延させてもよい。
　本発明の第７の態様によれば、上記第６の態様の半導体集積回路において、前記遅延微調整部は、前記位相比較部の位相比較結果に基づいて設定された時間だけ、前記分周クロック信号を遅延させてもよい。
　本発明の第８の態様によれば、上記第１の態様から上記第７の態様のいずれか一態様の半導体集積回路において、前記エッジ検出回路に前記エッジの検出を開始させる制御部、をさらに備えてもよい。
　本発明の第９の態様によれば、上記第３の態様から上記第７の態様のいずれか一態様の半導体集積回路において、前記エッジ検出回路に前記エッジの検出を開始させるとともに、前記エッジ検出信号を遅延させる時間を前記遅延調整部に設定する制御部、をさらに備えてもよい。
　本発明の第１０の態様によれば、上記第４の態様から上記第７の態様のいずれか一態様の半導体集積回路において、前記エッジ検出回路に前記エッジの検出を開始させるとともに、前記位相比較部の位相比較結果に基づいて、前記エッジ検出信号を遅延させる時間を前記遅延調整部に設定する制御部、をさらに備えてもよい。
　本発明の第１１の態様によれば、上記第６の態様または上記第７の態様の半導体集積回路において、前記エッジ検出回路に前記エッジの検出を開始させるとともに、前記位相比較部の位相比較結果に基づいて、前記遅延調整部に前記エッジ検出信号を遅延させる時間を設定し、前記遅延微調整部に前記分周クロック信号を遅延させる時間を設定する制御部、をさらに備えてもよい。
　上記各態様によれば、半導体集積回路が発生する電源ノイズに起因するクロック信号の変動を抑えることができる半導体集積回路を提供することができるという効果が得られる。
本発明の半導体集積回路におけるクロック信号の位相調整の考え方を説明する図である。 本発明の第１の実施形態における半導体集積回路の概略構成を示したブロック図である。 本発明の第１の実施形態の半導体集積回路における位相調整の動作を示したタイミングチャートである。 本発明の第２の実施形態における半導体集積回路の概略構成を示したブロック図である。 本発明の第２の実施形態の半導体集積回路に備えた遅延調整部の概略構成の一例を示したブロック図である。 本発明の第２の実施形態の半導体集積回路における位相調整の動作を示したタイミングチャートである。 本発明の第３の実施形態における半導体集積回路の概略構成を示したブロック図である。 本発明の第３の実施形態の半導体集積回路に備えた位相比較部の概略構成の一例および位相比較部の動作の一例を示した図である。 本発明の第４の実施形態における半導体集積回路の概略構成を示したブロック図である。 本発明の第４の実施形態の半導体集積回路に備えた遅延微調整部の概略構成の一例を示したブロック図である。
　以下、本発明の実施形態について、図面を参照して説明する。本発明の半導体集積回路では、半導体集積回路が出力する出力信号のレベルが変化（遷移）するタイミングを、半導体集積回路に入力されるクロック信号の信号波形が変化（遷移）するタイミングからずらすことによって、それぞれのクロック信号の信号波形に発生する変動（ジッタ）を低減させることを基本の考え方としている。つまり、本発明の半導体集積回路では、半導体集積回路を搭載した装置（システム）のシステム基板において電源を変動させてしまう要因となる電源ノイズ（自己ノイズ）が発生するタイミングを、半導体集積回路に入力されるクロック信号のレベルが変化（遷移）するタイミングからずらすことを基本の考え方としている。このため、本発明の半導体集積回路では、入力されるクロック信号に基づいて生成する半導体集積回路内で用いるクロック信号の位相を、半導体集積回路に入力されるクロック信号の位相からずらす調整をする。つまり、本発明の半導体集積回路では、クロック信号に同期して動作する回路要素の動作タイミングを、半導体集積回路に入力されるクロック信号のレベルが変化（遷移）するタイミングからずらす調整をする。
　まず、本発明の半導体集積回路におけるクロック信号の位相調整の基本的な考え方について説明する。図１は、本発明の半導体集積回路におけるクロック信号の位相調整の考え方を説明する図である。図１には、本発明の半導体集積回路を搭載した装置（システム）における基準のクロック信号として半導体集積回路に入力されるクロック信号（以下、「基準クロック信号」という）と、半導体集積回路が出力する複数ビットのパラレルの出力信号と、半導体集積回路において基準クロック信号から生成され、半導体集積回路内で用いられるクロック信号（以下、「内部クロック信号」という）とのそれぞれのタイミングを示している。また、図１には、出力信号のレベルの変化（遷移）に伴って発生する半導体集積回路の電源ノイズ（自己ノイズ）のタイミングを示している。なお、図１の（ａ）には、本発明の半導体集積回路における位相調整の考え方を適用しない場合において電源ノイズとして発生する過渡電流のタイミングを示している。また、図１の（ｂ）には、本発明の半導体集積回路における位相調整の考え方を適用した場合において電源ノイズとして発生する過渡電流のタイミングを示している。
　まず、図１の（ａ）を用いて、本発明の半導体集積回路における位相調整の考え方を適用しない場合に半導体集積回路が発生する電源ノイズについて説明する。図１の（ａ）に示したタイミングでは、半導体集積回路が、基準クロック信号のレベルが変化（遷移）する立ち上がりエッジのタイミング（時刻ｔ０１や時刻ｔ０３）を基準とし、基準クロック信号を逓倍して内部クロック信号を生成している。このため、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路では、図１の（ａ）に示したように、内部クロック信号におけるそれぞれの立ち上がりエッジに同期して、例えば、時刻ｔ０１、時刻ｔ０２、時刻ｔ０３などのときに、出力信号が変化することになる。
　これにより、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路では、図１の（ａ）に示したように、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング（例えば、時刻ｔ０１、時刻ｔ０２、時刻ｔ０３など）のときに、多くの過渡電流が流れる。従って、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路は、図１の（ａ）に示した内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング（例えば、時刻ｔ０１、時刻ｔ０２、時刻ｔ０３など）のときに、多くの電源ノイズを発生させる。
　すると、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路を搭載した装置（システム）では、内部クロック信号の基準とする時刻ｔ０１や時刻ｔ０３のときに発生した電源ノイズの影響によって、図１の（ａ）において基準クロック信号の遷移期間Ｊ内に示したように、基準クロック信号が大きく変動してしまう。つまり、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路を搭載した装置（システム）では、内部クロック信号の基準とする基準クロック信号の立ち上がりエッジにジッタが発生してしまう。
　続いて、図１の（ｂ）を用いて、本発明の半導体集積回路における位相調整の考え方を適用した場合に半導体集積回路が発生する電源ノイズについて説明する。図１の（ｂ）に示したタイミングでも、図１の（ａ）に示したタイミングと同様に、半導体集積回路が、基準クロック信号のレベルが変化（遷移）する立ち上がりエッジのタイミング（時刻ｔ０１や時刻ｔ０３）を基準として、基準クロック信号を逓倍した内部クロック信号を生成している。しかしながら、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、図１の（ｂ）に示したように、生成する内部クロック信号の立ち上がりエッジのタイミングを時刻ｔ１１や時刻ｔ１３にすることによって、基準クロック信号の立ち上がりエッジのタイミングからずらしている。言い換えれば、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、生成する内部クロック信号の位相を、基準クロック信号の位相からずらしている。このため、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、図１の（ｂ）に示したように、内部クロック信号におけるそれぞれの立ち上がりエッジに同期して、例えば、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３などのときに、出力信号が変化することになる。
　そして、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路でも、図１の（ｂ）に示したように、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング（例えば、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３など）のときに、多くの過渡電流が流れる。つまり、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路でも、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路と同様に、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミング（例えば、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３など）のときに、多くの電源ノイズを発生させる。
　ただし、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、上述したように、生成する内部クロック信号の立ち上がりエッジのタイミングを基準クロック信号の立ち上がりエッジのタイミングからずらしている。このため、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、内部クロック信号のそれぞれの立ち上がりエッジに同期したタイミングのときに、多くの電源ノイズを発生させるものの、電源ノイズを発生させるタイミングを時刻ｔ１１や時刻ｔ１３にすることによって、内部クロック信号の基準とする基準クロック信号の立ち上がりエッジのタイミングからずれたタイミングとなる。つまり、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、本発明の半導体集積回路における位相調整の考え方を適用しない半導体集積回路とは異なり、基準クロック信号のレベルが変化（遷移）する立ち上がりの期間を避けて、基準クロック信号のレベルがいずれかのレベルに安定している期間に電源ノイズを発生させることになる。このため、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、発生した電源ノイズが基準クロック信号に与える影響が少なくなる。
　これにより、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路を搭載した装置（システム）では、内部クロック信号の基準とする時刻ｔ０１や時刻ｔ０３のときに電源ノイズが発生せず、図１の（ｂ）において基準クロック信号の遷移期間Ｎ内に示したように、電源ノイズの影響によって基準クロック信号が大きく変動してしまうことがない。つまり、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路を搭載した装置（システム）では、内部クロック信号の基準とする基準クロック信号の立ち上がりエッジにジッタが発生してしまうことがない。
　このように、本発明の半導体集積回路における位相調整の考え方を適用した半導体集積回路では、基準クロック信号に基づいて生成する内部クロック信号の立ち上がりエッジのタイミングを、基準クロック信号の立ち上がりエッジのタイミングからずらすことによって、基準クロック信号の立ち上がりエッジに変動（ジッタ）を引き起こす要因となる電源ノイズ（自己ノイズ）をなくしている。
（第１の実施形態）
　次に、本発明の第１の実施形態の半導体集積回路について説明する。図２は、本発明の第１の実施形態における半導体集積回路の概略構成を示したブロック図である。図２に示した半導体集積回路１は、コンパレータ１０と、制御部２０と、システムＰＬＬ（Ｐｈａｓｅ　Ｌｏｃｋｅｄ　Ｌｏｏｐ）３０と、クロック分周回路３１と、エッジ検出回路３１０と、大規模回路ブロック３２と、出力バッファ３３と、を備えている。また、半導体集積回路１は、ＰＬＬ４０と、大規模回路ブロック４１と、ＰＬＬ５０と、アナログ回路５１と、を備えている。なお、図２に示したＰＬＬ４０と、大規模回路ブロック４１と、ＰＬＬ５０と、アナログ回路５１とのそれぞれは、基準クロック信号を共通ソースとして使用しており、電源ノイズの変動によって劣化する基準クロック信号のジッタ性能の影響を受ける回路の一例として示している。
　半導体集積回路１は、例えば、ＡＳＩＣ（Ａｐｐｌｉｃａｔｉｏｎ　Ｓｐｅｃｉｆｉｃ　Ｉｎｔｅｇｒａｔｅｄ　Ｃｉｒｃｕｉｔ）などによって実現される大規模な半導体集積回路である。半導体集積回路１は、半導体集積回路１を搭載した装置（システム）において、予め定めた機能を実現する。半導体集積回路１は、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。ここで、システム基板に実装されるクロック供給回路としては、例えば、水晶発振子や水晶発振器などのクロック発振回路が考えられる。以下の説明においては、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路１は、水晶発振子が発振したクロック信号（以下、「原発振クロック信号Ｘｔａｌ」という）に基づいて動作するものとして説明する。
　コンパレータ１０は、クロック供給回路（水晶発振子）が発振して出力した原発振クロック信号Ｘｔａｌの波形を整形して半導体集積回路１に備えた構成要素に供給するクロックバッファ回路である。コンパレータ１０は、例えば、正弦波の原発振クロック信号Ｘｔａｌの波形を矩形波に整形する。コンパレータ１０は、波形を整形した原発振クロック信号Ｘｔａｌ（以下、「基準クロック信号ＲＣＫ」という）を、システムＰＬＬ３０、エッジ検出回路３１０、ＰＬＬ４０、およびＰＬＬ５０のそれぞれに供給する。
　制御部２０は、半導体集積回路１に備えたそれぞれの構成要素が動作するためのクロック信号に対する位相調整の実施を制御する制御部である。制御部２０は、クロック信号の位相調整をする際に、位相調整イネーブル信号ＥＮをエッジ検出回路３１０に出力する。
　また、制御部２０は、装置のシステムにおける予め定めた機能を実現するために、半導体集積回路１に備えたそれぞれの機能の全体を制御する制御部でもある。制御部２０は、例えば、ＣＰＵ（Ｃｅｎｔｒａｌ　Ｐｒｏｃｅｓｓｉｎｇ　Ｕｎｉｔ）などの処理装置である。制御部２０は、半導体集積回路１に備えたそれぞれの構成要素を制御するためのプログラムやデータに応じて、半導体集積回路１に備えたそれぞれの機能の全体を制御する。なお、制御部２０は、装置のシステムに備えられ、同じシステム基板に実装された他の構成要素を制御してもよい。制御部２０が半導体集積回路１に備えたそれぞれの機能や装置のシステムに備えたそれぞれの構成要素を制御するためのプログラムやデータは、例えば、メモリなどの不図示の記憶装置に記憶されているものであってもよい。この場合、制御部２０は、メモリに記憶されているプログラムやデータを読み出して実行することにより、半導体集積回路１に備えたそれぞれの機能や装置のシステムに備えたそれぞれの構成要素の全体を制御する。なお、制御部２０は、半導体集積回路１に備える構成に限定されるものではなく、半導体集積回路１の外部に備える、つまり、同じシステム基板に実装される構成であってもよい。
　システムＰＬＬ３０は、コンパレータ１０から出力された基準クロック信号ＲＣＫに同期した同期クロック信号ＰＬＬＯＵＴを生成する位相同期回路である。システムＰＬＬ３０は、基準クロック信号ＲＣＫを整数倍に逓倍した同期クロック信号ＰＬＬＯＵＴ、つまり、基準クロック信号ＲＣＫの周波数より高い周波数の同期クロック信号ＰＬＬＯＵＴを生成する。そして、システムＰＬＬ３０は、生成した同期クロック信号ＰＬＬＯＵＴを、クロック分周回路３１およびエッジ検出回路３１０に出力する。
　エッジ検出回路３１０は、制御部２０からの制御に応じて、コンパレータ１０から出力された基準クロック信号ＲＣＫの立ち上がりエッジを検出する。エッジ検出回路３１０は、基準クロック信号ＲＣＫの立ち上がりエッジが検出されたタイミングを表す信号を、クロック分周回路３１に出力する。より具体的には、エッジ検出回路３１０は、制御部２０から位相調整イネーブル信号ＥＮが出力されると、同期クロック信号ＰＬＬＯＵＴの立ち上がりエッジのタイミングで、基準クロック信号ＲＣＫにおける最初の立ち上がりエッジを検出する。そして、エッジ検出回路３１０は、基準クロック信号ＲＣＫの立ち上がりエッジが検出されたタイミングを表す信号を、クロック分周回路３１を基準クロック信号ＲＣＫの立ち上がりエッジに同期してリセットさせるための同期リセット信号ＳＲとして、クロック分周回路３１に出力する。
　クロック分周回路３１は、システムＰＬＬ３０から出力された同期クロック信号ＰＬＬＯＵＴを分周し、対応する大規模回路ブロック３２内のそれぞれの回路要素が動作するための内部クロック信号ＩＣＫを生成するクロック分周回路である。クロック分周回路３１は、同期クロック信号ＰＬＬＯＵＴを予め定めた分周比で分周した内部クロック信号ＩＣＫを生成する。そして、クロック分周回路３１は、生成した内部クロック信号ＩＣＫを、大規模回路ブロック３２内のそれぞれの回路要素に出力する。
　なお、クロック分周回路３１における同期クロック信号ＰＬＬＯＵＴの分周の動作は、エッジ検出回路３１０から出力された同期リセット信号ＳＲによってリセットされる。言い換えれば、クロック分周回路３１は、同期リセット信号ＳＲが解除されたタイミングから、内部クロック信号ＩＣＫの生成を開始する。このため、クロック分周回路３１が生成する内部クロック信号ＩＣＫは、制御部２０がエッジ検出回路３１０に位相調整イネーブル信号ＥＮを出力した後で、エッジ検出回路３１０が検出した基準クロック信号ＲＣＫの最初の立ち上がりエッジのタイミングに同期したクロック信号となる。
　大規模回路ブロック３２は、クロック分周回路３１が出力した内部クロック信号ＩＣＫのクロックに基づいたタイミングで半導体集積回路１における予め定めた機能を実現するデジタルの回路要素群である。大規模回路ブロック３２に備えたそれぞれの回路要素は、内部クロック信号ＩＣＫに同期したタイミングで、予め定めた機能を実現する。そして、大規模回路ブロック３２は、内部クロック信号ＩＣＫに同期したタイミングで、予め定めた機能を実現した結果を表す信号を、出力バッファ３３に出力する。なお、図２には、大規模回路ブロック３２が、予め定めた機能を実現した結果を表す複数ビットのパラレルの信号を、出力バッファ３３に出力する構成を示している。
　出力バッファ３３は、大規模回路ブロック３２が予め定めた機能を実現した結果を表す信号を、半導体集積回路１における出力信号ＯＵＴとして、半導体集積回路１の外部に出力するバッファ回路である。上述したように、大規模回路ブロック３２は、内部クロック信号ＩＣＫに同期したタイミングで、予め定めた機能を実現した結果を表す複数ビットのパラレルの信号を、出力バッファ３３に出力する。このため、出力バッファ３３も、複数ビットのパラレルの出力信号ＯＵＴを、半導体集積回路１の外部に出力する。このため、半導体集積回路１では、出力バッファ３３が出力する出力信号ＯＵＴのレベルの変化（遷移）が、半導体集積回路１において発生する電源ノイズ（自己ノイズ）の要因となることが懸念される。しかし、半導体集積回路１では、上述したように、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相を、基準クロック信号ＲＣＫの位相からずらす位相調整をしている。このため、半導体集積回路１では、出力信号ＯＵＴのレベルが変化（遷移）による電源ノイズ（自己ノイズ）が、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。なお、半導体集積回路１における内部クロック信号ＩＣＫに対する位相調整の動作に関する詳細な説明は、後述する。
　ＰＬＬ４０は、システムＰＬＬ３０と同様に、コンパレータ１０から出力された基準クロック信号ＲＣＫに同期したＰＬＬクロック信号を生成する位相同期回路である。ただし、ＰＬＬ４０は、生成したＰＬＬクロック信号を、大規模回路ブロック４１に出力する。つまり、ＰＬＬ４０は、システムＰＬＬ３０と異なるクロック経路に対応する位相同期回路である。
　大規模回路ブロック４１は、ＰＬＬ４０が出力したＰＬＬクロック信号に基づいたクロック信号のタイミングで半導体集積回路１における予め定めた機能を実現するデジタルの回路要素群である。大規模回路ブロック４１に備えたそれぞれの回路要素は、ＰＬＬ４０が出力したＰＬＬクロック信号に同期したタイミングで、予め定めた機能を実現する。
　なお、図２では、説明を容易にするため、大規模回路ブロック４１が予め定めた機能を実現した結果を出力する経路（信号線）を省略している。しかし、半導体集積回路１は、大規模回路ブロック４１が予め定めた機能を実現した結果も、大規模回路ブロック３２と同様に、半導体集積回路１の外部に出力信号として出力する構成であることも考えられる。この場合、大規模回路ブロック４１は、予め定めた機能を実現した結果を表す信号を、対応する不図示の出力バッファに出力する。これにより、大規模回路ブロック４１が予め定めた機能を実現した結果を表す出力信号が、不図示の出力バッファから出力される。すると、大規模回路ブロック４１に対応する不図示の出力バッファが半導体集積回路１の外部に出力した出力信号のレベルが変化（遷移）も、半導体集積回路１において発生する電源ノイズ（自己ノイズ）の要因となる。この場合、半導体集積回路１では、大規模回路ブロック４１に備えた回路要素が動作するクロック信号、つまり、ＰＬＬ４０が出力するＰＬＬクロック信号に基づいたクロック信号も、システムＰＬＬ３０が出力する同期クロック信号ＰＬＬＯＵＴに基づいた内部クロック信号ＩＣＫと同様に、位相調整をする構成要素を備えてもよい。つまり、半導体集積回路１は、ＰＬＬ４０が出力するＰＬＬクロック信号に基づいたクロック信号を生成するために、エッジ検出回路３１０やクロック分周回路３１と同様の動作をする構成要素を備えてもよい。これにより、半導体集積回路１では、ＰＬＬ４０が出力するＰＬＬクロック信号に基づいたクロック信号のタイミングで出力される出力信号のレベルの変化（遷移）による電源ノイズ（自己ノイズ）も、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。
　ＰＬＬ５０は、システムＰＬＬ３０と同様に、コンパレータ１０から出力された基準クロック信号ＲＣＫに同期したＰＬＬクロック信号を生成する位相同期回路である。ただし、ＰＬＬ５０は、生成したＰＬＬクロック信号を、アナログ回路５１に出力する。つまり、ＰＬＬ５０は、システムＰＬＬ３０やＰＬＬ４０と異なるクロック経路に対応する位相同期回路である。
　アナログ回路５１は、ＰＬＬ５０が出力したＰＬＬクロック信号に基づいたクロック信号のタイミングで半導体集積回路１における予め定めた機能を実現するアナログの回路要素群である。アナログ回路５１に備えたそれぞれの回路要素は、ＰＬＬ５０が出力したＰＬＬクロック信号に同期したタイミングで、予め定めた機能を実現する。
　なお、図２では、説明を容易にするため、大規模回路ブロック４１のクロック経路と同様に、アナログ回路５１が予め定めた機能を実現した結果を出力する経路（信号線）を省略している。しかし、半導体集積回路１は、アナログ回路５１が予め定めた機能を実現した結果も、大規模回路ブロック３２や大規模回路ブロック４１と同様に、半導体集積回路１の外部に出力信号として出力する構成であることも考えられる。この場合、アナログ回路５１は、予め定めた機能を実現した結果を表す信号を、対応する不図示の出力バッファに出力する。これにより、アナログ回路５１が予め定めた機能を実現した結果を表す出力信号が、不図示の出力バッファから出力される。すると、アナログ回路５１に対応する不図示の出力バッファが半導体集積回路１の外部に出力した出力信号のレベルが変化（遷移）も、半導体集積回路１において発生する電源ノイズ（自己ノイズ）の要因となる。この場合、半導体集積回路１では、アナログ回路５１に備えた回路要素が動作するクロック信号、つまり、ＰＬＬ５０が出力するＰＬＬクロック信号に基づいたクロック信号も、システムＰＬＬ３０が出力する同期クロック信号ＰＬＬＯＵＴに基づいた内部クロック信号ＩＣＫと同様に、位相調整をする構成要素を備えてもよい。つまり、半導体集積回路１は、ＰＬＬ５０が出力するＰＬＬクロック信号に基づいたクロック信号を生成するために、エッジ検出回路３１０やクロック分周回路３１と同様の動作をする構成要素を備えてもよい。これにより、半導体集積回路１では、ＰＬＬ５０が出力するＰＬＬクロック信号に基づいたクロック信号のタイミングで出力される出力信号のレベルが変化（遷移）による電源ノイズ（自己ノイズ）も、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。
　ここで、半導体集積回路１に備えた大規模回路ブロック３２内のそれぞれの回路要素が動作する内部クロック信号ＩＣＫに対する位相調整の動作について説明する。図３は、本発明の第１の実施形態の半導体集積回路１における位相調整の動作を示したタイミングチャートである。図３には、半導体集積回路１における内部クロック信号ＩＣＫのクロック経路のそれぞれの構成要素が出力する信号のタイミングを示している。より具体的には、原発振クロック信号Ｘｔａｌ、同期クロック信号ＰＬＬＯＵＴ、位相調整イネーブル信号ＥＮ、同期リセット信号ＳＲ、および内部クロック信号ＩＣＫのそれぞれのタイミングを示している。なお、図３に示した原発振クロック信号Ｘｔａｌのタイミングは、エッジ検出回路３１０が立ち上がりエッジを検出する基準クロック信号ＲＣＫのタイミングでもある。以下の説明においては、エッジ検出回路３１０が、原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出するものとして説明する。また、図３には、半導体集積回路１における内部クロック信号ＩＣＫに基づいたタイミングで発生する電源ノイズ（自己ノイズ）のタイミングとして過渡電流のタイミングを示している。
　半導体集積回路１では、装置のシステム基板の電源がオンされ、制御部２０が起動したときに、位相調整の動作を開始する。このとき、制御部２０は、まず、位相調整イネーブル信号ＥＮを“Ｈｉｇｈ”レベルにする。これにより、エッジ検出回路３１０は、位相調整イネーブル信号ＥＮの“Ｈｉｇｈ”レベルに応じて、原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出する。図３では、エッジ検出回路３１０が、時刻ｔ０１のときに、原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出した場合の動作を示している。
　エッジ検出回路３１０は、時刻ｔ０１において原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出すると、同期クロック信号ＰＬＬＯＵＴの１周期分の同期リセット信号ＳＲをクロック分周回路３１に出力する。つまり、エッジ検出回路３１０は、時刻ｔ０１において同期リセット信号ＳＲを“Ｈｉｇｈ”レベルにし、その後、時刻ｔ１１において同期リセット信号ＳＲを“Ｌｏｗ”レベルにする。これにより、クロック分周回路３１は、エッジ検出回路３１０から出力された同期リセット信号ＳＲの“Ｈｉｇｈ”レベルによって分周の動作がリセットされ、同期リセット信号ＳＲが“Ｌｏｗ”レベルになった、つまり、リセットが解除された時刻ｔ１１から、同期クロック信号ＰＬＬＯＵＴを分周した内部クロック信号ＩＣＫの出力を開始する。これにより、クロック分周回路３１が出力する内部クロック信号ＩＣＫは、エッジ検出回路３１０が検出した原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングから、同期クロック信号ＰＬＬＯＵＴの１周期分の位相をずらしたクロック信号となる。なお、図３に示した内部クロック信号ＩＣＫは、同期クロック信号ＰＬＬＯＵＴを５分周した場合の一例である。つまり、図３に示した内部クロック信号ＩＣＫの周波数は、同期クロック信号ＰＬＬＯＵＴの１／５倍の周波数である。
　そして、半導体集積回路１では、大規模回路ブロック３２が予め定めた機能の動作をして出力バッファ３３が外部に出力する信号も、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングから同期クロック信号ＰＬＬＯＵＴの１周期分の位相がずれた、例えば、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３などのときにレベルが変化（遷移）する信号となる。これにより、装置のシステム基板では、半導体集積回路１が出力する内部クロック信号ＩＣＫのそれぞれの立ち上がりエッジに同期して出力される出力信号ＯＵＴのレベルの変化（遷移）に応じて、例えば、時刻ｔ１１、時刻ｔ１２、時刻ｔ１３などのときに、図３に示したような多くの過渡電流が流れる。つまり、装置のシステム基板では、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングから同期クロック信号ＰＬＬＯＵＴの１周期分だけ位相がずれたタイミングのときに、半導体集積回路１が出力する出力信号ＯＵＴに同期した電源ノイズが発生することになる。
　言い換えれば、装置のシステム基板では、半導体集積回路１によって発生する電源ノイズが、原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫのレベルが変化（遷移）している途中の時刻ｔ０１や時刻ｔ０３のタイミングを避けて、原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫのレベルがいずれかのレベルに安定している期間に発生することになる。このため、装置のシステム基板において半導体集積回路１が発生する電源ノイズは、原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫに対して与える影響が少なく、原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。
　このように、半導体集積回路１では、エッジ検出回路３１０が基準クロック信号ＲＣＫの立ち上がりエッジを検出してクロック分周回路３１をリセットする。これにより、半導体集積回路１では、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）に基づいて生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路１では、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって装置のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）のタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路１では、電源ノイズ（自己ノイズ）を発生させたとしても、この電源ノイズは、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。言い換えれば、半導体集積回路１では、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こす要因となる電源ノイズ（自己ノイズ）をなくしている。
　第１の実施形態によれば、基準クロック信号（基準クロック信号ＲＣＫ、原発振クロック信号Ｘｔａｌであってもよい）に同期し、基準クロック信号ＲＣＫを逓倍した同期クロック信号（同期クロック信号ＰＬＬＯＵＴ）を生成する位相同期回路（システムＰＬＬ３０）と、同期クロック信号ＰＬＬＯＵＴのタイミングで基準クロック信号ＲＣＫの信号波形が変化するエッジ（第１の実施形態では、立ち上がりエッジ）を検出し、立ち上がりエッジが検出されたタイミングを表すエッジ検出信号（エッジ検出信号ＥＤ）を出力するエッジ検出回路（エッジ検出回路３１０）と、エッジ検出信号ＥＤに応じたタイミングでリセットされ、同期クロック信号ＰＬＬＯＵＴを分周した分周クロック信号（内部クロック信号ＩＣＫ）を生成するクロック分周回路（クロック分周回路３１）と、を備える、半導体集積回路（半導体集積回路１）が構成される。
　また、第１の実施形態によれば、エッジ検出回路３１０は、同期クロック信号ＰＬＬＯＵＴの１周期分のエッジ検出信号ＥＤを出力する半導体集積回路１が構成される。
　また、第１の実施形態によれば、エッジ検出回路３１０に立ち上がりエッジの検出を開始させる制御部（制御部２０）、をさらに備える、半導体集積回路１が構成される。
　上述したように、第１の実施形態の半導体集積回路１では、エッジ検出回路３１０が基準クロック信号ＲＣＫの立ち上がりエッジを検出してクロック分周回路３１をリセットすることにより、クロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、第１の実施形態の半導体集積回路１では、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって、第１の実施形態の半導体集積回路１を搭載した装置（システム）のシステム基板に電源ノイズ（自己ノイズ）を発生させてしまった場合でも、この電源ノイズ（自己ノイズ）が発生するタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれることになる。このことにより、第１の実施形態の半導体集積回路１では、発生させてしまった電源ノイズ（自己ノイズ）が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。つまり、第１の実施形態の半導体集積回路１では、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こすタイミングでの電源ノイズ（自己ノイズ）の発生をなくしている。
　このことにより、第１の実施形態の半導体集積回路１を搭載した装置（システム）では、第１の実施形態の半導体集積回路１が発生させてしまった電源ノイズ（自己ノイズ）に起因するシステム全体の性能の低下を抑えることができる。
　なお、第１の実施形態の半導体集積回路１では、エッジ検出回路３１０が出力する同期リセット信号ＳＲによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングから同期クロック信号ＰＬＬＯＵＴの１周期分の位相をずらす構成について説明した。しかし、第１の実施形態の半導体集積回路１においてクロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす量、つまり、内部クロック信号ＩＣＫの位相調整量は、同期クロック信号ＰＬＬＯＵＴの１周期分に限定されるものではない。例えば、第１の実施形態の半導体集積回路１においては、内部クロック信号ＩＣＫのクロック経路に伝搬遅延があることが考えられる。より具体的には、第１の実施形態の半導体集積回路１においては、大規模回路ブロック３２に備えたそれぞれの回路要素にクロック分周回路３１が出力した内部クロック信号ＩＣＫの信号線を引き回す際に、それぞれの回路要素が配置された応じた伝搬遅延があることが考えられる。このため、第１の実施形態の半導体集積回路１では、内部クロック信号ＩＣＫの伝搬遅延に応じたタイミングに、内部クロック信号ＩＣＫの位相を調整する構成にしてもよい。
（第２の実施形態）
　次に、本発明の第２の実施形態の半導体集積回路について説明する。本発明の第２の実施形態の半導体集積回路は、内部クロック信号ＩＣＫのクロック経路に伝搬遅延があることを考慮して、内部クロック信号ＩＣＫの伝搬遅延に応じたタイミングに、内部クロック信号ＩＣＫの位相を調整する構成である。
　図４は、本発明の第２の実施形態における半導体集積回路の概略構成を示したブロック図である。図４に示した第２の実施形態の半導体集積回路の構成には、図２に示した第１の実施形態の半導体集積回路１と同様の構成要素を含んでいる。従って、第２の実施形態の半導体集積回路の構成要素において、第１の実施形態の半導体集積回路１の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
　図４に示した半導体集積回路２は、コンパレータ１０と、制御部２０と、システムＰＬＬ３０と、クロック分周回路３１と、エッジ検出回路３１０と、遅延調整部３２０と、大規模回路ブロック３２と、出力バッファ３３と、を備えている。半導体集積回路２では、第１の実施形態の半導体集積回路１におけるエッジ検出回路３１０とクロック分周回路３１との間に、遅延調整部３２０が追加されている。なお、図４に示した半導体集積回路２の構成においては、内部クロック信号ＩＣＫのクロック経路の伝搬遅延を、複数のバッファ回路が直列に接続された構成の伝搬遅延３４として模式的に示している。また、半導体集積回路２は、ＰＬＬ４０と、大規模回路ブロック４１と、ＰＬＬ５０と、アナログ回路５１と、を備えている。
　半導体集積回路２も、図２に示した第１の実施形態の半導体集積回路１と同様に、例えば、ＡＳＩＣなどによって実現される大規模な半導体集積回路である。半導体集積回路２も、第１の実施形態の半導体集積回路１と同様に、半導体集積回路２を搭載した装置（システム）において、予め定めた機能を実現する。半導体集積回路２も、第１の実施形態の半導体集積回路１と同様に、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。以下の説明においては、第１の実施形態と同様に、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路２は、水晶発振子が発振した原発振クロック信号Ｘｔａｌに基づいて動作するものとして説明する。
　半導体集積回路２では、システムＰＬＬ３０が、生成した同期クロック信号ＰＬＬＯＵＴを、クロック分周回路３１とエッジ検出回路３１０とに加えて、遅延調整部３２０にも出力する。
　また、半導体集積回路２では、エッジ検出回路３１０が、基準クロック信号ＲＣＫの立ち上がりエッジが検出されたタイミングを表す信号を、エッジ検出信号ＥＤとして、遅延調整部３２０に出力する。なお、エッジ検出回路３１０が遅延調整部３２０に出力するエッジ検出信号ＥＤは、第１の実施形態における同期リセット信号ＳＲと同じ信号である。つまり、エッジ検出回路３１０は、同期リセット信号ＳＲをエッジ検出信号ＥＤとして、遅延調整部３２０に出力する。
　遅延調整部３２０は、エッジ検出回路３１０から出力されたエッジ検出信号ＥＤを、予め定めた時間だけ遅延させる。より具体的には、内部クロック信号ＩＣＫの周期をＴＩＣＫ、クロック経路の伝搬遅延３４の遅延時間をＴＤＩＣＫとすると、遅延調整部３２０は、エッジ検出信号ＥＤを（ＴＩＣＫ－ＴＤＩＣＫ）の時間だけ遅延させる。遅延調整部３２０は、遅延させたエッジ検出信号ＥＤを、同期リセット信号ＳＲとしてクロック分周回路３１に出力する。より具体的には、遅延調整部３２０は、エッジ検出回路３１０から出力されたエッジ検出信号ＥＤを、同期クロック信号ＰＬＬＯＵＴの周期の単位で遅延させた同期リセット信号ＳＲを、第１の実施形態における同期リセット信号ＳＲと同じ信号としてクロック分周回路３１に出力する。これにより、半導体集積回路２では、クロック分周回路３１が同期リセット信号ＳＲに応じてリセットされるタイミングが、遅延調整部３２０が遅延させた時間、つまり、（ＴＩＣＫ－ＴＤＩＣＫ）の時間だけ、第１の実施形態の半導体集積回路１に備えたクロック分周回路３１よりも遅くなる。
　なお、遅延調整部３２０は、上述した（ＴＩＣＫ－ＴＤＩＣＫ）の時間に相当する時間だけ遅くする構成、つまり、固定の遅延時間だけエッジ検出信号ＥＤを遅延させた同期リセット信号ＳＲを出力する構成に限定されるものではない。例えば、遅延調整部３２０は、制御部２０からの制御に応じて、エッジ検出信号ＥＤを遅延させて同期リセット信号ＳＲとして出力する時間を変更することができる構成であってもよい。つまり、遅延調整部３２０は、内部クロック信号ＩＣＫの位相調整量を変更することができる構成にしてもよい。これにより、半導体集積回路２が搭載された装置のシステム基板におけるそれぞれの構成要素の配置位置によって変わる可能性がある電源ノイズ（自己ノイズ）が発生するタイミングまでも考慮して、内部クロック信号ＩＣＫの位相調整量を変更することができる。
　なお、半導体集積回路２においても、クロック分周回路３１が生成する内部クロック信号ＩＣＫは、制御部２０がエッジ検出回路３１０に位相調整イネーブル信号ＥＮを出力した後で、エッジ検出回路３１０が検出した基準クロック信号ＲＣＫの最初の立ち上がりエッジのタイミングに同期したクロック信号である。ただし、半導体集積回路２では、上述したように、遅延調整部３２０が同期リセット信号ＳＲのタイミングを遅延させているため、クロック分周回路３１が生成する内部クロック信号ＩＣＫは、同期クロック信号ＰＬＬＯＵＴの複数周期分の位相をずらしたクロック信号である。
　このため、半導体集積回路２では、出力バッファ３３が出力する出力信号ＯＵＴも、遅延調整部３２０が遅延させた同期クロック信号ＰＬＬＯＵＴの複数周期分だけ遅いタイミングで、レベルが変化（遷移）することになる。なお、半導体集積回路２においても、第１の実施形態の半導体集積回路１と同様に、出力信号ＯＵＴのレベルが変化（遷移）による電源ノイズ（自己ノイズ）が、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。むしろ、半導体集積回路２では、大規模回路ブロック３２内で内部クロック信号ＩＣＫのクロック経路の伝搬遅延をより反映させたタイミングで出力信号ＯＵＴのレベルが変化（遷移）するため、より適切に原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫの立ち上がりエッジに起こり得るジッタを抑えることができる。なお、半導体集積回路２における内部クロック信号ＩＣＫに対する位相調整の動作に関する詳細な説明は、後述する。
　ここで、遅延調整部３２０の構成の一例について説明する。図５は、本発明の第２の実施形態の半導体集積回路２に備えた遅延調整部３２０の概略構成の一例を示したブロック図である。図５に示した遅延調整部３２０の構成の一例は、エッジ検出信号ＥＤを遅延させる時間を変更することができる、つまり、内部クロック信号ＩＣＫの位相調整量を変更することができる構成の一例である。
　遅延調整部３２０は、４つのＤ型フリップフロップ（Ｄ－ＦＦ）３２０１～Ｄ－ＦＦ３２０４と、セレクタ３２０５と、を備えている。遅延調整部３２０では、Ｄ－ＦＦ３２０１、Ｄ－ＦＦ３２０２、Ｄ－ＦＦ３２０３、Ｄ－ＦＦ３２０４の順番で順次接続され、遅延調整部３２０に入力されたエッジ検出信号ＥＤおよびそれぞれのＤ型フリップフロップの出力信号が、セレクタ３２０５の入力信号として接続されている。そして、遅延調整部３２０では、セレクタ３２０５が選択した入力信号を、同期リセット信号ＳＲとして出力する。
　遅延調整部３２０では、それぞれのＤ型フリップフロップが、入力されたエッジ検出信号ＥＤまたは前段のＤ型フリップフロップの出力信号を、同期クロック信号ＰＬＬＯＵＴの周期ごとに取り込んで保持する。また、遅延調整部３２０では、セレクタ３２０５が、例えば、制御部２０からの制御に応じて、エッジ検出信号ＥＤまたは４つのＤ型フリップフロップの出力信号のいずれか１つの信号を選択し、選択した信号を同期リセット信号ＳＲとして出力する。
　このような構成によって遅延調整部３２０は、制御部２０からの制御に応じて、エッジ検出回路３１０から出力されたエッジ検出信号ＥＤをそのまま、またはエッジ検出信号ＥＤを同期クロック信号ＰＬＬＯＵＴの１周期分～４周期分だけ遅延させて、同期リセット信号ＳＲとしてクロック分周回路３１に出力する。これにより、半導体集積回路２では、遅延調整部３２０が出力する同期リセット信号ＳＲによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングから同期クロック信号ＰＬＬＯＵＴの１周期分～５周期分の位相をずらす構成となる。
　なお、図５には、エッジ検出信号ＥＤを同期クロック信号ＰＬＬＯＵＴの０周期～４周期分だけ遅延させて出力する遅延調整部３２０の構成を示したが、遅延調整部３２０の構成は、図５に示した構成に限定されるものではない。例えば、遅延調整部３２０は、基準クロック信号ＲＣＫの１周期分、つまり、原発振クロック信号Ｘｔａｌの１周期分に相当する数のＤ型フリップフロップを備える構成にしてもよい。この構成の場合、遅延調整部３２０は、制御部２０からの制御に応じて、エッジ検出信号ＥＤを基準クロック信号ＲＣＫの１周期のいずれのタイミングにも遅延させて、同期リセット信号ＳＲとして出力することができる。これにより、半導体集積回路２では、異なる様々な装置に搭載された場合でも、内部クロック信号ＩＣＫの位相調整量を適切に変更することができる。なお、遅延調整部３２０の構成は、エッジ検出信号ＥＤを遅延させて同期リセット信号ＳＲとして出力する構成であれば、どのような構成であってもよい。
　なお、遅延調整部３２０がエッジ検出信号ＥＤを遅延させる時間を変更する構成ではない場合、つまり、内部クロック信号ＩＣＫの位相調整量が固定の構成である場合には、セレクタ３２０５を備えず、最終段のＤ型フリップフロップ（図５では、Ｄ－ＦＦ３２０４）の出力信号を、同期リセット信号ＳＲとしてクロック分周回路３１に出力する構成であってもよい。
　ここで、半導体集積回路２に備えた大規模回路ブロック３２内のそれぞれの回路要素が動作する内部クロック信号ＩＣＫに対する位相調整の動作について説明する。図６は、本発明の第２の実施形態の半導体集積回路２における位相調整の動作を示したタイミングチャートである。図６には、図３に示した第１の実施形態の半導体集積回路１における位相調整の動作と同様に、半導体集積回路２における内部クロック信号ＩＣＫのクロック経路のそれぞれの構成要素が出力する信号のタイミングを示している。より具体的には、原発振クロック信号Ｘｔａｌ、同期クロック信号ＰＬＬＯＵＴ、位相調整イネーブル信号ＥＮ、エッジ検出信号ＥＤ、同期リセット信号ＳＲ、および内部クロック信号ＩＣＫのそれぞれのタイミングを示している。なお、図６に示した原発振クロック信号Ｘｔａｌのタイミングも、第１の実施形態の半導体集積回路１における原発振クロック信号Ｘｔａｌのタイミングと同様に、エッジ検出回路３１０が立ち上がりエッジを検出する基準クロック信号ＲＣＫのタイミングでもある。以下の説明においても、第１の実施形態の半導体集積回路１における位相調整の動作と同様に、エッジ検出回路３１０が、原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出するものとして説明する。また、図６には、図３に示した第１の実施形態の半導体集積回路１における位相調整の動作と同様に、半導体集積回路２における内部クロック信号ＩＣＫに基づいたタイミングで発生する電源ノイズ（自己ノイズ）のタイミングとして過渡電流のタイミングを示している。
　なお、半導体集積回路２は、伝搬遅延３４によってクロック分周回路３１が生成した内部クロック信号ＩＣＫが遅延することを考慮し、内部クロック信号ＩＣＫの位相を調整する構成である。このため、図６には、内部クロック信号ＩＣＫのタイミングとして、遅延調整部３２０が同期リセット信号ＳＲのタイミングを調整しない場合の内部クロック信号ＩＣＫ（調整前）と、遅延調整部３２０が同期リセット信号ＳＲのタイミングを調整した場合の内部クロック信号ＩＣＫ（調整後）との両方を示している。なお、図６に示した内部クロック信号ＩＣＫ（調整後）のタイミングは、遅延調整部３２０が、エッジ検出信号ＥＤを同期クロック信号ＰＬＬＯＵＴの２周期分だけ遅延させて同期リセット信号ＳＲとしてクロック分周回路３１に出力した場合の一例である。つまり、図６には、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相を、第１の実施形態の半導体集積回路１と同様に同期クロック信号ＰＬＬＯＵＴの１周期分ずらした場合の内部クロック信号ＩＣＫ（調整前）のタイミングと、同期クロック信号ＰＬＬＯＵＴの３周期分ずらした場合の内部クロック信号ＩＣＫ（調整後）のタイミングとを示している。なお、図６に示した内部クロック信号ＩＣＫは、図３に示した第１の実施形態の半導体集積回路１における位相調整の動作と同様に、同期クロック信号ＰＬＬＯＵＴを５分周した場合の一例である。つまり、図６に示した内部クロック信号ＩＣＫの周波数は、図３に示した第１の実施形態の半導体集積回路１における位相調整の動作と同様に、同期クロック信号ＰＬＬＯＵＴの１／５倍の周波数である。
　半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、装置のシステム基板の電源がオンされ、制御部２０が起動したときに、位相調整の動作を開始する。このとき、制御部２０は、まず、第１の実施形態の半導体集積回路１と同様に、位相調整イネーブル信号ＥＮを“Ｈｉｇｈ”レベルにする。これにより、エッジ検出回路３１０は、位相調整イネーブル信号ＥＮの“Ｈｉｇｈ”レベルに応じて、原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出する。図６でも、図３に示した第１の実施形態の半導体集積回路１における位相調整の動作と同様に、エッジ検出回路３１０が、時刻ｔ０１のときに、原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出した場合の動作を示している。
　エッジ検出回路３１０は、時刻ｔ０１において原発振クロック信号Ｘｔａｌの立ち上がりエッジを検出すると、同期クロック信号ＰＬＬＯＵＴの１周期分のエッジ検出信号ＥＤを遅延調整部３２０に出力する。つまり、エッジ検出回路３１０は、時刻ｔ０１においてエッジ検出信号ＥＤを“Ｈｉｇｈ”レベルにし、その後、時刻ｔ１１においてエッジ検出信号ＥＤを“Ｌｏｗ”レベルにする。
　ここで、遅延調整部３２０がエッジ検出回路３１０から出力されたエッジ検出信号ＥＤを遅延させずに、同期リセット信号ＳＲとしてクロック分周回路３１に出力した場合を考える。この場合、クロック分周回路３１が生成した内部クロック信号ＩＣＫは、伝搬遅延３４によって遅延し、内部クロック信号ＩＣＫ（調整前）のタイミングで、大規模回路ブロック３２内のそれぞれの回路要素に出力される。この内部クロック信号ＩＣＫ（調整前）は、内部クロック信号ＩＣＫの遷移期間Ｂ内に示したように、立ち上がりエッジのタイミングが、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングに近くなっている。このため、半導体集積回路２の出力信号ＯＵＴのレベルの変化（遷移）による電源ノイズ（自己ノイズ）が、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因となることが懸念される。
　より具体的には、図６に示した内部クロック信号ＩＣＫ（調整前）のタイミングでは、時刻ｔ１３における内部クロック信号ＩＣＫの立ち上がりエッジのタイミングが、時刻ｔ０３における原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングに近くなっている。このため、図６において破線で示した、内部クロック信号ＩＣＫ（調整前）のそれぞれの立ち上がりエッジに同期して多く流れる過渡電流（調整前）による電源ノイズ（自己ノイズ）が、時刻ｔ０３のときの原発振クロック信号Ｘｔａｌ（基準クロック信号ＲＣＫ）の立ち上がりエッジにジッタを起こさせる要因となることが懸念される。
　このため、半導体集積回路２では、遅延調整部３２０が、エッジ検出回路３１０から出力されたエッジ検出信号ＥＤを同期クロック信号ＰＬＬＯＵＴの周期の単位で遅延させて、同期リセット信号ＳＲとしてクロック分周回路３１に出力する。図６では、遅延調整部３２０が、エッジ検出信号ＥＤを同期クロック信号ＰＬＬＯＵＴの２周期分だけ遅延させて同期リセット信号ＳＲとしてクロック分周回路３１に出力している。このため、遅延調整部３２０は、時刻ｔ２１において同期リセット信号ＳＲを“Ｈｉｇｈ”レベルにし、その後、時刻ｔ２２において同期リセット信号ＳＲを“Ｌｏｗ”レベルにする。これにより、クロック分周回路３１は、遅延調整部３２０から出力された同期リセット信号ＳＲの“Ｈｉｇｈ”レベルによって分周の動作がリセットされ、同期リセット信号ＳＲが“Ｌｏｗ”レベルになった、つまり、リセットが解除された時刻ｔ２２から、同期クロック信号ＰＬＬＯＵＴを分周した内部クロック信号ＩＣＫの出力を開始する。なお、クロック分周回路３１が時刻ｔ２２から出力を開始した内部クロック信号ＩＣＫも、伝搬遅延３４によって遅延する。このため、クロック分周回路３１が時刻ｔ２２から出力を開始した内部クロック信号ＩＣＫは、伝搬遅延３４によって遅延した時刻ｔ２３から、内部クロック信号ＩＣＫ（調整後）のタイミングで、大規模回路ブロック３２内のそれぞれの回路要素に出力される。この内部クロック信号ＩＣＫ（調整後）は、内部クロック信号ＩＣＫの遷移期間Ａ内に示したように、立ち上がりエッジのタイミングが、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングから遠くなっている。すなわち、クロック分周回路３１が出力する内部クロック信号ＩＣＫ（調整後）は、エッジ検出回路３１０が検出した原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングから、より適切に位相をずらしたクロック信号となっている。このため、半導体集積回路２の出力信号ＯＵＴのレベルの変化（遷移）による電源ノイズ（自己ノイズ）が、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。
　より具体的には、図６に示した内部クロック信号ＩＣＫ（調整後）のタイミングでは、時刻ｔ２４における内部クロック信号ＩＣＫの立ち上がりエッジのタイミングが、時刻ｔ０３における原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングから遠くなっている。このため、図６において実線で示した、内部クロック信号ＩＣＫ（調整後）のそれぞれの立ち上がりエッジに同期して多く流れる過渡電流（調整後）による電源ノイズ（自己ノイズ）は、時刻ｔ０３のときの原発振クロック信号Ｘｔａｌ（基準クロック信号ＲＣＫ）の立ち上がりエッジにジッタを起こさせる要因にはならない。
　このように、半導体集積回路２では、エッジ検出回路３１０が基準クロック信号ＲＣＫの立ち上がりエッジを検出した後、遅延調整部３２０がクロック分周回路３１をリセットするタイミングを遅らせる。これにより、半導体集積回路２では、内部クロック信号ＩＣＫのクロック経路に伝搬遅延がある場合でも、内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって装置のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）のタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、電源ノイズ（自己ノイズ）を発生させたとしても、この電源ノイズは、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。言い換えれば、半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こす要因となる電源ノイズ（自己ノイズ）をなくしている。
　第２の実施形態によれば、エッジ検出信号（エッジ検出信号ＥＤ）を同期クロック信号（同期クロック信号ＰＬＬＯＵＴ）の周期の単位で遅延させる遅延調整部（遅延調整部３２０）、をさらに備える、半導体集積回路（半導体集積回路２）が構成される。
　また、第２の実施形態によれば、エッジ検出回路（エッジ検出回路３１０）にエッジ（第１の実施形態では、立ち上がりエッジ）の検出を開始させるとともに、エッジ検出信号（エッジ検出信号ＥＤ）を遅延させる時間を遅延調整部３２０に設定する制御部（制御部２０）、をさらに備える、半導体集積回路２が構成される。
　上述したように、第２の実施形態の半導体集積回路２では、第１の実施形態の半導体集積回路１と同様に、エッジ検出回路３１０が基準クロック信号ＲＣＫの立ち上がりエッジを検出する。また、第２の実施形態の半導体集積回路２では、遅延調整部３２０がタイミングを遅らせてクロック分周回路３１をリセットする。これにより、第２の実施形態の半導体集積回路２では、内部クロック信号ＩＣＫのクロック経路に伝搬遅延がある場合でも、第１の実施形態の半導体集積回路１と同様に、クロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、第２の実施形態の半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって、第２の実施形態の半導体集積回路２を搭載した装置（システム）のシステム基板に電源ノイズ（自己ノイズ）を発生させてしまった場合でも、この電源ノイズ（自己ノイズ）が発生するタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれることになる。このことにより、第２の実施形態の半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、発生させてしまった電源ノイズ（自己ノイズ）が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。つまり、第２の実施形態の半導体集積回路２でも、第１の実施形態の半導体集積回路１と同様に、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こすタイミングでの電源ノイズ（自己ノイズ）の発生をなくしている。
　このことにより、第２の実施形態の半導体集積回路２を搭載した装置（システム）でも、第１の実施形態の半導体集積回路１を搭載した装置（システム）と同様に、第２の実施形態の半導体集積回路２が発生させてしまった電源ノイズ（自己ノイズ）に起因するシステム全体の性能の低下を抑えることができる。
　なお、第２の実施形態の半導体集積回路２では、遅延調整部３２０が、（ＴＩＣＫ－ＴＤＩＣＫ）の時間に相当する固定の遅延時間だけエッジ検出信号ＥＤを遅延させた同期リセット信号ＳＲによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングから同期クロック信号ＰＬＬＯＵＴの周期の単位で位相をずらす構成について説明した。そして、第２の実施形態の半導体集積回路２では、遅延調整部３２０が、制御部２０からの制御に応じて、エッジ検出信号ＥＤを遅延させる同期クロック信号ＰＬＬＯＵＴの周期を変更することができる構成についても説明した。しかし、第２の実施形態の半導体集積回路２においては、制御部２０によって遅延調整部３２０がエッジ検出信号ＥＤを遅延させる同期クロック信号ＰＬＬＯＵＴの周期を変更する方法については説明していない。例えば、第２の実施形態の半導体集積回路２においては、制御部２０が、基準クロック信号ＲＣＫの立ち上がりエッジのタイミングと内部クロック信号ＩＣＫの立ち上がりエッジのタイミングとのずれ量、つまり、基準クロック信号ＲＣＫと内部クロック信号ＩＣＫとの位相のずれ量に基づいて、遅延調整部３２０がエッジ検出信号ＥＤを遅延させる同期クロック信号ＰＬＬＯＵＴの周期を変更する構成にしてもよい。
（第３の実施形態）
　次に、本発明の第３の実施形態の半導体集積回路について説明する。本発明の第３の実施形態の半導体集積回路は、基準クロック信号ＲＣＫと内部クロック信号ＩＣＫとの位相のずれ量に基づいて、内部クロック信号ＩＣＫのクロック経路に伝搬遅延を考慮したタイミングに、内部クロック信号ＩＣＫの位相を調整する構成である。
　図７は、本発明の第３の実施形態における半導体集積回路の概略構成を示したブロック図である。図７に示した第３の実施形態の半導体集積回路の構成には、図２に示した第１の実施形態の半導体集積回路１や、図４に示した第２の実施形態の半導体集積回路２と同様の構成要素を含んでいる。従って、第３の実施形態の半導体集積回路の構成要素において、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
　図７に示した半導体集積回路３は、コンパレータ１０と、制御部２０と、システムＰＬＬ３０と、クロック分周回路３１と、エッジ検出回路３１０と、遅延調整部３２０と、位相比較部３３０と、ダミー遅延部３３１と、大規模回路ブロック３２と、出力バッファ３３と、を備えている。半導体集積回路３では、第２の実施形態の半導体集積回路２に、位相比較部３３０とダミー遅延部３３１とが追加されている。なお、図７に示した半導体集積回路３の構成においても、図４に示した第２の実施形態の半導体集積回路２と同様に、内部クロック信号ＩＣＫのクロック経路の伝搬遅延を、伝搬遅延３４によって模式的に示している。また、半導体集積回路３は、ＰＬＬ４０と、大規模回路ブロック４１と、ＰＬＬ５０と、アナログ回路５１と、を備えている。
　半導体集積回路３も、図２に示した第１の実施形態の半導体集積回路１や、図４に示した第２の実施形態の半導体集積回路２と同様に、例えば、ＡＳＩＣなどによって実現される大規模な半導体集積回路である。半導体集積回路３も、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、半導体集積回路３を搭載した装置（システム）において、予め定めた機能を実現する。半導体集積回路３も、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。以下の説明においては、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路３は、水晶発振子が発振した原発振クロック信号Ｘｔａｌに基づいて動作するものとして説明する。
　半導体集積回路３では、コンパレータ１０が、波形を整形した原発振クロック信号Ｘｔａｌを、システムＰＬＬ３０、エッジ検出回路３１０、ＰＬＬ４０、およびＰＬＬ５０に加えて位相比較部３３０にも供給する。
　また、半導体集積回路３では、クロック分周回路３１が、生成した内部クロック信号ＩＣＫを、大規模回路ブロック３２内のそれぞれの回路要素に加えて、ダミー遅延部３３１にも出力する。
　また、半導体集積回路３では、制御部２０が、内部クロック信号ＩＣＫの位相調整量を決定して遅延調整部３２０に設定する。より具体的には、制御部２０は、遅延調整部３２０においてエッジ検出信号ＥＤを遅延させる時間、つまり、Ｄ型フリップフロップの段数を決定し、決定したＤ型フリップフロップの段数を設定（選択）するための遅延調整信号ＤＡを、遅延調整部３２０に出力する。なお、半導体集積回路３に備えた遅延調整部３２０の構成は、図５に示した遅延調整部３２０の構成である。従って、遅延調整部３２０は、セレクタ３２０５が、制御部２０から出力された遅延調整信号ＤＡに応じて、エッジ検出信号ＥＤまたは４つのＤ型フリップフロップの出力信号のいずれか１つの信号を選択し、選択した信号を同期リセット信号ＳＲとして出力する。
　ダミー遅延部３３１は、内部クロック信号ＩＣＫのクロック経路の伝搬遅延に相当する遅延量を模擬する回路である。より具体的には、ダミー遅延部３３１は、大規模回路ブロック３２に備えたそれぞれの回路要素にクロック分周回路３１が出力した内部クロック信号ＩＣＫの信号線を引き回す際に、それぞれの回路要素の配置に応じた伝搬遅延を模擬する遅延回路である。つまり、ダミー遅延部３３１は、伝搬遅延３４と同じ遅延量を模擬する。図７に示した半導体集積回路３の構成においては、伝搬遅延３４と同じ遅延量を、複数のバッファ回路が直列に接続された構成によって模擬する構成のダミー遅延部３３１を示している。なお、ダミー遅延部３３１が伝搬遅延３４と同じ遅延量を模擬する構成は、図７に示したダミー遅延部３３１の構成に限定されるものではなく、伝搬遅延３４と同じ遅延量を模擬することができれば、いかなる構成であってもよい。ダミー遅延部３３１は、クロック分周回路３１から出力された内部クロック信号ＩＣＫを、伝搬遅延３４と同じ遅延時間だけ遅延させて、位相比較部３３０に出力する。
　位相比較部３３０は、コンパレータ１０から出力された基準クロック信号ＲＣＫと、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫとの位相を比較する。位相比較部３３０は、基準クロック信号ＲＣＫを基準のクロック信号とし、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫ（以下、「遅延内部クロック信号ＤＩＣＫ」という）を比較対象のクロック信号として、それぞれのクロック信号同士の位相を比較する。位相比較部３３０は、基準クロック信号ＲＣＫと遅延内部クロック信号ＤＩＣＫとの位相を比較した結果を表す位相比較結果信号ＰＤを、制御部２０に出力する。なお、位相比較部３３０が出力する位相比較結果信号ＰＤには、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、基準クロック信号ＲＣＫの立ち上がりエッジの位相よりも進んでいるか、遅れているかを表す情報が含まれている。
　半導体集積回路３では、制御部２０が、位相比較部３３０から出力された位相比較結果信号ＰＤに基づいて、遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間を決定し、決定した結果に応じて内部クロック信号ＩＣＫの位相調整量を遅延調整部３２０に設定する。より具体的には、半導体集積回路３では、制御部２０が、遅延調整部３２０に備えたＤ型フリップフロップによって遅延させるエッジ検出信号ＥＤの段数を決定し、決定した段数を表す情報を、遅延調整信号ＤＡとして遅延調整部３２０に備えたセレクタ３２０５に出力する。そして、半導体集積回路３では、遅延調整部３２０に備えたセレクタ３２０５が、遅延調整信号ＤＡが表す段数のＤ型フリップフロップから出力された出力信号を選択し、選択した信号を同期リセット信号ＳＲとしてクロック分周回路３１に出力する。これにより、半導体集積回路３では、位相比較部３３０が比較した基準クロック信号ＲＣＫと遅延内部クロック信号ＤＩＣＫとの位相差に応じて、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相を変更、つまり、内部クロック信号ＩＣＫの位相調整量を変更する。
　なお、半導体集積回路３においても、クロック分周回路３１が生成する内部クロック信号ＩＣＫは、制御部２０がエッジ検出回路３１０に位相調整イネーブル信号ＥＮを出力した後で、エッジ検出回路３１０が検出した基準クロック信号ＲＣＫの最初の立ち上がりエッジのタイミングに同期したクロック信号である。ただし、半導体集積回路３でも、第２の実施形態の半導体集積回路２と同様に、遅延調整部３２０が同期リセット信号ＳＲのタイミングを遅延させているため、クロック分周回路３１が生成する内部クロック信号ＩＣＫは、同期クロック信号ＰＬＬＯＵＴの複数周期分の位相をずらしたクロック信号である。
　このため、半導体集積回路３でも、第２の実施形態の半導体集積回路２と同様に、出力バッファ３３が出力する出力信号ＯＵＴが、遅延調整部３２０が遅延させた同期クロック信号ＰＬＬＯＵＴの複数周期分だけ遅いタイミングで、レベルが変化（遷移）することになる。なお、半導体集積回路３においても、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、出力信号ＯＵＴのレベルが変化（遷移）による電源ノイズ（自己ノイズ）が、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。むしろ、半導体集積回路３では、基準クロック信号ＲＣＫと遅延内部クロック信号ＤＩＣＫとの位相差に応じたタイミングで出力信号ＯＵＴのレベルが変化（遷移）するため、より適切に原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫの立ち上がりエッジに起こり得るジッタを抑えることができる。
　なお、半導体集積回路３では、内部クロック信号ＩＣＫの位相調整量が第２の実施形態の半導体集積回路２と異なるが、半導体集積回路３における内部クロック信号ＩＣＫに対する位相調整の動作は、第２の実施形態の半導体集積回路２と同様である。従って、半導体集積回路３における内部クロック信号ＩＣＫに対する位相調整の動作に関する詳細な説明は省略する。
　ここで、位相比較部３３０の構成および位相比較の動作の一例について説明する。図８は、本発明の第３の実施形態の半導体集積回路３に備えた位相比較部３３０の概略構成の一例および位相比較部３３０の動作の一例を示した図である。図８の（ａ）には、位相比較部３３０の構成の一例を示している。また、図８の（ｂ）～図８の（ｄ）には、図８の（ａ）に示した構成の位相比較部３３０における位相比較動作の一例を示している。また、図８の（ｅ）には、位相比較部３３０から出力された位相比較結果信号ＰＤに基づいて制御部２０が決定する遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間（遅延調整値）の範囲の一例を模式的に示している。
　まず、図８の（ａ）に示した位相比較部３３０の構成について説明する。なお、半導体集積回路３においても、基準クロック信号ＲＣＫは、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、原発振クロック信号Ｘｔａｌと同様のクロック信号である。以下の説明においては、位相比較部３３０が、遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相を比較するものとして説明する。
　位相比較部３３０では、原発振クロック信号Ｘｔａｌを、位相比較する基準のクロック信号とし、遅延内部クロック信号ＤＩＣＫを、位相比較する対象のクロック信号としている。位相比較部３３０は、Ｄ型フリップフロップ（Ｄ－ＦＦ）３３０１と、カウンタ３３０２と、を備えている。位相比較部３３０では、Ｄ－ＦＦ３３０１のデータ入力として遅延内部クロック信号ＤＩＣＫが入力され、Ｄ－ＦＦ３３０１のクロック入力として原発振クロック信号Ｘｔａｌが入力されている。そして、位相比較部３３０では、Ｄ－ＦＦ３３０１から出力される出力信号ＦＦＯＵＴがカウンタ３３０２に入力されている。また、位相比較部３３０では、カウンタ３３０２のクロック入力として原発振クロック信号Ｘｔａｌが入力されている。そして、位相比較部３３０では、カウンタ３３０２の出力信号を、位相比較結果信号ＰＤとして出力する。
　位相比較部３３０では、Ｄ－ＦＦ３３０１が、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングで、遅延内部クロック信号ＤＩＣＫのレベルを取り込んで保持する。また、位相比較部３３０では、カウンタ３３０２が、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングで、Ｄ－ＦＦ３３０１から出力された出力信号ＦＦＯＵＴ、つまり、保持した遅延内部クロック信号ＤＩＣＫのレベルをカウントする。なお、カウンタ３３０２は、Ｄ－ＦＦ３３０１が出力した出力信号ＦＦＯＵＴが“Ｈｉｇｈ”レベルであるときを、予め定めた回数、つまり、原発振クロック信号Ｘｔａｌにおける予め定めた周期の期間だけカウントする。そして、位相比較部３３０では、カウンタ３３０２が予め定めた回数だけカウントした結果の値（カウント値）を位相比較結果信号ＰＤとして出力する。つまり、位相比較部３３０は、カウンタ３３０２が原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングでカウントした、遅延内部クロック信号ＤＩＣＫが“Ｈｉｇｈ”レベルである回数を、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも進んでいるか、遅れているかを表す情報（位相比較結果信号ＰＤ）として出力する。
　次に、図８の（ｂ）～図８の（ｄ）を用いて、図８の（ａ）に示した位相比較部３３０における位相比較動作の一例について説明する。位相比較部３３０に備えたカウンタ３３０２が、Ｄ－ＦＦ３３０１から出力された出力信号ＦＦＯＵＴの“Ｈｉｇｈ”レベルをカウントする原発振クロック信号Ｘｔａｌの周期は、複数回カウントすることができる周期であれば、その長さ、つまり、カウントする回数に関しては、特に規定しない。以下の説明においては、一例として、位相比較部３３０に備えたカウンタ３３０２が、原発振クロック信号Ｘｔａｌの３２周期分の期間だけ、Ｄ－ＦＦ３３０１から出力された出力信号ＦＦＯＵＴの“Ｈｉｇｈ”レベルをカウントするものとして説明する。
　まず、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも常に遅れている場合の動作について説明する。つまり、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも遅れている状態で安定している場合について説明する。この場合、Ｄ－ＦＦ３３０１は、図８の（ｂ）に示したように、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングである時刻ｔ３１や時刻ｔ３２のときに、遅延内部クロック信号ＤＩＣＫの“Ｈｉｇｈ”レベルを取り込んで保持する。そして、Ｄ－ＦＦ３３０１は、保持している“Ｈｉｇｈ”レベルの出力信号ＦＦＯＵＴをカウンタ３３０２に出力する。このため、カウンタ３３０２は、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングでＤ－ＦＦ３３０１が出力した出力信号ＦＦＯＵＴの“Ｈｉｇｈ”レベルを３２回カウントし、カウント値＝３２の位相比較結果信号ＰＤを出力する。
　続いて、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも常に進んでいる場合の動作について説明する。つまり、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも進んでいる状態で安定している場合について説明する。この場合、Ｄ－ＦＦ３３０１は、図８の（ｃ）に示したように、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングである時刻ｔ３１や時刻ｔ３２のときに、遅延内部クロック信号ＤＩＣＫの“Ｌｏｗ”レベルを取り込んで保持する。そして、Ｄ－ＦＦ３３０１は、保持している“Ｌｏｗ”レベルの出力信号ＦＦＯＵＴをカウンタ３３０２に出力する。このため、カウンタ３３０２は、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングでＤ－ＦＦ３３０１が出力した出力信号ＦＦＯＵＴの“Ｈｉｇｈ”レベルを３２回カウントすることなく、カウント値＝０の位相比較結果信号ＰＤを出力する。
　続いて、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも遅れているときと進んでいるときとが含まれている場合の動作について説明する。つまり、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相に一致しているため、一方の状態に安定していない場合について説明する。この場合、Ｄ－ＦＦ３３０１は、図８の（ｄ）に示したように、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングである時刻ｔ３１や時刻ｔ３２のときに、遅延内部クロック信号ＤＩＣＫの“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルを取り込んで保持する。そして、Ｄ－ＦＦ３３０１は、保持している“Ｈｉｇｈ”レベルまたは“Ｌｏｗ”レベルの出力信号ＦＦＯＵＴをカウンタ３３０２に出力する。このため、カウンタ３３０２は、原発振クロック信号Ｘｔａｌの立ち上がりエッジのタイミングでＤ－ＦＦ３３０１が出力した出力信号ＦＦＯＵＴの“Ｈｉｇｈ”レベルのみをカウントし、カウント値が３１～１の間の位相比較結果信号ＰＤを出力する。図８の（ｄ）には、カウンタ３３０２が、カウント値≒１５（カウント値＝１５に近い範囲の複数の値）の位相比較結果信号ＰＤを出力している場合の一例を示している。
　このような構成および動作によって位相比較部３３０は、遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相を比較した結果を表す位相比較結果信号ＰＤを、制御部２０に出力する。つまり、位相比較部３３０は、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相に対する原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相の状態に応じて異なるカウント値の位相比較結果信号ＰＤを、制御部２０に出力する。これにより、半導体集積回路３では、制御部２０が、位相比較部３３０から出力された位相比較結果信号ＰＤが表すカウント値に基づいて、遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間を、内部クロック信号ＩＣＫの位相調整量として決定する。
　なお、図８の（ａ）～図８の（ｄ）には、原発振クロック信号Ｘｔａｌにおける予め定めた周期の期間だけ、遅延内部クロック信号ＤＩＣＫのレベルが“Ｈｉｇｈ”レベルであるときをカウントする構成および動作の位相比較部３３０を示した。しかし、位相比較部３３０は、図８の（ａ）～図８の（ｄ）に示した構成および動作の位相比較部に限定されるものではない。より具体的には、半導体集積回路３に備える位相比較部３３０は、遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相を比較し、少なくとも、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が基準クロック信号ＲＣＫの立ち上がりエッジの位相と一致しているか否かを表す位相比較結果信号ＰＤを出力することができれば、どのような構成および動作の位相比較部であってもよい。
　次に、図８の（ｅ）を用いて、制御部２０が遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間（遅延調整値）を決定する動作の一例について説明する。制御部２０は、位相比較部３３０から出力された位相比較結果信号ＰＤが表すカウント値が、遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相が遅れている状態または進んでいる状態で安定していることを表している範囲内に、遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間（遅延調整値）を決定する。言い換えれば、制御部２０は、位相比較部３３０から出力された位相比較結果信号ＰＤが表すカウント値が、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相に一致していないことを表している範囲内に、遅延調整部３２０に備えたＤ型フリップフロップの段数を決定する。
　上述したように、位相比較部３３０は、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも遅れている状態のときには、カウント値＝３２の位相比較結果信号ＰＤを出力する。また、位相比較部３３０は、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相よりも進んでいる状態のときには、カウント値＝０の位相比較結果信号ＰＤを出力する。また、位相比較部３３０は、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相に一致している状態のときには、カウント値が３１～１の間の位相比較結果信号ＰＤを出力する。
　このため、制御部２０は、位相比較部３３０から出力された位相比較結果信号ＰＤが表すカウント値が、遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相が遅れている状態または進んでいる状態であることを表している範囲を遅延調整値に決定する。つまり、制御部２０は、位相比較部３３０から出力された位相比較結果信号ＰＤが表すカウント値が、カウント値＝３２またはカウント値＝０である範囲（図８の（ｅ）に示した「位相＝一致」以外の範囲）の遅延調整値を決定し、この遅延調整値となるＤ型フリップフロップの段数を設定（選択）するための遅延調整信号ＤＡを、遅延調整部３２０に出力する。
　なお、半導体集積回路３でも、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、装置のシステム基板の電源がオンされ、制御部２０が起動したときに位相調整の動作を開始し、位相調整イネーブル信号ＥＮを“Ｈｉｇｈ”レベルにする。しかし、半導体集積回路３では、制御部２０が起動したときの位相調整の動作において遅延調整部３２０に出力した遅延調整信号ＤＡが、必ずしも遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相が遅れている状態または進んでいる状態であることを表している範囲の遅延調整値であるとは限らない。つまり、制御部２０が起動したときに遅延調整部３２０に設定したＤ型フリップフロップの段数で動作した後に位相比較部３３０が位相比較をした結果、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相に一致している状態であることも考えられる。この場合、制御部２０は、位相調整イネーブル信号ＥＮを一旦“Ｌｏｗ”レベルにして異なる遅延調整値になる遅延調整信号ＤＡを遅延調整部３２０に出力して、位相調整イネーブル信号ＥＮを再度“Ｈｉｇｈ”レベルにする。つまり、制御部２０は、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相に一致していることを表す位相比較結果信号ＰＤが位相比較部３３０から出力された場合には、起動したときと同様に位相調整の動作をやり直す。これにより、遅延調整部３２０は、セレクタ３２０５によって異なる段数のＤ型フリップフロップから出力された出力信号を選択した同期リセット信号ＳＲをクロック分周回路３１に出力し、クロック分周回路３１は、異なる位相の内部クロック信号ＩＣＫを生成し直して、大規模回路ブロック３２内のそれぞれの回路要素に出力する。
　なお、制御部２０は、位相比較部３３０から、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が原発振クロック信号Ｘｔａｌの立ち上がりエッジの位相に一致していることを表す位相比較結果信号ＰＤがさらに出力された場合には、同様に位相調整の動作をやり直すことによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相を変更する。つまり、制御部２０は、位相比較部３３０から出力された位相比較結果信号ＰＤに応じて位相調整の動作を繰り返すことによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を変更する。
　なお、制御部２０は、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を変更した最終的な遅延調整値を記憶しておく構成であってもよい。この場合、半導体集積回路３を搭載した装置（システム）では、例えば、システム基板の電源をオフせずに消費電力を低減する、つまり、基準クロック信号ＲＣＫの生成を継続した状態で他の構成要素の動作を停止するスタンバイモードやスリープモードなどの低消費電力モードから通常の動作モードに復帰する際に、記憶しておいた遅延調整値に基づいて、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を変更することができる。これにより、半導体集積回路３を搭載した装置（システム）では、制御部２０が位相比較部３３０から出力された位相比較結果信号ＰＤに応じて位相調整の動作を繰り返すよりも早く、通常の動作モードに復帰することができる。つまり、半導体集積回路３を搭載した装置（システム）では、原発振クロック信号Ｘｔａｌと内部クロック信号ＩＣＫとの位相の関係が変わってしまうことがなければ、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を変更するための位相調整の動作をすることなく、以前の遅延調整値を利用することができる。
　なお、図８の（ｅ）では、位相比較部３３０から出力された位相比較結果信号ＰＤが表すカウント値がカウント値＝３２またはカウント値＝０である範囲以外を、「位相＝一致」の範囲とし、この「位相＝一致」範囲以外、つまり、位相比較結果信号ＰＤが表すカウント値がカウント値＝３２またはカウント値＝０である場合のみを、決定する遅延調整値とする動作を説明した。しかし、例えば、半導体集積回路３が発生した電源ノイズ（自己ノイズ）によって起こる、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジの変動（ジッタ）に許容範囲があることも考えられる。この場合、制御部２０は、「位相＝遅れ」や「位相＝進み」とする範囲を広げて、位相比較結果信号ＰＤが表すカウント値が、例えば、カウント値＝３～カウント値＝３０の間である場合を、「位相＝一致」の範囲としてもよい。
　このように、半導体集積回路３では、ダミー遅延部３３１によって、内部クロック信号ＩＣＫのクロック経路の伝搬遅延（伝搬遅延３４）によって、大規模回路ブロック３２に備えたそれぞれの回路要素に入力される内部クロック信号ＩＣＫの遅延を模擬する。また、半導体集積回路３では、位相比較部３３０が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジの位相と、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫ（遅延内部クロック信号ＤＩＣＫ）の立ち上がりエッジの位相とを比較する。そして、半導体集積回路３では、制御部２０が、位相比較部３３０から出力された位相比較結果信号ＰＤに基づいて、遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間、つまり、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を遅延調整部３２０に設定する。これにより、半導体集積回路３では、内部クロック信号ＩＣＫのクロック経路に伝搬遅延がある場合でも、内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路３でも、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって装置のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）のタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路３でも、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、電源ノイズ（自己ノイズ）を発生させたとしても、この電源ノイズは、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。言い換えれば、半導体集積回路３でも、第１の実施形態の半導体集積回路１や第２の実施形態の半導体集積回路２と同様に、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こす要因となる電源ノイズ（自己ノイズ）をなくしている。
　第３の実施形態によれば、分周クロック信号（内部クロック信号ＩＣＫ）の経路の伝搬遅延（伝搬遅延３４）を模擬し、内部クロック信号ＩＣＫを伝搬遅延に応じた時間だけ遅延させる遅延部（ダミー遅延部３３１）と、基準クロック信号（基準クロック信号ＲＣＫ、原発振クロック信号Ｘｔａｌであってもよい）と、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫとの位相を比較する位相比較部（位相比較部３３０）と、をさらに備える、半導体集積回路（半導体集積回路３）が構成される。
　また、第３の実施形態によれば、遅延調整部（遅延調整部３２０）は、位相比較部３３０の位相比較結果に基づいて設定された同期クロック信号（同期クロック信号ＰＬＬＯＵＴ）の周期分の時間だけ、エッジ検出信号（エッジ検出信号ＥＤ）を遅延させる、半導体集積回路３が構成される。
　また、第３の実施形態によれば、エッジ検出回路（エッジ検出回路３１０）にエッジ（第１の実施形態では、立ち上がりエッジ）の検出を開始させるとともに、位相比較部３３０の位相比較結果に基づいて、エッジ検出信号ＥＤを遅延させる時間を遅延調整部３２０に設定する制御部（制御部２０）、をさらに備える、半導体集積回路３が構成される。
　上述したように、第３の実施形態の半導体集積回路３では、第１の実施形態や第２の実施形態の半導体集積回路と同様に、エッジ検出回路３１０が基準クロック信号ＲＣＫの立ち上がりエッジを検出する。また、第３の実施形態の半導体集積回路３では、第２の実施形態の半導体集積回路２と同様に、遅延調整部３２０がタイミングを遅らせてクロック分周回路３１をリセットする。このとき、第３の実施形態の半導体集積回路３では、制御部２０が、位相比較部３３０が基準クロック信号ＲＣＫの立ち上がりエッジの位相と、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫ（遅延内部クロック信号ＤＩＣＫ）の立ち上がりエッジの位相とを比較した位相比較結果信号ＰＤに基づいて、遅延調整部３２０がクロック分周回路３１をリセットするタイミングを遅らせる時間を遅延調整部３２０に設定する。これにより、第３の実施形態の半導体集積回路３では、内部クロック信号ＩＣＫのクロック経路に伝搬遅延がある場合でも、第１の実施形態や第２の実施形態の半導体集積回路と同様に、クロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、第３の実施形態の半導体集積回路３でも、第１の実施形態や第２の実施形態の半導体集積回路と同様に、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって、第３の実施形態の半導体集積回路３を搭載した装置（システム）のシステム基板に電源ノイズ（自己ノイズ）を発生させてしまった場合でも、この電源ノイズ（自己ノイズ）が発生するタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれることになる。このことにより、第３の実施形態の半導体集積回路３でも、第１の実施形態や第２の実施形態の半導体集積回路と同様に、発生させてしまった電源ノイズ（自己ノイズ）が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。つまり、第３の実施形態の半導体集積回路３でも、第１の実施形態や第２の実施形態の半導体集積回路と同様に、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こすタイミングでの電源ノイズ（自己ノイズ）の発生をなくしている。
　このことにより、第３の実施形態の半導体集積回路３を搭載した装置（システム）でも、第１の実施形態や第２の実施形態の半導体集積回路を搭載した装置（システム）と同様に、第３の実施形態の半導体集積回路３が発生させてしまった電源ノイズ（自己ノイズ）に起因するシステム全体の性能の低下を抑えることができる。
　なお、第３の実施形態の半導体集積回路３では、制御部２０が、位相比較部３３０から出力された位相比較結果信号ＰＤに応じて位相調整の動作を繰り返すことによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を順次変更する構成について説明した。これは、位相比較部３３０が、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相が、基準クロック信号ＲＣＫの立ち上がりエッジの位相よりも進んでいるか遅れているかを表す位相比較結果信号ＰＤを出力する構成であることによるものである。しかし、上述したように、半導体集積回路３に備える位相比較部３３０は、遅延内部クロック信号ＤＩＣＫと原発振クロック信号Ｘｔａｌとの位相を比較することができれば、どのような構成および動作の位相比較部であってもよい。このため、半導体集積回路３に備える位相比較部３３０は、例えば、遅延内部クロック信号ＤＩＣＫの立ち上がりエッジの位相と基準クロック信号ＲＣＫの立ち上がりエッジの位相とを比較し、位相のずれ量の大きさを表す情報が含まれている位相比較結果信号ＰＤを出力する構成であってもよい。この場合、制御部２０は、位相調整の動作を繰り返さなくても、位相比較部３３０から出力された１回分の位相比較結果信号ＰＤに基づいて、遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間を直ちに決定することができる。そして、この場合には、制御部２０は、決定した結果に応じて、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を１回のみ遅延調整部３２０に設定する動作をしてもよい。
　なお、第２の実施形態や第３の実施形態の半導体集積回路では、遅延調整部３２０が、同期クロック信号ＰＬＬＯＵＴの周期の単位でエッジ検出信号ＥＤを遅延させた同期リセット信号ＳＲによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングから同期クロック信号ＰＬＬＯＵＴの周期の単位で位相をずらす構成について説明した。しかし、第２の実施形態や第３の実施形態の半導体集積回路においては、内部クロック信号ＩＣＫのクロック経路の伝搬遅延（伝搬遅延３４）の遅延量は、必ずしも同期クロック信号ＰＬＬＯＵＴの周期の単位で表されるとは限らない。つまり、第２の実施形態や第３の実施形態の半導体集積回路においては、大規模回路ブロック３２に備えたそれぞれの回路要素に入力される内部クロック信号ＩＣＫの遅延時間が、同期クロック信号ＰＬＬＯＵＴの周期の間の時間であることも考えられる。この場合であっても、第２の実施形態や第３の実施形態の半導体集積回路では、同期クロック信号ＰＬＬＯＵＴの周期の単位でクロック分周回路３１が生成する内部クロック信号ＩＣＫの位相をずらしているため、発生させてしまった電源ノイズ（自己ノイズ）が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。しかし、第２の実施形態や第３の実施形態の半導体集積回路においてクロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす量（内部クロック信号ＩＣＫの位相調整量）は、同期クロック信号ＰＬＬＯＵＴの周期の単位に限定されるものではない。例えば、第２の実施形態や第３の実施形態の半導体集積回路において、クロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、内部クロック信号ＩＣＫのクロック経路における伝搬遅延に合わせて、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす構成にしてもよい。
（第４の実施形態）
　次に、本発明の第４の実施形態の半導体集積回路について説明する。本発明の第４の実施形態の半導体集積回路は、内部クロック信号ＩＣＫのクロック経路に、同期クロック信号ＰＬＬＯＵＴの周期の単位ではない時間の伝搬遅延があることを考慮して、内部クロック信号ＩＣＫの伝搬遅延に応じたタイミングに、内部クロック信号ＩＣＫの位相を調整する構成である。
　図９は、本発明の第４の実施形態における半導体集積回路の概略構成を示したブロック図である。図９に示した第４の実施形態の半導体集積回路の構成には、図２に示した第１の実施形態の半導体集積回路１や、図４に示した第２の実施形態の半導体集積回路２、図７に示した第３の実施形態の半導体集積回路３と同様の構成要素を含んでいる。従って、第４の実施形態の半導体集積回路の構成要素において、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３の構成要素と同様の構成要素には、同一の符号を付与し、それぞれの構成要素に関する詳細な説明は省略する。
　図９に示した半導体集積回路４は、コンパレータ１０と、制御部２０と、システムＰＬＬ３０と、クロック分周回路３１と、エッジ検出回路３１０と、遅延調整部３２０と、位相比較部３３０と、ダミー遅延部３３１と、遅延微調整部３４０と、大規模回路ブロック３２と、出力バッファ３３と、を備えている。半導体集積回路４では、第３の実施形態の半導体集積回路３に、遅延微調整部３４０が追加されている。なお、図９に示した半導体集積回路４の構成においても、図４に示した第２の実施形態の半導体集積回路２や図７に示した第３の実施形態の半導体集積回路３と同様に、内部クロック信号ＩＣＫのクロック経路の伝搬遅延を、伝搬遅延３４によって模式的に示している。また、半導体集積回路４は、ＰＬＬ４０と、大規模回路ブロック４１と、ＰＬＬ５０と、アナログ回路５１と、を備えている。
　半導体集積回路４も、図２に示した第１の実施形態の半導体集積回路１や、図４に示した第２の実施形態の半導体集積回路２、図７に示した第３の実施形態の半導体集積回路３と同様に、例えば、ＡＳＩＣなどによって実現される大規模な半導体集積回路である。半導体集積回路４も、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、半導体集積回路４を搭載した装置（システム）において、予め定めた機能を実現する。半導体集積回路４も、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、装置のシステムを構成するためのシステム基板上に実装され、同じシステム基板に共に実装されたクロック供給回路から出力された予め定めた周波数のクロック信号に基づいて、装置のシステムにおける予め定めた機能を実現するための動作をする。以下の説明においては、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、装置のシステム基板に実装されたクロック供給回路が水晶発振子であり、半導体集積回路４は、水晶発振子が発振した原発振クロック信号Ｘｔａｌに基づいて動作するものとして説明する。
　半導体集積回路４では、クロック分周回路３１が生成した内部クロック信号ＩＣＫを遅延微調整部３４０に出力し、遅延微調整部３４０が出力した内部クロック信号ＩＣＫＤを、大規模回路ブロック３２内のそれぞれの回路要素に出力する。また、半導体集積回路４では、ダミー遅延部３３１に入力される内部クロック信号ＩＣＫが、遅延微調整部３４０が出力した内部クロック信号ＩＣＫＤに代わっている。つまり、第３の実施形態の半導体集積回路３においてそれぞれの構成要素に出力されていた内部クロック信号ＩＣＫが、半導体集積回路４では、遅延微調整部３４０が出力する内部クロック信号ＩＣＫＤに代わっている。
　遅延微調整部３４０は、制御部２０からの制御に応じて、クロック分周回路３１から出力された内部クロック信号ＩＣＫを、同期クロック信号ＰＬＬＯＵＴの１周期内の時間だけ遅延させる。つまり、遅延微調整部３４０は、内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、内部クロック信号ＩＣＫのクロック経路における伝搬遅延３４により合わせるために微調整する。遅延微調整部３４０は、遅延させた内部クロック信号ＩＣＫを、内部クロック信号ＩＣＫＤとして、大規模回路ブロック３２内のそれぞれの回路要素、およびダミー遅延部３３１に出力する。
　ここで、遅延微調整部３４０の構成の一例について説明する。図１０は、本発明の第４の実施形態の半導体集積回路４に備えた遅延微調整部３４０の概略構成の一例を示したブロック図である。遅延微調整部３４０は、４つのバッファ回路３４０１～バッファ回路３４０４と、セレクタ３４０５と、を備えている。遅延微調整部３４０では、バッファ回路３４０１、バッファ回路３４０２、バッファ回路３４０３、バッファ回路３４０４の順番で順次接続され、遅延微調整部３４０に入力された内部クロック信号ＩＣＫおよびそれぞれのバッファ回路の出力信号が、セレクタ３４０５の入力信号として接続されている。そして、遅延微調整部３４０では、セレクタ３４０５が選択した入力信号を、内部クロック信号ＩＣＫＤとして出力する。
　遅延微調整部３４０では、それぞれのバッファ回路が、入力された内部クロック信号ＩＣＫまたは前段のバッファ回路の出力信号を、バッファ回路における素子の遅延時間だけ遅延させて出力する。また、遅延微調整部３４０では、セレクタ３４０５が、制御部２０からの制御に応じて、内部クロック信号ＩＣＫまたは４つのバッファ回路の出力信号のいずれか１つの信号を選択し、選択した信号を内部クロック信号ＩＣＫＤとして出力する。
　このような構成によって遅延微調整部３４０は、制御部２０からの制御に応じて、クロック分周回路３１から出力された内部クロック信号ＩＣＫをそのまま、または内部クロック信号ＩＣＫをバッファ回路の１つ分～４つ分だけ遅延させて、内部クロック信号ＩＣＫＤとして大規模回路ブロック３２内のそれぞれの回路要素に出力する。これにより、半導体集積回路４では、大規模回路ブロック３２内のそれぞれの回路要素が動作する内部クロック信号ＩＣＫＤを、第３の実施形態の半導体集積回路３と同様に同期クロック信号ＰＬＬＯＵＴの１周期分～５周期分の位相をずらすとともに、バッファ回路の１つ分～４つ分の位相をさらにずらす構成となる。
　なお、図１０には、内部クロック信号ＩＣＫをそのまま、またはバッファ回路の１つ分～４つ分だけ遅延させて出力する遅延微調整部３４０の構成を示したが、遅延微調整部３４０の構成は、図１０に示した構成に限定されるものではない。例えば、遅延微調整部３４０は、同期クロック信号ＰＬＬＯＵＴの１周期分の遅延時間を設定することはできる数のバッファ回路を備える構成にしてもよい。この構成の場合、遅延微調整部３４０は、制御部２０からの制御に応じて、内部クロック信号ＩＣＫを、同期クロック信号ＰＬＬＯＵＴの１周期のいずれのタイミングにも遅延させて、内部クロック信号ＩＣＫＤとして出力することができる。これにより、半導体集積回路２では、異なる様々な装置に搭載された場合でも、内部クロック信号ＩＣＫＤの位相調整量を適切に変更することができる。なお、遅延微調整部３４０の構成は、内部クロック信号ＩＣＫを遅延させて内部クロック信号ＩＣＫＤとして出力する構成であれば、どのような構成であってもよい。
　なお、遅延微調整部３４０は、内部クロック信号ＩＣＫを遅延させる時間を変更する構成ではない、つまり、内部クロック信号ＩＣＫの位相調整量が固定の構成であってもよい。この場合、遅延微調整部３４０は、セレクタ３４０５を備えず、最終段のバッファ回路（図１０では、バッファ回路３４０４）の出力信号を、内部クロック信号ＩＣＫＤとして大規模回路ブロック３２内のそれぞれの回路要素、およびダミー遅延部３３１に出力する構成となる。
　ダミー遅延部３３１は、遅延微調整部３４０から出力された内部クロック信号ＩＣＫＤを、伝搬遅延３４と同じ遅延時間だけ遅延させ、遅延内部クロック信号ＤＩＣＫとして、位相比較部３３０に出力する。
　なお、半導体集積回路４では、第３の実施形態の半導体集積回路３における内部クロック信号ＩＣＫの位相調整と同様の考え方に基づいて、制御部２０が、内部クロック信号ＩＣＫの位相を微調整する際に、遅延微調整部３４０によって内部クロック信号ＩＣＫを遅延させる時間を決定し、決定した結果に応じて内部クロック信号ＩＣＫの位相調整量を遅延微調整部３４０に設定する。このとき、制御部２０が遅延微調整部３４０に対して内部クロック信号ＩＣＫの位相調整量を設定するための信号は、制御部２０が遅延調整部３２０に対して内部クロック信号ＩＣＫの位相調整量を設定するための遅延調整信号ＤＡと同様の信号であってもよい。図９に示した半導体集積回路４では、制御部２０が、遅延調整信号ＤＡを遅延微調整部３４０にも出力する構成を示している。つまり、制御部２０が、遅延調整部３２０と遅延微調整部３４０とのそれぞれが対応する信号を遅延させる時間を、遅延調整信号ＤＡによって設定する構成を示している。この場合、半導体集積回路４では、制御部２０が、遅延微調整部３４０に備えたバッファ回路によって遅延させる内部クロック信号ＩＣＫの段数を決定し、決定した段数を表す情報を、遅延調整信号ＤＡとして遅延微調整部３４０に備えたセレクタ３４０５に出力する。そして、半導体集積回路４では、遅延微調整部３４０に備えたセレクタ３４０５が、遅延調整信号ＤＡが表す段数のバッファ回路から出力された出力信号を選択し、選択した信号を内部クロック信号ＩＣＫＤとして大規模回路ブロック３２内のそれぞれの回路要素、およびダミー遅延部３３１に出力する。これにより、半導体集積回路４では、位相比較部３３０が比較した基準クロック信号ＲＣＫと遅延微調整部３４０による遅延時間を含む遅延内部クロック信号ＤＩＣＫとの位相差に応じて、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相を変更、つまり、遅延微調整部３４０が遅延させる前の内部クロック信号ＩＣＫの位相調整量を変更する。
　このため、半導体集積回路４では、第３の実施形態の半導体集積回路３よりも、出力バッファ３３が出力する出力信号ＯＵＴが、遅延微調整部３４０が遅延させた同期クロック信号ＰＬＬＯＵＴの１周期内の時間分だけ遅いタイミングで、レベルが変化（遷移）することになる。なお、半導体集積回路４においても、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、出力信号ＯＵＴのレベルが変化（遷移）による電源ノイズ（自己ノイズ）が、クロック供給回路（水晶発振子）が発振する原発振クロック信号Ｘｔａｌや、コンパレータ１０が出力する基準クロック信号ＲＣＫの立ち上がりエッジにジッタを起こさせる要因にはならない。むしろ、半導体集積回路４では、基準クロック信号ＲＣＫと遅延微調整部３４０による遅延時間を含む遅延内部クロック信号ＤＩＣＫとの位相差に応じたタイミングで出力信号ＯＵＴのレベルが変化（遷移）するため、第３の実施形態の半導体集積回路３よりもさらに適切に原発振クロック信号Ｘｔａｌや基準クロック信号ＲＣＫの立ち上がりエッジに起こり得るジッタを抑えることができる。
　なお、半導体集積回路４では、内部クロック信号ＩＣＫの位相調整量が第２の実施形態の半導体集積回路２や第３の実施形態の半導体集積回路３と異なるが、半導体集積回路４における内部クロック信号ＩＣＫに対する位相調整の動作は、第２の実施形態の半導体集積回路２や第３の実施形態の半導体集積回路３と同様である。従って、半導体集積回路４における内部クロック信号ＩＣＫに対する位相調整の動作に関する詳細な説明は省略する。
　このように、半導体集積回路４では、遅延微調整部３４０が、クロック分周回路３１が生成した内部クロック信号ＩＣＫを、同期クロック信号ＰＬＬＯＵＴの１周期内の時間だけ遅延させる。また、半導体集積回路４では、第３の実施形態の半導体集積回路３と同様に、位相比較部３３０が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジの位相と、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫ（遅延微調整部３４０による遅延時間を含む遅延内部クロック信号ＤＩＣＫ）の立ち上がりエッジの位相とを比較する。そして、半導体集積回路４では、制御部２０が、位相比較部３３０から出力された位相比較結果信号ＰＤに基づいて、遅延調整部３２０にエッジ検出信号ＥＤを遅延させる時間および遅延微調整部３４０に内部クロック信号ＩＣＫを遅延させる時間、つまり、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を、遅延調整部３２０と遅延微調整部３４０とのそれぞれに設定する。これにより、半導体集積回路４では、内部クロック信号ＩＣＫのクロック経路に伝搬遅延がある場合でも、内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、半導体集積回路４でも、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって装置のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）のタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれる。このため、半導体集積回路４でも、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、電源ノイズ（自己ノイズ）を発生させたとしても、この電源ノイズは、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。言い換えれば、半導体集積回路４でも、第１の実施形態の半導体集積回路１や、第２の実施形態の半導体集積回路２、第３の実施形態の半導体集積回路３と同様に、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こす要因となる電源ノイズ（自己ノイズ）をなくしている。
　第４の実施形態によれば、分周クロック信号（内部クロック信号ＩＣＫ）を同期クロック信号（同期クロック信号ＰＬＬＯＵＴ）の１周期内の時間だけ遅延させる遅延微調整部（遅延微調整部３４０）、をさらに備え、遅延部（ダミー遅延部３３１）は、遅延微調整部３４０が遅延させた内部クロック信号ＩＣＫを、伝搬遅延（伝搬遅延３４）に応じた時間だけさらに遅延させる半導体集積回路（半導体集積回路４）が構成される。
　また、第４の実施形態によれば、遅延微調整部３４０は、位相比較部（位相比較部３３０）の位相比較結果に基づいて設定された時間だけ、内部クロック信号ＩＣＫを遅延させる、半導体集積回路４が構成される。
　また、第４の実施形態によれば、エッジ検出回路（エッジ検出回路３１０）にエッジ（第１の実施形態では、立ち上がりエッジ）の検出を開始させるとともに、位相比較部３３０の位相比較結果に基づいて、遅延調整部（遅延調整部３２０）にエッジ検出信号（エッジ検出信号ＥＤ）を遅延させる時間を設定し、遅延微調整部３４０に内部クロック信号ＩＣＫを遅延させる時間を設定する制御部（制御部２０）、をさらに備える、半導体集積回路４が構成される。
　上述したように、第４の実施形態の半導体集積回路４では、第１～第３の実施形態の半導体集積回路と同様に、エッジ検出回路３１０が基準クロック信号ＲＣＫの立ち上がりエッジを検出する。また、第４の実施形態の半導体集積回路４では、第２および第３の実施形態の半導体集積回路と同様に、遅延調整部３２０がタイミングを遅らせてクロック分周回路３１をリセットする。このとき、第４の実施形態の半導体集積回路４では、制御部２０が、位相比較部３３０が基準クロック信号ＲＣＫの立ち上がりエッジの位相と、ダミー遅延部３３１が遅延させた内部クロック信号ＩＣＫ（遅延微調整部３４０による遅延時間を含む遅延内部クロック信号ＤＩＣＫ）の立ち上がりエッジの位相とを比較した位相比較結果信号ＰＤに基づいて、遅延調整部３２０がクロック分周回路３１をリセットするタイミングを遅らせる時間を遅延調整部３２０に設定する。また、第４の実施形態の半導体集積回路４では、制御部２０が、遅延微調整部３４０によってクロック分周回路３１が生成した内部クロック信号ＩＣＫを遅延させる、同期クロック信号ＰＬＬＯＵＴの１周期内の時間を遅延微調整部３４０に設定する。これにより、第４の実施形態の半導体集積回路４では、内部クロック信号ＩＣＫのクロック経路に伝搬遅延がある場合でも、第１～第３の実施形態の半導体集積回路と同様に、クロック分周回路３１が生成する内部クロック信号ＩＣＫの立ち上がりエッジのタイミングを、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずらす。これにより、第４の実施形態の半導体集積回路４でも、第１～第３の実施形態の半導体集積回路と同様に、外部に出力する出力信号ＯＵＴのレベルの変化（遷移）によって、第４の実施形態の半導体集積回路４を搭載した装置（システム）のシステム基板に電源ノイズ（自己ノイズ）を発生させてしまった場合でも、この電源ノイズ（自己ノイズ）が発生するタイミングが、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジのタイミングからずれることになる。このことにより、第４の実施形態の半導体集積回路４でも、第１～第３の実施形態の半導体集積回路と同様に、発生させてしまった電源ノイズ（自己ノイズ）が、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジを変動させる（ジッタを起こさせる）要因にはならない。つまり、第４の実施形態の半導体集積回路４でも、第１～第３の実施形態の半導体集積回路と同様に、基準クロック信号ＲＣＫ（原発振クロック信号Ｘｔａｌ）の立ち上がりエッジに変動（ジッタ）を引き起こすタイミングでの電源ノイズ（自己ノイズ）の発生をなくしている。
　このことにより、第４の実施形態の半導体集積回路４を搭載した装置（システム）でも、第１～第３の実施形態の半導体集積回路を搭載した装置（システム）と同様に、第４の実施形態の半導体集積回路４が発生させてしまった電源ノイズ（自己ノイズ）に起因するシステム全体の性能の低下を抑えることができる。
　なお、第４の実施形態の半導体集積回路４でも、第３の実施形態の半導体集積回路３と同様に、制御部２０が、位相比較部３３０から出力された位相比較結果信号ＰＤに応じて位相調整の動作を繰り返すことによって、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を順次変更する構成であってもよい。しかし、第４の実施形態の半導体集積回路４でも、第３の実施形態の半導体集積回路３と同様に、位相比較部３３０を、位相のずれ量の大きさを表す情報が含まれている位相比較結果信号ＰＤを出力する構成とし、制御部２０が、位相調整の動作を繰り返さないようにしてもよい。つまり、第４の実施形態の半導体集積回路４でも、第３の実施形態の半導体集積回路３と同様に、制御部２０が、位相比較部３３０から出力された１回分の位相比較結果信号ＰＤに基づいて、遅延調整部３２０および遅延微調整部３４０にそれぞれに、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を１回のみ設定する動作をしてもよい。
　また、第４の実施形態の半導体集積回路４でも、第３の実施形態の半導体集積回路３と同様に、制御部２０が、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を変更した最終的な遅延調整値を記憶しておく構成であってもよい。この場合、第４の実施形態の半導体集積回路４を搭載した装置（システム）でも、第３の実施形態の半導体集積回路３を搭載した装置（システム）と同様に、例えば、スタンバイモードやスリープモードなどの低消費電力モードから通常の動作モードに復帰する際に、制御部２０は、以前の遅延調整値を利用して、クロック分周回路３１が生成する内部クロック信号ＩＣＫの位相調整量を変更することができる。
　上記に述べたように、本発明の各実施形態によれば、半導体集積回路に、基準クロック信号（原発振クロック信号）の立ち上がりエッジを検出し、検出した基準クロック信号のタイミングで、内部クロック信号を生成するクロック分周回路をリセットするエッジ検出回路を備える。これにより、本発明の各実施形態では、半導体集積回路において、クロック分周回路が生成する内部クロック信号の立ち上がりエッジのタイミングを、基準クロック信号の立ち上がりエッジのタイミングからずらす。つまり、本発明の各実施形態では、半導体集積回路において、クロック分周回路が生成する内部クロック信号の位相を、基準クロック信号の位相からずらす。これにより、本発明の各実施形態では、半導体集積回路が外部に出力する出力信号のレベルが変化（遷移）するタイミングが、基準クロック信号の立ち上がりエッジのタイミングからずれることになる。これにより、本発明の各実施形態では、半導体集積回路が外部に出力する出力信号のレベルの変化（遷移）によって、半導体集積回路を搭載した装置（システム）のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）が、基準クロック信号の立ち上がりエッジを変動させる（ジッタを起こさせる）要因とはならなくなる。
　また、本発明の各実施形態によれば、半導体集積回路に、クロック分周回路が分周して生成する内部クロック信号の元のクロック信号（ＰＬＬクロック信号）の周期の単位で、エッジ検出回路がクロック分周回路をリセットするタイミングを遅らせる遅延調整部を備える。また、本発明の各実施形態では、制御部が、遅延調整部がクロック分周回路をリセットするタイミングを遅らせる時間を設定する。これにより、本発明の各実施形態では、半導体集積回路において内部クロック信号のクロック経路に伝搬遅延がある場合でも、内部クロック信号の位相を基準クロック信号の位相からずらし、半導体集積回路を搭載した装置（システム）のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）が、基準クロック信号の立ち上がりエッジを変動させる（ジッタを起こさせる）要因とはならなくなる。
　また、本発明の各実施形態によれば、半導体集積回路に、内部クロック信号のクロック経路の伝搬遅延の遅延量を模擬するダミー遅延部と、基準クロック信号とダミー遅延部が遅延させた内部クロック信号との位相を比較する位相比較部とを備える。また、本発明の各実施形態では、半導体集積回路に、クロック分周回路が生成する内部クロック信号を、内部クロック信号を生成する元のクロック信号（ＰＬＬクロック信号）の１周期内の時間だけ遅延させる遅延微調整部を備える。そして、本発明の各実施形態では、制御部が、基準クロック信号とダミー遅延部が遅延させた内部クロック信号との位相差に応じて、クロック分周回路をリセットするタイミング、つまり、内部クロック信号の位相を変更（調整）する。これにより、本発明の各実施形態では、半導体集積回路において、基準クロック信号と遅延内部クロック信号との位相差に応じて、内部クロック信号の位相を基準クロック信号の位相からずらし、半導体集積回路を搭載した装置（システム）のシステム基板に発生させてしまう電源ノイズ（自己ノイズ）が、基準クロック信号の立ち上がりエッジを変動させる（ジッタを起こさせる）要因とはならなくなる。
　このように、本発明の各実施形態では、半導体集積回路において、基準クロック信号の立ち上がりエッジに変動（ジッタ）を引き起こすタイミングでの電源ノイズ（自己ノイズ）の発生をなくすことができる。つまり、本発明の各実施形態では、半導体集積回路を搭載した装置（システム）において、半導体集積回路が発生する電源ノイズに起因する基準クロック信号の立ち上がりエッジの変動（ジッタ）を抑えることができる。このことにより、本発明の各実施形態では、半導体集積回路を搭載した装置（システム）において、半導体集積回路が発生させてしまった電源ノイズ（自己ノイズ）に起因するシステム全体の性能の低下を抑えることができる。
　なお、本発明の各実施形態では、本発明の半導体集積回路が、基準クロック信号の立ち上がりエッジを変動させる（ジッタを起こさせる）要因となるタイミングでの電源ノイズ（自己ノイズ）の発生をなくす構成である場合について説明した。しかし、半導体集積回路においては、基準クロック信号と内部クロック信号との位相に関連する電源ノイズ（自己ノイズ）が、他のエッジ同士の関係においても発生することも考えられる。例えば、半導体集積回路が、基準クロック信号の立ち下がりエッジを基準として動作する場合には、基準クロック信号の立ち下がりエッジと、内部クロック信号の立ち下がりエッジや立ち上がりエッジとの関係によって電源ノイズ（自己ノイズ）が発生することも考えられる。この場合でも、本発明の半導体集積回路における考え方、つまり、内部クロック信号の立ち上がりエッジのタイミングを基準クロック信号の立ち上がりエッジのタイミングからずらすという考え方は、それぞれのクロック信号のエッジ同士の関係がいかなる関係であっても同様に、容易に適用することができる。そして、本発明の半導体集積回路における考え方を適用することによって、同様の効果を得ることができる。
　以上、本発明の好ましい実施形態を説明したが、本発明はこれら実施形態およびその変形例に限定されることはない。本発明の趣旨を逸脱しない範囲で、構成の付加、省略、置換、およびその他の変更をすることができる。
　また、本発明は前述した説明によって限定されることはなく、添付のクレームの範囲によってのみ限定される。
　上記各実施形態によれば、半導体集積回路が発生する電源ノイズに起因するクロック信号の変動を抑えることができる。
　１，２，３，４　半導体集積回路
　１０　コンパレータ
　２０　制御部
　３０　システムＰＬＬ（位相同期回路）
　３１　クロック分周回路
　３１０　エッジ検出回路
　３２０　遅延調整部
　３２０１，３２０２，３２０３，３２０４　Ｄ型フリップフロップ（遅延調整部）
　３２０５　セレクタ（遅延調整部）
　３３０　位相比較部
　３３０１　Ｄ型フリップフロップ（位相比較部）
　３３０２　カウンタ（位相比較部）
　３３１　ダミー遅延部（遅延部）
　３４０　遅延微調整部
　３４０１，３４０２，３４０３，３４０４　バッファ回路（遅延微調整部）
　３４０５　セレクタ（遅延微調整部）
　３２　大規模回路ブロック
　３３　出力バッファ
　３４　伝搬遅延
　４０　ＰＬＬ（位相同期回路）
　４１　大規模回路ブロック
　５０　ＰＬＬ（位相同期回路）
　５１　アナログ回路

Claims (11)

  1. 　基準クロック信号に同期し、前記基準クロック信号を逓倍した同期クロック信号を生成する位相同期回路と、
    　前記同期クロック信号のタイミングで前記基準クロック信号の信号波形が変化するエッジを検出し、前記エッジが検出されたタイミングを表すエッジ検出信号を出力するエッジ検出回路と、
    　前記エッジ検出信号に応じたタイミングでリセットされ、前記同期クロック信号を分周した分周クロック信号を生成するクロック分周回路と、
    　を備える、
    　半導体集積回路。
  2. 　前記エッジ検出回路は、
    　前記同期クロック信号の１周期分の前記エッジ検出信号を出力する、
    　請求項１に記載の半導体集積回路。
  3. 　前記エッジ検出信号を前記同期クロック信号の周期の単位で遅延させる遅延調整部、
    　をさらに備える、
    　請求項２に記載の半導体集積回路。
  4. 　前記分周クロック信号の経路の伝搬遅延を模擬し、前記分周クロック信号を前記伝搬遅延に応じた時間だけ遅延させる遅延部と、
    　前記基準クロック信号と、前記遅延部が遅延させた前記分周クロック信号との位相を比較する位相比較部と、
    　をさらに備える、
    　請求項３に記載の半導体集積回路。
  5. 　前記遅延調整部は、
    　前記位相比較部の位相比較結果に基づいて設定された前記同期クロック信号の周期分の時間だけ、前記エッジ検出信号を遅延させる、
    　請求項４に記載の半導体集積回路。
  6. 　前記分周クロック信号を前記同期クロック信号の１周期内の時間だけ遅延させる遅延微調整部、
    　をさらに備え、
    　前記遅延部は、
    　前記遅延微調整部が遅延させた前記分周クロック信号を、前記伝搬遅延に応じた時間だけさらに遅延させる、
    　請求項５に記載の半導体集積回路。
  7. 　前記遅延微調整部は、
    　前記位相比較部の位相比較結果に基づいて設定された時間だけ、前記分周クロック信号を遅延させる、
    　請求項６に記載の半導体集積回路。
  8. 　前記エッジ検出回路に前記エッジの検出を開始させる制御部、
    　をさらに備える、
    　請求項１から請求項７のいずれか１項に記載の半導体集積回路。
  9. 　前記エッジ検出回路に前記エッジの検出を開始させるとともに、前記エッジ検出信号を遅延させる時間を前記遅延調整部に設定する制御部、
    　をさらに備える、
    　請求項３から請求項７のいずれか１項に記載の半導体集積回路。
  10. 　前記エッジ検出回路に前記エッジの検出を開始させるとともに、前記位相比較部の位相比較結果に基づいて、前記エッジ検出信号を遅延させる時間を前記遅延調整部に設定する制御部、
    　をさらに備える、
    　請求項４から請求項７のいずれか１項に記載の半導体集積回路。
  11. 　前記エッジ検出回路に前記エッジの検出を開始させるとともに、前記位相比較部の位相比較結果に基づいて、前記遅延調整部に前記エッジ検出信号を遅延させる時間を設定し、前記遅延微調整部に前記分周クロック信号を遅延させる時間を設定する制御部、
    　をさらに備える、
    　請求項６または請求項７に記載の半導体集積回路。
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