WO2020003436A1 - 半導体装置、および、半導体装置の製造方法 - Google Patents

半導体装置、および、半導体装置の製造方法 Download PDF

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恵右 仲村
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    • H10W40/254—Diamond

Definitions

  • the technology disclosed in the present specification relates to a semiconductor device and a method for manufacturing the same.
  • a field-effect transistor made of a nitride-based semiconductor or the like has been used as a semiconductor device which operates in a high-output and high-frequency region.
  • a field-effect transistor made of a nitride-based semiconductor or the like has been used as a semiconductor device which operates in a high-output and high-frequency region.
  • the characteristics or reliability of the device is degraded due to an increase in the temperature inside the semiconductor device during the high-power operation.
  • Diamond boasts the highest thermal conductivity among solid materials, and is optimal as a heat dissipation material.
  • a via provided in a part of the substrate of the semiconductor device is at least partially filled with diamond. By doing so, heat generated in the semiconductor device can be released in the thickness direction (for example, see Patent Document 1).
  • Non-Patent Document 1 a semiconductor device in which a higher heat dissipation effect is expected, heat generated in the semiconductor device can be efficiently dissipated in a dissipative manner by replacing the entire substrate of the semiconductor device with diamond (for example, Non-Patent Document 1). See).
  • diamond which is a heat radiation material
  • the main heat radiation direction is limited to the film thickness direction.
  • the technique disclosed in the specification of the present application has been made in order to solve the problems described above, and has as its object to provide a semiconductor device having high heat dissipation performance.
  • a first aspect of the technology disclosed in the present specification includes a diamond substrate made of diamond, and a nitride semiconductor layer formed inside a concave portion formed on the upper surface of the diamond substrate.
  • a nitride semiconductor layer is formed on an upper surface of a semiconductor substrate, the surface of the nitride semiconductor layer is bonded to a support substrate, and a hard disk is formed on a lower surface of the semiconductor substrate.
  • a third aspect of the technology disclosed in the present specification is to prepare a diamond substrate made of diamond, form a hard mask on the surface of the diamond substrate, form a pattern having an opening region in the hard mask, A concave portion is formed by removing the diamond substrate corresponding to the opening region, and a nitride semiconductor layer is epitaxially grown inside the concave portion.
  • a first aspect of the technology disclosed in the present specification includes a diamond substrate made of diamond and a nitride semiconductor layer formed inside a concave portion formed on the upper surface of the diamond substrate.
  • diamond having high thermal conductivity is formed in contact with not only the lower surface but also the side surface of the nitride semiconductor layer. Therefore, when an element structure or the like is formed on the upper surface of the nitride semiconductor layer and the semiconductor device including the nitride semiconductor layer becomes a heat source, the semiconductor device exhibits high heat dissipation performance to the side below and in addition to the semiconductor device. Can be. Therefore, the temperature rise of the semiconductor device can be significantly suppressed.
  • a nitride semiconductor layer is formed on an upper surface of a semiconductor substrate, the surface of the nitride semiconductor layer is bonded to a support substrate, and a hard disk is formed on a lower surface of the semiconductor substrate.
  • a groove penetrating the layer removing the hard mask and the semiconductor substrate, forming a diamond layer on the surface of the support substrate, the diamond layer covering the nitride semiconductor layer, the surface of the nitride semiconductor layer and the diamond
  • the surface of the layer and the supporting substrate are released.
  • a groove penetrating the semiconductor substrate and the nitride semiconductor layer is formed in advance before the step of completely removing the semiconductor substrate, so that stress in the nitride semiconductor layer can be reduced. It is possible to suppress the occurrence of cracks or cracks.
  • a third aspect of the technology disclosed in the present specification is to prepare a diamond substrate made of diamond, form a hard mask on the surface of the diamond substrate, form a pattern having an opening region in the hard mask, A concave portion is formed by removing the diamond substrate corresponding to the opening region, and a nitride semiconductor layer is epitaxially grown inside the concave portion. According to such a configuration, it is possible to easily manufacture the semiconductor device.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of a semiconductor device according to an embodiment.
  • FIG. 13 is a cross-sectional view schematically showing another example of the configuration of the semiconductor device according to the embodiment;
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of a semiconductor device according to an embodiment.
  • FIG. 2 is a cross-sectional view schematically illustrating an example of a configuration of a semiconductor device according to an embodiment.
  • FIG. 7 is a flowchart illustrating another example of a method of manufacturing the semiconductor device whose example is illustrated in FIGS. 1 to 6.
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 14 is a cross-sectional view showing an example of a manufacturing process of the semiconductor device according to the embodiment;
  • FIG. 1 is a sectional view schematically showing an example of a configuration of a semiconductor device according to the present embodiment.
  • the semiconductor device includes a diamond substrate 23 made of diamond, an epitaxial semiconductor layer 2 which is a nitride semiconductor layer formed inside a concave portion 17 of the diamond substrate 23, and an epitaxial semiconductor layer 2.
  • a source or drain electrode metal 101 partially formed on the upper surface 401 of the epitaxial semiconductor layer 3, and a drain or a drain electrode partially formed on the upper surface 401 of the epitaxial semiconductor layer 3.
  • Protective film 105 and upper surface of source or drain electrode metal 101 Comprises a source or drain pad electrode metal 107 is partially covered by forming, the drain or the source pad electrode metal 108 of the upper surface is formed partially cover the drain or source electrode metal 102.
  • the diamond substrate 23 has an upper surface 109 and a lower surface 25.
  • the convex portion 16 is formed on the upper surface 109 of the diamond substrate 23, and the concave portion 17 surrounded on all sides by the convex portion 16 in plan view is provided with a GaN or AlN-based material (hereinafter, referred to as a nitride-based semiconductor material).
  • the epitaxial semiconductor layer 2 and the epitaxial semiconductor layer 3 are filled.
  • the concave portion 17 may not be surrounded by the convex portion 16 in plan view. That is, for example, the concave portion 17 may have a stripe structure extending in the front and back directions of the drawing (the same applies to the following embodiments).
  • the material of the epitaxial semiconductor layer 2 and the epitaxial semiconductor layer 3 includes, for example, Si, GaAs, SiC, or Ga 2 O 3 .
  • the epitaxial semiconductor layer 2 and the epitaxial semiconductor layer 3 are stacked, but a single epitaxial semiconductor layer may be formed in the recess 17.
  • the field effect transistor 201 is formed on the upper surface 401 of the epitaxial semiconductor layer 3.
  • the field-effect transistor is, for example, a metal-insulator-semiconductor (MIS) type field-effect transistor, a metal-oxide-semiconductor (metal-oxide-semiconductor, or MOS).
  • MIS metal-insulator-semiconductor
  • MOS metal-oxide-semiconductor
  • a horizontal semiconductor device such as a field-effect transistor or a high electron mobility transistor (HEMT).
  • HEMT high electron mobility transistor
  • the upper surface 401 of the epitaxial semiconductor layer 3 is located on the same plane as the upper surface 109 of the diamond substrate 23.
  • the HEMT device formed on the upper surface 401 of the epitaxial semiconductor layer 3 includes a source or drain electrode metal 101, a drain or source electrode metal 102, and a gate electrode metal 106.
  • the HEMT device formed on the upper surface 401 of the epitaxial semiconductor layer 3 may include a source or drain pad electrode metal 107 and a drain or source pad electrode metal.
  • the shape of the gate electrode metal 106 may be any shape suitable for the purpose in the present embodiment. Further, a field plate electrode metal may be formed on the upper surface of the gate electrode metal 106.
  • At least one layer of the surface protection film 105 is formed on the upper surface 401 of the epitaxial semiconductor layer 3 in the region where the electrode is not formed.
  • the surface protective film 105 has a function of controlling an electric field or controlling a surface potential, and further has a function of inactivating a surface state, water resistance, or moisture resistance.
  • a part of the gate electrode metal 106 may not be formed to cover a part of the surface protection film 105.
  • an element isolation region 202 exists in a gap between the adjacent field effect transistors 201.
  • the element isolation region 202 is formed on the projection 16 on the upper surface 109 of the diamond substrate.
  • the diamond substrate 23 which is a material having a high thermal conductivity, surrounds the four sides of the field effect transistor 201 in a plan view.
  • the semiconductor device according to the present embodiment exhibits high heat dissipation efficiency because the high thermal conductivity material surrounds the four sides of the active region in plan view.
  • the epitaxial semiconductor layer 2 and the diamond substrate 23 are in direct contact with each other to form the bonding interface 28, the influence of the interface thermal resistance is small. Therefore, heat can be dissipated seamlessly (that is, in a state where there is no seam).
  • diamond is generally a material with high electrical insulation. Therefore, when the electrical resistivity of the diamond substrate 23 applied in the present embodiment is sufficiently higher than at least the electrical resistivity of the epitaxial semiconductor layer 2 or the electrical resistivity of the epitaxial semiconductor layer 3, the convex portions of the diamond substrate 23 are formed. 16 can exhibit the function of separating elements.
  • an element separation step is usually required, and a two-dimensional electron gas serving as a carrier is physically eliminated by a dry etching process, or an element isolation region is equivalent to a selective ion implantation process.
  • a technique of physically destroying the epitaxial semiconductor crystal in the region to be formed is adopted.
  • the epitaxial semiconductor layer 2 is in direct contact with the diamond substrate 23, but in the present embodiment, a configuration in which the epitaxial semiconductor layer 2 and the diamond substrate 23 are not in direct contact will be described.
  • FIG. 2 is a sectional view schematically showing an example of the configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device includes a diamond substrate 23, an adhesion layer or nucleation layer 19 formed to cover the inner walls of the projections 16 and the depressions 17 of the diamond substrate 23, and an adhesion layer or nucleus.
  • the diamond substrate 23 forms the bonding interface 24 by directly contacting the adhesion layer or the nucleation layer 19.
  • the epitaxial semiconductor layer 2 forms a bonding interface 21 by directly contacting the adhesion layer or the nucleation layer 19.
  • an amorphous material such as amorphous Si or Si nitride is generally used.
  • a crystalline material may be used as the material of the adhesion layer or the nucleation layer 19.
  • diamond nanoparticles called diamond seeds may be used as the material of the adhesion layer or the nucleation layer 19.
  • the thickness of the adhesion layer or the nucleation layer 19 is desirably, for example, 50 nm or less.
  • the adhesion layer or the nucleation layer 19 is interposed between the diamond substrate 23 and the epitaxial semiconductor layer 2, the film is peeled between the diamond substrate 23 and the epitaxial semiconductor layer 2. , Defects or cracks can be prevented from entering. Therefore, the adhesion of the joining between different materials can be improved.
  • FIG. 3 is a sectional view schematically showing another example of the configuration of the semiconductor device according to the present embodiment.
  • the configuration illustrated in FIG. 3 differs from the configuration illustrated in FIGS. 1 and 2 in that the position of the protrusion 16 ⁇ / b> A does not correspond to the inter-element isolation region 202. That is, in the configuration illustrated in FIG. 3, the width of the concave portion 17A of the diamond substrate 23A is narrow, that is, the width of the convex portion 16A of the diamond substrate 23A is wide.
  • the protrusion 16A is formed to extend directly below the source or drain electrode metal 101 adjacent to the protrusion 16A and directly below the drain or source electrode metal 102.
  • the semiconductor device includes a diamond substrate 23A, an adhesion layer or nucleation layer 19A formed to cover the projections 16A and the depressions 17A of the diamond substrate 23A, Epitaxial semiconductor layer 2A formed in concave portion 17A of diamond substrate 23A covered with 19A, epitaxial semiconductor layer 3A formed on the upper surface of epitaxial semiconductor layer 2A, and convex portion covered with adhesion layer or nucleation layer 19A.
  • the adhesion layer or the nucleation layer 19A may not be formed.
  • the diamond substrate 23A forms a bonding interface 24A by directly contacting the adhesion layer or the nucleation layer 19A.
  • the epitaxial semiconductor layer 2A forms a bonding interface 21A by directly contacting the adhesion layer or the nucleation layer 19A.
  • the diamond substrate 23A which is a material having a high thermal conductivity, surrounds the four sides of the field effect transistor 201 in a plan view at a closer distance.
  • the semiconductor device according to the present embodiment exhibits high heat dissipation efficiency because the high thermal conductivity material surrounds the four sides of the active region in plan view.
  • a microwave monolithic integrated circuit (MMIC) used in a microwave communication system, a millimeter wave communication system, or the like is configured by a HEMT device.
  • a multi-finger HEMT in which a plurality of unit HEMTs are electrically connected in parallel is employed as a HEMT device used for a high output power amplifier of the MMIC.
  • the heat generated by the unit HEMTs connected in parallel to each other is an amount that cannot be ignored.
  • the unit HEMT device located near the center of the multi-finger type HEMT concentrates heat under the influence of the heat generated from the unit HEMT device located therearound, so that the heat radiation efficiency deteriorates. As a result, the unit HEMT device located near the center of the multi-finger HEMT is easily broken.
  • FIG. 4 is a sectional view schematically showing an example of the configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device whose example is shown in FIG. 4 is a multi-finger field effect transistor in which a plurality of field effect transistors are electrically connected in parallel.
  • the unit field effect transistors connected in parallel may be, for example, MIS type, MOS type, or HEMT devices.
  • a multi-finger HEMT is shown as an example.
  • the semiconductor device includes a diamond substrate 23B, an epitaxial semiconductor layer 2B formed in a concave portion 17B of the diamond substrate 23B, and an epitaxial semiconductor layer 3B formed on an upper surface of the epitaxial semiconductor layer 2B.
  • a source or drain electrode metal 101B partially formed on the upper surface 401B of the epitaxial semiconductor layer 3B; a drain or source electrode metal 102B partially formed on the upper surface 401B of the epitaxial semiconductor layer 3B;
  • the semiconductor device includes a gate electrode metal 106B partially formed on the upper surface 401B, an upper surface 401B of the epitaxial semiconductor layer 3B, and a surface protection film 105B formed to cover the upper surface 109B of the projection 16B.
  • the diamond substrate 23B has an upper surface 109B and a lower surface 25B.
  • the convex portion 16B is formed on the upper surface 109B of the diamond substrate 23B, and the concave portion 17B surrounded on all sides by the convex portion 16B in plan view is filled with the epitaxial semiconductor layer 2B and the epitaxial semiconductor layer 3B.
  • the material of the epitaxial semiconductor layer 2B and the epitaxial semiconductor layer 3B includes, for example, Si, GaAs, SiC, Ga 2 O 3, or the like.
  • the epitaxial semiconductor layer 2B and the epitaxial semiconductor layer 3B are stacked, but a single epitaxial semiconductor layer may be formed in the recess 17B.
  • a multi-finger HEMT 201B is formed on the upper surface 401B of the epitaxial semiconductor layer 3B.
  • the unit HEMT including the source or drain electrode metal 101B, the drain or source electrode metal 102B, and the gate electrode metal 106B includes a drain wiring, a gate wiring, They are electrically connected in parallel by source wiring.
  • the shape of the gate electrode metal 106B may be any shape suitable for the purpose in the present embodiment. Further, a field plate electrode metal may be formed on the upper surface of the gate electrode metal 106B.
  • any number of unit HEMT devices may be connected in parallel.
  • At least one surface protection film 105B is formed on the upper surface 401B of the epitaxial semiconductor layer 3B in the region where the electrode is not formed and on each electrode.
  • the surface protective film 105B has a function of controlling an electric field or controlling a surface potential, and further has a function of inactivating a surface state, water resistance, or moisture resistance.
  • the diamond substrate 23B which is a material having a high thermal conductivity, surrounds the four sides of the multi-finger HEMT 201B in plan view.
  • the semiconductor device according to the present embodiment exhibits high heat dissipation efficiency because the high thermal conductivity material surrounds the four sides of the active region in plan view. Further, since the epitaxial semiconductor layer 2B and the diamond substrate 23B are in direct contact with each other to form the bonding interface 28B, the influence of the interface thermal resistance is small. Therefore, heat can be dissipated seamlessly (that is, in a state where there is no seam).
  • diamond is generally a material with high electrical insulation. Therefore, when the electrical resistivity of the diamond substrate 23B applied in the present embodiment is sufficiently higher than at least the electrical resistivity of the epitaxial semiconductor layer 2B or the electrical resistivity of the epitaxial semiconductor layer 3B, the convex portions of the diamond substrate 23B are formed. 16B can exhibit the function of separating elements.
  • an element separation step is usually required, and a two-dimensional electron gas serving as a carrier is physically eliminated by a dry etching process, or an element isolation region is equivalent to a selective ion implantation process.
  • a technique of physically destroying the epitaxial semiconductor crystal in the region to be formed is adopted.
  • FIG. 5 is a sectional view schematically showing an example of the configuration of the semiconductor device according to the present embodiment.
  • the semiconductor device includes a diamond substrate 23B, an adhesion layer or nucleation layer 19B formed to cover the projections 16B and the depressions 17B of the diamond substrate 23B, and an adhesion layer or nucleation layer.
  • a protective film 105B is a protective film 105B.
  • the diamond substrate 23B forms a bonding interface 24B by directly contacting the adhesion layer or the nucleation layer 19B.
  • the epitaxial semiconductor layer 2B forms a bonding interface 21B by directly contacting the adhesion layer or the nucleation layer 19B.
  • an amorphous material such as amorphous Si or Si nitride is generally used.
  • a crystalline material may be used as the material of the adhesion layer or the nucleation layer 19B.
  • diamond nanoparticles may be used as the material of the adhesion layer or the nucleation layer 19B.
  • the thickness of the adhesion layer or the nucleation layer 19B is desirably, for example, 50 nm or less.
  • the adhesion layer or the nucleation layer 19B is interposed between the diamond substrate 23B and the epitaxial semiconductor layer 2B, so that the film is peeled between the diamond substrate 23B and the epitaxial semiconductor layer 2B. , Defects or cracks can be prevented from entering. Therefore, the adhesion of the joining between different materials can be improved.
  • FIG. 6 is a sectional view schematically showing another example of the configuration of the semiconductor device according to the present embodiment.
  • the configuration illustrated in FIG. 6 differs from the configuration illustrated in FIGS. 4 and 5 in that the position of the protrusion 16C does not correspond to the element isolation region 202B. That is, in the configuration illustrated in FIG. 6, the width of the concave portion 17C of the diamond substrate 23C is small, and a plurality of the concave portions 17C are formed between the adjacent convex portions 16C.
  • the protrusion 16C is formed to extend directly below the source or drain electrode metal 101B adjacent to the protrusion 16C and directly below the drain or source electrode metal 102B.
  • the semiconductor device includes a diamond substrate 23C, an adhesion layer or nucleation layer 19C formed to cover the projections 16C and the depressions 17C of the diamond substrate 23C, The epitaxial semiconductor layer 2C formed in the concave portion 17C of the diamond substrate 23C covered with 19C, the epitaxial semiconductor layer 3C formed on the upper surface of the epitaxial semiconductor layer 2C, and the convex portion covered with the adhesion layer or the nucleation layer 19C.
  • a source or drain electrode metal 101B partially formed on the upper surface of the protrusion 16C and formed on the upper surface of the protrusion 16D between the plurality of recesses 17C formed between the adjacent protrusions 16C; Partially formed on the upper surface of the convex portion 16C covered with the formation layer 19C, and on the convex portion 16D between the plurality of concave portions 17C.
  • the gate electrode metal 106B partially formed on the upper surface 401C of the epitaxial semiconductor layer 3C, the upper surface 401C of the epitaxial semiconductor layer 3C, and the upper surface of the protrusion 16C.
  • a surface protection film 105B to be formed.
  • the adhesion layer or the nucleation layer 19C may not be formed.
  • the diamond substrate 23C forms a bonding interface 24C by directly contacting the adhesion layer or the nucleation layer 19C.
  • the epitaxial semiconductor layer 2C forms a bonding interface 21C by directly contacting the adhesion layer or the nucleation layer 19C.
  • the diamond substrate 23C which is a material having a high thermal conductivity, surrounds the four sides of the multi-finger HEMT 201B in a plan view at a closer distance.
  • the heat is generated in the active region of the multi-finger HEMT 201B, and is particularly concentrated on the center of the multi-finger HEMT 201B. Therefore, the semiconductor device according to the present embodiment exhibits high heat dissipation efficiency because the high thermal conductivity material surrounds the four sides of the active region in plan view.
  • FIG. 7 is a flowchart illustrating an example of a method of manufacturing the semiconductor device according to the embodiment described above.
  • 9 to 17 are cross-sectional views illustrating an example of a manufacturing process of the semiconductor device according to the present embodiment.
  • a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIGS. 7 and 9 to 17.
  • a GaN-on-Si substrate 303 in which a GaN layer 302 is formed on the upper surface of a Si substrate 301 is prepared as a starting substrate for manufacturing processing (for example, see FIG. 9).
  • the GaN-on-Si substrate 303 is given as an example of the starting substrate in the manufacturing method according to the present embodiment, the starting substrate is, for example, a GaN-on-sapphire substrate or a GaN-on-SiC substrate. There may be.
  • a support substrate 305 is attached to the surface of the GaN layer 302 of the GaN-on-Si substrate 303 (for example, see FIG. 10).
  • the support substrate 305 for example, a Si substrate, a sapphire substrate, a quartz substrate, or the like is used.
  • the GaN surface is previously planarized so that the arithmetic average roughness (Ra) is 30 nm or less. The same applies to the attachment surface of the support substrate 305.
  • a bonding method such as a hydrophilic bonding method, a pressure bonding method, or a plasma activated bonding method may be used.
  • an adhesive method using an inorganic adhesive material or the like may be used.
  • an arbitrary interlayer film may be provided on the bonding surface between the support substrate 305 and the surface of the GaN layer 302 of the GaN-on-Si substrate 303.
  • a material of the interlayer film for example, a material generally used as a semiconductor protective film, such as a silicon nitride or alumina film, is desirably used.
  • a composite substrate in which the support substrate 305 and the surface of the GaN layer 302 are joined can be manufactured.
  • step ST303 a hard mask 306 is formed on the surface of the starting substrate Si substrate 301 in the composite substrate in which the supporting substrate 305 and the surface of the GaN layer 302 of the GaN-on-Si substrate 303 are joined ( For example, see FIG. 11).
  • the hard mask 306 is desirably a material having dry etching resistance and having an etching selectivity with respect to Si or GaN.
  • the material of the hard mask 306 may be, for example, Si nitride, an alumina film, or Si dioxide.
  • PVD physical vapor deposition
  • CVD chemical vapor deposition
  • the hard mask 306 may be formed in one or more layers in accordance with the respective selection ratios in the step of forming the through groove after step ST304.
  • step ST304 a resist pattern for forming a through groove is formed on the hard mask 306 formed in step ST303.
  • the resist pattern for the through groove must be formed so as to surround four sides of a region constituting the semiconductor device according to the present embodiment in plan view.
  • an opening region 307 that forms a through groove is a region where the hard mask 306 is exposed to an external environment, while a non-open region that is a region other than the opening region 307 where a through groove is formed is This is a region where the hard mask 306 is protected by the resist.
  • step ST305 only the hard mask 306 corresponding to the opening region 307 exposed to the external environment is removed (for example, see FIG. 12).
  • a method of removing the hard mask 306 for example, wet etching by immersion in a chemical solution or dry etching is selected.
  • the surface of the Si substrate 301 in the opening region 307 is further exposed to the external environment. Thereafter, the resist pattern is peeled off from the hard mask 306, so that the hard mask 306 corresponding to the non-opening region is exposed to the external environment.
  • step ST306 only the Si substrate 301 in the opening region 307 exposed to the external environment is removed (for example, see FIG. 13).
  • the Si substrate 301 having a thickness of several hundred ⁇ m is partially removed.
  • the GaN layer 302 corresponding to the opening region 307 is exposed to the external environment.
  • the hard mask 306 is not allowed to be completely removed during step ST306.
  • step ST307 only the GaN layer 302 corresponding to the opening region 307 exposed to the external environment is removed (for example, see FIG. 14).
  • the GaN layer 302 corresponding to a thickness of several ⁇ m or more and several tens ⁇ m or less is partially removed.
  • the bonding surface of the region corresponding to the opening region 307 with the support substrate 305 is exposed to the external environment.
  • the hard mask 306 is not allowed to be completely removed during step ST307.
  • a through groove 308 is formed in the GaN-on-Si substrate 303.
  • the following two effects can be obtained.
  • the first effect is that a characteristic semiconductor device structure according to the present embodiment can be formed.
  • the second effect is to suppress the occurrence of cracks or cracks in the GaN layer 302 that may occur in the substrate removing step by releasing the stress.
  • step ST308 the hard mask 306 in the non-opening region is removed. It is desirable to use a dry etching technique as the technique for removing the hard mask 306 in step ST308.
  • Dry etching has anisotropic etching progress.
  • the GaN layer 302 and the Si substrate 301 exist on the side surface of the region where the through groove 308 is formed. Then, in order to suppress the progress of the etching for these, a dry etching technique is used.
  • step ST309 all of the Si substrate 301 in the non-opening region exposed to the external environment is removed (for example, see FIG. 15).
  • the GaN layer 302 is exposed to an external environment after removing the Si substrate 301.
  • a planarization process such as chemical mechanical polishing (CMP) or mechanical grinding may be added.
  • CMP chemical mechanical polishing
  • step ST310 an adhesion layer or a nucleation layer is formed.
  • Step ST310 may be omitted.
  • the structure of the semiconductor device obtained by omitting step ST310 and the effects produced by the configuration are as described in the first embodiment and the fourth embodiment.
  • the adhesion layer or the nucleation layer is formed for the purpose of improving the adhesion when the diamond substrate is grown or bonded in the steps after step ST311.
  • an amorphous material such as amorphous Si or Si nitride is generally used.
  • diamond nanoparticles, diamond-like carbon, graphene, graphite, or the like having excellent thermal conductivity may be used.
  • the adhesion layer or the nucleation layer must also be formed so as to cover the inside of the through groove 308. At this time, in order to flatten the surface of the adhesion layer or the nucleation layer, for example, a flattening process such as CMP or mechanical grinding may be added.
  • a diamond layer 309 is formed on the upper surface of the GaN layer 302 and inside the through groove (for example, see FIG. 16).
  • a method of forming the diamond layer 309 for example, a vapor phase growth such as a microwave CVD method or a hot filament CVD method using a CH 4 —H 2 —O 2 based gas, or a bonding method with a diamond free-standing substrate is used. Good.
  • the film In the case of vapor phase growth, the film must be thick enough to be independent. On the other hand, if the joining method is used, it is necessary to process a free-standing substrate that fits into the through groove 308.
  • the GaN layer 302 is formed in the concave portion on the upper surface of the diamond substrate can be manufactured. It is desirable that the diamond to be formed has high electrical insulation. Further, it is desirable that the diamond layer 309 completely fills the inside of the through groove 308 without any void.
  • the crystallinity of the formed diamond may be single crystal or polycrystal.
  • the heat transport characteristics of the formed diamond are more excellent as the single crystal has a long-range order, it is desirable that the crystal flow be large and have high crystallinity.
  • step ST312 the GaN layer 302 and the support substrate 305 are released (for example, see FIG. 17).
  • a wet etching method using a chemical solution may be adopted. However, care should be taken that the chemical solution does not impair the structure other than the free part.
  • step ST313 the surface of the GaN layer 302 is exposed to the environment.
  • a device process such as formation of an electrode on the surface of the GaN layer 302
  • the structure of the semiconductor device according to the present embodiment can be manufactured.
  • the diamond can fulfill the function of separating elements.
  • the element separation step in the device process can be simplified.
  • this step can be omitted. Further, by omitting the selective ion implantation process, it is possible to improve the degree of freedom in the process, for example, such as permitting a high-temperature heat history.
  • FIG. 8 is a flowchart illustrating another example of a method of manufacturing the semiconductor device illustrated in FIGS. 1 to 6.
  • 18 to 23 are cross-sectional views illustrating an example of a manufacturing process of the semiconductor device according to the present embodiment.
  • a method for manufacturing a semiconductor device according to the present embodiment will be described with reference to FIG. 8 and FIGS.
  • a diamond free-standing substrate 310 is prepared as a starting substrate (for example, see FIG. 18). It is desirable that the self-standing diamond substrate 310 applied in the present embodiment has high electrical insulation. Further, in order to flatten the surface of the diamond free-standing substrate 310, for example, a flattening process such as CMP or mechanical grinding may be added.
  • a hard mask 311 is formed on the surface of the diamond free-standing substrate 310 (for example, see FIG. 19).
  • the hard mask 311 is desirably a material having dry etching resistance and having a selective ratio of etching to diamond.
  • the material of the hard mask 311 may be, for example, Si nitride, an alumina film, or Si dioxide.
  • the method of forming these materials may be, for example, a PVD method or a CVD method. Further, the hard mask 311 may have a configuration in which one or more layers are formed.
  • a resist pattern for forming a concave portion in the diamond free-standing substrate 310 is formed on the hard mask 311 formed in step ST402.
  • the resist pattern for forming the concave portion must be formed so as to surround four sides of a region constituting the semiconductor device according to the present embodiment in plan view.
  • an opening region 312 forming a concave portion is a region where the hard mask 311 is exposed to the external environment, while a non-opening region other than the opening region 312 where the concave portion is formed is formed by a resist. This is an area where the hard mask 311 is protected.
  • step ST404 only the hard mask 311 corresponding to the opening region 312 exposed to the external environment is removed (for example, see FIG. 20).
  • a method for removing the hard mask 311 for example, wet etching by immersion in a chemical solution or dry etching is selected.
  • the surface of the free-standing diamond substrate 310 in the opening region 312 is further exposed to the external environment.
  • the resist pattern is peeled off from the hard mask 311 so that the hard mask 311 corresponding to the non-opening region is exposed to the external environment.
  • step ST405 only the diamond free-standing substrate 310 in the opening region 312 exposed to the external environment is partially removed. Then, a concave portion 313 is formed in a region corresponding to the opening region 312 (see, for example, FIG. 21).
  • the method for removing the diamond substrate in the opening region 312 may be any other removal method suitable for the purpose in the present embodiment.
  • the removal amount of the diamond free-standing substrate 310 must be properly controlled to a film thickness that matches the dimensions of the semiconductor device to be manufactured. Therefore, it is not assumed that the diamond free-standing substrate 310 is removed through all the opening regions 312.
  • the etched surface of the free-standing diamond substrate 310 in the opening region 312, that is, the recess 313 is exposed to the external environment.
  • a flattening process such as CMP or mechanical grinding may be added.
  • a nitride semiconductor layer 314 is formed on the etched surface of the free-standing diamond substrate 310 exposed to the external environment, that is, on the concave portion 313 (see, for example, FIG. 22).
  • a method for forming the nitride semiconductor layer 314 for example, a metal organic chemical vapor deposition (MOCVD) method, a molecular beam epitaxy (MBE) method, or the like is used. You may. Or, J. W.
  • a method of crystal growth of a nitride semiconductor on a graphene film reported by Shon et al. (JW Shon, J. Ohta, K. Ueno, A. Kobayashi, and @H.
  • the nitride semiconductor layer 314 may be formed of at least one layer.
  • a first epitaxial semiconductor layer serving as an electron transit layer and a second epitaxial semiconductor layer serving as a barrier layer are formed to form 2DEG.
  • the thickness of the nitride semiconductor layer 314 to be grown must be controlled and must be the same height as the non-etched surface of the diamond free-standing substrate 310.
  • a lattice relaxation layer for mitigating lattice mismatch with the semiconductor layer 314 may be interposed.
  • the surface of the nitride semiconductor layer 314 in the opening region 312 is exposed to an external environment.
  • a flattening process such as CMP or mechanical grinding may be added.
  • step ST407 the hard mask 311 on the surface of the free-standing diamond substrate 310, which is a non-opening region, is removed (for example, see FIG. 23).
  • the method of removing the hard mask 311 in step ST407 may be wet etching using a chemical solution or dry etching.
  • the wet etching removal method has a small influence of damage to the nitride semiconductor layer 314 and easily removes the hard mask 311. it can.
  • step ST408 the surface of the nitride semiconductor layer 314 is subjected to a device process such as formation of an electrode, whereby the structure of the semiconductor device according to the present embodiment can be manufactured.
  • the diamond having a high electrical insulation surrounds the nitride semiconductor layer 314 on all sides in plan view, so that the diamond free-standing substrate 310 can fulfill a function of separating elements. .
  • the element separation step in the device process can be simplified.
  • this step can be omitted. Further, by omitting the selective ion implantation process, it is possible to improve the degree of freedom in the process, for example, such as permitting a high-temperature heat history.
  • the replacement may be made over a plurality of embodiments. That is, a configuration in which the same effects are obtained by combining the respective configurations illustrated in the different embodiments may be used.
  • the semiconductor device includes the diamond substrate 23 made of diamond and the nitride semiconductor layer.
  • the nitride semiconductor layers include, for example, epitaxial semiconductor layer 2, epitaxial semiconductor layer 2A, epitaxial semiconductor layer 2B, epitaxial semiconductor layer 2C, epitaxial semiconductor layer 3, epitaxial semiconductor layer 3A, epitaxial semiconductor layer 3B, and epitaxial semiconductor layer 3C.
  • the epitaxial semiconductor layer 2 and the epitaxial semiconductor layer 3 are formed inside the concave portion 17 formed on the upper surface 109 of the diamond substrate 23.
  • diamond having high thermal conductivity is formed in contact with the side surface as well as the lower surface of the nitride semiconductor layer. Therefore, when an element structure or the like is formed on the upper surface of the nitride semiconductor layer and the semiconductor device including the nitride semiconductor layer becomes a heat source, the semiconductor device exhibits high heat dissipation performance to the side below and in addition to the semiconductor device. Can be. Therefore, the temperature rise of the semiconductor device can be significantly suppressed.
  • the epitaxial semiconductor layer 2 and the epitaxial semiconductor layer 3 are formed so as to be entirely surrounded by the upper surface 109 of the diamond substrate 23 in a plan view. According to such a configuration, high heat dissipation performance can be exerted on all sides of the semiconductor device. Therefore, the temperature rise of the semiconductor device can be significantly suppressed.
  • the upper surface 109 of the diamond substrate 23 and the upper surface 401 of the epitaxial semiconductor layer 3 are located on the same plane. According to such a configuration, since the sides of the epitaxial semiconductor layer 2 and the sides of the epitaxial semiconductor layer 3 can be covered with the diamond substrate 23 without leakage, high heat radiation performance can be exhibited on the sides of the semiconductor device. it can.
  • the diamond substrate 23 has electrical insulation. According to such a configuration, the convex portion 16 of the diamond substrate 23 can be used as an element isolation region of a semiconductor device. Therefore, it is not necessary to separately provide a step for forming an element isolation region, and the manufacturing process can be simplified.
  • the semiconductor device includes the intervening layer formed on the inner wall of the concave portion 17 of the diamond substrate 23.
  • the intervening layer corresponds to, for example, at least one of the adhesion layer or nucleation layer 19A, the adhesion layer or nucleation layer 19A, the adhesion layer or nucleation layer 19B, and the adhesion layer or nucleation layer 19C. It is.
  • the epitaxial semiconductor layer 2 and the epitaxial semiconductor layer 3 are formed inside the concave portion 17 of the diamond substrate 23 via the adhesion layer or the nucleation layer 19.
  • the intervening layer is a lattice relaxation layer that mitigates lattice mismatch between the diamond free-standing substrate 310 and the nitride semiconductor layer 314.
  • the lattice mismatch can be reduced and the nitride semiconductor layer 314 with few crystal defects can be formed.
  • the semiconductor device includes the electrode unit formed on the upper surface of the epitaxial semiconductor layer 3.
  • the electrode portion corresponds to, for example, at least one of drain electrode metal 101, drain electrode metal 101B, drain or source electrode metal 102, drain or source electrode metal 102B, gate electrode metal 106, and gate electrode metal 106B. Is what you do. According to such a configuration, when the element structure or the like is formed on the upper surface of the epitaxial semiconductor layer 3 and the semiconductor device becomes a heat source, a high heat radiation performance is exhibited not only below the semiconductor device but also laterally. Can be.
  • a nitride semiconductor layer is formed on an upper surface of a semiconductor substrate.
  • the semiconductor substrate corresponds to, for example, the Si substrate 301.
  • the nitride semiconductor layer corresponds to, for example, the GaN layer 302.
  • the surface of the GaN layer 302 and the support substrate 305 are joined.
  • a hard mask 306 is formed on the lower surface of the Si substrate 301.
  • a pattern having an opening region 307 is formed on the hard mask 306.
  • a groove 308 penetrating the Si substrate 301 and the GaN layer 302 is formed.
  • the hard mask 306 and the Si substrate 301 are removed.
  • a diamond layer 309 covering the GaN layer 302 is formed on the surface of the support substrate 305.
  • the surface of the GaN layer 302, the surface of the diamond layer 309, and the support substrate 305 are released.
  • the grooves 308 that penetrate the Si substrate 301 and the GaN layer 302 are formed in advance, so that the stress relaxation in the GaN layer 302 is achieved.
  • the generation of cracks or cracks due to the above can be suppressed.
  • a diamond substrate made of diamond is prepared.
  • the diamond substrate corresponds to the diamond free-standing substrate 310, for example.
  • a hard mask 311 is formed on the surface of the diamond free-standing substrate 310.
  • a pattern having an opening region 312 is formed on the hard mask 311.
  • the concave portion 313 is formed by removing the diamond free-standing substrate 310 corresponding to the opening region 312.
  • a nitride semiconductor layer 314 is epitaxially grown inside the recess 313.
  • the semiconductor device according to the present embodiment can be easily manufactured commercially.
  • the step of commercially removing the diamond free-standing substrate 310 is realized, commercial production of the semiconductor device according to the present embodiment can be easily performed.
  • each component in the embodiment described above is a conceptual unit, and one component includes a plurality of structures within the scope of the technology disclosed in this specification. And a case where one component corresponds to a part of a structure, and a case where a plurality of components are provided in one structure.
  • each component in the above-described embodiment includes a structure having another structure or shape as long as the same function is exhibited.
  • the material includes other additives, such as an alloy. Shall be included.

Landscapes

  • Junction Field-Effect Transistors (AREA)
  • Insulated Gate Type Field-Effect Transistor (AREA)
  • Physical Vapour Deposition (AREA)
  • Chemical Vapour Deposition (AREA)

Abstract

本願明細書に開示される技術は、半導体装置およびその製造方法に関するものであり、かつ、高い放熱性能を有する半導体装置を提供することを目的とするものである。本願明細書に開示される技術に関する半導体装置は、ダイヤモンド基板（２３）と、窒化物半導体層（２、３）とを備えるものである。ダイヤモンド基板（２３）は、ダイヤモンドからなる。窒化物半導体層（２、３）は、ダイヤモンド基板（２３）の上面（１０９）に形成された凹部（１７）の内部に形成される。

Description

半導体装置、および、半導体装置の製造方法
　本願明細書に開示される技術は、半導体装置およびその製造方法に関するものである。
　従来から、高出力、かつ、高周波領域で動作する半導体装置として、窒化物系半導体から作製される電界効果型トランジスタなどが用いられている。しかしながら、高出力動作中に半導体装置内部の温度が上昇することによって、装置の特性または信頼性が低下する現象が問題となっている。
　この半導体装置内部の温度上昇を抑制するためには、放熱性が高い材料または放熱性が高い構造を発熱部近傍に設けることが重要である。ダイヤモンドは、固体物質中で最も高い熱伝導率を誇っており、放熱用材料として最適である。
　従来のダイヤモンド基板を用いる半導体装置では、半導体装置の基板の一部に設けられたバイア内に、ダイヤモンドが少なくとも部分的に充填される。そうすることによって、半導体装置内で生じた熱を厚さ方向に逃がすことができる（たとえば、特許文献１を参照）。
　一方、より高い放熱効果が見込まれる半導体装置では、半導体装置の基板全体をダイヤモンドで置換することによって、半導体装置内で生じた熱を放散状に効率よく逃がすことができる（たとえば、非特許文献１を参照）。
特許第６１７４１１３号公報
Ｇ．　Ｈ．　Ｊｅｓｓｅｎ　ｅｔ　ａｌ．，　"ＡｌＧａＮ／ＧａＮ　ＨＥＭＴ　ｏｎ　Ｄｉａｍｏｎｄ　Ｔｅｃｈｎｏｌｏｇｙ　Ｄｅｍｏｎｓｔｒａｔｉｏｎ"，　ｉｎ　Ｐｒｏｃｅｅｄｉｎｇｓ　ｏｆ　ＣＳＩＣＳ，　ＩＥＥＥ，　ＴＸ，　ｐｐ．２７１－２７４　（２００６）．
　放熱効果を最大化するためには、発熱源近傍に熱伝導率の高い放熱用材料を配置して、熱を効率よく逃がすことが求められる。
　しかしながら、従来技術では、放熱用材料であるダイヤモンドが、基板の一部のバイア内部、または、基板にのみ適用されており、また、主たる放熱方向は膜厚方向に制限されていた。
　放熱が膜厚方向に制限されている場合、半導体装置の活性領域で生じる温度上昇は、十分に低減することができない恐れがある。
　本願明細書に開示される技術は、以上に記載されたような問題を解決するためになされたものであり、高い放熱性能を有する半導体装置を提供することを目的とするものである。
　本願明細書に開示される技術の第１の態様は、ダイヤモンドからなるダイヤモンド基板と、前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備える。
　本願明細書に開示される技術の第２の態様は、半導体基板の上面に窒化物半導体層を形成し、前記窒化物半導体層の表面と支持基板とを接合し、前記半導体基板の下面にハードマスクを形成し、前記ハードマスクに開口領域を有するパターンを形成し、前記開口領域に対応する前記半導体基板、さらには、前記窒化物半導体層を除去することによって、前記半導体基板および前記窒化物半導体層を貫通する溝を形成し、前記ハードマスクおよび前記半導体基板を除去し、前記支持基板の表面に、前記窒化物半導体層を覆うダイヤモンド層を形成し、前記窒化物半導体層の表面および前記ダイヤモンド層の表面と、前記支持基板とを遊離させる。
　本願明細書に開示される技術の第３の態様は、ダイヤモンドからなるダイヤモンド基板を用意し、前記ダイヤモンド基板の表面にハードマスクを形成し、前記ハードマスクに開口領域を有するパターンを形成し、前記開口領域に対応する前記ダイヤモンド基板を除去することによって凹部を形成し、前記凹部の内部に窒化物半導体層をエピタキシャル成長させる。
　本願明細書に開示される技術の第１の態様は、ダイヤモンドからなるダイヤモンド基板と、前記ダイヤモンド基板の上面に形成された凹部の内部に形成される窒化物半導体層とを備えるものである。このような構成によれば、高い熱伝導率を有するダイヤモンドが、窒化物半導体層の下面に加えて側面にも接触して形成されている。そのため、窒化物半導体層の上面に素子構造などが形成されることによって窒化物半導体層を含む半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。したがって、半導体装置の温度上昇を大幅に抑制することができる。
　本願明細書に開示される技術の第２の態様は、半導体基板の上面に窒化物半導体層を形成し、前記窒化物半導体層の表面と支持基板とを接合し、前記半導体基板の下面にハードマスクを形成し、前記ハードマスクに開口領域を有するパターンを形成し、前記開口領域に対応する前記半導体基板、さらには、前記窒化物半導体層を除去することによって、前記半導体基板および前記窒化物半導体層を貫通する溝を形成し、前記ハードマスクおよび前記半導体基板を除去し、前記支持基板の表面に、前記窒化物半導体層を覆うダイヤモンド層を形成し、前記窒化物半導体層の表面および前記ダイヤモンド層の表面と、前記支持基板とを遊離させる。このような構成によれば、半導体基板を全面的に除去する工程の前に、半導体基板および窒化物半導体層を貫通する溝をあらかじめ形成しておくことによって、窒化物半導体層において、応力緩和に起因するクラックまたは割れが生じることを抑制することができる。
　本願明細書に開示される技術の第３の態様は、ダイヤモンドからなるダイヤモンド基板を用意し、前記ダイヤモンド基板の表面にハードマスクを形成し、前記ハードマスクに開口領域を有するパターンを形成し、前記開口領域に対応する前記ダイヤモンド基板を除去することによって凹部を形成し、前記凹部の内部に窒化物半導体層をエピタキシャル成長させる。このような構成によれば、半導体装置の製造を簡便に行うことができる。
　本願明細書に開示される技術に関する目的と、特徴と、局面と、利点とは、以下に示される詳細な説明と添付図面とによって、さらに明白となる。
実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の別の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の例を概略的に示す断面図である。 実施の形態に関する、半導体装置の構成の別の例を概略的に示す断面図である。 実施の形態における半導体装置の、製造方法の例を示すフローチャートである。 図１から図６に例が示された半導体装置の、製造方法の別の例を示すフローチャートである。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。 実施の形態に関する半導体装置の、製造工程の例を示す断面図である。
　以下、添付される図面を参照しながら実施の形態について説明する。
　なお、図面は概略的に示されるものであり、説明の便宜のため、適宜、構成の省略、または、構成の簡略化がなされるものである。また、異なる図面にそれぞれ示される構成などの大きさおよび位置の相互関係は、必ずしも正確に記載されるものではなく、適宜変更され得るものである。また、断面図ではない平面図などの図面においても、実施の形態の内容を理解することを容易にするために、ハッチングが付される場合がある。
　また、以下に示される説明では、同様の構成要素には同じ符号を付して図示し、それらの名称と機能とについても同様のものとする。したがって、それらについての詳細な説明を、重複を避けるために省略する場合がある。
　また、以下に記載される説明において、「上」、「下」、「左」、「右」、「側」、「底」、「表」または「裏」などの特定の位置と方向とを意味する用語が用いられる場合があっても、これらの用語は、実施の形態の内容を理解することを容易にするために便宜上用いられるものであり、実際に実施される際の方向とは関係しないものである。
　＜第１の実施の形態＞
　以下、本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。
　＜半導体装置の構成について＞
　図１は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図１に例が示されるように、半導体装置は、ダイヤモンドからなるダイヤモンド基板２３と、ダイヤモンド基板２３の凹部１７の内部に形成される窒化物半導体層であるエピタキシャル半導体層２と、エピタキシャル半導体層２の上面に形成されるエピタキシャル半導体層３と、エピタキシャル半導体層３の上面４０１に部分的に形成されるソースまたはドレイン電極金属１０１と、エピタキシャル半導体層３の上面４０１に部分的に形成されるドレインまたはソース電極金属１０２と、エピタキシャル半導体層３の上面４０１に部分的に形成されるゲート電極金属１０６と、凸部１６の上面１０９およびエピタキシャル半導体層３の上面４０１を部分的に覆って形成される表面保護膜１０５と、ソースまたはドレイン電極金属１０１の上面を部分的に覆って形成されるソースまたはドレインパッド電極金属１０７と、ドレインまたはソース電極金属１０２の上面を部分的に覆って形成されるドレインまたはソースパッド電極金属１０８とを備える。
　ダイヤモンド基板２３は、上面１０９と下面２５とを有する。ダイヤモンド基板２３の上面１０９には凸部１６が形成され、平面視において凸部１６に四方を囲まれた凹部１７には、ＧａＮまたはＡｌＮ系の材料（以下、窒化物系半導体材料とする）のエピタキシャル半導体層２とエピタキシャル半導体層３が充填されている。ここで、凹部１７は、平面視において凸部１６に囲まれていない場合であってもよい。すなわち、たとえば、凹部１７が紙面表裏方向に延びるストライプ構造であってもよい（以下の実施の形態において同様）。
　エピタキシャル半導体層２およびエピタキシャル半導体層３の材料は、たとえば、Ｓｉ、ＧａＡｓ、ＳｉＣまたはＧａ２Ｏ３などを含む。
　また、本実施の形態では、エピタキシャル半導体層２とエピタキシャル半導体層３とが積層されているが、単一のエピタキシャル半導体層が凹部１７に形成されていてもよい。
　エピタキシャル半導体層３の上面４０１には、電界効果トランジスタ２０１が形成される。ここで、電界効果トランジスタとは、たとえば、金属－絶縁体－半導体（ｍｅｔａｌ－ｉｎｓｕｌａｔｏｒ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ、すなわち、ＭＩＳ）型電界効果トランジスタ、金属－酸化物－半導体（ｍｅｔａｌ－ｏｘｉｄｅ－ｓｅｍｉｃｏｎｄｕｃｔｏｒ、すなわち、ＭＯＳ）型電界効果トランジスタ、または、高電子移動度トランジスタ（ｈｉｇｈ　ｅｌｅｃｔｒｏｎ　ｍｏｂｉｌｉｔｙ　ｔｒａｎｓｉｓｔｏｒ、すなわち、ＨＥＭＴ）などの横型半導体装置を指す。本実施の形態では、ＨＥＭＴデバイスを例として示す。
　なお、エピタキシャル半導体層３の上面４０１は、ダイヤモンド基板２３の上面１０９と同一平面上に位置する。
　エピタキシャル半導体層３の上面４０１に形成されるＨＥＭＴデバイスは、ソースまたはドレイン電極金属１０１と、ドレインまたはソース電極金属１０２と、ゲート電極金属１０６とを備える。
　また、エピタキシャル半導体層３の上面４０１に形成されるＨＥＭＴデバイスは、ソースまたはドレインパッド電極金属１０７と、ドレインまたはソースパッド電極金属１０８とを備えていてもよい。
　ゲート電極金属１０６の形状は、本実施の形態において目的に適合するいかなる形状であってもよい。また、ゲート電極金属１０６の上面には、フィールドプレート電極金属が形成されていてもよい。
　電極が形成されていない領域におけるエピタキシャル半導体層３の上面４０１には、少なくとも１層の表面保護膜１０５が形成される。表面保護膜１０５は、電界の制御または表面ポテンシャルの制御、さらには、表面準位の不活性化、耐水、または、耐湿などの機能を担っている。ゲート電極金属１０６の一部は、表面保護膜１０５の一部を覆って形成されていなくてもよい。
　そして、隣り合う電界効果トランジスタ２０１の間隙には、素子間分離領域２０２が存在する。素子間分離領域２０２は、ダイヤモンド基板の上面１０９の凸部１６に形成される。
　このような半導体装置の構成によれば、平面視において、電界効果トランジスタ２０１の四方を高熱伝導率材料であるダイヤモンド基板２３が取り囲むことになる。
　熱は、電界効果トランジスタ２０１の活性領域で発生する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。また、エピタキシャル半導体層２とダイヤモンド基板２３とは直接接触して接合界面２８を形成しているため、界面熱抵抗の影響が少ない。よって、シームレスに（すなわち、継ぎ目がない状態で）熱を逃がすことができる。
　また、ダイヤモンドは、一般に電気絶縁性が高い材料である。そのため、本実施の形態において適用されるダイヤモンド基板２３の電気抵抗率が、少なくともエピタキシャル半導体層２の電気抵抗率またはエピタキシャル半導体層３の電気抵抗率よりも十分に高い場合、ダイヤモンド基板２３の凸部１６は、素子間分離の機能を発揮することができる。
　ＨＥＭＴデバイスの作製工程においては、通常、素子間分離工程が必要であり、ドライエッチングプロセスによってキャリアとなる２次元電子ガスを物理的に消失させる手法、または、選択イオン注入プロセスによって素子分離領域に相当する領域のエピタキシャル半導体結晶を物理的に破壊する手法などが採用されている。
　一方で、図１に例が示された半導体装置の構成においては、結晶ダイヤモンドが電気絶縁性を有するため、前述の煩雑な素子間分離工程を簡略化することができる。
　＜第２の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図１においては、エピタキシャル半導体層２とダイヤモンド基板２３とが直接接触していたが、本実施の形態では、エピタキシャル半導体層２とダイヤモンド基板２３とが直接接触していない構成について説明する。
　図２は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図２に例が示されるように、半導体装置は、ダイヤモンド基板２３と、ダイヤモンド基板２３の凸部１６および凹部１７の内壁を覆って形成される密着層または核形成層１９と、密着層または核形成層１９に覆われたダイヤモンド基板２３の凹部１７に形成されるエピタキシャル半導体層２と、エピタキシャル半導体層３と、ソースまたはドレイン電極金属１０１と、ドレインまたはソース電極金属１０２と、ゲート電極金属１０６と、表面保護膜１０５と、ソースまたはドレインパッド電極金属１０７と、ドレインまたはソースパッド電極金属１０８とを備える。
　ダイヤモンド基板２３は、密着層または核形成層１９と直接接触することによって接合界面２４を形成する。また、エピタキシャル半導体層２は、密着層または核形成層１９と直接接触することによって、接合界面２１を形成する。
　密着層または核形成層１９の材料としては、たとえば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的に用いられる。しかしながら、密着層または核形成層１９の材料として、結晶系材料が用いられてもよい。
　ダイヤモンド基板２３の凹部１７に、エピタキシャル半導体層２を成長させる場合、密着層または核形成層１９の材料として、ダイヤモンドシードと呼ばれるダイヤモンドナノ粒子が用いられてもよい。なお、放熱効率の観点から、密着層または核形成層１９の厚さは、たとえば、５０ｎｍ以下であることが望ましい。
　このような半導体装置の構成によれば、密着層または核形成層１９がダイヤモンド基板２３とエピタキシャル半導体層２との間に介在することによって、ダイヤモンド基板２３とエピタキシャル半導体層２との間において膜剥がれ、欠損、または、クラックなどが混入することを抑制することができる。そのため、異種材料間の接合の密着性を向上させることができる。
　＜第３の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図３は、本実施の形態に関する半導体装置の構成の別の例を概略的に示す断面図である。図３に例が示される構成は、図１および図２に例が示された構成とは異なり、凸部１６Ａの位置が素子間分離領域２０２には対応していない。つまり、図３に例が示される構成は、ダイヤモンド基板２３Ａの凹部１７Ａの幅が狭い、すなわち、ダイヤモンド基板２３Ａの凸部１６Ａの幅が広い。そして、凸部１６Ａは、凸部１６Ａに隣接するソースまたはドレイン電極金属１０１の直下、および、ドレインまたはソース電極金属１０２の直下にまで延びて形成される。
　図３に例が示されるように、半導体装置は、ダイヤモンド基板２３Ａと、ダイヤモンド基板２３Ａの凸部１６Ａおよび凹部１７Ａを覆って形成される密着層または核形成層１９Ａと、密着層または核形成層１９Ａに覆われたダイヤモンド基板２３Ａの凹部１７Ａに形成されるエピタキシャル半導体層２Ａと、エピタキシャル半導体層２Ａの上面に形成されるエピタキシャル半導体層３Ａと、密着層または核形成層１９Ａに覆われた凸部１６Ａの上面に部分的に形成されるソースまたはドレイン電極金属１０１と、密着層または核形成層１９Ａに覆われた凸部１６Ａの上面に部分的に形成されるドレインまたはソース電極金属１０２と、エピタキシャル半導体層３Ａの上面４０１Ａに部分的に形成されるゲート電極金属１０６と、凸部１６Ａの上面およびエピタキシャル半導体層３Ａの上面４０１Ａに部分的に形成される表面保護膜１０５と、ソースまたはドレインパッド電極金属１０７と、ドレインまたはソースパッド電極金属１０８とを備える。なお、図３において、密着層または核形成層１９Ａは形成されていなくてもよい。
　ダイヤモンド基板２３Ａは、密着層または核形成層１９Ａと直接接触することによって接合界面２４Ａを形成する。また、エピタキシャル半導体層２Ａは、密着層または核形成層１９Ａと直接接触することによって、接合界面２１Ａを形成する。
　このような半導体装置の構成によれば、より近い距離で、平面視における電界効果トランジスタ２０１の四方を高熱伝導率材料であるダイヤモンド基板２３Ａが取り囲むことになる。
　熱は、電界効果トランジスタ２０１の活性領域で発生する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。
　＜第４の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　マイクロ波通信システム、または、ミリ波通信システムなどに用いられるマイクロ波モノリシック集積回路（ｍｏｎｏｌｉｔｈｉｃ　ｍｉｃｒｏｗａｖｅ　ｉｎｔｅｇｒａｔｅｄ　ｃｉｒｃｕｉｔ、すなわち、ＭＭＩＣ）は、ＨＥＭＴデバイスによって構成されている。
　ＭＭＩＣの高出力電力増幅器に利用されるＨＥＭＴデバイスには、複数の単位ＨＥＭＴを電気的に並列接続するマルチフィンガー型ＨＥＭＴが採用されている。
　マルチフィンガー型ＨＥＭＴでは、互いに並列接続されたそれぞれの単位ＨＥＭＴの発熱は、無視することができない量となる。特に、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスは、その周囲に位置する単位ＨＥＭＴデバイスからの発熱の影響を受けて熱が集中するため、放熱効率が悪くなる。その結果、マルチフィンガー型ＨＥＭＴの中心付近に位置する単位ＨＥＭＴデバイスは、破壊されやすくなる。
　したがって、高出力電力増幅器におけるマルチフィンガー型ＨＥＭＴの性能を向上させるためには、放熱効率の高い構造を採用する必要がある。
　図４は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図４に例が示される半導体装置は、複数の電界効果トランジスタが電気的に並列接続されたマルチフィンガー型電界効果トランジスタである。
　ここで、並列接続される単位電界効果トランジスタは、たとえば、ＭＩＳ型、ＭＯＳ型、または、ＨＥＭＴデバイスであってもよい。ここでは、マルチフィンガー型ＨＥＭＴを例として示す。
　図４に例が示されるように、半導体装置は、ダイヤモンド基板２３Ｂと、ダイヤモンド基板２３Ｂの凹部１７Ｂに形成されるエピタキシャル半導体層２Ｂと、エピタキシャル半導体層２Ｂの上面に形成されるエピタキシャル半導体層３Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂに部分的に形成されるソースまたはドレイン電極金属１０１Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂに部分的に形成されるドレインまたはソース電極金属１０２Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂに部分的に形成されるゲート電極金属１０６Ｂと、エピタキシャル半導体層３Ｂの上面４０１Ｂ、および、凸部１６Ｂの上面１０９Ｂを覆って形成される表面保護膜１０５Ｂとを備える。
　ダイヤモンド基板２３Ｂは、上面１０９Ｂと下面２５Ｂとを有する。ダイヤモンド基板２３Ｂの上面１０９Ｂには凸部１６Ｂが形成され、平面視において凸部１６Ｂに四方を囲まれた凹部１７Ｂには、エピタキシャル半導体層２Ｂとエピタキシャル半導体層３Ｂが充填されている。
　エピタキシャル半導体層２Ｂおよびエピタキシャル半導体層３Ｂの材料は、たとえば、Ｓｉ、ＧａＡｓ、ＳｉＣまたはＧａ２Ｏ３などを含む。
　また、本実施の形態では、エピタキシャル半導体層２Ｂとエピタキシャル半導体層３Ｂとが積層されているが、単一のエピタキシャル半導体層が凹部１７Ｂに形成されていてもよい。
　エピタキシャル半導体層３Ｂの上面４０１Ｂには、マルチフィンガー型ＨＥＭＴ２０１Ｂが形成される。エピタキシャル半導体層３Ｂの上面４０１Ｂに形成されるマルチフィンガー型ＨＥＭＴ２０１Ｂでは、ソースまたはドレイン電極金属１０１Ｂと、ドレインまたはソース電極金属１０２Ｂと、ゲート電極金属１０６Ｂとを備える単位ＨＥＭＴが、ドレイン配線、ゲート配線およびソース配線によって電気的に並列に接続されている。
　ゲート電極金属１０６Ｂの形状は、本実施の形態において目的に適合するいかなる形状であってもよい。また、ゲート電極金属１０６Ｂの上面には、フィールドプレート電極金属が形成されていてもよい。
　また、マルチフィンガー型ＨＥＭＴ２０１Ｂにおいて、単位ＨＥＭＴデバイスはいくつ並列に接続されていてもよい。
　電極が形成されていない領域におけるエピタキシャル半導体層３Ｂの上面４０１Ｂ、および、それぞれの電極上には、少なくとも１層の表面保護膜１０５Ｂが形成される。表面保護膜１０５Ｂは、電界の制御または表面ポテンシャルの制御、さらには、表面準位の不活性化、耐水、または、耐湿などの機能を担っている。
　そして、隣り合うマルチフィンガー型ＨＥＭＴ２０１Ｂの間隙には、素子間分離領域２０２Ｂが存在する。素子間分離領域２０２Ｂは、ダイヤモンド基板の上面１０９Ｂの凸部１６Ｂに形成される。
　このような半導体装置の構成によれば、平面視において、マルチフィンガー型ＨＥＭＴ２０１Ｂの四方を高熱伝導率材料であるダイヤモンド基板２３Ｂが取り囲むことになる。
　熱は、マルチフィンガー型ＨＥＭＴ２０１Ｂの活性領域で発生する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。また、エピタキシャル半導体層２Ｂとダイヤモンド基板２３Ｂとは直接接触して接合界面２８Ｂを形成しているため、界面熱抵抗の影響が少ない。よって、シームレスに（すなわち、継ぎ目がない状態で）熱を逃がすことができる。
　また、ダイヤモンドは、一般に電気絶縁性が高い材料である。そのため、本実施の形態において適用されるダイヤモンド基板２３Ｂの電気抵抗率が、少なくともエピタキシャル半導体層２Ｂの電気抵抗率またはエピタキシャル半導体層３Ｂの電気抵抗率よりも十分に高い場合、ダイヤモンド基板２３Ｂの凸部１６Ｂは、素子間分離の機能を発揮することができる。
　ＨＥＭＴデバイスの作製工程においては、通常、素子間分離工程が必要であり、ドライエッチングプロセスによってキャリアとなる２次元電子ガスを物理的に消失させる手法、または、選択イオン注入プロセスによって素子分離領域に相当する領域のエピタキシャル半導体結晶を物理的に破壊する手法などが採用されている。
　一方で、図４に例が示された半導体装置の構成においては、結晶ダイヤモンドが電気絶縁性を有するため、前述の煩雑な素子間分離工程を簡略化することができる。
　＜第５の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図４においては、エピタキシャル半導体層２Ｂとダイヤモンド基板２３Ｂとが直接接触していたが、本実施の形態では、エピタキシャル半導体層２Ｂとダイヤモンド基板２３Ｂとが直接接触していない構成について説明する。
　図５は、本実施の形態に関する半導体装置の構成の例を概略的に示す断面図である。図５に例が示されるように、半導体装置は、ダイヤモンド基板２３Ｂと、ダイヤモンド基板２３Ｂの凸部１６Ｂおよび凹部１７Ｂを覆って形成される密着層または核形成層１９Ｂと、密着層または核形成層１９Ｂに覆われたダイヤモンド基板２３Ｂの凹部１７Ｂに形成されるエピタキシャル半導体層２Ｂと、エピタキシャル半導体層３Ｂと、ソースまたはドレイン電極金属１０１Ｂと、ドレインまたはソース電極金属１０２Ｂと、ゲート電極金属１０６Ｂと、表面保護膜１０５Ｂとを備える。
　ダイヤモンド基板２３Ｂは、密着層または核形成層１９Ｂと直接接触することによって接合界面２４Ｂを形成する。また、エピタキシャル半導体層２Ｂは、密着層または核形成層１９Ｂと直接接触することによって、接合界面２１Ｂを形成する。
　密着層または核形成層１９Ｂの材料としては、たとえば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的に用いられる。しかしながら、密着層または核形成層１９Ｂの材料として、結晶系材料が用いられてもよい。
　ダイヤモンド基板２３Ｂの凹部１７Ｂに、エピタキシャル半導体層２Ｂを成長させる場合、密着層または核形成層１９Ｂの材料として、ダイヤモンドナノ粒子が用いられてもよい。なお、放熱効率の観点から、密着層または核形成層１９Ｂの厚さは、たとえば、５０ｎｍ以下であることが望ましい。
　このような半導体装置の構成によれば、密着層または核形成層１９Ｂがダイヤモンド基板２３Ｂとエピタキシャル半導体層２Ｂとの間に介在することによって、ダイヤモンド基板２３Ｂとエピタキシャル半導体層２Ｂとの間において膜剥がれ、欠損、または、クラックなどが混入することを抑制することができる。そのため、異種材料間の接合の密着性を向上させることができる。
　＜第６の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図６は、本実施の形態に関する半導体装置の構成の別の例を概略的に示す断面図である。図６に例が示される構成は、図４および図５に例が示された構成とは異なり、凸部１６Ｃの位置が素子間分離領域２０２Ｂには対応していない。つまり、図６に例が示される構成は、ダイヤモンド基板２３Ｃの凹部１７Ｃの幅が狭く、かつ、隣り合う凸部１６Ｃ間において複数形成されている。そして、凸部１６Ｃは、凸部１６Ｃに隣接するソースまたはドレイン電極金属１０１Ｂの直下、および、ドレインまたはソース電極金属１０２Ｂの直下にまで延びて形成される。
　図６に例が示されるように、半導体装置は、ダイヤモンド基板２３Ｃと、ダイヤモンド基板２３Ｃの凸部１６Ｃおよび凹部１７Ｃを覆って形成される密着層または核形成層１９Ｃと、密着層または核形成層１９Ｃに覆われたダイヤモンド基板２３Ｃの凹部１７Ｃに形成されるエピタキシャル半導体層２Ｃと、エピタキシャル半導体層２Ｃの上面に形成されるエピタキシャル半導体層３Ｃと、密着層または核形成層１９Ｃに覆われた凸部１６Ｃの上面に部分的に形成され、また、隣り合う凸部１６Ｃ間に形成された複数の凹部１７Ｃの間の凸部１６Ｄの上面に形成されるソースまたはドレイン電極金属１０１Ｂと、密着層または核形成層１９Ｃに覆われた凸部１６Ｃの上面に部分的に形成され、また、複数の凹部１７Ｃの間の凸部１６Ｄの上面に形成されるドレインまたはソース電極金属１０２Ｂと、エピタキシャル半導体層３Ｃの上面４０１Ｃに部分的に形成されるゲート電極金属１０６Ｂと、エピタキシャル半導体層３Ｃの上面４０１Ｃ、および、凸部１６Ｃの上面を覆って形成される表面保護膜１０５Ｂとを備える。なお、図６において、密着層または核形成層１９Ｃは形成されていなくてもよい。
　ダイヤモンド基板２３Ｃは、密着層または核形成層１９Ｃと直接接触することによって接合界面２４Ｃを形成する。また、エピタキシャル半導体層２Ｃは、密着層または核形成層１９Ｃと直接接触することによって、接合界面２１Ｃを形成する。
　このような半導体装置の構成によれば、より近い距離で、平面視におけるマルチフィンガー型ＨＥＭＴ２０１Ｂの四方を高熱伝導率材料であるダイヤモンド基板２３Ｃが取り囲むことになる。
　熱は、マルチフィンガー型ＨＥＭＴ２０１Ｂの活性領域で発生し、特に、マルチフィンガー型ＨＥＭＴ２０１Ｂの中心部に集中する。そのため、平面視における活性領域の四方を高熱伝導率材料が取り囲むことによって、本実施の形態に関する半導体装置は高い放熱効率を発揮する。
　＜第７の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図７は、以上に記載された実施の形態における半導体装置の、製造方法の例を示すフローチャートである。また、図９から図１７は、本実施の形態に関する半導体装置の、製造工程の例を示す断面図である。以下、図７および図９から図１７を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。
　まず、ステップＳＴ３０１において、製造加工のための出発基板として、Ｓｉ基板３０１の上面にＧａＮ層３０２が形成されたＧａＮ－ｏｎ－Ｓｉ基板３０３を用意する（たとえば、図９を参照）。なお、本実施の形態に関する製造方法ではＧａＮ－ｏｎ－Ｓｉ基板３０３が出発基板の例として挙げられているが、出発基板は、たとえば、ＧａＮ－ｏｎ－サファイア基板またはＧａＮ－ｏｎ－ＳｉＣ基板などであってもよい。
　その後、ステップＳＴ３０２において、ＧａＮ－ｏｎ－Ｓｉ基板３０３のＧａＮ層３０２の表面に対し、支持基板３０５を貼り付ける（たとえば、図１０を参照）。ここで、支持基板３０５には、たとえば、Ｓｉ基板、サファイア基板または石英基板などが用いられる。
　ＧａＮ表面の算術平均粗さ（Ｒａ）は３０ｎｍ以下となるように、事前に平坦化加工が施されていることが望ましい。これは、支持基板３０５の貼付面についても同様である。
　ＧａＮ－ｏｎ－Ｓｉ基板３０３のＧａＮ層３０２の表面に対し支持基板３０５を貼り付ける方法としては、たとえば、親水化接合法、加圧接合法またはプラズマ活性化接合法などの接合法であってもよいし、無機系接着剤材料などを用いる接着法であってもよい。さらに、支持基板３０５とＧａＮ－ｏｎ－Ｓｉ基板３０３のＧａＮ層３０２の表面との貼り合わせ面に任意の層間膜が設けられてもよい。当該層間膜の材料としては、たとえば、窒化Ｓｉまたはアルミナ膜などの、半導体保護膜として一般に用いる材料であることが望ましい。
　このようにして、支持基板３０５とＧａＮ層３０２の表面とが接合された複合基板が作製することができる。
　その後、ステップＳＴ３０３において、支持基板３０５とＧａＮ－ｏｎ－Ｓｉ基板３０３のＧａＮ層３０２の表面とが接合された複合基板のうち、出発基板のＳｉ基板３０１の表面に対しハードマスク３０６を形成する（たとえば、図１１を参照）。
　ハードマスク３０６は、ドライエッチング耐性があり、かつ、ＳｉまたはＧａＮに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク３０６の材料は、たとえば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。
　これらの材料の形成手法は、たとえば、スパッタ法または蒸着法などの物理気相堆積（ｐｈｙｓｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＰＶＤ）法、または、減圧化学気相成長法、プラズマ援用化学気相成長法または原子層堆積法などの化学気相堆積（ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＣＶＤ）法であってもよい。
　また、上記のハードマスク３０６は、ステップＳＴ３０４以降の貫通溝を形成する工程におけるそれぞれの選択比に応じて、１層以上形成される構成であってもよい。
　その後、ステップＳＴ３０４において、ステップＳＴ３０３において形成されたハードマスク３０６に対し、貫通溝を形成するためのレジストパターンを形成する。貫通溝のためのレジストパターンは、本実施の形態に関する半導体装置を構成する領域の平面視における四方を取り囲むように形成されなければならない。
　貫通溝のためのレジストパターンを形成する手法としては、たとえば、フォトリソグラフィー技術が用いられる。当該レジストパターンにおいて貫通溝を形成する開口領域３０７は、ハードマスク３０６が外部環境に曝される領域であり、一方で、貫通溝が形成される開口領域３０７以外の領域である非開口領域は、レジストによってハードマスク３０６が保護される領域である。
　その後、ステップＳＴ３０５において、外部環境に曝されている開口領域３０７に対応するハードマスク３０６のみが除去される（たとえば、図１２を参照）。ハードマスク３０６の除去手法においては、たとえば、薬液浸漬によるウェットエッチング、または、ドライエッチングが選択される。
　そして、ハードマスク３０６を除去した後、さらに、開口領域３０７のＳｉ基板３０１の表面が外部環境に曝されることになる。その後、レジストパターンがハードマスク３０６から剥離されることによって、非開口領域に対応していたハードマスク３０６が外部環境に曝されることになる。
　その後、ステップＳＴ３０６において、外部環境に曝されている開口領域３０７のＳｉ基板３０１のみが除去される（たとえば、図１３を参照）。この手法によって、数百μｍの厚さを有するＳｉ基板３０１が部分的に除去される。
　そして、Ｓｉ基板３０１が除去された後、開口領域３０７に対応するＧａＮ層３０２が外部環境に曝されることになる。一方で、非開口領域では、ステップＳＴ３０６の間、ハードマスク３０６が完全に除去されることは許されない。
　その後、ステップＳＴ３０７において、外部環境に曝されている開口領域３０７に対応するＧａＮ層３０２のみが除去される（たとえば、図１４を参照）。ＧａＮ層３０２の除去手法においては、たとえば、数μｍ以上、かつ、数十μｍ以下の厚さに相当するＧａＮ層３０２が部分的に除去される。
　そして、ＧａＮ層３０２が除去された後、開口領域３０７に対応する領域の支持基板３０５との接合面が外部環境に曝されることになる。一方で、非開口領域では、ステップＳＴ３０７の間、ハードマスク３０６が完全に除去されることは許されない。
　ここまでのステップＳＴ３０７までを経て、貫通溝３０８がＧａＮ－ｏｎ－Ｓｉ基板３０３に形成される。貫通溝３０８を形成することによって、以下の２つの効果を得ることができる。
　１つ目の効果は、本実施の形態に関する特徴的な半導体装置の構造が形成することができることである。そして、２つ目の効果は、応力開放によって、基板除去工程で生じ得るＧａＮ層３０２へのクラックまたは割れの発生を抑制することである。
　その後、ステップＳＴ３０８において、非開口領域のハードマスク３０６が除去される。ステップＳＴ３０８におけるハードマスク３０６の除去手法には、ドライエッチングの手法を用いることが望ましい。
　ドライエッチングは、エッチングの進行方法に異方性を有する。また、貫通溝３０８が形成された領域の側面には、ＧａＮ層３０２およびＳｉ基板３０１が存在している。そして、これらに対するエッチングの進行を抑制するために、ドライエッチングの手法を用いる。
　そして、ハードマスク３０６を除去した後、非開口領域では、島状のＳｉ基板３０１が外部環境に曝されることになる。
　その後、ステップＳＴ３０９において、外部環境に曝されている非開口領域のＳｉ基板３０１すべてが除去される（たとえば、図１５を参照）。Ｓｉ基板３０１の除去手法においては、Ｓｉ基板３０１を除去した後、ＧａＮ層３０２が外部環境に曝されることになる。
　この際、エッチング面を平坦化するために、たとえば、化学機械研磨（ｃｈｅｍｉｃａｌ　ｍｅｃｈａｎｉｃａｌ　ｐｏｌｉｓｈｉｎｇ、すなわち、ＣＭＰ）、または、機械研削などの平坦化処理を加えてもよい。
　その後、ステップＳＴ３１０において、密着層または核形成層を形成する。なお、このステップＳＴ３１０は省略されてもよい。ステップＳＴ３１０を省略することによって得られる半導体装置の構造およびその構成によって生じる効果については、第１の実施の形態および第４の実施の形態において説明されたとおりである。
　密着層または核形成層は、ステップＳＴ３１１以降の工程において、ダイヤモンド基板を成長または接合させる際の、密着性を向上させる目的で形成されるものである。
　密着層または核形成層の材料としては、たとえば、非晶質Ｓｉまたは窒化Ｓｉなどの非晶質材料が一般的に用いられる。しかしながら、たとえば、熱伝導性に優れるダイヤモンドナノ粒子、ダイヤモンドライクカーボン、グラフェンまたはグラファイトなどが用いられてもよい。
　また、密着層または核形成層は、貫通溝３０８の内部にも被覆するように形成されなければならない。この際、密着層または核形成層の表面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
　その後、ステップＳＴ３１１において、ＧａＮ層３０２の上面および貫通溝の内部にダイヤモンド層３０９が形成される（たとえば、図１６を参照）。ダイヤモンド層３０９の形成手法としては、たとえば、ＣＨ４－Ｈ２－Ｏ２系ガスを用いるマイクロ波ＣＶＤ法またはホットフィラメントＣＶＤ法などの気相成長、または、ダイヤモンド自立基板との接合方式を用いるとよい。
　気相成長であれば、自立するために十分厚膜化しなければならない。一方で、接合法式であれば、貫通溝３０８に合う自立基板の加工が必要である。
　このようにして、ダイヤモンド基板の上面の凹部に、ＧａＮ層３０２が形成された構造を作製することができる。形成するダイヤモンドの電気絶縁性は高いことが望ましい。また、ダイヤモンド層３０９は、貫通溝３０８の内部を空隙なく完全に充填することが望ましい。
　形成されるダイヤモンドの結晶性は、単結晶であっても多結晶であってもよい。また、形成されるダイヤモンドの熱輸送特性は、長距離秩序がある単結晶であるほど優れているため、結晶流は大きく、かつ、高い結晶性を有するものが望ましい。
　その後、ステップＳＴ３１２において、ＧａＮ層３０２と支持基板３０５とが遊離される（たとえば、図１７を参照）。遊離工程としては、たとえば、薬液を用いるウェットエッチング法を採用するとよい。しかしながら、薬液によって遊離部分以外の構成が損なわれないよう注意すべきである。
　その後、ステップＳＴ３１３において、ＧａＮ層３０２の表面が環境に曝されることになる。このＧａＮ層３０２の表面に、たとえば、電極の形成などのデバイスプロセスを施すことによって、本実施の形態に関する半導体装置の構造を作製することができる。
　このような半導体装置の構成によれば、Ｓｉ基板３０１を全面除去する前に貫通溝３０８を形成することによって、異種材料の格子不整合に起因する応力開放が分散される。そのため、クラックまたは割れがＧａＮ層３０２の内部、または、半導体装置の内部に侵入することを抑制することができる。
　また、電気絶縁性の高いダイヤモンドが貫通溝３０８の内部に充填されることによって、ダイヤモンドが素子間分離の機能を担うことができる。これによって、デバイスプロセスにおいて素子間分離工程を簡略化することができる。
　素子間分離工程において、たとえば、選択イオン注入プロセスが採用されているとすれば、当該工程を省略することができる。また、選択イオン注入プロセスを省略することによって、たとえば、高温熱履歴が許諾されるなどのプロセス上の自由度を向上させることができる。
　＜第８の実施の形態＞
　本実施の形態に関する半導体装置、および、半導体装置の製造方法について説明する。以下の説明においては、以上に記載された実施の形態で説明された構成要素と同様の構成要素については同じ符号を付して図示し、その詳細な説明については適宜省略するものとする。
　＜半導体装置の構成について＞
　図８は、図１から図６に例が示された半導体装置の、製造方法の別の例を示すフローチャートである。また、図１８から図２３は、本実施の形態に関する半導体装置の、製造工程の例を示す断面図である。以下、図８および図１８から図２３を参照しつつ、本実施の形態に関する半導体装置の製造方法を説明する。
　まず、ステップＳＴ４０１に例が示されるように、本製造方法では、ダイヤモンド自立基板３１０を出発基板として用意する（たとえば、図１８を参照）。本実施の形態で適用されるダイヤモンド自立基板３１０の電気絶縁性は、高いことが望ましい。また、ダイヤモンド自立基板３１０の表面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
　その後、ステップＳＴ４０２において、ダイヤモンド自立基板３１０の表面に対しハードマスク３１１を形成する（たとえば、図１９を参照）。ハードマスク３１１は、ドライエッチング耐性があり、かつ、ダイヤモンドに対しエッチングの選択比を有する材料であることが望ましい。ハードマスク３１１の材料は、たとえば、窒化Ｓｉ、アルミナ膜または二酸化Ｓｉなどであってもよい。
　これらの材料の形成手法は、たとえば、ＰＶＤ法またはＣＶＤ法などであってもよい。また、ハードマスク３１１は、１層以上形成される構成であってもよい。
　その後、ステップＳＴ４０３において、ステップＳＴ４０２で形成されたハードマスク３１１に対し、ダイヤモンド自立基板３１０に凹部を形成するためのレジストパターンを形成する。凹部を形成するためのレジストパターンは、本実施の形態に関する半導体装置を構成する領域の平面視における四方を取り囲むように形成されなければならない。
　凹部を形成するためのレジストパターンを形成する手法としては、たとえば、フォトリソグラフィー技術が用いられる。当該レジストパターンにおいて凹部を形成する開口領域３１２は、ハードマスク３１１が外部環境に曝される領域であり、一方で、凹部が形成される開口領域３１２以外の領域である非開口領域は、レジストによってハードマスク３１１が保護される領域である。
　その後、ステップＳＴ４０４において、外部環境に曝されている開口領域３１２に対応するハードマスク３１１のみが除去される（たとえば、図２０を参照）。ハードマスク３１１の除去手法においては、たとえば、薬液浸漬によるウェットエッチング、または、ドライエッチングが選択される。
　そして、ハードマスク３１１を除去した後、さらに、開口領域３１２はダイヤモンド自立基板３１０の表面が外部環境に曝されることになる。その後、レジストパターンがハードマスク３１１から剥離されることによって、非開口領域に対応していたハードマスク３１１が外部環境に曝されることになる。
　その後、ステップＳＴ４０５において、外部環境に曝されている開口領域３１２のダイヤモンド自立基板３１０のみが部分的に除去される。そして、開口領域３１２に対応する領域に凹部３１３が形成される（たとえば、図２１を参照）。開口領域３１２のダイヤモンド基板を除去する方法は、この他、本実施の形態において目的に適合するいかなる除去手法であってもよい。
　ダイヤモンド自立基板３１０の除去量は、製造される半導体装置の寸法に合う膜厚に適正に制御されなければならない。そのため、開口領域３１２のすべてを貫通してダイヤモンド自立基板３１０を除去することは想定しない。
　ダイヤモンド自立基板３１０が部分的に除去された後、開口領域３１２のダイヤモンド自立基板３１０のエッチング面、すなわち、凹部３１３が外部環境に曝されることになる。この際、ダイヤモンド自立基板３１０のエッチング面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
　その後、ステップＳＴ４０６において、外部環境に曝されているダイヤモンド自立基板３１０のエッチング面、すなわち、凹部３１３に対し、窒化物半導体層３１４が形成される（たとえば、図２２を参照）。窒化物半導体層３１４の形成方法としては、たとえば、有機金属化学気相堆積（ｍｅｔａｌ　ｏｒｇａｎｉｃ　ｃｈｅｍｉｃａｌ　ｖａｐｏｒ　ｄｅｐｏｓｉｔｉｏｎ、すなわち、ＭＯＣＶＤ）法、または、分子線エピタキシー（ｍｏｌｅｃｕｌａｒ　ｂｅａｍ　ｅｐｉｔａｘｙ、すなわち、ＭＢＥ）法などであってもよい。または、Ｊ．Ｗ．Ｓｈｏｎらによって報告されている、グラフェンフィルム上に窒化物半導体を結晶成長させる手法などを用いてもよい（Ｊ．Ｗ．Ｓｈｏｎ，Ｊ．Ｏｈｔａ，Ｋ．Ｕｅｎｏ，Ａ．Ｋｏｂａｙａｓｈｉ，ａｎｄ　Ｈ．Ｆｕｊｉｏｋａ，“Ｓｔｒｕｃｔｕｒａｌ　Ｐｒｏｐｅｒｔｉｅｓ　ｏｆ　ＧａＮ　ｆｉｌｍｓ　ｇｒｏｗｎ　ｏｎ　ｍｕｌｔｉｌａｙｅｒ　ｇｒａｐｈｅｎｅ　ｆｉｌｍｓ　ｂｙ　ｐｕｌｓｅｄ　ｓｐｕｔｔｅｒｉｎｇ”，Ａｐｐｌ．Ｐｈｙｓ．Ｅｘｐｒｅｓｓ　７，０８５５０２　（２０１４）．）。この他、本実施の形態に関する半導体装置の目的に適合するいかなる結晶成長手法であってもよい。
　また、窒化物半導体層３１４は少なくとも１層で構成されるものであればよい。たとえば、ＨＥＭＴデバイスの場合、２ＤＥＧを形成するために電子走行層となる第１のエピタキシャル半導体層と、障壁層となる第２のエピタキシャル半導体層とを形成する。
　成長する窒化物半導体層３１４の厚さは制御されなければならず、かつ、ダイヤモンド自立基板３１０の非エッチング面である表面と同じ高さである必要がある。
　また、ダイヤモンド自立基板３１０と窒化物半導体層３１４との間に、第２の実施の形態または第５の実施の形態で述べられた密着層または核形成層、または、ダイヤモンド自立基板３１０と窒化物半導体層３１４との間の格子不整合を緩和する格子緩和層が介在していてもよい。
　窒化物半導体層３１４を形成した後、開口領域３１２の窒化物半導体層３１４の表面が外部環境に曝されることになる。この際、窒化物半導体層３１４の表面を平坦化するために、たとえば、ＣＭＰまたは機械研削などの平坦化処理を加えてもよい。
　その後、ステップＳＴ４０７において、非開口領域であるダイヤモンド自立基板３１０の表面のハードマスク３１１が除去される（たとえば、図２３を参照）。ステップＳＴ４０７におけるハードマスク３１１の除去手法は、薬液を用いるウェットエッチングであっても、ドライエッチングであってもよい。
　窒化物半導体層３１４に対し薬液耐性を有する薬液を使うことができる場合、ウェットエッチングの除去手法は窒化物半導体層３１４への損傷の影響が少なく、かつ、簡便にハードマスク３１１を除去することができる。
　その後、ステップＳＴ４０８において、窒化物半導体層３１４の表面に、たとえば、電極の形成などのデバイスプロセスを施すことによって、本実施の形態に関する半導体装置の構造が作製することができる。
　このような半導体装置の構成によれば、電気絶縁性の高いダイヤモンドが窒化物半導体層３１４の平面視における四方を取り囲んでいることによって、ダイヤモンド自立基板３１０が素子間分離の機能を担うことができる。これによって、デバイスプロセスにおいて素子間分離工程を簡略化することができる。
　素子間分離工程において、たとえば、選択イオン注入プロセスが採用されているとすれば、当該工程を省略することができる。また、選択イオン注入プロセスを省略することによって、たとえば、高温熱履歴が許諾されるなどのプロセス上の自由度を向上させることができる。
　＜以上に記載された実施の形態によって生じる効果について＞
　次に、以上に記載された実施の形態によって生じる効果の例を示す。なお、以下の説明においては、以上に記載された実施の形態に例が示された具体的な構成に基づいて当該効果が記載されるが、同様の効果が生じる範囲で、本願明細書に例が示される他の具体的な構成と置き換えられてもよい。
　また、当該置き換えは、複数の実施の形態に跨ってなされてもよい。すなわち、異なる実施の形態において例が示されたそれぞれの構成が組み合わされて、同様の効果が生じる場合であってもよい。
　以上に記載された実施の形態によれば、半導体装置は、ダイヤモンドからなるダイヤモンド基板２３と、窒化物半導体層とを備える。ここで、窒化物半導体層は、たとえば、エピタキシャル半導体層２、エピタキシャル半導体層２Ａ、エピタキシャル半導体層２Ｂ、エピタキシャル半導体層２Ｃ、エピタキシャル半導体層３、エピタキシャル半導体層３Ａ、エピタキシャル半導体層３Ｂおよびエピタキシャル半導体層３Ｃのうちの少なくとも１つに対応するものである。そして、エピタキシャル半導体層２およびエピタキシャル半導体層３は、ダイヤモンド基板２３の上面１０９に形成された凹部１７の内部に形成される。
　このような構成によれば、高い熱伝導率を有するダイヤモンドが、窒化物半導体層の下面に加えて側面にも接触して形成されている。そのため、窒化物半導体層の上面に素子構造などが形成されることによって窒化物半導体層を含む半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。したがって、半導体装置の温度上昇を大幅に抑制することができる。
　なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
　しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、以上に記載された実施の形態によれば、エピタキシャル半導体層２およびエピタキシャル半導体層３は、平面視においてダイヤモンド基板２３の上面１０９に全周囲を囲まれて形成される。このような構成によれば、半導体装置の全側方に高い放熱性能を発揮することができる。したがって、半導体装置の温度上昇を大幅に抑制することができる。
　また、以上に記載された実施の形態によれば、ダイヤモンド基板２３の上面１０９と、エピタキシャル半導体層３の上面４０１とが、同一平面上に位置する。このような構成によれば、エピタキシャル半導体層２の側方およびエピタキシャル半導体層３の側方を漏れなくダイヤモンド基板２３によって覆うことができるため、半導体装置の側方に高い放熱性能を発揮することができる。
　また、以上に記載された実施の形態によれば、ダイヤモンド基板２３は、電気絶縁性を有する。このような構成によれば、ダイヤモンド基板２３の凸部１６を半導体装置の素子間分離領域として利用することができる。そのため、別途素子間分離領域を形成するための工程を設ける必要がなくなり、製造工程を簡略化することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、ダイヤモンド基板２３の凹部１７の内壁に形成される、介在層を備える。ここで、介在層は、たとえば、密着層または核形成層１９、密着層または核形成層１９Ａ、密着層または核形成層１９Ｂおよび密着層または核形成層１９Ｃのうちの少なくとも１つに対応するものである。エピタキシャル半導体層２およびエピタキシャル半導体層３は、密着層または核形成層１９を介してダイヤモンド基板２３の凹部１７の内部に形成される。このような構成によれば、エピタキシャル半導体層２およびエピタキシャル半導体層３を形成した後にそれらを覆うダイヤモンド層を形成する場合に、エピタキシャル半導体層２およびエピタキシャル半導体層３とダイヤモンド層との密着性を高めることができる。また、エピタキシャル半導体層２およびエピタキシャル半導体層３を形成した後にそれらを覆うダイヤモンド層を形成する場合に、エピタキシャル半導体層２およびエピタキシャル半導体層３に生じる欠損または損傷を抑制することができる。
　また、以上に記載された実施の形態によれば、介在層は、ダイヤモンド自立基板３１０と窒化物半導体層３１４との間の格子不整合を緩和する格子緩和層である。このような構成によれば、ダイヤモンド自立基板３１０の凹部３１３に窒化物半導体層３１４を形成する場合に、格子不整合を緩和して結晶欠陥の少ない窒化物半導体層３１４を形成することができる。
　また、以上に記載された実施の形態によれば、半導体装置は、エピタキシャル半導体層３の上面に形成される電極部を備える。ここで、電極部は、たとえば、ドレイン電極金属１０１、ドレイン電極金属１０１Ｂ、ドレインまたはソース電極金属１０２、ドレインまたはソース電極金属１０２Ｂ、ゲート電極金属１０６およびゲート電極金属１０６Ｂのうちの少なくとも１つに対応するものである。このような構成によれば、エピタキシャル半導体層３の上面に素子構造などが形成されることによって半導体装置が発熱源となる場合、半導体装置の下方に加えて側方に高い放熱性能を発揮することができる。
　以上に記載された実施の形態によれば、半導体装置の製造方法において、半導体基板の上面に窒化物半導体層を形成する。ここで、半導体基板は、たとえば、Ｓｉ基板３０１に対応するものである。また、窒化物半導体層は、たとえば、ＧａＮ層３０２に対応するものである。そして、ＧａＮ層３０２の表面と支持基板３０５とを接合する。そして、Ｓｉ基板３０１の下面にハードマスク３０６を形成する。そして、ハードマスク３０６に開口領域３０７を有するパターンを形成する。そして、開口領域３０７に対応するＳｉ基板３０１、さらには、ＧａＮ層３０２を除去することによって、Ｓｉ基板３０１およびＧａＮ層３０２を貫通する溝３０８を形成する。そして、ハードマスク３０６およびＳｉ基板３０１を除去する。そして、支持基板３０５の表面に、ＧａＮ層３０２を覆うダイヤモンド層３０９を形成する。そして、ＧａＮ層３０２の表面およびダイヤモンド層３０９の表面と、支持基板３０５とを遊離させる。
　このような構成によれば、Ｓｉ基板３０１を全面的に除去する工程の前に、Ｓｉ基板３０１およびＧａＮ層３０２を貫通する溝３０８をあらかじめ形成しておくことによって、ＧａＮ層３０２において、応力緩和に起因するクラックまたは割れが生じることを抑制することができる。
　なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
　しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　また、以上に記載された実施の形態によれば、ダイヤモンドからなるダイヤモンド基板を用意する。ここで、ダイヤモンド基板は、たとえば、ダイヤモンド自立基板３１０に対応するものである。そして、ダイヤモンド自立基板３１０の表面にハードマスク３１１を形成する。そして、ハードマスク３１１に開口領域３１２を有するパターンを形成する。そして、開口領域３１２に対応するダイヤモンド自立基板３１０を除去することによって凹部３１３を形成する。そして、凹部３１３の内部に窒化物半導体層３１４をエピタキシャル成長させる。
　このような構成によれば、商業的にダイヤモンド自立基板３１０が実現された場合には、本実施形態に関する半導体装置の商業的な製造を簡便に行うことができる。また、商業的にダイヤモンド自立基板３１０を除去する工程が実現された場合には、本実施形態に関する半導体装置の商業的な製造を簡便に行うことができる。
　なお、これらの構成以外の本願明細書に例が示される他の構成については適宜省略することができる。すなわち、少なくともこれらの構成を備えていれば、以上に記載された効果を生じさせることができる。
　しかしながら、本願明細書に例が示される他の構成のうちの少なくとも１つを、以上に記載された構成に適宜追加した場合、すなわち、以上に記載された構成としては言及されなかった本願明細書に例が示される他の構成が適宜追加された場合であっても、同様の効果を生じさせることができる。
　また、特段の制限がない場合には、それぞれの処理が行われる順序は変更することができる。
　＜以上に記載された実施の形態における変形例について＞
　以上に記載された実施の形態では、それぞれの構成要素の材質、材料、寸法、形状、相対的配置関係または実施の条件などについても記載する場合があるが、これらはすべての局面においてひとつの例であって、本願明細書に記載されたものに限られることはないものとする。
　したがって、例が示されていない無数の変形例、および、均等物が、本願明細書に開示される技術の範囲内において想定される。たとえば、少なくとも１つの構成要素を変形する場合、追加する場合または省略する場合、さらには、少なくとも１つの実施の形態における少なくとも１つの構成要素を抽出し、他の実施の形態の構成要素と組み合わせる場合が含まれるものとする。
　また、矛盾が生じない限り、以上に記載された実施の形態において「１つ」備えられるものとして記載された構成要素は、「１つ以上」備えられていてもよいものとする。
　さらに、以上に記載された実施の形態におけるそれぞれの構成要素は概念的な単位であって、本願明細書に開示される技術の範囲内には、１つの構成要素が複数の構造物から成る場合と、１つの構成要素がある構造物の一部に対応する場合と、さらには、複数の構成要素が１つの構造物に備えられる場合とを含むものとする。
　また、以上に記載された実施の形態におけるそれぞれの構成要素には、同一の機能を発揮する限り、他の構造または形状を有する構造物が含まれるものとする。
　また、本願明細書における説明は、本技術に関するすべての目的のために参照され、いずれも、従来技術であると認めるものではない。
　また、以上に記載された実施の形態において、特に指定されずに材料名などが記載された場合は、矛盾が生じない限り、当該材料に他の添加物が含まれた、たとえば、合金などが含まれるものとする。
　２，２Ａ，２Ｂ，２Ｃ，３，３Ａ，３Ｂ，３Ｃ　エピタキシャル半導体層、１６，１６Ａ，１６Ｂ，１６Ｃ，１６Ｄ　凸部、１７，１７Ａ，１７Ｂ，１７Ｃ，３１３　凹部、１９，１９Ａ，１９Ｂ，１９Ｃ　密着層または核形成層、２１，２１Ａ，２１Ｂ，２１Ｃ，２４，２４Ａ，２４Ｂ，２４Ｃ，２８，２８Ｂ　接合界面、２３，２３Ａ，２３Ｂ，２３Ｃ　ダイヤモンド基板、２５，２５Ｂ　下面、１０１，１０１Ｂ　ドレイン電極金属、１０２，１０２Ｂ　ドレインまたはソース電極金属、１０５，１０５Ｂ　表面保護膜、１０６，１０６Ｂ　ゲート電極金属、１０７　ソースまたはドレインパッド電極金属、１０８　ドレインまたはソースパッド電極金属、１０９，１０９Ｂ，４０１，４０１Ａ，４０１Ｂ，４０１Ｃ　上面、２０１　電界効果トランジスタ、２０１Ｂ　マルチフィンガー型ＨＥＭＴ、２０２，２０２Ｂ　素子間分離領域、３０１　Ｓｉ基板、３０２　ＧａＮ層、３０３　ＧａＮ－ｏｎ－Ｓｉ基板、３０５　支持基板、３０６，３１１　ハードマスク、３０７，３１２　開口領域、３０８　貫通溝、３０９　ダイヤモンド層、３１０　ダイヤモンド自立基板、３１４　窒化物半導体層。

Claims (9)

  1. 　ダイヤモンドからなるダイヤモンド基板（２３）と、
    　前記ダイヤモンド基板（２３）の上面（１０９）に形成された凹部（１７）の内部に形成される窒化物半導体層（２、３）とを備える、
    　半導体装置。
  2. 　前記窒化物半導体層（２、３）は、平面視において前記ダイヤモンド基板（２３）の前記上面（１０９）に全周囲を囲まれて形成される、
    　請求項１に記載の半導体装置。
  3. 　前記ダイヤモンド基板（２３）の前記上面（１０９）と、前記窒化物半導体層（２、３）の上面（４０１）とが、同一平面上に位置する、
    　請求項１または請求項２に記載の半導体装置。
  4. 　前記ダイヤモンド基板（２３）は、電気絶縁性を有する、
    　請求項１から請求項３のうちのいずれか１項に記載の半導体装置。
  5. 　前記ダイヤモンド基板（２３）の前記凹部（１７）の内壁に形成される、介在層（１９）をさらに備え、
    　前記窒化物半導体層（２、３）は、前記介在層（１９）を介して前記ダイヤモンド基板（２３）の前記凹部（１７）の内部に形成される、
    　請求項１から請求項４のうちのいずれか１項に記載の半導体装置。
  6. 　前記介在層（１９）は、前記ダイヤモンド基板（２３）と前記窒化物半導体層（２、３）との間の格子不整合を緩和する格子緩和層である、
    　請求項５に記載の半導体装置。
  7. 　前記窒化物半導体層（２、３）の上面に形成される電極部（１０１、１０２、１０６）をさらに備える、
    　請求項１から請求項６のうちのいずれか１項に記載の半導体装置。
  8. 　半導体基板（３０１）の上面に窒化物半導体層（３０２）を形成し、
    　前記窒化物半導体層（３０２）の表面と支持基板（３０５）とを接合し、
    　前記半導体基板（３０１）の下面にハードマスク（３０６）を形成し、
    　前記ハードマスク（３０６）に開口領域（３０７）を有するパターンを形成し、
    　前記開口領域（３０７）に対応する前記半導体基板（３０１）、さらには、前記窒化物半導体層（３０２）を除去することによって、前記半導体基板（３０１）および前記窒化物半導体層（３０２）を貫通する溝（３０８）を形成し、
    　前記ハードマスク（３０６）および前記半導体基板（３０１）を除去し、
    　前記支持基板（３０５）の表面に、前記窒化物半導体層（３０２）を覆うダイヤモンド層（３０９）を形成し、
    　前記窒化物半導体層（３０２）の表面および前記ダイヤモンド層（３０９）の表面と、前記支持基板（３０５）とを遊離させる、
    　半導体装置の製造方法。
  9. 　ダイヤモンドからなるダイヤモンド基板（３１０）を用意し、
    　前記ダイヤモンド基板（３１０）の表面にハードマスク（３１１）を形成し、
    　前記ハードマスク（３１１）に開口領域（３１２）を有するパターンを形成し、
    　前記開口領域（３１２）に対応する前記ダイヤモンド基板（３１０）を除去することによって凹部（３１３）を形成し、
    　前記凹部（３１３）の内部に窒化物半導体層（３１４）をエピタキシャル成長させる、
    　半導体装置の製造方法。
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