WO2019229982A1 - 半導体装置 - Google Patents

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semiconductor device
line
gate fingers
gate
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裕太郎 山口
政毅 半谷
新庄　真太郎
山中　宏治
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三菱電機株式会社
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Definitions

  • the present invention relates to a semiconductor device having a transistor structure.
  • a multi-finger transistor is a transistor having a structure in which a plurality of gate electrodes (hereinafter referred to as gate fingers) having a linear shape, a plurality of drain electrodes, and a plurality of source electrodes are arranged in a comb shape.
  • a high frequency power amplifier using a multi-finger transistor uses a harmonic processing circuit for the purpose of increasing the efficiency of the transistor when operating with a large signal (see, for example, Patent Document 1).
  • the harmonic processing circuit is a circuit in which an open stub is loaded on the input terminal or output terminal of a transistor and the harmonics emitted from the transistor are reflected to the transistor side.
  • the present invention solves the above-described problems, and an object thereof is to obtain a semiconductor device that can achieve higher efficiency than the conventional structure.
  • a semiconductor device includes a semiconductor substrate, a plurality of drain electrodes each provided along one direction on the semiconductor substrate, and a drain electrode adjacent to each other on the semiconductor substrate. And a plurality of source electrodes each provided along one direction, a feed line having a strip shape provided on the semiconductor substrate and extending in one direction, each from the feed line.
  • a plurality of gate fingers each having a linear shape extending and disposed in a region between adjacent drain and source electrodes on the semiconductor substrate;
  • a plurality of open stubs each having a line length from which harmonics are removed and each directly connected to a feed line.
  • each of the plurality of open stubs having a line length from which the target harmonic is removed is directly connected to the feed line, from the connection point where the open stub is connected to the feed line to the gate finger Is almost the same for all gate fingers.
  • the harmonics can be reflected in all the gate fingers and the harmonics can be removed, so that higher efficiency can be realized than in the conventional structure.
  • FIG. 1 is a plan view showing a layout of a semiconductor device according to a first embodiment of the present invention.
  • 6 is a graph showing a calculation result of a relationship between output power and power added efficiency in the semiconductor device according to the first embodiment and a semiconductor device having a conventional structure. It is a top view which shows the layout of the semiconductor device which concerns on Embodiment 2 of this invention. It is a top view which shows the layout of the semiconductor device which concerns on Embodiment 3 of this invention.
  • FIG. 5 is a cross-sectional arrow view showing a cross section of the semiconductor device according to the third embodiment taken along line AA of FIG. It is a top view which shows the layout of the semiconductor device which concerns on Embodiment 4 of this invention.
  • FIG. 7 is a cross-sectional arrow view showing a cross section of the semiconductor device according to the fourth embodiment taken along line BB in FIG. 6;
  • FIG. 1 is a plan view showing a layout of a semiconductor device 1 according to the first embodiment of the present invention.
  • the semiconductor device 1 includes a semiconductor substrate 1a having a base substrate and a semiconductor layer laminated on one surface thereof. As shown in FIG. 1, the semiconductor device 1 includes gate fingers 2a to 2h, drain electrodes 3a to 3e, source electrodes 4a to 4d, vias 5a to 5d, and a feed line 6 provided on a semiconductor substrate 1a. , Input line 7, open stubs 8a-8h and air bridges 9a, 9b.
  • FIG. 1 is a plan view showing a layout of a semiconductor device 1 according to the first embodiment of the present invention.
  • the semiconductor device 1 includes a semiconductor substrate 1a having a base substrate and a semiconductor layer laminated on one surface thereof. As shown in FIG. 1, the semiconductor device 1 includes gate fingers 2a to 2h, drain electrodes 3a to 3e, source electrodes 4a to 4d, vias 5a to 5d, and a feed line 6
  • the semiconductor device 1 shows a structure having eight gate fingers, five drain electrodes, and four source electrodes, the semiconductor device 1 includes a plurality of gate fingers, a plurality of drain electrodes, and a plurality of source electrodes. Any structure may be used if it is arranged in a comb shape.
  • the gate fingers 2a to 2h are gate electrodes having a linear shape extending from one side of the feeder line 6 (Y-axis positive direction in FIG. 1) on the semiconductor substrate 1a. Each is arranged along the longitudinal direction of the feeder line 6 (X-axis direction in FIG. 1).
  • the drain electrodes 3 a to 3 e and the source electrodes 4 a to 4 d are alternately arranged adjacent to each other along the longitudinal direction of the feed line 6.
  • the source electrode 4a is disposed in a region between the adjacent drain electrode 3a and the drain electrode 3b
  • the drain electrode 3b is disposed in a region between the adjacent source electrode 4a and the source electrode 4b. Yes.
  • each of the gate fingers 2a to 2h is arranged in each region between the drain electrodes 3a to 3e and the source electrodes 4a to 4d which are alternately arranged.
  • the gate finger 2a is disposed in a region between the drain electrode 3a and the source electrode 4a
  • the gate finger 2b is disposed in a region between the source electrode 4a and the drain electrode 3b.
  • the vias 5a to 5d are via conductors penetrating the semiconductor substrate 1a and are electrically connected to the ground pattern on the back side of the semiconductor substrate 1a.
  • the vias 5a to 5d are formed in the source electrodes 4a to 4d, respectively, and the source electrodes 4a to 4d are grounded by the vias 5a to 5d.
  • the feed line 6 is a band-shaped line provided along one direction (X-axis direction in FIG. 1) on the semiconductor substrate 1a, and the power input from the input line 7 is supplied to each of the gate fingers 2a to 2h. Supply.
  • the input line 7 is a strip-shaped line extending on the semiconductor substrate 1a along the same direction as the feed line 6 (X-axis direction in FIG. 1), and the other side of the feed line 6 (in FIG. 1). In the negative Y-axis direction).
  • the feed line 6 and the input line 7 are electrically connected by an air bridge 9a and an air bridge 9b.
  • the electric power input to the input line 7 is input to the feed line 6 via the air bridge 9a and the air bridge 9b, and is supplied from the feed line 6 to each of the gate fingers 2a to 2h.
  • the open stubs 8a to 8h are open-ended lines provided corresponding to the gate fingers 2a to 2h, respectively, and having a line length from which target harmonics are removed. Connected directly to.
  • the line lengths of the open stubs are all the same length for the gate fingers 2a to 2h, and are the lengths that provide the optimum reflection phase from which the target harmonics are removed.
  • the open stubs 8a to 8h are formed with a line length close to the electrical length of a quarter wavelength of the second harmonic.
  • the open stubs 8b to 8d are directly connected to the feed line 6 through the air bridge 9a, and the open stubs 8e to 8g are directly connected to the feed line 6 through the air bridge 9b.
  • the width W of the input line 7 can be kept at the same level as the width of the feed line 6.
  • FIG. 1 shows a structure in which the open stubs 8a to 8h are provided on a one-to-one basis with respect to the gate fingers 2a to 2h.
  • the semiconductor device 1 is not limited to this structure.
  • a structure in which one open stub is provided for two gate fingers or a structure in which one open stub is provided for four gate fingers may be used. These structures can also achieve higher efficiency than the conventional structure.
  • the open stubs 8a to 8h are made of the same metal material as the gate fingers 2a to 2h.
  • the gate fingers 2a to 2h generally require a gate width as narrow as possible in microwave and millimeter wave amplifiers. For this reason, a manufacturing process such as lift-off for forming a short gate electrode pattern is used for the gate fingers 2a to 2h without using a plated wiring.
  • the line width of each of the open stubs 8a to 8h needs to be 10 ⁇ m or less.
  • the open stubs 8a to 8h are also formed by lift-off using the same metal material as that of the gate fingers 2a to 2h without using plated wiring.
  • the line widths of the open stubs 8a to 8h can be narrowed to about 10 ⁇ m or less.
  • FIG. 2 is a graph showing a calculation result of the relationship between the output power (Pout) and the power added efficiency (PAE) in the semiconductor device 1 according to the first embodiment and the semiconductor device having the conventional structure, using a microwave circuit simulator. The relationship between Pout and PAE is calculated.
  • the horizontal axis in FIG. 2 is the output voltage Pout, and the vertical axis is the power added efficiency PAE.
  • a large signal equivalent circuit model of one finger (length: 40 ⁇ m) is used for an active device portion (portion composed of a gate finger, a drain electrode, and a source electrode) in a transistor structure.
  • the passive device part in the transistor structure part consisting of the feed line, input line, open stub, air bridge, drain electrode output part
  • the input line 7 is connected to the feed line 6 and one open stub is connected to the input line 7 from the structure shown in FIG. Has the structure.
  • FIG. 2 the large signal equivalent circuit model for the active device portion and the S parameter of the passive device portion calculated using a 2.5-dimensional electromagnetic field calculation simulator are combined, The result of having calculated the relationship between Pout and PAE in the semiconductor device 1 shown in FIG.
  • the operating frequency is 28 GHz
  • the drain bias voltage is 24 V
  • the drain current bias is 20 mA.
  • the calculation result for the semiconductor device 1 is a curve a
  • the calculation result for a semiconductor device having a conventional structure is a curve b.
  • the maximum PAE in the semiconductor device having the conventional structure is 55%
  • the maximum PAE in the semiconductor device 1 is 61%. That is, the PAE of the semiconductor device 1 is improved over the semiconductor device having the conventional structure.
  • each of the open stubs 8a to 8h is directly connected to the feed line 6, from the connection point where the open stubs 8a to 8h are connected to the feed line 6.
  • the distance from the gate fingers 2a to 2h is almost the same for all the gate fingers.
  • the harmonics can be removed in all the gate fingers so that the higher harmonics can be removed, so that higher efficiency can be achieved than in the conventional structure.
  • the open stubs 8a to 8h are provided on a one-to-one basis with respect to the gate fingers 2a to 2h.
  • the semiconductor device 1 can achieve higher efficiency than the conventional structure.
  • the semiconductor device 1 includes an input line 7 provided on a semiconductor substrate 1a, and air bridges 9a and 9b that connect the feeder line 6 and the input line 7, and include open stubs 8b to 8g. Is directly connected to the feed line 6 through the air bridges 9a and 9b.
  • the width W of the input line 7 can be kept at the same level as the width of the feeder line 6, and input to each of the gate fingers 2a to 2h.
  • the phase of the fundamental voltage can be aligned. As a result, it is possible to prevent deterioration of the efficiency of the transistor.
  • the open stubs 8a to 8h are made of the same metal material as the gate fingers 2a to 2h. Thereby, it is possible to create the open stubs 8a to 8h having a narrow line width.
  • FIG. FIG. 3 is a plan view showing a layout of the semiconductor device 1A according to the second embodiment of the present invention.
  • the semiconductor device 1A includes a semiconductor substrate 1a having a base substrate and a semiconductor layer stacked on one surface thereof. Further, as shown in FIG. 3, the semiconductor device 1A includes gate fingers 2a to 2h, drain electrodes 3a to 3e, source electrodes 4a to 4d, vias 5a to 5d, and a feed line 6 provided on the semiconductor substrate 1a. , Input line 7, air bridges 9a and 9b, inductance lines 10a to 10h, MIM (metal-dielectric-metal) capacitances 11a and 11b, and vias 12a and 12b.
  • MIM metal-dielectric-metal
  • the inductance lines 10a to 10d are connected to the MIM capacitance 11a, and the inductance lines 10e to 10h are connected to the MIM capacitance 11b. Further, the inductance lines 10a to 10h are directly connected to the feed line 6.
  • the vias 12a and 12b are via conductors penetrating the semiconductor substrate 1a and are electrically connected to a ground pattern on the back side of the semiconductor substrate. Since the via 12a is formed in the MIM capacitance 11a and the via 12b is formed in the MIM capacitance 11b, one end of the MIM capacitances 11a and 11b is grounded by the vias 12a and 12b.
  • the inductance lines 10a to 10d are directly connected to the feed line 6, the distance from the connection point where the LC circuit composed of the inductance lines 10a to 10d and the MIM capacitance 11a is connected to the feed line 6 to the gate finger is all
  • the gate fingers 2a to 2h are almost the same distance.
  • the inductance lines 10e to 10h are directly connected to the feed line 6, the distance from the connection point where the LC circuit composed of the inductance lines 10e to 10h and the MIM capacitance 11b is connected to the feed line 6 to the gate finger.
  • the gate fingers 2a to 2h have almost the same distance.
  • the inductance lines 10b to 10d pass directly under the air bridge 9a and are directly connected to the feed line 6, and the inductance lines 10e to 10g pass under the air bridge 9b. Connected directly to.
  • the width of the input line 7 can be kept at the same level as the width of the feeder line 6.
  • the phase of the fundamental voltage input to each of the gate fingers 2a to 2h can be made uniform, thereby preventing deterioration of the efficiency of the transistor. It becomes possible.
  • FIG. 3 shows a structure in which the inductance lines 10a to 10h are provided on a one-to-one basis with respect to the gate fingers 2a to 2h.
  • the semiconductor device 1A is not limited to this structure.
  • a structure in which one inductance line is provided for two gate fingers or a structure in which one inductance line is provided for four gate fingers may be used. These structures can also achieve higher efficiency than the conventional structure.
  • the inductance lines 10a to 10d are connected to the MIM capacitance 11a
  • the inductance lines 10e to 10h are connected to the MIM capacitance 11b
  • the inductance lines 10a to 10h are feed lines. 6 is directly connected.
  • the distance from the connection point where the LC circuit composed of the inductance lines 10a to 10h and the MIM capacitances 11a and 11b is connected to the feeder line 6 to the gate fingers 2a to 2h is almost the same distance for all the gate fingers. .
  • the reflection phases of the harmonics are aligned in all the gate fingers, higher efficiency than the conventional structure can be realized.
  • FIG. 4 is a plan view showing a layout of the semiconductor device 1B according to the third embodiment of the present invention.
  • FIG. 5 is a cross-sectional arrow view showing a cross section of the semiconductor device 1B taken along line AA of FIG. 4 and 5, the same components as those in FIG. 1 are denoted by the same reference numerals and description thereof is omitted.
  • the semiconductor device 1B includes a semiconductor substrate 1a having a base substrate and a semiconductor layer stacked on one surface thereof. Further, as shown in FIG. 4, the semiconductor device 1B includes gate fingers 2a to 2h, drain electrodes 3a to 3e, source electrodes 4a to 4d, vias 5a to 5d, and a feed line 6 provided on the semiconductor substrate 1a.
  • the input line 7, the open stubs 8a to 8h, and the multilayer wiring insulating film 13 are provided.
  • the multilayer wiring insulating film 13 is formed on an upper layer of the semiconductor substrate 1a on which the gate fingers 2a to 2h, the drain electrodes 3a to 3e, the source electrodes 4a to 4d, the feed line 6 and the input line 7 are provided. Is formed.
  • the open stubs 8 a to 8 h are provided on the upper side of the multilayer wiring insulating film 13 and pass through the multilayer wiring insulating film 13 and are directly connected to the feed line 6. Further, since the feed line 6 and the open stubs 8a to 8h are directly connected via the multilayer wiring insulating film 13, the feed line 6 and the input line 7 can also be directly connected. Thereby, the air bridges 9a and 9b can be omitted.
  • the harmonic impedance for all the gate fingers 2a to 2h can be set to the optimum harmonic impedance that maximizes the efficiency.
  • the semiconductor device 1B includes the insulating film 13 for multilayer wiring.
  • the multilayer wiring insulating film 13 is formed above the gate fingers 2a to 2h, the drain electrodes 3a to 3e, the source electrodes 4a to 4d and the feed line 6, and the open stubs 8a to 8h are formed above the multilayer wiring insulating film 13. Is provided. Also in this structure, since each of the open stubs 8a to 8h is directly connected to the feed line 6, the distance from the connection point where the open stubs 8a to 8h are connected to the feed line 6 to the gate fingers 2a to 2h is all The gate finger is about the same distance.
  • the reflection phases of the harmonics are aligned in all the gate fingers, higher efficiency than the conventional structure can be realized. Further, in the semiconductor device 1B, since the power feed line 6 and the input line 7 can be directly connected, the air bridges 9a and 9b can be omitted.
  • FIG. 6 is a plan view showing a layout of the semiconductor device 1C according to the fourth embodiment of the present invention.
  • FIG. 7 is a cross-sectional arrow view showing a cross section of the semiconductor device 1C taken along line BB of FIG. 6 and 7, the same components as those in FIG.
  • the semiconductor device 1C includes a semiconductor substrate 1a having a base substrate and a semiconductor layer stacked on one surface thereof. As shown in FIG. 6, the semiconductor device 1C includes gate fingers 2a to 2h, drain electrodes 3a to 3e, source electrodes 4a to 4d, vias 5a to 5d, and an input line 7 provided on the semiconductor substrate 1a. Open stubs 14a to 14h, and a multilayer wiring insulating film 13.
  • the multilayer wiring insulating film 13 is formed on an upper layer of the semiconductor substrate 1a on which the gate fingers 2a to 2h, the drain electrodes 3a to 3e, the source electrodes 4a to 4d, the feeder line 6 and the input line 7 are provided. Is formed.
  • the open stubs 14a to 14h are provided on the upper side of the multilayer wiring insulating film 13, penetrate the multilayer wiring insulating film 13, and are directly connected to the corresponding gate fingers among the gate fingers 2a to 2h. For example, the open stub 14a is directly connected to the corresponding gate finger 2a, and the open stub 14b is directly connected to the corresponding gate finger 2b.
  • each of the open stubs 14a to 14h is directly connected to the corresponding gate finger among the gate fingers 2a to 2h, the impedance to the harmonics in all the gate fingers is almost equalized. Thereby, in the semiconductor device 1 ⁇ / b> C, the impedance of the harmonics with respect to the gate finger can be set to an optimum impedance that maximizes the efficiency of the transistor.
  • the gate fingers 2a to 2h and the open stubs 14a to 14h are directly connected through the multilayer wiring insulating film 13, the feed line 6 and the input line 7 can also be directly connected. Thereby, the air bridges 9a and 9b can be omitted.
  • each of the open stubs 14a to 14h is directly connected to the corresponding gate finger among the gate fingers 2a to 2h.
  • the impedance with respect to the harmonics in all the gate fingers can be equalized to an optimum impedance at which the efficiency of the transistor is the highest, and higher efficiency than the conventional structure can be realized.
  • the power supply line 6 and the input line 7 can be directly connected, so that the air bridges 9a and 9b can be omitted.
  • the semiconductor device according to the present invention can achieve higher efficiency than the conventional structure, it can be used for, for example, a high frequency power amplifier.
  • 1, 1A, 1B, 1C semiconductor device 1a semiconductor substrate, 2a, 2b, 2c, 2d, 2e, 2f, 2g, 2h gate finger, 3a, 3b, 3c, 3d, 3e drain electrode, 4a, 4b, 4c, 4d source electrode, 5a, 5b, 5c, 5d, 12a, 12b via, 6 feed line, 7 input line, 8a, 8b, 8c, 8d, 8e, 8f, 8g, 8h, 14a, 14b, 14c, 14d, 14e , 14f, 14g, 14h Open stub, 9a, 9b Air bridge, 10a, 10b, 10c, 10d, 10e, 10f, 10g, 10h Inductance line, 11a, 11b MIM capacitance, 13 Insulating film for multilayer wiring.

Abstract

各々が給電線路（６）から延びた直線的な形状を有するとともに、ドレイン電極（３ａ～３ｅ）とソース電極（４ａ～４ｄ）との間の領域に配置されているゲートフィンガー（２ａ～２ｈ）を備えた半導体装置（１）において、オープンスタブ（８ａ～８ｈ）が給電線路（６）に直接接続されている。

Description

半導体装置
　本発明は、トランジスタ構造を有する半導体装置に関する。
　従来から高周波電力増幅器にマルチフィンガートランジスタが用いられている。マルチフィンガートランジスタは、直線的な形状を有した複数のゲート電極（以下、ゲートフィンガーと記載する）、複数のドレイン電極および複数のソース電極が櫛形状に配置された構造を有するトランジスタである。マルチフィンガートランジスタが用いられた高周波電力増幅器には、大信号で動作するときのトランジスタの効率を増大させる目的で、高調波処理回路が用いられる（例えば、特許文献１参照）。高調波処理回路とは、トランジスタの入力端子または出力端子にオープンスタブを装荷して、トランジスタから出る高調波をトランジスタ側に反射させる回路である。
特開２００９－２３２０７６号公報
　特許文献１に代表される、従来のマルチフィンガートランジスタでは、高調波反射用のオープンスタブが入力線路に装荷されており、入力線路に入力された電力は、給電線路を経由して、ゲートフィンガーに供給される。この構造では、オープンスタブが入力線路に接続した接続点からゲートフィンガーまでの距離が複数のゲートフィンガーのそれぞれで異なるため、上記接続点でゲートフィンガーに対して最適な高調波の反射位相にならず、高効率化の効果が低減するという課題があった。
　本発明は上記課題を解決するものであり、従来構造よりも高効率化を実現できる半導体装置を得ることを目的とする。
　本発明の一態様に係る半導体装置は、半導体基板と、各々が半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、各々が半導体基板の上で隣り合うドレイン電極どうしの間の領域に配置されるとともに、各々が一方向に沿って設けられた複数のソース電極と、半導体基板の上に設けられ、一方向に延びた帯形状を有する給電線路と、各々が給電線路から延びた直線的な形状を有するとともに、各々が半導体基板の上で隣り合うドレイン電極とソース電極との間の領域に配置されている複数のゲートフィンガーと、半導体基板の上に設けられ、対象の高調波が除去される線路長を有し、各々が給電線路に直接接続された複数のオープンスタブとを備える。
　本発明によれば、対象の高調波が除去される線路長を有した複数のオープンスタブの各々が給電線路に直接接続されているので、オープンスタブが給電線路に接続した接続点からゲートフィンガーまでの距離が全てのゲートフィンガーでほぼ同じ距離になる。これにより、全てのゲートフィンガーで高調波の反射位相が揃って高調波を除去することができるので、従来構造よりも高効率化を実現することができる。
本発明の実施の形態１に係る半導体装置のレイアウトを示す平面図である。 実施の形態１に係る半導体装置と従来構造の半導体装置における出力電力と電力付加効率との関係の計算結果を示すグラフである。 本発明の実施の形態２に係る半導体装置のレイアウトを示す平面図である。 本発明の実施の形態３に係る半導体装置のレイアウトを示す平面図である。 実施の形態３に係る半導体装置を図４のＡ－Ａ線で切った断面を示す断面矢示図である。 本発明の実施の形態４に係る半導体装置のレイアウトを示す平面図である。 実施の形態４に係る半導体装置を図６のＢ－Ｂ線で切った断面を示す断面矢示図である。
　以下、この発明をより詳細に説明するため、この発明を実施するための形態について、添付の図面に従って説明する。
実施の形態１．
　図１は、本発明の実施の形態１に係る半導体装置１のレイアウトを示す平面図である。半導体装置１は、下地基板とその一方の面に積層された半導体層を有した半導体基板１ａを備えている。また、半導体装置１は、図１に示すように、半導体基板１ａの上に設けられた、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄ、ビア５ａ～５ｄ、給電線路６、入力線路７、オープンスタブ８ａ～８ｈおよびエアブリッジ９ａ，９ｂを備える。なお、図１では、８本のゲートフィンガー、５本のドレイン電極、４本のソース電極を有する構造を示したが、半導体装置１は、複数のゲートフィンガー、複数のドレイン電極および複数のソース電極が櫛形状に配置された構造であればよい。
　ゲートフィンガー２ａ～２ｈは、図１に示すように、半導体基板１ａの上で給電線路６の一方の側（図１中のＹ軸正方向）から延びた直線的な形状を有したゲート電極であり、各々が給電線路６の長手方向（図１中のＸ軸方向）に沿って配置されている。ドレイン電極３ａ～３ｅとソース電極４ａ～４ｄとは、給電線路６の長手方向に沿って交互に隣り合って配置されている。例えば、ソース電極４ａは、隣り合うドレイン電極３ａとドレイン電極３ｂとの間の領域に配置されており、ドレイン電極３ｂは、隣り合うソース電極４ａとソース電極４ｂとの間の領域に配置されている。
　また、ゲートフィンガー２ａ～２ｈの各々は、交互に配置されているドレイン電極３ａ～３ｅとソース電極４ａ～４ｄとの間の各領域に配置される。例えば、ゲートフィンガー２ａは、ドレイン電極３ａとソース電極４ａとの間の領域に配置され、ゲートフィンガー２ｂは、ソース電極４ａとドレイン電極３ｂとの間の領域に配置されている。
　ビア５ａ～５ｄは、半導体基板１ａを貫通するビア導体であり、半導体基板１ａの裏面側にある接地パターンに電気的に接続されている。ビア５ａ～５ｄは、ソース電極４ａ～４ｄのそれぞれに形成され、ソース電極４ａ～４ｄは、ビア５ａ～５ｄによって接地される。給電線路６は、半導体基板１ａの上で一方向（図１中のＸ軸方向）に沿って設けられた帯形状の線路あり、入力線路７から入力した電力をゲートフィンガー２ａ～２ｈの各々に供給する。
　入力線路７は、半導体基板１ａの上で、給電線路６と同じ方向（図１中のＸ軸方向）に沿って延びた帯形状の線路であり、給電線路６の他方の側（図１中のＹ軸負方向）に配置されている。給電線路６と入力線路７とは、エアブリッジ９ａおよびエアブリッジ９ｂによって電気的に接続されている。入力線路７に入力された電力は、エアブリッジ９ａおよびエアブリッジ９ｂを経由して給電線路６に入力され、給電線路６からゲートフィンガー２ａ～２ｈの各々に供給される。
　オープンスタブ８ａ～８ｈは、ゲートフィンガー２ａ～２ｈのそれぞれに対応して設けられて、対象の高調波が除去される線路長を有した先端開放線路であり、半導体基板１ａの上で給電線路６に直接接続されている。オープンスタブの線路長は、ゲートフィンガー２ａ～２ｈで全て同じ長さであり、対象の高調波が除去される最適な反射位相となる長さである。例えば、２倍波を除去する場合に、オープンスタブ８ａ～８ｈは、２倍波の４分の１波長の電気長に近い線路長で形成される。
　オープンスタブ８ｂ～８ｄは、エアブリッジ９ａの下を通って給電線路６に直接接続され、オープンスタブ８ｅ～８ｇは、エアブリッジ９ｂの下を通って給電線路６に直接接続されている。この構造では、オープンスタブ８ｂ～８ｇが入力線路７に干渉しないので、入力線路７の幅Ｗを給電線路６の幅と同程度に保つことができる。入力線路７の幅Ｗが給電線路６の幅と同程度に保たれることで、ゲートフィンガー２ａ～２ｈの各々に入力される基本波の電圧の位相を揃えることができ、トランジスタの効率劣化を防ぐことが可能となる。
　なお、図１では、オープンスタブ８ａ～８ｈが、ゲートフィンガー２ａ～２ｈに対して１対１で設けられた構造を示した。ただし、半導体装置１は、この構造に限定されるものではない。例えば、２本のゲートフィンガーに対して１本のオープンスタブを設けた構造であってもよく、４本のゲートフィンガーに対して１本のオープンスタブを設けた構造であってもよい。これらの構造としても、従来構造に比べて高効率化を実現することが可能である。
　また、オープンスタブ８ａ～８ｈは、ゲートフィンガー２ａ～２ｈと同じ金属材料で構成されている。ゲートフィンガー２ａ～２ｈは、マイクロ波およびミリ波増幅器において一般的にゲート幅をできるだけ細くする必要がある。このため、ゲートフィンガー２ａ～２ｈには、メッキ配線を用いず、短いゲート電極パターンを作成するリフトオフといった製造プロセスが用いられる。
　エアブリッジ９ａおよびエアブリッジ９ｂの下を潜るようにオープンスタブ８ｂ～８ｇを通すためには、オープンスタブ８ａ～８ｈの各々の線路幅を１０μｍ以下にする必要がある。このため、オープンスタブ８ａ～８ｈについても、メッキ配線を用いずに、ゲートフィンガー２ａ～２ｈと同じ金属材料を用いたリフトオフで作成する。これにより、オープンスタブ８ａ～８ｈの線路幅を１０μｍ以下程度に細く形成することが可能である。
　次に半導体装置１の構造で得られる効果について説明する。
　半導体装置１では、オープンスタブ８ａ～８ｈの各々が給電線路６に直接接続されているので、オープンスタブが給電線路６に接続した接続点からゲートフィンガーまでの距離をゲートフィンガー２ａ～２ｈにおいてほぼ同じ距離にすることができる。これにより、全てのゲートフィンガーで高調波の反射位相が揃うので、従来構造よりも高効率化を実現することができる。
　図２は、実施の形態１に係る半導体装置１と従来構造の半導体装置における出力電力（Ｐｏｕｔ）と電力付加効率（ＰＡＥ）の関係の計算結果を示すグラフであり、マイクロ波回路シミュレータを用いてＰｏｕｔとＰＡＥの関係を計算している。図２の横軸は出力電圧Ｐｏｕｔであり、縦軸は電力付加効率ＰＡＥである。
　トランジスタ構造におけるアクティブデバイス部分（ゲートフィンガー、ドレイン電極およびソース電極で構成された部分）については、１つのフィンガー（長さが４０μｍ）の大信号等価回路モデルを用いている。トランジスタ構造におけるパッシブデバイス部分（給電線路、入力線路、オープンスタブ、エアブリッジ、ドレイン電極の出力部分で構成された部分）には、２．５次元電磁界計算シミュレータを用いてＳパラメータを計算している。
　従来構造の半導体装置は、図１に示した構造からオープンスタブ８ａ～８ｈおよびエアブリッジ９ａ，９ｂを除き、入力線路７を給電線路６に接続し、１本のオープンスタブを入力線路７に接続した構造を有する。図２では、アクティブデバイス部分についての上記大信号等価回路モデルと、２．５次元電磁界計算シミュレータを用いて計算したパッシブデバイス部分のＳパラメータとを組み合わせて、上記従来構造を有した半導体装置と図１に示した半導体装置１とにおけるＰｏｕｔとＰＡＥの関係を計算した結果を示している。
　ＰｏｕｔとＰＡＥの関係を計算するにあたり、使用周波数を２８ＧＨｚとし、ドレインバイアス電圧を２４Ｖとし、ドレイン電流バイアスを２０ｍＡとしている。半導体装置１についての計算結果が曲線ａであり、従来構造の半導体装置についての計算結果が曲線ｂである。図２に示すように、従来構造の半導体装置における最大のＰＡＥは５５％であるのに対し、半導体装置１における最大のＰＡＥは６１％になっている。すなわち、半導体装置１のＰＡＥは、従来構造の半導体装置よりも向上している。
　以上のように、実施の形態１に係る半導体装置１において、オープンスタブ８ａ～８ｈの各々が給電線路６に直接接続されているので、オープンスタブ８ａ～８ｈが給電線路６に接続した接続点からゲートフィンガー２ａ～２ｈまでの距離が全てのゲートフィンガーでほぼ同じ距離になる。これにより、全てのゲートフィンガーにおいて高調波の反射位相が揃って高調波を除去することができるので、従来構造よりも高効率化を実現することができる。
　実施の形態１に係る半導体装置１において、オープンスタブ８ａ～８ｈが、ゲートフィンガー２ａ～２ｈに対して１対１で設けられている。この構造を有することで、半導体装置１は、従来構造よりも高効率化を実現することができる。
　実施の形態１に係る半導体装置１は、半導体基板１ａの上に設けられた入力線路７と、給電線路６と入力線路７とを接続するエアブリッジ９ａ，９ｂとを備え、オープンスタブ８ｂ～８ｇが、エアブリッジ９ａ，９ｂの下を通って給電線路６に直接接続されている。この構造では、オープンスタブ８ｂ～８ｄが入力線路７に干渉しないので、入力線路７の幅Ｗを給電線路６の幅と同程度に保つことができ、ゲートフィンガー２ａ～２ｈの各々に入力される基本波の電圧の位相を揃えることができる。これにより、トランジスタの効率劣化を防ぐことが可能となる。
　実施の形態１に係る半導体装置１において、オープンスタブ８ａ～８ｈが、ゲートフィンガー２ａ～２ｈと同じ金属材料で構成されている。これにより、線路幅が細いオープンスタブ８ａ～８ｈを作成することが可能となる。
実施の形態２．
　図３は、本発明の実施の形態２に係る半導体装置１Ａのレイアウトを示す平面図である。図３において、図１と同一の構成要素には同一の符号を付して説明を省略する。半導体装置１Ａは、下地基板とその一方の面に積層された半導体層を有した半導体基板１ａを備えている。また、半導体装置１Ａは、図３に示すように、半導体基板１ａの上に設けられた、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄ、ビア５ａ～５ｄ、給電線路６、入力線路７、エアブリッジ９ａ，９ｂ、インダクタンス線路１０ａ～１０ｈ、ＭＩＭ（金属－誘電体－金属）キャパシタンス１１ａ，１１ｂ、およびビア１２ａ，１２ｂを備える。
　インダクタンス線路１０ａ～１０ｄは、ＭＩＭキャパシタンス１１ａに接続され、インダクタンス線路１０ｅ～１０ｈは、ＭＩＭキャパシタンス１１ｂに接続されている。さらに、インダクタンス線路１０ａ～１０ｈは、給電線路６に直接接続されている。
　ビア１２ａ，１２ｂは、半導体基板１ａを貫通するビア導体であり、半導体基板の裏面側にある接地パターンに電気的に接続されている。ビア１２ａは、ＭＩＭキャパシタンス１１ａに形成され、ビア１２ｂは、ＭＩＭキャパシタンス１１ｂに形成されているので、ＭＩＭキャパシタンス１１ａ，１１ｂの一方の端部は、ビア１２ａ，１２ｂによって接地されている。
　インダクタンス線路１０ａ～１０ｄが給電線路６に直接接続されているので、インダクタンス線路１０ａ～１０ｄとＭＩＭキャパシタンス１１ａから構成されるＬＣ回路が給電線路６に接続した接続点からゲートフィンガーまでの距離が、全てのゲートフィンガー２ａ～２ｈでほぼ同じ距離になる。同様に、インダクタンス線路１０ｅ～１０ｈが給電線路６に直接接続されているので、インダクタンス線路１０ｅ～１０ｈとＭＩＭキャパシタンス１１ｂから構成されるＬＣ回路が給電線路６に接続した接続点からゲートフィンガーまでの距離についても、全てのゲートフィンガー２ａ～２ｈでほぼ同じ距離になる。この構造において高調波で直列共振することにより、全てのゲートフィンガー２ａ～２ｈに対する高調波のインピーダンスを、効率が最大になる最適な高調波インピーダンスにすることができる。
　また、図３に示すように、インダクタンス線路１０ｂ～１０ｄは、エアブリッジ９ａの下を通って給電線路６に直接接続され、インダクタンス線路１０ｅ～１０ｇは、エアブリッジ９ｂの下を通って給電線路６に直接接続されている。この構造では、インダクタンス線路１０ｂ～１０ｇが入力線路７に干渉しないので、入力線路７の幅を給電線路６の幅と同程度に保つことができる。入力線路７の幅が給電線路６の幅と同程度に保たれることで、ゲートフィンガー２ａ～２ｈの各々に入力される基本波の電圧の位相を揃えることができ、トランジスタの効率劣化を防ぐことが可能となる。
　なお、図３では、インダクタンス線路１０ａ～１０ｈが、ゲートフィンガー２ａ～２ｈに対して１対１で設けられた構造を示した。ただし、半導体装置１Ａは、この構造に限定されるものではない。例えば、２本のゲートフィンガーに対して１本のインダクタンス線路を設けた構造であってもよく、４本のゲートフィンガーに対して１本のインダクタンス線路を設けた構造であってもよい。これらの構造としても、従来構造に比べて高効率化を実現することが可能である。
　以上のように、実施の形態２に係る半導体装置１Ａにおいて、インダクタンス線路１０ａ～１０ｄがＭＩＭキャパシタンス１１ａに接続され、インダクタンス線路１０ｅ～１０ｈがＭＩＭキャパシタンス１１ｂに接続され、インダクタンス線路１０ａ～１０ｈが給電線路６に直接接続されている。この構造では、インダクタンス線路１０ａ～１０ｈとＭＩＭキャパシタンス１１ａ，１１ｂから構成されるＬＣ回路が給電線路６に接続した接続点からゲートフィンガー２ａ～２ｈまでの距離が全てのゲートフィンガーでほぼ同じ距離になる。これにより、全てのゲートフィンガーにおいて高調波の反射位相が揃うので、従来構造よりも高効率化を実現することができる。
実施の形態３．
　図４は、本発明の実施の形態３に係る半導体装置１Ｂのレイアウトを示す平面図である。図５は、半導体装置１Ｂを、図４のＡ－Ａ線で切った断面を示す断面矢示図である。
　図４および図５において、図１と同一の構成要素には同一の符号を付して説明を省略する。半導体装置１Ｂは、下地基板とその一方の面に積層された半導体層とを有した半導体基板１ａを備えている。また、半導体装置１Ｂは、図４に示すように、半導体基板１ａの上に設けられた、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄ、ビア５ａ～５ｄ、給電線路６、入力線路７、オープンスタブ８ａ～８ｈおよび多層配線用絶縁膜１３を備える。
　多層配線用絶縁膜１３は、図５に示すように、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄ、給電線路６および入力線路７が設けられた半導体基板１ａの上層に形成されている。オープンスタブ８ａ～８ｈは、多層配線用絶縁膜１３の上側に設けられて、多層配線用絶縁膜１３を貫通して給電線路６に直接接続されている。また、多層配線用絶縁膜１３を介して給電線路６とオープンスタブ８ａ～８ｈを直接接続するので、給電線路６と入力線路７についても直接接続することが可能である。これにより、エアブリッジ９ａ，９ｂが省略することができる。
　オープンスタブ８ａ～８ｈが給電線路６に直接接続されているので、オープンスタブ８ａ～８ｈが給電線路６に接続した接続点からゲートフィンガーまでの距離が、全てのゲートフィンガー２ａ～２ｈでほぼ同じ距離になる。これにより、全てのゲートフィンガー２ａ～２ｈに対する高調波のインピーダンスを、効率が最大になる最適な高調波インピーダンスにすることができる。
　以上のように、実施の形態３に係る半導体装置１Ｂは、多層配線用絶縁膜１３を備える。多層配線用絶縁膜１３は、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄおよび給電線路６の上側に形成され、オープンスタブ８ａ～８ｈは、多層配線用絶縁膜１３の上側に設けられている。この構造においても、オープンスタブ８ａ～８ｈの各々が給電線路６に直接接続されているので、オープンスタブ８ａ～８ｈが給電線路６に接続した接続点からゲートフィンガー２ａ～２ｈまでの距離が全てのゲートフィンガーでほぼ同じ距離になる。これにより、全てのゲートフィンガーにおいて高調波の反射位相が揃うので、従来構造よりも高効率化を実現することができる。また、半導体装置１Ｂでは、給電線路６と入力線路７とを直接接続することができるので、エアブリッジ９ａ，９ｂが省略することができる。
実施の形態４．
　図６は、本発明の実施の形態４に係る半導体装置１Ｃのレイアウトを示す平面図である。図７は、半導体装置１Ｃを、図５のＢ－Ｂ線で切った断面を示す断面矢示図である。
　図６および図７において、図１と同一の構成要素には同一の符号を付して説明を省略する。半導体装置１Ｃは、下地基板とその一方の面に積層された半導体層とを有した半導体基板１ａを備えている。また、半導体装置１Ｃは、図６に示すように、半導体基板１ａの上に設けられた、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄ、ビア５ａ～５ｄ、入力線路７、オープンスタブ１４ａ～１４ｈ、および多層配線用絶縁膜１３を備える。
　多層配線用絶縁膜１３は、図７に示すように、ゲートフィンガー２ａ～２ｈ、ドレイン電極３ａ～３ｅ、ソース電極４ａ～４ｄ、給電線路６および入力線路７が設けられた半導体基板１ａの上層に形成されている。オープンスタブ１４ａ～１４ｈは、多層配線用絶縁膜１３の上側に設けられて、多層配線用絶縁膜１３を貫通して、ゲートフィンガー２ａ～２ｈのうち、対応するゲートフィンガーに直接接続されている。例えば、オープンスタブ１４ａは、対応するゲートフィンガー２ａに直接接続され、オープンスタブ１４ｂは、対応するゲートフィンガー２ｂに直接接続されている。
　オープンスタブ１４ａ～１４ｈの各々が、ゲートフィンガー２ａ～２ｈのうち、対応するゲートフィンガーに直接接続されているので、全てのゲートフィンガーにおける高調波に対するインピーダンスがほぼ均一化される。これにより、半導体装置１Ｃでは、ゲートフィンガーに対する高調波のインピーダンスを、トランジスタの効率が最も高くなる最適なインピーダンスにすることができる。また、多層配線用絶縁膜１３を介してゲートフィンガー２ａ～２ｈとオープンスタブ１４ａ～１４ｈとを直接接続するので、給電線路６と入力線路７についても直接接続することが可能である。これにより、エアブリッジ９ａ，９ｂが省略することができる。
　以上のように、実施の形態４に係る半導体装置１Ｃにおいて、オープンスタブ１４ａ～１４ｈの各々が、ゲートフィンガー２ａ～２ｈのうち、対応するゲートフィンガーに直接接続されている。これにより、全てのゲートフィンガーにおける高調波に対するインピーダンスを、トランジスタの効率が最も高くなる最適なインピーダンスに均一化することができ、従来構造よりも高効率化を実現することができる。また、半導体装置１Ｃでは、給電線路６と入力線路７とを直接接続することができるので、エアブリッジ９ａ，９ｂが省略することができる。
　なお、本発明は上記実施の形態に限定されるものではなく、本発明の範囲内において、実施の形態のそれぞれの自由な組み合わせまたは実施の形態のそれぞれの任意の構成要素の変形もしくは実施の形態のそれぞれにおいて任意の構成要素の省略が可能である。
　この発明に係る半導体装置は、従来構造よりも高効率化を実現することができるので、例えば、高周波電力増幅器に利用可能である。
　１，１Ａ，１Ｂ，１Ｃ　半導体装置、１ａ　半導体基板、２ａ，２ｂ，２ｃ，２ｄ，２ｅ，２ｆ，２ｇ，２ｈ　ゲートフィンガー、３ａ，３ｂ，３ｃ，３ｄ，３ｅ　ドレイン電極、４ａ，４ｂ，４ｃ，４ｄ　ソース電極、５ａ，５ｂ，５ｃ，５ｄ，１２ａ，１２ｂ　ビア、６　給電線路、７　入力線路、８ａ，８ｂ，８ｃ，８ｄ，８ｅ，８ｆ，８ｇ，８ｈ，１４ａ，１４ｂ，１４ｃ，１４ｄ，１４ｅ，１４ｆ，１４ｇ，１４ｈ　オープンスタブ、９ａ，９ｂ　エアブリッジ、１０ａ，１０ｂ，１０ｃ，１０ｄ，１０ｅ，１０ｆ，１０ｇ，１０ｈ　インダクタンス線路、１１ａ，１１ｂ　ＭＩＭキャパシタンス、１３　多層配線用絶縁膜。

Claims (7)

  1. 　半導体基板と、
    　各々が前記半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、
    　各々が前記半導体基板の上で隣り合う前記ドレイン電極どうしの間の領域に配置されるとともに、各々が前記一方向に沿って設けられた複数のソース電極と、
    　前記半導体基板の上に設けられ、前記一方向に延びた帯形状を有する給電線路と、
    　各々が前記給電線路から延びた直線的な形状を有するとともに、各々が前記半導体基板の上で隣り合う前記ドレイン電極と前記ソース電極との間の領域に配置されている複数のゲートフィンガーと、
    　前記半導体基板の上に設けられ、対象の高調波が除去される線路長を有し、各々が前記給電線路に直接接続された複数のオープンスタブとを備えたこと
    　を特徴とする半導体装置。
  2. 　複数の前記オープンスタブは、複数の前記ゲートフィンガーに対して１対１で設けられていること
    　を特徴とする請求項１記載の半導体装置。
  3. 　前記半導体基板の上に設けられた入力線路と、
    　前記給電線路と前記入力線路とを接続するエアブリッジとを備え、
    　複数の前記オープンスタブは、前記エアブリッジの下を通って前記給電線路に直接接続されていること
    　を特徴とする請求項１記載の半導体装置。
  4. 　前記オープンスタブは、前記ゲートフィンガーと同じ金属材料で構成されていること
    　を特徴とする請求項１記載の半導体装置。
  5. 　半導体基板と、
    　各々が前記半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、
    　各々が前記半導体基板の上で隣り合う前記ドレイン電極どうしの間の領域に配置されるとともに、各々が前記一方向に沿って設けられた複数のソース電極と、
    　前記半導体基板の上に設けられ、前記一方向に延びた帯形状を有する給電線路と、
    　各々が前記給電線路から延びた直線的な形状を有するとともに、各々が前記半導体基板の上で隣り合う前記ドレイン電極と前記ソース電極との間の領域に配置されている複数のゲートフィンガーと、
    　前記半導体基板の上に設けられたＭＩＭキャパシタンスと、
    　前記ＭＩＭキャパシタンスに接続されたビア導体と、
    　前記半導体基板の上に設けられ、各々の一方の端部が前記ＭＩＭキャパシタンスに接続されるとともに、各々の他方の端部が前記給電線路に直接接続されている複数のインダクタンス線路とを備えたこと
    　を特徴とする半導体装置。
  6. 　複数の前記ドレイン電極、複数の前記ソース電極、前記給電線路および複数の前記ゲートフィンガーの上に形成された絶縁膜を備え、
    　複数の前記オープンスタブは、前記絶縁膜の上に設けられたこと
    　を特徴とする請求項１記載の半導体装置。
  7. 　半導体基板と、
    　各々が前記半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、
    　各々が前記半導体基板の上で隣り合う前記ドレイン電極どうしの間の領域に配置されるとともに、各々が前記一方向に沿って設けられた複数のソース電極と、
    　前記半導体基板の上に設けられ、前記一方向に延びた帯形状を有する給電線路と、
    　各々が前記給電線路から延びた直線的な形状を有するとともに、各々が前記半導体基板の上で隣り合う前記ドレイン電極と前記ソース電極との間の領域に配置されている複数のゲートフィンガーと、
    　複数の前記ドレイン電極、複数の前記ソース電極、前記給電線路および複数の前記ゲートフィンガーの上側に形成された絶縁膜と、
    　前記絶縁膜の上に設けられ、対象の高調波が除去される線路長を有し、各々が前記ゲートフィンガーに直接接続された複数のオープンスタブとを備えたこと
    　を特徴とする半導体装置。
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Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514069A (ja) * 1991-07-08 1993-01-22 Mitsubishi Electric Corp 高出力電界効果トランジスタ増幅器
JP2009232076A (ja) 2008-03-21 2009-10-08 Mitsubishi Electric Corp 高周波電力増幅器
JP2016134600A (ja) * 2015-01-22 2016-07-25 富士通株式会社 半導体装置
WO2016125323A1 (ja) * 2015-02-04 2016-08-11 三菱電機株式会社 半導体装置

Family Cites Families (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5733616B2 (ja) * 2011-04-21 2015-06-10 住友電工デバイス・イノベーション株式会社 半導体装置

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514069A (ja) * 1991-07-08 1993-01-22 Mitsubishi Electric Corp 高出力電界効果トランジスタ増幅器
JP2009232076A (ja) 2008-03-21 2009-10-08 Mitsubishi Electric Corp 高周波電力増幅器
JP2016134600A (ja) * 2015-01-22 2016-07-25 富士通株式会社 半導体装置
WO2016125323A1 (ja) * 2015-02-04 2016-08-11 三菱電機株式会社 半導体装置

Non-Patent Citations (1)

* Cited by examiner, † Cited by third party
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