JPWO2019229982A1 - 半導体装置 - Google Patents
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Abstract
Description
実施の形態1.
図1は、本発明の実施の形態1に係る半導体装置1のレイアウトを示す平面図である。半導体装置1は、下地基板とその一方の面に積層された半導体層を有した半導体基板1aを備えている。また、半導体装置1は、図1に示すように、半導体基板1aの上に設けられた、ゲートフィンガー2a〜2h、ドレイン電極3a〜3e、ソース電極4a〜4d、ビア5a〜5d、給電線路6、入力線路7、オープンスタブ8a〜8hおよびエアブリッジ9a,9bを備える。なお、図1では、8本のゲートフィンガー、5本のドレイン電極、4本のソース電極を有する構造を示したが、半導体装置1は、複数のゲートフィンガー、複数のドレイン電極および複数のソース電極が櫛形状に配置された構造であればよい。
半導体装置1では、オープンスタブ8a〜8hの各々が給電線路6に直接接続されているので、オープンスタブが給電線路6に接続した接続点からゲートフィンガーまでの距離をゲートフィンガー2a〜2hにおいてほぼ同じ距離にすることができる。これにより、全てのゲートフィンガーで高調波の反射位相が揃うので、従来構造よりも高効率化を実現することができる。
図3は、本発明の実施の形態2に係る半導体装置1Aのレイアウトを示す平面図である。図3において、図1と同一の構成要素には同一の符号を付して説明を省略する。半導体装置1Aは、下地基板とその一方の面に積層された半導体層を有した半導体基板1aを備えている。また、半導体装置1Aは、図3に示すように、半導体基板1aの上に設けられた、ゲートフィンガー2a〜2h、ドレイン電極3a〜3e、ソース電極4a〜4d、ビア5a〜5d、給電線路6、入力線路7、エアブリッジ9a,9b、インダクタンス線路10a〜10h、MIM(金属−誘電体−金属)キャパシタンス11a,11b、およびビア12a,12bを備える。
ビア12a,12bは、半導体基板1aを貫通するビア導体であり、半導体基板の裏面側にある接地パターンに電気的に接続されている。ビア12aは、MIMキャパシタンス11aに形成され、ビア12bは、MIMキャパシタンス11bに形成されているので、MIMキャパシタンス11a,11bの一方の端部は、ビア12a,12bによって接地されている。
図4は、本発明の実施の形態3に係る半導体装置1Bのレイアウトを示す平面図である。図5は、半導体装置1Bを、図4のA−A線で切った断面を示す断面矢示図である。
図4および図5において、図1と同一の構成要素には同一の符号を付して説明を省略する。半導体装置1Bは、下地基板とその一方の面に積層された半導体層とを有した半導体基板1aを備えている。また、半導体装置1Bは、図4に示すように、半導体基板1aの上に設けられた、ゲートフィンガー2a〜2h、ドレイン電極3a〜3e、ソース電極4a〜4d、ビア5a〜5d、給電線路6、入力線路7、オープンスタブ8a〜8hおよび多層配線用絶縁膜13を備える。
図6は、本発明の実施の形態4に係る半導体装置1Cのレイアウトを示す平面図である。図7は、半導体装置1Cを、図5のB−B線で切った断面を示す断面矢示図である。
図6および図7において、図1と同一の構成要素には同一の符号を付して説明を省略する。半導体装置1Cは、下地基板とその一方の面に積層された半導体層とを有した半導体基板1aを備えている。また、半導体装置1Cは、図6に示すように、半導体基板1aの上に設けられた、ゲートフィンガー2a〜2h、ドレイン電極3a〜3e、ソース電極4a〜4d、ビア5a〜5d、入力線路7、オープンスタブ14a〜14h、および多層配線用絶縁膜13を備える。
さらに、オープンスタブが、エアブリッジの下を通って給電線路に直接接続されているので、オープンスタブが入力線路に干渉しないので、入力線路の幅を給電線路の幅と同程度に保つことができ、ゲートフィンガーの各々に入力される基本波の電圧の位相を揃えることができる。これにより、トランジスタの効率劣化を防ぐことが可能となる。
Claims (7)
- 半導体基板と、
各々が前記半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、
各々が前記半導体基板の上で隣り合う前記ドレイン電極どうしの間の領域に配置されるとともに、各々が前記一方向に沿って設けられた複数のソース電極と、
前記半導体基板の上に設けられ、前記一方向に延びた帯形状を有する給電線路と、
各々が前記給電線路から延びた直線的な形状を有するとともに、各々が前記半導体基板の上で隣り合う前記ドレイン電極と前記ソース電極との間の領域に配置されている複数のゲートフィンガーと、
前記半導体基板の上に設けられ、対象の高調波が除去される線路長を有し、各々が前記給電線路に直接接続された複数のオープンスタブとを備えたこと
を特徴とする半導体装置。 - 複数の前記オープンスタブは、複数の前記ゲートフィンガーに対して1対1で設けられていること
を特徴とする請求項1記載の半導体装置。 - 前記半導体基板の上に設けられた入力線路と、
前記給電線路と前記入力線路とを接続するエアブリッジとを備え、
複数の前記オープンスタブは、前記エアブリッジの下を通って前記給電線路に直接接続されていること
を特徴とする請求項1記載の半導体装置。 - 前記オープンスタブは、前記ゲートフィンガーと同じ金属材料で構成されていること
を特徴とする請求項1記載の半導体装置。 - 半導体基板と、
各々が前記半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、
各々が前記半導体基板の上で隣り合う前記ドレイン電極どうしの間の領域に配置されるとともに、各々が前記一方向に沿って設けられた複数のソース電極と、
前記半導体基板の上に設けられ、前記一方向に延びた帯形状を有する給電線路と、
各々が前記給電線路から延びた直線的な形状を有するとともに、各々が前記半導体基板の上で隣り合う前記ドレイン電極と前記ソース電極との間の領域に配置されている複数のゲートフィンガーと、
前記半導体基板の上に設けられたMIMキャパシタンスと、
前記MIMキャパシタンスに接続されたビア導体と、
前記半導体基板の上に設けられ、各々の一方の端部が前記MIMキャパシタンスに接続されるとともに、各々の他方の端部が前記給電線路に直接接続されている複数のインダクタンス線路とを備えたこと
を特徴とする半導体装置。 - 複数の前記ドレイン電極、複数の前記ソース電極、前記給電線路および複数の前記ゲートフィンガーの上に形成された絶縁膜を備え、
複数の前記オープンスタブは、前記絶縁膜の上に設けられたこと
を特徴とする請求項1記載の半導体装置。 - 半導体基板と、
各々が前記半導体基板の上で一方向に沿って設けられた複数のドレイン電極と、
各々が前記半導体基板の上で隣り合う前記ドレイン電極どうしの間の領域に配置されるとともに、各々が前記一方向に沿って設けられた複数のソース電極と、
前記半導体基板の上に設けられ、前記一方向に延びた帯形状を有する給電線路と、
各々が前記給電線路から延びた直線的な形状を有するとともに、各々が前記半導体基板の上で隣り合う前記ドレイン電極と前記ソース電極との間の領域に配置されている複数のゲートフィンガーと、
複数の前記ドレイン電極、複数の前記ソース電極、前記給電線路および複数の前記ゲートフィンガーの上側に形成された絶縁膜と、
前記絶縁膜の上に設けられ、対象の高調波が除去される線路長を有し、各々が前記ゲートフィンガーに直接接続された複数のオープンスタブとを備えたこと
を特徴とする半導体装置。
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