JP2006049496A

JP2006049496A - 印刷配線板

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Publication number: JP2006049496A
Application number: JP2004226924A
Authority: JP
Inventors: Hideo Kikuchi; 秀雄菊地
Original assignee: NEC Toppan Circuit Solutions Inc
Current assignee: Kyocera Circuit Solutions Inc
Priority date: 2004-08-03
Filing date: 2004-08-03
Publication date: 2006-02-16

Abstract

【課題】グランド層と電源層から成る平行平板部を有する印刷配線板において、その平行平板を横切るビアホールに流れる電流により平行平板間に生じる電磁界が共振することによって生じるＥＭＩを低減した印刷配線板を得る。
【解決手段】平行平板部の少なくとも片面の導体面を、厚さが１μｍ以上で１００μｍ以下の導体から成る電子部品電流供給パターン１１と、同電位の前記電子部品電流供給パターン１１間の領域を、表面抵抗率が最適な値に設計された抵抗性導体膜１２で連結した導体面を形成することで、平行平板共振を抑制しＥＭＩを低減する。
【選択図】図１

Description

本発明は、絶縁層を間にして形成されたグランド層と電源層とから成る平行平板部を少なくとも一部に有する印刷配線板に関し、特に平行平板部を横切るビアホールに流れる電流により平行平板部に生じる電磁界が共振することによって生じるＥＭＩを低減した印刷配線板に関する。

従来、携帯電話やパーソナルコンピュータ等の名種電子機器の印刷配線板の平行平板共振によるＥＭＩ（ＥｌｅｃｔｒｏｍａｇｎｅｔｉｃＩｎｔｅｒｆｅｒｅｎｃｅ）を低減する構造として、以下の構造が知られている。

第１の従来例として、特許文献１には、図１３に示すような低ＥＭＩ回路基板が開示されている。図１３において、この低ＥＭＩ回路基板はグランド層１１０と電源層１２０とを含む多層回路基板１００による印刷配線板であり、グランド層１１０と電源層１２０の表面にそれぞれ、高抵抗導体層による損失層１１０ａ、１２０ａを積層してグランド層１１０及び電源層１２０を流れる電流を損失させることにより平行平板共振を低減する構造を持つ。１３１、１３２は電子部品である。

第２の従来例として、特許文献２には、図１４に示すような配線基板が開示されている。図１４において、この配線基板２００は電源層２１０とグランド層２２０とを含む。電源層２１０は低抵抗導体層２１０ａと０．５（Ω／□）〜１００（Ω／□）の表面抵抗率を有する面状の高抵抗導体層２１０ｂとを積層して形成され、グランド層２２０も低抵抗導体層２２０ａと０．５（Ω／□）〜１００（Ω／□）の表面抵抗率を有する面状の高抵抗導体層２２０ｂとを積層して形成されている。高周波共振電流をこれらの高抵抗性導体層２１０ｂ、２２０ｂで損失させることで、共振を抑制しＥＭＩを低減している。２３０は配線回路層、２３１は電子部品である。

特開平１０−２７９８７号公報特開２００３−２８３０７３号公報

しかし、上記の従来技術には、以下の欠点があった。

第１の従来例では、平行平板共振を低減するために損失層１１０ａ及び１２０ａをグランド層１１０及び電源層１２０に積層して加えるため印刷配線板の構造が複雑になり、製造コストが高くなる欠点があった。

第２の従来例でも、平行平板共振を低減するための高抵抗導体層２１０ｂ、２２０ｂをそれぞれ低抵抗導体層２１０ａ、２２０ａに積層して２層以上の積層体とする必要があるため、配線基板２００の構造が複雑になり、製造コストが高くなる欠点があった。

そこで、本発明の課題は、複雑な構造を必要とせずに、ＥＭＩの抑制を大幅に向上させることのできる印刷配線板を提供することにある。

本発明による印刷配線板は、絶縁層を間にして形成された電源層とグランド層とから成る平行平板部を少なくとも一部に有する印刷配線板において、前記電源層、グランド層の少なくとも一方を、あらかじめ定められた範囲の表面抵抗率を持つように形成された抵抗性導体膜と、該抵抗性導体膜の所定領域に形成され該印刷配線板に実装される電子部品に電流を供給するための電子部品電流供給パターンとの一体形成により構成し、前記抵抗性導体膜の厚さを前記電子部品電流供給パターンの厚さの１０分の１以下としたことを特徴とする。

本発明による印刷配線板においては、前記電源層は、少なくとも１つの電子部品を実装する少なくとも１つの矩形状の電源領域から成り、該電源領域が前記抵抗性導体膜と前記電子部品電流供給パターンとの一体形成により構成される場合、該電源領域の縦横比を４対１以内とすることを特徴とする。

本発明による印刷配線板においてはまた、前記電子部品電流供給パターンの厚さは１μｍ〜１００μｍの範囲であり、前記抵抗性導体膜の厚さは０．０１μｍ〜０．１μｍの範囲であることを特徴とする。

本発明による印刷配線板においては更に、前記抵抗性導体膜及び電子部品電流供給パターンは、銅、金、銀、ニッケル、アルミニウムのいずれかで形成されることを特徴とする。

本発明による印刷配線板においては更に、前記抵抗性導体膜はめっきまたは真空蒸着あるいはスパッタリングで形成され、前記電子部品電流供給パターンはめっきで形成されたものであることを特徴とする。

特に、本発明による印刷配線板は、前記電源領域の短軸幅寸法をＬとし、前記絶縁層の厚さをｔとし、前記絶縁層の比誘電率をεｒとした場合に、前記表面抵抗率の最適値が、２５００＊ｔ／［Ｌ＊（√εｒ）］で与えられ、前記あらかじめ定められた範囲の表面抵抗率は、前記最適値の１６０倍以下で１０分の１以上であることを特徴とする。

本発明による印刷配線板は、電源層、グランド層の少なくとも一方が抵抗性導体膜と電子部品電流供給パターンとの一体形成により構成され、２層以上の積層体とする必要が無いので構造が簡単になるだけでなく、抵抗性導体膜の表面抵抗率の範囲を適宜設定すると共に、抵抗性導体膜と電子部品電流供給パターンの厚さの比を適宜選択することでＥＭＩの抑制を大幅に向上させることができる。

以下、この発明の実施の形態を図面に基づいて説明する。

［第１の実施の形態］
図１に、本発明の第１の実施の形態による印刷配線板１の放射ノイズの低減構造を示す。図１（ａ）は平面図を示し、図１（ｂ）は側面図を示す。

印刷配線板１は、厚さ０．２ｍｍ程度のガラスエポキシ基板による絶縁層３の一面側（ここでは上面側）に電源層７を形成し、他面側（ここでは下面側）にグランド層９を形成して成る。本図では、電源層７が電位の異なる２種類の電源領域１４から成る印刷配線板の例を示している。各電源領域１４には１個以上の電子部品４が実装されている。電子部品４の端子と電源層７、あるいはグランド層９を接続するために、絶縁層３には複数のビアホール８が形成されている。

なお、印刷配線板１は、厚さ０．１ｍｍ程度のポリイミドフィルムの表裏に電源層７およびグランド層９を形成したものでも良い。更に、印刷配線板１は、セラミックス基板あるいはシリコン基板などの無機基板に、電源層７とグランド層９と信号配線１０を形成した基板を用いても良い。

いずれにしても、図１では、便宜上、絶縁層３の上面に電源層７、下面にグランド層９を形成した最も基本的な構成を示している。このため、電子部品４間の接続のための信号配線を参照番号１０で象徴的に示しているが、信号配線が形成される部分はどこでも良く、またどの様な構造で形成されていても良い。また、絶縁層３内には、絶縁層３の比誘電率εr（後述する）を大きく変化させないものであれば、例えばチップ部品が埋め込まれていても良い。そして、本発明はこのような基本構成を持つ多層印刷配線板全般に適用され得ることは言うまでも無い。

以下に、印刷配線板１の製造過程について説明するが、グランド層９、ビアホール８の形成過程については周知の方法を採用するので説明を省略する。

先ず、絶縁層３の上面側に、電源層７として、薄膜の抵抗性導体膜１２を形成する。図１は製造終了後の状態を示し、２つの電源領域１４が分離形成されるため抵抗性導体膜１２も２つ分離形成されているが、最初は、２つの抵抗性導体膜１２はつながった状態で形成される。抵抗性導体膜１２は、０．０１μｍから０．１μｍ程度の厚さの銅を無電解めっき、電解めっき、真空蒸着、あるいはスパッタリングで形成し、表面抵抗率が２（Ω／□）程度となるようにしている。

次に、この抵抗性導体膜１２の所望領域上に、金属パターンによる電子部品電流供給パターン１１を形成する。電子部品電流供給パターン１１は電子部品４に電流を供給するためのパターンであって電源領域１４毎に形成され、ここではコ字形状に形成される。

電子部品電流供給パターン１１の形成は以下の方法で行われる。抵抗性導体膜１２の上記所望領域以外をめっきレジストパターンで被服し、抵抗性導体膜１２に電流を通電する。これにより、例えばめっきレジスト以外の部分、つまり所望領域に厚さが１８μｍ程度の銅パターン、あるいは、１μｍ以上で１００μｍ以下の銅、ニッケル、金、あるいはアルミニウムなどの金属による小さな寸法の金属パターンによる電子部品電流供給パターン１１を形成する。勿論、電子部品電流供給パターン１１は、印刷配線板１に実装する電子部品４に直流電流を供給する必要かつ十分な直流電流容量を持たせた形状・寸法に形成する。

最後に、電源層７の各電位の電源領域１４間の抵抗性導体膜１２の上のめっきレジストパターンを除去し、その部分の抵抗性導体膜１２をエッチングにより除去することで図１（ａ）に示すように２種類の電位の電源領域１４を分離形成する。こうして、電子部品電流供給パターン１１の周囲に、電子部品電流供給パターン１１を取り囲む導体層として、電子部品電流供給パターン１１の厚さの１０分の１以下の厚さの導体の抵抗性導体膜１２が形成され、電子部品電流供給パターン１１と一体となった導体層が形成される。

以上のようにして、同電位の電子部品電流供給パターン１１の周囲に、電子部品電流供給パターン１１を取り囲む抵抗性導体膜１２が形成された、電子部品電流供給パターン１１と抵抗性導体膜１２が一体となった２つの電源領域１４が一層面に形成される。なお、各電源領域１４の形状は縦横の比が４対１以内の矩形状になるように形成することが好ましい。

以上のような印刷配線板１に対して電磁界解析を行った結果は以下の通りである。電源層７における電源領域１４の短軸幅寸法をＬｍｍとし、電源層７とグランド層の間隔をｔｍｍとし、その間隔の絶縁層６の比誘電率をεrとするとき、抵抗性導体膜１２の表面抵抗率は、表面抵抗率ρ（Ω／□）＝２５００＊ｔ／（Ｌ＊（√εr））が、印刷配線板１の平行平板共振のＥＭＩを１０，０００分の１ほどに大きく低減する最適値であることがわかった。この式が得られる根拠を以下で詳しく説明する。

この表面抵抗率は、最適値の１０分の１から１６０倍の値の範囲内であっても、なお、ＥＭＩを低減させるために有効である。一方、表面抵抗率が、上記の範囲を外れると、平行平板共振が抑制されなくなる。

具体的には、比誘電率εr＝４．５で、各電源層７の電源領域１４の短軸幅寸法Ｌがおおむね１５０ｍｍで、電源層とグランド層の間隔ｔがおおむね０．２ｍｍの場合については、以下に説明するように、抵抗性導体膜１２の表面抵抗率ρが１．６（Ω／□）の場合が最適な表面抵抗値である。

以下で、最適な表面抵抗率がこの式で与えられる根拠を電磁界シミュレーション結果に基づき説明する。図３に、電磁界シミュレーションのモデルを示す。すなわち、電源層７側を田の字形状の電子部品電流供給パターン１１と抵抗性導体膜１２とで一体に構成した電源領域１４のモデルである。特に、抵抗性導体膜１２の形状を、１辺が１５０ｍｍの正方形としている。また、絶縁層３の厚さを０．２ｍｍとしている。

図４及び図５に、このモデルに対して電磁界シミュレーションによりＥＭＩを計算した結果を示す。

図４は、表面抵抗率ρが０、０．１６、０．４、０．８、１．６（Ω／□）の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは１．６（Ω／□）程度であることが認められる。

一方、図５は、表面抵抗率ρが１．６、３．２、６．４、１６、３２、６４、１２８、２５６、１０００、１００＊１０³（Ω／□）以上の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは１．６（Ω／□）程度であることが認められる。

このように、抵抗性導体膜１２の表面抵抗率ρが０（Ω／□）と最小の場合、およびその反対に表面抵抗率ρが１００＊１０³（Ω／□）以上の最大の場合に比べ、表面抵抗率ρが１．６（Ω／□）の場合は、ＥＭＩが５０ｄＢ程度低減される。すなわち、表面抵抗率ρ＝１．６（Ω／□）はＥＭＩが１００，０００分の１程度に低減される最適な表面抵抗率である。

また、この表面抵抗率の値は、図４から、表面抵抗率ρが０．１６（Ω／□）の場合でも、表面抵抗率ρが０（Ω／□）の場合に生じる共振によるＥＭＩを２０ｄＢ弱低減できる。図５から、表面抵抗率ρが２５６（Ω／□）の場合でも、表面抵抗率ρが１００＊１０³（Ω／□）以上の場合に生じる共振によるＥＭＩを２０ｄＢ強低減できる。このため表面抵抗率の値は、０．１６から２５６（Ω／□）の範囲内の値であっても、なお、ＥＭＩを低減するために有効である。すなわち、最適値の１０分の１から１６０倍の値の範囲内であっても、なお、ＥＭＩを低減させるために有効である。

図６は、図３のモデルよりも短軸幅を約半分の７０ｍｍに短くしたモデルを示す。これ以外のパラメーターは図３と同じく、長軸幅が１５０ｍｍであり、絶縁層３の厚さが０．２ｍｍで、比誘電率εr＝４．５である。

図７及び図８は、図６のモデルのシミュレーション結果であり、図７は、表面抵抗率ρが０、０．２、０．５、１、２、４（Ω／□）の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは４Ω／□程度であることが認められる。一方、図８は、表面抵抗率ρが４、８、１６、３２、６４、１００＊１０³（Ω／□）以上の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは４（Ω／□）程度であることが認められる。

このように、抵抗性導体膜１２の表面抵抗率ρが０（Ω／□）と最小の場合、およびその反対に表面抵抗率ρが１００＊１０³（Ω／□）以上の最大の場合に比べ、表面抵抗率ρが４（Ω／□）の場合は、ＥＭＩが３５ｄＢ程度低減される。すなわち、表面抵抗率ρ＝４（Ω／□）はＥＭＩが約３０００分の１程度に低減される最適な表面抵抗率である。

この結果から、最適な表面抵抗率は、図３のモデルに比べて２倍になった。この結果から、最適な表面抵抗率が電源領域１４の短軸幅寸法Ｌに反比例することが分かる。

図９及び図１０は、図３のモデルの絶縁層の厚さを１０倍に変えたモデルのシミュレーション結果である。このモデルで、これ以外のパラメーターは図３と同じく、短軸幅及び長軸幅が１５０ｍｍであり、比誘電率εr＝４．５である。

図９は、表面抵抗率ρが０、１．６、４、８、１６（Ω／□）の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは１６（Ω／□）程度であることが認められる。

一方、図１０は、表面抵抗率ρが１６、４０、８０、１６０、３２０、６４０、１２８０、２５６０、１０＊１０³、１００＊１０³（Ω／□）以上の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは１６（Ω／□）程度であることが認められる。

このように、抵抗性導体膜１２の表面抵抗率ρが０（Ω／□）と最小の場合、およびその反対に表面抵抗率ρが１００＊１０³（Ω／□）以上の最大の場合に比べ、表面抵抗率ρが１６（Ω／□）の場合は、ＥＭＩが４５ｄＢ程度低減される。すなわち、表面抵抗率ρ＝１６（Ω／□）はＥＭＩが約３０，０００分の１程度に低減される最適な表面抵抗率である。

この結果から、最適な表面抵抗率は、図３のモデルに比べて１０倍になった。この結果から、最適な表面抵抗率が絶縁層の厚さｔに比例することが分かる。

図１１及び図１２は、図３のモデルの絶縁層の比誘電率εrを４倍の１８に変えたモデルのシミュレーション結果である。このモデルで、これ以外のパラメーターは図３と同じく、短軸幅及び長軸幅が１５０ｍｍであり、絶縁層の厚さは０．２ｍｍである。

図１１は、表面抵抗率ρが０、０．１．０．２、０．４、０．８（Ω／□）の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは０．８（Ω／□）程度であることが認められる。

一方、図１２は、表面抵抗率ρが０．８、１．６、４、８、１６、３２、１００＊１０³（Ω／□）以上の場合のＥＭＩを示し、ＥＭＩの下限値を与える表面抵抗率ρは０．８（Ω／□）程度であることが認められる。

このように、抵抗性導体膜１２の表面抵抗率ρが０（Ω／□）と最小の場合、およびその反対に表面抵抗率ρが１００＊１０³（Ω／□）以上の最大の場合に比べ、表面抵抗率ρが０．８（Ω／□）の場合は、ＥＭＩが５０ｄＢ程度低減される。すなわち、表面抵抗率ρ＝０．８（Ω／□）はＥＭＩが約１００，０００分の１程度に低減される最適な表面抵抗率である。

この結果から、最適な表面抵抗率は、図３のモデルに比べて２分の１になった。この結果から、最適な表面抵抗率が絶縁層の比誘電率εrの平方根に反比例することが分かる。

以上で得られた関係から、最適な表面抵抗率ρ（Ω／□）＝２５００＊ｔ／（Ｌ＊（√εr））と計算する関係式が得られた。そして、最適値の１０分の１から１６０倍の値の範囲内であっても、なお、ＥＭＩを低減させるために有効である。この関係式により、絶縁層３の比誘電率εrが４．５でその厚さｔがおおむね０．２ｍｍで、各電源層７の寸法がおおむね１５０ｍｍの場合については、抵抗性導体膜１２の最適な表面抵抗率ρは１．６（Ω／□）である。この表面抵抗率は、約０．０１μｍの厚さの銅薄膜により得られるが、銅薄膜がより厚い場合であっても、銅の表面を塑化あるいは酸化させることで上記の抵抗率を得ることができる。

なお、上記の実施の形態では抵抗性導体膜１２および電流供給パターン１１を形成する材料として銅を用いている。しかし、銅以外に、金、銀、ニッケル、鉄、アルミニウム、タングステン、モリブデン、錫、クロムなどの金属、あるいはニッケルクロム合金、ステンレス鋼、はんだ合金などの合金、また、それらの酸化物を用いることもできる。また、抵抗性導体膜１２および電子部品電流供給パターン１１を形成する材料は金属に限定されず、インジウムトリス２，４−ペンタンジオナート（あるいは、トリスアセトアセトナートインジウム）、インジウムトリスヘキサフルオロペンタンジオナート、メチルトリメチルアセトキシインジウム、等の有機金属化合物、あるいは、ＩＴＯ（ＩｎｄｉｕｍＴｉｎＯｘｉｄｅ）やＧａＰやＡｌＧａＡｓ等の半導体材料を用いても良い。

以下の表１に、各種金属について、それらの抵抗率と、それらで形成する抵抗性導体膜１２の厚さの上限と、その厚さでの表面抵抗率を示す。

これらの金属で形成した抵抗性導体膜１２を核にして、同一材質の金属層をめっき技術により成長させることで、電子部品電流供給パターン１１の層を形成する。電子部品電流供給パターン１１は、その厚さが、１μｍ以上で１００μｍ以下とし、また幅が最小値では１μｍ程度の小さな幅の金属パターンで形成することもできる。

［第２の実施の形態］
図２に、放射ノイズ低減構造を持つ、本発明の第２の実施の形態による印刷配線板の側面断面図を示す。この実施の形態は、グランド層９側を抵抗性導体膜１２と電子部品電流供給パターン１１とで一体構成した例であり、図１と同じ構成要素には同じ参照番号を付している。絶縁層３の上面側には同じ厚さを持つ電源領域１４が形成されている。

図２において、グランド層として、先ず、表面抵抗率が２（Ω／□）程度となる厚さ０．０１μｍから０．１μｍ程度の薄膜の抵抗性導体膜１２を絶縁層３の下面側に形成する。抵抗性導体膜１２は、銅、ニッケル、金あるいはアルミニウムなどの金属を、無電解めっき、電解めっき、真空蒸着、あるいはスパッタリング等の方法で形成することで得られる。

次に、この抵抗性導体膜１２の所望領域をめっきレジストパターンで被服し、抵抗性導体膜１２に電流を通電することで、めっきレジスト以外の部分に厚さが１８μｍ程度の銅パターン、あるいは、１μｍ以上で１００μｍ以下の銅、ニッケル、金、あるいはアルミニウムなどの金属による幅が最小値では１μｍ程度の小さな幅の金属パターンによる電子部品電流供給パターン１１を形成する。

こうして、電子部品電流供給パターン１１の周囲に、電子部品電流供給パターン１１を取り囲む導体層として、電子部品電流供給パターン１１の厚さの１０分の１以下の厚さの導体の抵抗性導体膜１２が形成され、電子部品電流供給パターン１１と一体となった一層面のグランド層９が形成される。なお、グランド層９が電子部品電流供給パターン１１と抵抗性導体膜１２とで構成される場合、その形状は縦横の比が１０対１以内の矩形状の形状に形成することが好ましい。

本第２の実施の形態による印刷配線板１の平行平板共振のＥＭＩを有効に低減する抵抗性導体膜１２の最適値の表面抵抗率は、以下の通りである。図１（ａ）に示すように、グランド層９と対になって平行平板を形成する電源層７における電源領域１４の短軸幅寸法をＬｍｍとし、電源層７とグランド層９の間隔、つまり絶縁層３の厚さをｔｍｍとし、絶縁層３の比誘電率をεrとすると、表面抵抗率ρ（Ω／□）＝２５００＊ｔ／（Ｌ＊（√εr））が最適な表面抵抗率である。そして、最適値の１０分の１から１６０倍の値の範囲内であっても、なお、ＥＭＩを低減させるために有効である。

以上、本発明を２つの実施の形態について説明したが、第１、第２の実施の形態の変形例として、電源層７の一部に抵抗性導体膜１２を形成すると共にグランド層９の一部にも抵抗性導体膜１２を形成し、電源層７とグランド層９ともに、広い領域に抵抗性導体膜１２を持つ構造としても良い。この場合は、電源層７とグランド層９ともに同じ方向の電流が流れるコモンモード共振によるＥＭＩも低減することができる効果がある。

また、本発明では、電源層７における電源領域１４の短軸幅寸法Ｌに基づき、抵抗性導体膜１２の最適な表面抵抗率を与えたが、その範囲は計算式の１０分の１から１６０倍までの幅があった。そのため、種々の寸法の電源領域が混在する場合も、そのなかで特に影響が大きい電源領域と考えられる、大きな電源領域については、それぞれの電源領域の最適な表面抵抗率を計算し、それらすべてについて許容される表面抵抗率の抵抗性導体膜を形成するようにすることが可能である。更に、電源領域１４の長軸の幅と短軸の幅の比が４：１を超える場合も、最適な表面抵抗率は短軸幅寸法Ｌで計算できる。そして、狭い幅の短軸を持つ大きな寸法の長軸を持つ大きな電源領域１４では、その抵抗性導体膜に必要とされる抵抗率は高くなるが、他の電源領域１４に必要とされる抵抗率の範囲と抵抗率の許容範囲が重なるならば、その抵抗率の抵抗性導体膜１２を両方の電源領域１４に対して一度に形成することで、両方の電源領域１４のＥＭＩを低減できる。また、更に、電源領域１４の形状が矩形から大きく異なる場合、例えばＬ字形、Ｃ字形の場合であっても、その形状の幅が短軸幅寸法Ｌであり、それから計算される最適な抵抗率とその許容範囲内の抵抗率の抵抗性導体膜１２を形成することでその電源領域１４のＥＭＩを低減できる。

以上説明したように、本発明によれば、印刷配線板のグランド層と電源層から成る平行平板部の少なくとも一方の面の導体面を、厚さが１μｍ以上で１００μｍ以下の導体から成る電子部品電流供給パターンの周囲に、電子部品電流供給パターンを取り囲む導体層として、電子部品電流供給パターンの厚さの１０分の１以下の厚さの導体の抵抗性導体膜を形成し、電子部品電流供給パターンと一体とした導体層を形成したことにより、抵抗性導体膜に流れる電流の抵抗損失が平行平板共振を抑制しＥＭＩを大幅に低減できる効果がある。

本発明の第１の実施の形態による印刷配線板の平面図（ａ）及び側面断面図（ｂ）である。本発明の第２の実施の形態による印刷配線板の側面断面図である。電磁界シミュレーションによりＥＭＩを計算するために用意された印刷配線板の例を示した図である。図３の印刷配線板に対して行われた電磁界シミュレーションによるＥＭＩの計算結果を示す特性図である。図３の印刷配線板に対して行われた電磁界シミュレーションによるＥＭＩの他の計算結果を示す特性図である。電磁界シミュレーションによりＥＭＩを計算するために用意された印刷配線板の他の例を示した図である。図６の印刷配線板に対して行われた電磁界シミュレーションによるＥＭＩの計算結果を示す特性図である。図６の印刷配線板に対して行われた電磁界シミュレーションによるＥＭＩの他の計算結果を示す特性図である。本発明の印刷配線板において絶縁層の厚さを変えた場合の電磁界シミュレーションによるＥＭＩの計算結果を示す特性図である。本発明の印刷配線板において絶縁層の厚さを変えた場合の電磁界シミュレーションによるＥＭＩの他の計算結果を示す特性図である。本発明の印刷配線板において絶縁層の比誘電率を変えた場合の電磁界シミュレーションによるＥＭＩの計算結果を示す特性図である。本発明の印刷配線板において絶縁層の比誘電率を変えた場合の電磁界シミュレーションによるＥＭＩの他の計算結果を示す特性図である。ＥＭＩ抑制機能を持つ印刷配線板の第１の従来例を説明するための図である。ＥＭＩ抑制機能を持つ印刷配線板の第２の従来例を説明するための図である。

符号の説明

１印刷配線板
３絶縁層
４電子部品
７電源層
８ビアホール
９グランド層
１０信号配線
１１電子部品電流供給パターン
１２抵抗性導体膜
１４電源領域

Claims

絶縁層を間にして形成された電源層とグランド層とから成る平行平板部を少なくとも一部に有する印刷配線板において、
前記電源層、グランド層の少なくとも一方を、あらかじめ定められた範囲の表面抵抗率を持つように形成された抵抗性導体膜と、該抵抗性導体膜の所定領域に形成され該印刷配線板に実装される電子部品に電流を供給するための電子部品電流供給パターンとの一体形成により構成し、
前記抵抗性導体膜の厚さを前記電子部品電流供給パターンの厚さの１０分の１以下としたことを特徴とする印刷配線板。
前記電源層は、少なくとも１つの電子部品を実装する少なくとも１つの矩形状の電源領域から成り、該電源領域が前記抵抗性導体膜と前記電子部品電流供給パターンとの一体形成により構成される場合、該電源領域の縦横比を４対１以内とすることを特徴とする印刷配線板。
前記電子部品電流供給パターンの厚さは１μｍ〜１００μｍの範囲であり、前記抵抗性導体膜の厚さは０．０１μｍ〜０．１μｍの範囲であることを特徴とする請求項１または２に記載の印刷配線板。
前記抵抗性導体膜及び電子部品電流供給パターンは、銅、金、銀、ニッケル、アルミニウムのいずれかで形成されることを特徴とする請求項１〜３のいずれかに記載の印刷配線板。
前記抵抗性導体膜はめっきまたは真空蒸着あるいはスパッタリングで形成され、前記電子部品電流供給パターンはめっきで形成されたものであることを特徴とする請求項１〜４のいずれかに記載の印刷配線板。
前記電源領域の短軸幅寸法をＬとし、前記絶縁層の厚さをｔとし、前記絶縁層の比誘電率をεrとした場合に、前記表面抵抗率の最適値が、２５００＊ｔ／［Ｌ＊（√εr）］で与えられ、前記あらかじめ定められた範囲の表面抵抗率は、前記最適値の１６０倍以下で１０分の１以上であることを特徴とする請求項２〜５のいずれかに記載の印刷配線板。