WO2019210601A1 - 一种阵列基板及其制作方法 - Google Patents

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    • H10D86/441—Interconnections, e.g. scanning lines
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Definitions

  • the present invention relates to the field of flat panel displays, and in particular to an array substrate and a method of fabricating the same.
  • Low temperature polysilicon Low Temperature poly-silicon (LTPS), which can effectively reduce thin film transistors due to its high electron mobility (Thin Film Transistor (TFT) is the area of the device, which increases the aperture ratio of the pixel, increases the brightness of the panel display, reduces the overall power consumption, and greatly reduces the manufacturing cost of the panel. It has become a hot technology in the field of liquid crystal display. .
  • LTPS Low Temperature poly-silicon
  • TFT Thin Film Transistor
  • the invention provides an array substrate and a manufacturing method thereof, so as to solve the technical problems such as signal delay and abnormal display of the display panel of the prior art.
  • the present invention provides an array substrate, wherein the array substrate comprises:
  • a first via, a second via, a portion of the second source drain is connected to the doped region through the first via, and a portion of the second source drain passes through the second via Said first source-drain connection;
  • the first via hole penetrates the fourth insulating layer, the third insulating layer, and the second insulating layer;
  • the second via penetrates through the fourth insulating layer, the third insulating layer, the second insulating layer, and a portion of the first insulating layer.
  • the array substrate further includes:
  • a barrier layer is formed on the flexible substrate film layer.
  • the third via is located in a bent region of the display panel, and the third via is filled with an organic insulating layer material.
  • the invention also provides a method for fabricating an array substrate, wherein the manufacturing method comprises the steps of:
  • the active layer comprises a doped region
  • the first via hole penetrates the fourth insulating layer, the third insulating layer, and the second insulating layer;
  • the second via penetrates through the fourth insulating layer, the third insulating layer, the second insulating layer, and a portion of the first insulating layer.
  • the method before the first source and drain layers are formed on the substrate, the method further includes:
  • a barrier layer is formed on the flexible substrate film layer.
  • the array substrate further includes a third via hole penetrating the fourth insulating layer, the third insulating layer, the second insulating layer, and the third via An insulating layer, the barrier layer, and a portion of the flexible substrate film layer.
  • the third via is located in a bent region of the display panel, and the third via is filled with an organic insulating layer material.
  • the invention also proposes an array substrate comprising:
  • a portion of the second source drain is connected to the doped region through the first via, and a portion of the second source drain passes through the Two vias are connected to the first source drain.
  • the first via hole penetrates the fourth insulating layer, the third insulating layer, and the second insulating layer;
  • the second via penetrates through the fourth insulating layer, the third insulating layer, the second insulating layer, and a portion of the first insulating layer.
  • the array substrate further includes:
  • a barrier layer is formed on the flexible substrate film layer.
  • the third via is located in a bent region of the display panel, and the third via is filled with an organic insulating layer material.
  • the invention provides a first source drain and a second source drain on the array substrate, wherein the first source drain and the second source drain are connected through the first via, thereby solving the lower border of the display panel
  • the technical problem of signal delay after narrow edges ensures the normal display of the flexible display device.
  • FIG. 1 is a structural view of a film layer of an array substrate of the present invention
  • FIG. 2 is a process diagram of a method for fabricating an array substrate according to the present invention.
  • 3A-3I are process flowcharts of a method for fabricating an array substrate according to the present invention.
  • the array substrate includes:
  • the material of the substrate 101 may be one of a glass substrate, a quartz substrate, a resin substrate, and the like.
  • the flexible substrate film layer 102 is a polyimide film as a substrate of a flexible display panel, the flexible substrate film
  • the thickness of the layer 102 is 10 ⁇ 20um
  • the polyimide film is the best performance film-type insulating material in the world, and has strong tensile strength, and is composed of pyromellitic dianhydride and diaminodiphenyl ether.
  • the strong polar solvent is polycondensed and cast into a film and then imidized.
  • the barrier layer 103 is formed on the flexible substrate film layer 102.
  • the barrier layer 103 is mainly used to block water and oxygen from entering the flexible substrate film layer 102, thereby causing the flexible material to lose its original effect.
  • the first source and drain electrodes 104 are formed on the barrier layer 103.
  • the metal material of the first source and drain electrodes 104 can be generally made of molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper.
  • the composition of the above metal materials may be used; in this embodiment, the metal material of the first source and drain electrodes 104 is preferably titanium aluminum alloy, and the thickness is 200-1000. Nm;
  • the first source drain 104 forms a first photoresist layer on a metal layer via a first mask process, is exposed by a mask (not shown), and is subjected to development and a first etching patterning process.
  • the metal layer is formed into a first source and drain electrode 104 of the array substrate as shown in FIG.
  • the first insulating layer 105 is formed on the first source and drain electrodes 104.
  • the first insulating layer 105 is a buffer layer.
  • the active layer 106 is formed on the first insulating layer 105, the active layer 106 is made of polysilicon, preferably, the active layer 106 has a thickness of 200 ⁇ 500 nm;
  • the active layer 106 forms a second photoresist layer (not shown) on the active layer film via a second mask process, and is exposed by a mask (not shown), developed, and patterned by a second etch. After the process, secondly, using the second photoresist as a barrier, ion implantation is performed on the patterned active layer 106 to form a doped region 107, and the second photoresist layer is stripped to obtain a pattern. The pattern shown in 1.
  • a second insulating layer 108 is formed on the active layer 106.
  • the second insulating layer 108 is a gate insulating layer, and the gate insulating layer covers the active layer 106.
  • the insulating layer is mainly used to isolate the active layer 106 from other metal layers.
  • the second insulating layer 108 has a thickness of 50 to 200 nm, and the gate insulating layer is usually made of silicon nitride. Silicon oxide, silicon oxynitride or the like is used.
  • a first gate electrode 109 is formed on the second insulating layer 108.
  • the metal material of the first gate electrode 109 can generally be a metal such as molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper.
  • the composition of the above metal materials may be used; preferably, the metal material of the first gate 109 is preferably molybdenum, and the thickness of the first gate 109 is 150-250 nm;
  • the first gate 109 forms a third photoresist layer on a metal layer via a third mask process, is exposed by a mask (not shown), and is subjected to development and a third etching patterning process.
  • the metal layer forms a first gate 109 of the array substrate.
  • the third insulating layer 110 is formed on the first gate 109.
  • the third insulating layer 110 is an interlayer insulating layer, and the insulating layer covers the first gate 109.
  • the insulating layer is mainly used to isolate the first gate 109 and the second gate.
  • the third insulating layer 110 has a thickness of 50 to 200 nm.
  • a second gate 111 is formed on the third insulating layer 110; a metal material of the second gate 111 is the same as a metal material of the first gate 109, and generally a molybdenum, aluminum, aluminum-nickel alloy may be used. Or a metal such as a molybdenum-tungsten alloy, a chrome or a copper, or a combination of the above-mentioned metal materials; in the embodiment, the metal material of the second gate 111 is preferably molybdenum, and the second gate 111 The thickness is 150 ⁇ 250nm;
  • the second gate 111 forms a fourth photoresist layer on a metal layer via a fourth mask process, is exposed by a mask (not shown), and is subjected to development and a fourth etching patterning process.
  • the metal layer forms a second gate 111 of the array substrate.
  • the fourth insulating layer 112 is formed on the second gate 111.
  • the fourth insulating layer 112 is an interlayer insulating layer, and the fourth insulating layer 112 has a thickness of 500 to 700 nm.
  • a second source drain is formed on the fourth insulating layer 112;
  • the metal material of the second source and drain is the same as the metal material of the first source and drain 104, and generally, molybdenum, aluminum, aluminum nickel can be used.
  • the metal such as an alloy, a molybdenum-tungsten alloy, a chromium, or a copper, a combination of the above metal materials may be used.
  • the metal material of the second source and drain is preferably a titanium aluminum alloy, and the second The thickness of the gate 111 is 400 ⁇ 600 nm;
  • the second source and drain electrodes form a fifth photoresist layer on a metal layer via a fifth mask process, and are exposed by a mask (not shown), processed by a development process and a fifth etching process.
  • the metal layer forms a second source drain of the array substrate.
  • first vias 113, second vias 114, and third vias 115 are formed on the film layer structure of the array substrate by an etching process;
  • the second source drain includes a second source drain first portion 116 and a second source drain second portion 117, and the second source drain first portion 116 passes through the first via 113 is connected to the doping region 107 of the active layer 106, and the second source and drain second portion 117 is connected to the first source and drain 104 through the second via 114;
  • the first via 113 penetrates the fourth insulating layer 112, the third insulating layer 110, and the second insulating layer 108; the second via 114 extends through the fourth insulating layer 112, a third insulating layer 110, the second insulating layer 108 and a portion of the first insulating layer 105;
  • the third via 115 penetrates the fourth insulating layer 112, the third insulating layer 110, the second insulating layer 108, the first insulating layer 105, the barrier layer 103, and a portion thereof.
  • the array substrate further includes a planar layer 119 and other OLED-related film layer structures.
  • FIG. 2 is a schematic diagram of a method for fabricating an array substrate according to a preferred embodiment of the present invention, wherein the manufacturing method includes the following steps:
  • This step specifically includes:
  • the material of the substrate 201 may be one of a glass substrate, a quartz substrate, a resin substrate, and the like;
  • a flexible substrate film layer is formed on the substrate 201.
  • the flexible substrate film layer 202 is a polyimide film.
  • the thickness of the flexible substrate film layer 202 is 10 ⁇ . 20um; polyimide film is the best performance film insulation material in the world, with strong tensile strength, polycondensation of pyromellitic dianhydride and diaminodiphenyl ether in strong polar solvent And casting into a film and then imidized.
  • the first source and drain electrodes 204 are formed on the barrier layer 203.
  • the metal material of the first source and drain electrodes 204 can be generally made of molybdenum, aluminum, aluminum-nickel alloy, molybdenum.
  • the metal such as tungsten alloy, chromium, or copper, a combination of the above metal materials may be used.
  • the metal material of the first source and drain 204 is preferably titanium aluminum alloy, and the thickness is 200-1000. Nm;
  • the first source drain 204 forms a first photoresist layer on a metal layer via a first mask process, is exposed by a mask (not shown), and is subjected to development and a first etching patterning process.
  • the metal layer is formed into a first source drain 204 of the array substrate as shown in FIG. 3B.
  • a first insulating layer 205 is formed on the first source and drain electrodes 204.
  • the first insulating layer 205 is a buffer layer;
  • an active layer film is formed on the first insulating layer 205, the active layer 206 is composed of polysilicon, preferably, the active layer film has a thickness of 200 to 500 nm;
  • Performing a second mask process on the active layer film forming a second photoresist layer (not shown) on the active layer film, exposing by a mask (not shown), developing and second etching
  • the patterning process is processed; secondly, the patterned active layer 206 is ion-implanted by using the second photoresist as a spacer to form a doped region 207, and the second photoresist layer is stripped to obtain The pattern shown in FIG. 3C; in addition, the ion shielding selected occlusion material is not limited to the second photoresist layer in this embodiment.
  • a second insulating layer 208 is formed on the active layer 206.
  • the second insulating layer 208 is a gate insulating layer, and the gate insulating layer
  • the active layer 206 is covered, and the gate insulating layer is mainly used to isolate the active layer 206 from other metal layers.
  • the second insulating layer 208 has a thickness of 50 to 200 nm, and the gate is insulated.
  • the material of the layer is usually silicon nitride, and silicon oxide, silicon oxynitride or the like can also be used.
  • a first gate electrode 209 is formed on the second insulating layer 208.
  • the metal material of the first gate electrode 209 can be generally made of molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper. Metal, a combination of several metal materials may be used; preferably, the metal material of the first gate 209 is preferably molybdenum, and the first gate 209 has a thickness of 150-250 nm;
  • a third mask process is performed on the metal layer forming the first gate 209, and a third photoresist layer is formed on the metal layer, exposed by a mask (not shown), developed, and patterned by the third etching. After the process, the metal layer is formed into the first gate 209 of the array substrate.
  • a third insulating layer 210 is formed on the first gate 209.
  • the second insulating layer 208 is an interlayer insulating layer, and the insulating layer is The first gate 209 is covered, and the interlayer insulating layer is mainly used to isolate the first gate 209 and the second gate 211.
  • the third insulating layer 210 has a thickness of 50 to 200 nm.
  • a second gate electrode 211 is formed on the third insulating layer 210; the metal material of the second gate electrode 211 is the same as the metal material of the first gate electrode 209, and generally, molybdenum, aluminum, aluminum nickel can be used.
  • a metal such as an alloy, a molybdenum-tungsten alloy, a chromium, or a copper, may also be used.
  • the metal material of the second gate 211 is preferably molybdenum, and the second gate 211 has a thickness of 150 to 250 nm;
  • a fourth mask process is performed on the metal layer forming the second gate 211, and a fourth photoresist layer is formed on the metal layer, exposed by a mask (not shown), developed, and patterned by the fourth etching. After the process, the metal layer is formed into the second gate 211 of the array substrate.
  • a fourth insulating layer 212 is formed on the second gate 211.
  • the fourth insulating layer 212 is an interlayer insulating layer, and the fourth insulating layer is The thickness of 212 is 500 to 700 nm.
  • a plurality of first vias 213, second vias 214, and third vias 215 are formed on the film layer structure of the array substrate by an etching process;
  • the first via 213 extends through the fourth insulating layer 212, the third insulating layer 210, and the second insulating layer 208; the second via 215 extends through the fourth insulating layer 212, The third insulating layer 210, the second insulating layer 208, and a portion of the first insulating layer 205; the third via 215 extends through the fourth insulating layer 212, the third insulating layer 210, The second insulating layer 208, the first insulating layer 205, the barrier layer 203, and a portion of the flexible substrate film layer 202 are described.
  • a second source drain is formed on the fourth insulating layer 212;
  • the metal material of the second source and drain is the same as the metal material of the first source and drain 204,
  • a metal such as molybdenum, aluminum, aluminum-nickel alloy, molybdenum-tungsten alloy, chromium, or copper may be used, or a combination of the above-mentioned metal materials may be used; in this embodiment, the metal material of the second source and drain is preferably used.
  • a titanium aluminum alloy, the second gate 211 has a thickness of 400 to 600 nm;
  • the second source drain includes a second source drain first portion 216 and a second source drain second portion 217, and the second source drain first portion 216 passes through the first via 213 and the The doped region 207 of the active layer 206 is connected, and the second source and drain second portion 217 is connected to the first source and drain 204 through the second via 214;
  • the third via 215 is only present in the bent region of the display panel, and the third via 215 is filled with the organic insulating layer material to form the flexible layer 218.
  • a flat layer 219 is formed on the second source drain as shown in FIG. 3I to ensure the flatness of the film structure and then enter the OLED related process.
  • the present invention provides an array substrate and a method of fabricating the same.
  • the present invention provides a first source drain and a second source drain, the first source drain and the second source drain on the array substrate. Through the first via connection, the technical problem of signal delay after the bottom border of the display panel is narrow is solved, and the normal display of the flexible display device is ensured.

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Abstract

本发明提出了一种阵列基板及其制作方法，本发明通过在所述阵列基板上设置第一源漏极以及第二源漏极，所述第一源漏极和所述第二源漏极通过第一过孔连接，解决了显示面板下边框边窄后信号延迟的技术问题，保证了柔性显示装置的正常显示。

Description

一种阵列基板及其制作方法 技术领域
本发明涉及平板显示器领域，特别涉及一种阵列基板及其制作方法。
 背景技术
低温多晶硅（Low temperature poly-silicon，简称LTPS），由于其具有高的电子迁移率，可以有效的减小薄膜晶体管（Thin Film Transistor，简称TFT）的器件的面积，进而提升像素的开口率，增大面板显示亮度的同时可以降低整体的功耗，使得面板的制造成本大幅度降低，目前已成为液晶显示领域炙手可热的技术。
随着显示技术的不断发展，研发人员开发出了可折叠或卷起的柔性显示装置，与传统的刚性显示装置（即制作在玻璃等不可弯曲的基材上的显示装置）相比，柔性显示装置具有诸多优势，如重量轻、体积小、携带更为方便；更高的耐冲击性以及更强的抗震性能。随着显示技术的不断发展，柔性显示装置因其自身的可弯曲、可折叠特性，越来越多的应用于曲面显示领域、可穿戴显示领域等，因此，也成为近年来显示领域的关注热点。
目前，柔性显示装置主要采用有源矩阵低温多晶硅薄膜晶体管进行驱。而为了适应显示区面积提高的需求，下边框需要变的更窄并且耐弯折，由此导致现有许多柔性显示面板出现信号延迟，显示画面出现异常等不良的技术问题。本发明针对该技术问题提出了以下方案。
 技术问题
本发明提供一种阵列基板及其制作方法，以解决现有显示面板出现信号延迟、显示画面异常等技术问题。
 技术解决方案
本发明提供一种阵列基板，其中，所述阵列基板包括：
基板；
第一源漏极，形成于所述基板上；
第一绝缘层，形成于所述第一源漏极上；
有源层，形成于所述第一绝缘层上，所述有源层包括经离子掺杂的掺杂区；
第二绝缘层，形成于所述有源层上；
第一栅极，形成于所述第二绝缘层上；
第三绝缘层，形成于所述第一栅极上；
第二栅极，形成于所述第三绝缘层上；
第四绝缘层，形成于所述第二栅极上；
第二源漏极，形成于所述第四绝缘层上；
第一过孔、第二过孔，部分所述第二源漏极通过所述第一过孔与所述掺杂区连接，部分所述第二源漏极通过所述第二过孔与所述第一源漏极连接；
第三过孔，所述第三过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层、所述第一绝缘层、所述阻挡层，以及部分所述柔性基板薄膜层。
根据本发明一优选实施例，所述第一过孔贯穿所述第四绝缘层、所述第三绝缘层以及所述第二绝缘层；
所述第二过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层以及部分所述第一绝缘层。
根据本发明一优选实施例，所述基板与所述第一源漏极之间，所述阵列基板还包括：
柔性基板薄膜层，形成于所述基板上；
阻挡层，形成于所述柔性基板薄膜层上。
根据本发明一优选实施例，所述第三过孔位于显示面板的弯折区域，所述第三过孔填充有有机绝缘层材料。
本发明还提出了一种阵列基板的制作方法，其中，所述制作方法包括步骤：
提供一基板，在所述基板上形成第一源漏极层；
在所述第一源漏极层上依次形成第一绝缘层、有源层，
其中，所述有源层包括掺杂区；
在所述有源层上形成第二绝缘层、第一栅极；
在所述第一栅极上形成第三绝缘层、第二栅极；
在所述第二栅极上形成第四绝缘层；
在所述阵列基板上形成第一过孔、第二过孔以及第三过孔；
在所述第四绝缘层上形成第二源漏极，使得部分所述第二源漏极与所述掺杂区连接，部分所述第二源漏极与所述第一源漏极连接。
根据本发明一优选实施例，所述第一过孔贯穿所述第四绝缘层、所述第三绝缘层以及所述第二绝缘层；
所述第二过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层以及部分所述第一绝缘层。
根据本发明一优选实施例，在所述基板上形成第一源漏极层之前，还包括：
在所述基板上形成柔性基板薄膜层；
在所述柔性基板薄膜层上形成阻挡层。
根据本发明一优选实施例，所述阵列基板还包括第三过孔，所述第三过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层、所述第一绝缘层、所述阻挡层，以及部分所述柔性基板薄膜层。
根据本发明一优选实施例，所述第三过孔位于显示面板的弯折区域，所述第三过孔填充有有机绝缘层材料。
本发明还提出了一种阵列基板，其包括：
基板；
第一源漏极，形成于所述基板上；
第一绝缘层，形成于所述第一源漏极上；
有源层，形成于所述第一绝缘层上，所述有源层包括经离子掺杂的掺杂区；
第二绝缘层，形成于所述有源层上；
第一栅极，形成于所述第二绝缘层上；
第三绝缘层，形成于所述第一栅极上；
第二栅极，形成于所述第三绝缘层上；
第四绝缘层，形成于所述第二栅极上；
第二源漏极，形成于所述第四绝缘层上；
第一过孔、第二过孔以及第三过孔，部分所述第二源漏极通过所述第一过孔与所述掺杂区连接，部分所述第二源漏极通过所述第二过孔与所述第一源漏极连接。
根据本发明一优选实施例，所述第一过孔贯穿所述第四绝缘层、所述第三绝缘层以及所述第二绝缘层；
所述第二过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层以及部分所述第一绝缘层。
根据本发明一优选实施例，所述基板与所述第一源漏极之间，所述阵列基板还包括：
柔性基板薄膜层，形成于所述基板上；
阻挡层，形成于所述柔性基板薄膜层上。
根据本发明一优选实施例，所述第三过孔位于显示面板的弯折区域，所述第三过孔填充有有机绝缘层材料。
 有益效果
本发明通过在所述阵列基板上设置第一源漏极以及第二源漏极，所述第一源漏极和所述第二源漏极通过第一过孔连接，解决了显示面板下边框边窄后信号延迟的技术问题，保证了柔性显示装置的正常显示。
 附图说明
为了更清楚地说明实施例或现有技术中的技术方案，下面将对实施例或现有技术描述中所需要使用的附图作简单介绍，显而易见地，下面描述中的附图仅仅是发明的一些实施例，对于本领域普通技术人员来讲，在不付出创造性劳动的前提下，还可以根据这些附图获得其他的附图。
图1为本发明一种阵列基板的膜层结构图；
图2为本发明一种阵列基板的制作方法步骤图；
图3A~图3I为本发明一种阵列基板的制作方法工艺流程图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图示，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如[上]、[下]、[前]、[后]、[左]、[右]、[内]、[外]、[侧面]等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。在图中，结构相似的单元是用以相同标号表示。
图1所示为本发明优选实施例一种阵列基板，其中，所述阵列基板包括：
基板101，所述基板101的原材料可以为玻璃基板、石英基板、树脂基板等中的一种。
柔性基板薄膜层102，所述柔性衬底薄膜层形成于所述基板101上；优选的，所述柔性基板薄膜层102为聚酰亚胺薄膜，作为柔性显示面板的基底，所述柔性基板薄膜层102的厚度为10~20um；聚酰亚胺薄膜是目前世界上性能最好的薄膜类绝缘材料，具有较强的拉伸强度，由均苯四甲酸二酐和二胺基二苯醚在强极性溶剂中经缩聚并流延成膜再经亚胺化而成。
阻挡层103，形成于所述柔性基板薄膜层102上，所述阻挡层103主要用于阻挡水氧等进入所述柔性基板薄膜层102，导致柔性材料失去原有的功效。
第一源漏极104，形成于所述阻挡层103上，所述第一源漏极104的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；本实施例中，所述第一源漏极104的金属材料优选为钛铝合金，厚度为200~1000 nm；
所述第一源漏极104经由第一光罩制程工艺，在一金属层上形成第一光阻层，采用掩模板（未画出）曝光，经显影以及第一蚀刻的构图工艺处理后，使该金属层形成如图1所示的所述阵列基板的第一源漏极104。
第一绝缘层105，形成于所述第一源漏极104上，本实施例中所述第一绝缘层105为缓冲层。
有源层106，形成于所述第一绝缘层105上，所述有源层106由多晶硅构成，优选的，所述有源层106的厚度为200~500nm；
所述有源层106经第二光罩制程工艺，在有源层薄膜上形成第二光阻层（未画出），采用掩模板（未画出）曝光，经显影以及第二蚀刻的构图工艺处理后；其次，利用所述第二光阻作为隔档，对经过图案化的所述有源层106进行离子注入，形成掺杂区107，并剥离所述第二光阻层获得如图1所示的图案。
第二绝缘层108，形成于所述有源层106上；本实施例中，所述第二绝缘层108为栅绝缘层，所述栅绝缘层将所述有源层106覆盖，所述栅绝缘层主要用于将所述有源层106与其他金属层隔离；优选的，所述第二绝缘层108的厚度为50~200nm，所述栅绝缘层的材料通常为氮化硅，也可以使用氧化硅和氮氧化硅等。
第一栅极109，形成于所述第二绝缘层108上，所述第一栅极109的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；优选的，所述第一栅极109的金属材料优选为钼，所述第一栅极109的厚度为150~250nm；
所述第一栅极109经由第三光罩制程工艺，在一金属层上形成第三光阻层，采用掩模板（未画出）曝光，经显影以及第三蚀刻的构图工艺处理后，使该金属层形成所述阵列基板的第一栅极109。
第三绝缘层110，形成于所述第一栅极109上；本实施例中，所述第三绝缘层110为间绝缘层，所述间绝缘层将所述第一栅极109覆盖，所述间绝缘层主要用于将所述第一栅极109和第二栅极隔离；优选的，所述第三绝缘层110的厚度为50~200nm。
第二栅极111，形成于所述第三绝缘层110上；所述第二栅极111的金属材料和所述第一栅极109的金属材料相同，通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；本实施例中，所述第二栅极111的金属材料优选为钼，所述第二栅极111的厚度为150~250nm；
所述第二栅极111经由第四光罩制程工艺，在一金属层上形成第四光阻层，采用掩模板（未画出）曝光，经显影以及第四蚀刻的构图工艺处理后，使该金属层形成所述阵列基板的第二栅极111。
第四绝缘层112，形成于所述第二栅极111上；本实施例中，所述第四绝缘层112为层间绝缘层，所述第四绝缘层112的厚度为500~700nm。
第二源漏极，形成于所述第四绝缘层112上；所述第二源漏极的金属材料和所述第一源漏极104的金属材料相同，通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；本实施例中，所述第二源漏极的金属材料优选为钛铝合金，所述第二栅极111的厚度为400~600nm；
所述第二源漏极经由第五光罩制程工艺，在一金属层上形成第五光阻层，采用掩模板（未画出）曝光，经显影以及第五蚀刻的构图工艺处理后，使该金属层形成所述阵列基板的第二源漏极。
另外，在形成所述第二源漏极之前，利用蚀刻工艺，在所述阵列基板的膜层结构上形成多个第一过孔113、第二过孔114以及第三过孔115；
如图1所示，所述第二源漏极包括第二源漏极第一部分116和第二源漏极第二部分117，所述第二源漏极第一部分116通过所述第一过孔113与所述有源层106的掺杂区107连接，所述第二源漏极第二部分117通过所述第二过孔114与所述第一源漏极104连接；
所述第一过孔113贯穿所述第四绝缘层112、所述第三绝缘层110以及所述第二绝缘层108；所述第二过孔114贯穿所述第四绝缘层112、所述第三绝缘层110、所述第二绝缘层108以及部分所述第一绝缘层105；
另外，所述第三过孔115贯穿所述第四绝缘层112、所述第三绝缘层110、所述第二绝缘层108、所述第一绝缘层105、所述阻挡层103，以及部分所述柔性基板薄膜层102；其中，所述第三过孔115位于显示面板的弯折区域，所述第三过孔115填充有有机绝缘层材料，形成柔性层118。
另外，所述阵列基板还包括平坦层119以及其他OLED相关的膜层结构。
图2所示为本发明优选实施例一种阵列基板的制作方法的步骤图，其中，所述制作方法包括步骤：
S10、提供一基板，在所述基板上形成第一源漏极204层；
本步骤具体包括：
S101、提供一基板；
如图3A所示，所述基板201的原材料可以为玻璃基板、石英基板、树脂基板等中的一种；
S102、在所述基板上形成柔性基板薄膜层202；
在所述基板201上形成一柔性衬底薄膜层；优选的，所述柔性基板薄膜层202为聚酰亚胺薄膜，作为柔性显示面板的基底，所述柔性基板薄膜层202的厚度为10~20um；聚酰亚胺薄膜是目前世界上性能最好的薄膜类绝缘材料，具有较强的拉伸强度，由均苯四甲酸二酐和二胺基二苯醚在强极性溶剂中经缩聚并流延成膜再经亚胺化而成。
S103、在所述柔性基板薄膜层202上形成阻挡层203；
S104、在所述阻挡层203上形成第一源漏极204层；
如图3B所示，本步骤中，在所述阻挡层203上形成所述第一源漏极204，所述第一源漏极204的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；本实施例中，所述第一源漏极204的金属材料优选为钛铝合金，厚度为200~1000 nm；
所述第一源漏极204经由第一光罩制程工艺，在一金属层上形成第一光阻层，采用掩模板（未画出）曝光，经显影以及第一蚀刻的构图工艺处理后，使该金属层形成如图3B所示的所述阵列基板的第一源漏极204。
S20、在所述第一源漏极204层上依次形成第一绝缘层205、有源层206；
如图3C所示，本步骤中，首先在所述第一源漏极204上形成第一绝缘层205，本实施例中，所述第一绝缘层205为缓冲层；
其次，在所述第一绝缘层205上形成一有源层薄膜，所述有源层206由多晶硅构成，优选的，所述有源层薄膜的厚度为200~500nm；
对所述有源层薄膜进行第二光罩制程工艺，在有源层薄膜上形成第二光阻层（未画出），采用掩模板（未画出）曝光，经显影以及第二蚀刻的构图工艺处理后；其次，利用所述第二光阻作为隔档，对经过图案化的所述有源层206进行离子注入，形成掺杂区207，并剥离所述第二光阻层获得如图3C所示的图案；另外，离子注入选择的遮挡材料不限于此实施例中的所述第二光阻层。
S30、在所述有源层206上形成第二绝缘层208、第一栅极209；
如图3D所示，在本步骤中，在所述有源层206上形成一第二绝缘层208；本实施例中，所述第二绝缘层208为栅绝缘层，所述栅绝缘层将所述有源层206覆盖，所述栅绝缘层主要用于将所述有源层206与其他金属层隔离；优选的，所述第二绝缘层208的厚度为50~200nm，所述栅绝缘层的材料通常为氮化硅，也可以使用氧化硅和氮氧化硅等。
其次，在所述所述第二绝缘层208上形成第一栅极209，所述第一栅极209的金属材料通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；优选的，所述第一栅极209的金属材料优选为钼，所述第一栅极209的厚度为150~250nm；
此步骤对形成第一栅极209的金属层采用第三光罩制程工艺，在该金属层上形成第三光阻层，采用掩模板（未画出）曝光，经显影以及第三蚀刻的构图工艺处理后，使该金属层形成所述阵列基板的第一栅极209。
S40、在所述第一栅极209上形成第三绝缘层210、第二栅极211；
如图3E所示，本步骤中，在所述第一栅极209上形成第三绝缘层210；本实施例中，所述第二绝缘层208为间绝缘层，所述间绝缘层将所述第一栅极209覆盖，所述间绝缘层主要用于将所述第一栅极209和第二栅极211隔离；优选的，所述第三绝缘层210的厚度为50~200nm。
其次，在所述第三绝缘层210上形成第二栅极211；所述第二栅极211的金属材料和所述第一栅极209的金属材料相同，通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；本实施例中，所述第二栅极211的金属材料优选为钼，所述第二栅极211的厚度为150~250nm；
此步骤对形成第二栅极211的金属层采用第四光罩制程工艺，在该金属层上形成第四光阻层，采用掩模板（未画出）曝光，经显影以及第四蚀刻的构图工艺处理后，使该金属层形成所述阵列基板的第二栅极211。
S50、在所述第二栅极211上形成第四绝缘层212；
如图3F所示，本步骤中，在所述第二栅极211上形成第四绝缘层212；本实施例中，所述第四绝缘层212为层间绝缘层，所述第四绝缘层212的厚度为500~700nm。
S60、在所述阵列基板上形成第一过孔213、第二过孔214以及第三过孔215；
如图3G所示，本步骤中，利用蚀刻工艺在所述阵列基板的膜层结构上形成多个第一过孔213、第二过孔214以及第三过孔215；
其中，所述第一过孔213贯穿所述第四绝缘层212、所述第三绝缘层210以及所述第二绝缘层208；所述第二过孔215贯穿所述第四绝缘层212、所述第三绝缘层210、所述第二绝缘层208以及部分所述第一绝缘层205；所述第三过孔215贯穿所述第四绝缘层212、所述第三绝缘层210、所述第二绝缘层208、所述第一绝缘层205、所述阻挡层203，以及部分所述柔性基板薄膜层202。
S70、在所述第四绝缘层212上形成第二源漏极；
如图3H所示，本步骤中，在所述第四绝缘层212上形成第二源漏极；所述第二源漏极的金属材料和所述第一源漏极204的金属材料相同，通常可以采用钼、铝、铝镍合金、钼钨合金、铬、或铜等金属，也可以使用上述几种金属材料的组合物；本实施例中，所述第二源漏极的金属材料优选为钛铝合金，所述第二栅极211的厚度为400~600nm；
对形成所述第二源漏极的金属层采用第五光罩制程工艺，在该金属层上形成第五光阻层，采用掩模板（未画出）曝光，经显影以及第五蚀刻的构图工艺处理后，使该金属层形成所述阵列基板的第二源漏极；
另外，所述第二源漏极包括第二源漏极第一部分216和第二源漏极第二部分217，所述第二源漏极第一部分216通过所述第一过孔213与所述有源层206的掺杂区207连接，所述第二源漏极第二部分217通过所述第二过孔214与所述第一源漏极204连接；
本实施例中，所述第三过孔215仅存在于显示面板的弯折区域，所述第三过孔215填充有有机绝缘层材料形成柔性层218。
最后，如图3I在所述第二源漏极上形成平坦层219，保证膜层结构的平正，然后进入OLED相关的工艺。
本发明提出了一种阵列基板及其制作方法，本发明通过在所述阵列基板上设置第一源漏极以及第二源漏极，所述第一源漏极和所述第二源漏极通过第一过孔连接，解决了显示面板下边框边窄后信号延迟的技术问题，保证了柔性显示装置的正常显示。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (13)

  1. 一种阵列基板，其包括：
    基板；
    第一源漏极，形成于所述基板上；
    第一绝缘层，形成于所述第一源漏极上；
    有源层，形成于所述第一绝缘层上，所述有源层包括经离子掺杂的掺杂区；
    第二绝缘层，形成于所述有源层上；
    第一栅极，形成于所述第二绝缘层上；
    第三绝缘层，形成于所述第一栅极上；
    第二栅极，形成于所述第三绝缘层上；
    第四绝缘层，形成于所述第二栅极上；
    第二源漏极，形成于所述第四绝缘层上；
    第一过孔、第二过孔，部分所述第二源漏极通过所述第一过孔与所述掺杂区连接，部分所述第二源漏极通过所述第二过孔与所述第一源漏极连接；
    第三过孔，所述第三过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层、所述第一绝缘层、所述阻挡层，以及部分所述柔性基板薄膜层。
  2. 根据权利要求1所述的阵列基板，其中，所述第一过孔贯穿所述第四绝缘层、所述第三绝缘层以及所述第二绝缘层；
    所述第二过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层以及部分所述第一绝缘层。
  3. 根据权利要求1所述的阵列基板，其中，所述基板与所述第一源漏极之间，所述阵列基板还包括：
    柔性基板薄膜层，形成于所述基板上；
    阻挡层，形成于所述柔性基板薄膜层上。
  4. 根据权利要求1所述的阵列基板，其中，所述第三过孔位于显示面板的弯折区域，所述第三过孔填充有有机绝缘层材料。
  5. 一种阵列基板的制作方法，其包括步骤：
    提供一基板，在所述基板上形成第一源漏极层；
    在所述第一源漏极层上依次形成第一绝缘层、有源层，
    其中，所述有源层包括掺杂区；
    在所述有源层上形成第二绝缘层、第一栅极；
    在所述第一栅极上形成第三绝缘层、第二栅极；
    在所述第二栅极上形成第四绝缘层；
    在所述阵列基板上形成第一过孔、第二过孔；
    在所述第四绝缘层上形成第二源漏极，使得部分所述第二源漏极与所述掺杂区域连接，部分所述第二源漏极与所述第一源漏极连接。
  6. 根据权利要求5所述的制作方法，其中，所述第一过孔贯穿所述第四绝缘层、所述第三绝缘层以及所述第二绝缘层；
    所述第二过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层以及部分所述第一绝缘层。
  7. 根据权利要求5所述的制作方法，其中，在所述基板上形成第一源漏极层之前，还包括：
    在所述基板上形成柔性基板薄膜层；
    在所述柔性基板薄膜层上形成阻挡层。
  8. 根据权利要求7所述的制作方法，其中，在所述阵列基板上还形成第三过孔；
    其中，所述第三过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层、所述第一绝缘层、所述阻挡层，以及部分所述柔性基板薄膜层。
  9. 根据权利要求8所述的制作方法，其中，所述第三过孔位于显示面板的弯折区域，所述第三过孔填充有有机绝缘层材料。
  10. 一种阵列基板，其包括：
    基板；
    第一源漏极，形成于所述基板上；
    第一绝缘层，形成于所述第一源漏极上；
    有源层，形成于所述第一绝缘层上，所述有源层包括经离子掺杂的掺杂区；
    第二绝缘层，形成于所述有源层上；
    第一栅极，形成于所述第二绝缘层上；
    第三绝缘层，形成于所述第一栅极上；
    第二栅极，形成于所述第三绝缘层上；
    第四绝缘层，形成于所述第二栅极上；
    第二源漏极，形成于所述第四绝缘层上；
    第一过孔、第二过孔以及第三过孔，部分所述第二源漏极通过所述第一过孔与所述掺杂区连接，部分所述第二源漏极通过所述第二过孔与所述第一源漏极连接。
  11. 根据权利要求10所述的阵列基板，其中，所述第一过孔贯穿所述第四绝缘层、所述第三绝缘层以及所述第二绝缘层；
    所述第二过孔贯穿所述第四绝缘层、所述第三绝缘层、所述第二绝缘层以及部分所述第一绝缘层。
  12. 根据权利要求10所述的阵列基板，其中，所述基板与所述第一源漏极之间，所述阵列基板还包括：
    柔性基板薄膜层，形成于所述基板上；
    阻挡层，形成于所述柔性基板薄膜层上。
  13. 根据权利要求10所述的阵列基板，其中，所述第三过孔位于显示面板的弯折区域，所述第三过孔填充有有机绝缘层材料。
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