WO2019125049A1 - 반도체소자 - Google Patents

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WO2019125049A1
WO2019125049A1 PCT/KR2018/016467 KR2018016467W WO2019125049A1 WO 2019125049 A1 WO2019125049 A1 WO 2019125049A1 KR 2018016467 W KR2018016467 W KR 2018016467W WO 2019125049 A1 WO2019125049 A1 WO 2019125049A1
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WO
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semiconductor layer
point
concentration
layer
ion intensity
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PCT/KR2018/016467
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한대섭
백광선
송영석
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엘지이노텍 주식회사
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    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
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Definitions

  • Embodiments relate to semiconductor devices.
  • Semiconductor devices including compounds such as GaN and AlGaN have many merits such as wide and easy bandgap energy, and can be used variously as light emitting devices, light receiving devices, and various diodes.
  • a light emitting device such as a light emitting diode or a laser diode using a semiconductor material of Group 3-5 or 2-6 group semiconductors can be applied to various devices such as a red, Various colors such as blue and ultraviolet rays can be realized.
  • the light emitting device can realize a white light beam having high efficiency by using a fluorescent material or combining colors.
  • Such a light emitting device has advantages of low power consumption, semi-permanent lifetime, quick response speed, safety, and environment friendliness compared to conventional light sources such as fluorescent lamps and incandescent lamps.
  • nitride semiconductors among light emitting devices have attracted great interest in the development of optical devices and high output electronic devices due to their high thermal stability and wide band gap energy.
  • a blue light emitting element, a green light emitting element, an ultraviolet (UV) light emitting element, and a red (RED) light emitting element using a nitride semiconductor are commercially available and widely used.
  • Embodiments provide a semiconductor device in which the light intensity can be increased.
  • the embodiment provides a semiconductor device in which no additional configuration is required to increase the light intensity.
  • a semiconductor device includes: a first conductive semiconductor layer; A second conductive semiconductor layer disposed on the first conductive semiconductor layer; And an active layer disposed between the first conductive semiconductor layer and the second conductive semiconductor layer.
  • the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer are irradiated with primary ions, the first conductivity type semiconductor layer, the active layer, and the second conductivity type semiconductor layer
  • the In ion intensity, the Si concentration, and the C concentration can be released as secondary ions.
  • the semiconductor device has a plurality of inflection points having an In ion intensity of 0.3 to 0.5 times based on the point where the highest In ion intensity is the highest, A first point having an In ion intensity and adjacent to a point where the In ion intensity is lowest in a first direction; A second point closest to the point where the In ion intensity is lowest in a second direction opposite to the first direction, the second point having the same In ion intensity as the lowest point of the In ion intensity; And has an In ion intensity equal to a peak point of the highest In ion intensity among the In ion intensities having at least one peak spaced apart from the second point in the second direction, A third point closest to the point of the highest peak; And a fourth point adjacent to the highest Si concentration in the second direction having the same concentration as the highest Si concentration in the region having the Si concentration lower than the highest Si concentration point.
  • the active layer may be a first region between the first point and the second point.
  • the first conductive semiconductor layer includes a first layer and a second layer, the first layer is a second region including a point at which the Si concentration is highest, 4 < / RTI > point.
  • the C concentration in the third region may be higher than the C concentration in the second region and the Si concentration in the second region may be higher than the Si concentration in the third region.
  • the structure of the semiconductor element can be easily grasped by SIMS data analysis.
  • SIMS data analysis it is possible to control the semiconductor material in each layer to be accurately doped to the target concentration.
  • the minute shape of the semiconductor element for example, the V-pit shape
  • the SIMS data analysis it is possible to control so that the minute shape of the semiconductor element, for example, the V-pit shape.
  • recesses such as V-pits connected to the active layer and the p-type semiconductor layer are formed and the size and density of the recesses are precisely controlled. Can be easily extracted through the inclined surface of the recess and the holes of the p-type semiconductor layer can be easily injected into the active layer through the recesses, so that the light efficiency can be improved. The light extraction efficiency and the light efficiency can be increased to increase the light intensity.
  • a larger width can be formed on the upper side of the recess, and the brightness can be further increased.
  • the temperature control for enlarging the upper side of the recess increases the carbon concentration associated with the resistance.
  • FIG. 1 shows a semiconductor device according to a first embodiment.
  • FIG. 6 shows a semiconductor device according to the second embodiment.
  • Fig. 7 shows the third semiconductor and the sixth semiconductor in detail.
  • FIG. 8 shows SIMS data for detecting the component of each layer of the semiconductor device according to the third embodiment.
  • Fig. 9 shows SIMS data for detecting the components of the respective layers of the semiconductor device according to the fourth embodiment.
  • FIG. 10 shows a semiconductor device package according to an embodiment.
  • the terms used in the embodiments of the present invention are intended to illustrate the embodiments and are not intended to limit the present invention.
  • the singular forms may include plural forms unless otherwise specified in the text, and may be combined as A, B, and C when described as "at least one (or more than one) of B and C" ≪ / RTI > and any combination thereof.
  • terms such as first, second, A, B, (a), and (b) may be used. These terms are intended to distinguish the constituent elements from other constituent elements, and the terms are not limited to the nature, order or order of the constituent elements.
  • upper or lower is not limited to the case where two components are in direct contact with each other, But also includes the case where another component is formed or disposed between two components. Also, in the case of "upper (upper) or lower (lower)", it may include not only an upward direction but also a downward direction based on one component.
  • an upper or lower (on or or) under includes both the two configurations being directly in contact with each other or one or more other configurations being indirectly formed between the two configurations. Also, when expressed as “on or under”, it may include not only an upward direction but also a downward direction based on one configuration.
  • the semiconductor device may include various electronic devices such as a light emitting device and a light receiving device.
  • the light emitting device and the light receiving device may include a semiconductor structure including at least a first semiconductor layer, an active layer, and a second semiconductor layer.
  • the semiconductor device according to the embodiment may be a light emitting device.
  • the light emitting device emits light by recombination of a first carrier, that is, electrons, with a second carrier, that is, holes, and the wavelength of the light is determined by bandgap energy inherent in the material .
  • the light emitted may vary depending on the composition of the material.
  • the light emitting element it may be called a semiconductor light emitting element.
  • the first conductive semiconductor layer may include first to fourth layers.
  • the first layer is the first semiconductor layer 15 and the second layer is the third semiconductor layer 17 and the third layer is the fourth semiconductor layer 19 and the fourth layer is the fifth semiconductor layer 22, Lt; / RTI >
  • the second conductive type semiconductor layer may include a first layer and a second layer.
  • the first layer may be the second semiconductor layer 25 and the second layer may be the sixth semiconductor layer 23.
  • FIG. 1 shows a semiconductor device according to a first embodiment.
  • the semiconductor device 10 includes a first semiconductor layer 15, an active layer 21 disposed on the first semiconductor layer 15, and an active layer 21 disposed on the active layer 21 And may include a second semiconductor layer 25.
  • the first semiconductor layer 15, the active layer 21, and the second semiconductor layer 25 may constitute a semiconductor structure.
  • an electrical signal is supplied to such a semiconductor structure, light corresponding to the electrical signal can be generated and emitted from the semiconductor structure.
  • the intensity of the light may be proportional to the intensity of the electrical signal.
  • the first semiconductor layer 15 may be, for example, an n-type semiconductor layer, and the second semiconductor layer 25 may be a p-type semiconductor layer, but the present invention is not limited thereto.
  • the n-type semiconductor layer may include a majority carrier, for example, a first carrier.
  • the p-type semiconductor layer may contain a plurality of carriers, for example, a second carrier.
  • the first carrier of the first semiconductor layer 15 and the second carrier of the second semiconductor layer 25 may be injected into the active layer 21.
  • the second carrier and the first carrier are recombined in the active layer 21 to emit light in a wavelength range corresponding to the band gap energy of the active layer 21.
  • the band gap energy can be determined depending on the compound semiconductor material. For example, depending on the compound semiconductor material of the active layer 21, ultraviolet light or infrared light may be emitted.
  • One or more layers may be added to improve electrical and optical properties under the semiconductor structure, on the semiconductor structure, and / or in the semiconductor structure.
  • the buffer layer 13 may be disposed under the first semiconductor layer 15.
  • the third semiconductor layer 17, the fourth semiconductor layer 19, and the fifth semiconductor layer 22 may be disposed between the first semiconductor layer 15 and the active layer 21.
  • the sixth semiconductor layer 23 may be disposed between the active layer 21 and the second semiconductor layer 25.
  • the third semiconductor layer 17 may be a middle temperature (MT) layer.
  • the intermediate temperature may be a temperature for forming the third semiconductor layer 17, and the growth temperature of the third semiconductor layer 17 may be lower than the growth temperature of the first semiconductor layer 15.
  • the growth rate of the third semiconductor layer 17 in the vertical direction and in the horizontal direction is controlled by controlling the growth temperature, controlling the indium (In) content, and adjusting the thickness of each sub semiconductor layer (see 17a and 17b in FIG. 2)
  • a plurality of recesses 18 may be formed and illustratively the sides of the recesses 18 may have the shape of a V-pit.
  • the recesses 18 may have a size or width which gradually increases from the bottom to the top of the third semiconductor layer 17. [ The side surface of the recess 18 may have a straight surface, but the present invention is not limited thereto.
  • the fourth semiconductor layer 19 may be a strain relaxation layer or a current spreading layer (CSL).
  • the fourth semiconductor layer 19 can rapidly diffuse the current along the horizontal direction.
  • the fourth semiconductor layer 19 can relieve the stress and prevent defects such as cracks of the semiconductor element 10.
  • the fifth semiconductor layer 22 may be an electron injection layer.
  • the fifth semiconductor layer can easily inject the first carrier generated in the first semiconductor layer 15 into the active layer 21.
  • the sixth semiconductor layer 23 is a layer in which the first carrier injected from the first semiconductor layer 15 to the active layer 21 is injected into the active layer 21, It is possible to prevent the second semiconductor layer 25 from moving through the first semiconductor layer 21 and the second semiconductor layer 25.
  • the mobility of the first carrier may be 10 to 1000 times higher than the mobility of the second carrier. Therefore, compared with the probability that the first carrier injected from the first semiconductor layer 15 into the active layer 21 is recombined with the second carrier injected from the second semiconductor layer 25 into the active layer 21, the active layer 21 May be injected into the second semiconductor layer 25, and the probability of non-luminescent recombination may be high. As described above, the higher the probability that the first carrier is injected into the second semiconductor layer 25 without being recombined in the active layer 21 and the non-luminescent recombination is performed, the lower the light generating efficiency and thus the light intensity may be lowered.
  • the sixth semiconductor layer 23 is disposed between the active layer 21 and the second semiconductor layer 25 so that the first carrier injected from the first semiconductor layer 15 into the active layer 21 is no longer in the second It is not moved to the semiconductor layer 25, and the luminous intensity can be increased.
  • the buffer layer 13, the first to fifth semiconductor layers 15, 25, 17, 19, and 23, and the active layer 21 may be disposed on the substrate 11.
  • the buffer layer 13, the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19, the active layer 21, the sixth semiconductor layer 23, 25 may be grown on the substrate 11 sequentially by a deposition process. That is, after the substrate 11 is loaded in the chamber of the deposition equipment, the buffer layer 13, the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19, the active layer 21, The sixth semiconductor layer 23 and the second semiconductor layer 25 may be sequentially grown.
  • the semiconductor device 10 according to the first embodiment can be manufactured. Subsequently, the substrate 11 can be taken out of the chamber of the deposition equipment.
  • deposition equipment examples include MOCVD (Metal Organic Chemical Vapor Deposition) equipment, CVD equipment (Chemical Vapor Deposition), PECVD equipment (Plasma-Enhanced Chemical Vapor Deposition), MBE equipment (Molecular Beam Epitaxy), Hydride Vapor Phase Epitaxy ) May be used, but it is not limited thereto.
  • the substrate 11 includes a buffer layer 13, a first semiconductor layer 15, a third semiconductor layer 17, a fourth semiconductor layer 19, a fifth semiconductor layer 22, an active layer 21,
  • the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19 and the fifth semiconductor layer 25 are grown while the layer 23 and the second semiconductor layer 25 are grown. 22, the active layer 21, the sixth semiconductor layer 23, and the second semiconductor layer 25.
  • the substrate 11 may be formed of a material suitable for growth of Group 3-5 or Group 2-6 compound semiconductor materials.
  • the substrate 11 may be formed of, for example, a material having a lattice constant similar to that of the first semiconductor layer 15 and having thermal stability.
  • the substrate 11 may be a conductive substrate or an insulating substrate.
  • the substrate 11 may be formed of at least one selected from the group consisting of sapphire (Al 2 O 3), SiC, Si, GaAs, GaN, ZnO, GaP, InP and Ge.
  • the buffer layer 13 may be disposed on the substrate 11.
  • the buffer layer 13 can reduce the difference in lattice constant between the substrate 11 and the first semiconductor layer 15.
  • the difference in lattice constant between the substrate 11 and the first semiconductor layer 15 is mitigated by the lattice constant so that the first semiconductor layer 15, the third semiconductor layer 17, the fourth semiconductor layer 19,
  • the fifth semiconductor layer 22, the active layer 21, the sixth semiconductor layer 23, and the second semiconductor layer 25 can be stably grown without defects.
  • the buffer layer 13 may comprise a Group 3-5 or Group 2-6 compound semiconductor material.
  • the first semiconductor layer 15 may be disposed on the buffer layer 13. If the buffer layer 13 is omitted, the first semiconductor layer 15 may be disposed on the substrate 11. [
  • the first semiconductor layer 15 may be formed of a compound semiconductor material of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? It is not limited thereto.
  • the first semiconductor layer 15 may include at least one selected from the group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP and AlGaInP It is not limited.
  • the first semiconductor layer 15 may have a thickness of about 1 [mu] m to about 10 [mu] m.
  • the first semiconductor layer 15 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration of the first semiconductor layer 15, for example the Si concentration may be approximately 5 x 10 18 cm -3 to approximately 3 x 10 19 cm -3 . Such a concentration range can improve the operating voltage and the epitaxial quality.
  • the first semiconductor layer 15 may provide a first carrier to the active layer 21.
  • the first semiconductor layer 15 may include carbon (C).
  • the carbon (C) concentration of the first semiconductor layer 15 may be 4 x 10 16 cm -3 or less.
  • the operating voltage can be improved by such a concentration range.
  • the third semiconductor layer 17 may be disposed on the first semiconductor layer 15 and the fourth semiconductor layer 19 may be disposed on the third semiconductor layer 17.
  • Each of the third semiconductor layer 17 and the fourth semiconductor layer 19 is made of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + But it is not limited thereto.
  • Each of the third semiconductor layer 17 and the fourth semiconductor layer 19 may have a superlattice structure composed of a plurality of layers.
  • each of the third semiconductor layer 17 and the fourth semiconductor layer 19 may include, but is not limited to, an InGaN / GaN structure or an InGaN / AlGaN structure that is repeatedly stacked.
  • the indium content of the third semiconductor layer 17 may be approximately 1% to approximately 3%. By such a content range, recesses 18 such as V-pits can be formed more easily and film quality of uniform thickness can be obtained.
  • the indium content may be approximately 3% to approximately 6%. By such a content range, the current can be rapidly diffused.
  • the indium content may be approximately 6% to approximately 12%. By such a content range, the stress can be relaxed and defects such as cracks of the semiconductor element 10 can be prevented.
  • Only one of the stress relieving layer and the current diffusing layer may be included in the fourth semiconductor layer 19 or both the stress relieving layer and the current diffusing layer may be included.
  • the thickness of the third semiconductor layer 17 may be approximately 130 nm to approximately 170 nm.
  • the third semiconductor layer 17 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration of the third semiconductor layer 17, for example, the Si concentration may be approximately 8 ⁇ 10 17 cm -3 to approximately 2 ⁇ 10 18 cm -3 . Such a concentration range can improve the operating voltage and the epitaxial quality.
  • the fourth semiconductor layer 19 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration of the fourth semiconductor layer 19, for example, the Si concentration may be about 1 x 10 17 cm -3 to about 1 x 10 18 cm -3 .
  • Such a concentration range can improve the operating voltage and the epitaxial quality.
  • the third semiconductor layer 17 may include carbon (C).
  • the carbon concentration of the third semiconductor layer 17 may be approximately 4 x 10 16 cm -3 to 6 x 10 16 cm -3 . The operating voltage can be improved by such a concentration range.
  • the fourth semiconductor layer 19 may include carbon (C).
  • the carbon concentration of the fourth semiconductor layer 19 may be approximately 4 x 10 16 cm -3 to 6 x 10 16 cm -3 .
  • the operating voltage can be improved by such a concentration range.
  • the ratio of the carbon concentration to the silicon (Si) concentration in the third semiconductor layer 17 may be approximately 1: 80 to approximately 1: 200.
  • the ratio of the carbon concentration to the silicon concentration is 1:80 or more, the resistance of the carbon is canceled by the silicon (Si), and the operating voltage can be improved.
  • the ratio of the carbon concentration to the silicon concentration is 1: 200 or less, the movement of the first carrier generated in the first semiconductor layer 15 is not disturbed by the silicon, so that the light intensity can be increased.
  • the electron injection layer may be further disposed.
  • the active layer 21 may be disposed on the first semiconductor layer 15, the third semiconductor layer 17, or the fourth semiconductor layer 19.
  • the active layer 21 may perform electroluminescence (EL) for converting electrical signals supplied between the first semiconductor layer 15 and the second semiconductor layer 25 into light. That is, the active layer 21 can generate light in a specific wavelength region in response to an electrical signal. The light in this specific wavelength range is not generated by itself and can be generated when an electrical signal is applied between the first semiconductor layer 15 and the second semiconductor layer 25.
  • EL electroluminescence
  • the active layer 21 may include any one of a multiple quantum well structure (MQW), a quantum dot structure, and a quantum wire structure.
  • the active layer 21 may be formed by repeatedly forming a well layer and a barrier layer by forming a pair of a well layer and a barrier layer.
  • the repetition period of the well layer and the barrier layer can be varied according to the characteristics of the semiconductor element 10, and thus the present invention is not limited thereto.
  • the active layer 21 may include, for example, one pair to twenty pairs of well layers and barrier layers, but the present invention is not limited thereto.
  • the active layer 21 may include, for example, a well layer such as InGaN / InGaN, InGaN / GaN, InGaN / AlGaN, and a barrier layer.
  • a well layer such as InGaN / InGaN, InGaN / GaN, InGaN / AlGaN, and a barrier layer.
  • the indium content of the active layer 21 may be approximately 12% to approximately 16%. With this content range, light of the main luminescence peak wavelength, for example, blue wavelength light, can be generated.
  • the well layer may have a thickness of about 1 nm to about 10 nm
  • the barrier layer may have a thickness of about 1 nm to about 20 nm.
  • the active layer 21 may not contain a dopant.
  • the active layer 21 may include a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the doping concentration of the active layer 21, for example, the magnesium (Mg) concentration may be about 1 x 10 17 cm -3 to about 1 x 10 19 cm -3 .
  • the doping concentration in this range relaxes the stress of the active layer 21, thereby improving the efficiency of light generated in the active layer 21, improving the operating voltage and improving the light output.
  • the operating voltage may be a forward voltage for causing the light in the active layer 21 to emit light. That is, a positive voltage may be applied to the second semiconductor layer 25 and a negative voltage may be applied to the first semiconductor layer 15.
  • the p-type dopant may be included in the well layer and / or the barrier layer of the active layer 21.
  • the sixth semiconductor layer 23 may be disposed on the active layer 21.
  • the sixth semiconductor layer 23 may be formed of a compound semiconductor material of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? It is not limited thereto.
  • Each of the sixth semiconductor layers 23 may have a superlattice structure composed of a plurality of layers.
  • each of the sixth semiconductor layers 23 may include, but is not limited to, an AlGaN / GaN structure that is repeatedly stacked.
  • the aluminum content of the sixth semiconductor layer 23 may be approximately 15% to approximately 24%. Such a content range can improve the blocking performance of the first carrier and improve the injection efficiency in which the second carrier of the second semiconductor layer 25 is injected into the active layer 21.
  • the sixth semiconductor layer 23 may include a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the doping concentration of the sixth semiconductor layer 23, for example, the magnesium concentration may be approximately 5 x 10 18 cm -3 to approximately 1 x 10 20 cm -3 .
  • the operating voltage can be improved and the light output can be improved by the doping concentration in this range.
  • a hole injection layer may be further disposed between the active layer 21 and the sixth semiconductor layer 23 to facilitate the injection of the second carriers generated in the second semiconductor layer 25.
  • the hole injection layer may include GaN, but it is not limited thereto.
  • the second semiconductor layer 25 may be disposed on the active layer 21 or the sixth semiconductor layer 23.
  • the second semiconductor layer 25 may provide a second carrier to the active layer 21.
  • the second semiconductor layer 25 may be formed of a compound semiconductor material of Al x In y Ga (1-xy) N (0? X? 1, 0? Y? 1, 0? X + y? It is not limited thereto.
  • the second semiconductor layer 25 may include at least one selected from the group consisting of InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP and AlGaInP. It is not limited.
  • the second semiconductor layer 25 may have a thickness of about 1 mu m or less.
  • the second semiconductor layer 25 may include a p-type dopant such as Mg, Zn, Ca, Sr, and Ba.
  • the doping concentration, e.g., the magnesium concentration, of the second semiconductor layer 25 may be approximately 5 x 10 18 cm -3 to approximately 5 x 10 20 cm -3 .
  • the operating voltage can be improved and the light output can be improved by the doping concentration in this range.
  • the third semiconductor layer 17 may be formed of first to third pairs, but the present invention is not limited thereto. That is, three or more pairs of the third semiconductor layers 17 are possible.
  • Each of the first to third pairs may include a first sub-semiconductor layer 17a and a second sub-semiconductor layer 17b.
  • the upper surface of the second sub-semiconductor layer 17b of the first pair is in contact with the lower surface of the first sub-semiconductor layer 17a of the second pair, and the upper surface of the second sub- The lower surface of the first sub-semiconductor layer 17a of the third pair can be brought into contact with the lower surface.
  • the lower surface of the first sub-semiconductor layer 17a is in contact with the upper surface of the first semiconductor layer 15, and the upper surface of the third sub-semiconductor layer 17b is in contact with the upper surface of the fourth semiconductor layer 19 ), but the present invention is not limited to this.
  • the first sub-semiconductor layer 17a may be GaN.
  • the second sub-semiconductor layer 17b may be InGaN. That is, In may be included in the first sub-semiconductor layer 17a, and In may not be included in the second sub-semiconductor layer 17b. Accordingly, the third semiconductor layer 17 may periodically include, for example, In in pairs.
  • the third semiconductor layer 17 may be grown on the first semiconductor layer 15 at a temperature of about 830 ⁇ to about 870 ⁇ .
  • In is periodically injected in a state in which trimethylgallium (TMG) gas and nitrogen (N2) gas are injected into the chamber of the MOCVD equipment, whereby the first sub semiconductor layer 17a and the second sub- The second sub-semiconductor layer 17b can be grown.
  • TMG trimethylgallium
  • N2 nitrogen
  • the first sub semiconductor layer 17a containing GaN is grown by the TMG gas and the nitrogen gas.
  • In is mixed with the TMG gas and the nitrogen gas to form the second sub semiconductor layer 17a containing InGaN
  • the sub-semiconductor layer 17b can be grown.
  • the thickness T1 of the first sub-semiconductor layer 17a may be approximately 15 nm to approximately 40 nm.
  • the thickness T2 of the second sub-semiconductor layer 17b may be approximately 2 nm to approximately 5 nm.
  • the ratio of the thickness of the second sub-semiconductor layer 17b to the thickness of the first sub-semiconductor layer 17a may be approximately 1: 3 to approximately 1: 8. In this range, the growth rate in the vertical direction and the horizontal direction of the third semiconductor layer 17 is controlled, and the recesses 18 such as V-pits can be easily formed.
  • the inclination between the lower surface of the third semiconductor layer 17 and the inclined surface of the recess 18 may have an inclination angle? 1 .
  • the inclination angle [theta] 1 may be 85 [deg.] Or less.
  • the inclination angle [theta] 1 has a slope of 85 inclination angle [theta] 1 or less, the amount of light emitted by the semiconductor element can be increased.
  • the ratio of the thickness of the second sub-semiconductor layer 17b to the thickness of the first sub-semiconductor layer 17a is less than 1: 3 or more than 1: 8, the arrangement density of the recesses 18 and the recesses 18 , The slope of the inclined surface of the semiconductor device 10 may be changed, and the light output, the operating voltage, and the electrostatic discharge (ESD) characteristics of the semiconductor device 10 may be degraded.
  • the batch density may be the distribution probability of the recesses 18.
  • the recess 18 is shown in the figure as starting from the first sub-semiconductor layer 17b of the first pair, the starting position of the recess 18 may be varied.
  • the recess 18 of the third semiconductor layer 17 can improve the electrical and optical characteristics of the semiconductor element 10. [ However, if the recesses 18 are disposed excessively, that is, if the recessed density of the recesses 18 is excessive, the electrical and optical characteristics and reliability of the semiconductor element 10 may be deteriorated. Therefore, by controlling the density and the size of the recesses 18, the optical and electrical characteristics of the semiconductor device 10 can be improved and reliability can be secured.
  • the width W1 or the size of the recess 18 may become larger from the lower portion of the third semiconductor layer 17 to the upper portion thereof.
  • the maximum width W1 of the recess 18 can be obtained in the uppermost region of the third sub-semiconductor layer 17b of the third pair.
  • the first semiconductor layer 15 can be grown at a temperature of, for example, about 1000 ⁇ to 1,100 ⁇ .
  • the third semiconductor layer 17 can be grown at a temperature lower than the temperature of the first semiconductor layer 15, that is, at a temperature of about 830 ⁇ to about 870 ⁇ .
  • the first and second sub semiconductor layers 17a and 17b included in each pair of the third semiconductor layers 17 may be grown to have different thicknesses.
  • In may be selectively contained in the first and second sub semiconductor layers 17a and 17b of each pair of the third semiconductor layers 17. Therefore, as the first and second sub-semiconductor layers 17a and 17b of the third semiconductor layer 17 are periodically grown through temperature control, thickness control, and indium content control, The recesses 18 can be formed easily and precisely.
  • the sixth semiconductor layer 23 may be composed of first to third pairs, but the present invention is not limited thereto.
  • Each of the first through third pairs may include a first sub-semiconductor layer 23a and a second sub-semiconductor layer 23b, 23c, and 23d.
  • the upper surface of the second sub-semiconductor layer 23b of the first pair is in contact with the lower surface of the first sub-semiconductor layer 23a of the second pair, and the upper surface of the second sub- And can be in contact with the lower surface of the first sub-semiconductor layer 23a of the third pair.
  • the lower surface of the first sub-semiconductor layer 23a contacts the upper surface of the active layer 21 and the upper surface of the third sub-semiconductor layer 23d contacts the lower surface of the second semiconductor layer 25 But it is not limited thereto.
  • the first sub-semiconductor layer 23a may be GaN
  • the second sub-semiconductor layers 23b, 23c, and 23d may be AlGaN.
  • the aluminum contents of the second sub semiconductor layers 23b, 23c, and 23d of the first pair to the third pair may be different.
  • the first sub-semiconductor layer 23b may include Al x Ga 1-x N / GaN and the second sub-semiconductor layer 23c may include Al y Ga 1-y N , And the third sub-semiconductor layer 23d of the third pair may include Al z Ga 1-z N.
  • x, y, and z satisfy the following equations (1) and (2).
  • x may be 0.21 to 0.24.
  • the aluminum content of the second sub-semiconductor layer 23b of the first pair is 24% and the aluminum content of the second sub-semiconductor layer 23c of the second pair may be 21% , And the aluminum content of the second sub-semiconductor layer 23d of the third pair may be 18%.
  • the aluminum content of the first sub-semiconductor layer 23b of the first pair is 21%
  • the aluminum content of the second sub-semiconductor layer 23c of the second pair is 18%
  • the aluminum content of the second sub-semiconductor layer 23d may be 15%.
  • the aluminum content of the second sub-semiconductor layers 23b, 23c, and 23d of each of the first to third pairs of the sixth semiconductor layers 23 can be adjusted within a range of about 15% to about 24%. Such a content range can improve the blocking performance of the first carrier and improve the injection efficiency in which the second carrier of the second semiconductor layer 25 is injected into the active layer 21.
  • the light intensity Po of the semiconductor device 10 is varied depending on the aluminum content, which is shown in FIG.
  • the luminous intensity Po is the highest when the aluminum content is 24%, and the luminous intensity Po is decreased when the aluminum content is decreased or increased on the basis of 24%.
  • the aluminum content of the second sub-semiconductor layer 23c of the first pair is approximately 21% to 24%
  • the aluminum content of the second sub-semiconductor layer 23c of the second pair is approximately 18% to approximately 21%
  • the aluminum content of the three pairs of second sub-semiconductor layers 23d may be approximately 15% to approximately 18%.
  • the aluminum contents of the second sub semiconductor layers 23c and 23d of the second and third pairs can be determined by Equations (1) and (2).
  • the first carrier may overflow from the active layer 21 to the second semiconductor layer 25, resulting in optical loss due to the leakage current. If the aluminum content exceeds 24%, the second carrier injected from the second semiconductor layer 25 can not be easily injected into the active layer 21, and the operating voltage can be raised.
  • the horizontal semiconductor device can be manufactured by adding a subsequent process to the semiconductor device according to the first embodiment shown in FIG.
  • mesa etching may be performed to remove a portion of the semiconductor structure. That is, the second semiconductor layer 25, the sixth semiconductor layer 23, the active layer 21, the fourth semiconductor layer 19, the third semiconductor layer 17, and the first semiconductor layer 15 are formed by mesa etching. Each edge region can be removed.
  • the first semiconductor layer 15 may have its top portion removed and its bottom portion not removed.
  • the first electrode 27 may be disposed on the first semiconductor layer 15 etched by mesa etching, and the second electrode 29 may be disposed on the second semiconductor layer 25.
  • the first electrode 27 and the second electrode 29 may be formed of a metal material having excellent conductivity.
  • Each of the first electrode 27 and the second electrode 29 may include at least one layer.
  • the upper surface of the first electrode 27 is disposed lower than the active layer 21 of the semiconductor structure so that the light generated in the active layer 21 of the semiconductor structure is emitted to the side surface of the active layer 21, As shown in FIG.
  • the first electrode 27 When the light generated in the active layer 21 of the semiconductor structure is emitted from the side of the active layer 21, the first electrode 27 is positioned higher than the active layer 21 of the semiconductor structure, And may be reflected by the side surface of the first electrode 27.
  • a transparent electrode layer may be formed on the second semiconductor layer 25.
  • the transparent electrode layer may be formed using a sputtering equipment, but the invention is not limited thereto.
  • the second electrode 29 may be disposed on the transparent electrode layer.
  • the transparent electrode layer may include a transparent conductive material.
  • the transparent electrode layer may be formed of a material having excellent ohmic characteristics with respect to the second semiconductor layer 25 and having excellent current spreading characteristics.
  • the transparent electrode layer may be formed of ITO, IZO (In-ZnO), GZO (Ga-ZnO), AZO (Al-ZnO), AGZO (Al- Ga ZnO), IGZO ITO, Ni / IrOx / Au, and Ni / IrOx / Au / ITO.
  • the present invention is not limited thereto.
  • a transparent electrode layer may be disposed on the second semiconductor layer 25 after the transparent electrode layer is disposed on the second semiconductor layer 25 or after the mesa etching is performed or after the mesa etching is performed.
  • the second electrode 29 is disposed on the transparent electrode layer after the transparent electrode layer is disposed on the second semiconductor layer 25 or after the transparent electrode layer is disposed on the second semiconductor layer 25 and mesa etching is performed, Lt; / RTI >
  • the horizontal semiconductor element shown in Fig. 5 when the horizontal semiconductor element shown in Fig. 5 is flipped 180 degrees and adopted in a semiconductor element package, it can be used as a flip type semiconductor element.
  • the reflective electrode layer may be additionally disposed on the second semiconductor layer 25, but the invention is not limited thereto.
  • the first embodiment is summarized as follows.
  • the first conductivity type semiconductor layer may include a first dopant made of Si and a second dopant made of C.
  • the first conductive semiconductor layer may include first and second layers 15 and 17 having different concentrations of the first dopant.
  • concentration of the first dopant of the first semiconductor layer 15 is denoted by a
  • concentration of the second dopant of the first semiconductor layer 15 is denoted by b
  • the dopant concentration of the third semiconductor layer 17 is denoted by c
  • the concentration of the second dopant in layer 17 is d, the following equation (3) can be satisfied.
  • the ratio of the concentration of the first dopant in the first semiconductor layer 15 to the concentration of the first dopant in the third semiconductor layer 17 can satisfy the following equation (4).
  • o is the lower limit value of the concentration of the first dopant of the third semiconductor layer 17 and p is the upper limit of the concentration of the first dopant of the third semiconductor layer 17. [ o can be 0.027, and p can be 0.4.
  • the ratio of the concentration of the second dopant in the first semiconductor layer 15 to the concentration of the second dopant in the third semiconductor layer 17 can satisfy the following equation (5).
  • q is the lower limit of the concentration of the second dopant of the third semiconductor layer 17 and r may be the upper limit of the concentration of the second dopant of the third semiconductor layer 17. [ q may be 1, and r may be 1.5.
  • the first and second recesses (18, 20) have a V-shaped shape.
  • the first inclined angle? 1 of the first inclined plane of the second recess 20 may be greater than the second inclined angle? 2 of the second inclined plane of the first recess 18.
  • the second maximum width W 2 of the second recess 20 may be greater than the first maximum width W 1 of the first recess 18.
  • FIG. 6 shows a semiconductor device according to the second embodiment.
  • the second embodiment is the same as the first embodiment except for the seventh semiconductor layer 31. [
  • the same features, operation, structure and function as those of the first embodiment are given the same reference numerals and detailed description thereof is omitted.
  • the explanation omitted in the second embodiment can be easily understood from the first embodiment described above.
  • a semiconductor structure may be formed by the first semiconductor layer 15, the active layer 21, and the second semiconductor layer 25.
  • a buffer layer 13 may be disposed under the first semiconductor layer 15.
  • the third semiconductor layer 17 and the fourth semiconductor layer 19 may be disposed between the first semiconductor layer 15 and the active layer 21.
  • the sixth semiconductor layer 23 may be disposed on the active layer 21 and the second semiconductor layer 25.
  • the seventh semiconductor layer 31 may be disposed on the third semiconductor layer 17.
  • the seventh semiconductor layer 31 may be disposed between the third semiconductor layer 17 and the fourth semiconductor layer 19.
  • the seventh semiconductor layer 31 may be disposed between the third semiconductor layer 17 and the active layer 21 when the fourth semiconductor layer 19 is omitted.
  • the seventh semiconductor layer 31 may be formed of at least one of the plurality of sub-semiconductor layers of the third semiconductor layer 17 And may be a sub-semiconductor layer.
  • the third semiconductor layer 17 includes first to third pairs, and each pair may include a first sub-semiconductor layer 17a and a second sub-semiconductor layer 17b.
  • the first sub-semiconductor layer 17a may be a GaN layer not containing In
  • the second sub-semiconductor layer 17b may be an InGaN layer containing In.
  • the seventh semiconductor layer 31 may be disposed on a third pair located on the uppermost layer of the third semiconductor layer 17, for example. That is, the seventh semiconductor layer 31 may be disposed on the second sub-semiconductor layer 17b of the third pair of the third semiconductor layers 17.
  • the seventh semiconductor layer 31 may be a GaN layer not containing In, but the present invention is not limited thereto.
  • the growth temperature of the third semiconductor layer 17 is lower than the growth temperature of the first semiconductor layer 15 or the active layer 21 and the growth temperature of the seventh semiconductor layer 31 is lower than the growth temperature of the third semiconductor layer 17 ≪ / RTI >
  • the growth temperature of the third semiconductor layer 17 may be, for example, about 830 ⁇ to about 870 ⁇ . Specifically, the growth temperature of the third semiconductor layer 17 may be 850 ⁇ .
  • the growth temperature of the seventh semiconductor layer 31 may be about 790 ⁇ to about 820 ⁇ . Specifically, the growth temperature of the third semiconductor layer 17 may be 805 ⁇ .
  • the third semiconductor layer 17 and the seventh semiconductor layer 31 may include carbon.
  • the carbon concentration may be inversely proportional to the growth temperature. That is, the carbon concentration can be increased as the sator temperature is lowered.
  • the carbon concentration of the seventh semiconductor layer 31 may be larger than the carbon concentration of the third semiconductor layer 17 because the growth temperature of the seventh semiconductor layer 31 is lower than the growth temperature of the third semiconductor layer 17 .
  • the ratio of the carbon concentration of the seventh semiconductor layer 31 to the carbon concentration of the third semiconductor layer 17 may be approximately 1: 1 to approximately 1.6: 1.
  • the carbon concentration of the third semiconductor layer 17 is approximately 4 ⁇ 10 16 cm -3 to 6 ⁇ 10 16 cm -3
  • the carbon concentration of the seventh semiconductor layer 31 is approximately 6 ⁇ 10 16 cm -3 To about 1 x 10 < 17 > cm <" 3 >.
  • the third semiconductor layer 17 and the seventh semiconductor layer 31 may include n-type dopants such as Si, Ge, Sn, Se, and Te.
  • the doping concentration of the third semiconductor layer 17, for example, the Si concentration is about 8 ⁇ 10 17 cm -3 to about 2 ⁇ 10 18 cm -3
  • Such a concentration range can improve the operating voltage and the epitaxial quality.
  • the doping concentration of the seventh semiconductor layer 31 can be doped to be larger than the doping concentration of the third semiconductor layer 17.
  • the ratio of the silicon (Si) concentration of the seventh semiconductor layer 31 to the Si concentration of the third semiconductor layer 17 may be approximately 1: 1 to approximately 1.625: 1.
  • the ratio of the carbon concentration to the Si concentration in the seventh semiconductor layer 31 may be approximately 1:20 to approximately 1:80.
  • the increase in resistance of the seventh semiconductor layer 31 can be suppressed by such a ratio range.
  • the increase in the resistance of the seventh semiconductor layer 31 can be canceled as the carbon concentration of the seventh semiconductor layer 31 is higher than the carbon concentration of the third semiconductor layer 17.
  • the silicon concentration of the seventh semiconductor layer 31 is doped to be larger than the silicon concentration of the third semiconductor layer 17, so that the carbon concentration of the seventh semiconductor layer 31 is higher than the carbon concentration of the third semiconductor layer 17
  • the resistance increase due to the increase in the concentration can be canceled by the higher doped Si concentration so that the resistance of the seventh semiconductor layer 31 can be made equal to or smaller than the resistance of the third semiconductor layer 17.
  • the first carrier of the first semiconductor layer 15 can be easily injected into the active layer 21.
  • the thickness of the third semiconductor layer 17 may be approximately 130 nm to approximately 170 nm, and the thickness of the seventh semiconductor layer 31 may be approximately 30 nm to approximately 70 nm.
  • the thickness of the third semiconductor layer 17 may be 150 nm, and the thickness of the seventh semiconductor layer 31 may be 50 nm.
  • the ratio of the thickness of the seventh semiconductor layer 31 to the thickness of the third semiconductor layer 17 may be approximately 1: 2.5 to approximately 1: 7.14. This thickness ratio improves the operating voltage and allows the recesses 18 to be created uniformly.
  • the temperature of the seventh semiconductor layer 31 is made lower than the temperature of the third semiconductor layer 17 while the thickness ratio of the third semiconductor layer 17 and the seventh semiconductor layer 31 is adjusted, width (W 2) of the second recess 20 of the semiconductor layer 31 can be formed to be extended than the width (W 1) of the three first recesses 18 of the semiconductor layer 17.
  • the second recess 20 may extend from the first recess 18.
  • the first recess 18 having the first maximum width W 1 may be formed in the uppermost region of the third sub-semiconductor layer 17b of the third pair of the third semiconductor layers 17.
  • a second recess 20 having a second maximum width W 2 in the top region of the seventh semiconductor layer 31 may be formed.
  • the second maximum width W 2 may be greater than the first maximum width W 1 .
  • the second recess 20 in the seventh semiconductor layer 31 is larger than the first inclination S1 of the first inclined surface of the first recess 18 in the third semiconductor layer 17,
  • the second inclination S2 of the second inclined surface of the second inclined surface can be made larger.
  • the first inclination angle of the first inclined plane of the first recess 18 in the third semiconductor layer 17 is? 1 based on the normal line and the second inclined plane of the second recess 19 in the seventh semiconductor layer 31 20 may be? 2 based on the normal line.
  • the second tilt angle? 2 may be larger than the first tilt angle? 1 .
  • the seventh width in the semiconductor layer (31) (W 2) of the sixth semiconductor than the first recess 18 of the third semiconductor layer 17 in accordance with the inclination (S2) is increased larger second Lee
  • the sheath 20 can be further expanded.
  • the second embodiment is summarized as follows.
  • the first conductive semiconductor layer may include a first dopant made of silicon and a second dopant made of carbon.
  • the first conductive semiconductor layer may include first and second layers 15 and 17 having different concentrations of the first dopant.
  • concentration of the first dopant of the first semiconductor layer 15 is denoted by a
  • concentration of the second dopant of the first semiconductor layer 15 is denoted by b
  • the dopant concentration of the third semiconductor layer 17 is denoted by c
  • the concentration of the second dopant in layer 17 is d, the above Equation 3 can be satisfied.
  • the ratio of the concentration of the first dopant in the first semiconductor layer 15 to the concentration of the first dopant in the third semiconductor layer 17 can satisfy the expression (4).
  • the ratio of the concentration of the second dopant in the first semiconductor layer 15 to the concentration of the second dopant in the third semiconductor layer 17 can satisfy the expression (5).
  • the first conductivity type semiconductor layer may include a seventh semiconductor layer 31 different from the concentration of the first dopant of the third semiconductor layer 17.
  • the ratio of the concentration of the first dopant in the third semiconductor layer 17 to the concentration of the first dopant in the seventh semiconductor layer 31 can satisfy the following expression (7).
  • s is the lower limit of the concentration of the first dopant in the seventh semiconductor layer 31 and t is the upper limit of the concentration of the first dopant in the seventh semiconductor layer 31.
  • the ratio of the concentration of the second dopant in the third semiconductor layer 17 to the concentration of the second dopant in the seventh semiconductor layer 31 can satisfy the following expression (8).
  • u is the lower limit value of the concentration of the second dopant in the seventh semiconductor layer 31 and v is the upper limit value of the concentration of the first dopant in the seventh semiconductor layer 31.
  • [ u may be 1, and v may be 2.5.
  • the ratio of the thickness of the seventh semiconductor layer 31 to the thickness of the third semiconductor layer 17 may be 1: 2.5 to 1: 7.14.
  • the ratio of the thickness of the seventh semiconductor layer 31 to the thickness of the third semiconductor layer 17 is 1: 2.5 or more, the width of the second recess 20 becomes large, Can be extracted more efficiently through the seth 20, so that the brightness can be increased.
  • the ratio of the thickness of the seventh semiconductor layer 31 to the thickness of the third semiconductor layer 17 is 1: 7.14 or less, the thickness of the seventh semiconductor layer 31 is made thinner and the thickness of the semiconductor elements 10, Can be minimized.
  • the third semiconductor layer 17 has a plurality of first recesses 18 and the seventh semiconductor layer 31 has a plurality of second recesses 18 overlapping the plurality of first recesses 18 in the first direction. (20).
  • the first direction may be a direction from the second conductivity type semiconductor layer to the first conductivity type semiconductor layer.
  • the first and second recesses 18, 20 may have a V-shaped profile.
  • the first inclined angle? 1 of the first inclined plane of the second recess 20 may be greater than the second inclined angle? 2 of the second inclined plane of the first recess 18.
  • the second maximum width W 2 of the second recess 20 may be greater than the first maximum width W 1 of the first recess 18.
  • the third semiconductor layer 17 may be disposed on the first semiconductor layer 15 and the seventh semiconductor layer 31 may be disposed between the third semiconductor layer 17 and the active layer 21.
  • FIG. 8 shows secondary ion mass spectrometry (hereinafter referred to as SIMS: secondary ion mass spectroscopy) data for detecting the components of the respective layers of the semiconductor device according to the third embodiment.
  • SIMS secondary ion mass spectrometry
  • Sims is a method of detecting secondary ions constituting a semiconductor structure scattered and emitted by the primary ions by irradiating the semiconductor structure with primary ions, and a method such as flight time simulation and dynamic simulation Can be.
  • the third embodiment relates to the content of each layer of the semiconductor element and the doping concentration.
  • the secondary ion intensity and / or the doping concentration contained in each layer of the semiconductor element can be detected. That is, when the first conductivity type semiconductor layer, the active layer 21, and the second conductivity type semiconductor layer shown in FIG. 1 are irradiated with the primary ion, the first conductivity type semiconductor layer, the active layer 21, Si concentration, and C concentration contained in the semiconductor layer can be released as secondary ions.
  • the first semiconductor layer may include at least one of a first semiconductor layer 15, a third semiconductor layer 17, a fourth semiconductor layer 19, and a fifth semiconductor layer 22.
  • the second semiconductor layer may include at least one semiconductor layer of the sixth semiconductor layer 23 and the second semiconductor layer 25.
  • SIMS data may be analytical data by time-of-flight secondary ion mass spectrometry (TOF-SIMS).
  • SIMS data can be analyzed by counting the number of secondary ions emitted by irradiating the surface of the target with primary ions.
  • the primary ion can be selected from O 2 + , Cs + , Bi +, etc.
  • the acceleration voltage can be adjusted within 20 to 30 keV
  • the irradiation current can be adjusted from 0.1 pA to 5.0 pA, May be 20 nm x 20 nm.
  • the present invention is not limited thereto and the conditions for measuring the sample may vary depending on the components of the sample.
  • Sims (SIMS) data can be acquired by gradually etching along the interior direction at the surface of the semiconductor structure (at a depth of zero) and collecting secondary ion mass spectra.
  • results of the SIMS analysis can be interpreted as the spectrum of the secondary ion intensity or doping concentration of the material, including the noise occurring in the interpretation of the secondary ion intensity or doping concentration within the range of 0.95 to 1.05 times .
  • the phrase "same / same" may be referred to as including one specific secondary ion intensity or noise no less than 0.9 times and no more than 1.1 times the doping concentration.
  • the intensity of the secondary ion intensity during secondary ion analysis may be log scale. However, the present invention is not limited to this, and the intensity of the secondary ion intensity may be linear scale.
  • Secondary ionic strength may refer to the secondary ionic strength that is emitted from the semiconductor structure to the secondary ion after the primary ion is irradiated to the semiconductor structure.
  • the secondary ion may include at least one or more of In, Al, Ga, N, As, In the present embodiment, the relative intensity of In ions is described, but the present invention is not limited thereto and may include other materials.
  • a plurality of layers can be easily grasped easily by using the In ion intensity and the first dopant shown in the graph.
  • the first to sixth points (1 to 6) are defined using the In ion intensity and the first dopant, and the respective layers are grasped using the first to sixth points (1 to 6) thus defined .
  • the first dopant may be silicon (Si) and the second dopant may be carbon (C).
  • the plurality of inflection points may have an inflection point between a region where the In ion intensity decreases along the substrate direction and a region where the In ion intensity increases along the surface direction of the semiconductor structure.
  • the surface direction may be referred to as a first direction
  • the substrate direction may be referred to as a second direction, but the present invention is not limited thereto.
  • the inflection point may be a minimum value or a maximum value of the In ion intensity with respect to the surface direction of the semiconductor structure or the substrate direction.
  • the highest point of the In ion intensity in the semiconductor structure may be the maximum value and the lowest point of inflection may be the minimum value in the region having 0.3 to 0.5 times the In ion intensity based on the highest point of the In ion intensity.
  • the first point (1) adjacent to the surface direction and the second point (2) closest to the substrate direction can be defined, which have the same ionic strength as the point (101) having the lowest In ion intensity.
  • the region between the first point (1) and the second point (2) may be an active layer. Further, the active layer may correspond to the active layer of the above-described Embodiment 1, but is not limited thereto.
  • the points where the peak intensities of In ions included in the majority of the peaks P11 and P12 and the valleys P21 and P22 may correspond to the well layer.
  • the barrier layer has an In ion intensity of 0.3 to 0.5 times the In ion intensity of the peak point P11, the luminous efficiency of the semiconductor device can be improved.
  • the In ion intensity is 0.5 to 0.7 times higher than the In ion intensity at the point where the In ion intensity is the highest in the region that is distant from the second point (2)
  • At least one peak P14 may be arranged.
  • the third point (3) can be disposed with the In ion intensity equal to the peak point 103 having the highest In ion concentration among the In ion concentrations having at least one peak (P14) and being closest to the surface direction .
  • the concentration of the first dopant is the same as that of the highest first dopant in the region having the concentration of the first dopant of 0.1 to 0.2 times based on the highest concentration of the first dopant,
  • the fourth point (4) may be disposed, and the sixth point (6) and the fifth point (5) may be arranged in the first and second order in the surface direction.
  • peaks P11 and P12 and valleys P21 and P22 can be arranged in the region between the first point (1) and the second point (2).
  • a point having the highest In ion intensity may be located in a region between the first point (1) and the second point (2).
  • the highest point may be one of a plurality of first peaks P11.
  • the second peak (P11) may be 0.93 times to 0.95 times based on the point where the highest concentration of In ions is present.
  • the first valley P21 may be 0.9 to 0.93 times the point where the highest concentration of In ions is present.
  • the second valley P22 may be 0.3 to 0.5 times the point at which the highest concentration of In ions is present.
  • a plurality of fourth peaks P14 and fourth valleys P24 may be arranged in a region between the third point (3) and the fourth point (4).
  • the fourth peak P14 may be 0.5 to 0.7 times the point 103 where the In ion concentration is highest.
  • the fourth valley P24 may be the lowest point between the fourth peak P14.
  • the third level Q13 may be arranged in the area between the fifth point (5) and the sixth point (6).
  • the third level Q13 may be a peak having one highest point, and a plurality of points may be a level having the same or similar point.
  • the third level (Q13) may be from 0.2 to 0.35 times the highest point of the first dopant.
  • At least one third peak P2 for the In ion intensity may be disposed in the region between the third point (3) and the sixth point (6).
  • the third peak P2 may be 0.7 to 0.85 times the point where the highest In ion intensity is present.
  • the first to fourth intervals S1, S2, S3, and S4 may be defined from the first to sixth points (1 to 6). That is, an area between the first point (1) and the second point (2) is defined as the first section S1, and an area between the fifth point (5) and the sixth point (6) S2). ≪ / RTI > The area between the sixth point (6) and the third point (3) is defined as the third section (S3), and the area between the third point (3) and the fourth point (4) S4).
  • the first section S1 may include a plurality of first peaks P11 for the intensity of In ions and a plurality of second peaks P12 lower than the first peaks P11.
  • the first section S1 may include a plurality of first valleys P21 for the intensity of In ions and a plurality of second valleys P22 lower than the first valleys P21.
  • a plurality of first valleys P21 may be alternately positioned between the plurality of first peaks P11.
  • a plurality of second valleys P22 may be alternately positioned between the plurality of second peaks P12.
  • the active layer 21 can be identified from the first section S1 in which the first and second sections P22 and P22 are alternately positioned.
  • the active layer 21 may correspond to the first section S1, but it is not limited thereto.
  • the active layer 21 can have a plurality of well layers and a plurality of barrier layers alternately arranged.
  • the first peak P11 may be the In ion intensity detected in the well layer
  • the first valley P21 may be the In ion intensity detected in the barrier layer.
  • the In ion intensity of the first valley P21 and the In ion intensity of the first peak P11 may be 1: 1.5 to 1: 3.
  • Light having a desired color wavelength can be generated by the In ion intensity of the first peak P11 and the In ion intensity ratio of the first valley P21.
  • the In ion intensity of the second valley P22 may be lower than the In ion intensity of the first valley P21.
  • the In ion intensity in the second section S2 may include the third valley P23 having an In ion intensity lower than the In ion intensity of the second valley P22 and higher than the fourth valley P24.
  • the second section S2 may include a third level Q13 lower than the first level Q11 and higher than the second level Q12 with respect to the first dopant.
  • the difference D22 between the In ion intensity of the second valley P22 and the In ion intensity of the third valley P23 is a difference between the In ion intensity of the first valley P21 and the In ion intensity of the second valley P22 (D21).
  • the difference D22 between the In ion intensity of the second valley P22 and the In ion intensity of the third valley P23 is determined by the difference between the In ion intensity of the first valley P21 and the In ion intensity of the second valley P22 Of the difference D21 of the difference D21.
  • a third peak P2 to the In ion intensity may be included in the third section S3.
  • the In ion intensity of the third peak P2 may be lower than the In ion intensity of the second peak P12.
  • the third section S3 may include a valley Q21 for the first dopant.
  • the difference D12 between the In ion intensity of the second peak P12 and the In ion intensity of the third peak P2 is determined by the difference between the In ion intensity of the first peak P11 and the In ion intensity of the second peak P12 (D11).
  • the difference D12 between the In ion intensity of the second peak P12 and the In ion intensity of the third peak P2 is determined by the difference between the In ion intensity of the first peak P11 and the In ion intensity of the second peak P12 To about 1.5 to 2.5 times larger than the difference (D11)
  • the fourth section S4 may include a plurality of fourth peaks P14 and a plurality of fourth valleys P24 with respect to the intensity of In ions.
  • the In ion intensity of the fourth peak P14 may be lower than the In ion intensity of the third peak P2.
  • the In ion intensity of the fourth valley P24 may be lower than the In ion intensity of the third valley P23.
  • the fourth valley P24 may be alternately positioned between the fourth peaks P14.
  • the fourth level S4 may include a second level Q12 lower than the first level Q11 and higher than the third level Q13 with respect to the first dopant.
  • the difference D13 between the In ion intensity of the third peak P2 and the In ion intensity of the fourth peak P14 is the difference between the In ion intensity of the second peak P12 and the In ion intensity of the third peak P2 (D12).
  • the difference D13 between the In ion intensity of the third peak P2 and the In ion intensity of the fourth peak P14 is the difference between the In ion intensity of the second peak P12 and the In ion intensity of the third peak P2 Of the difference D12 between the first and second regions.
  • the difference D23 between the In ion intensity of the third valley P23 and the In ion intensity of the fourth valley P24 corresponds to the difference between the In ion intensity of the second valley P22 and the In ion intensity of the third valley P23, (D22) of the difference.
  • the difference D23 between the In ion intensity of the third valley P23 and the In ion intensity of the fourth valley P24 is determined by the difference between the In ion intensity of the second valley P22 and the In ion intensity of the third valley P23 Of the difference D22 between the first and second layers.
  • the point 103 having the highest In ion intensity in the fourth section S4 may have a lower ion intensity than the point having the highest In ion intensity within the first section S1 and the third section S3 .
  • the stress between the region of the first section S1 and the substrate can be relaxed.
  • a plurality of high points corresponding to the fourth peak P14 of the fourth section S4 may be arranged, and two or more high points may be arranged.
  • the number of the peaks is two or more, the stress between the substrate and the region of the first section S1 can be relaxed and the quality of the thin film can be improved.
  • the thickness of the fourth section S4 can be ensured not to be too thick, and the stress between the area of the first section S1 and the substrate can be relaxed.
  • the fourth section S4 may be an intermediate temperature layer.
  • the intermediate temperature may be a temperature for constructing the fourth section S4 and the growth temperature of the fourth section S4 may be a temperature between the fourth point 4 and the substrate or the growth temperature of the first section S1 Can be low.
  • the growth rate in the vertical direction and the horizontal direction is controlled by controlling the growth temperature in the fourth section S4, controlling the indium (In) content, and adjusting the thickness of each sub semiconductor layer (see 17a and 17b in FIG. 2)
  • a plurality of recesses 18 may be formed, and the side surfaces of the recesses 18, by way of example, may have the shape of V-pits.
  • the vertical direction may be the surface direction of the semiconductor structure
  • the horizontal direction may be the direction parallel to the surface of the semiconductor structure.
  • the fourth section S4 may have a second dopant concentration of 1.5 to 2.5 times the second dopant concentration of the section disposed between the fourth point (4) and the substrate. Therefore, the protrusion 150 in which the concentration of the second dopant protrudes at the fourth point (4) in the spectrum by the SIMS analysis can be arranged.
  • the first dopant concentration of the fourth section S4 has a lower value than the first dopant concentration of the section disposed between the fourth point 4 and the substrate, Is higher than the concentration of the second dopant in the section disposed between the substrate (4) and the substrate.
  • the resistance of the fourth section S4 can be higher than the resistance of the section disposed between the fourth point 4 and the substrate, the distribution of the first dopant injected into the active layer can be uniform.
  • the spectrum of the second dopant concentration in the fourth section S4 can have the protrusion 150 at the fourth point (4), the bottom point of the recess can be arranged in the fourth section S4 have. Therefore, the recess can be disposed between the fourth point (4) and the first point (1) based on the recess, thereby improving the light extraction efficiency and the operating voltage of the semiconductor device.
  • the difference E11 of the first dopant between the first level Q11 and the second level Q12 is larger than the difference E12 between the third level Q13 and the first dopant of the second level Q12 .
  • the difference E11 of the first dopant between the first level Q11 and the second level Q12 is greater than the difference E12 between the third level Q13 and the first dopant of the second level Q12, Fold to 15 times larger.
  • the first to sixth points (1 to 6) may be defined using the first to third levels Q11, Q12, and Q13 and the valley Q21. Therefore, not only the respective layers can be easily identified through the SIMS data, but also the distribution of In ions and the first dopant in each layer can be easily grasped. In addition, the relative thickness of each layer can be easily grasped. As a result, through the SIMS data, it is easy to grasp whether a semiconductor structure is grown as desired, and a layer having an optimal optical / electrical characteristic can be set, and a high-quality semiconductor device can be realized.
  • a plurality of points are defined using the In ion intensity and the first dopant, and a plurality of points can be easily .
  • Fig. 9 shows SIMS data for detecting the components of the respective layers of the semiconductor device according to the fourth embodiment.
  • the fourth embodiment describes the analysis result of the secondary ion intensity for detecting the component of each layer of the semiconductor element.
  • the fourth embodiment is the same as the third embodiment except for the sixth section S6.
  • the secondary ionic strength and / or doping concentration of a substance contained in each layer of the semiconductor device can be detected.
  • a first level Q11, a second level Q12, and a fourth level Q14 for the first dopant can be seen.
  • the third level (Q13) is shown in Fig.
  • first to third levels (R1, R12, R13) for the concentration of the second dopant can be seen.
  • the first dopant of the fifth level may be smaller than the first dopant of the first level (Q11) and higher than the first dopant of the second level (Q12).
  • the first dopant of the fourth level Q14 may be 2.5 to 4 times higher than the first dopant of the second level Q12.
  • the concentration of the second dopant in the second level R12 may be higher than the concentration of the second dopant in the first level R11.
  • the concentration of the second dopant in the second level R12 may be 0.5 to 2 times higher than the concentration of the second dopant in the first level R11.
  • the concentration of the second dopant in the third level R13 may be higher than the concentration of the second dopant in the second level R12.
  • the concentration of the second dopant in the third level R13 may be two to four times higher than the concentration of the second dopant in the second level R12.
  • the difference G11 between the first dopant of the fourth level Q14 and the first dopant of the second level Q12 is greater than the difference between the concentration of the second dopant of the third level R13 and the concentration of the second dopant of the second level R12 Gt; G12 < / RTI >
  • the difference G11 between the first dopant of the fourth level Q14 and the first dopant of the second level Q12 is greater than the difference between the concentration of the second dopant of the third level R13 and the concentration of the second dopant of the second level R12 25 to 35 times greater than the difference (G12)
  • the first level R11 and the second level R12 for the first level Q11, the second level Q12 and the fourth level Q14 for the first dopant and the second dopant, (7) to (9) can be defined using the first dopant (Si) and the second dopant (C).
  • the first dopant may be silicon (Si) and the second dopant may be carbon (C).
  • the second level Q12 may include a plurality of high and low points. (7) having a density of the first dopant equal to the highest peak among the plurality of peaks of the second level (Q12) based on the second level (Q12) for the first dopant and adjacent to the substrate (11) May be disposed.
  • the first dopant has a first dopant concentration which is the same as the highest peak among the plurality of peaks of the second level (Q12) on the basis of the second level (Q12) for the first dopant, (8) may be arranged.
  • the first inflection point T11 and the second inflection point T12 are shown at both ends of the third level R13 with respect to the concentration of the second dopant.
  • the third level R13 at the first inflection point T11 may be inclined along the surface direction of the semiconductor structure and the third level R13 may be inclined along the direction of the substrate 11 at the second inflection point T12.
  • a point of concentration at the first inflection point T11 on the vertical line can be defined as the ninth point (9).
  • the first inflection point T11 may be defined as the ninth point (9), and the second inflection point T12 may be defined as the tenth point.
  • a region between the ninth point (9) and the tenth point may be defined as a sixth section (S6).
  • the fifth and sixth sections S5 and S6 can be defined from the seventh to ninth points (7 to 9), that is, the area between the seventh point (7) and the eighth point (8) And a region between the eighth point (8) and the ninth point (9) may be defined as the sixth section (S6).
  • the fifth period S5 may include a first level Q11 for the first dopant and a second level Q12 lower than the fourth level Q14.
  • the fifth period S5 may include a second level R12 higher than the first level R11 and lower than the third level R13 with respect to the concentration of the second dopant.
  • a plurality of high points corresponding to the peak P14 of the fifth section S5 may be arranged, and two or more high points may be arranged.
  • the number of the peaks is two or more, the stress between the substrate and the semiconductor structure can be relaxed and the quality of the thin film can be improved.
  • the thickness of the fifth section S5 can be ensured not to be too thick and the stress between the region of the semiconductor structure and the substrate can be relaxed.
  • the fifth section S5 may be an intermediate temperature layer.
  • the intermediate temperature may be a temperature for constructing the fifth section S5 and the growth temperature of the fifth section S5 may be lower than the growth temperature of the region between the seventh point 7 and the substrate.
  • the growth rate in the vertical direction and the horizontal direction is controlled by adjusting the temperature during growth of the fifth section S5, controlling the indium content, and adjusting the thickness of each sub-semiconductor layer (see 17a and 17b in FIG. 2)
  • a plurality of recesses 18 may be formed, and the side surfaces of the recesses 18, by way of example, may have the shape of V-pits.
  • the vertical direction may be the surface direction of the semiconductor structure
  • the horizontal direction may be the direction parallel to the surface of the semiconductor structure.
  • the fifth period S5 is a second level of the second dopant concentration 1.5 to 2.5 times the first level R11 of the second dopant concentration of the section disposed between the seventh point (7) and the substrate (R12). Therefore, a protrusion in which the concentration of the second dopant protrudes at the seventh point (7) in the spectrum by the SIMS analysis can be arranged.
  • the second level S12 of the first dopant concentration of the fifth section S5 is lower than the first level Q11 of the first dopant concentration of the section disposed between the seventh point 7 and the substrate , And the second level R12 of the second dopant concentration has a higher value than the first level R11 of the second dopant concentration in the section disposed between the seventh point (7) and the substrate .
  • the resistance of the fifth section S5 can be higher than the resistance of the section between the seventh point (7) and the substrate, the distribution of the first dopant injected into the active layer can be uniform.
  • the spectrum of the second dopant concentration in the fifth section S5 can have a protrusion at the seventh point (7), the bottom point of the recess can be arranged in the fifth section S5. Therefore, based on the recess, the recesses can be disposed in the plurality of layers of the semiconductor structure from the seventh point (7), thereby improving the light extraction efficiency and the operating voltage of the semiconductor device.
  • the sixth level S6 may include a fourth level Q14 lower than the first level Q11 and higher than the second level Q12 with respect to the concentration of the first dopant.
  • the sixth level S6 may include a first level R11 for the concentration of the second dopant and a third level R13 higher than the second level R12.
  • a first inflection point T11 and a second inflection point T12 may be disposed at both ends of the third level 13.
  • the third level R13 of the concentration of the second dopant based on the first inflection point T11 is higher than the level of the section located in the direction of the surface of the semiconductor structure from the first inflection point T11 and the second inflection point T12
  • the third level R13 of the concentration of the second dopant may be higher than the second level R12 of the concentration of the second dopant.
  • a fourth level Q14 which is lower than the concentration of the second dopant having the first level Q11 and higher than the concentration of the second dopant having the second level Q12, may be disposed .
  • the recess can be disposed at the seventh point (7) of the fifth section S5.
  • the recess since the third level R13 of the concentration of the second dopant in the sixth section S6 is higher than the second level R12 of the concentration of the second dopant, the recess is enlarged at the second inflection point T12 .
  • the recess can be enlarged, and the brightness can be further increased.
  • the resistance is reduced. This is because the concentration of the second dopant is increased in the sixth section S6 to increase the resistance, and the increase in resistance due to the increase in the second dopant can be canceled by the increase in the concentration of the first dopant.
  • the electrical and optical characteristics of the semiconductor device can be maintained or improved.
  • the seventh to ninth points (7 to 9) are defined using the second level R12 and the respective layers such as the fifth section S5 and the fifth section from the seventh to ninth points 6 section S7 can be easily grasped.
  • FIG. 10 shows a semiconductor device package according to an embodiment.
  • the semiconductor device package according to the embodiment includes a body 311 having a cavity 315, a first lead frame 321 disposed in the body 311, and a second lead frame 323 ), A semiconductor element 100, wires 331, and a molding member 341.
  • the body 311 may include a conductive material or an insulating material.
  • the body 311 may be formed of at least one of a resin material, a silicon material, a metal material, a photo sensitive glass (PSG), a sapphire (Al2O3), and a printed circuit board (PCB).
  • the resin material may be polyphthalamide (PPA) or epoxy.
  • the body 311 has a cavity 315 having an open top and a side and a bottom.
  • the cavity 315 may include, but is not limited to, a cup structure or a recess structure that is concave from the top surface of the body 311.
  • the first lead frame 321 is disposed in a first region of the bottom region of the cavity 315 and the second lead frame 323 is disposed in a second region of the bottom region of the cavity 315.
  • the first lead frame 321 and the second lead frame 323 can be spaced apart from each other in the cavity 315.
  • the first and second lead frames 321 and 323 are made of a metal material such as titanium, copper, nickel, gold, chromium, tantalum, , At least one of platinum (Pt), tin (Sn), silver (Ag), and phosphorus (P).
  • the first and second lead frames 321 and 323 may be formed of a single metal layer or a multilayer metal layer.
  • the semiconductor device 100 may be disposed on at least one of the first and second lead frames 321 and 223.
  • the semiconductor element 100 is disposed on the first lead frame 321 and connected to the first and second lead frames 321 and 223 with a wire 331, for example.
  • the semiconductor element 100 can emit light in at least two wavelength regions.
  • Semiconductor device 100 may comprise Group 3-5 or Group 2-6 compound semiconductor materials.
  • the semiconductor device 100 may employ the technical features of FIGS.
  • a molding member 341 may be disposed in the cavity 315 of the body 311.
  • the molding member 341 may comprise a light-transmitting resin layer such as silicon or epoxy.
  • the molding member 341 may be formed as a single layer or multiple layers.
  • the molding member 341 may or may not include a phosphor for changing the wavelength of light emitted on the semiconductor element 100.
  • the molding member 341 may include, for example, a red phosphor. Therefore, the blue light and the green light generated from the semiconductor element and the white light can be obtained by the red light wavelength-converted by the red phosphor included in the molding member.
  • the molding member 341 may not include the red phosphor .
  • the molding member may include a phosphor that generates other color light other than red light as needed, but the present invention is not limited thereto.
  • the surface of the molding member 341 may be formed in a flat shape, a concave shape, a convex shape, or the like, but is not limited thereto.
  • a lens may further be formed on the upper portion of the body 311.
  • the lens may include a concave or / and convex lens structure, and may control the light distribution of the light emitted by the semiconductor device 100.
  • a protective element may be disposed in the semiconductor device package.
  • the shelter may be implemented as a thyristor, zener diode, or TVS (Transient voltage suppression).
  • the semiconductor device package according to the embodiment can be applied to a light source device.
  • the light source device may include a display device, a lighting device, a head lamp, and the like depending on an industrial field.
  • An example of the light source device includes a bottom cover, a reflector disposed on the bottom cover, a light emitting module that emits light and includes a light emitting element, a light emitting module disposed in front of the reflector,
  • An optical sheet including a light guide plate, prism sheets disposed in front of the light guide plate, a display panel disposed in front of the optical sheet, an image signal output circuit connected to the display panel and supplying an image signal to the display panel, And may include a color filter disposed in front thereof.
  • the bottom cover, the reflection plate, the light emitting module, the light guide plate, and the optical sheet may form a backlight unit.
  • the display device may have a structure in which light emitting elements emitting red, green, and blue light are disposed, respectively, without including a color filter.
  • the head lamp includes a light emitting module including a semiconductor device package disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, A lens that refracts light forward, and a shade that reflects off a portion of the light that is reflected by the reflector and that is directed to the lens to provide the designer with a desired light distribution pattern.
  • a light emitting module including a semiconductor device package disposed on a substrate, a reflector for reflecting light emitted from the light emitting module in a predetermined direction, for example, forward, A lens that refracts light forward, and a shade that reflects off a portion of the light that is reflected by the reflector and that is directed to the lens to provide the designer with a desired light distribution pattern.
  • the lighting device which is another example of the light source device, may include a cover, a light source module, a heat sink, a power supply, an inner case, and a socket. Further, the light source device according to the embodiment may further include at least one of a member and a holder.
  • the light source module may include a semiconductor device package according to an embodiment.
  • Embodiments can be applied to semiconductor devices and fields in which they are applied.

Landscapes

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Abstract

반도체소자는 제1 도전형 반도체층, 활성층 및 제2 도전형 반도체층을 포함하고, 심스 데이터에서 얻어진 In 이온 강도, Si 농도 및 C 농도를 이용하여 정의된 제1 내지 제4 지점을 포함한다. 활성층은 제1 지점과 제2 지점 사이의 제1 영역일 수 있다. 제3 지점과 제4 지점 사이의 제3 영역의 C 농도는 제4 지점으로부터 제2 방향을 따라 인접하는 제2 영역의 C 농도보다 높을 수 있다. 제2 영역의 Si 농도는 제3 영역의 Si 농도보다 높을 수 있다.

Description

반도체소자
실시예는 반도체소자에 관한 것이다.
GaN, AlGaN 등의 화합물을 포함하는 반도체소자는 넓고 조정이 용이한 밴드 갭 에너지를 가지는 등의 많은 장점을 가져서 발광소자, 수광소자 및 각종 다이오드 등으로 다양하게 사용될 수 있다.
특히, 반도체의 3-5족 또는 2-6족 화합물 반도체 물질을 이용한 발광 다이오드(Light Emitting Diode)나 레이저 다이오드(Laser Diode)와 같은 발광소자는 박막 성장 기술 및 소자 재료의 개발로 적색, 녹색, 청색 및 자외선 등과 같은 다양한 색을 구현할 수 있다. 발광소자는 형광 물질을 이용하거나 색을 조합함으로써 효율이 좋은 백색 광선도 구현이 가능하다. 이러한 발광소자는 형광등, 백열등 등 기존의 광원에 비해 저 소비전력, 반영구적인 수명, 빠른 응답속도, 안전성, 환경 친화성의 장점을 가진다.
예를 들어, 발광소자 중에 질화물 반도체는 높은 열적 안정성과 폭 넓은 밴드갭에너지에 의해 광소자 및 고출력 전자소자 개발 분야에서 큰 관심을 받고 있다. 특히, 질화물 반도체를 이용한 청색(Blue) 발광소자, 녹색(Green) 발광소자, 자외선(UV) 발광소자, 적색(RED) 발광소자 등은 상용화되어 널리 사용되고 있다.
최근 들어, 고효율 LED 수요가 증가함에 광도 개선이 이슈되고 있지만, 아직까지 만족할만한 광도 개선은 구현되지 못하고 있다.
실시예는 광도가 증가될 수 있는 반도체소자를 제공한다.
실시예는 광도가 증가되도록 하기 위해 추가적인 구성이 요구되지 않는 반도체소자를 제공한다.
실시예에 따른 반도체소자는, 제1 도전형 반도체층; 상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층; 및 상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함한다.
1차 이온을 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 조사하였을 때, 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 포함된 In 이온 강도, Si 농도, 및 C 농도가 2차 이온으로 방출될 수 있다.
실시예에 따른 반도체소자는, In 이온 강도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가지고, 상기 복수의 변곡점 중에서 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 제1 방향으로 상기 In 이온 강도가 가장 낮은 지점에 인접한 제1 지점; 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 상기 제1 방향과 반대인 제2 방향으로 상기 In 이온 강도가 가장 낮은 지점에 가장 인접한 제2 지점; 상기 제2 지점에서 상기 제2 방향으로 이격되어 위치되는 적어도 하나 이상의 피크를 갖는 In 이온 강도 중 In 이온 강도가 가장 높은 피크의 지점과 동일한 In 이온 강도를 가지며, 상기 제1 방향으로 상기 In 이온 강도가 가장 높은 피크의 지점에 가장 인접한 제3 지점; 및 Si 농도가 가장 높은 지점보다 낮은 농도의 Si를 갖는 영역에서 가장 높은 Si 농도와 같은 농도를 가지며, 상기 제2 방향으로 상기 가장 높은 Si 농도로부터 인접한 제4 지점;을 포함할 수 있다.
상기 활성층은 상기 제1 지점과 상기 제2 지점 사이의 제1 영역일 수 있다.
상기 제1 도전형 반도체층은 제1 층와 제2 층을 포함하고, 상기 제1 층은 상기 Si 농도가 가장 높은 지점을 포함하는제2 영역이고, 상기 제2 층은 상기 제3 지점과 상기 제4 지점 사이의 제3 영역일 수 있다.
상기 제3 영역의 C 농도는 상기 제2 영역의 C 농도보다 높고, 상기 제2 영역의 Si 농도는 상기 제3 영역의 Si 농도보다 높을 수 있다.
실시예에 따르면, SIMS 데이터 분석에 의해, 반도체소자의 구조를 용이하게 파악할 수 있다.
실시예에 따르면, SIMS 데이터 분석에 의해, 각 레이어에서 반도체 재료가 타겟 농도로 정확하게 도핑되도록 제어할 수 있다.
실시예에 따르면, SIMS 데이터 분석에 의해, 반도체소자의 미세한 형상, 예컨대 브이피트 형상이 정확하게 형성되도록 제어할 수 있다.
실시예에 따르면, SIMS 데이터 분석에 의해, 반도체소자의 각 레이어의 타겟 두께가 정확하게 형성되도록 제어할 수 있다.
실시예에 따르면, 온도, 두께, 인듐(In) 함량을 조절하여 활성층과 p형 반도체층까지 이어진 브이피트와 같은 리세스가 형성되고 또한 리세스의 사이즈나 밀도도 정밀하게 조절됨으로써, 활성층의 광이 리세스의 경사면을 통해 용이하게 추출될 수 있고 p형 반도체층의 홀이 리세스를 통해 활성층으로 용이하게 주입되어 결국 광 효율이 향상될 수 있다. 이러한 광 추출 효율과 광 효율의 향상에 기인하여 광도가 증가될 수 있다.
실시예에 따르면, 온도, 두께, 인듐 함량 조절 중에서 특히 온도를 조절하여 줌으로써, 리세스의 상측에서 보다 확대된 폭이 형성되어 광도가 더욱 더 증가될 수 있다.
실시예에 따르면, 리세스의 상측의 확대를 위한 온도 조절로 인해 저항과 관련된 카본 농도가 증가되는데, 이러한 카본 농도의 증가로 인한 저항 증가를 Si 농도를 증가시켜 상쇄시켜 줌으로써, 전기적 및 광학적 특성을 유지 내지 향상시켜 줄 수 있다.
도 1은 제1 실시예에 따른 반도체소자를 도시한다.
도 2는 제3 반도체층을 상세히 도시한다.
도 3은 제6 반도체층을 상세히 도시한다.
도 4는 제6 반도체층의 알루미늄(Al) 함량에 따른 광도를 나타낸다.
도 5는 수평형 반도체소자를 도시한다.
도 6은 제2 실시예에 따른 반도체소자를 도시한다.
도 7은 제3 반도체 및 제6 반도체를 상세히 도시한다.
도 8은 제3 실시예에 따른 반도체소자의 각 레이어의 성분을 검출하는 심스(SIMS) 데이터를 도시한다.
도 9는 제4 실시예에 따른 반도체소자의 각 레이어의 성분을 검출하는 심스(SIMS) 데이터를 도시한다.
도 10은 실시예에 따른 반도체소자 패키지를 도시한다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명한다. 다만, 본 발명의 기술 사상은 설명되는 일부 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있고, 본 발명의 기술 사상 범위 내에서라면, 실시 예들간 그 구성 요소들 중 하나 이상을 선택적으로 결합, 치환하여 사용할 수 있다. 또한, 본 발명의 실시예에서 사용되는 용어(기술 및 과학적 용어를 포함)는, 명백하게 특별히 정의되어 기술되지 않는 한, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 일반적으로 이해될 수 있는 의미로 해석될 수 있으며, 사전에 정의된 용어와 같이 일반적으로 사용되는 용어들은 관련 기술의 문맥상의 의미를 고려하여 그 의미를 해석할 수 있을 것이다. 또한, 본 발명의 실시예에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함할 수 있고, “B 및(와) C 중 적어도 하나(또는 한 개 이상)”로 기재되는 경우 A, B, C로 조합할 수 있는 모든 조합 중 하나 이상을 포함할 수 있다. 또한, 본 발명의 실시 예의 구성 요소를 설명하는 데 있어서, 제1, 제2, A, B, (a), (b) 등의 용어를 사용할 수 있다. 이러한 용어는 그 구성 요소를 다른 구성 요소와 구별하기 위한 것일 뿐, 그 용어에 의해 해당 구성 요소의 본질이나 차례 또는 순서 등으로 한정되지 않는다. 그리고, 어떤 구성 요소가 다른 구성요소에 '연결', '결합' 또는 '접속'된다고 기재된 경우, 그 구성 요소는 그 다른 구성요소에 직접적으로 연결, 결합 또는 접속되는 경우 뿐만아니라, 그 구성 요소와 그 다른 구성요소 사이에 있는 또 다른 구성 요소로 인해 '연결', '결합' 또는 '접속＇되는 경우도 포함할 수 있다. 또한, 각 구성 요소의 " 상(위) 또는 하(아래)"에 형성 또는 배치되는 것으로 기재되는 경우, 상(위) 또는 하(아래)는 두개의 구성 요소들이 서로 직접 접촉되는 경우 뿐만아니라 하나 이상의 또 다른 구성 요소가 두 개의 구성 요소들 사이에 형성 또는 배치되는 경우도 포함한다. 또한 “상(위) 또는 하(아래)”으로 표현되는 경우 하나의 구성 요소를 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
이하 상기의 과제를 해결하기 위한 실시예를 첨부한 도면을 참조하여 설명한다.
실시예의 설명에 있어서, 각 구성(element)이 " 상(위) 또는 하(아래)(on or under)"에 형성되는 것으로 기재되는 경우에 있어, 상(위) 또는 하(아래)(on or under)는 두 개의 구성이 서로 직접(directly)접촉되거나 하나 이상의 다른 구성이 상기 두 구성 사이에 배치되어(indirectly) 형성되는 것을 모두 포함한다. 또한 "상(위) 또는 하(아래)(on or under)"으로 표현되는 경우 하나의 구성을 기준으로 위쪽 방향뿐만 아니라 아래쪽 방향의 의미도 포함할 수 있다.
반도체소자는 발광소자, 수광소자 등 각종 전자 소자 포함할 수 있으며, 발광소자와 수광소자는 모두 적어도 제1 반도체층과 활성층 및 제2 반도체층을 포함하는 반도체구조물을 포함할 수 있다. 실시예에 따른 반도체소자는 발광소자일 수 있다. 발광소자는 제1 캐리어, 즉 전자(electrons)와 제2 캐리어, 즉 정공(holes)이 재결합함으로써 빛을 방출하게 되고, 이 빛의 파장은 물질 고유의 밴드갭에너지(Bandgap Energy)에 의해서 결정된다. 따라서, 방출되는 빛은 상기 물질의 조성에 따라 다를 수 있다.
발광소자 대신에 반도체 발광소자로 명명될 수도 있다.
청구범위와 하기의 설명 사이에는 다음과 같이 용어가 대응될 수 있다.
제1 도전형 반도체층은 제1 내지 제4 층을 포함할 수 있다. 제1 층은 제1 반도체층(15)이고, 제2 층은 제3 반도체층(17)이고, 제3 층은 제4 반도체층(19)이며, 제4 층은 제5 반도체층(22)일 수 있다. 제2 도전형 반도체층은 제1 층과 제2 층을 포함할 수 있다. 제1 층은 제2 반도체층(25)이고, 제2 층은 제6 반도체층(23)일 수 있다.
실시예1
(반도체소자 구조)
도 1은 제1 실시예에 따른 반도체소자를 도시한다.
도 1을 참조하면, 제1 실시예에 따른 반도체소자(10)는 제1 반도체층(15), 제1 반도체층(15) 상에 배치되는 활성층(21) 및 활성층(21) 상에 배치되는 제2 반도체층(25)를 포함할 수 있다.
제1 반도체층(15), 활성층(21) 및 제2 반도체층(25)은 반도체구조물을 구성할 수 있다. 이러한 반도체구조물에 전기신호가 공급되는 경우, 그 전기신호에 상응하는 광이 생성되어 반도체구조물로부터 발광될 수 있다. 광의 세기는 전기신호의 세기에 비례할 수 있다.
제1 반도체층(15)은 예컨대, n형 반도체층이고, 제2 반도체층(25)은 p형 반도체층일 수 있지만, 이에 대해서는 한정하지 않는다. n형 반도체층에는 다수 캐리어(majority)로서, 예컨대 제1 캐리어가 포함될 수 있다. p형 반도체층에는 다수 캐리어로서, 예컨대 제2 캐리어가 포함될 수 있다.
반도체구조물에 전기신호가 공급되는 경우, 제1 반도체층(15)의 제1 캐리어와 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입될 수 있다. 활성층(21)에서 제2 캐리어와 제1 캐리어가 재결합(recombination)되어, 활성층(21)의 밴드갭에너지에 상응하는 파장영역의 광을 방출할 수 있다. 밴드갭에너지는 화합물 반도체 물질에 따라 결정될 수 있다. 예컨대, 활성층(21)의 화합물 반도체 물질에 따라 자외선 광 내지 적외선 광이 발광될 수 있다.
반도체구조물 아래, 반도체구조물 위 및/또는 반도체구조물 안에 전기적 및 광학적 특성을 향상시키기 위해 하나 이상의 레이어(layer)가 추가될 수 있다.
예컨대, 제1 반도체층(15) 아래에 버퍼층(13)이 배치될 수 있다. 예컨대, 제1 반도체층(15)과 활성층(21) 사이에 제3 반도체층(17), 제4 반도체층(19) 및 제5 반도체층(22)이 배치될 수 있다. 예컨대, 활성층(21)과 제2 반도체층(25) 사이에 제6 반도체층(23)이 배치될 수 있다.
제3 반도체층(17)은 중간 온도(MT: middle temperature) 층일 수 있다. 여기서, 중간 온도란 제3 반도체층(17)을 구성하기 위한 온도일 수 있으며, 제3 반도체층(17)의 성장온도는 제1 반도체층(15)의 성장온도보다 낮을 수 있다.
제3 반도체층(17)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 각 서브반도체층(도 2의 17a, 17b 참조)의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 다수의 리세스(recess, 18)가 형성될 수 있고, 예시적으로 리세스(18)의 측면은 브이피트(V-pit)의 형상을 가질 수 있다.
리세스(18)는 제3 반도체층(17)의 하부로부터 상부로 갈수록 점점 더 커지는 사이즈 또는 폭을 가질 수 있다. 리세스(18)의 측면은 직선 면을 가질 수 있지만, 이에 대해서는 한정하지 않는다.
제4 반도체층(19)은 응력완화층(strain relaxation layer) 또는 전류확산층(CSL: Current Spreading Layer)일 수 있다. 제4 반도체층(19)은 수평 방향을 따라 전류를 신속히 확산시킬 수 있다. 제4 반도체층(19)은 응력을 완화시켜 반도체소자(10)의 크랙(crack)과 같은 불량을 방지할 수 있다. 제5 반도체층(22)은 전자주입층일 수 있다. 제5 반도체층은 제1 반도체층(15)에서 생성된 제1 캐리어를 활성층(21)으로 용이하게 주입시킬 수 있다.
제6 반도체층(23)은 캐리어차단층(EBL: Electron Blocking Layer)일 수 있다, 제6 반도체층(23)은 제1 반도체층(15)에서 활성층(21)으로 주입된 제1 캐리어가 활성층(21)을 지나 제2 반도체층(25)으로 이동되지 않도록 차단시킬 수 있다.
통상적으로, 제1 캐리어의 이동도는 제2 캐리어의 이동도보다 10배 내지 1000배 높을 수 있다. 따라서, 제1 반도체층(15)으로부터 활성층(21)으로 주입된 제1 캐리어가 제2 반도체층(25)으로부터 활성층(21)으로 주입된 제2 캐리어와 재결합될 확률에 비해 활성층(21)을 지나 제2 반도체층(25)으로 주입되어 비발광성 재결합이 이루어질 확률이 높을 수 있다. 이와 같이, 제1 캐리어가 활성층(21)에서 재결합되는데 사용되지 못하고 제2 반도체층(25)으로 주입되어 비발광성 재결합이 이루어질 확률이 높을수록 광 생성 효율이 낮아져 결국 광도가 저하될 수 있다.
따라서, 활성층(21)과 제2 반도체층(25) 사이에 제6 반도체층(23)이 배치됨으로써, 제1 반도체층(15)으로부터 활성층(21)으로 주입된 제1 캐리어가 더 이상 제2 반도체층(25)으로 이동되지 않게 되어, 광도가 증가될 수 있다.
이러한 반도체층들, 즉 버퍼층(13), 제1 내지 제5 반도체층(15, 25, 17, 19, 23) 및 활성층(21)은 기판(11) 상에 배치될 수 있다. 다시 말해, 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제6 반도체층(23) 및 제2 반도체층(25)은 기판(11) 상에 순차적으로 증착 공정에 의해 성장될 수 있다. 즉, 증착 장비의 챔버 내에 기판(11)이 로딩된 후, 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제6 반도체층(23) 및 제2 반도체층(25)이 순차적으로 성장될 수 있다. 이와 같이 성장되어 제1 실시예에 따른 반도체소자(10)가 제조될 수 있다. 이후, 증착 장비의 챕버 내에서 기판(11)이 꺼내질 수 있다.
증착 장비로는 예컨대, MOCVD(Metal Organic Chemical Vapor Deposition) 장비, CVD 장비(Chemical Vapor Deposition), PECVD 장비(Plasma-Enhanced Chemical Vapor Deposition), MBE 장비(Molecular Beam Epitaxy), HVPE 장비(Hydride Vapor Phase Epitaxy)가 사용될 수 있지만, 이에 대해서는 한정하지 않는다.
(반도체소자(10)의 물질특성)
기판(11)은 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 제5 반도체층(22), 활성층(21), 제6 반도체층(23) 및 제2 반도체층(25)을 성장시키는 한편 버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 제5 반도체층(22), 활성층(21), 제6 반도체층(23) 및 제2 반도체층(25)을 지지하는 역할을 할 수 있다.
이를 위해, 기판(11)은 3-5족 또는 2-6족 화합물 반도체 물질의 성장에 적합한 물질로 형성될 수 있다. 기판(11)은 예컨대, 적어도 제1 반도체층(15)과 격자 상수가 유사하고 열적 안정성을 갖는 재질로 형성될 수 있다.
예컨대, 기판(11)은 전도성 기판 또는 절연성 기판일 수 있다. 예컨대, 기판(11)은 사파이어(Al2O3), SiC, Si, GaAs, GaN, ZnO, GaP, InP 및 Ge로 이루어지는 그룹으로부터 선택된 적어도 하나로 형성될 수 있다.
버퍼층(13)은 기판(11) 상에 배치될 수 있다. 버퍼층(13)은 기판(11)과 제1 반도체층(15) 사이의 격자 상수 차이를 완화시켜주는 역할을 할 수 있다. 격자 상수에 의해 기판(11)과 제1 반도체층(15) 사이의 격자 상수 차이가 완화되므로, 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 제5 반도체층(22), 활성층(21), 제6 반도체층(23) 및 제2 반도체층(25)이 불량 없이 안정적으로 성장될 수 있다. 버퍼층(13)은 3-5족 또는 2-6족 화합물 반도체 물질을 포함할 수 있다.
제1 반도체층(15)은 버퍼층(13) 상에 배치될 수 있다. 버퍼층(13)이 생략되는 경우, 제1 반도체층(15)은 기판(11) 상에 배치될 수 있다.
제1 반도체층(15)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제1 반도체층(15)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP 및 AlGaInP로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제1 반도체층(15)은 대략 1㎛ 내지 대략 10㎛의 두께를 가질 수 있다.
제1 반도체층(15)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제1 반도체층(15)의 도핑 농도, 예컨대 Si 농도는 대략 5×1018cm-3 내지 대략 3×1019cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제1 반도체층(15)은 활성층(21)에 제1 캐리어를 제공하여 줄 수 있다.
제1 반도체층(15)은 카본(C)을 포함할 수 있다. 제1 반도체층(15)의 카본(C) 농도는 4×1016cm-3이하일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제3 반도체층(17)은 제1 반도체층(15) 상에 배치되고, 제4 반도체층(19)은 제3 반도체층(17) 상에 배치될 수 있다.
제3 반도체층(17)과 제4 반도체층(19) 각각은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체층(17)과 제4 반도체층(19) 각각은 다수의 층으로 이루어진 초격자구조(superlattice structure)를 가질 수 있다. 예컨대, 제3 반도체층(17)과 제4 반도체층(19) 각각은 반복적으로 적층되는 InGaN/GaN 구조 또는 InGaN/AlGaN 구조를 포함할 수 있고, 이에 한정하지 않는다.
제3 반도체층(17)의 인듐 함량은 대략 1% 내지 대략 3%일 수 있다. 이러한 함량 범위에 의해 브이피트와 같은 리세스(18)가 보다 용이하게 형성될 수 있고 균일한 두께의 막질이 얻어질 수 있다.
제4 반도체층(19)이 응력완화층으로 사용되는 경우, 인듐 함량은 대략 3% 내지 대략 6%일 수 있다. 이러한 함량 범위에 의해 전류가 신속히 확산될 수 있다,
제4 반도체층(19)이 전류확산층으로 사용되는 경우, 인듐 함량은 대략 6% 내지 대략 12%일 수 있다. 이러한 함량 범위에 의해 응력이 완화되어 반도체소자(10)의 크랙(crack)과 같은 불량이 방지될 수 있다.
제4 반도체층(19)에 응력완화층과 전류확산층 중 하나만 포함될 수도 있고, 응력완화층과 전류확산층이 모두 포함될 수도 있다.
제3 반도체층(17)의 두께는 대략 130nm 내지 대략 170nm일 수 있다.
제3 반도체층(17)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제3 반도체층(17)의 도핑 농도, 예컨대 Si 농도는 대략 8×1017cm-3 내지 대략 2×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제4 반도체층(19)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제4 반도체층(19)의 도핑 농도, 예컨대 Si 농도는 대략 1×1017cm-3 내지 대략 1×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다. 제3 반도체층(17)은 카본(C)을 포함할 수 있다. 제3 반도체층(17)의 카본 농도는 대략 4×1016cm-3 내지 6×1016cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제4 반도체층(19)은 카본(C)을 포함할 수 있다. 제4 반도체층(19)의 카본 농도는 대략 4×1016cm-3 내지 6×1016cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압이 개선될 수 있다.
제3 반도체층(17)에서 카본 농도와 실리콘(Si) 농도의 비율은 대략 1:80 내지 대략 1: 200일 수 있다.
카본 농도와 실리콘 농도의 비율이 1:80 이상인 경우, 카본의 저항이 실리콘(Si)에 의해 상쇄되어 동작전압이 개선될 수 있다. 카본 농도와 실리콘 농도의 비율이 1:200 이하인 경우 제1 반도체층(15)에서 생성된 제1 캐리어의 이동이 실리콘에 의해 방해되지 않아 광도가 증가될 수 있다.
도시되지 않았지만, 제3 반도체층(17)과 활성층(21) 사이 또는 제4 반도체층(19)과 활성층(21) 사이에 제1 반도체층(15)에서 생성된 제1 캐리어의 주입을 용이하게 하여 주는 전자주입층이 더 배치될 수 있다.
활성층(21)은 제1 반도체층(15), 제3 반도체층(17) 또는 제4 반도체층(19) 상에 배치될 수 있다.
활성층(21)은 제1 반도체층(15)과 제2 반도체층(25) 사이에 공급된 전기신호를 빛으로 변환하는 전계 발광(EL: Electro Luminescence)을 수행할 수 있다. 즉, 활성층(21)은 전기신호에 응답하여 특정 파장영역의 광을 생성할 수 있다. 이러한 특정 파장영역의 광은 스스로 생성되지 않고, 제1 반도체층(15)과 제2 반도체층(25) 사이에 전기신호가 인가될 때 생성될 수 있다.
활성층(21)은 다중 양자 우물 구조(MQW), 양자점 구조 또는 양자선 구조 중 어느 하나를 포함할 수 있다. 활성층(21)은 우물층과 배리어층을 한 쌍으로 하여 우물층과 배리어층이 반복적으로 형성될 수 있다.
우물층과 배리어층의 반복주기는 반도체소자(10)의 특성에 따라 변형 가능하므로, 이에 대해서는 한정하지 않는다. 예컨대, 활성층(21)은 예컨대, 1쌍 내지 20쌍의 우물층과 배리어층을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
활성층(21)은 예를 들면, InGaN/InGaN, InGaN/GaN, InGaN/AlGaN과 같은 우물층과 배리어층을 포함할 수 있다.
활성층(21)의 인듐 함량은 대략 12% 내지 대략 16%일 수 있다. 이러한 함량 범위에 의해 주발광 피크 파장의 광, 예컨대 청색 파장의 광이 생성될 수 있다.
우물층은 대략 1nm 내지 대략 10nm의 두께를 가지고, 배리어층은 대략 1nm 내지 대략 20nm의 두께를 가질 수 있다.
활성층(21)은 도펀트를 포함하지 않을 수 있다.
활성층(21)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 활성층(21)의 도핑 농도, 예컨대 마그네슘(Mg) 농도는 대략 1×1017cm-3 내지 대략 1×1019cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 활성층(21)의 스트레스가 완화되어 활성층(21)에서 생성되는 광의 효율이 향상되고, 동작전압이 개선되며 광출력이 향상될 수 있다. 여기서, 동작전압이란 활성층(21)에서 광이 발광되도록 하기 위한 순전압(forward voltage)일 수 있다. 즉, 제2 반도체층(25)에 정극성의 전압이 인가되고 제1 반도체층(15)에 부극성의 전압이 인가될 수 있다.
p형 도펀트는 활성층(21)의 우물층 및/또는 배리어층에 포함될 수 있다.
제6 반도체층(23)은 활성층(21) 상에 배치될 수 있다. 제6 반도체층(23)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제6 반도체층(23) 각각은 다수의 층으로 이루어진 초격자구조(superlattice structure)를 가질 수 있다. 예컨대, 제6 반도체층(23) 각각은 반복적으로 적층되는 AlGaN/GaN 구조를 포함할 수 있고, 이에 한정하지 않는다.
예컨대, 제6 반도체층(23)의 알루미늄 함량은 대략 15% 내지 대략 24%일 수 있다. 이러한 함량 범위에 의해 제1 캐리어의 차단성능이 향상되고 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입되는 주입 효율이 향상될 수 있다.
제6 반도체층(23)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 제6 반도체층(23)의 도핑 농도, 예컨대 마그네슘 농도는 대략 5×1018cm-3 내지 대략 1×1020cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 동작전압이 개선되며 광출력이 향상될 수 있다.
도시되지 않았지만, 활성층(21)과 제6 반도체층(23) 사이에 제2 반도체층(25)에서 생성된 제2 캐리어의 주입을 용이하여 하여 주는 정공주입층이 더 배치될 수 있다. 예컨대, 정공주입층은 GaN을 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25)은 활성층(21) 또는 제6 반도체층(23) 상에 배치될 수 있다. 제2 반도체층(25)은 활성층(21)에 제2 캐리어를 제공하여 줄 수 있다.
제2 반도체층(25)은 AlxInyGa(1-x-y)N(0≤x≤1, 0≤y≤1, 0≤x+y≤1)의 화합물 반도체 물질로 형성될 수 있지만, 이에 대해서는 한정하지 않는다. 예컨대, 제2 반도체층(25)은 InAlGaN, GaN, AlGaN, InGaN, AlN, InN, AlInN, GaAs, AlGaAs, GaAsP GaP, InP, GaInP 및 AlGaInP로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25)은 대략 1㎛ 이하의 두께를 가질 수 있다.
제2 반도체층(25)은 Mg, Zn, Ca, Sr, Ba와 같은 p형 도펀트를 포함할 수 있다. 제2 반도체층(25)의 도핑 농도, 예컨대 마그네슘 농도는 대략 5×1018cm-3 내지 대략 5×1020cm-3일 수 있다. 이러한 범위의 도핑 농도에 의해 동작전압이 개선되며 광출력이 향상될 수 있다.
(제3 반도체층의 상세 구조)
도 2는 제3 반도체층을 상세히 도시한다.
도 2를 참조하면, 제3 반도체층(17)은 제1 내지 제3 쌍으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다. 즉, 제3 반도체층(17)은 3개의 쌍 이상도 가능하다.
제1 내지 제3 쌍 각각은 제1 서브반도체층(17a)과 제2 서브반도체층(17b)을 포함할 수 있다. 이에 따라, 제1 쌍의 제2 서브반도체층(17b)의 상면은 제2 쌍의 제1 서브반도체층(17a)의 하면과 접하고, 제2 쌍의 제2 서브반도체층(17b)의 상면은 제3 쌍의 제1 서브반도체층(17a)의 하면과 접할 수 있다.
예컨대, 제1 쌍의 제1 서브반도체층(17a)의 하면은 제1 반도체층(15)의 상면과 접하고, 제3 쌍의 제2 서브반도체층(17b)의 상면은 제4 반도체층(19)의 하면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브반도체층(17a)은 GaN일 수 있다. 예컨대, 제2 서브반도체층(17b)은 InGaN일 수 있다. 즉, 제1 서브반도체층(17a)에는 In이 포함되고, 제2 서브반도체층(17b)은 In이 포함되지 않을 수 있다. 이에 따라, 제3 반도체층(17)에는 주기적으로, 예컨대 쌍 단위로 In이 포함될 수 있다.
제3 반도체층(17)은 상에 대략 830℃ 내지 대략 870℃의 온도에서 제1 반도체층(15) 상에 성장될 수 있다.
예컨대, MOCVD 장비의 챔버 내에 트리메틸갈륨(TMG) 가스와 질소(N2) 가스가 주입되고 있는 상태에서 In이 주기적으로 주입되도록 함으로써, 제1 내지 제3 쌍 각각의 제1 서브반도체층(17a) 및 제2 서브반도체층(17b)이 성장될 수 있다. In이 주입되지 않는 경우 TMG 가스와 질소 가스에 의해 GaN를 포함하는 제1 서브반도체층(17a)이 성장되고, In이 주입되는 경우 TMG 가스 및 질소 가스에 In이 혼합되어 InGaN을 포함하는 제2 서브반도체층(17b)이 성장될 수 있다.
예컨대, 제1 서브반도체층(17a)의 두께(T1)는 대략 15nm 내지 대략 40nm일 수 있다. 예컨대, 제2 서브반도체층(17b)의 두께(T2)는 대략 2nm 내지 대략 5nm일 수 있다.
제2 서브반도체층(17b)의 두께와 제1 서브반도체층(17a)의 두께의 비율은 대략 1:3 내지 대략 1:8일 수 있다. 이러한 범위에서, 제3 반도체층(17)의 수직 방향과 수평 방향으로의 성장 속도가 제어되어 브이피트와 같은 리세스(18)가 용이하게 형성될 수 있다.
예컨대, 제3 반도체층(17)의 하면과 리세스(18)의 경사면 사이의 기울기는 경사각(θ1)을 가질 수 있다. 경사각(θ1)은 85°이하일 수 있다. 경사각(θ1)이 85 경사각(θ1)이하의 기울기를 가질 때, 반도체소자가 방출하는 광량이 증가될 수 있다.
제2 서브반도체층(17b)의 두께와 제1 서브반도체층(17a)의 두께의 비율이 1:3 미만이거나 1:8을 초과하는 경우, 리세스(18)의 배치 밀도나 리세스(18)의 경사면의 기울기가 달라져 반도체소자(10)의 광출력, 동작전압, ESD(Electro Static Discharge) 특성이 저하될 수 있다. 배치 밀도는 리세스(18)의 분포 확률일 수 있다.
도면에서 리세스(18)는 제1 쌍의 제2 서브반도체층(17b)에서 시작되는 것으로 도시되고 있지만, 리세스(18)의 시작 위치는 다양하게 변경 가능하다.
제3 반도체층(17)의 리세스(18)는 반도체소자(10)의 전기적 및 광학적 특성을 개선할 수 있다. 하지만, 리세스(18)가 과도하게 배치되는 경우 즉, 리세스(18) 배치 밀도가 과도한 경우, 반도체소자(10)의 전기적 및 광학적 특성 및 신뢰성이 저하될 수 있다. 따라서, 리세스(18)의 배치 밀도(density) 및 크기(size)를 제어함으로써, 반도체소자(10)의 광학적, 전기적 특성을 향상시키고 신뢰성도 확보할 수 있다.
도 2에 도시한 바와 같이, 리세스(18)의 폭(W1) 또는 사이즈는 제3 반도체층(17)의 하부에서 상부로 갈수록 커질 수 있다. 이러한 경우, 제3 쌍의 제2 서브반도체층(17b)의 최상부 영역에서 리세스(18)의 최대 폭(W1)이 얻어질 수 있다.
제1 반도체층(15)은 예컨대 대략 1000℃ 내지 1,100℃의 온도에서 성장될 수 있다. 이러한 경우, 제3 반도체층(17)은 제1 반도체층(15)의 온도보다 낮은 온도, 즉 대략 830℃ 내지 대략 870℃의 온도에서 성장될 수 있다. 또한, 제3 반도체층(17)의 각 쌍에 포함된 제1 및 제2 서브반도체층(17a, 17b)은 서로 상이한 두께로 성장될 수 있다. 아울러, 제3 반도체층(17)의 각 쌍의 제1 및 제2 서브반도체층(17a, 17b)에 In이 선택적으로 함유될 수 있다. 따라서, 온도 조절, 두께 조절 및 인듐 함량의 조절을 통해 제3 반도체층(17)의 제1 서브반도체층(17a)과 제2 서브반도체층(17b)이 주기적으로 성장됨에 따라, 브이피트와 같은 리세스(18)가 용이하게 그리고 정밀하게 형성될 수 있다.
(제5 반도체층의 상세 구조)
도 3은 제6 반도체층을 상세히 도시한다.
도 3을 참조하면, 제6 반도체층(23)은 제1 내지 제3 쌍으로 구성될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 내지 제3 쌍 각각은 제1 서브반도체층(23a)과 제2 서브반도체층(23b, 23c, 23d)을 포함할 수 있다. 이에 따라, 제1 쌍의 제2 서브반도체층(23b)의 상면은 제2 쌍의 제1 서브반도체층(23a)의 하면과 접하고, 제2 쌍의 제2 서브반도체층(23c)의 상면은 제3 쌍의 제1 서브반도체층(23a)의 하면과 접할 수 있다.
예컨대, 제1 쌍의 제1 서브반도체층(23a)의 하면은 활성층(21)의 상면과 접하고, 제3 쌍의 제2 서브반도체층(23d)의 상면은 제2 반도체층(25)의 하면과 접할 수 있지만, 이에 대해서는 한정하지 않는다.
예컨대, 제1 서브반도체층(23a)은 GaN이고, 제2 서브반도체층(23b, 23c, 23d)은 AlGaN일 수 있다.
제1 쌍 내지 제3 쌍 각각의 제2 서브반도체층(23b, 23c, 23d)의 알루미늄 함량은 상이할 수 있다.
예컨대, 제1 쌍의 제2 서브반도체층(23b)은 AlxGa1-xN/GaN을 포함하고, 제2 쌍의 제2 서브반도체층(23c)은 AlyGa1-yN을 포함하며, 제3 쌍의 제2 서브반도체층(23d)은 AlzGa1-zN을 포함할 수 있다. 이러한 경우, x, y, z는 하기의 수학식 1과 수학식 2의 관계가 성립한다.
[수학식 1]
y=x-0.03,
[수학식 2]
z=y-0.03
x는 0.21 내지 0.24일 수 있다.
예를 들어, x가 0.24인 경우, 제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 24%이고, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 21%일 수 있고, 제3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 18%일 수 있다.
예를 들어, x가 0.21인 경우, 제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 21%, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 18%, 3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 15%일 수 있다.
따라서, 제6 반도체층(23)의 제1 내지 제3 쌍 각각의 제2 서브반도체층(23b, 23c, 23d)의 알루미늄 함량은 대략 15% 내지 대략 24% 범위 내에서 조절될 수 있다. 이러한 함량 범위에 의해 제1 캐리어의 차단성능이 향상되고 제2 반도체층(25)의 제2 캐리어가 활성층(21)으로 주입되는 주입 효율이 향상될 수 있다.
알루미늄 함량에 따라 반도체소자(10)의 광도(Po)를 달라지는데, 이는 도 4에 나타내어진다.
도 4는 제6 반도체층의 알루미늄 함량에 따른 광도를 나타낸다.
도 4를 참조하면, 알루미늄 함량이 24%일 때 광도(Po)가 가장 높고, 알루미늄 함량이 24%를 기준으로 감소되거나 증가되는 경우 광도(Po)가 낮아지는 것을 확인할 수 있다.
제1 쌍의 제2 서브반도체층(23b)의 알루미늄 함량은 대략 21% 내지 24%이고, 제2 쌍의 제2 서브반도체층(23c)의 알루미늄 함량은 대략 18% 내지 대략 21%이며, 제3 쌍의 제2 서브반도체층(23d)의 알루미늄 함량은 대략 15% 내지 대략 18%일 수 있다. 상술한 바와 같이, 제2 쌍 및 제3 쌍 각각의 제2 서브반도체층(23c, 23d)의 알루미늄 함량은 수학식 1과 수학식 2에 의해 결정될 수 있다.
알루미늄 함량이 21% 미만인 경우, 활성층(21)에서 제2 반도체층(25)로 제1 캐리어가 오버플로우(overflow)되어 누설 전류에 따른 광손실이 발생될 수 있다. 알루미늄 함량이 24%를 초과한 경우, 제2 반도체층(25)에서 주입되는 제2 캐리어가 활성층(21)으로 용이하게 주입되지 않아 동작전압이 상승될 수 있다.
(수평형 반도체소자)
도 5는 수평형 반도체소자를 도시한다.
수평형 반도체소자는 도 1에 도시된 제1 실시예에 따른 반도체소자에 대한 후속 공정이 추가되어 제조될 수 있다.
도 5를 참조하면, 도 1에 도시된 제1 실시예에 따른 반도체소자가 마련되는 경우, 메사 에칭(mesa etching)이 수행되어 반도체구조물의 일부 영역이 제거될 수 있다. 즉, 메사 에칭에 의해 제2 반도체층(25), 제6 반도체층(23), 활성층(21), 제4 반도체층(19), 제3 반도체층(17) 및 제1 반도체층(15) 각각의 가장자리 영역이 제거될 수 있다. 제1 반도체층(15)은 그 상부 일부가 제거되고 하부 일부는 제거되지 않을 수 있다.
이어서, 메사에칭으로 식각된 제1 반도체층(15) 상에 제1 전극(27)이 배치되고, 제2 반도체층(25) 상에 제2 전극(29)이 배치될 수 있다. 제1 전극(27) 및 제2 전극(29)은 도전성이 우수한 금속 물질로 형성될 수 있다. 제1 전극(27) 및 제2 전극(29) 각각은 적어도 하나 이상의 층을 포함할 수 있다.
제1 전극(27)의 상면은 반도체구조물의 활성층(21)보다 낮게 위치되도록 배치됨으로써, 반도체구조물의 활성층(21)에서 생성되는 광이 활성층(21)의 측면으로 발광될 때 제1 전극(27)에 의해 반사되지 않게 될 수 있다.
이와 달이, 제1 전극(27)의 상면은 반도체구조물의 활성층(21)보다 높게 위치되도록 배치됨으로써, 반도체구조물의 활성층(21)에서 생성되는 광이 활성층(21)의 측면에서 발광될 때, 제1 전극(27)의 측면에 의해 반사될 수 있다.
도시되지 않았지만, 제2 반도체층(25) 상에 투명전극층이 형성될 수 있다. 투명전극층은 스퍼터(sputter) 장비를 이용하여 형성될 수 있지만, 이에 대해서는 한정하지 않는다.
제2 반도체층(25) 상에 투명전극층이 형성되는 경우, 제2 전극(29)은 투명전극층 상에 배치될 수 있다.
투명전극층은 투명한 도전 물질을 포함할 수 있다. 투명전극층은 제2 반도체층(25)과의 오믹 특성이 우수하고 전류 스프레딩 특성이 우수한 물질로 형성될 수 있다. 예컨대, 투명전극층은 ITO, IZO(In-ZnO), GZO(Ga-ZnO), AZO(Al-ZnO), AGZO(Al-Ga ZnO), IGZO(In-Ga ZnO), IrOx, RuOx, RuOx/ITO, Ni/IrOx/Au 및 Ni/IrOx/Au/ITO로 이루어지는 그룹으로부터 선택된 적어도 하나를 포함할 수 있지만, 이에 대해서는 한정하지 않는다.
투명전극층이 제2 반도체층(25) 상에 배치된 후 메사 에칭이 수행되거나 메사 에칭이 수행된 후 투명전극층이 제2 반도체층(25) 상에 배치될 수 있다.
제2 전극(29)은 투명전극층이 제2 반도체층(25) 상에 배치된 후 투명전극층 상에 배치되거나 투명전극층이 제2 반도체층(25) 상에 배치되고 메사 에칭이 수행된 후 투명전극층 상에 배치될 수 있다.
도시되지 않았지만, 도 5에 도시된 수평형 반도체소자가 180도 뒤집혀 반도체소자 패키지에 채택되는 경우, 플립형 반도체소자로 사용될 수 있다. 이러한 경우, 제2 반도체층(25) 상에 반사전극층이 추가적으로 배치될 수 있지만, 이에 대해서는 한정하지 않는다.
제1 실시예를 정리하면, 다음과 같다.
제1 도전형 반도체층은 Si로 이루어지는 제1 도펀트 및 C로 이루어지는 제2 도펀트를 포함할 수 있다. 제1 도전형 반도체층은 제1 도펀트의 농도가 다른 제1 및 제2 층(15, 17)을 포함할 수 있다. 제1 반도체층(15)의 제1 도펀트의 농도를 a, 제1 반도체층(15)의 제2 도펀트의 농도를 b, 제3 반도체층(17)의 제1 도펀트 농도를 c 및 제3 반도체층(17)의 제2 도펀트의 농도를 d라고 할 때, 하기 수학식 3을 만족할 수 있다.
[수학식 3]
a>c 및 b<d
제1 반도체층(15)의 제1 도펀트의 농도와 제3 반도체층(17)의 제1 도펀트의 농도의 비는 하기 수학식 4를 만족할 수 있다.
[수학식 4]
a:c = 1:o ~ 1:p
o는 제3 반도체층(17)의 제1 도펀트의 농도의 하한값이고, p는 제3 반도체층(17)의 제1 도펀트의 농도의 상한값일 수 있다. o는 0.027이고, p는 0.4일 수 있다.
제1 반도체층(15)의 제2 도펀트의 농도와 제3 반도체층(17)의 제2 도펀트의 농도의 비는 하기 수학식 5를 만족할 수 있다.
[수학식 5]
b:d = 1:q ~ 1:r
q는 제3 반도체층(17)의 제2 도펀트의 농도의 하한값이고, r은 제3 반도체층(17)의 제2 도펀트의 농도의 상한값일 수 있다. q는 1이고, r은 1.5일 수 있다.
제1 및 제2 리세스(18, 20)는 브이피트 형상을 갖는 반도체소자.
제2 리세스(20)의 제1 경사면의 제1 기울기 각도(θ1)는 제1 리세스(18)의 제2 경사면의 제2 기울기 각도(θ2)보다 클 수 있다.
제2 리세스(20)의 제2 최대폭(W2)은 제1 리세스(18)의 제1 최대폭(W1)보다 클 수 있다.
실시예2
도 6은 제2 실시예에 따른 반도체소자를 도시한다.
제2 실시예는 제7 반도체층(31)을 제외하고는 제1 실시예와 동일하다. 제2 실시예에서 제1 실시예와 동일한 특성, 동작, 구조 및 기능에 대해서는 동일한 도면부호를 부여하고 상세한 설명은 생략한다. 제2 실시예에서 누락된 설명은 상술한 제1 실시예로부터 용이하게 이해될 수 있다.
도 6을 참조하면, 제1 반도체층(15), 활성층(21) 및 제2 반도체층(25)에 의해 반도체구조물이 구성될 수 있다.
제1 반도체층(15) 아래에 버퍼층(13)이 배치될 수 있다. 제1 반도체층(15)과 활성층(21) 사이에 제3 반도체층(17) 및 제4 반도체층(19)이 배치될 수 있다. 활성층(21)과 제2 반도체층(25) 상이에 제6 반도체층(23)이 배치될 수 있다.
버퍼층(13), 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19), 활성층(21), 제6 반도체층(23) 및 제2 반도체층(25)은 기판(11) 상에 배치될 수 있다.
도 7에 도시한 바와 같이, 제3 반도체층(17) 상에 제7 반도체층(31)이 배치될 수 있다.
예컨대, 제7 반도체층(31)은 제3 반도체층(17)과 제4 반도체층(19) 사이에 배치될 수 있다.
제4 반도체층(19)이 생략된 경우, 예컨대 제7 반도체층(31)은 제3 반도체층(17)과 활성층(21) 사이에 배치될 수 있다.
도 7에서는 제7 반도체층(31)이 제3 반도체층(17)과 별개로 도시되고 있지만, 제7 반도체층(31)은 제3 반도체층(17)의 다수의 서브반도체층 중 적어도 하나의 서브반도체층일 수 있다.
제3 반도체층(17)은 제1 내지 제3 쌍을 포함하고, 각 쌍은 제1 서브반도체층(17a)과 제2 서브반도체층(17b)을 포함할 수 있다. 제3 반도체층(17)의 각 쌍에서 제1 서브반도체층(17a)은 In이 함유되지 않은 GaN층이고, 제2 서브반도체층(17b)은 In이 함유된 InGaN층일 수 있다.
제7 반도체층(31)은 예컨대, 제3 반도체층(17)의 최상층에 위치된 제3 쌍 위에 배치될 수 있다. 즉, 제7 반도체층(31)은 제3 반도체층(17)의 제3 쌍의 제2 서브반도체층(17b) 상에 배치될 수 있다. 제7 반도체층(31)은 In이 함유되지 않은 GaN층일 수 있지만, 이에 대해서는 한정하지 않는다.
제3 반도체층(17)의 성장온도는 제1 반도체층(15) 또는 활성층(21)의 성장온도보다 낮고, 제7 반도체층(31)의 성장온도는 제3 반도체층(17)의 성장온도보다 낮을 수 있다.
제3 반도체층(17)의 성장온도는 예컨대, 대략 830℃ 내지 대략 870℃일 수 있다. 구체적으로, 제3 반도체층(17)의 성장온도는 850℃일 수 있다.
제7 반도체층(31)의 성장온도는 대략 790℃ 내지 대략 820℃일 수 있다. 구체적으로, 제3 반도체층(17)의 성장온도는 805℃일 수 있다.
제3 반도체층(17) 및 제7 반도체층(31)은 카본을 포함할 수 있다.
카본 농도는 성장온도에 반비례할 수 있다. 즉, 카본 농도는 성자온도가 낮아질수록 증가될 수 있다.
제7 반도체층(31)의 성장온도가 제3 반도체층(17)의 성장온도보다 낮기 때문에, 제7 반도체층(31)의 카본 농도는 제3 반도체층(17)의 카본 농도보다 클 수 있다.
제7 반도체층(31)의 카본 농도와 제3 반도체층(17)의 카본 농도의 비는 대략 1:1 내지 대략 1.6:1일 수 있다.
예컨대, 제3 반도체층(17)의 카본 농도는 대략 4×1016cm-3 내지 6×1016cm-3이고, 제7 반도체층(31)의 카본 농도는 대략 6×1016cm-3 내지 대략 1×1017cm-3일 수 있다.
한편, 제1 반도체층(15)에서 제3 반도체층(17)으로 전류가 주입되는 경우, 제1 반도체층(15)와 제3 반도체층(17) 사이의 저항 차이로 인해 반도체소자에 주입되는 전류의 균일도가 개선될 수 있다.
제3 반도체층(17) 및 제7 반도체층(31)은 Si, Ge, Sn, Se, Te와 같은 n형 도펀트를 포함할 수 있다. 제3 반도체층(17)의 도핑 농도, 예컨대 Si 농도는 대략 8×1017cm-3 내지 대략 2×1018cm-3이고, 제7 반도체층(31)의 도핑 농도, 예컨대 Si 농도는 대략 2×1018cm-3 내지 대략 5×1018cm-3일 수 있다. 이러한 농도 범위에 의해 동작전압과 에피 품질이 개선될 수 있다.
제7 반도체층(31)의 도핑 농도가 제3 반도체층(17)의 도핑 농도보다 더 크게 도핑될 수 있다.
제7 반도체층(31)의 실리콘(Si) 농도와 제3 반도체층(17)의 Si 농도의 비는 대략 1:1 내지 대략 1.625:1일 수 있다.
제7 반도체층(31)에서 카본 농도와 Si 농도의 비는 대략 1:20 내지 대략 1:80일 수 있다. 이러한 비율 범위에 의해 제7 반도체층(31)의 저항 증가가 억제될 수 있다.
즉, 제7 반도체층(31)의 카본 농도가 제3 반도체층(17)의 카본 농도보다 증가됨에 따라 제7 반도체층(31)의 저항이 증가됨이 상쇄될 수 있다. 구체적으로, 제7 반도체층(31)의 실리콘 농도가 제3 반도체층(17)의 실리콘 농도보다 더 크게 도핑됨으로써, 제7 반도체층(31)의 카본 농도가 제3 반도체층(17)의 카본 농도보다 증가됨으로 인한 저항 증가가 더 높게 도핑된 Si 농도에 의해 상쇄되어, 제7 반도체층(31)의 저항이 제3 반도체층(17)의 저항과 같거나 작게 될 수 있다.
이와 같이, 제7 반도체층(31)의 저항이 증가되지 않도록 함으로써, 제1 반도체층(15)의 제1 캐리어가 용이하게 활성층(21)으로 주입될 수 있다.
한편, 제3 반도체층(17)의 두께는 대략 130nm 내지 대략 170nm이고, 제7 반도체층(31)의 두께는 대략 30nm 내지 대략 70nm일 수 있다. 제3 반도체층(17)의 두께는 150nm이고, 제7 반도체층(31)의 두께는 50nm일 수 있다.
제7 반도체층(31)의 두께와 제3 반도체층(17)의 두께의 비는 대략 1:2.5 내지 대략 1:7.14일 수 있다. 이러한 두께 비율에 의해 동작전압이 개선되고 리세스(18)가 균일하게 생성될 수 있다.
제7 반도체층(31)의 온도가 제3 반도체층(17)의 온도보다 낮아지도록 하는 한편, 제3 반도체층(17)과 제7 반도체층(31)의 두께 비를 조절하여 줌으로써, 제7 반도체층(31)의 제2 리세스(20)의 폭(W2)이 제3 반도체층(17)의 제1 리세스(18)의 폭(W1)보다 확장되도록 형성될 수 있다. 제2 리세스(20)는 제1 리세스(18)로부터 이어질 수 있다.
즉, 제3 반도체층(17)의 제3 쌍의 제2 서브반도체층(17b)의 최상부 영역에서 제1 최대 폭(W1)을 갖는 제1 리세스(18)가 형성될 수 있다. 제7 반도체층(31)의 최상부 영역에서 제2 최대 폭(W2)를 갖는 제2 리세스(20)가 형성될 수 있다. 제2 최대 폭(W2)는 제1 최대 폭(W1)보다 클 수 있다.
아울러, 법선을 기준으로 제3 반도체층(17)에서의 제1 리세스(18)의 제1 경사면의 제1 기울기(S1)보다 제7 반도체층(31)에서의 제2 리세스(20)의 제2 경사면의 제2 기울기(S2)가 더 커질 수 있다.
예컨대, 제3 반도체층(17)에서의 제1 리세스(18)의 제1 경사면의 제1 기울기 각도는 법선을 기준으로 θ1이고, 제7 반도체층(31)에서의 제2 리세스(20)의 제2 경사면의 제2 기울기 각도는 법선을 기준으로 θ2일 수 있다. 이러한 경우, 제2 기울기 각도(θ2)는 제1 기울기 각도(θ1)보다 클 수 있다.
이와 같이, 제7 반도체층(31)에서 폭(W2)이 커지고 기울기(S2)가 증가됨에 따라, 제3 반도체층(17)의 제1 리세스(18)보다 제6 반도체의 제2 리세스(20)가 더욱 더 확장될 수 있다. 이와 같이 제2 리세스(20)가 확장됨에 따라, 활성층(21)에서 생성된 광이 제2 리세스(20)를 통해 더욱 더 효율적으로 추출될 수 있으므로, 광도가 증가될 수 있다.
제2 실시예를 정리하면, 다음과 같다.
제1 도전형 반도체층은 실리콘으로 이루어지는 제1 도펀트 및 카본으로 이루어지는 제2 도펀트를 포함할 수 있다. 제1 도전형 반도체층은 제1 도펀트의 농도가 다른 제1 및 제2 층(15, 17)을 포함할 수 있다. 제1 반도체층(15)의 제1 도펀트의 농도를 a, 제1 반도체층(15)의 제2 도펀트의 농도를 b, 제3 반도체층(17)의 제1 도펀트 농도를 c 및 제3 반도체층(17)의 제2 도펀트의 농도를 d라고 할 때, 상기 수학식 3을 만족할 수 있다.
제1 반도체층(15)의 제1 도펀트의 농도와 제3 반도체층(17)의 제1 도펀트의 농도의 비는 상기 수학식 4를 만족할 수 있다.
제1 반도체층(15)의 제2 도펀트의 농도와 제3 반도체층(17)의 제2 도펀트의 농도의 비는 상기 수학식 5를 만족할 수 있다.
제1 도전형 반도체층은 제3 반도체층(17)의 제1 도펀트의 농도와 다른 제7 반도체층(31)을 포함할 수 있다.
제7 반도체층(31)의 제1 도펀트의 농도를 e 및 제7 반도체층(31)의 제2 도펀트의 농도를 f라고 할 때, 하기 수학식 6을 만족할 수 있다.
[수학식 6]
c<e<a 및 b<d<f
제3 반도체층(17)의 제1 도펀트의 농도와 제7 반도체층(31)의 제1 도펀트의 농도의 비는 하기 수학식 7를 만족할 수 있다.
[수학식 7]
c:e = 1:s ~ 1:t
s는 제7 반도체층(31)의 제1 도펀트의 농도의 하한값이고, t는 제7 반도체층(31)의 제1 도펀트의 농도의 상한값일 수 있다. s는 1이고, t는 6.25일 수 있다.
제3 반도체층(17)의 제2 도펀트의 농도와 제7 반도체층(31)의 제2 도펀트의 농도의 비는 하기 수학식 8을 만족할 수 있다.
[수학식 8]
d:f = 1:u ~ 1:v
u는 제7 반도체층(31)의 제2 도펀트의 농도의 하한값이고, v는 제7 반도체층(31)의 제1 도펀트의 농도의 상한값일 수 있다. u는 1이고, v는 2.5일 수 있다.
제7 반도체층(31)의 두께와 제3 반도체층(17)의 두께의 비는 1:2.5 내지 1:7.14일 수 있다. 제7 반도체층(31)의 두께와 제3 반도체층(17)의 두께의 비가 1:2.5 이상인 경우, 제2 리세스(20)의 폭이 커져 활성층(21)에서 생성된 광이 제2 리세스(20)를 통해 더욱 더 효율적으로 추출될 수 있으므로, 광도가 증가될 수 있다. 제7 반도체층(31)의 두께와 제3 반도체층(17)의 두께의 비는 1:7.14이하인 경우, 제7 반도체층(31)의 두께를 얇게 하여 반도체소자(10, 10A)의 두께를 최소화할 수 있다.
제3 반도체층(17)은 다수의 제1 리세스(18)를 갖고, 제7 반도체층(31)은 제1 방향으로 다수의 제1 리세스(18)와 중첩되는 다수의 제2 리세스(20)를 가질 수 있다. 제1 방향은 제2 도전형 반도체층에서 제1 도전형 반도체층으로 향하는 방향일 수 있다.
제1 및 제2 리세스(18, 20)는 브이피트 형상을 가질 수 있다.
제2 리세스(20)의 제1 경사면의 제1 기울기 각도(θ1)는 제1 리세스(18)의 제2 경사면의 제2 기울기 각도(θ2)보다 클 수 있다.
제2 리세스(20)의 제2 최대폭(W2)은 제1 리세스(18)의 제1 최대폭(W1)보다 클 수 있다.
제3 반도체층(17)은 제1 반도체층(15) 상에 배치되고, 제7 반도체층(31)은 제3 반도체층(17)과 활성층(21) 사이에 배치될 수 있다.
실시예3
도 8은 제3 실시예에 따른 반도체소자의 각 레이어의 성분을 검출하는 이차 이온 질량 분석법(이하, 심스(SIMS: Secondary Ion Mass Spectroscopy)라 함) 데이터를 도시한다. 심스(SIMS)는 반도체 구조물에 1차 이온을 조사하여, 상기 1차 이온에 의해 산란되어 방출되는 반도체 구조물을 구성하는 2차 이온을 검출하는 방법이며, 비행 시간형 심스와 다이나믹 심스 등의 방법이 있을 수 있다.
제3 실시예는 반도체소자의 각 레이어의 함유량과 도핑농도에 관한 것이다.
심스(SIMS) 데이터를 이용하여, 반도체소자의 각 레이어가 포함하는 2차 이온 강도 및/또는 도핑농도가 검출될 수 있다. 즉, 1차 이온을 도 1에 도시된 제1 도전형 반도체층, 활성층(21), 및 제2 도전형 반도체층에 조사하였을 때, 제1 도전형 반도체층, 활성층(21) 및 제2 도전형 반도체층에 포함된 In 이온 강도, Si 농도, 및 C 농도가 2차 이온으로 방출될 수 있다.
제1 반도체층은 제1 반도체층(15), 제3 반도체층(17), 제4 반도체층(19) 및 제5 반도체층(22) 중 적어도 하나 이상의 반도체층을 포함할 수 있다. 제2 반도체층은 제6 반도체층(23) 및 제2 반도체층(25) 중 적어도 하나의 반도체층을 포함할 수 있다.
심스(SIMS) 데이터는 비행 시간형 2차 이온 질량 분석법(TOF-SIMS, Time-of-Flight Secondary Ion Mass Spectrometry)에 의한 분석 데이터일 수 있다.
심스(SIMS) 데이터는 1차 이온을 타겟의 표면에 조사하고 방출되는 2차 이온의 개수를 카운팅하여 분석할 수 있다. 이때, 1차 이온은 O2+, Cs+, Bi+ 등에서 선택될 수 있고, 가속 전압은 20 내지 30 keV 내에서 조절될 수 있고, 조사 전류는 0.1pA 내지 5.0pA에서 조절될 수 있고, 조사 면적은 20nm×20nm일 수 있다. 다만, 이에 한정하지 않고 시료를 측정하기 위한 조건은 시료의 성분에 따라 달라질 수 있다.
심스(SIMS) 데이터는 반도체구조물의 표면(깊이가 0인 지점)에서 내부 방향을 따라 점차 식각하면서 2차 이온 질량 스펙트럼을 수집할 수 있다.
또한, SIMS 분석에 의한 결과는 물질의 2차 이온 강도 또는 도핑 농도에 대한 스펙트럼으로 해석할 수 있는데, 2차 이온 강도 또는 도핑 농도의 해석에 있어서 0.95배 이상 내지 1.05배 이내에 발생하는 노이즈를 포함할 수 있다. 따라서, "같다/동일하다" 라는 기재는 하나의 특정 2차 이온 강도 또는 도핑 농도의 0.9배 이상 내지 1.1배 이내의 노이즈를 포함하여 지칭할 수 있다.
도 8에 도시된 심스(SIMS) 데이터를 바탕으로 2차 이온의 상대적인 강도 및/또는 도펀트의 농도를 바탕으로 각 지점(① 내지 ⑦))과 각 구간(S1 내지 S4)의 영역에 대응되는 레이어가 용이하게 파악될 수 있다. 이차이온분석시에 이차 이온 강도의 세기는 로그 스케일(log scale)일 수 있다. 다만, 이에 한정하지 않고 이차 이온 강도의 세기는 리니어 스케일(linear scale)일 수 있다. 2차 이온 강도는 1차 이온이 반도체구조물에 조사된 후 반도체구조물에서 2차 이온으로 방출되는 2차 이온 강도를 의미할 수 있다. 2차 이온은 In, Al, Ga, N, As, P 중 적어도 하나 이상을 포함할 수 있다. 본 실시 예에서는 In 이온의 상대적인 강도로 설명하지만, 이에 한정하지 않고 다른 물질을 포함할 수 있다.
제3 실시예에서는 그래프에 보여지는 In 이온 강도와 제1 도펀트를 이용하여 용이하게 다수의 레이어를 용이하게 파악할 수 있다. 예컨대, In 이온 강도와 제1 도펀트를 이용하여 제1 내지 제6 지점(① 내지 ⑥)이 정의되고, 이와 같이 정의된 제1 내지 제6 지점(① 내지 ⑥)을 이용하여 각 레이어가 파악될 수 있다. 이하의 설명에서, 제1 도펀트는 실리콘(Si)이고, 제2 도펀트는 카본(C)일 수 있다.
도 8에서 반도체 구조물 내에서 In 이온 강도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가질 수 있다. 구체적으로 복수의 변곡점은 기판 방향에 따라 In 이온 강도가 작아지는 영역과 반도체 구조물의 표면 방향에 따라 In 이온 강도가 커지는 영역 사이의 변곡점을 가질 수 있다. 표면 방향은 제1 방향으로 지칭되고, 기판 방향은 제2 방향으로 지칭될 수 있지만, 이에 대해서는 한정하지 않는다. 상기 변곡점은 반도체 구조물의 표면 방향 또는 기판 방향에 대한 In 이온 강도의 최소값 또는 최대값일 수 있다. 반도체 구조물 내에서 In 이온 강도가 가장 높은 지점은 최대값일 수 있고, In 이온 강도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 영역에서 가장 낮은 변곡점은 최소값일 수 있다. In 이온 강도가 가장 낮은 지점(101)과 동일한 In 이온 강도를 가지며, 표면 방향으로 인접한 제1 지점(①)과 기판 방향으로 가장 인접한 제2 지점(②)이 정의될 수 있다. 제1 지점(①)과 제2 지점(②) 사이의 영역은 활성층일 수 있다. 또한, 활성층은 상술한 실시예 1의 활성층에 대응될 수 있으나, 반드시 이에 한정하지는 않는다. 다수의 피크(P11, P12)와 밸리(P21, P22)가 포함하는 In 이온 강도가 가장 높은 지점은 우물층에 대응될 수 있다. 피크지점(P11)의 In 이온 강도를 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 장벽층을 가질 때, 반도체소자의 발광효율이 향상될 수 있다.
도 8에서 In 이온 강도가 가장 높은 지점을 기준으로 제2 지점(②)에서 기판 방향으로 이격되는 영역에 In 이온 강도가 가장 높은 지점의 In 이온 강도에 비해 0.5배 내지 0.7배의 In 이온 강도를 갖는 피크(P14)가 적어도 하나 이상 배치될 수 있다. 적어도 하나 이상의 피크(P14)를 갖는 In 이온 농도 중 In 이온 농도가 가장 높은 피크의 지점(103)과 같은 In 이온 강도를 가지며, 표면 방향으로 가장 인접하여 제3 지점(③)이 배치될 수 있다.
또한, 도 8에서 제1 도펀트의 농도가 가장 높은 지점을 기준으로 0.1배 내지 0.2배의 제1 도펀트의 농도를 갖는 영역에서 가장 높은 제1 도펀트의 농도와 같은 농도를 가지며, 기판 방향으로 인접하여 제4 지점(④)이 배치될 수 있고, 표면 방향으로 첫번째와 두번째로 순서대로 인접하여 제6 지점(⑥)과 제5 지점(⑤)이 배치될 수 있다.
상술한 바와 같이, 제1 지점(①)과 제2 지점(②) 사이의 영역에 다수의 피크(P11, P12)와 밸리(P21, P22)가 배치될 수 있다. 제1 지점(①)과 제2 지점(②) 사이의 영역에 In 이온 강도가 가장 높은 지점이 위치될 수 있다. 가장 높은 지점은 다수의 제1 피크(P11) 중 하나 일 수 있다. 제2 피크(P11)는 In 이온 농도가 가장 높은 지점을 기준으로 0.93배 내지 0.95배일 수 있다. 제1 밸리(P21)는 In 이온 농도가 가장 높은 지점을 기준으로 0.9배 내지 0.93배일 수 있다. 제2 밸리(P22)는 In 이온 농도가 가장 높은 지점을 기준으로 0.3배 내지 0.5배일 수 있다.
제3 지점(③)과 제4 지점(④) 사이의 영역에 다수의 제4 피크(P14)와 제4 밸리(P24)가 배치될 수 있다. 제4 피크(P14)는 In 이온 농도가 가장 높은 지점(103)을 기준으로 0.5배 내지 0.7배일 수 있다. 제4 밸리(P24)는 제4 피크(P14) 사이에서 가장 낮은 지점일 수 있다.
제5 지점(⑤)과 제6 지점(⑥) 사이의 영역에 제3 레벨(Q13)이 배치될 수 있다. 제3 레벨(Q13)은 가장 높은 지점을 하나 갖는 피크일 수 있고, 다수의 지점이 동일하거나 유사한 지점을 갖는 레벨일 수도 있다. 제3 레벨(Q13)는 제1 도펀트의 가장 높은 지점을 기준으로 0.2배 내지 0.35배일 수 있다.
제3 지점(③)과 제6 지점(⑥) 사이의 영역에 In 이온 강도에 대한 적어도 하나 이상의 제3 피크(P2)가 배치될 수 있다. 제3 피크(P2)은 In 이온 강도가 가장 높은 지점을 기준으로 0.7배 내지 0.85배일 수 있다.
이러한 제1 내지 제6 지점(① 내지 ⑥)으로부터 제1 내지 제4 구간(S1, S2, S3, S4)이 정의될 수 있다. 즉, 제1 지점(①)과 제2 지점(②) 사이의 영역이 제1 구간(S1)으로 정의되고, 제5 지점(⑤)과 제6 지점(⑥) 사이의 영역이 제2 구간(S2)으로 정의될 수 있다. 아울러, 제6 지점(⑥)과 제3 지점(③) 사이의 영역이 제3 구간(S3)으로 정의되고, 제3 지점(③)과 제4 지점(④) 사이의 영역이 제4 구간(S4)으로 정의될 수 있다.
제1 구간(S1)에는 In 이온 강도에 대한 다수의 제1 피크(P11)와 제1 피크(P11)보다 낮은 다수의 제2 피크(P12)가 포함될 수 있다. 제1 구간(S1)에는 In 이온 강도에 대한 다수의 제1 밸리(P21)와 제1 밸리(P21)보다 낮은 다수의 제2 밸리(P22)가 포함될 수 있다. 제1 구간(S1)에는 다수의 제1 밸리(P21)가 다수의 제1 피크(P11) 사이에 교대로 위치될 수 있다. 제1 구간(S1)에는 다수의 제2 밸리(P22)가 다수의 제2 피크(P12) 사이에 교대로 위치될 수 있다.
이와 같이, In 이온 강도에 대한 다수의 제1 피크(P11)와 다수의 제1 밸리(P21)가 교대로 위치되고 In 이온 강도에 대한 다수의 제2 피크(P12)와 다수의 제2 밸리(P22)가 교대로 위치되는 제1 구간(S1)으로부터 활성층(21)이 식별될 수 있다. 활성층(21)은 제1 구간(S1)에 대응될 수 있지만, 이에 대해서는 한정하지 않는다.
상술한 바와 같이, 활성층(21)은 다수의 우물층과 다수의 배리어층이 교대로 배치될 수 있다. 따라서, 제1 피크(P11)는 우물층에서 검출된 In 이온 강도이고, 제1 밸리(P21)는 배리어층에서 검출된 In 이온 강도일 수 있다. 제1 밸리(P21)의 In 이온 강도와 제1 피크(P11)의 In 이온 강도는 1: 1.5 내지 1: 3일 수 있다. 이와 같은 제1 피크(P11)의 In 이온 강도와 제1 밸리(P21)의 In 이온 강도 비에 의해 원하는 컬러의 파장의 광이 생성될 수 있다.
제1 구간(S1)에서, 제2 밸리(P22)의 In 이온 강도는 제1 밸리(P21)의 In 이온 강도보다 낮을 수 있다. 제2 구간(S2)에서의 In 이온 강도는 제2 밸리(P22)의 In 이온 강도보다 낮고 제4 밸리(P24)보다 높은 In 이온 강도를 갖는 제3 밸리(P23)가 포함될 수 있다. 제2 구간(S2)에는 제1 도펀트에 대해 제1 레벨(Q11)보다 낮고 제2 레벨(Q12)보다 높은 제3 레벨(Q13)이 포함될 수 있다.
제2 밸리(P22)의 In 이온 강도와 제3 밸리(P23)의 In 이온 강도의 차이(D22)는 제1 밸리(P21)의 In 이온 강도와 제2 밸리(P22)의 In 이온 강도의 차이(D21)보다 클 수 있다. 예컨대, 제2 밸리(P22)의 In 이온 강도와 제3 밸리(P23)의 In 이온 강도의 차이(D22)는 제1 밸리(P21)의 In 이온 강도와 제2 밸리(P22)의 In 이온 강도의 차이(D21)보다 1.5배 내지 3배 클 수 있다.
제3 구간(S3)에는 In 이온 강도에 대한 제3 피크(P2)가 포함될 수 있다. 제3 피크(P2)의 In 이온 강도는 제2 피크(P12)의 In 이온 강도보다 낮을 수 있다. 제3 구간(S3)에는 제1 도펀트에 대한 밸리(Q21)가 포함될 수 있다.
제2 피크(P12)의 In 이온 강도와 제3 피크(P2)의 In 이온 강도의 차이(D12)는 제1 피크(P11)의 In 이온 강도와 제2 피크(P12)의 In 이온 강도의 차이(D11)보다 클 수 있다. 예컨대, 제2 피크(P12)의 In 이온 강도와 제3 피크(P2)의 In 이온 강도의 차이(D12)는 제1 피크(P11)의 In 이온 강도와 제2 피크(P12)의 In 이온 강도의 차이(D11)보다 1.5배 내지 2.5배 클 수 있다.
제4 구간(S4)에는 In 이온 강도에 대한 다수의 제4 피크(P14)와 다수의 제4 밸리(P24)가 포함될 수 있다. 제4 피크(P14)의 In 이온 강도는 제3 피크(P2)의 In 이온 강도보다 낮을 수 있다. 제4 밸리(P24)의 In 이온 강도는 제3 밸리(P23)의 In 이온 강도보다 낮을 수 있다. 제4 밸리(P24)는 제4 피크(P14) 사이에 교대로 위치될 수 있다. 제4 구간(S4)에는 제1 도펀트에 대해 제1 레벨(Q11)보다 낮고 제3 레벨(Q13)보다 큰 제2 레벨(Q12)이 포함될 수 있다.
제3 피크(P2)의 In 이온 강도와 제4 피크(P14)의 In 이온 강도의 차이(D13)는 제2 피크(P12)의 In 이온 강도와 제3 피크(P2)의 In 이온 강도의 차이(D12)와 같거나 클 수 있다. 예컨대, 제3 피크(P2)의 In 이온 강도와 제4 피크(P14)의 In 이온 강도의 차이(D13)는 제2 피크(P12)의 In 이온 강도와 제3 피크(P2)의 In 이온 강도의 차이(D12)보다 1배 내지 1.5배 클 수 있다. 아울러, 제3 밸리(P23)의 In 이온 강도와 제4 밸리(P24)의 In 이온 강도의 차이(D23)는 제2 밸리(P22)의 In 이온 강도와 제3 밸리(P23)의 In 이온 강도의 차이(D22)보다 작을 수 있다. 예컨대, 제3 밸리(P23)의 In 이온 강도와 제4 밸리(P24)의 In 이온 강도의 차이(D23)는 제2 밸리(P22)의 In 이온 강도와 제3 밸리(P23)의 In 이온 강도의 차이(D22)보다 0.01배 내지 0.08배 작을 수 있다.
제4 구간(S4)에서 In 이온 강도가 가장 높은 지점(103)은 상기 제1 구간(S1), 제3 구간(S3) 내에서 In 이온 강도가 가장 높은 지점보다 낮은 In 이온 강도를 가질 수 있다. 또한, 복수의 제4 피크(P14)를 가짐으로써 제1 구간(S1)의 영역과 기판 사이의 응력을 완화할 수 있다. 따라서, 제4 구간(S4)의 제4 피크(P14)에 대응되는 고점은 복수 개가 배치될 수 있고, 2개 이상 내지 6개 이하의 고점이 배치될 수 있다. 상기 고점이 2개 이상인 경우, 기판과 제1 구간(S1)의 영역 사이의 응력을 완화하고, 박막의 품질을 개선할 수 있다. 상기 고점이 6 개 이하인 경우 상기 제4 구간(S4)의 두께를 너무 두껍지 않게 확보할 수 있어, 제1 구간(S1)의 영역과 기판 사이의 응력을 완화할 수 있다.
제4 구간(S4)은 중간 온도층일 수 있다. 중간 온도란 제4 구간(S4)을 구성하기 위한 온도일 수 있으며, 제4 구간(S4)의 성장온도는 제4 지점(④)과 기판 사이의 영역이나 제1 구간(S1) 의 성장온도보다 낮을 수 있다. 제4 구간(S4)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 각 서브반도체층(도 2의 17a, 17b 참조)의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 다수의 리세스(recess)(18)가 형성될 수 있고, 예시적으로 리세스(18)의 측면은 브이피트의 형상을 가질 수 있다. 여기서, 수직 방향은 반도체구조물의 표면 방향이고, 수평 방향은 반도체구조물의 표면에 평행한 방향일 수 있다.
또한, 제4 구간(S4)은 제4 지점(④)과 기판 사이에 배치되는 구간의 제2 도펀트 농도에 비해 1.5배 내지 2.5배의 제2 도펀트 농도를 가질 수 있다. 따라서, SIMS 분석에 의한 스펙트럼에서 상기 제4 지점(④)에서 제2 도펀트의 농도가 돌출되는 돌출부(150)가 배치될 수 있다. 상기 제4 구간(S4)의 제1 도펀트 농도는 상기 제4 지점(④)과 기판 사이에 배치되는 구간의 제1 도펀트 농도에 비해 낮은 값을 가지고 있고, 상기 제2 도펀트 농도는 상기 제4 지점(④)과 기판 사이에 배치되는 구간의 제2 도펀트 농도에 비해 높은 값을 가지고 있다. 따라서, 상기 제4 구간(S4)의 저항은 상기 제4 지점(④)과 기판 사이에 배치되는 구간의 저항보다 높을 수 있기 때문에 활성층으로 주입되는 제1 도펀트의 분포가 균일해질 수 있다. 또한, 상기 제4 구간(S4)의 제2 도펀트 농도의 스펙트럼이 상기 제4 지점(④)에서 돌출부(150)를 가질 수 있기 때문에 상기 제4 구간(S4)에서 리세스의 저점이 배치될 수 있다. 따라서, 이러한 리세스에 기반하여 상기 제4 지점(④)과 상기 제1 지점(①) 사이에 리세스가 배치될 수 있고, 이에 따라 반도체 소자의 광추출 효율과 동작 전압을 개선할 수 있다.
한편, 제1 레벨(Q11)과 제2 레벨(Q12) 사이의 제1 도펀트의 차이(E11)는 제3 레벨(Q13)과 제2 레벨(Q12)의 제1 도펀트의 차이(E12)보다 클 수 있다. 예컨대, 제1 레벨(Q11)과 제2 레벨(Q12) 사이의 제1 도펀트의 차이(E11)는 제3 레벨(Q13)과 제2 레벨(Q12)의 제1 도펀트의 차이(E12)보다 10배 내지 15배 클 수 있다.
이상과 같이, 도 8에 보여지는 In 이온 강도에 대한 제1 내지 제4 피크(PP11, P12, P2, P14)와 제1 내지 제4 밸리(P21, P21, P23, P24) 와 제1 도펀트에 대한 제1 내지 제3 레벨(Q11, Q12, Q13)과 밸리(Q21)를 이용하여 제1 내지 제6 지점(① 내지 ⑥)이 정의될 수 있다. 따라서, 심스(SIMS) 데이터를 통해, 각 레이어가 용이하게 식별될 수 있을뿐만 아니라 각 레이어의 In 이온이나 제1 도펀트의 분포 등이 용이하게 파악될 수 있다. 아울러, 각 레이어의 상대적인 두께도 용이하게 파악될 수 있다. 결국, 이러한 심스(SIMS) 데이터를 통해, 반도체 구조물이 원하는 대로 성장되는지를 용이하게 파악하여 최적의 광학적/전기적 특성을 갖는 레이어의 설정이 가능하여 고품질의 반도체소자가 구현될 수 있다.
이상과 같이, 제3 실시예에 따른 그래프를 이용한 각 레이어 분석 방법에 따르면, In 이온 강도와 제1 도펀트를 이용하여 다수의 지점이 정의되고, 이와 같이 정의된 지점을 이용하여 다수의 레이어를 용이하게 파악할 수 있다.
실시예4
도 9는 제4 실시예에 따른 반도체소자의 각 레이어의 성분을 검출하는 심스(SIMS) 데이터를 도시한다.
제4 실시예는 반도체소자의 각 레이어의 성분을 검출하기 위한 이차이온강도에 대한 분석 결과를 설명한다.
제4 실시예는 제6 구간(S6)을 제외하고는 제3 실시예와 동일하다.
심스(SIMS) 데이터를 이용하여, 반도체소자의 각 레이어가 포함하는 물질의 2차 이온 강도 및/또는 도핑농도가 검출될 수 있다.
도 9에 도시한 바와 같이, 제1 도펀트에 대한 제1 레벨(Q11), 제2 레벨(Q12), 제4 레벨(Q14)가 보여질 수 있다. 도시되지 않았지만, 제3 레벨(Q13)은 도 8에 도시되고 있다. 아울러, 도 9에 도시한 바와 같이, 제2 도펀트의 농도에 대한 제1 내지 제3 레벨(R1, R12, R13)이 보여질 수 있다.
제 5 레벨의 제1 도펀트는 제1 레벨(Q11)의 제1 도펀트보다 작고 제2 레벨(Q12)의 제1 도펀트보다 높을 수 있다. 예컨대, 제4 레벨(Q14)의 제1 도펀트는 제2 레벨(Q12)의 제1 도펀트보다 2.5배 내지 4배 높을 수 있다.
제2 레벨(R12)의 제2 도펀트의 농도는 제1 레벨(R11)의 제2 도펀트의 농도보다 높을 수 있다. 예컨대, 제2 레벨(R12)의 제2 도펀트의 농도는 제1 레벨(R11)의 제2 도펀트의 농도보다 0.5배 내지 2배 높을 수 있다. 제3 레벨(R13)의 제2 도펀트의 농도는 제2 레벨(R12)의 제2 도펀트의 농도보다 높을 수 있다. 예컨대, 제3 레벨(R13)의 제2 도펀트의 농도는 제2 레벨(R12)의 제2 도펀트의 농도보다 2배 내지 4배 높을 수 있다.
제4 레벨(Q14)의 제1 도펀트와 제2 레벨(Q12)의 제1 도펀트의 차이(G11)는 제3 레벨(R13)의 제2 도펀트의 농도와 제2 레벨(R12)의 제2 도펀트의 농도의 차이(G12)보다 클 수 있다. 제4 레벨(Q14)의 제1 도펀트와 제2 레벨(Q12)의 제1 도펀트의 차이(G11)는 제3 레벨(R13)의 제2 도펀트의 농도와 제2 레벨(R12)의 제2 도펀트의 농도의 차이(G12)보다 25 내지 35배 클 수 있다.
이와 같이 보여지는 제1 도펀트에 대한 제1 레벨(Q11), 제2 레벨(Q12) 및 제4 레벨(Q14)과 제2 도펀트의 농도에 대한 제1 레벨(R11) 및 제2 레벨(R12)을 이용하여 제7 내지 제9 지점((⑦ 내지 ⑨)이 정의될 수 있다. 이하의 설명에서, 제1 도펀트는 실리콘(Si)이고, 제2 도펀트는 카본(C)일 수 있다.
이하에서, 제7 내지 제9 지점((⑦ 내지 ⑨)의 정의에 대해 설명한다.
도 9에서 제2 레벨(Q12)는 다수의 고점과 저점을 포함할 수 있다. 제1 도펀트에 대한 제2 레벨(Q12)을 기준으로 제2 레벨(Q12)의 다수의 고점 중에서 가장 높은 고점과 동일한 제1 도펀트의 농도를 가지며 기판(11) 방향으로 인접하여 제7 지점(⑦)이 배치될 수 있다. 아울러, 제1 도펀트에 대한 제2 레벨(Q12)을 기준으로 제2 레벨(Q12)의 다수의 고점 중에서 가장 높은 고점과 동일한 제1 도펀트의 농도를 가지며 반도체구조물의 표면 방향으로 인접하여 제8 지점(⑧)이 배치될 수 수 있다.
도 9에서 제2 도펀트의 농도에 대한 제3 레벨(R13)의 양단에는 제1 변곡점(T11)과 제2 변곡점(T12)이 보여진다. 제1 변곡점(T11)에서 제3 레벨(R13)이 반도체구조물의 표면 방향에 따라 기울어지고, 제2 변곡점(T12)에서 제3 레벨(R13)이 기판(11) 방향에 따라 기울어질 수 있다. 이러한 경우, 제1 변곡점(T11)에 수직선 상에서 만나는 농도의 지점이 제9 지점(⑨)으로 정의될 수 있다.
이와 달리, 제1 변곡점(T11)이 제9 지점(⑨)으로 정의되고, 제2 변곡점(T12)가 제10 지점으로 정의될 수도 있다. 이러한 경우, 제9 지점(⑨)과 제10 지점 사이의 영역이 제6 구간(S6)으로 정의될 수 있다.
이러한 제7 내지 제9 지점((⑦ 내지 ⑨)으로부터 제5 및 제6 구간(S5, S6)이 정의될 수 있다. 즉, 제7 지점(⑦)과 제8 지점(⑧) 사이의 영역이 제5 구간(S5)으로 정의되고, 제8 지점(⑧)과 제9 지점(⑨) 사이의 영역이 제6 구간(S6)으로 정의될 수 있다.
제5 구간(S5)에는 In 이온 강도에 대한 다수의 피크(P14)와 다수의 밸리(P24)가 포함될 수 있다. 제4 밸리(P24)는 제4 피크(P14) 사이에 교대로 위치될 수 있다. 제5 구간(S5)에는 제1 도펀트에 대해 제1 레벨(Q11) 및 제4 레벨(Q14)보다 낮은 제2 레벨(Q12)이 포함될 수 있다. 제5 구간(S5)에는 제2 도펀트의 농도에 대해 제1 레벨(R11)보다 높고 제3 레벨(R13)보다 낮은 제2 레벨(R12)이 포함될 수 있다.
제5 구간(S5)의 피크(P14)에 대응되는 고점은 복수 개가 배치될 수 있고, 2개 이상 내지 6개 이하의 고점이 배치될 수 있다. 상기 고점이 2개 이상인 경우, 기판과 반도체구조물 사이의 응력을 완화하고, 박막의 품질을 개선할 수 있다. 상기 고점이 6 개 이하인 경우 상기 제5 구간(S5)의 두께를 너무 두껍지 않게 확보할 수 있어, 반도체구조물의 영역과 기판 사이의 응력을 완화할 수 있다.
제5 구간(S5)은 중간 온도층일 수 있다. 중간 온도란 제5 구간(S5)을 구성하기 위한 온도일 수 있으며, 제5 구간(S5)의 성장온도는 제7 지점(⑦)과 기판 사이의 영역의 성장온도보다 낮을 수 있다. 제5 구간(S5)의 성장시 온도의 조절, 인듐(In) 함량의 조절 그리고 각 서브반도체층(도 2의 17a, 17b 참조)의 두께 조절에 의해 수직 방향과 수평 방향의 성장 속도가 제어되어, 다수의 리세스(recess)(18)가 형성될 수 있고, 예시적으로 리세스(18)의 측면은 브이피트의 형상을 가질 수 있다. 여기서, 수직 방향은 반도체구조물의 표면 방향이고, 수평 방향은 반도체구조물의 표면에 평행한 방향일 수 있다.
또한, 제5 구간(S5)은 제7 지점(⑦)과 기판 사이에 배치되는 구간의 제2 도펀트 농도의 제1 레벨(R11)에 비해 1.5배 내지 2.5배의 제2 도펀트 농도의 제2 레벨(R12)를 가질 수 있다. 따라서, SIMS 분석에 의한 스펙트럼에서 상기 제7 지점(⑦)에서 제2 도펀트의 농도가 돌출되는 돌출부가 배치될 수 있다. 상기 제5 구간(S5)의 제1 도펀트 농도의 제2 레벨(S12)은 상기 제7 지점(⑦)과 기판 사이에 배치되는 구간의 제1 도펀트 농도의 제1 레벨(Q11)에 비해 낮은 값을 가지고 있고, 상기 제2 도펀트 농도의 제2 레벨(R12)는 상기 제7 지점(⑦)과 기판 사이에 배치되는 구간의 제2 도펀트 농도의 제1 레벨(R11)에 비해 높은 값을 가지고 있다. 따라서, 상기 제5 구간(S5)의 저항은 상기 제7 지점(⑦)과 기판 사이에 배치되는 구간의 저항보다 높을 수 있기 때문에 활성층으로 주입되는 제1 도펀트의 분포가 균일해질 수 있다. 또한, 상기 제5 구간(S5)의 제2 도펀트 농도의 스펙트럼이 상기 제7 지점(⑦)에서 돌출부를 가질 수 있기 때문에 상기 제5 구간(S5)에서 리세스의 저점이 배치될 수 있다. 따라서, 이러한 리세스에 기반하여 상기 제7 지점(⑦)으로부터 상기 반도체구조물의 다수의 레이어에 리세스가 배치될 수 있고, 이에 따라 반도체 소자의 광추출 효율과 동작 전압을 개선할 수 있다.
제6 구간(S6)에는 제1 도펀트의 농도에 대해 제1 레벨(Q11)보다 낮고 제2 레벨(Q12)보다 높은 제4 레벨(Q14)이 포함될 수 있다. 제6 구간(S6)에는 제2 도펀트의 농도에 대해 제1 레벨(R11) 및 제2 레벨(R12)보다 높은 제3 레벨(R13)이 포함될 수 있다.
제3 레벨(13)의 양단에는 제1 변곡점(T11)과 제2 변곡점(T12)이 배치될 수 있다. 제1 변곡점(T11)을 기준으로 제2 도펀트의 농도의 제3 레벨(R13)은 제1 변곡점(T11)으로부터 반도체구조물의 표면 방향으로 위치되는 구간의 레벨보다 높고, 제2 변곡점(T12)을 기준으로 제2 도펀트의 농도의 제3 레벨(R13)은 제2 도펀트의 농도의 제2 레벨(R12)보다 높을 수 있다. 아울러, 제6 구간(S6)에는 제1 레벨(Q11)을 갖는 제2 도펀트의 농도보다 낮고 제2 레벨(Q12)을 갖는 제2 도펀트의 농도보다 큰 제4 레벨(Q14)가 배치될 수 있다.
상술한 바와 같이, 제5 구간(S5)의 제7 지점(⑦)에서 리세스가 배치될 수 있다. 이러한 경우, 제6 구간(S6)에서 제2 도펀트의 농도의 제3 레벨(R13)이 제2 도펀트의 농도의 제2 레벨(R12)보다 높으므로, 제2 변곡점(T12)에서 리세스가 확대될 수 있다. 이와 같이 리세스가 확대되어, 광도가 더욱 더 증가될 수 있다.
아울러, 제6 구간(S6)에서 제1 도펀트의 농도의 제4 레벨(Q14)가 제1 도펀트의 농도의 제2 레벨(Q12)보다 높으므로, 저항이 줄어드는 효과가 있다. 이는 제6 구간(S6)에서 제2 도펀트의 농도가 증가되어 저항이 증가되는데, 이러한 제2 도펀트의 증가로 인한 저항 증가가 제1 도펀트의 농도 증가로 인해 상쇄될 수 있다. 이에 따라, 반도체소자의 전기적 및 광학적 특성을 유지 내지 향상시켜 줄 수 있다.
이상과 같이, 도 9에 보여지는 제1 도펀트에 대한 제1 레벨(Q11), 제2 레벨(Q12) 및 제4 레벨(Q14)과 제2 도펀트의 농도에 대한 제1 레벨(R11) 및 제2 레벨(R12)을 이용하여 제7 내지 제9 지점((⑦ 내지 ⑨)이 정의되고, 이러한 제7 내지 제9 지점((⑦ 내지 ⑨)으로부터 각 층, 예컨대 제5 구간(S5) 및 제6 구간(S7) 이 용이하게 파악될 수 있다.
(반도체소자 패키지)
도 10은 실시예에 따른 반도체소자 패키지를 도시한다.
도 10에 도시된 바와 같이, 실시예에 따른 반도체소자 패키지는 캐비티(cavity, 315)를 갖는 몸체(311), 몸체(311) 내에 배치된 제1 리드프레임(321) 및 제2 리드프레임(323), 반도체소자(100), 와이어들(331) 및 몰딩부재(341)를 포함할 수 있다.
몸체(311)는 전도성 재질 또는 절연성 재질을 포함할 수 있다. 몸체(311)는 수지 재질, 실리콘 재질, 금속 재질, PSG(photo sensitive glass), 사파이어(Al2O3), 인쇄회로기판(PCB) 중 적어도 하나로 형성될 수 있다. 수지 재질은 폴리프탈아미드(PPA: Polyphthalamide) 또는 에폭시일 수 있다.
몸체(311)는 상부가 개방되고, 측면과 바닥으로 이루어진 캐비티(315)를 갖는다. 캐비티(315)는 몸체(311)의 상면으로부터 오목한 컵(cup) 구조 또는 리세스(recess) 구조를 포함할 수 있으며, 이에 대해 한정하지는 않는다.
제1 리드프레임(321)은 캐비티(315)의 바닥 영역 중 제1 영역에 배치되며, 제2 리드프레임(323)은 캐비티(315)의 바닥 영역 중 제2 영역에 배치된다. 제1 리드프레임(321)과 제2 리드프레임(323)은 캐비티(315) 내에서 서로 이격될 수 있다.
제1 및 제2 리드프레임(321, 323)은 금속 재질, 예를 들어, 티타늄(Ti), 구리(Cu), 니켈(Ni), 금(Au), 크롬(Cr), 탄탈늄(Ta), 백금(Pt), 주석(Sn), 은(Ag), 인(P) 중 적어도 하나를 포함할 수 있다. 제1 및 제2 리드프레임(321, 323)은 단일 금속층 또는 다층 금속층으로 형성될 수 있다.
반도체소자(100)는 제1 및 제2 리드프레임(321, 223) 중 적어도 하나의 위에 배치될 수 있다. 반도체소자(100)는 예컨대, 제1 리드프레임(321) 위에 배치되고, 와이어(331)로 제1 및 제2 리드프레임(321, 223)과 연결된다.
반도체소자(100)는 적어도 2개 이상의 파장 영역의 광을 발광할 수 있다. 반도체소자(100)는 3-5족 또는 2-6족의 화합물 반도체 물질을 포함할 수 있다. 반도체소자(100)는 도 1 내지 도 9의 기술적 특징을 채용할 수 있다.
몸체(311)의 캐비티(315)에는 몰딩부재(341)가 배치될 수 있다. 몰딩부재(341)는 실리콘 또는 에폭시와 같은 투광성 수지층을 포함할 수 있다. 몰딩부재(341)는 단층 또는 다층으로 형성될 수 있다.
몰딩부재(341)는 반도체소자(100) 상에서 방출되는 빛의 파장을 변화하기 위한 형광체를 포함할 수도 있고 포함하지 않을 수도 있다.
예컨대, 청색 광과 녹색 광이 생성되는 제1 내지 제2 실시예에 따른 반도체소자가 실시예 따른 반도체소자 패키지에 채택되는 경우, 몰딩부재(341)는 예컨대, 적색 형광체를 포함할 수 있다. 따라서, 반도체소자로부터 생성되는 청색 광 및 녹색 광 그리고 몰딩부재에 포함된 적색 형광체에 의해 파장 변환된 적색 광에 의해 백색 광이 얻어질 수 있다.
예컨대, 청색 광, 녹색 광 및 적색 광 모두가 생성되는 제3 내지 제5 실시예에 따른 반도체소자가 실시예에 따른 반도체소자 패키지에 채택되는 경우, 몰딩부재(341)는 적색 형광체를 포함하지 않을 수 있다. 이러한 경우에도, 필요에 따라 몰딩부재는 적색 광을 제외한 다른 컬러 광을 생성하는 형광체를 포함할 수도 있지만, 이에 대해서는 한정하지 않는다.
몰딩부재(341)의 표면은 플랫한 형상, 오목한 형상, 볼록한 형상 등으로 형성될 수 있으며, 이에 대해 한정하지는 않는다.
몸체(311)의 상부에는 렌즈(미도시)가 더 형성될 수 있다. 렌즈는 오목 또는/및 볼록 렌즈의 구조를 포함할 수 있으며, 반도체소자(100)가 방출하는 빛의 배광(light distribution)을 조절할 수 있다.
반도체소자 패키지 내에는 보호소자(미도시)가 배치될 수 있다. 보호소자는 싸이리스터, 제너 다이오드, 또는 TVS(Transient voltage suppression)로 구현될 수 있다.
한편, 실시 예에 따른 반도체소자 패키지는 광원 장치에 적용될 수 있다.
또한, 광원 장치는 산업 분야에 따라 표시 장치, 조명 장치, 헤드 램프 등을 포함할 수 있다.
광원 장치의 예로, 표시 장치는 바텀 커버와, 바텀 커버 위에 배치되는 반사판과, 광을 방출하며 발광 소자를 포함하는 발광 모듈과, 반사판의 전방에 배치되며 발광 모듈에서 발산되는 빛을 전방으로 안내하는 도광판과, 도광판의 전방에 배치되는 프리즘 시트들을 포함하는 광학 시트와, 광학 시트 전방에 배치되는 디스플레이 패널과, 디스플레이 패널과 연결되고 디스플레이 패널에 화상 신호를 공급하는 화상 신호 출력 회로와, 디스플레이 패널의 전방에 배치되는 컬러 필터를 포함할 수 있다. 여기서 바텀 커버, 반사판, 발광 모듈, 도광판, 및 광학 시트는 백라이트 유닛(Backlight Unit)을 이룰 수 있다. 또한, 표시 장치는 컬러 필터를 포함하지 않고, 적색(Red), 녹색(Gren), 청색(Blue) 광을 방출하는 발광 소자가 각각 배치되는 구조를 이룰 수도 있다.
광원 장치의 또 다른 예로, 헤드 램프는 기판 상에 배치되는 반도체소자 패키지를 포함하는 발광 모듈, 발광 모듈로부터 조사되는 빛을 일정 방향, 예컨대, 전방으로 반사시키는 리플렉터(reflector), 리플렉터에 의하여 반사되는 빛을 전방으로 굴절시키는 렌즈, 및 리플렉터에 의하여 반사되어 렌즈로 향하는 빛의 일부분을 차단 또는 반사하여 설계자가 원하는 배광 패턴을 이루도록 하는 쉐이드(shade)를 포함할 수 있다.
광원 장치의 다른 예인 조명 장치는 커버, 광원 모듈, 방열체, 전원 제공부, 내부 케이스, 소켓을 포함할 수 있다. 또한, 실시 예에 따른 광원 장치는 부재와 홀더 중 어느 하나 이상을 더 포함할 수 있다. 상기 광원 모듈은 실시 예에 따른 반도체소자 패키지를 포함할 수 있다.
이상에서 실시예들에 설명된 특징, 구조, 효과 등은 적어도 하나의 실시예에 포함되며, 반드시 하나의 실시예에만 한정되는 것은 아니다. 나아가, 각 실시예에서 예시된 특징, 구조, 효과 등은 실시예들이 속하는 분야의 통상의 지식을 가지는 자에 의해 다른 실시예들에 대해서도 조합 또는 변형되어 실시 가능하다. 따라서 이러한 조합과 변형에 관계된 내용들은 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
이상에서 실시예를 중심으로 설명하였으나 이는 단지 예시일 뿐 실시예를 한정하는 것이 아니며, 실시예가 속하는 분야의 통상의 지식을 가진 자라면 본 실시예의 본질적인 특성을 벗어나지 않는 범위에서 이상에 예시되지 않은 여러 가지의 변형과 응용이 가능함을 알 수 있을 것이다. 예를 들어, 실시예에 구체적으로 나타난 각 구성 요소는 변형하여 실시할 수 있는 것이다. 그리고 이러한 변형과 응용에 관계된 차이점들은 첨부된 청구 범위에서 설정하는 실시예의 범위에 포함되는 것으로 해석되어야 할 것이다.
실시예는 반도체소자 및 이를 응용한 분야에 적용될 수 있다.

Claims (9)

  1. 제1 도전형 반도체층;
    상기 제1 도전형 반도체층 상에 배치되는 제2 도전형 반도체층; 및
    상기 제1 도전형 반도체층과 상기 제2 도전형 반도체층 사이에 배치되는 활성층;을 포함하고,
    1차 이온을 상기 제1 도전형 반도체층, 상기 활성층, 및 상기 제2 도전형 반도체층에 조사하였을 때, 상기 제1 도전형 반도체층, 상기 활성층 및 상기 제2 도전형 반도체층에 포함된 In 이온 강도, Si 농도, 및 C 농도가 2차 이온으로 방출되고,
    In 이온 강도가 가장 높은 피크의 지점을 기준으로 0.3배 내지 0.5배의 In 이온 강도를 갖는 복수의 변곡점을 가지고, 상기 복수의 변곡점 중에서 상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 제1 방향으로 상기 In 이온 강도가 가장 낮은 지점에 인접한 제1 지점;
    상기 In 이온 강도가 가장 낮은 지점과 동일한 In 이온 강도를 가지며, 상기 제1 방향과 반대인 제2 방향으로 상기 In 이온 강도가 가장 낮은 지점에 가장 인접한 제2 지점;
    상기 제2 지점에서 상기 제2 방향으로 이격되어 위치되는 적어도 하나 이상의 피크를 갖는 In 이온 강도 중 In 이온 강도가 가장 높은 피크의 지점과 동일한 In 이온 강도를 가지며, 상기 제1 방향으로 상기 In 이온 강도가 가장 높은 피크의 지점에 가장 인접한 제3 지점; 및
    Si 농도가 가장 높은 지점보다 낮은 농도의 Si를 갖는 영역에서 가장 높은 Si 농도와 같은 농도를 가지며, 상기 제2 방향으로 상기 가장 높은 Si 농도로부터 인접한 제4 지점;을 포함하고,
    상기 활성층은 상기 제1 지점과 상기 제2 지점 사이의 제1 영역이고,
    상기 제1 도전형 반도체층은 제1 층와 제2 층을 포함하고,
    상기 제1 층은 상기 Si 농도가 가장 높은 지점을 포함하는제2 영역이고,
    상기 제2 층은 상기 제3 지점과 상기 제4 지점 사이의 제3 영역이며,상기 제3 영역의 C 농도는 상기 제2 영역의 C 농도보다 높고,
    상기 제2 영역의 Si 농도는 상기 제3 영역의 Si 농도보다 높은 반도체소자.
  2. 제1항에 있어서,
    상기 제1 영역은 상기 In 이온 강도에 대한 복수의 제1 피크와 상기 제1 피크보다 낮은 복수의 제2 피크를 포함하고,
    상기 제1 영역은 상기 In 이온 강도에 대한 복수의 제1 밸리와 상기 제1 밸리보다 낮은 복수의 제2 밸리를 포함하며,
    상기 제1 밸리는 상기 제1 피크와 서로 교대로 위치되고,
    상기 제2 밸리는 상기 제2 피크와 서로 교대로 위치되는 반도체소자.
  3. 제2항에 있어서,
    상기 제3 영역은 서로 교대로 위치되는 복수의 제3 피크와 복수의 제3 밸리(P24)를 포함하는 반도체소자.
  4. 제3항에 있어서,
    상기 제3 영역의 가장 높은 Si 농도와 같은 농도를 가지며, 상기 제1 방향으로 상기 가장 높은 Si 농도의 지점에 인접한 제5 지점; 및
    상기 제3 영역의 상기 가장 높은 Si 농도와 같은 농도를 가지며, 상기 제1 방향으로 상기 제5 지점에 인접한 제6 지점;
    을 포함하고,
    상기 제1 도전형 반도체층은 상기 제3 층와 상기 제4 층을 포함하고,
    상기 제3 층은 상기 제3 지점과 상기 제6 지점 사이의 제4 영역이고,
    상기 제4 층은 상기 제5 지점과 상기 제6 지점 사이의 제5 영역인 반도체소자.
  5. 제4항에 있어서,
    상기 제4 영역은 상기 In 이온 강도에 대한 제4 피크와 상기 Si에 대한 제4 밸리를 포함하고,
    상기 제4 피크의 In 이온 강도는 상기 제2 피크의 이온 강도보다 낮고,
    상기 제3 영역에서 In 이온 강도가 가장 높은 지점은 상기 제4 영역에서 In 이온 강도가 가장 높은 지점보다 낮은 In 이온 강도를 갖는 반도체소자.
  6. 제5항에 있어서,
    상기 제2 피크의 In 이온 강도와 상기 제4 피크의 In 이온 강도의 차이는 상기 제1 피크의 In 이온 강도와 상기 제2 피크의 In 이온 강도의 차이보다 1.5배 내지 2.5배 큰 반도체소자.
  7. 제6항에 있어서,
    상기 제4 피크의 In 이온 강도와 상기 제3 피크의 In 이온 강도의 차이는 상기 제2 피크의 In 이온 강도와 제4 피크의 In 이온 강도의 차이보다 1배 내지 1.5배 큰 반도체소자.
  8. 제4항에 있어서,
    상기 제5 영역은 제5 밸리를 포함하고,
    상기 제5 밸리의 In 이온 강도와 상기 제3 밸리의 In 이온 강도의 차이는 상기 제2 밸리의 In 이온 강도와 상기 제5 밸리의 In 이온 강도의 차이보다 0.01배 내지 0.08배 작은 반도체소자.
  9. 제4항에 있어서,
    상기 제5 영역은 상기 제3 밸리보다 높은 In 이온 강도를 갖는 제5 밸리와 상기 제2 영역에서의 상기 Si의 제1 레벨보다 낮고 상기 제3 영역에서의 상기 Si의 제2 레벨보다 높은 제3 레벨를 포함하는 반도체소자.
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