WO2019087699A1 - 半導体装置 - Google Patents

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WO2019087699A1
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chip
pulse signal
pad
power supply
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好則 佐藤
原　英夫
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Rohm Co Ltd
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Rohm Co Ltd
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    • H—ELECTRICITY
    • H02—GENERATION; CONVERSION OR DISTRIBUTION OF ELECTRIC POWER
    • H02M—APPARATUS FOR CONVERSION BETWEEN AC AND AC, BETWEEN AC AND DC, OR BETWEEN DC AND DC, AND FOR USE WITH MAINS OR SIMILAR POWER SUPPLY SYSTEMS; CONVERSION OF DC OR AC INPUT POWER INTO SURGE OUTPUT POWER; CONTROL OR REGULATION THEREOF
    • H02M3/00—Conversion of DC power input into DC power output
    • H02M3/22—Conversion of DC power input into DC power output with intermediate conversion into AC
    • H02M3/24—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters
    • H02M3/28—Conversion of DC power input into DC power output with intermediate conversion into AC by static converters using discharge tubes with control electrode or semiconductor devices with control electrode to produce the intermediate AC
    • H—ELECTRICITY
    • H04—ELECTRIC COMMUNICATION TECHNIQUE
    • H04L—TRANSMISSION OF DIGITAL INFORMATION, e.g. TELEGRAPHIC COMMUNICATION
    • H04L25/00—Baseband systems
    • H04L25/02—Details ; arrangements for supplying electrical power along data transmission lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10D—INORGANIC ELECTRIC SEMICONDUCTOR DEVICES
    • H10D84/00—Integrated devices formed in or on semiconductor substrates that comprise only semiconducting layers, e.g. on Si wafers or on GaAs-on-Si wafers
    • H10D84/01—Manufacture or treatment
    • H10D84/02—Manufacture or treatment characterised by using material-based technologies
    • H10D84/03—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology
    • H10D84/038—Manufacture or treatment characterised by using material-based technologies using Group IV technology, e.g. silicon technology or silicon-carbide [SiC] technology using silicon technology, e.g. SiGe

Definitions

  • the invention disclosed in the present specification relates to a semiconductor device (for example, a combined isolator) that handles pulse signals.
  • a semiconductor device for example, a combined isolator
  • the isolation between the primary circuit system and the secondary circuit system is magnetically coupled using an isolator.
  • patent document 1 can be mentioned as an example of the prior art relevant to the above.
  • the invention disclosed in the present specification aims at providing a semiconductor device capable of reducing noise of a pulse signal in view of the above-mentioned problem found by the inventor of the present application.
  • the semiconductor device disclosed in the present specification includes a first chip on the transmitting side of a pulse signal, a second chip on the receiving side of the pulse signal, and the first chip and the first chip using an integration transformer. And a third chip for transmitting the pulse signal from the first chip to the second chip while electrically insulating between the second chip and the second chip, wherein the second chip and the third chip are each upstream
  • the second electrode may be formed using a metal layer or a polysilicon layer (second configuration).
  • the second electrode may have a configuration (third configuration) having an area equal to or larger than that of the first electrode in a plan view thereof.
  • At least one of the first electrode and the second electrode may be short-circuited between the first electrode and the second electrode. It is preferable that the intermediate electrode is provided (fourth configuration).
  • At least one first intermediate electrode short-circuited to the first electrode as the intermediate electrode between the first electrode and the second electrode, and the first intermediate electrode A configuration (fifth configuration) may be adopted in which at least one second intermediate electrode short-circuited to the second electrode is alternately stacked.
  • the first chip may have a configuration (sixth configuration) having a function of adjusting the pulse width of the pulse signal.
  • the semiconductor device having any of the first to sixth configurations functions as a control main body of the insulating switching power supply by performing signal transmission between the primary circuit system and the secondary circuit system while electrically insulating them from each other.
  • Configuration (seventh configuration).
  • the isolated switching power supply disclosed in the present specification has a configuration (eighth configuration) including a semiconductor device having a seventh configuration and a switching output stage controlled by the semiconductor device. ing.
  • the switching output stage is a DC input supplied to the primary circuit system while electrically insulating the primary circuit system and the secondary circuit system using a transformer.
  • a configuration may be configured to function as a component of a DC / DC conversion unit that generates a DC output voltage from a voltage and supplies the voltage to the load of the secondary circuit system.
  • the isolated switching power supply having the ninth configuration further has a configuration (a tenth configuration) further including a rectifying unit that generates the DC input voltage from an AC input voltage.
  • the electronic device disclosed in the present specification has an isolated switching power supply having the eighth to tenth configurations, and a load that operates by receiving power supply from the isolated switching power supply.
  • the configuration (eleventh configuration) is taken.
  • the chip disclosed in the present specification is provided with a first electrode for receiving an input of a pulse signal through a bonding wire, and a region under the first electrode and electrically connected to the first electrode. And the second electrode connected to the reference potential end is integrated (12th configuration).
  • the chip disclosed herein has a pad for receiving an input of a pulse signal through a wire, and the wire functions as an inductor forming a filter and is connected to or connected to the pad
  • the wiring layer is configured to function as a first electrode of a capacitor forming the filter (a thirteenth configuration).
  • the inductance value of the inductor may be adjusted according to the length, the diameter, the number, or the material of the wire (a fourteenth configuration).
  • the length of the wire may be configured to be adjusted according to the position of the pad (a fifteenth configuration).
  • the capacitance value of the capacitor is adjusted by the facing area of the first electrode and the second electrode or the distance between the electrodes (sixteenth configuration) You should
  • the inter-electrode distance between the first electrode and the second electrode is determined by using any one of the plurality of wiring layers formed as stacked as the first electrode and the second electrode.
  • a configuration (a seventeenth configuration) which is adjusted depending on whether a wiring layer is used is preferable.
  • the inter-electrode distance between the first electrode and the second electrode may be adjusted (the eighteenth configuration) according to the thickness of the interlayer insulating layer.
  • the first electrode and the second electrode are formed in the same wiring layer, and have a configuration in which the comb teeth are engaged with each other at a distance between the electrodes ( It is good to set it as the 19th composition).
  • the chip having any of the thirteenth to nineteenth configurations may be configured to further include a protective layer (twentieth configuration) which covers the surface of the chip while exposing the pad.
  • Block diagram showing the overall configuration of an electronic device equipped with an isolated switching power supply Schematic diagram showing a first embodiment of a power supply IC Equivalent circuit diagram of signal transmission path in the first embodiment
  • a schematic view showing a first structural example of a capacitor A schematic view showing a second structural example of a capacitor
  • a schematic view showing a third structural example of a capacitor Schematic diagram for explaining adjustment method of inductance value
  • a schematic diagram for specifically explaining the adjustment method of the inductance value A schematic view showing a fourth structural example of a capacitor
  • the schematic diagram which shows the 5th structural example of a capacitor The schematic diagram which shows the 5th structural example of a capacitor
  • FIG. 1 is a block diagram showing the overall configuration of an electronic device equipped with an isolated switching power supply.
  • the electronic device X of this configuration example includes an isolated switching power supply 1 and a load 2 that operates by receiving power supply from the isolated switching power supply 1.
  • the insulation type switching power supply 1 is an alternating current supplied from the commercial alternating current power supply PW to the primary circuit system 1p while electrically insulating between the primary circuit system 1p (GND1 system) and the secondary circuit system 1s (GND2 system).
  • An AC / DC converter that converts an input voltage Vac (for example, AC 85 to 265 V) into a desired DC output voltage Vo (for example, DC 10 to 30 V) and supplies it to a load 2 of a secondary circuit system 1s.
  • a DC / DC conversion unit 20 is an alternating current supplied from the commercial alternating current power supply PW to the primary circuit system 1p while electrically insulating between the primary circuit system 1p (GND1 system) and the secondary circuit system 1s (GND2 system).
  • An AC / DC converter that converts an input voltage Vac (for example, AC 85 to 265 V) into a desired DC output voltage Vo (for example, DC 10 to 30 V) and supplies it to a load 2 of a secondary circuit system 1s.
  • the rectifying unit 10 is a circuit block that generates a DC input voltage Vi (for example, DC 120 to 375 V) from the AC input voltage Vac and supplies it to the DC / DC converting unit 20.
  • the rectifying unit 10 is a filter 11, a diode bridge 12, a capacitor 13, and And 14.
  • the filter 11 removes noise and surge from the AC input voltage Vac.
  • the diode bridge 12 full-wave rectifies the AC input voltage Vac to generate a DC input voltage Vi.
  • Capacitor 13 removes harmonic noise of AC input voltage Vac.
  • Capacitor 14 smoothes DC input voltage Vi.
  • a protective element such as a fuse may be provided at the front stage of the rectifying unit 10.
  • the DC / DC conversion unit 20 is a circuit block that generates a desired DC output voltage Vo from the DC input voltage Vi and supplies it to the load 2.
  • the power supply IC 100 and various discrete components transformation TR , An N-channel type MOS field effect transistor N1, a sense resistor Rs, a diode D1, a capacitor C1, and resistors R1 and R2).
  • Vdiv a divided voltage of DC output voltage Vo
  • the transformer TR has a primary winding Lp (number of turns Np) and a secondary winding Ls (number of turns Ns) magnetically coupled to each other in reverse polarity while electrically insulating between the primary circuit system 1p and the secondary circuit system 1s. including.
  • the first end of the primary winding Lp is connected to the application end of the DC input voltage Vi.
  • the second end of the primary winding Lp is connected to the drain of the transistor N1.
  • the first end of the secondary winding Ls is connected to the anode of the diode D1.
  • the second end of the secondary winding Ls is connected to the ground terminal GND2 of the secondary circuit system 1s.
  • the number of turns Np and Ns may be adjusted arbitrarily to obtain a desired DC output voltage Vo. For example, the DC output voltage Vo decreases as the number of turns Np increases or as the number of turns Ns decreases, and conversely, as the number of turns Np decreases or as the number of turns Ns increases, the DC output
  • the transistor N1 functions as an output switch element that is turned on / off in response to the gate signal G1 input from the power supply IC 100. Specifically, the transistor N1 turns on when the gate signal G1 is at high level, and turns off when the gate signal G1 is at low level.
  • the drain of the transistor N1 is connected to the second end of the primary winding Lp as described above.
  • the source of the transistor N1 is connected to the first end of the sense resistor Rs.
  • the second end of the sense resistor Rs is connected to the ground terminal GND1 of the primary circuit system 1p.
  • the anode of the diode D1 is connected to the first end of the secondary winding Ls as described above.
  • the cathode of the diode D1 and the first end of the capacitor C1 are both connected to the output end of the DC output voltage Vo.
  • the second end of the capacitor C1 is connected to the ground terminal GND2.
  • the diode D1 and the capacitor C1 thus connected function as a rectifying and smoothing unit that rectifies and smoothes an induced voltage generated in the secondary winding Ls to generate a DC output voltage Vo.
  • the transformer TR, the transistor N1, the diode D1, and the capacitor C1 function as a switching output stage that generates a DC output voltage Vo from the DC input voltage Vi by a flyback method.
  • the transistor N1 When the transistor N1 is turned off, an induced voltage is generated in the secondary winding Ls magnetically coupled to the primary winding Lp, and a secondary directed from the secondary winding Ls to the ground terminal GND2 via the diode D1.
  • the current Is flows.
  • the load 2 is supplied with a DC output voltage Vo obtained by rectifying and smoothing the induced voltage of the secondary winding Ls.
  • the DC output voltage Vo is generated from the AC input voltage Vac while electrically insulating between the primary circuit system 1p and the secondary circuit system 1s.
  • Load 2 can be supplied.
  • FIG. 2 is a schematic view showing the first embodiment of the power supply IC 100.
  • the power supply IC 100 of this embodiment is a multi-chip type semiconductor device (so-called composite isolator) formed by sealing the primary side control chip 110, the secondary side control chip 120, and the isolator chip 130 in a single package. It is.
  • the primary side control chip 110 has an RS flip flop 111 and pads T11 and T12 as a receiving unit for receiving the pulse signals S10 and S20 from the secondary side control chip 120 via the isolator chip 130.
  • the primary side control chip 110 also has pulse signal generation units 112 and 113 and pads T13 and T14 as transmitting units that transmit the pulse signals S30 and S40 to the secondary side control chip 120 via the isolator chip 130.
  • the reference potential end of the primary side control chip 110 is connected to the ground end GND1.
  • the secondary side control chip 120 has pulse signal generation units 121 and 122 and pads T21 and T22 as transmission units that transmit the pulse signals S10 and S20 to the primary side control chip 110 via the isolator chip 130.
  • the secondary side control chip 120 also has an RS flip flop 123 and pads T23 and T24 as a receiving unit for receiving the pulse signals S30 and S40 from the primary side control chip 110 via the isolator chip 130.
  • the reference potential end of the secondary side control chip 120 is connected to the ground end GND2.
  • a one-shot pulse generation circuit can be suitably used.
  • the isolator chip 130 electrically insulates between the primary side control chip 110 and the secondary side control chip 120 and, as a means for transmitting pulse signals S10 to S40 between the two chips, an integrated transformer 131 to 134, pads T31a to T34a, and pads T31b to T34b.
  • the integration transformers 131 to 134 each include an input winding (solid line) and an output winding (broken line) magnetically coupled to each other with the same polarity.
  • the secondary side control chip 120 corresponds to the first chip on the transmission side of the pulse signals S10 and S20
  • the primary side control chip 110 corresponds to the pulse signals S10 and S20. It corresponds to the second chip on the receiving side.
  • the isolator chip 130 electrically insulates between the primary side control chip 110 and the secondary side control chip 120 using the integration transformers 131 and 132 while the secondary side control chip 120 is connected to the primary side control chip. It corresponds to a third chip for transmitting the pulse signals S10 and S20 to 110.
  • the primary side control chip 110 corresponds to the first chip on the transmission side of the pulse signals S30 and S40
  • the secondary side control chip 120 corresponds to the pulse signals S30 and S40. It corresponds to the second chip on the receiving side.
  • the isolator chip 130 electrically insulates between the primary side control chip 110 and the secondary side control chip 120 using the integration transformers 133 and 134, while the primary side control chip 110 to the secondary side control chip
  • the third chip 120 transmits the pulse signals S30 and S40 to the second chip 120.
  • the output terminals of the pulse signal generators 121 and 122 are connected to the pads T21 and T22, respectively.
  • the pads T21 and T22 are connected to the pads T31 b and T32 b via bonding wires W21 and W22, respectively.
  • the pads T31b and T32b are connected to the input windings (solid lines) of the integration transformers 131 and 132, respectively.
  • the output windings (broken lines) of the integration transformers 131 and 132 are connected to the pads T31a and T32a.
  • the pads T31a and T32a are connected to the pads T11 and T12 via bonding wires W11 and W12, respectively.
  • the pads T11 and T12 are connected to the set end (S) and the reset end (R) of the RS flip flop 111, respectively.
  • the pulse signal generation unit 122 pulse drives the input winding (solid line) of the integration transformer 132. .
  • the RS flip flop 111 sets the output end (Q) to the first logic level (for example, high level) according to the pulse signal S10 input to the set end (S), and is input to the reset end (R) In response to the pulse signal S20, the output terminal (Q) is reset to a second logic level (for example, low level).
  • the secondary side control chip 120 is configured to have, for example, an output feedback control unit (not shown) that performs duty control of the pulse width modulation signal PWM such that the divided voltage Vdiv matches the reference voltage Vref.
  • the generating units 121 and 122 may be configured to pulse drive the input windings (solid lines) of the integration transformers 131 and 132, for example, at the rising timing and the falling timing of the pulse width modulation signal PWM.
  • the primary side control chip 110 may be configured to switch the logic level of the gate signal G1 according to the logic level of the output terminal (Q) of the RS flip flop 111, for example.
  • the output terminals of the pulse signal generators 112 and 113 are connected to the pads T13 and T14, respectively.
  • Pads T13 and T14 are connected to pads T33a and T34a via bonding wires W13 and W14, respectively.
  • Pads T33a and T34a are connected to respective input windings (solid lines) of integration transformers 133 and 134, respectively.
  • the output windings (broken lines) of the integration transformers 133 and 134 are connected to the pads T33 b and T34 b.
  • the pads T33 b and T34 b are connected to the pads T23 and T24 via bonding wires W23 and W24, respectively.
  • the pads T23 and T24 are connected to the set end (S) and the reset end (R) of the RS flip flop 123, respectively.
  • the pulse signal generator 113 pulse drives the input winding (solid line) of the integration transformer 134 when resetting the output terminal (Q) of the RS flip flop 123 to the second logic level (for example, low level). .
  • the RS flip flop 123 sets the output end (Q) to the first logic level (for example, high level) according to the pulse signal S30 input to the set end (S), and is input to the reset end (R) In response to the pulse signal S40, the output terminal (Q) is reset to the second logic level (for example, low level).
  • the primary side control chip 110 is configured to have, for example, an abnormality notification unit (not shown) that generates an abnormality notification signal ERR to the secondary side control chip 120, and the pulse signal generation units 112 and 113 are, for example, abnormality
  • Each input winding (solid line) of the integration transformers 133 and 134 may be pulse-driven at the rising timing and the falling timing of the notification signal ERR.
  • the secondary side control chip 120 may be configured to switch whether or not to shut down the operation of generating the DC output voltage Vo according to, for example, the logic level of the output terminal (Q) of the RS flip flop 123 .
  • the inductor L for forming the LC low pass filter the inductance components of the bonding wires (W21, W22, W13, W14) are actively used.
  • the capacitor C for forming the LC low pass filter is formed using the signal input pad (T31b, T32b, T33a, T34a) of the isolation chip 130 and the conductor layer and the dielectric layer in the lower region thereof. (See the hatching area in the figure, details will be described later).
  • the pulse signal generation units 121 and 122 and the pulse signal generation units 112 and 113 each have a function of arbitrarily adjusting the pulse width of the pulse signals S10 to S40.
  • the noises of the pulse signals S10 to S40 can be appropriately reduced.
  • FIG. 3 is an equivalent circuit diagram of the signal transmission path in the first embodiment.
  • integrated transformer 210 includes an input winding 211 and an output winding 212 magnetically coupled to each other in the same polarity.
  • the LC low pass filter 220 includes an inductor 221 and a capacitor 222.
  • the first end of the inductor 221 is connected to the signal input end IN.
  • the second end of the inductor 221 and the first end of the capacitor 222 are connected to the first end of the input winding 211 as the output end of the LC low pass filter 220.
  • the second end of the capacitor 222 and the second end of the input winding 211 are both connected to the first ground end.
  • the first end of the output winding 212 is connected to the signal output end OUT.
  • the second end of the output winding 212 is connected to the second ground end.
  • the integration transformer 210 is understood as the above-described integration transformer 133 or 134
  • the signal input end IN corresponds to the pad T13 or T14
  • the capacitor 222 corresponds to the capacitor C formed in the lower region of the pad T33a or T34a
  • the signal output end OUT corresponds to the pad T33b or T34b
  • the first ground end corresponds to the ground end GND1
  • the second ground terminal corresponds to the ground terminal GND2.
  • FIG. 4 is a schematic view showing a second embodiment of the power supply IC 100.
  • the inductance components of the bonding wires W11, W12, W23, W24
  • W11, W12, W23, W24 are actively used as the inductor L for forming the LC low pass filter.
  • the capacitor C for forming the LC low pass filter includes the signal input pads (T11, T12, T23, T24) of the primary side control chip 110 and the secondary side control chip 120, and the conductor layer and dielectric in the lower region thereof. It is formed using a body layer (see hatching area in the figure, details will be described later).
  • the pulse signal generation units 121 and 122 and the pulse signal generation units 112 and 113 have a function of arbitrarily adjusting the pulse widths of the pulse signals S10 to S40 as in the first embodiment (FIG. 2) described above. It is desirable to have However, when adjusting the pulse width, it is necessary to consider not only the cutoff frequency fc of the LC low pass filter but also the coupling degree of each of the integrated transformers 131 to 134, unlike the first embodiment (FIG. 2) described above. It should be noted that there is a point.
  • FIG. 5 is an equivalent circuit diagram of a signal transmission path in the second embodiment.
  • the LC low pass filter 230 includes an inductor 231 and a capacitor 232.
  • the first end of the input winding 211 is connected to the signal input end IN.
  • the second end of the input winding 211 is connected to the first ground end.
  • the first end of the output winding 212 is connected to the first end of the inductor 231.
  • the second end of the output winding 212 is connected to the second ground end.
  • the second end of the inductor 231 and the first end of the capacitor 232 are connected as the output end of the LC low pass filter 230 to the signal output end OUT.
  • the second end of the capacitor 232 is connected to the second ground end.
  • the second ground terminal corresponds to the ground terminal GND2.
  • the first embodiment in which the LC low pass filter 220 is introduced upstream of the integration transformer 210 and the second embodiment (in which the LC low pass filter 230 is introduced downstream of the integration transformer 210) Although FIG. 5) is described separately, the first embodiment and the second embodiment may be combined and adopted. That is, it is also possible to introduce the LC low pass filters 220 and 230 on both the upstream and downstream sides of the integration transformer 210, respectively.
  • FIG. 6 is a schematic view showing a first structural example of the capacitor C, in which a longitudinal sectional view (upper stage) and a partial top view (lower stage) of a chip on which the capacitor C is formed are depicted.
  • a longitudinal sectional view (upper stage) and a partial top view (lower stage) of a chip on which the capacitor C is formed are depicted.
  • a cross section when the chip is cut vertically along line A1-A2 of the partial top view (lower part) is depicted.
  • the chip corresponds to the isolator chip 130 of the first embodiment (FIG. 2) or the primary side control chip 110 or the secondary side control chip 120 of the second embodiment (FIG. 4).
  • a bonding wire 301 serving as a transmission path of a pulse signal is connected to the pad 302.
  • the bonding wire W21 or W22 or the bonding wire W13 or W14 in FIG. 2 corresponds to the bonding wire 301 in FIG. 2, and the pad T31b or T32b or the pad T33a in FIG.
  • T34a corresponds to the pad 302 in this figure.
  • the bonding wire W11 or W12 or the bonding wire W23 or W24 in FIG. 4 corresponds to the bonding wire 301 in this figure
  • T24 corresponds to the pad 302 in this figure.
  • the chip in this figure has a two-layer wiring structure in which a first metal layer (1st MTL), an interlayer insulating layer (ILD), and a second metal layer (2nd MTL) are sequentially formed from the lower layer side (substrate side). It is assumed.
  • a first metal layer (1st MTL), an interlayer insulating layer (ILD), and a second metal layer (2nd MTL) are sequentially formed from the lower layer side (substrate side).
  • Al, Cu, etc. can be mentioned as a raw material of each metal layer (1stMTL, 2ndMTL).
  • SiO 2 etc. can be mentioned as a raw material of an interlayer insulation layer (ILD).
  • Metal wires 303 and 306 are laid in the second metal layer (2nd MTL) described above.
  • a rectangular (for example, 100 ⁇ m ⁇ 100 ⁇ m) pad connection region is formed in the plan view, and an electrical connection with the pad 302 is established in the region. That is, the pad connection region of the metal wire 303 functions as a first electrode for receiving an input of a pulse signal from the chip of the previous stage through the bonding wire 301 and the pad 302. Therefore, in the following description, the pad connection region of the metal wire 303 may be referred to as the first electrode 303 in some cases.
  • a pad connection region similar to the above is formed also in the metal wiring 306, and electrical connection with the pad 307 is established in the region.
  • the metal wiring 306 is connected to the metal wiring 304 laid in the first metal layer (1st MTL) through the via 305 which penetrates the interlayer insulating layer (ILD).
  • electrical insulation is maintained between the rectangular region and the first electrode 303 by separating an interlayer insulating layer (ILD). That is, the rectangular region functions as a second electrode electrically isolated from the first electrode 303 and connected to the reference potential end. Therefore, in the following description, the rectangular region of the metal wire 304 may be referred to as a second electrode 304.
  • the capacitor C can be formed by the first electrode 303 and the second electrode 304 which are conductors, and the dielectric (interlayer insulating layer (ILD)) sandwiched between both electrodes. it can. Further, in the present structural example, since the lower region of the pad 302 can be effectively used, the area of the chip is not unnecessarily increased when forming the capacitor C.
  • ILD interlayer insulating layer
  • FIG. 7 is a schematic view showing a second structure example of the capacitor C.
  • a polysilicon layer (poly-Si) is formed on the lower layer side (substrate side) of the first metal layer (1st MTL) based on the first structure example (FIG. 6) described above. It has a three-layer wiring structure.
  • metal wires 303 and 306 are laid in the second metal layer (2nd MTL) described above.
  • the rectangular pad connection region formed in the metal wiring 303 functions as the first electrode described above, which is the same as the above.
  • the metal wiring layer 306 is connected to the metal wiring 315 laid in the first metal layer (1st MTL) via the via 316 penetrating the second interlayer insulating layer (2nd ILD). Furthermore, the metal wire 315 is connected to the polysilicon wire 313 laid in the polysilicon layer (poly-Si) via the via 314 penetrating the first interlayer insulating layer (1st ILD).
  • the polysilicon wiring 313 is extended to the lower region of the first electrode 303, and a rectangular region having the same area as the first electrode 303 is formed in the plan view.
  • the rectangular area functions as the aforementioned second electrode. Therefore, in the following description, the rectangular region of the polysilicon wiring 313 may be referred to as a second electrode 313.
  • the distance between the first electrode 303 and the second electrode 313 in FIG. 7 is longer than the distance between the first electrode 303 and the second electrode 304 in FIG.
  • the capacitance value of the capacitor C is reduced.
  • an intermediate electrode 312 formed using a first metal layer (1st MTL) is additionally provided between the first electrode 303 and the second electrode 313.
  • the intermediate electrode 312 is short-circuited with the first electrode 303 through the via 311 penetrating the second interlayer insulating layer (2nd ILD).
  • electrical insulation is maintained by separating the first interlayer insulating layer (1st ILD).
  • the capacitor C is formed by the intermediate electrode 312 and the second electrode 313 which are conductors, and the dielectric (first interlayer insulating layer (1st ILD)) sandwiched between both electrodes. Can. Therefore, even when the distance between the first electrode 303 and the second electrode 313 is extended with the multilayer wiring of the chip, the capacitance value of the capacitor C can be maintained.
  • the intermediate electrode 312 may be formed in a rectangular shape having an area equal to or larger than that of the first electrode 303 and the second electrode 313 in plan view.
  • the intermediate electrode 312 and the first electrode 303 are short-circuited to insulate the intermediate electrode 312 and the second electrode 313 by way of example.
  • the first electrode 303 may be insulated and the middle electrode 312 and the second electrode 313 may be short-circuited.
  • the capacitor C is formed by the first electrode 303 and the intermediate electrode 312 which are conductors, and the dielectric (second interlayer insulating layer (2nd ILD)) sandwiched between both electrodes.
  • FIG. 8 is a schematic view showing a third structure example of the capacitor C.
  • the second electrode 401 polysilicon layer
  • the first intermediate electrode 402 first metal layer
  • the second intermediate electrode 403 second metal layer
  • the first electrode 404 third metal layer
  • the first intermediate electrode 402 is short-circuited with the first electrode 404.
  • the second intermediate electrode 403 is short-circuited with the second electrode 401.
  • first intermediate electrode 402 shorted to the first electrode 401 and at least one shorted to the second electrode 401 are used as the above-described intermediate electrodes.
  • Layers of second intermediate electrodes 403 are alternately stacked.
  • the first chip 510 on the transmission side of the pulse signal is provided with a pad 511 for outputting the pulse signal.
  • the second chip 520 on the receiving side of the pulse signal is provided with a pad 521 for receiving an input of the pulse signal.
  • the bonding wire 530 is connected between the pad 511 and the pad 521.
  • the length l, the diameter ⁇ , the number n, or the material of the bonding wire 530 it is conceivable to adjust the length l, the diameter ⁇ , the number n, or the material of the bonding wire 530.
  • the distance d between both chips may be changed, or the position of the pad 511 or the pad 521 may be changed.
  • FIG. 10 is a schematic diagram for specifically explaining the adjustment method of the inductance value.
  • FIG. 10 an example is given in which the positions of the pads T32a and T32b are changed based on FIG. 4 described above.
  • bonding wires W12 and W22 connected to pads T32a and T32b, respectively can be made longer than other bonding wires to increase their inductance values.
  • the length l of the bonding wire (and hence the inductance value of the inductor L forming the LC low pass filter) can be arbitrarily adjusted by the position of the pad.
  • the inductance value of the inductor L forming the LC low-pass filter varies not only with the length l of the bonding wire, but also with the diameter ⁇ , the number n, or the material. Therefore, in order to optimize the cutoff frequency of the LC low pass filter, it is necessary to adjust the capacitance value of the capacitor C in accordance with the inductance value of the inductor L.
  • a method of adjusting the capacitance value of the capacitor C will be described in detail by giving a specific example.
  • FIG. 11 is a schematic view showing a fourth structural example of the capacitor C, in which a longitudinal sectional view of a chip in which the capacitor C is formed is depicted.
  • the chip corresponds to the isolator chip 130 of the first embodiment (FIG. 2).
  • the chip of this structural example has a five-layer wiring structure in which a polysilicon layer 600 and metal layers 610 to 640 are sequentially stacked from the lower layer side (substrate side).
  • an interlayer insulating layer 650 is formed between the polysilicon layer 600 and the metal layer 610.
  • interlayer insulating layers 660 to 680 are formed between the metal layers 610 to 640, respectively.
  • the polysilicon layer 600, the interlayer insulating layer 650, the metal layer 610, the interlayer insulating layer 660, the metal layer 620, the interlayer insulating layer 670, the metal layer 630, and the layers are sequentially from the lower layer side (substrate side).
  • the insulating layer 680 and the metal layer 640 are stacked.
  • Examples of the material of the metal layers 610 to 640 include Al and Cu.
  • a polysilicon wiring 601 is laid.
  • Metal wires 611 and 612 are laid in the metal layer 610.
  • Metal interconnection 612 is connected to polysilicon interconnection 601 through via 651 penetrating interlayer insulating layer 650.
  • metal wires 621 to 623 are laid.
  • the metal wire 621 is connected to the metal wire 611 through a via 661 penetrating the interlayer insulating layer 660.
  • electrical insulation is maintained between the polysilicon wiring 601 and the metal wiring 621 with the interlayer insulating layers 650 and 660 separated.
  • Metal interconnections 622 and 623 are connected to metal interconnection 612 through vias 662 and 663 penetrating interlayer insulating layer 660, respectively.
  • metal wires 631 and 632 are laid.
  • Metal interconnection 631 is connected to metal interconnections 621 and 622 through vias 671 and 672 penetrating interlayer insulating layer 670.
  • Metal interconnection 632 is connected to metal interconnection 623 through via 673 penetrating interlayer insulating layer 670.
  • the input winding of the integration transformer is formed by the conductive path (metal wiring 631 ⁇ via 672 ⁇ metal wiring 622 ⁇ via 662 ⁇ metal wiring 612) laid in the central portion of this figure.
  • metal wires 641 and 642 are laid.
  • Metal interconnection 641 is connected to metal interconnection 631 through via 681 penetrating interlayer insulating layer 680.
  • the metal wire 641 is formed in a rectangular shape in a plan view, and functions as a pad for receiving an input of a pulse signal through a bonding wire. That is, the metal wiring 641 corresponds to the pad T31b or T32b or the pad T33a or T34a in the first embodiment (FIG. 2).
  • metal interconnection 642 is connected to metal interconnection 632 through via 682 penetrating through interlayer insulating layer 680.
  • an insulating layer 691 is formed so as to fill the peripheries of the metal wires 641 and 642. Furthermore, on the outermost surface of the chip, a protective layer 692 is formed which protects the surface of the chip while exposing at least a part of the metal wires 641 and 642 functioning as pads.
  • a material of the protective layer 692 polyimide and the like can be mentioned.
  • capacitor C having metal interconnections 611 and 621 as the first electrode, polysilicon interconnection 601 as the second electrode, and interlayer insulating layers 650 and 660 sandwiched between both electrodes as the dielectric. Can be formed.
  • the bonding wire connected to the pad functions as the inductor L forming the LC low pass filter, and the metal wire 641 functioning as the pad (further connected to this)
  • the metal wires 611 and 621 function as a first electrode of the capacitor C which forms an LC low pass filter.
  • the facing area S can be adjusted by the area and the number of the metal wires 611 and 621 facing the polysilicon wire 601.
  • the inter-electrode distance d can be adjusted depending on which wiring layer is used as the first electrode and the second electrode of the capacitor C among the plurality of stacked wiring layers. More specifically, in the chip of this structural example, both of the metal wires 611 and 621 are used as the first electrode of the capacitor C. For example, the metal wire 611 is omitted and only the metal wire 621 is used as the capacitor C. When the first electrode is used, the inter-electrode distance d can be extended to reduce the capacitance value of the capacitor C. The inter-electrode distance d can also be adjusted arbitrarily by optimizing the thickness itself of the interlayer insulating layer by changing the manufacturing process of the chip.
  • the characteristics (capacitance value and equivalent series resistance value) of the capacitor C can be easily adjusted as the number of wiring stages (the number of stacked layers) of the chip increases and the interlayer insulating layer becomes thinner.
  • FIG. 12 is a schematic view showing a fifth structure example of the capacitor C.
  • a longitudinal sectional view (upper stage), a partial plan view (middle stage), and a partially enlarged view (lower stage) of a chip on which the capacitor C is formed. Is depicted.
  • a cross section when the chip is cut vertically along line A3-A4 of the partial plan view (middle stage) is depicted.
  • the partial plan view (middle) metal wires 711 and 712 in perspective from the chip surface are depicted.
  • the partial enlarged view (lower part) the inside of the round frame of the partial plan view (middle part) is depicted in a partially enlarged manner.
  • the chip of this structural example has a three-layer wiring structure in which a polysilicon layer 700 and metal layers 710 and 720 are laminated in order from the lower layer side (substrate side).
  • an interlayer insulating layer 730 is formed between the polysilicon layer 700 and the metal layer 710.
  • an interlayer insulating layer 740 is formed between the metal layer 710 and the metal layer 720.
  • the polysilicon layer 700, the interlayer insulating layer 730, the metal layer 710, the interlayer insulating layer 740, and the metal layer 720 are sequentially formed in order from the lower layer side (substrate side).
  • the depiction of the insulating layer and the protective layer covering the chip surface is omitted.
  • a polysilicon wiring 701 is laid.
  • metal wires 711 to 713 are laid.
  • Metal interconnections 711 and 713 are connected to polysilicon interconnection 701 via vias 731 and 732 penetrating interlayer insulating layer 730, respectively.
  • electrical insulation is maintained between the polysilicon wiring 701 and the metal wiring 721 with the interlayer insulating layer 730 therebetween.
  • the metal wires 711 and 712 have features in their respective planar shapes, which will be described in detail later.
  • metal wires 721 and 722 are laid.
  • the metal wire 721 is connected to the metal wire 712 through a via 741 penetrating the interlayer insulating layer 740.
  • the metal wire 721 is formed in a rectangular shape in a plan view, and functions as a pad for receiving an input of a pulse signal through a bonding wire.
  • metal interconnection 722 is connected to metal interconnection 713 through via 742 penetrating interlayer insulating layer 740.
  • metal interconnection 712 is used as the first electrode
  • polysilicon interconnection 701 and metal interconnection 711 as the second electrode
  • interlayer insulating layers 730 and 740 sandwiched between both electrodes are used as dielectrics.
  • Capacitor C can be formed.
  • comb teeth 711a and 711b which intermesh with each other at a predetermined inter-electrode distance (a so-called MIM [Metal-Insulator-Metal] structure).
  • MIM Metal-Insulator-Metal
  • FIG. 13 is a schematic view showing a fifth structure example of the capacitor C.
  • a longitudinal sectional view (upper stage) and a top view (lower stage) of a chip in which the capacitor C is formed are depicted.
  • a vertical cross-sectional view (upper stage) a cross section when the chip is cut vertically along line A5-A6 in the top view (lower stage) is depicted.
  • the introduction target of the LC low pass filter is not limited to various chips handling the pulse signal inside the power supply IC 100 (the primary side control chip 110, the secondary side control chip 120, and the isolator chip 130). It can be extended to understand in general the chip to which the pulse signal is input through the wire.
  • the semiconductor device disclosed in the present specification can be used for, for example, in-vehicle devices and industrial devices.
  • Isolated switching power supply 1p Primary circuit system (GND1 system) 1s Secondary circuit system (GND2 system) 2 load 10 rectification unit 11 filter 12 diode bridge 13, 14 capacitor 20 DC / DC conversion unit 100 power supply IC DESCRIPTION OF SYMBOLS 110 Primary side control chip 111 RS flip flop 112, 113 Pulse signal generation part 120 Secondary side control chip 121, 122 Pulse signal generation part 123 RS flip flop 130 Isolator chip 131-134 Integration transformer 210 Integration transformer 211 Input winding 212 output winding 220, 230 LC low pass filter 221, 231 inductor 222, 232 capacitor 301 bonding wire 302, 307 pad 303 metal wiring (first electrode) 304 Metal wiring (second electrode) 312 middle electrode 313 polysilicon wiring (second electrode) 306, 315 Metal wiring 305, 311, 314, 316 Via 401 Second electrode 402 First intermediate electrode 403 Second intermediate electrode 404 First electrode 510 First chip 511 Pad 520 Second chip 521 Pad 530 Bonding

Landscapes

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  • Semiconductor Integrated Circuits (AREA)
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Abstract

半導体装置は、パルス信号の送信側となる第１チップと、パルス信号の受信側となる第２チップと、集積化トランスを用いて第１チップと第２チップとの間を電気的に絶縁しつつ第１チップから第２チップにパルス信号を伝送する第３チップとを有する。第２チップと第３チップは、それぞれ、前段のボンディングワイヤを介してパルス信号の入力を受け付けるための第１電極を備えている。各チップの第１電極のうち、少なくとも一方の下方領域には、第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極が設けられている。これにより、ＬＣローパスフィルタを形成することができるので、パルス信号のノイズを削減することが可能となる。

Description

半導体装置
　本明細書中に開示されている発明は、パルス信号を取り扱う半導体装置（例えば複合化アイソレータ）に関する。
　従来より、例えば、車載機器や産業機器の電源として用いられるＡＣ／ＤＣコンバータやＤＣ／ＤＣコンバータの分野では、アイソレータを用いて１次回路系と２次回路系を磁気結合しながら両者の絶縁性を保つ技術が存在する。
　なお、上記に関連する従来技術の一例としては、特許文献１を挙げることができる。
特開２００８－１８７８２１号公報
　しかしながら、アイソレータの周囲に多くのスイッチングノイズが発生する環境では、正確にパルス信号を伝送することが難しく、特に、入力電圧の高いＡＣ／ＤＣコンバータでは、アイソレータに生じるノイズレベルが大きいという課題があった。
　なお、上記の課題は、アイソレータだけでなく、パルス信号を取り扱う半導体装置全般に当てはまる。
　本明細書中に開示されている発明は、本願の発明者が見出した上記の課題に鑑み、パルス信号のノイズを削減することのできる半導体装置を提供することを目的とする。
　本明細書中に開示されている半導体装置は、パルス信号の送信側となる第１チップと、前記パルス信号の受信側となる第２チップと、集積化トランスを用いて前記第１チップと前記第２チップとの間を電気的に絶縁しつつ前記第１チップから前記第２チップに前記パルス信号を伝送する第３チップを有し、前記第２チップと前記第３チップは、それぞれ、前段のチップからボンディングワイヤを介して前記パルス信号の入力を受け付けるための第１電極を備えており、各チップの第１電極のうち、少なくとも一方の下方領域には、前記第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極が設けられている構成（第１の構成）とされている。
　なお、第１の構成から成る半導体装置において、前記第２電極は、メタル層またはポリシリコン層を用いて形成されている構成（第２の構成）にするとよい。
　また、第１または第２の構成から成る半導体装置において、前記第２電極は、その平面視において、前記第１電極と同一以上の面積を持つ構成（第３の構成）にするとよい。
　また、第１～第３いずれかの構成から成る半導体装置において、前記第１電極と前記第２電極との間には、前記第１電極及び前記第２電極の一方に短絡された少なくとも一層の中間電極が設けられている構成（第４の構成）にするとよい。
　また、第４の構成から成る半導体装置において、前記第１電極と前記第２電極との間には、前記中間電極として、前記第１電極に短絡された少なくとも一層の第１中間電極と、前記第２電極に短絡された少なくとも一層の第２中間電極とが交互に積層されている構成（第５の構成）にするとよい。
　また、第１～第５いずれかの構成から成る半導体装置において、前記第１チップは、前記パルス信号のパルス幅を調整する機能を備えた構成（第６の構成）にするとよい。
　また、第１～第６いずれかの構成から成る半導体装置は、一次回路系と二次回路系を電気的に絶縁しつつ相互間の信号伝送を行うことにより絶縁型スイッチング電源の制御主体として機能する構成（第７の構成）にするとよい。
　また、本明細書中に開示されている絶縁型スイッチング電源は、第７の構成から成る半導体装置と、前記半導体装置により制御されるスイッチング出力段と、を有する構成（第８の構成）とされている。
　なお、第８の構成から成る絶縁型スイッチング電源において、前記スイッチング出力段は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するＤＣ／ＤＣ変換部の構成要素として機能する構成（第９の構成）にするとよい。
　また、第９の構成から成る絶縁型スイッチング電源は、交流入力電圧から前記直流入力電圧を生成する整流部をさらに有する構成（第１０の構成）にするとよい。
　また、本明細書中に開示されている電子機器は、第８～第１０いずれかの構成から成る絶縁型スイッチング電源と、前記絶縁型スイッチング電源から電力供給を受けて動作する負荷と、を有する構成（第１１の構成）とされている。
　また、本明細書中に開示されているチップは、ボンディングワイヤを介してパルス信号の入力を受け付けるための第１電極と、前記第１電極の下方領域に設けられて前記第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極と、を集積化して成る構成（第１２の構成）とされている。
　また、本明細書中に開示されているチップは、ワイヤを介してパルス信号の入力を受け付けるためのパッドを有し、前記ワイヤがフィルタを形成するインダクタとして機能し、前記パッドまたはこれに接続された配線層が前記フィルタを形成するキャパシタの第１電極として機能する構成（第１３の構成）とされている。
　なお、第１３の構成から成るチップにおいて、前記インダクタのインダクタンス値は、前記ワイヤの長さ、直径、本数、または、素材により調整される構成（第１４の構成）にするとよい。
　また、第１４の構成から成るチップにおいて、前記ワイヤの長さは、前記パッドの位置により調整される構成（第１５の構成）にするとよい。
　また、第１３～第１５いずれかの構成から成るチップにおいて、前記キャパシタの容量値は、前記第１電極と第２電極との対向面積又は電極間距離により調整される構成（第１６の構成）にするとよい。
　また、第１６の構成から成るチップにおいて、前記第１電極と前記第２電極との電極間距離は、積層形成された複数の配線層のうち、前記第１電極及び前記第２電極としていずれの配線層を用いるかにより調整される構成（第１７の構成）にするとよい。
　また、第１７の構成から成るチップにおいて、前記第１電極と前記第２電極との電極間距離は、層間絶縁層の厚さにより調整される構成（第１８の構成）にするとよい。
　また、第１６の構成から成るチップにおいて、前記第１電極と前記第２電極は、同一の配線層に形成されており、前記電極間距離を隔てて相互に噛み合う櫛歯を備えている構成（第１９の構成）にするとよい。
　また、第１３～第１９いずれかの構成から成るチップは、前記パッドを露出しつつ前記チップの表面を被覆する保護層をさらに有する構成（第２０の構成）にするとよい。
　本明細書中に開示されている発明によれば、パルス信号のノイズを削減することのできる半導体装置を提供することが可能となる。
絶縁型スイッチング電源を備えた電子機器の全体構成を示すブロック図 電源ＩＣの第１実施形態を示す模式図 第１実施形態における信号伝送経路の等価回路図 電源ＩＣの第２実施形態を示す模式図 第２実施形態における信号伝送経路の等価回路図 キャパシタの第１構造例を示す模式図 キャパシタの第２構造例を示す模式図 キャパシタの第３構造例を示す模式図 インダクタンス値の調整手法を説明するための模式図 インダクタンス値の調整手法を具体的に説明するための模式図 キャパシタの第４構造例を示す模式図 キャパシタの第５構造例を示す模式図 キャパシタの第５構造例を示す模式図
＜絶縁型スイッチング電源＞
　図１は、絶縁型スイッチング電源を備えた電子機器の全体構成を示したブロック図である。本構成例の電子機器Ｘは、絶縁型スイッチング電源１と、絶縁型スイッチング電源１から電力供給を受けて動作する負荷２と、を有する。
　絶縁型スイッチング電源１は、一次回路系１ｐ（ＧＮＤ１系）と二次回路系１ｓ（ＧＮＤ２系）との間を電気的に絶縁しつつ、商用交流電源ＰＷから一次回路系１ｐに供給される交流入力電圧Ｖａｃ（例えばＡＣ８５～２６５Ｖ）を所望の直流出力電圧Ｖｏ（例えばＤＣ１０～３０Ｖ）に変換して、二次回路系１ｓの負荷２に供給するＡＣ／ＤＣコンバータであり、整流部１０と、ＤＣ／ＤＣ変換部２０と、を含む。
　整流部１０は、交流入力電圧Ｖａｃから直流入力電圧Ｖｉ（例えばＤＣ１２０～３７５Ｖ）を生成してＤＣ／ＤＣ変換部２０に供給する回路ブロックであり、フィルタ１１と、ダイオードブリッジ１２と、キャパシタ１３及び１４とを含む。フィルタ１１は、交流入力電圧Ｖａｃからノイズやサージを除去する。ダイオードブリッジ１２は、交流入力電圧Ｖａｃを全波整流して直流入力電圧Ｖｉを生成する。キャパシタ１３は、交流入力電圧Ｖａｃの高調波ノイズを除去する。キャパシタ１４は、直流入力電圧Ｖｉを平滑化する。なお、整流部１０の前段には、フューズなどの保護素子を設けてもよい。
　ＤＣ／ＤＣ変換部２０は、直流入力電圧Ｖｉから所望の直流出力電圧Ｖｏを生成して負荷２に供給する回路ブロックであり、電源ＩＣ１００と、これに外付けされる種々のディスクリート部品（トランスＴＲ、Ｎチャネル型ＭＯＳ電界効果トランジスタＮ１、センス抵抗Ｒｓ、ダイオードＤ１、キャパシタＣ１、並びに、抵抗Ｒ１及びＲ２）と、を含む。
　電源ＩＣ１００は、アイソレータチップ１３０（詳細は後述）を用いて一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、相互間の信号伝送を行うことにより、絶縁型スイッチング電源１（特にＤＣ／ＤＣ変換部２０）の制御主体として機能する半導体装置である。例えば、電源ＩＣ１００は、二次回路系１ｓで生成される分圧電圧Ｖｄｉｖ（＝直流出力電圧Ｖｏの分圧電圧）の帰還入力を受け付けて、一次回路系１ｐに設けられたトランジスタＮ１のオン／オフ制御を行う。
　トランスＴＲは、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ互いに逆極性で磁気結合された一次巻線Ｌｐ（巻数Ｎｐ）と二次巻線Ｌｓ（巻数Ｎｓ）を含む。一次巻線Ｌｐの第１端は、直流入力電圧Ｖｉの印加端に接続されている。一次巻線Ｌｐの第２端は、トランジスタＮ１のドレインに接続されている。二次巻線Ｌｓの第１端は、ダイオードＤ１のアノードに接続されている。二次巻線Ｌｓの第２端は、二次回路系１ｓの接地端ＧＮＤ２に接続されている。なお、巻数Ｎｐ及びＮｓについては、所望の直流出力電圧Ｖｏが得られるように任意に調整すればよい。例えば、巻数Ｎｐが多いほど又は巻数Ｎｓが少ないほど直流出力電圧Ｖｏは低くなり、逆に、巻数Ｎｐが少ないほど又は巻数Ｎｓが多いほど直流出力電圧Ｖｏは高くなる。
　トランジスタＮ１は、電源ＩＣ１００から入力されるゲート信号Ｇ１に応じてオン／オフされる出力スイッチ素子として機能する。具体的に述べると、トランジスタＮ１は、ゲート信号Ｇ１がハイレベルであるときにオンし、ゲート信号Ｇ１がローレベルであるときにオフする。トランジスタＮ１のドレインは、先に述べたように、一次巻線Ｌｐの第２端に接続されている。トランジスタＮ１のソースは、センス抵抗Ｒｓの第１端に接続されている。センス抵抗Ｒｓの第２端は、一次回路系１ｐの接地端ＧＮＤ１に接続されている。センス抵抗Ｒｓは、トランジスタＮ１に流れる一次電流Ｉｐをセンス電圧Ｖｓ（＝Ｉｐ×Ｒｓ）として検出するための電流／電圧変換素子として機能する。
　ダイオードＤ１のアノードは、先に述べたように、二次巻線Ｌｓの第１端に接続されている。ダイオードＤ１のカソードとキャパシタＣ１の第１端は、いずれも直流出力電圧Ｖｏの出力端に接続されている。キャパシタＣ１の第２端は、接地端ＧＮＤ２に接続されている。このように接続されたダイオードＤ１とキャパシタＣ１は、二次巻線Ｌｓに生じる誘起電圧を整流及び平滑して直流出力電圧Ｖｏを生成する整流平滑部として機能する。
　抵抗Ｒ１及びＲ２は、直流出力電圧Ｖｏの出力端と接地端ＧＮＤ２との間に直列接続されており、相互間の接続ノードから分圧電圧Ｖｄｉｖ（＝Ｖｏ×Ｒ２／（Ｒ１＋Ｒ２））を出力する分圧部として機能する。
　なお、上記構成から成るＤＣ／ＤＣ変換部２０において、トランスＴＲ、トランジスタＮ１、ダイオードＤ１、及び、キャパシタＣ１は、フライバック方式により直流入力電圧Ｖｉから直流出力電圧Ｖｏを生成するスイッチング出力段として機能する。
　次に、当該スイッチング出力段の降圧動作について簡単に説明する。トランジスタＮ１がオンされているときには、直流入力電圧Ｖｉの印加端から、一次巻線Ｌｐ、トランジスタＮ１、及び、センス抵抗Ｒｓを介して、接地端ＧＮＤ１に向けた一次電流Ｉｐが流れるので、一次巻線Ｌｐに電気エネルギが蓄えられる。
　その後、トランジスタＮ１がオフされると、一次巻線Ｌｐと磁気結合された二次巻線Ｌｓに誘起電圧が発生し、二次巻線ＬｓからダイオードＤ１を介して接地端ＧＮＤ２に向けた二次電流Ｉｓが流れる。このとき、負荷２には、二次巻線Ｌｓの誘起電圧を整流及び平滑した直流出力電圧Ｖｏが供給される。
　以降も、トランジスタＮ１がオン／オフされることにより、上記と同様のスイッチング動作が繰り返される。
　このように、本構成例の絶縁型スイッチング電源１によれば、一次回路系１ｐと二次回路系１ｓとの間を電気的に絶縁しつつ、交流入力電圧Ｖａｃから直流出力電圧Ｖｏを生成して負荷２に供給することができる。
＜電源ＩＣ（第１実施形態）＞
　図２は、電源ＩＣ１００の第１実施形態を示す模式図である。本実施形態の電源ＩＣ１００は、一次側制御チップ１１０と、二次側制御チップ１２０と、アイソレータチップ１３０とを単一のパッケージに封止して成るマルチチップ型の半導体装置（いわゆる複合化アイソレータ）である。
　一次側制御チップ１１０は、二次側制御チップ１２０からアイソレータチップ１３０を介してパルス信号Ｓ１０及びＳ２０を受信する受信部として、ＲＳフリップフロップ１１１とパッドＴ１１及びＴ１２を有する。また、一次側制御チップ１１０は、アイソレータチップ１３０を介して二次側制御チップ１２０にパルス信号Ｓ３０及びＳ４０を送信する送信部として、パルス信号生成部１１２及び１１３とパッドＴ１３及びＴ１４を有する。なお、一次側制御チップ１１０の基準電位端は、接地端ＧＮＤ１に接続されている。
　二次側制御チップ１２０は、アイソレータチップ１３０を介して一次側制御チップ１１０にパルス信号Ｓ１０及びＳ２０を送信する送信部として、パルス信号生成部１２１及び１２２とパッドＴ２１及びＴ２２を有する。また、二次側制御チップ１２０は、一次側制御チップ１１０からアイソレータチップ１３０を介してパルス信号Ｓ３０及びＳ４０を受信する受信部として、ＲＳフリップフロップ１２３とパッドＴ２３及びＴ２４を有する。なお、二次側制御チップ１２０の基準電位端は、接地端ＧＮＤ２に接続されている。
　なお、上記のパルス信号生成部１１２及び１１３、並びに、パルス信号生成部１２１及び１２２としては、例えば、１ショットパルス生成回路を好適に用いることができる。
　アイソレータチップ１３０は、一次側制御チップ１１０と二次側制御チップ１２０との間を電気的に絶縁しつつ、両チップ間でパルス信号Ｓ１０～Ｓ４０を伝送するための手段として、集積化トランス１３１～１３４と、パッドＴ３１ａ～Ｔ３４ａと、パッドＴ３１ｂ～Ｔ３４ｂと、を有する。なお、集積化トランス１３１～１３４は、それぞれ、互いに同極性で磁気結合された入力巻線（実線）と出力巻線（破線）を含む。
　なお、パルス信号Ｓ１０及びＳ２０に着目した場合には、二次側制御チップ１２０がパルス信号Ｓ１０及びＳ２０の送信側となる第１チップに相当し、一次側制御チップ１１０がパルス信号Ｓ１０及びＳ２０の受信側となる第２チップに相当する。また、アイソレータチップ１３０は、集積化トランス１３１及び１３２を用いて一次側制御チップ１１０と二次側制御チップ１２０との間を電気的に絶縁しつつ、二次側制御チップ１２０から一次側制御チップ１１０にパルス信号Ｓ１０及びＳ２０を伝送する第３チップに相当する。
　一方、パルス信号Ｓ３０及びＳ４０に着目した場合には、一次側制御チップ１１０がパルス信号Ｓ３０及びＳ４０の送信側となる第１チップに相当し、二次側制御チップ１２０がパルス信号Ｓ３０及びＳ４０の受信側となる第２チップに相当する。また、アイソレータチップ１３０は、集積化トランス１３３及び１３４を用いて一次側制御チップ１１０と二次側制御チップ１２０との間を電気的に絶縁しつつ、一次側制御チップ１１０から二次側制御チップ１２０にパルス信号Ｓ３０及びＳ４０を伝送する第３チップに相当する。
　次に、パルス信号Ｓ１０及びＳ２０の伝送経路に着目し、それぞれの上流側から順に、各要素間の接続関係について述べる。パルス信号生成部１２１及び１２２の各出力端は、それぞれ、パッドＴ２１及びＴ２２に接続されている。パッドＴ２１及びＴ２２は、それぞれ、ボンディングワイヤＷ２１及びＷ２２を介してパッドＴ３１ｂ及びＴ３２ｂに接続されている。パッドＴ３１ｂ及びＴ３２ｂは、それぞれ、集積化トランス１３１及び１３２の各入力巻線（実線）に接続されている。集積化トランス１３１及び１３２の各出力巻線（破線）は、パッドＴ３１ａ及びＴ３２ａに接続されている。パッドＴ３１ａ及びＴ３２ａは、それぞれ、ボンディングワイヤＷ１１及びＷ１２を介してパッドＴ１１及びＴ１２と接続されている。パッドＴ１１及びＴ１２は、それぞれ、ＲＳフリップフロップ１１１のセット端（Ｓ）及びリセット端（Ｒ）に接続されている。
　続いて、パルス信号Ｓ１０及びＳ２０の伝送動作を説明する。パルス信号生成部１２１は、ＲＳフリップフロップ１１１の出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットするときに、集積化トランス１３１の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３１の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ１０（＝セット信号に相当）として、ＲＳフリップフロップ１１１のセット端（Ｓ）に伝送される。
　一方、パルス信号生成部１２２は、ＲＳフリップフロップ１１１の出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットするときに、集積化トランス１３２の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３２の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ２０（＝リセット信号に相当）として、ＲＳフリップフロップ１１１のリセット端（Ｒ）に伝送される。
　ＲＳフリップフロップ１１１は、セット端（Ｓ）に入力されるパルス信号Ｓ１０に応じて、出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットし、リセット端（Ｒ）に入力されるパルス信号Ｓ２０に応じて、出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットする。
　なお、二次側制御チップ１２０は、例えば、分圧電圧Ｖｄｉｖが基準電圧Ｖｒｅｆと一致するようにパルス幅変調信号ＰＷＭのデューティ制御を行う出力帰還制御部（不図示）を有する構成とし、パルス信号生成部１２１及び１２２は、例えば、パルス幅変調信号ＰＷＭの立上りタイミング及び立下りタイミングで、集積化トランス１３１及び１３２の各入力巻線（実線）をパルス駆動する構成としておけばよい。また、一次側制御チップ１１０は、例えば、ＲＳフリップフロップ１１１の出力端（Ｑ）の論理レベルに応じてゲート信号Ｇ１の論理レベルを切り替える構成にしておけばよい。
　次に、パルス信号Ｓ３０及びＳ４０の伝送経路に着目し、それぞれの上流側から順に各要素間の接続関係について述べる。パルス信号生成部１１２及び１１３の各出力端は、それぞれ、パッドＴ１３及びＴ１４に接続されている。パッドＴ１３及びＴ１４は、それぞれ、ボンディングワイヤＷ１３及びＷ１４を介してパッドＴ３３ａ及びＴ３４ａに接続されている。パッドＴ３３ａ及びＴ３４ａは、それぞれ、集積化トランス１３３及び１３４の各入力巻線（実線）に接続されている。集積化トランス１３３及び１３４の各出力巻線（破線）は、パッドＴ３３ｂ及びＴ３４ｂに接続されている。パッドＴ３３ｂ及びＴ３４ｂは、それぞれ、ボンディングワイヤＷ２３及びＷ２４を介してパッドＴ２３及びＴ２４と接続されている。パッドＴ２３及びＴ２４は、それぞれ、ＲＳフリップフロップ１２３のセット端（Ｓ）及びリセット端（Ｒ）に接続されている。
　続いて、パルス信号Ｓ３０及びＳ４０の伝送動作を説明する。パルス信号生成部１１２は、ＲＳフリップフロップ１２３の出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットするときに、集積化トランス１３３の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３３の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ３０（＝セット信号に相当）として、ＲＳフリップフロップ１２３のセット端（Ｓ）に伝送される。
　一方、パルス信号生成部１１３は、ＲＳフリップフロップ１２３の出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットするときに、集積化トランス１３４の入力巻線（実線）をパルス駆動する。その結果、集積化トランス１３４の出力巻線（破線）に誘起パルスが生じ、これがパルス信号Ｓ４０（＝リセット信号に相当）として、ＲＳフリップフロップ１２３のリセット端（Ｒ）に伝送される。
　ＲＳフリップフロップ１２３は、セット端（Ｓ）に入力されるパルス信号Ｓ３０に応じて、出力端（Ｑ）を第１論理レベル（例えばハイレベル）にセットし、リセット端（Ｒ）に入力されるパルス信号Ｓ４０に応じて、出力端（Ｑ）を第２論理レベル（例えばローレベル）にリセットする。
　なお、一次側制御チップ１１０は、例えば、二次側制御チップ１２０への異常報知信号ＥＲＲを生成する異常報知部（不図示）を有する構成とし、パルス信号生成部１１２及び１１３は、例えば、異常報知信号ＥＲＲの立上りタイミング及び立下りタイミングで、集積化トランス１３３及び１３４の各入力巻線（実線）をパルス駆動する構成としておけばよい。また、二次側制御チップ１２０は、例えば、ＲＳフリップフロップ１２３の出力端（Ｑ）の論理レベルに応じて、直流出力電圧Ｖｏの生成動作をシャットダウンするか否かを切り替える構成にしておけばよい。
　ところで、電源ＩＣ１００のパッケージには、アイソレータチップ１３０だけでなく、スイッチングノイズを発生する一次側制御チップ１１０や二次側制御チップ１２０が封止されている。このように、アイソレータチップ１３０の周囲に多くのスイッチングノイズが発生する環境では、正確にパルス信号Ｓ１０～Ｓ４０を伝送することが難しい。特に、高い交流入力電圧Ｖａｃが入力される絶縁型スイッチング電源１では、アイソレータチップ１３０に生じるノイズレベルが大きいので、これを削減することが非常に重要となる。
　そこで、本実施形態の電源ＩＣ１００では、集積化トランス１３１～１３４それぞれの上流側（＝入力巻線側）に、ＬＣローパスフィルタが導入されている。特に、ＬＣローパスフィルタを構成するためのインダクタＬとしては、ボンディングワイヤ（Ｗ２１、Ｗ２２、Ｗ１３、Ｗ１４）のインダクタンス成分が積極的に利用されている。また、ＬＣローパスフィルタを構成するためのキャパシタＣは、アイソレーションチップ１３０の信号入力パッド（Ｔ３１ｂ、Ｔ３２ｂ、Ｔ３３ａ、Ｔ３４ａ）とその下方領域における導電体層及び誘電体層を利用して形成されている（図中のハッチング領域を参照、詳細は後述）。
　このように、集積化トランス１３１～１３４それぞれの上流側に、ＬＣローパスフィルタ２２０を導入することにより、アイソレータチップ１３０を介して伝送されるパルス信号Ｓ１０～Ｓ４０それぞれのノイズを効果的に削減することが可能となる。
　なお、パルス信号生成部１２１及び１２２、並びに、パルス信号生成部１１２及び１１３は、それぞれ、パルス信号Ｓ１０～Ｓ４０のパルス幅を任意に調整する機能を備えている。当該機能を具備することにより、ＬＣローパスフィルタのカットオフ周波数ｆｃ（＝１／（２π・√（ＬＣ））が多少ばらついても、パルス信号Ｓ１０～Ｓ４０のパルス幅を最適化することができるので、パルス信号Ｓ１０～Ｓ４０のノイズを適切に削減することが可能となる。
　図３は、第１実施形態における信号伝送経路の等価回路図である。本図で示すように、集積化トランス２１０は、互いに同極性で磁気結合された入力巻線２１１と出力巻線２１２を含む。また、集積化トランス２１０の上流側（＝入力巻線２１１側）には、ＬＣローパスフィルタ２２０が導入されている。なお、ＬＣローパスフィルタ２２０は、インダクタ２２１とキャパシタ２２２を含む。
　インダクタ２２１の第１端は、信号入力端ＩＮに接続されている。インダクタ２２１の第２端とキャパシタ２２２の第１端は、ＬＣローパスフィルタ２２０の出力端として、入力巻線２１１の第１端に接続されている。キャパシタ２２２の第２端と入力巻線２１１の第２端は、いずれも第１接地端に接続されている。出力巻線２１２の第１端は、信号出力端ＯＵＴに接続されている。出力巻線２１２の第２端は、第２接地端に接続されている。
　なお、集積化トランス２１０を先出の集積化トランス１３１または１３２として理解した場合には、信号入力端ＩＮがパッドＴ２１またはＴ２２に相当し、インダクタ２２１がボンディングワイヤＷ２１またはＷ２２のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２２２がパッドＴ３１ｂまたはＴ３２ｂの下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ３１ａまたはＴ３２ａに相当し、第１接地端が接地端ＧＮＤ２に相当し、第２接地端が接地端ＧＮＤ１に相当する。
　また、集積化トランス２１０を先出の集積化トランス１３３または１３４として理解した場合には、信号入力端ＩＮがパッドＴ１３またはＴ１４に相当し、インダクタ２２１がボンディングワイヤＷ１３またはＷ１４のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２２２がパッドＴ３３ａまたはＴ３４ａの下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ３３ｂまたはＴ３４ｂに相当し、第１接地端が接地端ＧＮＤ１に相当し、第２接地端が接地端ＧＮＤ２に相当する。
＜電源ＩＣ（第２実施形態）＞
　図４は、電源ＩＣ１００の第２実施形態を示す模式図である。本実施形態の電源ＩＣ１００は、先出の第１実施形態（図２）をベースとしつつ、ＬＣローパスフィルタが集積化トランス１３１～１３４それぞれの下流側（＝出力巻線側）に導入されている点に特徴を有する。なお、本実施形態の電源ＩＣ１００でも、ＬＣローパスフィルタを構成するためのインダクタＬとしては、ボンディングワイヤ（Ｗ１１、Ｗ１２、Ｗ２３、Ｗ２４）のインダクタンス成分が積極的に利用されている。また、ＬＣローパスフィルタを構成するためのキャパシタＣは、一次側制御チップ１１０及び二次側制御チップ１２０それぞれの信号入力パッド（Ｔ１１、Ｔ１２、Ｔ２３、Ｔ２４）とその下方領域における導電体層及び誘電体層を利用して形成されている（図中のハッチング領域を参照、詳細は後述）。
　このように、集積化トランス１３１～１３４それぞれの下流側にＬＣローパスフィルタ２２０を導入することにより、先出の第１実施形態（図２）と同様、アイソレータチップ１３０を介して伝送されるパルス信号Ｓ１０～Ｓ４０それぞれのノイズを効果的に削減することが可能となる。
　なお、パルス信号生成部１２１及び１２２、並びに、パルス信号生成部１１２及び１１３については、先出の第１実施形態（図２）と同様、パルス信号Ｓ１０～Ｓ４０のパルス幅を任意に調整する機能を備えておくことが望ましい。ただし、パルス幅の調整に際しては、先出の第１実施形態（図２）と異なり、ＬＣローパスフィルタのカットオフ周波数ｆｃだけでなく、集積化トランス１３１～１３４それぞれの結合度も考慮する必要がある点に留意すべきである。
　図５は、第２実施形態における信号伝送経路の等価回路図である。本図で示すように、ＬＣローパスフィルタ２３０は、集積化トランス２１０の下流側（＝出力巻線２１２側）に導入されている。なお、ＬＣローパスフィルタ２３０は、インダクタ２３１とキャパシタ２３２を含む。
　入力巻線２１１の第１端は、信号入力端ＩＮに接続されている。入力巻線２１１の第２端は、第１接地端に接続されている。出力巻線２１２の第１端は、インダクタ２３１の第１端に接続されている。出力巻線２１２の第２端は、第２接地端に接続されている。インダクタ２３１の第２端とキャパシタ２３２の第１端は、ＬＣローパスフィルタ２３０の出力端として、信号出力端ＯＵＴに接続されている。キャパシタ２３２の第２端は、第２接地端に接続されている。
　なお、集積化トランス２１０を先出の集積化トランス１３１または１３２として理解した場合には、信号入力端ＩＮがパッドＴ３１ｂまたはＴ３２ｂに相当し、インダクタ２３１がボンディングワイヤＷ１１またはＷ１２のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２３２がパッドＴ１１またはＴ１２の下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ１１またはＴ１２に相当し、第１接地端が接地端ＧＮＤ２に相当し、第２接地端が接地端ＧＮＤ１に相当する。
　また、集積化トランス２１０を先出の集積化トランス１３３または１３４として理解した場合には、信号入力端ＩＮがパッドＴ３３ａまたはＴ３４ａに相当し、インダクタ２３１がボンディングワイヤＷ２３またはＷ２４のインダクタンス成分（＝インダクタＬ）に相当し、キャパシタ２３２がパッドＴ２３またはＴ２４の下方領域に形成されたキャパシタＣに相当し、信号出力端ＯＵＴがパッドＴ２３またはＴ２４に相当し、第１接地端が接地端ＧＮＤ１に相当し、第２接地端が接地端ＧＮＤ２に相当する。
　なお、上記では、集積化トランス２１０の上流側にＬＣローパスフィルタ２２０を導入する第１実施形態（図３）と、集積化トランス２１０の下流側にＬＣローパスフィルタ２３０を導入する第２実施形態（図５）とを個別に説明したが、第１実施形態と第２実施形態を組み合わせて採用してもよい。すなわち、集積化トランス２１０の上流側と下流側の双方にＬＣローパスフィルタ２２０及び２３０をそれぞれ導入することも可能である。
＜キャパシタの形成手法＞
　次に、ＬＣローパスフィルタを構成するキャパシタＣの形成手法について詳述する。
　図６は、キャパシタＣの第１構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図（上段）及び部分上面図（下段）が描写されている。なお、縦断面図（上段）には、部分上面図（下段）のＡ１－Ａ２線でチップを縦に切断したときの断面が描写されている。当該チップは、第１実施形態（図２）のアイソレータチップ１３０、若しくは、第２実施形態（図４）の一次側制御チップ１１０または二次側制御チップ１２０に相当する。
　本図のチップにおいて、パルス信号の伝送経路となるボンディングワイヤ３０１は、パッド３０２に接続されている。
　なお、先述の第１実施形態に即して言えば、図２のボンディングワイヤＷ２１またはＷ２２若しくはボンディングワイヤＷ１３またはＷ１４が本図のボンディングワイヤ３０１に相当し、図２のパッドＴ３１ｂまたはＴ３２ｂ若しくはパッドＴ３３ａまたはＴ３４ａが本図のパッド３０２に相当する。
　一方、先述の第２実施形態に即して言えば、図４のボンディングワイヤＷ１１またはＷ１２若しくはボンディングワイヤＷ２３またはＷ２４が本図のボンディングワイヤ３０１に相当し、図４のパッドＴ１１またはＴ１２若しくはパッドＴ２３またはＴ２４が本図のパッド３０２に相当する。
　また、本図のチップは、下層側（基板側）から順に、第１メタル層（１ｓｔＭＴＬ）、層間絶縁層（ＩＬＤ）、及び、第２メタル層（２ｎｄＭＴＬ）が積層形成された２層配線構造とされている。なお、各メタル層（１ｓｔＭＴＬ、２ｎｄＭＴＬ）の素材としては、ＡｌやＣｕなどを挙げることができる。また、層間絶縁層（ＩＬＤ）の素材としては、ＳｉＯ２などを挙げることができる。
　上記の第２メタル層（２ｎｄＭＴＬ）には、メタル配線３０３及び３０６が敷設されている。メタル配線３０３には、その平面視において、矩形状（例えば１００μｍ×１００μｍ）のパッド接続領域が形成されており、当該領域において、パッド３０２との電気的な接続が確立されている。すなわち、メタル配線３０３のパッド接続領域は、前段のチップからボンディングワイヤ３０１とパッド３０２を介してパルス信号の入力を受け付けるための第１電極として機能する。そこで、以下の説明では、メタル配線３０３のパッド接続領域を指して、第１電極３０３と称する場合がある。
　一方、メタル配線３０６にも、上記と同様のパッド接続領域が形成されており、当該領域において、パッド３０７との電気的な接続が確立されている。なお、パッド３０７は、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されている。また、メタル配線３０６は、層間絶縁層（ＩＬＤ）を貫通するビア３０５を介して、第１メタル層（１ｓｔＭＴＬ）に敷設されたメタル配線３０４と接続されている。
　上記のメタル配線３０４は、第１電極３０３の下方領域（＝チップの上下方向において第１電極３０３と互いに重なり合う領域）まで延伸されており、かつ、その平面視において、第１電極３０３と同一以上の面積を持つ矩形領域が形成されている。ただし、当該矩形領域と第１電極３０３との間は、層間絶縁層（ＩＬＤ）を隔てて電気的な絶縁が保たれている。すなわち、上記の矩形領域は、第１電極３０３と電気的に絶縁されるとともに基準電位端に接続された第２電極として機能する。そこで、以下の説明では、メタル配線３０４の上記矩形領域を指して、第２電極３０４と称する場合がある。
　本構造例を採用することにより、導電体である第１電極３０３及び第２電極３０４と、両電極間に挟まれた誘電体（層間絶縁層（ＩＬＤ））により、キャパシタＣを形成することができる。また、本構造例であれば、パッド３０２の下方領域を有効利用することができるので、キャパシタＣの形成に際してチップの面積を不必要に増大することもない。
　図７は、キャパシタＣの第２構造例を示す模式図である。本構造例では、先出の第１構造例（図６）をベースとしつつ、第１メタル層（１ｓｔＭＴＬ）よりも下層側（基板側）に、ポリシリコン層（ｐｏｌｙ－Ｓｉ）が積層形成された３層配線構造とされている。
　すなわち、本図のチップでは、下層側（基板側）から順に、ポリシリコン層（ｐｏｌｙ－Ｓｉ）、第１層間絶縁層（１ｓｔＩＬＤ）、第１メタル層（１ｓｔＭＴＬ）、第２層間絶縁層（２ｎｄＩＬＤ）、及び、第２メタル層（２ｎｄＭＴＬ）が積層形成されている。
　上記の第２メタル層（２ｎｄＭＴＬ）には、第１構造例（図６）と同様、メタル配線３０３及び３０６が敷設されている。また、メタル配線３０３に形成された矩形状のパッド接続領域が先述の第１電極として機能する点についても、先と何ら変わりない。
　一方、メタル配線層３０６は、第２層間絶縁層（２ｎｄＩＬＤ）を貫通するビア３１６を介して、第１メタル層（１ｓｔＭＴＬ）に敷設されたメタル配線３１５と接続されている。さらに、メタル配線３１５は、第１層間絶縁層（１ｓｔＩＬＤ）を貫通するビア３１４を介して、ポリシリコン層（ｐｏｌｙ－Ｓｉ）に敷設されたポリシリコン配線３１３と接続されている。
　上記のポリシリコン配線３１３は、第１電極３０３の下方領域まで延伸されており、かつ、その平面視において、第１電極３０３と同一以上の面積を持つ矩形領域が形成されている。当該矩形領域は、先述の第２電極として機能する。そこで、以下の説明では、ポリシリコン配線３１３の上記矩形領域を指して、第２電極３１３と称する場合がある。
　ところで、図７における第１電極３０３と第２電極３１３との相互間距離は、図６における第１電極３０３と第２電極３０４との相互間距離よりも長くなるので、両電極間に形成されるキャパシタＣの容量値が減少してしまう。
　そこで、第１電極３０３と第２電極３１３との間には、第１メタル層（１ｓｔＭＴＬ）を用いて形成された中間電極３１２が別途新たに設けられている。なお、中間電極３１２は、第２層間絶縁層（２ｎｄＩＬＤ）を貫通するビア３１１を介して第１電極３０３と短絡されている。一方、中間電極３１２と第２電極３１３との間については、第１層間絶縁層（１ｓｔＩＬＤ）を隔てて電気的な絶縁が保たれている。
　本構造例を採用することにより、導電体である中間電極３１２及び第２電極３１３と、両電極間に挟まれた誘電体（第１層間絶縁層（１ｓｔＩＬＤ））により、キャパシタＣを形成することができる。従って、チップの多層配線化に伴い、第１電極３０３と第２電極３１３との相互間距離が伸びても、キャパシタＣの容量値を維持することが可能となる。
　なお、中間電極３１２は、その平面視において、第１電極３０３及び第２電極３１３とそれぞれ同一以上の面積を持つ矩形状に形成しておくとよい。
　また、本図では、中間電極３１２と第１電極３０３との間を短絡し、中間電極３１２と第２電極３１３との間を絶縁する構造を例に挙げたが、逆に、中間電極３１２と第１電極３０３との間を絶縁し、中間電極３１２と第２電極３１３との間を短絡する構造としてもよい。その場合には、導電体である第１電極３０３及び中間電極３１２と、両電極間に挟まれた誘電体（第２層間絶縁層（２ｎｄＩＬＤ））により、キャパシタＣが形成される。
　図８は、キャパシタＣの第３構造例を示す模式図である。本構造例では、チップの下層側（基板側）から順に、第２電極４０１（ポリシリコン層）、第１中間電極４０２（第１メタル層）、第２中間電極４０３（第２メタル層）、及び、第１電極４０４（第３メタル層）が積層形成されている。
　なお、第１中間電極４０２は、第１電極４０４と短絡されている。一方、第２中間電極４０３は、第２電極４０１と短絡されている。
　すなわち、第１電極４０４と第２電極４０１との間には、先述の中間電極として、第１電極４０１に短絡された少なくとも一層の第１中間電極４０２と、第２電極４０１に短絡された少なくとも一層の第２中間電極４０３とが交互に積層されている。
　このような構造を採用することにより、第２電極４０１と第１中間電極４０２との間に形成されるキャパシタＣｘ、第１中間電極４０２と第２中間電極４０３との間に形成されるキャパシタＣｙ、及び、第２中間電極４０３と第１電極４０４との間に形成されるキャパシタＣｚを並列に接続してキャパシタＣを形成することができるので、その容量値（Ｃ＝Ｃｘ＋Ｃｙ＋Ｃｚ）を高めることが可能となる。
＜インダクタンス値の調整手法＞
　次に、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値を調整する手法について、図９を参照しながら説明する。本図で示すように、パルス信号の送信側となる第１チップ５１０には、パルス信号を出力するためのパッド５１１が設けられている。一方、パルス信号の受信側となる第２チップ５２０には、パルス信号の入力を受け付けるためのパッド５２１が設けられている。なお、パッド５１１とパッド５２１との間に、ボンディングワイヤ５３０によって接続されている。
　ここで、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値を調整するためには、ボンディングワイヤ５３０の長さｌ、直径φ、本数ｎ、若しくは、素材などを調整することが考えられる。例えば、ボンディングワイヤ５３０の長さｌを調整する場合には、両チップ間の距離ｄを変更してもよいし、パッド５１１またはパッド５２１の位置を変更してもよい。
　図１０は、インダクタンス値の調整手法を具体的に説明するための模式図である。本図では、先出の図４をベースとしつつ、パッドＴ３２ａ及びＴ３２ｂの位置を変更した例が挙げられている。
　より具体的に述べると、電源ＩＣ１００の平面視において、紙面の上下左右方向を電源ＩＣ１００（延いてはアイソレータチップ１３０）の上下左右方向として定義した場合、パッドＴ３２ａは、集積化トランス１３２の左側（＝一次側制御チップ１１０の近縁側）ではなく、集積化トランス１３２の下側に設けられている。また、パッドＴ３２ｂは、集積化トランス１３２の右側（＝二次側制御チップ１２０の近縁側）ではなく、集積化トランス１３２の上側に設けられている。
　このような配置により、パッドＴ３２ａ及びＴ３２ｂにそれぞれ接続されるボンディングワイヤＷ１２及びＷ２２を他のボンディングワイヤよりも長くして、それぞれのインダクタンス値を高めることが可能となる。
　すなわち、ボンディングワイヤの長さｌ（延いてはＬＣローパスフィルタを形成するインダクタＬのインダクタンス値）は、パッドの位置により任意に調整することができる。
　なお、本図では、説明を簡単とするために、パッドＴ３２ａ及びＴ３２ｂの配置のみを他と異なるように描写したが、その他のパッドについても、それぞれに接続されるボンディングワイヤの必要長（延いては、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値）に応じて、それぞれの配置を調整すればよいことは言うまでもない。
＜容量値の調整手法＞
　なお、ＬＣローパスフィルタを形成するインダクタＬのインダクタンス値は、ボンディングワイヤの長さｌだけでなく、直径φ、本数ｎ、若しくは、素材などによっても変化する。そのため、ＬＣローパスフィルタのカットオフ周波数を最適化するためには、インダクタＬのインダクタンス値に合わせて、キャパシタＣの容量値も調整する必要がある。以下では、キャパシタＣの容量値を調整する手法について、具体例を挙げながら詳述する。
　図１１は、キャパシタＣの第４構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図が描写されている。当該チップは、第１実施形態（図２）のアイソレータチップ１３０に相当する。
　本構造例のチップは、下層側（基板側）から順に、ポリシリコン層６００とメタル層６１０～６４０が積層形成された５層配線構造とされている。また、ポリシリコン層６００とメタル層６１０との間には、層間絶縁層６５０が形成されている。同様に、メタル層６１０～６４０相互間には、それぞれ、層間絶縁層６６０～６８０が形成されている。
　すなわち、本図のチップでは、下層側（基板側）から順に、ポリシリコン層６００、層間絶縁層６５０、メタル層６１０、層間絶縁層６６０、メタル層６２０、層間絶縁層６７０、メタル層６３０、層間絶縁層６８０、及び、メタル層６４０が積層形成されている。
　なお、メタル層６１０～６４０の素材としては、ＡｌやＣｕなどが挙げられる。また、層間絶縁層６５０～６８０の素材としては、ＳｉＯ２などが挙げられる。
　ポリシリコン層６００には、ポリシリコン配線６０１が敷設されている。なお、ポリシリコン配線６０１は、ボンディングワイヤを介してパルス信号の入力を受け付けるパッド（＝後述するメタル配線６４１）の下方領域まで延伸されている。
　メタル層６１０には、メタル配線６１１及び６１２が敷設されている。メタル配線６１１は、ポリシリコン配線６０１とのオーバーラップ領域（＝層間絶縁層６５０を挟んでポリシリコン配線６０１と対向する領域）を持つ。ただし、ポリシリコン配線６０１とメタル配線６１１との間は、層間絶縁層６５０を隔てて電気的な絶縁が保たれている。メタル配線６１２は、層間絶縁層６５０を貫通するビア６５１を介して、ポリシリコン配線６０１と接続されている。
　メタル層６２０には、メタル配線６２１～６２３が敷設されている。メタル配線６２１は、層間絶縁層６６０を貫通するビア６６１を介して、メタル配線６１１と接続されている。また、メタル配線６２１は、ポリシリコン配線６０１とのオーバーラップ領域（＝メタル層６１１を介さずに層間絶縁層６５０及び６６０を挟んでポリシリコン配線６０１と対向する領域）を持つ。ただし、ポリシリコン配線６０１とメタル配線６２１との間は、層間絶縁層６５０及び６６０を隔てて電気的な絶縁が保たれている。メタル配線６２２及び６２３は、それぞれ、層間絶縁層６６０を貫通するビア６６２及び６６３を介して、メタル配線６１２と接続されている。
　メタル層６３０には、メタル配線６３１及び６３２が敷設されている。メタル配線６３１は、層間絶縁層６７０を貫通するビア６７１及び６７２を介して、メタル配線６２１及び６２２と接続されている。メタル配線６３２は、層間絶縁層６７０を貫通するビア６７３を介してメタル配線６２３と接続されている。なお、本図の中央部に敷設されている導電経路（メタル配線６３１→ビア６７２→メタル配線６２２→ビア６６２→メタル配線６１２）により、集積化トランスの入力巻線が形成されている。
　メタル層６４０には、メタル配線６４１及び６４２が敷設されている。メタル配線６４１は、層間絶縁層６８０を貫通するビア６８１を介してメタル配線６３１と接続されている。なお、メタル配線６４１は、その平面視において矩形状に形成されており、ボンディングワイヤを介してパルス信号の入力を受け付けるためのパッドとして機能する。すなわち、メタル配線６４１は、第１実施形態（図２）のパッドＴ３１ｂまたはＴ３２ｂ若しくはパッドＴ３３ａまたはＴ３４ａに相当する。
　一方、メタル配線６４２は、層間絶縁層６８０を貫通するビア６８２を介してメタル配線６３２と接続されている。なお、メタル配線６４２は、その平面視において矩形状に形成されており、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されるＧＮＤパッドとして機能する。
　また、層間絶縁層６８０の上層には、メタル配線６４１及び６４２の周囲を埋めるように絶縁層６９１が形成されている。さらに、チップの最表面には、パッドとして機能するメタル配線６４１及び６４２の少なくとも一部を露出しつつ、チップの表面を保護する保護層６９２が形成されている。なお、保護層６９２の素材としては、ポリイミドなどが挙げられる。このような保護層７９２を設けることにより、パッケージング時の応力を緩和したり、プローブ検査時の引っ掻き傷を防止したりすることができる。ただし、絶縁層７９１や保護層６９２については、割愛しても構わない。
　本構造例を採用することにより、メタル配線６１１及び６２１を第１電極とし、ポリシリコン配線６０１を第２電極とし、両電極間に挟まれた層間絶縁層６５０及び６６０を誘電体とするキャパシタＣを形成することができる。
　すなわち、本構造例のチップでは、パッド（＝メタル配線６４１）に接続されるボンディングワイヤがＬＣローパスフィルタを形成するインダクタＬとして機能し、パッドとして機能するメタル配線６４１（さらにはこれに接続されるメタル配線６１１及び６２１）がＬＣローパスフィルタを形成するキャパシタＣの第１電極として機能する。
　また、本構造例のチップであれば、ボンディングワイヤを介してパルス信号の入力を受け付けるパッド（＝メタル配線６４１）の下方領域を有効利用することができるので、キャパシタＣの形成に際してチップの面積を不必要に増大することもない。
　なお、キャパシタＣの容量値は、Ｃ＝Ｓ／ｄで表されることから、第１電極と第２電極との対向面積Ｓまたは電極間距離ｄに応じて任意に調整することが可能である。例えば、対向面積Ｓは、ポリシリコン配線６０１に対向するメタル配線６１１及び６２１の面積や個数により調整することができる。
　また、電極間距離ｄは、積層形成された複数の配線層のうち、キャパシタＣの第１電極及び第２電極としていずれの配線層を用いるかにより調整することができる。より具体的に述べると、本構造例のチップでは、メタル配線６１１及び６２１の双方をキャパシタＣの第１電極として用いているが、例えば、メタル配線６１１を割愛してメタル配線６２１のみをキャパシタＣの第１電極とした場合には、電極間距離ｄを伸ばしてキャパシタＣの容量値を引き下げることができる。また、電極間距離ｄは、チップの製造プロセスを変更して層間絶縁層の厚さ自体を最適化することでも、任意に調整することが可能である。
　上記を鑑みると、チップの配線段数（積層数）が多く層間絶縁層が薄いほど、キャパシタＣの特性（容量値や等価直列抵抗値）を調整し易いと言える。
　図１２は、キャパシタＣの第５構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図（上段）、部分平面図（中段）、及び、部分拡大図（下段）が描写されている。なお、縦断面図（上段）には、部分平面図（中段）のＡ３－Ａ４線でチップを縦に切断したときの断面が描写されている。また、部分平面図（中段）には、チップ表面からの透視によるメタル配線７１１及び７１２が描写されている。また、部分拡大図（下段）には、部分平面図（中段）の丸枠内が部分的に拡大して描写されている。
　本構造例のチップは、下層側（基板側）から順に、ポリシリコン層７００とメタル層７１０及び７２０が積層形成された３層配線構造とされている。また、ポリシリコン層７００とメタル層７１０との間には、層間絶縁層７３０が形成されている。同様に、メタル層７１０とメタル層７２０との間には、層間絶縁層７４０が形成されている。
　すなわち、本図のチップでは、下層側（基板側）から順に、ポリシリコン層７００、層間絶縁層７３０、メタル層７１０、層間絶縁層７４０、及び、メタル層７２０が積層形成されている。なお、チップ表面を被覆する絶縁層や保護層については、その描写が割愛されている。
　ポリシリコン層７００には、ポリシリコン配線７０１が敷設されている。なお、ポリシリコン配線７０１は、ボンディングワイヤを介してパルス信号の入力を受け付けるパッド（＝後述するメタル配線７２１）の下方領域まで延伸されている。
　メタル層７１０には、メタル配線７１１～７１３が敷設されている。メタル配線７１１及び７１３は、それぞれ、層間絶縁層７３０を貫通するビア７３１及び７３２を介して、ポリシリコン配線７０１と接続されている。一方、ポリシリコン配線７０１とメタル配線７２１との間は、層間絶縁層７３０を隔てて電気的な絶縁が保たれている。なお、メタル配線７１１及び７１２は、それぞれの平面形状に特徴を有していするが、この点については後ほど詳述する。
　メタル層７２０には、メタル配線７２１及び７２２が敷設されている。メタル配線７２１は、層間絶縁層７４０を貫通するビア７４１を介してメタル配線７１２と接続されている。なお、メタル配線７２１は、その平面視において矩形状に形成されており、ボンディングワイヤを介してパルス信号の入力を受け付けるためのパッドとして機能する。
　一方、メタル配線７２２は、層間絶縁層７４０を貫通するビア７４２を介してメタル配線７１３と接続されている。なお、メタル配線７２２は、その平面視において矩形状に形成されており、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されるＧＮＤパッドとして機能する。
　本構造例を採用することにより、メタル配線７１２を第１電極とし、ポリシリコン配線７０１及びメタル配線７１１を第２電極とし、両電極間に挟まれた層間絶縁層７３０及び７４０を誘電体とするキャパシタＣを形成することができる。
　特に、本構造例のチップにおいて、メタル配線７１２（＝キャパシタＣの第１電極に相当）とメタル配線７１１（＝キャパシタＣの第２電極に相当）は、同一のメタル層７１０に形成されており、所定の電極間距離を隔てて相互に噛み合う櫛歯７１１ａ及び７１１ｂを備えている（いわゆるＭＩＭ［Metal-Insulator-Metal］構造）。このような構造によれば、メタル配線７１２（＝第１電極）とメタル配線７１１（＝第２電極）との対向面積Ｓを拡大することができるので、キャパシタＣの容量値を増大することが可能となる。
　図１３は、キャパシタＣの第５構造例を示す模式図であり、ここでは、キャパシタＣが形成されるチップの縦断面図（上段）と上面図（下段）が描写されている。なお、縦断面図（上段）には、上面図（下段）のＡ５－Ａ６線でチップを縦に切断したときの断面が描写されている。
　本構造例のチップは、ボンディングワイヤ８００を介してパルス信号の入力を受け付けるためのパッド８０１と、所定の基準電位端（＝接地端またはこれに準ずる低電位端）に接続されるパッド８０２と、パッド８０１及び８０２の周囲を埋めるように形成された絶縁層８０３と、パッド８０１及び８０２の少なくとも一部（＝大破線で囲まれた領域）を露出しつつチップの表面を被覆する保護層８０４と、を有する。
　これらのパッド８０１及び８０２は、チップ表面上で互いに隣接して形成されており、所定の電極間距離を隔てて相互に噛み合う櫛歯８０１ａ及び８０１ｂを備えている。このような構造によれば、パッド８０１（＝キャパシタＣの第１電極に相当）とパッド８０２（＝キャパシタＣの第２電極に相当）との対向面積Ｓを拡大することができるので、キャパシタＣの容量値を増大することが可能となる。
＜その他の変形例＞
　なお、本明細書中に開示されている種々の技術的特徴は、上記実施形態のほか、その技術的創作の主旨を逸脱しない範囲で種々の変更を加えることが可能である。例えば、ＬＣローパスフィルタの導入対象は、電源ＩＣ１００の内部でパルス信号を取り扱う各種チップ（一次側制御チップ１１０、二次側制御チップ１２０、及び、アイソレータチップ１３０）に限定されるものではなく、ボンディングワイヤを介してパルス信号が入力されるチップ全般に拡張して理解することができる。
　このように、上記実施形態は、全ての点で例示であって制限的なものではないと考えられるべきであり、本発明の技術的範囲は、上記実施形態の説明ではなく、特許請求の範囲によって示されるものであり、特許請求の範囲と均等の意味及び範囲内に属する全ての変更が含まれると理解されるべきである。
　本明細書中に開示されている半導体装置は、例えば、車載機器や産業機器に利用することが可能である。
　　　１　　絶縁型スイッチング電源
　　　１ｐ　　一次回路系（ＧＮＤ１系）
　　　１ｓ　　二次回路系（ＧＮＤ２系）
　　　２　　負荷
　　　１０　　整流部
　　　１１　　フィルタ
　　　１２　　ダイオードブリッジ
　　　１３、１４　　キャパシタ
　　　２０　　ＤＣ／ＤＣ変換部
　　　１００　　電源ＩＣ
　　　１１０　　一次側制御チップ
　　　１１１　　ＲＳフリップフロップ
　　　１１２、１１３　　パルス信号生成部
　　　１２０　　二次側制御チップ
　　　１２１、１２２　　パルス信号生成部
　　　１２３　　ＲＳフリップフロップ
　　　１３０　　アイソレータチップ
　　　１３１～１３４　　集積化トランス
　　　２１０　　集積化トランス
　　　２１１　　入力巻線
　　　２１２　　出力巻線
　　　２２０、２３０　　ＬＣローパスフィルタ
　　　２２１、２３１　　インダクタ
　　　２２２、２３２　　キャパシタ
　　　３０１　　ボンディングワイヤ
　　　３０２、３０７　　パッド
　　　３０３　　メタル配線（第１電極）
　　　３０４　　メタル配線（第２電極）
　　　３１２　　中間電極
　　　３１３　　ポリシリコン配線（第２電極）
　　　３０６、３１５　　メタル配線
　　　３０５、３１１、３１４、３１６　　ビア
　　　４０１　　第２電極
　　　４０２　　第１中間電極
　　　４０３　　第２中間電極
　　　４０４　　第１電極
　　　５１０　　第１チップ
　　　５１１　　パッド
　　　５２０　　第２チップ
　　　５２１　　パッド
　　　５３０　　ボンディングワイヤ
　　　６００　　ポリシリコン層
　　　６０１　　ポリシリコン配線
　　　６１０、６２０、６３０、６４０　　メタル層
　　　６１１、６１２、６２１～６２３、６３１、６３２　　メタル配線
　　　６４１、６４２　　メタル配線（パッド）
　　　６５０、６６０、６７０、６８０　　層間絶縁層
　　　６５１、６６１～６６３、６７１～６７３、６８１、６８２　　ビア
　　　６９１　　絶縁層
　　　６９２　　保護層
　　　７００　　ポリシリコン層　　　７０１　　ポリシリコン配線
　　　７１０、７２０　　メタル層
　　　７１１、７１２、７１３　　メタル配線
　　　７１１ａ、７１２ａ　　櫛歯
　　　７２１、７２２　　メタル配線（パッド）
　　　７３０、７４０　　層間絶縁層
　　　７３１、７３２、７４１、７４２　　ビア
　　　８００　　ボンディングワイヤ
　　　８０１、８０２　　パッド
　　　８０１ａ、８０２ａ　　櫛歯
　　　８０３　　絶縁層
　　　８０４　　保護層
　　　Ｃ１　　キャパシタ
　　　Ｄ１　　ダイオード
　　　Ｌｐ　　一次巻線
　　　Ｌｓ　　二次巻線
　　　Ｎ１　　Ｎチャネル型ＭＯＳ電界効果トランジスタ
　　　ＰＷ　　商用交流電源
　　　Ｒ１、Ｒ２　　抵抗
　　　Ｒｓ　　センス抵抗
　　　Ｔ１１～Ｔ１４　　パッド
　　　Ｔ２１～Ｔ２４　　パッド
　　　Ｔ３１ａ～Ｔ３４ａ　　パッド
　　　Ｔ３１ｂ～Ｔ３４ｂ　　パッド
　　　ＴＲ　　トランス
　　　Ｗ１１～Ｗ１４、Ｗ２１～Ｗ２４　　ボンディングワイヤ
　　　Ｘ　　電子機器

Claims (20)

  1. 　パルス信号の送信側となる第１チップと、
    　前記パルス信号の受信側となる第２チップと、
    　集積化トランスを用いて前記第１チップと前記第２チップとの間を電気的に絶縁しつつ前記第１チップから前記第２チップに前記パルス信号を伝送する第３チップと、
    　を有し、
    　前記第２チップと前記第３チップは、それぞれ、前段のチップからボンディングワイヤを介して前記パルス信号の入力を受け付けるための第１電極を備えており、
    　各チップの第１電極のうち、少なくとも一方の下方領域には、前記第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極が設けられている、
    　ことを特徴とする半導体装置。
  2. 　前記第２電極は、メタル層またはポリシリコン層を用いて形成されていることを特徴とする請求項１に記載の半導体装置。
  3. 　前記第２電極は、その平面視において、前記第１電極と同一以上の面積を持つことを特徴とする請求項１または請求項２に記載の半導体装置。
  4. 　前記第１電極と前記第２電極との間には、前記第１電極及び前記第２電極の一方に短絡された少なくとも一層の中間電極が設けられていることを特徴とする請求項１～請求項３のいずれか一項に記載の半導体装置。
  5. 　前記第１電極と前記第２電極との間には、前記中間電極として、前記第１電極に短絡された少なくとも一層の第１中間電極と、前記第２電極に短絡された少なくとも一層の第２中間電極とが交互に積層されていることを特徴とする請求項４に記載の半導体装置。
  6. 　前記第１チップは、前記パルス信号のパルス幅を調整する機能を備えていることを特徴とする請求項１～請求項５のいずれか一項に記載の半導体装置。
  7. 　一次回路系と二次回路系を電気的に絶縁しつつ相互間の信号伝送を行うことにより絶縁型スイッチング電源の制御主体として機能することを特徴とする請求項１～請求項６のいずれか一項に記載の半導体装置。
  8. 　請求項７に記載の半導体装置と、
    　前記半導体装置により制御されるスイッチング出力段と、
    　を有することを特徴とする絶縁型スイッチング電源。
  9. 　前記スイッチング出力段は、トランスを用いて一次回路系と二次回路系を電気的に絶縁しつつ、前記一次回路系に供給される直流入力電圧から直流出力電圧を生成して前記二次回路系の負荷に供給するＤＣ／ＤＣ変換部の構成要素として機能することを特徴とする請求項８に記載の絶縁型スイッチング電源。
  10. 　交流入力電圧から前記直流入力電圧を生成する整流部をさらに有することを特徴とする請求項９に記載の絶縁型スイッチング電源。
  11. 　請求項８～請求項１０のいずれか一項に記載の絶縁型スイッチング電源と、
    　前記絶縁型スイッチング電源から電力供給を受けて動作する負荷と、
    　を有することを特徴とする電子機器。
  12. 　ボンディングワイヤを介してパルス信号の入力を受け付けるための第１電極と、
    　前記第１電極の下方領域に設けられて前記第１電極と電気的に絶縁されるとともに基準電位端に接続された第２電極と、
    　を集積化して成ることを特徴とするチップ。
  13. 　ワイヤを介してパルス信号の入力を受け付けるためのパッドを有し、前記ワイヤがフィルタを形成するインダクタとして機能し、前記パッドまたはこれに接続された配線層が前記フィルタを形成するキャパシタの第１電極として機能することを特徴とするチップ。
  14. 　前記インダクタのインダクタンス値は、前記ワイヤの長さ、直径、本数、または、素材により調整されることを特徴とする請求項１３に記載のチップ。
  15. 　前記ワイヤの長さは、前記パッドの位置により調整されることを特徴とする請求項１４に記載のチップ。
  16. 　前記キャパシタの容量値は、前記第１電極と第２電極との対向面積又は電極間距離により調整されることを特徴とする請求項１３～請求項１５のいずれか一項に記載のチップ。
  17. 　前記第１電極と前記第２電極との電極間距離は、積層形成された複数の配線層のうち、前記第１電極及び前記第２電極としていずれの配線層を用いるかにより調整されることを特徴とする請求項１６に記載のチップ。
  18. 　前記第１電極と前記第２電極との電極間距離は、層間絶縁層の厚さにより調整されることを特徴とする請求項１７に記載のチップ。
  19. 　前記第１電極と前記第２電極は、同一の配線層に形成されており、前記電極間距離を隔てて相互に噛み合う櫛歯を備えていることを特徴とする請求項１６に記載のチップ。
  20. 　前記パッドを露出しつつ前記チップの表面を被覆する保護層をさらに有することを特徴とする請求項１３～請求項１９のいずれか一項に記載のチップ。
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