WO2018223519A1 - Goa驱动电路及液晶显示器 - Google Patents

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陈帅
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深圳市华星光电技术有限公司
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Definitions

  • the present invention relates to the field of liquid crystal display, and in particular to a GOA driving circuit and a liquid crystal display.
  • GOA Gate Driver on Array
  • the gate drive circuit of the LCD is integrated on the glass substrate to form a scan drive for the liquid crystal panel.
  • the GOA drive technology can greatly reduce the manufacturing cost, and the Bonging process of the Gate side COF is omitted, which is also extremely beneficial to the capacity increase.
  • each stage of the GOA driver circuit is provided with two pull-down sustaining units to work alternately to prevent the switch tube in the pull-down module from being subjected to PBS for a long time (positive bias) Stress) causes the threshold voltage of the switching device to be positively shifted in the positive direction, resulting in circuit failure.
  • the threshold voltage Vth of the switching transistor in the pull-down maintaining unit still has a positive offset of about 10V, which will have an impact on the stability of the switching device. , which in turn leads to display stability of the liquid crystal panel.
  • An object of the present invention is to provide a GOA driving circuit and a liquid crystal display, thereby improving the display stability of the liquid crystal panel.
  • the present invention provides a GOA driving circuit including a plurality of cascaded GOA units, and outputs a gate driving signal to an Nth horizontal scanning line of a display area according to an Nth stage GOA unit, the Nth stage GOA unit including a pull-up module, a pull-down module, a pull-up control module, a pull-down maintenance module, and a bootstrap capacitor module; the pull-up module, the pull-down module, the pull-down maintenance module, and the bootstrap capacitor module are respectively associated with the Nth-level gate signal point Qn and the N-th level
  • the scan line Gn is electrically connected; the pull-up control module is electrically connected to the Nth-level gate signal point Qn;
  • the pull-down maintaining module includes a first pull-down maintaining unit and a second pull-down maintaining unit;
  • the first pull-down maintaining unit includes a first switch tube, a second switch tube, a third switch tube, a fourth switch tube, a fifth switch tube, a sixth switch tube, and a first capacitor;
  • a control end and an input end of the first switch tube, an input end of the second switch tube, and an end of the first capacitor are connected to and input a first clock signal; an output end of the first switch tube
  • the control end of the second switch tube and the input end of the third switch tube are connected; the output end of the second switch tube, the other end of the first capacitor, the input end of the fourth switch tube, and the fifth switch
  • the control end of the tube and the control end of the sixth switch tube are connected to the first node K, and the control end of the third switch tube and the control end of the fourth switch tube are connected and connected to the Nth stage gate signal point Qn
  • the output end of the third switch tube, the output end of the fifth switch tube, and the output end of the sixth switch tube are respectively connected to the first voltage line VSS, and the output end of the fourth switch tube is
  • the second voltage line L1 is connected; the input end of the fifth switch tube is connected to the Nth horizontal scan line Gn, and the input end of the sixth switch tube is connected to the N
  • the second pull-down maintaining unit includes a seventh switch tube, an eighth switch tube, a ninth switch tube, a tenth switch tube, an eleventh switch tube, a twelfth switch tube, and a second capacitor;
  • a control end and an input end of the seventh switch tube, an input end of the eighth switch tube, and an end of the second capacitor are connected to and connected to a second clock signal; an output end of the seventh switch tube
  • the control end of the eighth switch tube and the input end of the ninth switch tube are connected; the output end of the eighth switch tube, the other end of the second capacitor, the input end of the tenth switch tube, and the eleventh
  • the output end is connected to the third voltage line L2; the input end of the eleventh switch tube is connected to the Nth
  • the Nth stage GOA unit further includes a downlink module
  • the downlink module includes a fourteenth switch tube, and an input end of the fourteenth switch tube is connected to a clock signal, and the fourteenth switch tube is The output end is connected to the control end of the pull-up control module of the N+2 stage GOA unit, and the control end of the fourteenth switch tube is connected to the Nth stage gate signal point Qn.
  • the pull-up control module includes a thirteenth switch tube, and the input end of the thirteenth switch tube is connected to the N-2th horizontal scan line Gn-2, and the output end of the thirteenth switch tube Connected to the Nth stage gate signal point Qn, the control end of the thirteenth switch tube is connected to the output end of the downlink module of the N-2th stage GOA unit.
  • the pull-down module includes a sixteenth switch tube and a seventeenth switch tube;
  • the input end of the sixteenth switch tube is connected to the Nth stage gate signal point Qn, and the output end of the sixteenth switch tube is connected to the first voltage line VSS, and the input end of the seventeenth switch tube is The Nth horizontal scanning line Gn is connected, and the output end of the 17th switching tube is connected to the first voltage line VSS;
  • control end of the sixteenth switch tube and the control end of the seventeenth switch tube are connected and connected to the N+2th horizontal scan line Gn+2.
  • the first clock signal and the second clock signal have the same period and opposite phases.
  • the square wave signal provided by the second voltage line is opposite to the phase of the square wave signal provided by the third voltage line and has the same period;
  • the first clock signal has a first low level and a first high level; the square wave signal provided by the second voltage line has a second low level and a second high level; when the first When the clock signal is the first low level, the square wave signal is the second low level; when the first clock signal is the first high level, the square wave signal is the second high level.
  • the tenth switch tube, the eleventh switch tube, and the twelfth switch tube are all thin film transistors.
  • the pull-up module includes a fifteenth switch tube, the input end of the fifteenth switch tube is connected to a third clock signal, and the output end of the fifteenth switch tube and the Nth horizontal scan line Gn Connected, the control end of the fifteenth switch tube is connected to the Nth stage gate signal point Qn.
  • the voltage amplitude of the first voltage line is greater than the voltage amplitude of the second voltage line and the third voltage line.
  • the present invention also provides a GOA driving circuit including a plurality of cascaded GOA units, and outputting a gate driving signal to an Nth horizontal scanning line of a display area according to an Nth stage GOA unit, the Nth stage GOA unit including Pulling module, pull-down module, pull-up control module, pull-down maintenance module, and bootstrap capacitor module; the pull-up module, the pull-down module, the pull-down maintenance module, and the bootstrap capacitor module are respectively associated with the Nth-level gate signal point Qn and the The N-level horizontal scanning line Gn is electrically connected; the pull-up control module is electrically connected to the Nth-level gate signal point Qn;
  • the pull-down maintaining module includes a first pull-down maintaining unit and a second pull-down maintaining unit;
  • the first pull-down maintaining unit includes a first switch tube, a second switch tube, a third switch tube, a fourth switch tube, a fifth switch tube, a sixth switch tube, and a first capacitor;
  • a control end and an input end of the first switch tube, an input end of the second switch tube, and an end of the first capacitor are connected to and input a first clock signal; an output end of the first switch tube
  • the control end of the second switch tube and the input end of the third switch tube are connected; the output end of the second switch tube, the other end of the first capacitor, the input end of the fourth switch tube, and the fifth switch
  • the control end of the tube and the control end of the sixth switch tube are connected to the first node K, and the control end of the third switch tube and the control end of the fourth switch tube are connected and connected to the Nth stage gate signal point Qn
  • the output end of the third switch tube, the output end of the fifth switch tube, and the output end of the sixth switch tube are respectively connected to the first voltage line VSS, and the output end of the fourth switch tube is
  • the second voltage line L1 is connected; the input end of the fifth switch tube is connected to the Nth horizontal scan line Gn, and the input end of the sixth switch tube is connected to the N
  • the second pull-down maintaining unit includes a seventh switch tube, an eighth switch tube, a ninth switch tube, a tenth switch tube, an eleventh switch tube, a twelfth switch tube, and a second capacitor;
  • a control end and an input end of the seventh switch tube, an input end of the eighth switch tube, and an end of the second capacitor are connected to and connected to a second clock signal; an output end of the seventh switch tube
  • the control end of the eighth switch tube and the input end of the ninth switch tube are connected; the output end of the eighth switch tube, the other end of the second capacitor, the input end of the tenth switch tube, and the eleventh
  • the output end is connected to the third voltage line L2; the input end of the eleventh switch tube is connected to the Nth
  • the Nth stage GOA unit further includes a downlink module, the downlink module includes a fourteenth switch tube, and an input end of the fourteenth switch tube is connected to a clock signal, and an output end of the fourteenth switch tube is a control terminal of the pull-up control module of the N+2th GOA unit is connected, and a control end of the fourteenth switch transistor is connected to the Nth-level gate signal point Qn;
  • the pull-up control module includes a thirteenth switch tube, and the input end of the thirteenth switch tube is connected to the N-2th horizontal scan line Gn-2, and the output end of the thirteenth switch tube is The Nth stage gate signal point Qn is connected, and the control end of the thirteenth switch tube is connected to the output end of the downlink module of the N-2th GOA unit;
  • the pull-down module includes a sixteenth switch tube and a seventeenth switch tube;
  • the input end of the sixteenth switch tube is connected to the Nth stage gate signal point Qn, and the output end of the sixteenth switch tube is connected to the first voltage line VSS, and the input end of the seventeenth switch tube is The Nth horizontal scanning line Gn is connected, and the output end of the 17th switching tube is connected to the first voltage line VSS;
  • control end of the sixteenth switch tube and the control end of the seventeenth switch tube are connected and connected to the N+2th horizontal scan line Gn+2.
  • the present invention also provides a liquid crystal display comprising the GOA driving circuit of any of the above.
  • the present invention sets the first capacitor and the second capacitor in the first pull-down maintaining unit and the second pull-down maintaining unit, so that the seventh switch, the eighth switch, the first switch, and the second switch It can be subjected to the action of forward bias and reverse bias, which can avoid the failure of the seventh switch tube, the eighth switch tube, the first switch tube and the second switch tube, thereby improving the stability of the liquid crystal display.
  • Figure 1 is a block diagram showing the structure of a GOA driving circuit in a preferred embodiment of the present invention.
  • FIG. 2 is a voltage timing diagram of LC1, LC2, L1, and L2 of the GOA driving circuit in a preferred embodiment of the present invention.
  • FIG 3 is a voltage timing diagram of points K, P, and Q of a GOA driving circuit in a preferred embodiment of the present invention.
  • FIG. 4 is another voltage timing diagram of points K, P, and Q of the GOA driving circuit in a preferred embodiment of the present invention.
  • FIG. 1 is a GOA driving circuit according to a preferred embodiment of the present invention, comprising a plurality of cascaded GOA units, and outputting a gate driving signal to an Nth horizontal scanning line of a display area according to an Nth stage GOA unit.
  • the Nth stage GOA unit includes a pull-up module 101, a pull-down module 102, a pull-up control module 103, a pull-down maintenance module 104, and a bootstrap capacitor module 105; the pull-up module 101, the pull-down module 102, and the pull-down maintenance module 104 And the bootstrap capacitor module 105 are electrically connected to the Nth stage gate signal point Qn and the Nth stage horizontal scan line Gn, respectively; the pull-up control module 103 is electrically connected to the Nth-stage gate signal point Qn.
  • the Nth stage GOA unit further includes a downlink module 106, the downlink module 106 includes a fourteenth switch T14, and the input of the fourteenth switch T14 is connected to the third clock signal.
  • the output end of the fourteenth switch tube T14 is connected to the control end of the pull-up control module 103 of the N+2 stage GOA unit, and the control end of the fourteenth switch tube T14 and the Nth stage gate signal Point Qn connection.
  • the pull-up module 101 is mainly used to increase the level of the Nth horizontal scanning line Gn.
  • the pull-up module 101 includes a fifteenth switch tube T15, and the input end of the fifteenth switch tube T15 is connected to the third clock signal CK, and the output end of the fifteenth switch tube T15 and the Nth horizontal scan line Gn is connected, and the control end of the fifteenth switch tube T15 is connected to the Nth stage gate signal point Qn.
  • the pull-down module 102 is mainly used to pull down the level of the Nth-level gate signal point Qn and the N-th horizontal scan line to the voltage of the first voltage line VSS.
  • the pull-down module 102 includes a sixteenth switch tube T16 and a seventeenth switch tube T17.
  • the input end of the sixteenth switch tube T16 is connected to the Nth stage gate signal point Qn.
  • the output end of the sixteenth switch tube T16 is connected to the first voltage line VSS, the input end of the seventeenth switch tube T17 is connected to the Nth horizontal scan line Gn, and the output end of the seventeenth switch tube T17 is connected to the first voltage line.
  • the VSS connection; the control end of the sixteenth switch tube T16 and the control end of the seventeenth switch tube T17 are connected and connected to the N+2 level horizontal scan line Gn+2.
  • the pull-up control module 103 includes a thirteenth switch tube T13, and the input end of the thirteenth switch tube T13 is connected to the N-2th horizontal scan line Gn-2, and the output end of the thirteenth switch tube T13 is The Nth stage gate signal point Qn is connected, and the control end of the thirteenth switch tube T13 is connected to the output end of the downlink module 106 of the N-2th stage GOA unit.
  • the pull-down maintaining module 104 includes a first pull-down maintaining unit 1041 and a second pull-down maintaining unit 1042.
  • the first pull-down maintaining unit 1041 includes a first switch tube T1, a second switch tube T2, a third switch tube T3, a fourth switch tube T4, a fifth switch tube T5, a sixth switch tube T6, and a first capacitor C1. .
  • the control end and the input end of the first switch tube T1, the input end of the second switch tube T2, and one end of the first capacitor C1 are connected and connected to the first clock signal LC1; the first switch tube T1 The output end, the control end of the second switch tube T2, and the input end of the third switch tube T3; the output end of the second switch tube T2, the other end of the first capacitor C1, the fourth The input end of the switch tube T4, the control end of the fifth switch tube T5, and the control end of the sixth switch tube T6 are connected to the first node K, the control end of the third switch tube T3 and the fourth switch tube T4
  • the control terminal is connected and connected to the Nth stage gate signal point Qn; the output end of the third switch tube T3, the output end of the fifth switch tube T5, and the output end of the sixth switch tube T6 are respectively
  • the first voltage line VSS is connected, the output end of the fourth switch tube T4 is connected to the second voltage line L1; the input end of the fifth switch tube T5 is connected to the N
  • the second pull-down maintaining unit 1042 includes a seventh switch tube T7, an eighth switch tube T8, a ninth switch tube T9, a tenth switch tube T10, an eleventh switch tube T11, a twelfth switch tube T12, and a second capacitor. C2.
  • the control end and the input end of the seventh switch tube T7, the input end of the eighth switch tube T8, and one end of the second capacitor C2 are connected and connected to the second clock signal LC2; the seventh switch tube T7 The output end, the control end of the eighth switch tube T8, and the input end of the ninth switch tube T9 are connected; the output end of the eighth switch tube T8, the other end of the second capacitor C2, and the tenth
  • the input end of the switch tube T10, the control end of the eleventh switch tube T11, and the control end of the twelfth switch tube T12 are connected to the second node P, the control end of the ninth switch tube T9 and the tenth switch tube
  • the control terminal of T10 is connected and connected to the Nth stage gate signal point Qn; the output end of the ninth switch tube T9, the output end of the eleventh switch tube T11, and the output of the twelfth switch tube T12
  • the terminals are respectively connected to the first voltage line VSS, the output end of the tenth
  • the bootstrap capacitor module 105 is a bootstrap capacitor C.
  • the voltage amplitude of the first voltage line is greater than the voltage amplitude of the second voltage line and the third voltage line.
  • the first to seventh switch tubes T1 to T17 are thin film transistors.
  • the first clock signal LC1 and the second clock signal LC2 have the same period and opposite phases.
  • the square wave signal supplied from the second voltage line L1 is opposite in phase to the square wave signal supplied from the third voltage line L2 and has the same period.
  • the first clock signal LC1 has a first low level LCL and a first high level LCH;
  • the square wave signal provided by the second voltage line L1 has a second low level LL and a second high level LH;
  • a clock signal LC1 is the first low level LCL
  • the square wave signal is the second low level LL;
  • the first clock signal LC2 is the first high level, the square wave signal is the second high level LH.
  • the first pull-down maintaining unit 1041 When LC1 and L1 are at a high level and LC2 and L2 are at a low level, the first pull-down maintaining unit 1041 operates normally, and the second pull-down maintaining unit 1042 does not operate normally.
  • the gate signal point Qn When the gate signal point Qn is at a high level, the K point is charged to the high level LH, and the P point is charged to the low level LL.
  • the Q point is low, since the LC1 is at the high level, the K point is Filling the high level LCH, the seventh switch tube T7 and the eighth switch tube T8 cannot be normally opened due to the low level of LC2, and the P point maintains the low level LL under the action of the second capacitor C2, and its waveform is as shown in FIG. Shown.
  • the first capacitor C1 and the second capacitor C2 are disposed in the first pull-down maintaining unit and the second pull-down maintaining unit, so that the seventh switch tube T7, the eighth switch tube T8, and the first switch tube T1 are
  • the second switch tube T2 can be subjected to the function of forward bias and reverse bias, and can avoid the failure of the seventh switch tube T7, the eighth switch tube T8, the first switch tube T1, and the second switch tube T2, thereby improving the liquid crystal The stability of the display.

Abstract

一种GOA驱动电路及液晶显示器。该GOA驱动电路包括多个级联的GOA单元，该第N级GOA单元包括上拉模块(101)、下拉模块(102)、上拉控制模块(103)、下拉维持模块(104)以及自举电容模块(105)；上拉模块(101)、下拉模块(102)、下拉维持模块(104)以及自举电容模块(105)均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接。

Description

GOA驱动电路及液晶显示器 技术领域
本发明涉及液晶显示领域，特别是涉及一种GOA驱动电路及液晶显示器。
 背景技术
GOA（Gate Driver on Array）的基本概念是将TFT LCD的栅极驱动电路集成在玻璃基板上，形成对液晶面板的扫描驱动。GOA驱动技术相比传统的利用COF的驱动技术可以大幅度节约制造成本，而且省去了Gate侧COF的Bonging制程，对产能提升也是极为有利的。
通常情况下，每一级GOA驱动电路设置两个下拉维持单元交替工作，以防止下拉模块中的开关管长时间受到PBS（positive bias stress）使的开关器件的阈值电压正向偏移严重，从而导致电路失效。但是，在实际使用中，即使采用两个下拉维持单元设置，下拉维持单元中的开关管阈值电压Vth仍会有约10V左右的正向偏移，这将对开关管器件的稳定性造成一定影响，进而导致液晶面板的显示稳定性。
因此，现有技术存在缺陷，急需改进。
 技术问题
本发明的目的在于提供一种GOA驱动电路及液晶显示器，从而提液晶面板的显示稳定性。
 技术解决方案
为解决上述问题，本发明提供的技术方案如下：
本发明提供一种GOA驱动电路，包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；所述上拉模块、下拉模块、下拉维持模块以及自举电容模块均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接；所述上拉控制模块与所述第N级栅极信号点Qn电连接；
所述下拉维持模块包括第一下拉维持单元以及第二下拉维持单元；
所述第一下拉维持单元包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管以及第一电容；
所述第一开关管的控制端和输入端、所述第二开关管的输入端以及所述第一电容的一端连接并接入第一时钟信号；所述第一开关管的输出端、所述第二开关管的控制端以及第三开关管的输入端连接；所述第二开关管的输出端、所述第一电容的另一端、所述第四开关管的输入端、第五开关管的控制端以及第六开关管的控制端连接于第一节点K，所述第三开关管的控制端以及所述第四开关管的控制端连接并与第N级栅极信号点Qn连接；所述第三开关管的输出端、所述第五开关管的输出端以及所述第六开关管的输出端均分别与第一电压线VSS连接，所述第四开关管的输出端与第二电压线L1连接；所述第五开关管的输入端与第N级水平扫描线Gn连接，所述第六开关管的输入端与所述第N级栅极信号点Qn连接；
所述第二下拉维持单元包括第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管、第十二开关管以及第二电容；
所述第七开关管的控制端和输入端、所述第八开关管的输入端以及所述第二电容的一端连接并接入第二时钟信号；所述第七开关管的输出端、所述第八开关管的控制端以及第九开关管的输入端连接；所述第八开关管的输出端、所述第二电容的另一端、所述第十开关管的输入端、第十一开关管的控制端以及第十二开关管的控制端连接于第二节点P，所述第九开关管的控制端以及所述第十开关管的控制端连接并与第N级栅极信号点Qn连接；所述第九开关管的输出端、所述第十一开关管的输出端以及所述第十二开关管的输出端均分别与第一电压线VSS连接，所述第十开关管的输出端与第三电压线L2连接；所述第十一开关管的输入端与第N级水平扫描线Gn连接，所述第十二开关管的输入端与所述第N级栅极信号点Qn连接。
优选地，该第N级GOA单元还包括下传模块，所述下传模块包括第十四开关管，所述第十四开关管的输入端接入时钟信号，所述第十四开关管的输出端与第N+2级GOA单元的上拉控制模块的控制端连接，所述第十四开关管的控制端与所述第N级栅极信号点Qn连接。
优选地，所述上拉控制模块包括第十三开关管，所述第十三开关管的输入端与第N-2级水平扫描线Gn-2连接，所述第十三开关管的输出端与所述第N级栅极信号点Qn连接，所述第十三开关管的控制端与所述第N-2级GOA单元的下传模块的输出端连接。
优选地，所述下拉模块包括第十六开关管以及第十七开关管；
所述第十六开关管的输入端与第N级栅极信号点Qn连接，所述第十六开关管的输出端与第一电压线VSS连接，所述第十七开关管的输入端与所述第N级水平扫描线Gn连接，所述第十七开关管的输出端与第一电压线VSS连接；
所述第十六开关管的控制端以及第十七开关管的控制端连接并与第N+2级水平扫描线Gn+2连接。
优选地，所述第一时钟信号与第二时钟信号的周期相同且相位相反。
优选地，所述第二电压线提供的方波信号与第三电压线提供的方波信号的相位相反且周期相同；
所述第一时钟信号的具有第一低电平以及第一高电平；所述第二电压线提供的方波信号具有的第二低电平以及第二高电平；当所述第一时钟信号为第一低电平时，所述方波信号为第二低电平；当所述第一时钟信号为第一高电平时，所述方波信号为第二高电平。
优选地，所述第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管以及第十二开关管均为薄膜晶体管。
优选地，所述上拉模块包括第十五开关管，所述第十五开关管的输入端接入第三时钟信号，所述第十五开关管的输出端与第N级水平扫描线Gn连接，所述第十五开关管的控制端与所述第N级栅极信号点Qn连接。
优选地，所述第一电压线的电压幅值大于所述第二电压线以及第三电压线的电压幅值。
本发明还提供了一种GOA驱动电路，其包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；所述上拉模块、下拉模块、下拉维持模块以及自举电容模块均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接；所述上拉控制模块与所述第N级栅极信号点Qn电连接；
所述下拉维持模块包括第一下拉维持单元以及第二下拉维持单元；
所述第一下拉维持单元包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管以及第一电容；
所述第一开关管的控制端和输入端、所述第二开关管的输入端以及所述第一电容的一端连接并接入第一时钟信号；所述第一开关管的输出端、所述第二开关管的控制端以及第三开关管的输入端连接；所述第二开关管的输出端、所述第一电容的另一端、所述第四开关管的输入端、第五开关管的控制端以及第六开关管的控制端连接于第一节点K，所述第三开关管的控制端以及所述第四开关管的控制端连接并与第N级栅极信号点Qn连接；所述第三开关管的输出端、所述第五开关管的输出端以及所述第六开关管的输出端均分别与第一电压线VSS连接，所述第四开关管的输出端与第二电压线L1连接；所述第五开关管的输入端与第N级水平扫描线Gn连接，所述第六开关管的输入端与所述第N级栅极信号点Qn连接；
所述第二下拉维持单元包括第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管、第十二开关管以及第二电容；
所述第七开关管的控制端和输入端、所述第八开关管的输入端以及所述第二电容的一端连接并接入第二时钟信号；所述第七开关管的输出端、所述第八开关管的控制端以及第九开关管的输入端连接；所述第八开关管的输出端、所述第二电容的另一端、所述第十开关管的输入端、第十一开关管的控制端以及第十二开关管的控制端连接于第二节点P，所述第九开关管的控制端以及所述第十开关管的控制端连接并与第N级栅极信号点Qn连接；所述第九开关管的输出端、所述第十一开关管的输出端以及所述第十二开关管的输出端均分别与第一电压线VSS连接，所述第十开关管的输出端与第三电压线L2连接；所述第十一开关管的输入端与第N级水平扫描线Gn连接，所述第十二开关管的输入端与所述第N级栅极信号点Qn连接；
该第N级GOA单元还包括下传模块，所述下传模块包括第十四开关管，所述第十四开关管的输入端接入时钟信号，所述第十四开关管的输出端与第N+2级GOA单元的上拉控制模块的控制端连接，所述第十四开关管的控制端与所述第N级栅极信号点Qn连接；
所述上拉控制模块包括第十三开关管，所述第十三开关管的输入端与第N-2级水平扫描线Gn-2连接，所述第十三开关管的输出端与所述第N级栅极信号点Qn连接，所述第十三开关管的控制端与所述第N-2级GOA单元的下传模块的输出端连接；
所述下拉模块包括第十六开关管以及第十七开关管；
所述第十六开关管的输入端与第N级栅极信号点Qn连接，所述第十六开关管的输出端与第一电压线VSS连接，所述第十七开关管的输入端与所述第N级水平扫描线Gn连接，所述第十七开关管的输出端与第一电压线VSS连接；
所述第十六开关管的控制端以及第十七开关管的控制端连接并与第N+2级水平扫描线Gn+2连接。
本发明还提供了一种液晶显示器，包括上述任一项所述的GOA驱动电路。
 有益效果
由上可知，本发明通过在第一下拉维持单元以及第二下拉维持单元分贝设置第一电容以及第二电容，使得第七开关管、第八开关管、第一开关管、第二开关管可以受到正向偏压的作用以及反向偏压的作用，可以避免第七开关管、第八开关管、第一开关管、第二开关管失效，从而提高液晶显示的稳定性。
 附图说明
图1是本发明的一优选实施例中的GOA驱动电路的结构示意图。
图2是本发明的一优选实施例中的GOA驱动电路的LC1、LC2、L1以及L2的电压时序图。
图3是本发明的一优选实施例中的GOA驱动电路的K、P、Q点的一种电压时序图。
图4是本发明的一优选实施例中的GOA驱动电路的K、P、Q点的另一种电压时序图。
 本发明的最佳实施方式
以下各实施例的说明是参考附加的图式，用以例示本发明可用以实施的特定实施例。本发明所提到的方向用语，例如「上」、「下」、「前」、「后」、「左」、「右」、「内」、「外」、「侧面」等，仅是参考附加图式的方向。因此，使用的方向用语是用以说明及理解本发明，而非用以限制本发明。
在图中，结构相似的模块是以相同标号表示。
请参照图1，图1是本发明一优选实施例中的GOA驱动电路，包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域的第N级水平扫描线Gn，该第N级GOA单元包括上拉模块101、下拉模块102、上拉控制模块103、下拉维持模块104以及自举电容模块105；所述上拉模块101、下拉模块102、下拉维持模块104以及自举电容模块105均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接；所述上拉控制模块103与所述第N级栅极信号点Qn电连接。
在一些实施例中，该第N级GOA单元还包括下传模块106，所述下传模块106包括第十四开关管T14，所述第十四开关管T14的输入端接入第三时钟信号CK，第十四开关管T14的输出端与第N+2级GOA单元的上拉控制模块103的控制端连接，所述第十四开关管T14的控制端与所述第N级栅极信号点Qn连接。
其中，该上拉模块101主要用于提高第N级水平扫描线Gn的电平。该上拉模块101包括第十五开关管T15，所述第十五开关管T15的输入端接入第三时钟信号CK，所述第十五开关管T15的输出端与第N级水平扫描线Gn连接，所述第十五开关管T15的控制端与所述第N级栅极信号点Qn连接。
下拉模块102主要用为拉低第N级栅极信号点Qn、第N级水平扫描线的电平至第一电压线VSS的电压。下拉模块102包括第十六开关管T16以及第十七开关管T17。其中，所述第十六开关管T16的输入端与第N级栅极信号点Qn连接。第十六开关管T16的输出端与第一电压线VSS连接，第十七开关管T17的输入端与第N级水平扫描线Gn连接，第十七开关管T17的输出端与第一电压线VSS连接；第十六开关管T16的控制端以及第十七开关管T17的控制端连接并与第N+2级水平扫描线Gn+2连接。
上拉控制模块103包括第十三开关管T13，所述第十三开关管T13的输入端与第N-2级水平扫描线Gn-2连接，所述第十三开关管T13的输出端与所述第N级栅极信号点Qn连接，所述第十三开关管T13的控制端与所述第N-2级GOA单元的下传模块106的输出端连接。
其中，该下拉维持模块104包括第一下拉维持单元1041以及第二下拉维持单元1042。
所述第一下拉维持单元1041包括第一开关管T1、第二开关管T2、第三开关管T3、第四开关管T4、第五开关管T5、第六开关管T6以及第一电容C1。
所述第一开关管T1的控制端和输入端、所述第二开关管T2的输入端以及所述第一电容C1的一端连接并接入第一时钟信号LC1；所述第一开关管T1的输出端、所述第二开关管T2的控制端以及第三开关管T3的输入端连接；所述第二开关管T2的输出端、所述第一电容C1的另一端、所述第四开关管T4的输入端、第五开关管T5的控制端以及第六开关管T6的控制端连接于第一节点K，所述第三开关管T3的控制端以及所述第四开关管T4的控制端连接并与第N级栅极信号点Qn连接；所述第三开关管T3的输出端、所述第五开关管T5的输出端以及所述第六开关管T6的输出端均分别与第一电压线VSS连接，所述第四开关管T4的输出端与第二电压线L1连接；所述第五开关管T5的输入端与第N级水平扫描线Gn连接，所述第六开关管T6的输入端与所述第N级栅极信号点Qn连接。
所述第二下拉维持单元1042包括第七开关管T7、第八开关管T8、第九开关管T9、第十开关管T10、第十一开关管T11、第十二开关管T12以及第二电容C2。
所述第七开关管T7的控制端和输入端、所述第八开关管T8的输入端以及所述第二电容C2的一端连接并接入第二时钟信号LC2；所述第七开关管T7的输出端、所述第八开关管T8的控制端以及第九开关管T9的输入端连接；所述第八开关管T8的输出端、所述第二电容C2的另一端、所述第十开关管T10的输入端、第十一开关管T11的控制端以及第十二开关管T12的控制端连接于第二节点P，所述第九开关管T9的控制端以及所述第十开关管T10的控制端连接并与第N级栅极信号点Qn连接；所述第九开关管T9的输出端、所述第十一开关管T11的输出端以及所述第十二开关管T12的输出端均分别与第一电压线VSS连接，所述第十开关管T12的输出端与第三电压线L2连接；所述第十一开关管T11的输入端与第N级水平扫描线Gn连接，所述第十二开关管T12的输入端与所述第N级栅极信号点Qn连接。
其中，自举电容模块105为自举电容C。
其中，所述第一电压线的电压幅值大于所述第二电压线以及第三电压线的电压幅值。
该第一开关管T1至第十七开关管T17均为薄膜晶体管。
请参照图2，第一时钟信号LC1与第二时钟信号LC2的周期相同且相位相反。第二电压线L1提供的方波信号与第三电压线L2提供的方波信号的相位相反且周期相同。第一时钟信号LC1具有第一低电平LCL以及第一高电平LCH；第二电压线L1提供的方波信号具有的第二低电平LL以及第二高电平LH；当所述第一时钟信号LC1为第一低电平LCL时，方波信号为第二低电平LL；当所述第一时钟信号LC2为第一高电平时，方波信号为第二高电平LH。
当LC1与L1为高电平、LC2与L2为低电平，第一下拉维持单元1041正常工作，第二下拉维持单元1042不正常工作。当栅极信号点Qn点为高电平时，K点被充入高电平LH，P点被充入低电平LL，当Q点为低电平时，由于LC1为高电平，K点被充入高电平LCH，由于LC2为低电平导致第七开关管T7、第八开关管T8不能正常打开，P点在第二电容C2的作用下维持低电平LL，其波形如图3所示。
当LC2与L2为高电平、LC1与L1为低电平时，第二下拉维持单元1042正常工作，第一下拉维持单元1041不正常工作。当栅极信号点Qn为高电平时，P点被充入高电平LH，K点被充入低电平LL，当栅极信号点Qn为低电平时，由于LC2为高电平，P点被充入高电平LCH，由于LC1为低电平导致第一开关管T1、第二开关管T2不能正常打开，K点在第一电容C1的作用下维持低电平LL，其波形如图4所示。
由上可知，通过在第一下拉维持单元以及第二下拉维持单元分贝设置第一电容C1以及第二电容C2，使得第七开关管T7、第八开关管T8、第一开关管T1、第二开关管T2可以受到正向偏压的作用以及反向偏压的作用，可以避免第七开关管T7、第八开关管T8、第一开关管T1、第二开关管T2失效，从而提高液晶显示的稳定性。
综上所述，虽然本发明已以优选实施例揭露如上，但上述优选实施例并非用以限制本发明，本领域的普通技术人员，在不脱离本发明的精神和范围内，均可作各种更动与润饰，因此本发明的保护范围以权利要求界定的范围为准。

Claims (11)

  1. 一种GOA驱动电路，其包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；所述上拉模块、下拉模块、下拉维持模块以及自举电容模块均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接；所述上拉控制模块与所述第N级栅极信号点Qn电连接；
    所述下拉维持模块包括第一下拉维持单元以及第二下拉维持单元；
    所述第一下拉维持单元包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管以及第一电容；
    所述第一开关管的控制端和输入端、所述第二开关管的输入端以及所述第一电容的一端连接并接入第一时钟信号；所述第一开关管的输出端、所述第二开关管的控制端以及第三开关管的输入端连接；所述第二开关管的输出端、所述第一电容的另一端、所述第四开关管的输入端、第五开关管的控制端以及第六开关管的控制端连接于第一节点K，所述第三开关管的控制端以及所述第四开关管的控制端连接并与第N级栅极信号点Qn连接；所述第三开关管的输出端、所述第五开关管的输出端以及所述第六开关管的输出端均分别与第一电压线VSS连接，所述第四开关管的输出端与第二电压线L1连接；所述第五开关管的输入端与第N级水平扫描线Gn连接，所述第六开关管的输入端与所述第N级栅极信号点Qn连接；
    所述第二下拉维持单元包括第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管、第十二开关管以及第二电容；
    所述第七开关管的控制端和输入端、所述第八开关管的输入端以及所述第二电容的一端连接并接入第二时钟信号；所述第七开关管的输出端、所述第八开关管的控制端以及第九开关管的输入端连接；所述第八开关管的输出端、所述第二电容的另一端、所述第十开关管的输入端、第十一开关管的控制端以及第十二开关管的控制端连接于第二节点P，所述第九开关管的控制端以及所述第十开关管的控制端连接并与第N级栅极信号点Qn连接；所述第九开关管的输出端、所述第十一开关管的输出端以及所述第十二开关管的输出端均分别与第一电压线VSS连接，所述第十开关管的输出端与第三电压线L2连接；所述第十一开关管的输入端与第N级水平扫描线Gn连接，所述第十二开关管的输入端与所述第N级栅极信号点Qn连接。
  2. 根据权利要求1所述的GOA驱动电路，其中，该第N级GOA单元还包括下传模块，所述下传模块包括第十四开关管，所述第十四开关管的输入端接入时钟信号，所述第十四开关管的输出端与第N+2级GOA单元的上拉控制模块的控制端连接，所述第十四开关管的控制端与所述第N级栅极信号点Qn连接。
  3. 根据权利要求2所述的GOA驱动电路，其中，所述上拉控制模块包括第十三开关管，所述第十三开关管的输入端与第N-2级水平扫描线Gn-2连接，所述第十三开关管的输出端与所述第N级栅极信号点Qn连接，所述第十三开关管的控制端与所述第N-2级GOA单元的下传模块的输出端连接。
  4. 根据权利要求2所述的GOA驱动电路，其中，所述下拉模块包括第十六开关管以及第十七开关管；
    所述第十六开关管的输入端与第N级栅极信号点Qn连接，所述第十六开关管的输出端与第一电压线VSS连接，所述第十七开关管的输入端与所述第N级水平扫描线Gn连接，所述第十七开关管的输出端与第一电压线VSS连接；
    所述第十六开关管的控制端以及第十七开关管的控制端连接并与第N+2级水平扫描线Gn+2连接。
  5. 根据权利要求1所述的GOA驱动电路，其中，所述第一时钟信号与第二时钟信号的周期相同且相位相反。
  6. 根据权利要求1所述的GOA驱动电路，其中，所述第二电压线提供的方波信号与第三电压线提供的方波信号的相位相反且周期相同；
    所述第一时钟信号的具有第一低电平以及第一高电平；所述第二电压线提供的方波信号具有的第二低电平以及第二高电平；当所述第一时钟信号为第一低电平时，所述方波信号为第二低电平；当所述第一时钟信号为第一高电平时，所述方波信号为第二高电平。
  7. 根据权利要求1所述的GOA驱动电路，其中，所述第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管、第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管以及第十二开关管均为薄膜晶体管。
  8. 根据权利要求1所述的GOA驱动电路，其中，所述上拉模块包括第十五开关管，所述第十五开关管的输入端接入第三时钟信号，所述第十五开关管的输出端与第N级水平扫描线Gn连接，所述第十五开关管的控制端与所述第N级栅极信号点Qn连接。
  9. 根据权利要求1所述的GOA驱动电路，其中，所述第一电压线的电压幅值大于所述第二电压线以及第三电压线的电压幅值。
  10. 一种GOA驱动电路，其包括多个级联的GOA单元，按照第N级GOA单元输出栅极驱动信号给显示区域第N级水平扫描线，该第N级GOA单元包括上拉模块、下拉模块、上拉控制模块、下拉维持模块以及自举电容模块；所述上拉模块、下拉模块、下拉维持模块以及自举电容模块均分别与第N级栅极信号点Qn以及第N级水平扫描线Gn电连接；所述上拉控制模块与所述第N级栅极信号点Qn电连接；
    所述下拉维持模块包括第一下拉维持单元以及第二下拉维持单元；
    所述第一下拉维持单元包括第一开关管、第二开关管、第三开关管、第四开关管、第五开关管、第六开关管以及第一电容；
    所述第一开关管的控制端和输入端、所述第二开关管的输入端以及所述第一电容的一端连接并接入第一时钟信号；所述第一开关管的输出端、所述第二开关管的控制端以及第三开关管的输入端连接；所述第二开关管的输出端、所述第一电容的另一端、所述第四开关管的输入端、第五开关管的控制端以及第六开关管的控制端连接于第一节点K，所述第三开关管的控制端以及所述第四开关管的控制端连接并与第N级栅极信号点Qn连接；所述第三开关管的输出端、所述第五开关管的输出端以及所述第六开关管的输出端均分别与第一电压线VSS连接，所述第四开关管的输出端与第二电压线L1连接；所述第五开关管的输入端与第N级水平扫描线Gn连接，所述第六开关管的输入端与所述第N级栅极信号点Qn连接；
    所述第二下拉维持单元包括第七开关管、第八开关管、第九开关管、第十开关管、第十一开关管、第十二开关管以及第二电容；
    所述第七开关管的控制端和输入端、所述第八开关管的输入端以及所述第二电容的一端连接并接入第二时钟信号；所述第七开关管的输出端、所述第八开关管的控制端以及第九开关管的输入端连接；所述第八开关管的输出端、所述第二电容的另一端、所述第十开关管的输入端、第十一开关管的控制端以及第十二开关管的控制端连接于第二节点P，所述第九开关管的控制端以及所述第十开关管的控制端连接并与第N级栅极信号点Qn连接；所述第九开关管的输出端、所述第十一开关管的输出端以及所述第十二开关管的输出端均分别与第一电压线VSS连接，所述第十开关管的输出端与第三电压线L2连接；所述第十一开关管的输入端与第N级水平扫描线Gn连接，所述第十二开关管的输入端与所述第N级栅极信号点Qn连接；
    该第N级GOA单元还包括下传模块，所述下传模块包括第十四开关管，所述第十四开关管的输入端接入时钟信号，所述第十四开关管的输出端与第N+2级GOA单元的上拉控制模块的控制端连接，所述第十四开关管的控制端与所述第N级栅极信号点Qn连接；
    所述上拉控制模块包括第十三开关管，所述第十三开关管的输入端与第N-2级水平扫描线Gn-2连接，所述第十三开关管的输出端与所述第N级栅极信号点Qn连接，所述第十三开关管的控制端与所述第N-2级GOA单元的下传模块的输出端连接；
    所述下拉模块包括第十六开关管以及第十七开关管；
    所述第十六开关管的输入端与第N级栅极信号点Qn连接，所述第十六开关管的输出端与第一电压线VSS连接，所述第十七开关管的输入端与所述第N级水平扫描线Gn连接，所述第十七开关管的输出端与第一电压线VSS连接；
    所述第十六开关管的控制端以及第十七开关管的控制端连接并与第N+2级水平扫描线Gn+2连接。
  11. 一种液晶显示器，其特征在于，包括权利要求1所述的GOA驱动电路。
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