WO2018181417A1 - パワーモジュールおよびその製造方法 - Google Patents

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layer
power module
thick copper
semiconductor device
aluminum
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舞子 畑野
拓一 大塚
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ローム株式会社
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    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80417—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 400°C and less than 950°C
    • H01L2224/80424—Aluminium [Al] as principal constituent
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    • H01L2224/80399—Material
    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80439—Silver [Ag] as principal constituent
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    • H01L2224/8038—Bonding interfaces outside the semiconductor or solid-state body
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    • H01L2224/804—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof
    • H01L2224/80438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/80444—Gold [Au] as principal constituent
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    • H01L2224/80463—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than 1550°C
    • H01L2224/80464—Palladium [Pd] as principal constituent
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    • H01L2224/83438—Material with a principal constituent of the material being a metal or a metalloid, e.g. boron [B], silicon [Si], germanium [Ge], arsenic [As], antimony [Sb], tellurium [Te] and polonium [Po], and alloys thereof the principal constituent melting at a temperature of greater than or equal to 950°C and less than 1550°C
    • H01L2224/83439—Silver [Ag] as principal constituent
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    • H01L2224/83444—Gold [Au] as principal constituent
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    • H01L2224/83464—Palladium [Pd] as principal constituent
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    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/02—Bonding areas ; Manufacturing methods related thereto
    • H01L24/07—Structure, shape, material or disposition of the bonding areas after the connecting process
    • H01L24/08—Structure, shape, material or disposition of the bonding areas after the connecting process of an individual bonding area
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    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
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    • H01L24/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L24/83—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a layer connector
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    • H01L25/00—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof
    • H01L25/03—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes
    • H01L25/04—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers
    • H01L25/07—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00
    • H01L25/072—Assemblies consisting of a plurality of individual semiconductor or other solid state devices ; Multistep manufacturing processes thereof all the devices being of a type provided for in the same subgroup of groups H01L27/00 - H01L33/00, or in a single subclass of H10K, H10N, e.g. assemblies of rectifier diodes the devices not having separate containers the devices being of a type provided for in group H01L29/00 the devices being arranged next to each other
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    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/02—Semiconductor bodies ; Multistep manufacturing processes therefor
    • H01L29/12—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed
    • H01L29/16—Semiconductor bodies ; Multistep manufacturing processes therefor characterised by the materials of which they are formed including, apart from doping materials or other impurities, only elements of Group IV of the Periodic Table
    • H01L29/1608—Silicon carbide
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/151—Die mounting substrate
    • H01L2924/1515—Shape
    • H01L2924/15158—Shape the die mounting substrate being other than a cuboid
    • H01L2924/15159—Side view
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    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/30—Technical effects
    • H01L2924/35—Mechanical effects
    • H01L2924/351—Thermal stress
    • H01L2924/3512—Cracking

Definitions

  • This embodiment relates to a power module and a manufacturing method thereof.
  • a power module in which the outer periphery of a semiconductor device including a power element (chip) such as an insulated gate bipolar transistor (IGBT: Insulated Gate Bipolar Transistor) is molded with a resin has been known.
  • the semiconductor device Since the semiconductor device generates heat in the operating state, it is general to dissipate heat by disposing a heat sink such as a heat sink or a fin on the back side of the substrate to cool the semiconductor device.
  • a heat sink such as a heat sink or a fin
  • the thickness of the substrate has been increased to reduce the thermal resistance.
  • This embodiment provides a power module capable of improving the reliability of bonding without increasing thermal resistance and a method for manufacturing the same.
  • a flat thick copper substrate a conductive stress relaxation metal layer disposed on the thick copper substrate, and a semiconductor device disposed on the stress relaxation metal layer, A power module is provided, wherein the semiconductor device is bonded to the stress relaxation metal layer.
  • a second thick copper layer, a first aluminum relaxation layer disposed on the second thick copper layer, and a semiconductor device disposed on the first aluminum relaxation layer, the semiconductor device comprising the stress A power module is provided that is bonded to the relaxed metal layer.
  • the step of forming the first aluminum relaxation layer on the second thick copper layer, and the second thick copper layer on the first thick copper layer via the insulating sheet layer Disposing the semiconductor device on the first aluminum relaxation layer, joining the semiconductor device to the first aluminum relaxation layer by a heating / pressurizing process of applying pressure while heating,
  • a method for manufacturing a power module including a step of connecting an electrode and an external terminal.
  • the step of forming the first aluminum relaxation layer on the second thick copper layer, and the heating by placing the semiconductor device on the first aluminum relaxation layer and applying pressure while heating A step of bonding the semiconductor device to the first aluminum relaxation layer by a pressurizing process, a step of disposing the second thick copper layer on the first thick copper layer via an insulating sheet layer, and
  • a method for manufacturing a power module including a step of connecting an electrode and an external terminal.
  • the present embodiment it is possible to provide a power module capable of improving the reliability of bonding without increasing the thermal resistance and a method for manufacturing the power module.
  • FIG. 10 A Schematic explanatory diagram of an experimental system for internal observation by an ultrasonic flaw detector (SAT: Scanning Acoustic Tomography), (b) Schematic diagram of an image observed inside, (c) Schematic cross-sectional structure diagram of a sample .
  • SAT image example of the initial state of the power module according to Comparative Example 1 in which the semiconductor device is mounted on the thick copper substrate by Ag firing (b) a diagram for explaining FIG. 10 (a), (c) The typical cross-section figure of a sample.
  • FIG. 13A shows the thermal cycle test result of the power module which concerns on embodiment which mounted the semiconductor device on a DBA board
  • FIG. 17A, and FIG. 17C a schematic cross-sectional structure diagram of a sample.
  • the figure for demonstrating the simulation conditions of thickness tA and Cu thickness t1 of an aluminum relaxation layer in the power module which concerns on embodiment.
  • FIG. 21 an example of a cross-sectional SEM photograph (pressurized pressure: 22 MPa) of the junction part of the semiconductor device / Ag fired layer / Al layer
  • FIG. Figure. A line for explaining FIG. Figure.
  • FIG. 1 Example of a cross-sectional photomicrograph (pressurized pressure 38 MPa) of a junction part of a semiconductor device / Ag fired layer / Al layer in a power module in which a semiconductor device is formed on a DBA substrate via an Ag fired layer
  • FIG. 24 is a diagram for explaining 24 (a).
  • FIG. The typical cross-section figure of the power module which concerns on embodiment which can be mounted in a cooler (configuration example 2).
  • the typical cross-section figure of the power module which concerns on embodiment which can be mounted in a cooler (configuration example 3).
  • the power module which concerns on embodiment, Comprising: (a) Manufacturing process figure of Al / Cu material, (b) Insulation sheet sticking process figure, (c) Semiconductor device joining formation process figure, (d) Resin mold FIG. It is another manufacturing method of the power module which concerns on embodiment, Comprising: (a) Manufacturing process figure of Al / Cu material, (b) Semiconductor device joining formation process figure, (c) Insulation sheet sticking process figure, (d) Resin mold formation process drawing. (A) The power module which concerns on embodiment, Comprising: The typical plane pattern block diagram of a one-in-one (1 in 1) module, (b) The typical cross-section figure which follows the II line
  • FIG. 4 is a detailed circuit representation of the SiC module of 1 in 1 module, which is a power module according to the embodiment. It is a power module which concerns on embodiment, Comprising: The typical plane pattern block diagram of a two-in-one (2 in 1) module. It is a power module which concerns on embodiment, Comprising: The typical bird's-eye view of 2 in 1 module.
  • FIG. 5 is a schematic cross-sectional structure diagram of a SiC MOSFET that is an example of a semiconductor device applicable to the power module according to the embodiment and includes a source pad electrode SPD and a gate pad electrode GPD.
  • FIG. 4 is a schematic cross-sectional structure diagram of an IGBT including an emitter pad electrode EPD and a gate pad electrode GPD, which is an example of a semiconductor device applicable to the power module according to the embodiment.
  • FIG. 5 is a schematic cross-sectional structure diagram of a SiC MOSFET that is an example of a semiconductor device applicable to the power module according to the embodiment and includes a source pad electrode SPD and a gate pad electrode GPD.
  • FIG. 4 is a schematic cross-sectional structure diagram of an IGBT including an emitter pad electrode EPD and a gate pad electrode GPD, which is an example of a semiconductor device applicable to the power module according to the embodiment.
  • SiC DI Double-Implanted MOSFET
  • FIG. 3 is a schematic cross-sectional view of a power module according to an embodiment in which diffusion bonding technology is applied to heat and pressurize the back surface of the SiC semiconductor device and the surface of the thick copper substrate to form diffusion bonding.
  • A A scanning electron microscope (SEM) photograph example of a cross-sectional structure near the diffusion bonding of a power module according to an embodiment to which the diffusion bonding technique is applied, and
  • FIG. 46 (a) will be described.
  • FIG. 1 Schematic sectional view in the vicinity of the surface of the thick copper substrate of the power module according to the embodiment to which the present technology is applied (part 1), (b) Schematic sectional view in the vicinity of the surface of the thick copper substrate (part 2) ).
  • FIG. 1 Schematic sectional view in the vicinity of the surface of the thick copper substrate of the power module according to the embodiment to which the present technology is applied (part 2) ).
  • the typical sectional view of the substrate structure used for the thermal cycle test of the power module concerning one embodiment to which diffusion bonding technology is applied. It is a heat cycle test result of the power module which concerns on one embodiment to which a diffusion joining technique is applied
  • FIG. 4 shows thermal cycle test results of a power module according to an embodiment to which a diffusion bonding technique is applied, (a) SAT image example after 500 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each), (b) FIG. The diagram for demonstrating 51 (a).
  • FIG. 4 is a thermal cycle test result of a power module according to an embodiment to which a diffusion bonding technique is applied, (a) SAT image example after 1000 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each), (b) FIG. Diagram for explaining 52 (a).
  • FIG. 4 is a thermal cycle test result of a power module according to an embodiment to which a diffusion bonding technique is applied, (a) SAT image example after 1500 cycles ( ⁇ 40 ° C.
  • FIG. 4 is a thermal cycle test result of a power module according to an embodiment to which a diffusion bonding technique is applied, (a) SAT image example after 2000 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each), (b) FIG. 54 is a diagram for explaining 54 (a).
  • FIG. 4 is a thermal cycle test result of a power module according to an embodiment to which a diffusion bonding technique is applied, (a) SAT image example after 2000 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each), (b)
  • FIG. 54 is a diagram for explaining 54 (a).
  • FIG. 1A A schematic cross-sectional structure of a thick copper substrate 2 applicable to the power module 1 according to the embodiment is represented as shown in FIG. 1A, and another thickness applicable to the power module 1 according to the embodiment.
  • a schematic cross-sectional structure of the copper substrate 2 is expressed as shown in FIG.
  • the thick copper substrate 2 applicable to the power module 1 according to the embodiment includes a second thick copper layer 18 and a first aluminum disposed on the second thick copper layer 18 as shown in FIG. And a relaxation layer 24U. Further, a second aluminum relaxation layer 24D disposed on the back surface of the second thick copper layer 18 may be provided so as to face the first aluminum relaxation layer 24U with the second thick copper layer 18 interposed therebetween. Further, a first plating layer 30U may be provided on the first aluminum relaxing layer 24U.
  • a second plating layer 30D disposed on the back surface of the second aluminum relaxing layer 24D may be provided so as to face the layer 30U.
  • the second thick copper layer 18 can be an annealed copper plate or the like.
  • the second thick copper layer 18 and the first aluminum relaxation layer 24U are rolled and bonded.
  • the second thick copper layer 18 and the second aluminum relaxation layer 24D are bonded by rolling.
  • the thickness of the second thick copper layer 18 is, for example, about 2 mm or more.
  • the thickness of the first aluminum relaxing layer 24U and the second aluminum relaxing layer 24D may be, for example, about 0.1 mm or less.
  • the thicknesses of the first aluminum relaxing layer 24U and the second aluminum relaxing layer 24D have a range of about 0.01 mm to 0.5 mm, for example, and the thickness of the second thick copper layer 18 is For example, a range of about 1 mm to 3 mm may be provided.
  • first plating layer 30U and the second plating layer 30D for example, a plating material mainly composed of silver (Ag), gold (Au), palladium (Pd), or the like can be applied.
  • the thickness of the first plating layer 30U and the second plating layer 30D is, for example, about 0.1 ⁇ m to 5 ⁇ m.
  • it may be bonded using a sputtering technique, a cold spray technique, or a thermal spraying technique instead of the bonding by the rolling technique.
  • the configuration of the thick copper substrate 2 is not limited to the configuration shown in FIGS. 1A and 1B.
  • the second thick copper layer 18 may be disposed on the insulating substrate (see FIG. 25) as shown in FIG.
  • FIG. 2A The schematic cross-sectional structure of the power module 1 according to the first embodiment is expressed as shown in FIG. 2A, and the schematic cross-sectional structure of the power module 1 according to the modification of the first embodiment is This is expressed as shown in FIG.
  • the power module 1 includes a flat thick copper substrate 2 and a conductive stress relaxation metal layer 24U disposed on the thick copper substrate 2. And a semiconductor device 22 disposed on the stress relaxation metal layer 24U.
  • the semiconductor device 22 is bonded to the stress relaxation metal layer 24U.
  • the power module 1 includes a plating layer 30 disposed on the stress relaxation metal layer 24U, and the semiconductor device 22 includes the plating layer 30. Via the stress relaxation metal layer 24U.
  • a part of the semiconductor device 22 bites into and is fixed to the stress relaxation metal layer 24U.
  • the joint surface between the semiconductor device 22 and the stress relaxation metal layer 24U may be integrated. That is, it may be bonded by diffusion bonding or solid phase diffusion bonding.
  • the semiconductor device 22 is bitten into the stress relaxation metal layer 24U by, for example, about 0 to 100 ⁇ m by heat / pressure bonding. Alternatively, about 1/3 to 1/2 of the thickness of the semiconductor device 22 may be inserted into the stress relaxation metal layer 24U.
  • an aluminum layer (first aluminum relaxation layer) can be used as the stress relaxation metal layer 24U.
  • the thick copper substrate 2 is disposed on the first thick copper layer 14 and the first thick copper layer 14 as shown in FIG.
  • the stress relief metal layer 24 ⁇ / b> U may be disposed on the second thick copper layer 18.
  • the thick copper substrate 2 includes an insulating sheet layer 16 disposed on the first thick copper layer 14 as shown in FIG.
  • the two thick copper layer 18 may be disposed on the insulating sheet layer 16.
  • the insulating sheet layer 16 is the same size as the thick copper layer 18, but by making it larger than the thick copper layer 18, the risk of a short circuit can be reduced.
  • the semiconductor device 22 and the stress relaxation metal layer 24U can be bonded by diffusion bonding or solid phase diffusion bonding.
  • the semiconductor device 22 can be joined by a heating / pressurizing process in which the semiconductor device 22 is pressurized while being heated on the stress relaxation metal layer 24U.
  • the thickness of the first aluminum relaxation layer 24U is 0.1 mm or less and the thickness of the second thick copper layer 18 based on the thermal resistance simulation result (FIG. 18) described later.
  • the thickness is preferably 2 mm or more.
  • first aluminum relaxing layer 24U on the second thick copper layer 18 joining (clad material) by rolling adhesion or the like is possible.
  • a structure formed by rolling bonding or the like is called a clad material.
  • it may be bonded by using a sputtering technique, a cold spray technique, or a thermal spraying technique instead of bonding by a rolling technique.
  • the reason why the plated layer 30 is formed on the first aluminum relaxing layer 24U is to bond the semiconductor device 22 to the first aluminum relaxing layer 24U satisfactorily. Further, instead of using the plating layer 30, for example, a film formed by thermal spraying may be applied.
  • the insulating sheet layer 16 is a sheet layer of a semi-cured material using, for example, an epoxy resin or a polyimide resin as a base resin.
  • the insulating sheet layer 16 has a thermal conductivity of 10 W / mK or more and a thickness of 0.1 mm to 0.2 mm, for example. The reason for using the insulating sheet layer 16 is to reduce the cost compared to the ceramic substrate.
  • the power module 1 includes a cooler 10 as shown in FIG. 2A, and the first thick copper layer 14 is disposed on the cooler 10 via the solder layer 12. It may be arranged. As a material of the solder layer 12, an Sn-based solder layer can be applied. Further, an Ag fired layer or a Cu fired layer may be applied. Moreover, you may apply a thermal compound. Moreover, in the power module 1 which concerns on embodiment, the cooler 10 is provided with a water cooling type or an air cooling type.
  • the power module 1 according to the modification of the first embodiment includes a second aluminum relaxation layer 24D disposed on the insulating sheet layer 16, as shown in FIG.
  • the second thick copper layer 18 can be joined to the second aluminum relaxing layer 24D by rolling adhesion or the like.
  • Other configurations are the same as those of the power module 1 according to the first embodiment.
  • the first embodiment and its modification it is possible to provide a power module that can improve the reliability of bonding without increasing the thermal resistance, and a method for manufacturing the same.
  • FIG. 3A The schematic cross-sectional structure of the power module 1 according to the second embodiment is represented as shown in FIG. 3A, and the schematic cross-sectional structure of the power module 1 according to the modification of the second embodiment is This is expressed as shown in FIG.
  • the power module 1 includes an Ag fired layer 20 disposed on the plated layer 30, and the semiconductor device 22 includes the Ag fired layer 20 and the plated layer. 30 and the stress relaxation metal layer 24U.
  • the semiconductor device 22 can be joined to the plating layer 30 and the stress relaxation metal layer 24U via the Ag fired layer 20.
  • Other configurations are the same as those of the power module 1 according to the first embodiment.
  • the size of the Ag fired layer 20 is the same as that of the semiconductor device 22, but may be larger than that of the semiconductor device 22.
  • the power module 1 according to the modification of the second embodiment includes a second aluminum relaxation layer 24D disposed on the insulating sheet layer 16.
  • the second thick copper layer 18 can be joined to the second aluminum relaxing layer 24D by rolling adhesion or the like.
  • Other configurations are the same as those of the power module 1 according to the second embodiment.
  • the second embodiment and the modification thereof it is possible to provide a power module capable of improving the reliability of bonding without increasing the thermal resistance, and a manufacturing method thereof.
  • the power module 1 includes an Ag fired layer 20 disposed on the stress relaxation metal layer 24U, and the semiconductor device 22 includes the Ag fired layer 20. Via the stress relaxation metal layer 24U.
  • the semiconductor device 22 and the stress relaxation metal layer 24U can be joined by solid phase diffusion via the Ag fired layer 20.
  • the semiconductor device 22 can be bonded through the Ag fired layer 20 by a heating / pressurizing process in which pressure is applied to the stress relaxation metal layer 24U while heating.
  • the power module 1 according to the modification of the third embodiment includes a second aluminum relaxation layer 24 ⁇ / b> D disposed on the insulating sheet layer 16.
  • the second thick copper layer 18 can be joined to the second aluminum relaxing layer 24D by rolling adhesion or the like.
  • Other configurations are the same as those of the power module 1 according to the third embodiment.
  • the third embodiment and the modification thereof it is possible to provide a power module and a method for manufacturing the same that can improve the reliability of bonding without increasing the thermal resistance.
  • the power module 1 ⁇ / b> A according to the comparative example 1 is disposed on the thick copper substrate 2 ⁇ / b> A, the Ag fired layer 20 disposed on the thick copper substrate 2 ⁇ / b> A, and the Ag fired layer 20. And a semiconductor device 22.
  • the thick copper substrate 2A includes a first thick copper layer 14A and a second thick copper layer 18A disposed on the first thick copper layer 14A.
  • the Ag fired layer 20 is disposed on the second thick copper layer 18A.
  • an insulating sheet layer 16A disposed on the first thick copper layer 14A is provided.
  • the second thick copper layer 18A is disposed on the insulating sheet layer 16A.
  • the semiconductor device 22 is connected to the second thick copper layer 18A through the Ag fired layer 20.
  • the power module 1A according to the comparative example 1 includes the cooler 10 as illustrated in FIG. 5A, and the first thick copper layer 14A is disposed on the cooler 10 via the solder layer 12. .
  • the power module 1A according to the comparative example 1 connects the thick copper substrate 2A and the semiconductor device 22 via the Ag fired layer 20, as described with reference to FIGS. There is concern about the decline.
  • a schematic cross-sectional structure (thick copper + ceramic substrate structure example) of the power module 1B according to Comparative Example 2 is represented as shown in FIG.
  • the power module 1B according to Comparative Example 2 includes an insulating substrate 2B, an Ag fired layer 20 disposed on the insulating substrate 2B, and a semiconductor device disposed on the Ag fired layer 20. 22.
  • the insulating substrate 2B includes a first thick copper layer 14B and a second thick copper layer 18B disposed on the first thick copper layer 14B via a ceramic substrate 17.
  • the Ag fired layer 20 is disposed on the second thick copper layer 18B.
  • the semiconductor device 22 is connected to the second thick copper layer 18A through the Ag fired layer 20.
  • the power module 1 ⁇ / b> B according to the comparative example 2 includes the cooler 10, and the first thick copper layer 14 ⁇ / b> B is disposed on the cooler 10 via the solder layer 12. .
  • the power module 1B according to Comparative Example 2 also connects the insulating substrate 2B and the semiconductor device 22 via the Ag fired layer 20, there is a concern about a decrease in reliability. Moreover, since the power module 1B which concerns on the comparative example 2 is equipped with a thick copper + ceramics substrate structure, it becomes high cost.
  • the reliability can be improved without increasing the thermal resistance by introducing, for example, the aluminum relaxation layer 24U as the stress relaxation metal layer 24U on the thick copper substrate 2. Can be improved. Furthermore, since bonding by diffusion bonding or solid phase diffusion bonding is possible, the number of processes can be reduced.
  • FIG. 6 illustrates a structure in which the semiconductor device 22 is partially embedded in the aluminum relaxing layer 24U by the heating / pressurizing process in the first embodiment or the third embodiment.
  • the Ag fired layer 20 is not shown.
  • the semiconductor device 22 is mounted on the aluminum relaxation layer 24U as a chip mounting process.
  • the aluminum relaxation layer 24U is formed on the second thick copper layer 18 of the thick copper substrate 2 by rolling adhesion or the like.
  • it may be bonded by using a sputtering technique, a cold spray technique or a thermal spraying technique instead of the bonding by the rolling technique.
  • FIG. 6B Next, as shown in FIG. 6B, the above structure is placed on a heating device (not shown) such as a heater, and a press plate 26 is used to perform a heating / pressing step.
  • the heating temperature is, for example, about 300 ° C. to 350 ° C.
  • the pressurizing pressure PA is, for example, about 10 MPa to 80 MPa.
  • the shape after the heating / pressurizing step includes a shape in which the semiconductor device 22 is partially embedded in the aluminum relaxation layer 24U as shown in FIG. 6 (c). Due to the rigidity (flexibility) of the material of the aluminum relaxation layer 24U, the aluminum is deformed by heating and pressing after the heating / pressurizing step. Therefore, as shown in FIG. The shape is partially embedded in the layer 24U.
  • a detailed explanatory diagram of the shape in which the semiconductor device 22 is partially embedded in the aluminum relaxation layer 24U is expressed as shown in FIG. .
  • the aluminum relaxation layer 24U has the semiconductor device 22 embedded in the aluminum relaxation layer 24U by the pressure thickness tB of the first aluminum relaxation layer.
  • the distance SD between the side wall portion of the semiconductor device 22 and the surface of the trapezoidal aluminum relaxing layer 24U (the distance between the first aluminum relaxing layer surface and the semiconductor device) SD is the semiconductor device.
  • the creepage distance is desirably about the electric field strength applied between the surface 22 and the aluminum relaxation layer 24U.
  • the taper angle ⁇ of the trapezoidal portion of the aluminum relaxing layer 24U is, for example, about 30 degrees to 60 degrees.
  • the deterioration of the bonding layer is confirmed.
  • the deterioration of the bonding layer is the deterioration of the Ag fired layer 20. Since the linear expansion coefficient (elongation rate of the material with respect to temperature change) of Cu and SiC is different (SiC is 3 ppm / K, Cu is 16.5 ppm / K), thermal stress is applied to the Ag fired layer 20 due to environmental temperature or device heat generation. Therefore, deterioration of the Ag fired layer 20 is observed.
  • the thermal stress between Cu and SiC can be relaxed by the soft aluminum relaxation layer 24U.
  • a structure including the Ag fired layer 20 in advance on the aluminum relaxing layer 24U as in the third embodiment may be employed.
  • thermo cycle test In the power modules according to the first to third embodiments, an example of a temperature profile in the thermal cycle test is expressed as shown in FIG. That is, as shown in FIG. 8, a thermal cycle test was performed in the range of ⁇ 50 ° C. to 200 ° C. The cycle of one thermal cycle is 80 minutes. The breakdown is as follows: minus 50 ° C. for 30 minutes, minus 50 ° C. to plus 200 ° C. for 10 minutes, plus 200 ° C. for 30 minutes, plus 200 ° C. The cooling time to minus 50 ° C. is 10 minutes (see FIG. 8).
  • FIG. 9A A schematic explanatory diagram of an experimental system for internal observation by an ultrasonic flaw detector (SAT: Scanning Acoustic Tomography) is represented as shown in FIG. 9A, and a schematic diagram of an internally observed image is shown in FIG. It is expressed as shown in (b), and the schematic cross-sectional structure of the sample is expressed as shown in FIG.
  • FIG. 9A an ultrasonic probe is used for the power module according to the comparative example including the thick copper layer 18A and the semiconductor device 22 formed on the thick copper layer 18A using the Ag fired layer 20 as a bonding layer.
  • a schematic structure of a SAT experimental system for scanning 29 and internally observing is shown.
  • thermal stress is applied to the Ag fired layer 20 due to environmental temperature or device heat generation, and cracks 23B are formed in the Ag fired layer 20 as shown in FIGS. 9A and 9B. Is formed, and the Ag fired layer 20 is easily deteriorated.
  • FIG. 11 is a diagram showing a thermal cycle test result of the power module according to Comparative Example 1, and an example of a SAT image showing deterioration of the bonding layer after 200 cycles ( ⁇ 50 ° C. to + 300 ° C., 30 minutes) is shown in FIG.
  • a diagram for explaining FIG. 11A is represented as shown in FIG. 11B.
  • a schematic cross-sectional structure of the sample is expressed as shown in FIG.
  • the deterioration of the bonding layer is significant in the thick copper substrate from the result after 200 cycles ( ⁇ 50 ° C. to + 300 ° C., 30 minutes).
  • DBA substrate An example of a SAT image in an initial state of a power module in which a ceramic substrate 17 and a DBA (Direct Bonded Aluminum) substrate in which aluminum layers 24A and 24B are formed above and below the ceramic substrate 17 and a semiconductor device 22 is mounted on the DBA substrate is as follows: 12A, the diagram for explaining FIG. 12A is expressed as shown in FIG. 12B. Further, the schematic cross-sectional structure of the sample is expressed as shown in FIG.
  • the power module structure in which the semiconductor device 22 is mounted on the DBA substrate uses the ceramic substrate 17 including the aluminum layers 24A and 24B, and the same relaxation effect as that of the power module according to the embodiment can be seen.
  • FIG. 13A shows an example of a SAT image after 200 cycles ( ⁇ 50 ° C. to + 300 ° C., 30 minutes) as a result of a thermal cycle test of a power module in which a semiconductor device 22 is mounted on a DBA substrate. Then, a diagram for explaining FIG. 13A is expressed as shown in FIG. Further, a schematic cross-sectional structure of the sample is expressed as shown in FIG.
  • the thickness of the aluminum layers 24A and 24B of the DBA substrate used in the experiment is about 0.4 mm
  • the thickness of the ceramic substrate 17 is about 0.635 mm.
  • the upper aluminum layer 24A in the DBA substrate has the power according to the embodiment. It functions in the same manner as the aluminum relaxation layer 24U in the module 1. That is, the same relaxation effect as that of the aluminum relaxation layer 24U is observed.
  • FIG. 15 (b) An example of a SAT image showing deterioration between Cu / SiN ceramics after 100 cycles ( ⁇ 50 ° C. to + 200 ° C.) is expressed as shown in FIG.
  • a diagram for explaining 15 (a) is expressed as shown in FIG. 15 (b).
  • a schematic cross-sectional structure of the sample is expressed as shown in FIG.
  • the result of the thermal shock test shows that when the ceramic substrate is made thick copper. It is observed that the reliability of the ceramic substrate decreases due to ceramic cohesive failure. Cohesive failure is a phenomenon in which a substance itself breaks and breaks, not the interface between the substances. The ceramic cohesive failure means that the inside of SiN which is ceramic is broken.
  • FIG. 16 (a) An example of the SAT image in the initial state of the power module according to the comparative example 2 in which the ceramic substrate is made of thick copper and the semiconductor device is mounted is represented as shown in FIG. 16 (a), for explaining FIG. 16 (a).
  • the diagram is expressed as shown in FIG. Further, the schematic cross-sectional structure of the sample is expressed as shown in FIG.
  • FIG. 17 (a) an example of the SAT image showing the deterioration of the bonding layer after 200 cycles ( ⁇ 50 ° C. to + 300 ° C., 30 minutes) is shown in FIG. 17 (a), and a diagram for explaining FIG. 17 (a) is represented as shown in FIG. 17 (b). Further, a schematic cross-sectional structure of the sample is expressed as shown in FIG. 17 (b).
  • the thickness of the ceramic substrate was also found from the results of 200 cycles ( ⁇ 50 ° C. to + 300 ° C., 30 minutes). By coppering, the deterioration of the bonding layer becomes significant.
  • the deterioration of the bonding layer is the deterioration of the Ag fired layer 20. Since the linear expansion coefficient (elongation rate of the material with respect to temperature change) of Cu and SiC is different (SiC is 3 ppm / K, Cu is 16.5 ppm / K), thermal stress is applied to the Ag fired layer 20 due to environmental temperature or device heat generation. Therefore, deterioration of the Ag fired layer 20 is observed.
  • the thermal stress between Cu and SiC can be relaxed by the soft aluminum relaxation layer 24U.
  • the simulation result of the relationship between the thermal resistance RTj-w and the thickness t1 of the second thick copper layer 18 using the thickness tA of the aluminum relaxation layer 24U as a parameter is shown in FIG. Represented as shown.
  • a diagram for explaining simulation conditions of the thickness tA of the aluminum relaxing layer 24U and the thickness t1 of the second thick copper layer 18 is as shown in FIG.
  • the figure for explaining the simulation condition of the thermal resistance RTj-w is shown as shown in FIG. In FIG. 19, the plating layer 30 is not shown.
  • 20 shows an example in which the power module 1 according to the third embodiment is mounted on the water-cooled cooler 10, but the power module 1 according to the first and second embodiments is illustrated. Similarly to FIG. 20, it can be mounted on the water-cooled cooler 10.
  • the back surface of 65 ° C. assumes that the lower surface of the cooler 10 is fixed at 65 ° C. as a boundary condition. Since it is a water-cooled type, the heat transfer coefficient is set to 5000 (W / m 2 K). That is, as shown in FIG. 20, in the cooler 10 made of aluminum, the temperature of the cooling water 10W is fixed to 65 ° C. as the cooling water 10W.
  • the heat transfer coefficient is the ease with which heat passes through the contact surface of two objects, and is different from the heat conductivity.
  • the thermal resistance RTj-w represents the thermal resistance between Tj (junction temperature) and Tw (cooling water temperature) of the SiC semiconductor device 22.
  • Comparative Example 1 corresponds to the thick copper + insulating layer structure shown in FIG.
  • the thickness t1 of the second thick copper layer 18 has a range of 1 mm to 3 mm.
  • the thickness of the aluminum relaxation layer 24U has a range of 0.01 mm to 0.5 mm.
  • the thickness of the first thick copper layer 14 is calculated as, for example, a fixed value of about 0.3 mm, but there is an optimum value within 1 mm to 2 mm.
  • FIG. 21B A schematic cross-sectional structure of a power module in which a semiconductor device 22 is formed on a DBA substrate (Al / SiN / Al) via an Ag fired layer 20 is expressed as shown in FIG. 21B.
  • FIG. 21B An example of a cross-sectional photomicrograph (pressurized pressure of 22 MPa) of the bonded portion of the fired layer 20 / Al layer 24A is expressed as shown in FIG. 21B, and the diagram for explaining FIG. It is expressed as shown in (c).
  • FIG. 21 an example of a cross-sectional SEM photograph (pressurized pressure 22 MPa) of the bonded portion of the semiconductor device 22 / Ag fired layer 20 / Al layer 24A is expressed as shown in FIG.
  • a diagram for explaining FIG. 22A is expressed as shown in FIG.
  • the pressurizing pressure is 22 MPa, and a biting amount of about 10 ⁇ m or less is observed.
  • FIG. 23 (a) In a power module in which the semiconductor device 22 is formed on the DBA substrate (Al / SiN / Al) via the Ag fired layer 20, an example of a cross-sectional micrograph of the junction of the semiconductor device 22 / Ag fired layer 20 / Al layer 24A
  • the pressure and pressure (38 MPa) are expressed as shown in FIG. 23 (a), and a diagram for explaining FIG. 23 (a) is expressed as shown in FIG. 23 (b).
  • the pressurizing pressure is 38 MPa, and a biting amount of about 50 ⁇ m to 60 ⁇ m is observed.
  • FIG. 24 (a) An example of a cross-sectional micrograph of the junction of the semiconductor device 22 / Ag fired layer 20 / Al layer 24A
  • the pressure and pressure (86 MPa) are expressed as shown in FIG. 24 (a), and a diagram for explaining FIG. 24 (a) is expressed as shown in FIG. 24 (b).
  • the pressurizing pressure is 86 MPa, and a biting amount of about 50 ⁇ m to 60 ⁇ m is observed.
  • the rising structure of the Al layer 24A is observed in the side wall portion of the semiconductor device 22, but the amount of biting in comparison with the flat portion is about 50 ⁇ m to 60 ⁇ m.
  • the power module (configuration example 1) according to the third embodiment that can be mounted on the cooler 10 includes the cooler 10 and the first thermal compound layer 12TH disposed on the cooler 10.
  • the thick copper substrate 2 is disposed on the cooler 10 via the first thermal compound layer 12TH.
  • Other configurations are the same as those of the power module according to the third embodiment shown in FIG.
  • a solder layer, a silver fired layer or a diffusion bonding layer is provided, and the thick copper substrate 2 has either the solder layer, the silver fired layer or the diffusion bonding layer on the cooler 10. It may be arranged via.
  • the power module (Configuration Example 1) according to the third embodiment that can be mounted on the cooler 10 is formed on the first aluminum relaxation layer 24U with the second thick copper layer 18 interposed therebetween. You may provide 2nd aluminum relaxation layer 24D arrange
  • the power module mounted in the configuration example 1 may also be a power module according to a modification of the third embodiment.
  • the power module mounted on the cooler 10 may be the power module according to the first or second embodiment and its modification.
  • the power module (configuration example 2) according to the third embodiment that can be mounted on the cooler 10 includes a cooler 10 and a first thermal compound layer 12TH disposed on the cooler 10, as shown in FIG. With. Here, the thick copper substrate 2 is disposed on the cooler 10 via the first thermal compound layer 12TH.
  • Other configurations are the same as those of the power module according to the third embodiment shown in FIG.
  • the power module (Configuration Example 2) according to the third embodiment that can be mounted on the cooler 10 is formed on the first aluminum relaxation layer 24U with the second thick copper layer 18 interposed therebetween. You may provide 2nd aluminum relaxation layer 24D arrange
  • the air cooling type is disclosed, but a water cooling type may be adopted.
  • the power module mounted in the configuration example 2 may also be a power module according to a modification of the third embodiment.
  • the power module mounted on the cooler 10 may be the power module according to the first to second embodiments and the modification thereof.
  • the power module (configuration example 3) according to the embodiment that can be mounted on the cooler 10 includes the cooler 10 and an insulating sheet 16 arranged on the cooler 10, as shown in FIG.
  • the second thick copper layer 18 is disposed on the cooler 10 via the insulating sheet 16.
  • the configuration example 3 corresponds to an example in which the second thick copper layer 18 is used as the thick copper substrate 2 as shown in FIG.
  • Other configurations are the same as those of the power module according to the third embodiment shown in FIG.
  • the power module (configuration example 3) according to the embodiment that can be mounted on the cooler 10 is opposed to the first aluminum relaxing layer 24U with the second thick copper layer 18 interposed therebetween. You may provide the 2nd aluminum relaxation layer 24D arrange
  • the air cooling type example is disclosed, but the water cooling type may be adopted.
  • the power module mounted in the configuration example 3 may also be a power module according to a modification of the third embodiment.
  • the power module mounted on the cooler 10 may be the power module according to the first to second embodiments and the modification thereof.
  • the power module (configuration example 4) according to the embodiment that can be mounted on the cooler 10 includes a cooler 10 and an insulating substrate 2B disposed on the cooler 10, as shown in FIG.
  • the insulating substrate 2B is disposed on the cooler 10 via the first thermal compound layer 12TH.
  • the configuration example 4 corresponds to an example in which the second thick copper layer 18 is used as the thick copper substrate 2 as shown in FIG. Further, the configuration example 4 may include a second thermal compound layer 16TH disposed on the insulating substrate 2B, and the thick copper substrate 2 may be disposed on the second thermal compound layer 16TH.
  • the insulating substrate 2B includes, for example, a DBC (Direct Bonding Copper) substrate including a ceramic substrate 17, a Cu layer 18B disposed on the surface of the ceramic substrate 17, and a Cu layer 14B disposed on the back surface of the ceramic substrate 17. May be. Note that an AMB (Active Metal Brazed, Active Metal Bond) substrate, a DBA substrate, or the like can be applied to the insulating substrate 2B.
  • the insulating substrate 2B includes a DBC (Direct Bonding Copper) substrate including a ceramic substrate 17, a Cu layer 18B disposed on the surface of the ceramic substrate 17, and a Cu layer 14B disposed on the back surface of the ceramic substrate 17. May be. Further, the insulating substrate 2B may be provided with a ceramic plate 17 (with no copper foil or the like bonded to the top and bottom). Other configurations are the same as those of the power module according to the third embodiment shown in FIG.
  • the power module (configuration example 4) according to the embodiment that can be mounted on the cooler 10 is opposed to the first aluminum relaxing layer 24U with the second thick copper layer 18 interposed therebetween, as shown in FIG. You may provide the 2nd aluminum relaxation layer 24D arrange
  • the air cooling type is disclosed, but the water cooling type may be adopted.
  • the power module mounted in the configuration example 4 may also be a power module according to a modification of the third embodiment.
  • the power module mounted on the cooler 10 may be the power module according to the first to second embodiments and the modification thereof.
  • the cooler 10 is a water-cooled type or an air-cooled type, and is used for in-vehicle devices.
  • Power module manufacturing method It is a manufacturing method of the power module which concerns on embodiment, Comprising:
  • the manufacturing process of Al / Cu material is represented as shown to Fig.28 (a), and an insulating sheet sticking process is represented as shown in FIG.28 (b).
  • the semiconductor device bonding formation step is represented as shown in FIG. 28C, and the resin mold formation step is represented as shown in FIG.
  • FIG. 28 the structure in which the semiconductor device 22 is partially embedded in the aluminum relaxation layer 24U by the heating / pressurizing process in the first embodiment or the third embodiment is described.
  • the Ag fired layer 20 is not shown.
  • the method of manufacturing the power module includes the step of forming the first aluminum relaxation layer 24U on the second thick copper layer 18, the first The step of disposing the second thick copper layer 18 on the thick copper layer 14 via the insulating sheet layer 16 and the heating / pressurizing process of disposing the semiconductor device 22 on the first aluminum relaxing layer 24U and applying pressure while heating.
  • the step of joining the semiconductor device 22 to the first aluminum relaxation layer 24U and the step of connecting the electrode of the semiconductor device 22 and an external terminal are included.
  • the semiconductor device 22 includes wire bonding and terminal bonding forming steps. Further, as shown in FIG. 28 (d), there is a step of resin-sealing the entire power module except for some of the external terminals of the power module with a resin layer 300.
  • the heating temperature of the heating / pressurizing process may be about 300 ° C. to 350 ° C., for example, and the pressing pressure may be about 10 MPa to 80 MPa, for example.
  • FIG.29 It is another manufacturing method of the power module which concerns on embodiment, Comprising:
  • the manufacturing process of Al / Cu material is represented as shown to Fig.29 (a), and a semiconductor device junction formation process is shown to FIG.29 (b).
  • the insulating sheet attaching process is expressed as shown in FIG. 29C, and the resin mold forming process is expressed as shown in FIG. 29 also illustrates a structure in which the semiconductor device 22 is partially embedded in the aluminum relaxing layer 24U by the heating / pressurizing process in the first embodiment or the third embodiment.
  • the Ag fired layer 20 is not shown.
  • Another manufacturing method of the power module according to the embodiment includes a step of forming a first aluminum relaxation layer 24U on the second thick copper layer 18, as shown in FIGS. 29 (a) to 29 (c),
  • the step of placing the semiconductor device 22 on the first aluminum relaxing layer 24U and bonding the semiconductor device 22 to the first aluminum relaxing layer 24U by a heating / pressurizing process of applying pressure while heating, on the first thick copper layer 14 It has the process of arrange
  • the semiconductor device 22 includes wire bonding and terminal bonding forming steps. Furthermore, as shown in FIG. 29D, there is a step of resin-sealing the entire power module except for some of the external terminals of the power module with a resin layer 300.
  • the heating temperature of the heating / pressurizing process may be about 300 ° C. to 350 ° C., for example, and the pressing pressure may be about 10 MPa to 80 MPa, for example.
  • a transfer mold resin, a thermosetting resin, or the like applicable to a SiC semiconductor device can be used as the resin layer 300.
  • a silicone-based resin such as silicon gel may be applied partially or entirely using a case type power module.
  • FIG. 30A shows a schematic planar pattern configuration of a 1 in 1 module, which is a power module 1 according to the embodiment, and is a schematic cross section taken along line II in FIG. The structure is represented as shown in FIG. Furthermore, a schematic bird's-eye view configuration of the 1 in 1 module corresponding to FIG. 30A and FIG. 30B in the power module according to the embodiment is expressed as shown in FIG.
  • the power module 1 is disposed on the flat first thick copper layer 14 and the first thick copper layer 14 as shown in FIGS. 30 (a), 30 (b) and 31.
  • the insulating sheet layer 16, the second thick copper layer 18 which is disposed and patterned on the insulating sheet layer 16, the first aluminum relaxing layer 24U disposed on the second thick copper layer 18, and the first aluminum.
  • Semiconductor devices QA (22) and QB (22) disposed on the relaxation layer 24U. Further, the semiconductor devices QA (22) and QB (22) are bonded to the first aluminum relaxing layer 24U.
  • a plating layer 30 (not shown) disposed on the first aluminum relaxation layer 24U may be provided, and the semiconductor device 22 may be joined to the first aluminum relaxation layer 24U via the plating layer 30.
  • an Ag fired layer 20 (not shown) disposed on the first aluminum relaxed layer 24U is provided, and the semiconductor devices QA (22) and QB (22) are arranged via the Ag fired layer 20 in the first aluminum relaxed layer. It may be joined to 24U.
  • an Ag fired layer 20 (not shown) disposed on the plated layer 30 (not shown) is provided, and the semiconductor devices QA (22) and QB (22) are arranged via the Ag fired layer 20 and the plated layer 30.
  • the first aluminum relaxing layer 24U may be joined.
  • Part of the semiconductor devices QA (22) and QB (22) may bite into and adhere to the first aluminum relaxing layer 24U.
  • the bonding surfaces of the semiconductor devices QA (22) and QB (22) and the first aluminum relaxing layer 24U may be integrated. That is, it may be bonded by diffusion bonding or solid phase diffusion bonding.
  • the semiconductor devices QA (22) and QB (22) may be joined by biting, for example, about 0 ⁇ m to 100 ⁇ m. Alternatively, about 1/3 to 1/2 of the thickness of the semiconductor devices QA (22) and QB (22) may be bitten into the first aluminum relaxing layer 24U and bonded.
  • 2nd aluminum relaxation layer 24D (illustration omitted) arrange
  • bonding may be performed using a sputtering technique, a cold spray technique, or a thermal spray technique.
  • the semiconductor devices QA (22) and QB (22) are FETs or IGBTs having a source electrode or an emitter electrode and a gate electrode formed on the upper surface and a drain electrode or a collector electrode formed on the lower surface, and an insulating sheet.
  • a gate signal wiring pattern disposed on the layer 16 and patterned with the same material as the second thick copper layer 18 and electrically connected to the gate electrode and a source or emitter electrically connected to the source or emitter electrode And an emitter signal wiring pattern.
  • the semiconductor devices QA (22) and QB (22) may include a plurality of chips.
  • the power module 1 is arranged on the insulating sheet layer 16 as shown in FIGS. 30 (a), 30 (b), and 31, and is patterned with the same material as the second thick copper layer 18.
  • the gate signal wiring pattern 18 (GP) and the source signal wiring pattern 18 (SP) may be provided.
  • the semiconductor devices QA (22) and QB (22) are first aluminum relaxation layers 24U.
  • the drain electrodes of the semiconductor devices QA (22) and QB (22) are bonded to the first aluminum relaxation layer 24U by diffusion bonding or solid phase diffusion bonding by a heating / pressurizing process.
  • the gate signal wiring pattern GP is connected to the gate electrodes of the semiconductor devices QA (22) and QB (22) via the gate bonding wires GWA and GWB
  • the source signal wiring pattern SP is connected to the semiconductor device QA (22).
  • -It is connected to the source electrode of QB (22) via source bonding wires SWA and SWB.
  • drain terminal DT is joined by soldering or the like to the first aluminum relaxing layer 24U to which the drain electrodes of the semiconductor devices QA (22) and QB (22) are connected, and the semiconductor devices QA (22) and QB (
  • the source terminal ST is joined to the source signal wiring pattern SP connected to the source electrode 22) via the source bonding wires SWA and SWB by soldering or the like.
  • the gate terminal GT1 is joined to the gate signal wiring pattern GP by soldering or the like.
  • the semiconductor device 22 may include any one of a Si-based IGBT, a Si-based MOSFET, a SiC-based MOSFET, a SiC-based IGBT, and a GaN-based FET, or a different plurality thereof.
  • the schematic circuit representation of the SiC MOSFET of the 1 in 1 module 50 is expressed as shown in FIG. 32 (a), and the schematic circuit representation of the IGBT of the 1 in 1 module 50 Is expressed as shown in FIG.
  • FIG. 32A shows a diode DI connected in reverse parallel to the MOSFET.
  • the main electrode of the MOSFET is represented by a drain terminal DT and a source terminal ST.
  • FIG. 32B shows a diode DI connected in reverse parallel to the IGBT.
  • the main electrode of the IGBT is represented by a collector terminal CT and an emitter terminal ET.
  • one MOSFET is built in one module.
  • 5 chips MOSFET ⁇ 5
  • up to 5 MOSFETs can be connected in parallel.
  • a part of the five chips can be mounted for the diode DI.
  • a sense MOSFET Qs is connected in parallel to the MOSFET Q.
  • the sense MOSFET Qs is formed as a fine transistor in the same chip as the MOSFET Q.
  • SS is a source sense terminal
  • CS is a current sense terminal
  • G is a gate signal terminal.
  • the MOSFET Qs for sensing may be formed as a fine transistor in the same chip.
  • FIG. 34 shows an example in which the SiC MOSFETs Q1 and Q4 are arranged in two chips in parallel.
  • the power module 1 includes a positive power terminal P and a negative power terminal arranged on the first side of the thick copper substrate 2 (18, 16, 14). N, a gate terminal GT1 / source sense terminal SST1 disposed on the second side adjacent to the first side, and an output terminal O (D4) / disposed on the third side opposite to the first side. O (S1), and a gate terminal GT4 and a source sense terminal SST4 disposed on the fourth side opposite to the second side.
  • the power module 1 includes a first thick copper layer 14, an insulating sheet layer 16 disposed on the flat first thick copper layer 14, and an insulating sheet.
  • the semiconductor devices Q1 (22) and Q4 (22) are joined to the first aluminum relaxing layer 24U.
  • a plating layer 30 (not shown) disposed on the first aluminum relaxation layer 24U is provided, and the semiconductor devices Q1 (22) and Q4 (22) are connected to the first aluminum relaxation layer 24U via the plating layer 30. It may be joined.
  • an Ag fired layer 20 (not shown) disposed on the first aluminum relaxed layer 24U is provided, and the semiconductor devices Q1 (22) and Q4 (22) are arranged via the Ag fired layer 20 in the first aluminum relaxed layer. It may be joined to 24U.
  • an Ag fired layer 20 (not shown) disposed on the plated layer 30 (not shown) is provided, and the semiconductor devices Q1 (22) and Q4 (22) are arranged via the Ag fired layer 20 and the plated layer 30.
  • the first aluminum relaxing layer 24U may be joined.
  • a part of the semiconductor devices Q1 (22) and Q4 (22) may bite into and adhere to the first aluminum relaxing layer 24U.
  • the bonding surfaces of the semiconductor devices Q1 (22) and Q4 (22) and the first aluminum relaxing layer 24U may be integrated. That is, it may be bonded by diffusion bonding or solid phase diffusion bonding.
  • the semiconductor devices Q1 (22) and Q4 (22) may be joined by biting, for example, about 0 ⁇ m to 100 ⁇ m. Alternatively, about 1/3 to 1/2 of the thickness of the semiconductor devices Q1 (22) and Q4 (22) may be cut into and bonded to the first aluminum relaxing layer 24U.
  • 2nd aluminum relaxation layer 24D (illustration omitted) arrange
  • bonding may be performed using a sputtering technique, a cold spray technique, or a thermal spray technique.
  • the semiconductor devices Q1 (22) and Q4 (22) are FETs or IGBTs having a source electrode or an emitter electrode and a gate electrode formed on the upper surface and a drain electrode or a collector electrode formed on the lower surface, and an insulating sheet.
  • a gate signal wiring pattern disposed on the layer 16 and patterned with the same material as the second thick copper layer 18 and electrically connected to the gate electrode and a source or emitter electrically connected to the source or emitter electrode And an emitter signal wiring pattern.
  • the semiconductor devices Q1 (22) and Q4 (22) may include a plurality of chips.
  • the power module 1 is arranged on the insulating sheet layer 16 and is patterned with the same material as the second thick copper layer 18 with the gate signal wiring pattern GP1. GP4 and source signal wiring patterns SP1 and SP4 are provided.
  • the semiconductor devices Q1 (22) and Q4 (22) are arranged on the first aluminum relaxation layer 24U, and the semiconductor devices Q1 (22) and The drain electrode of Q4 (22) is joined to the first aluminum relaxation layer 24U by diffusion bonding or solid phase diffusion bonding by a heating / pressurizing process.
  • the semiconductor devices Q1 and Q4 are disposed face up on the drain patterns D1 (24U) and D4 (24U) disposed on the second thick copper layer 18.
  • the gate terminal GT1 and the source sense terminal SST1 are connected to the gate signal wiring pattern GP1 and the source signal wiring pattern SP1 of the semiconductor device Q1, and the gate terminal GT4 and the source sense terminal SST4 are connected to the gate signal of the semiconductor device Q4. Are connected to the wiring pattern GP4 and the source signal wiring pattern SP4.
  • source bonding wires SWO and SWN are connected from SiC MOSFETs Q1 and Q4 toward the drain pattern D4 (24U) and the source pattern S4 arranged on the second thick copper layer 18, Gate bonding wires GW1 and GW4 are connected to the gate signal wiring patterns GP1 and GP4, and source bonding wires SW1 and SW4 are connected to the source signal wiring patterns SP1 and SP4.
  • gate terminals GT1 and GT4 for external extraction are connected to the gate signal wiring patterns GP1 and GP4 by soldering and the like, and source sense terminals SST1 and SP4 for external extraction are connected to the source signal wiring patterns SP1 and SP4.
  • SST4 is connected by soldering or the like.
  • the positive power terminal P is connected to the drain pattern D1 (24U) by soldering or the like
  • the negative power terminal N is connected to the source pattern S4 by soldering or the like
  • the drain pattern D4 (24U) is connected to the drain pattern D4 (24U).
  • Output terminals O (S1) and O (D4) are connected by soldering or the like.
  • the positive power terminal P, the negative power terminal N, the output terminals O (S1) and O (D4), the gate terminals GT1 and GT4, and the SST1 and SST4 can be formed of Cu, for example.
  • the source bonding wires SWO, SWN, SW1, and SW4 and the gate bonding wires GW1 and GW4 can be formed of, for example, Al, AlCu, or the like.
  • the semiconductor device 22 may include any one of a Si-based IGBT, a Si-based MOSFET, a SiC-based MOSFET, a SiC-based IGBT, and a GaN-based FET, or a different plurality thereof.
  • the semiconductor device is connected in series between the first power supply and the second power supply, and a plurality of switching circuits that output the connection point of the semiconductor devices connected in series are used, and each gate of the semiconductor device is individually controlled. It is also possible to configure an inverter circuit device or a converter circuit.
  • a 1 in 1 module and a 2 in 1 module can be mainly configured by using a semiconductor device.
  • 4 in 1) module Six-in-one (6 in 1) module, Seven-in-one (7 in 1) module with snubber capacitor etc. in 6 in 1 module, Eight-in-one (8 in 1) module, Twelve-in-one (12 in 1) )
  • a module, a fourteen-in (14 in 1) module, or the like can be configured.
  • a power module according to the embodiment which is a 2 in 1 type module in which two semiconductor devices Q1 and Q4 are sealed in one mold resin, will be described.
  • the 2-in-1 module 100 to which the SiC MOSFET is applied has a half-bridge configuration in which two SiC MOSFETs Q1 and Q4 are incorporated, as shown in FIG.
  • the module can be regarded as one large transistor, but the built-in transistor may be one chip or a plurality of chips. That is, the modules include 1 in 1, 2 in 1, 4 in 1, 6 in 1, etc. For example, a module that includes two transistors (chips) in one module is 2 in 1,2. A module containing two sets of in 1 is called a 6 in 1 module having three sets of 4 in 1,2 in 1.
  • the 2-in-1 module 100 includes two SiC MOSFETs Q1 and Q4 and diodes DI1 and DI4 connected in reverse parallel to the SiC MOSFETs Q1 and Q4.
  • G1 is a lead terminal for the gate signal of the MOSFET Q1
  • S1 is a lead terminal for the source signal of the MOSFET Q1.
  • G4 is a lead terminal for the gate signal of the MOSFET Q4
  • S4 is a lead terminal for the source signal of the MOSFET Q4.
  • P is a positive power terminal
  • N is a negative power terminal
  • O is an output terminal electrode.
  • the 2 in 1 module 100 to which the IGBT is applied includes two IGBTs Q1 and Q4 and a diode DI1 connected in reverse parallel to the IGBTs Q1 and Q4 as shown in FIG. -DI4 is built in.
  • G1 is a lead terminal for the gate signal of IGBTQ1
  • E1 is a lead terminal for the emitter signal of IGBTQ1.
  • G4 is a lead terminal for the gate signal of IGBTQ4
  • E4 is a lead terminal for the emitter signal of IGBTQ4.
  • (Device structure) 37 is an example of semiconductor devices Q1 and Q4 applicable to the power module according to the embodiment, and a schematic cross-sectional structure of SiC MOSFET 130A including source pad electrode SPD and gate pad electrode GPD is expressed as shown in FIG.
  • SiC MOSFET 130A includes a semiconductor layer 31 made of an n ⁇ high resistance layer, a p body region 32 formed on the surface side of semiconductor layer 31, and a source formed on the surface of p body region 32. Connected to region 33, gate insulating film 34 disposed on the surface of semiconductor layer 31 between p body regions 32, gate electrode 35 disposed on gate insulating film 34, source region 33, and p body region 32 Source electrode 36, n + drain region 37 disposed on the back surface opposite to the surface of semiconductor layer 31, and drain electrode 38 connected to n + drain region 37.
  • the gate pad electrode GPD is connected to the gate electrode 35 disposed on the gate insulating film 34, and the source pad electrode SPD is connected to the source electrode 36 connected to the source region 33 and the p body region 32. Further, as shown in FIG. 37, the gate pad electrode GPD and the source pad electrode SPD are arranged on an interlayer insulating film 39 for passivation covering the surface of the SiC MOSFET 130A.
  • a fine transistor structure may be formed in the semiconductor layer 31 below the gate pad electrode GPD and the source pad electrode SPD.
  • the source pad electrode SPD may be extended and arranged on the interlayer insulating film 39 for passivation also in the transistor structure in the central portion.
  • the SiC MOSFET 130A is composed of a planar gate type n-channel vertical SiC MOSFET, but is composed of a trench gate type n-channel vertical SiC TMOSFET 130D as shown in FIG. Also good.
  • a GaN-based FET or the like may be employed instead of the SiC MOSFET 130A.
  • a semiconductor called a wide band gap type having a band gap energy of 1.1 eV to 8 eV, for example, can be used.
  • FIG. 38 shows a schematic cross-sectional structure of the IGBT 130B including the emitter pad electrode EPD and the gate pad electrode GPD as an example of the semiconductor devices Q1 and Q4 applicable to the power module according to the embodiment. expressed.
  • the IGBT 130B includes a semiconductor layer 31 made of an n ⁇ high resistance layer, a p body region 32 formed on the surface side of the semiconductor layer 31, and an emitter region formed on the surface of the p body region 32.
  • 33E a gate insulating film 34 disposed on the surface of the semiconductor layer 31 between the p body regions 32, a gate electrode 35 disposed on the gate insulating film 34, and the emitter region 33E and the p body region 32.
  • the gate pad electrode GPD is connected to the gate electrode 35 disposed on the gate insulating film 34, and the emitter pad electrode EPD is connected to the emitter region 33E and the emitter electrode 36E connected to the p body region 32. Further, as shown in FIG. 38, the gate pad electrode GPD and the emitter pad electrode EPD are arranged on the passivation interlayer insulating film 39 covering the surface of the IGBT 130B.
  • a fine-structure IGBT structure may be formed in the semiconductor layer 31 below the gate pad electrode GPD and the emitter pad electrode EPD.
  • the emitter pad electrode EPD may be arranged to extend on the interlayer insulating film 39 for passivation.
  • the IGBT 130B is composed of a planar gate type n-channel vertical IGBT, but may be composed of a trench gate type n-channel vertical IGBT or the like.
  • SiC power devices such as SiC DIMOSFET and SiC TMOSFET or GaN power devices such as GaN HEMT can be applied.
  • power devices such as Si-based MOSFETs and SiC-based IGBTs are also applicable.
  • SiC DIMOSFET 130C It is an example of the semiconductor device applicable to the power module which concerns on embodiment, Comprising: The typical cross-section of SiC DIMOSFET130C is represented as shown in FIG.
  • n + drain region 37 includes an n ⁇ high resistance semiconductor layer 31, a p body region 32 formed on the surface side of the semiconductor layer 31, and an n + source region formed on the surface of the p body region 32. 33, a gate insulating film 34 disposed on the surface of the semiconductor layer 31 between the p body regions 32, a gate electrode 35 disposed on the gate insulating film 34, and the source region 33 and the p body region 32. Source electrode 36, n + drain region 37 disposed on the back surface opposite to the surface of semiconductor layer 31, and drain electrode 38 connected to n + drain region 37.
  • a p body region 32 and an n + source region 33 formed on the surface of the p body region 32 are formed by double ion implantation (DII), and the source pad electrode SPD is formed in the source region 33. And to the source electrode 36 connected to the p body region 32.
  • DII double ion implantation
  • the gate pad electrode GPD (not shown) is connected to the gate electrode 35 disposed on the gate insulating film 34. Further, as shown in FIG. 39, the source pad electrode SPD and the gate pad electrode GPD are arranged on the interlayer insulating film 39 for passivation so as to cover the surface of the SiC DIMOSFET 130C.
  • a depletion layer as shown by a broken line is formed in the semiconductor layer 31 composed of an n ⁇ high resistance layer sandwiched between the p body regions 32.
  • a channel resistance R JFET due to the JFET) effect is formed.
  • a body diode BD is formed between the p body region 32 and the semiconductor layer 31 as shown in FIG.
  • SiC TMOSFET 130D It is an example of the semiconductor device applicable to the power module which concerns on embodiment, Comprising: The typical cross-section of SiC TMOSFET130D is represented as shown in FIG.
  • n-layer semiconductor layer 31N includes an n-layer semiconductor layer 31N, a p body region 32 formed on the surface side of the semiconductor layer 31N, an n + source region 33 formed on the surface of the p body region 32, A trench gate electrode 35TG formed through a gate insulating film 34 and interlayer insulating films 39U and 39B in a trench penetrating the p body region 32 up to the semiconductor layer 31N, a source region 33, and a p body region 32 A source electrode 36 connected, an n + drain region 37 disposed on the back surface opposite to the surface of the semiconductor layer 31N, and a drain electrode 38 connected to the n + drain region 37 are provided.
  • a SiC TMOSFET 130D has a trench gate electrode 35TG formed through a gate insulating film 34 and interlayer insulating films 39U and 39B in a trench penetrating the p body region 32 and extending to the semiconductor layer 31N. Electrode SPD is connected to source electrode 36 connected to source region 33 and p body region 32.
  • the gate pad electrode GPD (not shown) is connected to a trench gate electrode 35TG disposed on the gate insulating film 34. Further, as shown in FIG. 40, the source pad electrode SPD and the gate pad electrode GPD are disposed on the passivation interlayer insulating film 39U so as to cover the surface of the SiC TMOSFET 130D.
  • the channel resistance R JFET associated with the JFET effect as in the SiC DIMOSFET 130C is not formed.
  • a body diode BD is formed between the p body region 32 and the semiconductor layer 31N, as in FIG.
  • the value of the surge voltage Ldi / dt varies depending on the value of the inductance L, but the surge voltage Ldi / dt is superimposed on the power source E.
  • the surge voltage Ldi / dt can be absorbed by the snubber capacitor C connected between the power supply terminal PL and the ground terminal NL.
  • a three-phase AC inverter 42A includes a power module unit 200 connected to a gate driver (GD) 180, a three-phase AC motor unit 51, a power source or storage battery (E) 53, a converter 55, Is provided.
  • the power module unit 200 is connected to U-phase, V-phase, and W-phase inverters corresponding to the U-phase, V-phase, and W-phase of the three-phase AC motor unit 51.
  • the GD 180 is connected to the SiC MOSFETs Q1 and Q4, the SiC MOSFETs Q2 and Q5, and the SiC MOSFETs Q3 and Q6.
  • the power module unit 200 is connected between a plus terminal (+) P and a minus terminal ( ⁇ ) N of a converter 55 to which a power source or a storage battery (E) 53 is connected, and is composed of inverter-structured SiC MOSFETs Q1, Q4, Q2, Q5 and Q3 and Q6 are provided. Free wheel diodes DI1 to DI6 are connected in antiparallel between the sources and drains of the SiC MOSFETs Q1 to Q6, respectively.
  • the three-phase AC inverter 42B includes a power module unit 200, a GD 180, a three-phase AC motor unit 51, a power source or storage battery (E) 53, and a converter 55.
  • the power module unit 200 is connected to U-phase, V-phase, and W-phase inverters corresponding to the U-phase, V-phase, and W-phase of the three-phase AC motor unit 51.
  • the GD 180 is connected to the IGBTs Q1 and Q4, the IGBTs Q2 and Q5, and the IGBTs Q3 and Q6.
  • the power module unit 200 is connected between the plus terminal (+) P and the minus terminal ( ⁇ ) N of the converter 55 to which the storage battery (E) 53 is connected, and the IGBTs Q1 and Q4, Q2 and Q5 having an inverter configuration, And Q3 and Q6. Free wheel diodes DI1 to DI6 are connected in antiparallel between the emitters and collectors of the IGBTs Q1 to Q6, respectively.
  • FIG. 44A is an explanatory diagram of a method for manufacturing a power module according to an embodiment to which the diffusion bonding technique is applied, and a schematic cross-sectional structure in the vicinity of the back surface of the SiC semiconductor device 22 before the diffusion bonding is formed is shown in FIG.
  • the schematic cross-sectional structure in the vicinity of the surface of the thick copper substrate 2 before diffusion bonding is expressed as shown in FIG.
  • the back electrode 134 of the SiC semiconductor device 22 has, for example, a metal multilayer structure, and includes a titanium layer 130, a nickel layer 128, a gold layer 126, and a silver layer 124 in order from the back surface side of the SiC semiconductor device 22.
  • These titanium layer 130, nickel layer 128, gold layer 126, and silver layer 124 can be formed using, for example, a sputtering technique.
  • the surface electrode 132 of the thick copper substrate 2 has, for example, a metal multilayer structure, and includes a nickel layer 120 and a silver layer 122 in order from the surface side of the thick copper substrate 2.
  • the thick copper substrate 2 includes a Cu layer 18 and a stress relaxation metal layer 24U made of an aluminum layer formed on the Cu layer 18.
  • a nickel layer 120 is formed on the stress relaxation metal layer 24U made of an aluminum layer, and a silver layer 122 is formed thereon by, for example, a plating technique.
  • a schematic cross-sectional structure of a power module according to an embodiment in which diffusion bonding technology is applied and the back surface of the SiC semiconductor device 22 and the surface of the thick copper substrate 2 are heated and pressurized to form diffusion bonding is as follows. , As shown in FIG.
  • the silver layer 122 on the front surface side of the thick copper substrate 2 and the silver layer 124 on the back surface side of the SiC semiconductor device 22 are diffusion-bonded by the heating / pressurizing process, and the Ag layer-Ag layer A silver layer 123 integrated with each other is formed.
  • FIG. 46A An example of a SEM photograph of a cross-sectional structure in the vicinity of diffusion bonding of a power module according to an embodiment to which the diffusion bonding technique is applied is expressed as shown in FIG. 46A, and is a line for explaining FIG. The figure is represented as shown in FIG.
  • FIG. 47 (a) An example of an SEM photograph of a cross-sectional structure near the silver fired joint of the power module according to one embodiment to which the silver fired joint technology is applied is represented as shown in FIG. 47 (a), and FIG. The diagram for doing this is represented as shown in FIG. 47 (a), and FIG. The diagram for doing this is represented as shown in FIG. 47 (a), and FIG. The diagram for doing this is represented as shown in FIG. 47 (a), and FIG. The diagram for doing this is represented as shown in FIG.
  • the thickness of the silver fired layer formed by the silver fired bonding technique is about 80 ⁇ m, for example, and the value of thermal conductivity is about 200 W / mK, for example.
  • the thickness of the Ag layer-Ag layer diffusion bonding layer by the diffusion bonding technique is about 2 ⁇ m, for example, and the value of the thermal conductivity is, for example, about 430 W / mK.
  • a thin layer and high thermal conductivity can be achieved by forming a bonding layer using diffusion bonding on a thick copper substrate.
  • the above Ag-Ag diffusion bonding can also be applied.
  • a technique of joining by solid phase diffusion joining using an insert metal may be applied.
  • the above Ag-Ag diffusion bonding can be similarly applied instead of the Ag fired layer 20. Also in the second to third embodiments, a technique of joining by solid phase diffusion joining using an insert metal may be applied.
  • the technology of both the embodiment of the diffusion bonding in which the insert metal is not inserted and the embodiment of the solid phase diffusion in which the insert metal is inserted are used as the present technology.
  • FIG. 1 A schematic cross-sectional view (No. 1) of the vicinity of the surface of the thick copper substrate of the power module according to the embodiment to which the present technology is applied is expressed as shown in FIG.
  • FIG. 2 A cross-sectional view (part 2) is expressed as shown in FIG.
  • the SiC semiconductor device 22 is expressed as an SiC block.
  • FIG. 48 (a) and FIG. 48 (b) are examples of the schematic cross-sectional structure of the SiC DIMOSFET shown in FIG. 48 (a) and FIG. 48 (b).
  • the buried portion BR1 is relatively thin, and the SiC semiconductor device 22 is buried from the back electrode side to the middle of the n + drain region 37.
  • the buried portion BR2 is relatively thick, and the SiC semiconductor device 22 is buried from the back electrode side to the middle of the semiconductor layer 31 made of the n ⁇ high resistance layer.
  • the SiC semiconductor device 22 is not limited to the SiC DIMOSFET shown in FIG. 39, and the same applies to the SiC TMOSFET shown in FIG.
  • the substrate structure has a three-layer structure of Al (24U) / Cu (18) / Al (24D).
  • the SiC semiconductor device 22 is bonded onto Al (24U) by the above-described Ag—Ag diffusion bonding.
  • FIG. 50A shows an example of the SAT image in the initial state (0 cycle), which is a thermal cycle test result of the power module according to the embodiment to which the diffusion bonding technique is applied.
  • a diagram for explaining a) is expressed as shown in FIG.
  • FIG. 51 (a) An example of a SAT image after 500 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each) is represented as shown in FIG. 51 (a), and a diagram for explaining FIG. 51 (a) is shown in FIG. It is expressed as shown in 51 (b).
  • FIG. 52 (a) An example of a SAT image after 1000 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each) is represented as shown in FIG. 52 (a), and a diagram for explaining FIG. 52 (a) is a diagram. 52 (b).
  • FIG. 53 (a) An example of a SAT image after 1500 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each) is represented as shown in FIG. 53 (a), and a diagram for explaining FIG. 53 (a) is shown in FIG. It is expressed as shown in 53 (b).
  • FIG. 54 (a) An example of a SAT image after 2000 cycles ( ⁇ 40 ° C. to + 150 ° C., 30 minutes each) is represented as shown in FIG. 54 (a), and a diagram for explaining FIG. 54 (a) is shown in FIG. 54 (b).
  • the present embodiment includes various embodiments that are not described here.
  • the power module according to the present embodiment can be used for various semiconductor module technologies such as an IGBT module, a diode module, and a MOS module (Si, SiC, GaN).
  • HEV Hybrid Electric Vehicle
  • EV Electric Vehicle It can be applied to a wide range of application fields such as inverters for industrial use and inverters and converters for industrial use.

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Abstract

パワーモジュール（１）は、平板状の厚銅基板（２）と、厚銅基板（２）上に配置された導電性の応力緩和金属層（２４Ｕ）と、応力緩和金属層（２４Ｕ）上に配置された半導体デバイス（２２）と、応力緩和金属層（２４Ｕ）上に配置されたメッキ層（３０）を備え、半導体デバイス（２２）は、メッキ層（３０）を介して、応力緩和金属層（２４Ｕ）と接合している。厚銅基板（２）は、第１厚銅層（１４）と、第１厚銅層（１４）上に配置された第２厚銅層（１８）とを備え、応力緩和金属層（２４Ｕ）は、第２厚銅層（１８）上に配置される。半導体デバイス（２２）の一部は、応力緩和金属層（２４Ｕ）に食い込んで固着している。半導体デバイス（２２）と応力緩和金属層（２４Ｕ）との接合面は、拡散接合若しくは固相拡散接合により一体化されている。熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワーモジュールを提供する。

Description

パワーモジュールおよびその製造方法
　本実施の形態は、パワーモジュールおよびその製造方法に関する。
　パワーモジュールの１つとして、従来から、絶縁ゲートバイポーラトランジスタ（ＩＧＢＴ：Insulated Gate Bipolar Transistor）のようなパワー素子（チップ）を含む半導体デバイスの外囲が樹脂でモールドされたパワーモジュールが知られている。
　動作状態において、半導体デバイスは発熱するため、基板の裏面側にヒートシンクやフィンなどの放熱器を配置して放熱させ、半導体デバイスを冷却するのが一般的である。
　特に、近年においては、低熱抵抗化のために、基板部の厚銅化が進んでいる。
特開２０１５－１９５４１５号公報
梨子田典弘、日向裕一朗、堀尾真史、"Ａｌｌ－ＳｉＣモジュール技術"、富士電機技報　2012, vol. 85, no.6, pp.403 (15)-407 (19).
　しかしながら、基板の厚銅化では接合の信頼性が懸念される。
　本実施の形態は、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワーモジュールおよびその製造方法を提供する。
　本実施の形態の一態様によれば、平板状の厚銅基板と、前記厚銅基板上に配置された導電性の応力緩和金属層と、前記応力緩和金属層上に配置された半導体デバイスとを備え、前記半導体デバイスは、前記応力緩和金属層と接合していることを特徴とするパワーモジュールが提供される。
　本実施の形態の他の態様によれば、平板状の第１厚銅層と、前記第１厚銅層上に配置された絶縁シート層と、前記絶縁シート層上に配置され、パターン形成された第２厚銅層と、前記第２厚銅層上に配置された第１アルミニウム緩和層と、前記第１アルミニウム緩和層上に配置された半導体デバイスとを備え、前記半導体デバイスは、前記応力緩和金属層と接合しているパワーモジュールが提供される。
　本実施の形態の他の態様によれば、第２厚銅層上に第１アルミニウム緩和層を形成する工程と、第１厚銅層上に絶縁シート層を介して前記第２厚銅層を配置する工程と、前記第１アルミニウム緩和層上に半導体デバイスを配置し、加熱しながら加圧する加熱・加圧プロセスにより前記半導体デバイスを前記第１アルミニウム緩和層と接合する工程と、前記半導体デバイスの電極と外部端子とを接続する工程とを有するパワーモジュールの製造方法が提供される。
　本実施の形態の他の態様によれば、第２厚銅層上に第１アルミニウム緩和層を形成する工程と、前記第１アルミニウム緩和層上に半導体デバイスを配置し、加熱しながら加圧する加熱・加圧プロセスにより前記半導体デバイスを前記第１アルミニウム緩和層と接合する工程と、第１厚銅層上に絶縁シート層を介して前記第２厚銅層を配置する工程と、前記半導体デバイスの電極と外部端子とを接続する工程とを有するパワーモジュールの製造方法が提供される。
　本実施の形態によれば、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワーモジュールおよびその製造方法を提供することができる。
（ａ）実施の形態に係るパワーモジュールに適用可能な厚銅基板の模式的断面構造図、（ｂ）実施の形態に係るパワーモジュールに適用可能な別の厚銅基板の模式的断面構造図。 （ａ）第１の実施の形態に係るパワーモジュールの模式的断面構造図、（ｂ）第１の実施の形態の変形例に係るパワーモジュールの模式的断面構造図。 （ａ）第２の実施の形態に係るパワーモジュールの模式的断面構造図、（ｂ）第２の実施の形態の変形例に係るパワーモジュールの模式的断面構造図。 （ａ）第３の実施の形態に係るパワーモジュールの模式的断面構造図、（ｂ）第３の実施の形態の変形例に係るパワーモジュールの模式的断面構造図。 （ａ）比較例１に係るパワーモジュールの模式的断面構造図（厚銅＋絶縁層構造例）、（ｂ）比較例２に係るパワーモジュールの模式的断面構造図（厚銅＋セラミックス基板構造例）。 実施の形態に係るパワーモジュールのプレス加工工程の説明図であって、（ａ）半導体デバイスをアルミニウム緩和層上に搭載する工程図、（ｂ）加熱・加圧工程図、（ｃ）加熱・加圧工程後の形状であって、半導体デバイスがアルミニウム緩和層に一部埋め込まれた形状の説明図。 実施の形態に係るパワーモジュールにおいて、半導体デバイスがアルミニウム緩和層に一部埋め込まれた形状の詳細説明図。 実施の形態に係るパワーモジュールにおいて、熱サイクルテストにおける温度プロファイル例。 （ａ）超音波探傷装置（ＳＡＴ：Scanning Acoustic Tomography）による内部観察のための実験系の模式的説明図、（ｂ）内部観察された画像の模式図、（ｃ）サンプルの模式的断面構造図。 （ａ）厚銅基板上にＡｇ焼成により半導体デバイスを搭載した比較例１に係るパワーモジュールの初期状態のＳＡＴ画像例、（ｂ）図１０（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 比較例１に係るパワーモジュールの熱サイクルテスト結果を示す図であり、（ａ）２００サイクル（－５０℃～＋３００℃、３０分）後の接合層の劣化を示すＳＡＴ画像例、（ｂ）図１１（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 （ａ）ＤＢＡ基板上に半導体デバイスを搭載した実施の形態に係るパワーモジュールの初期状態のＳＡＴ画像例、（ｂ）図１２（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 ＤＢＡ基板上に半導体デバイスを搭載した実施の形態に係るパワーモジュールの熱サイクルテスト結果を示す図であり、（ａ）２００サイクル（－５０℃～＋３００℃、３０分）後のＳＡＴ画像例、（ｂ）図１３（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 （ａ）セラミックス基板を厚銅化し、半導体デバイスを搭載した比較例２に係るパワーモジュールにおいて、５０サイクル（－５０℃～＋２００℃）後のＣｕ／ＳｉＮセラミックス間の劣化を示すＳＡＴ画像例、（ｂ）図１４（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 （ａ）セラミックス基板を厚銅化し、半導体デバイスを搭載した比較例２に係るパワーモジュールにおいて、１００サイクル（－５０℃～＋２００℃）後のＣｕ／ＳｉＮセラミックス間の劣化を示すＳＡＴ画像例、（ｂ）図１５（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 （ａ）セラミックス基板を厚銅化し、半導体デバイスを搭載した比較例２に係るパワーモジュールの初期状態のＳＡＴ画像例、（ｂ）図１６（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 （ａ）セラミックス基板を厚銅化し、半導体デバイスを搭載した比較例２に係るパワーモジュールにおいて、２００サイクル（－５０℃～＋３００℃、３０分）後の接合層の劣化を示すＳＡＴ画像例、（ｂ）図１７（ａ）を説明するための線図、（ｃ）サンプルの模式的断面構造図。 実施の形態に係るパワーモジュールにおいて、アルミニウム緩和層の厚さｔＡをパラメータとした熱抵抗ＲＴｊ－ｗとＣｕ厚ｔ１の関係のシミュレーション結果。 実施の形態に係るパワーモジュールにおいて、アルミニウム緩和層の厚さｔＡおよびＣｕ厚ｔ１のシミュレーション条件を説明するための図。 実施の形態に係るパワーモジュールにおいて、熱抵抗ＲＴj-wのシミュレーション条件を説明するための図であると同時に、冷却器に搭載可能な実施の形態に係るパワーモジュールの模式的断面構造図（構成例１）。 （ａ）ＤＢＡ基板上にＡｇ焼成層を介して半導体デバイスを形成するパワーモジュールの模式的断面構造図、（ｂ）半導体デバイス／Ａｇ焼成層／Ａｌ層の接合部の断面顕微鏡写真例（加圧圧力２２ＭＰａ）、（ｃ）図２１（ｂ）を説明するための線図。 （ａ）図２１に対応するパワーモジュールにおいて、半導体デバイス／Ａｇ焼成層／Ａｌ層の接合部の断面ＳＥＭ写真例（加圧圧力２２ＭＰａ）、（ｂ）図２２（ａ）を説明するための線図。 （ａ）ＤＢＡ基板上にＡｇ焼成層を介して半導体デバイスを形成するパワーモジュールにおいて、半導体デバイス／Ａｇ焼成層／Ａｌ層の接合部の断面顕微鏡写真例（加圧圧力３８ＭＰａ）、（ｂ）図２３（ａ）を説明するための線図。 （ａ）ＤＢＡ基板上にＡｇ焼成層を介して半導体デバイスを形成するパワーモジュールにおいて、半導体デバイス／Ａｇ焼成層／Ａｌ層の接合部の断面顕微鏡写真例（加圧圧力８６ＭＰａ）、（ｂ）図２４（ａ）を説明するための線図。 冷却器に搭載可能な実施の形態に係るパワーモジュールの模式的断面構造図（構成例２）。 冷却器に搭載可能な実施の形態に係るパワーモジュールの模式的断面構造図（構成例３）。 冷却器に搭載可能な実施の形態に係るパワーモジュールの模式的断面構造図（構成例４）。 実施の形態に係るパワーモジュールの製造方法であって、（ａ）Ａｌ／Ｃｕ材の製造工程図、（ｂ）絶縁シート貼付け工程図、（ｃ）半導体デバイス接合形成工程図、（ｄ）樹脂モールド形成工程図。 実施の形態に係るパワーモジュールの別の製造方法であって、（ａ）Ａｌ／Ｃｕ材の製造工程図、（ｂ）半導体デバイス接合形成工程図、（ｃ）絶縁シート貼付け工程図、（ｄ）樹脂モールド形成工程図。 （ａ）実施の形態に係るパワーモジュールであって、ワンインワン（１ in １）モジュールの模式的平面パターン構成図、（ｂ）図３０（ａ）のＩ－Ｉ線に沿う模式的断面構造図。 実施の形態に係るパワーモジュールであって、ワンインワン（１ in １）モジュールの模式的鳥瞰図。 実施の形態に係るパワーモジュールであって、（ａ）１ in １モジュールのＳｉＣ　ＭＯＳＦＥＴの模式的回路表現図、（ｂ）１ in １モジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールであって、１ in １モジュールのＳｉＣ　ＭＯＳＦＥＴの詳細回路表現図。 実施の形態に係るパワーモジュールであって、ツーインワン（２ in １）モジュールの模式的平面パターン構成図。 実施の形態に係るパワーモジュールであって、２ in １モジュールの模式的鳥瞰図。 実施の形態に係るパワーモジュールであって、（ａ）２ in １モジュールのＳｉＣ　ＭＯＳＦＥＴの模式的回路表現図、（ｂ）２ in １モジュールのＩＧＢＴの模式的回路表現図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＳｉＣ　ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ　ＤＩ（Double Implanted）ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ　Ｔ（Trench）ＭＯＳＦＥＴの模式的断面構造図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、（ａ）半導体デバイスとしてＳｉＣ　ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例、（ｂ）半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサを接続した回路構成例。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、半導体デバイスとしてＳｉＣ　ＭＯＳＦＥＴを適用した３相交流インバータの回路構成図。 実施の形態に係るパワーモジュールを用いて構成した３相交流インバータの回路構成において、半導体デバイスとしてＩＧＢＴを適用した３相交流インバータの回路構成図。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの製造方法の説明図であって、（ａ）拡散接合形成前のＳｉＣ半導体デバイスの裏面近傍の模式的断面図、（ｂ）拡散接合形成前の厚銅基板の表面近傍の模式的断面図。 拡散接合技術を適用して、ＳｉＣ半導体デバイスの裏面と、厚銅基板の表面とを加熱・加圧して拡散接合を形成した一実施の形態に係るパワーモジュールの模式的断面図。 （ａ）拡散接合技術を適用する一実施の形態に係るパワーモジュールの拡散接合近傍の断面構造の走査型電子顕微鏡（ＳＥＭ：Scanning Electron Microscope）写真例、（ｂ）図４６（ａ）を説明するための線図。 （ａ）銀焼成接合技術を適用する一実施の形態に係るパワーモジュールの銀焼成接合近傍の断面構造のＳＥＭ写真例、（ｂ）図４７（ａ）を説明するための線図。 （ａ）本技術を適用する一実施の形態に係るパワーモジュールの厚銅基板の表面近傍の模式的断面図（その１）、（ｂ）厚銅基板の表面近傍の模式的断面図（その２）。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテストに用いた基板構造の模式的断面図。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテスト結果であって、（ａ）初期状態（０サイクル）のＳＡＴ画像例、（ｂ）図５０（ａ）を説明するための線図。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテスト結果であって、（ａ）５００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例、（ｂ）図５１（ａ）を説明するための線図。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテスト結果であって、（ａ）１０００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例、（ｂ）図５２（ａ）を説明するための線図。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテスト結果であって、（ａ）１５００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例、（ｂ）図５３（ａ）を説明するための線図。 拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテスト結果であって、（ａ）２０００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例、（ｂ）図５４（ａ）を説明するための線図。
　次に、図面を参照して、実施の形態を説明する。以下の図面の記載において、同一又は類似の部分には同一又は類似の符号を付している。ただし、図面は模式的なものであり、厚みと平面寸法との関係、各層の厚みの比率等は現実のものとは異なることに留意すべきである。したがって、具体的な厚みや寸法は以下の説明を参酌して判断すべきものである。又、図面相互間においても互いの寸法の関係や比率が異なる部分が含まれていることはもちろんである。
　又、以下に示す実施の形態は、技術的思想を具体化するための装置や方法を例示するものであって、構成部品の材質、形状、構造、配置等を下記のものに特定するものでない。この実施の形態は、特許請求の範囲において、種々の変更を加えることができる。
　［実施の形態］
　（厚銅基板例）
　実施の形態に係るパワーモジュール１に適用可能な厚銅基板２の模式的断面構造は、図１（ａ）に示すように表され、実施の形態に係るパワーモジュール１に適用可能な別の厚銅基板２の模式的断面構造は、図１（ｂ）に示すように表される。
　実施の形態に係るパワーモジュール１に適用可能な厚銅基板２は、図１（ａ）に示すように、第２厚銅層１８と、第２厚銅層１８上に配置された第１アルミニウム緩和層２４Ｕとを備える。更に、第２厚銅層１８を挟んで、第１アルミニウム緩和層２４Ｕに対向して第２厚銅層１８の裏面に配置された第２アルミニウム緩和層２４Ｄを備えていても良い。更に、第１アルミニウム緩和層２４Ｕ上には、第１メッキ層３０Ｕを備えていても良い。
　実施の形態に係るパワーモジュール１に適用可能な別の厚銅基板２の模式的断面構造は、図１（ｂ）に示すように、更に、第２厚銅層１８を挟んで、第１メッキ層３０Ｕに対向し、第２アルミニウム緩和層２４Ｄの裏面に配置された第２メッキ層３０Ｄを備えていても良い。
　第２厚銅層１８は、焼きなましした銅板などを適用可能である。第２厚銅層１８と第１アルミニウム緩和層２４Ｕは、圧延接着されている。同様に、第２厚銅層１８と第２アルミニウム緩和層２４Ｄは、圧延接着されている。第２厚銅層１８の厚さは、例えば約２ｍｍ以上である。また、第１アルミニウム緩和層２４Ｕ、第２アルミニウム緩和層２４Ｄの厚さは、例えば約０．１ｍｍ以下を備えていても良い。
　また典型例を挙げると、第１アルミニウム緩和層２４Ｕ、第２アルミニウム緩和層２４Ｄの厚さは、例えば約０．０１ｍｍ～０．５ｍｍの範囲を備え、第２厚銅層１８の厚さは、例えば約１ｍｍ～３ｍｍの範囲を備えていても良い。
　また、第１メッキ層３０Ｕ、第２メッキ層３０Ｄには、例えば、銀（Ａｇ）、金（Ａｕ）、パラジウム（Ｐｄ）等を主成分とするメッキ材料を適用可能である。第１メッキ層３０Ｕ、第２メッキ層３０Ｄの厚さは、例えば、約０，１μｍ～５μｍ程度である。
　尚、上記の圧延技術による接着の代わりに、スパッタリング技術、コールドスプレー技術若しくは溶射（Thermal spraying）技術を用いて接着されていても良い。
　尚、厚銅基板２の構成は、図１（ａ）・図１（ｂ）に示す構成に限定されず、例えば、後述する図２・図３に示すように、第１厚銅層１４上に第２厚銅層１８を配置しても良く、図２７に示すように、絶縁基板（図２５参照）上に第２厚銅層１８を配置しても良い。
　（第１の実施の形態）
　第１の実施の形態に係るパワーモジュール１の模式的断面構造は、図２（ａ）に示すように表され、第１の実施の形態の変形例に係るパワーモジュール１の模式的断面構造は、図２（ｂ）に示すように表される。
　第１の実施の形態に係るパワーモジュール１は、図２（ａ）に示すように、平板状の厚銅基板２と、厚銅基板２上に配置された導電性の応力緩和金属層２４Ｕと、応力緩和金属層２４Ｕ上に配置された半導体デバイス２２とを備える。ここで、半導体デバイス２２は、応力緩和金属層２４Ｕと接合している。
　また、第１の実施の形態に係るパワーモジュール１は、図２（ａ）に示すように、応力緩和金属層２４Ｕ上に配置されたメッキ層３０を備え、半導体デバイス２２は、メッキ層３０を介して、応力緩和金属層２４Ｕと接合している。
　また、第１の実施の形態に係るパワーモジュール１において、半導体デバイス２２の一部は、図２（ａ）に示すように、応力緩和金属層２４Ｕに食い込んで固着している。
　また、第１の実施の形態に係るパワーモジュール１において、半導体デバイス２２と応力緩和金属層２４Ｕとの接合面は、一体化していても良い。すなわち、拡散接合若しくは固相拡散接合により接合されていても良い。
　また、半導体デバイス２２は、加熱・加圧接合により、例えば約０～１００μｍ程度、応力緩和金属層２４Ｕに食い込んで接合している。或いは、半導体デバイス２２の厚さの約１／３～１／２程度、応力緩和金属層２４Ｕに食い込んで接合していても良い。
　また、応力緩和金属層２４Ｕとしては、アルミニウム層（第１アルミニウム緩和層）を用いることができる。
　また、第１の実施の形態に係るパワーモジュール１において、厚銅基板２は、図２（ａ）に示すように、第１厚銅層１４と、第１厚銅層１４上に配置された第２厚銅層１８とを備え、応力緩和金属層２４Ｕは、第２厚銅層１８上に配置されていても良い。
　また、第１の実施の形態に係るパワーモジュール１において、厚銅基板２は、図２（ａ）に示すように、第１厚銅層１４上に配置された絶縁シート層１６を備え、第２厚銅層１８は、絶縁シート層１６上に配置されていても良い。図２では、絶縁シート層１６の大きさは厚銅層１８と同じ大きさになっているが、厚銅層１８よりも大きくすることにより、短絡の恐れを低減することができる。
　半導体デバイス２２と応力緩和金属層２４Ｕは、拡散接合若しくは固相拡散接合により接合可能である。
　また、半導体デバイス２２は、応力緩和金属層２４Ｕ上に加熱しながら加圧する加熱・加圧プロセスにより接合可能である。
　第１の実施の形態に係るパワーモジュール１においては、後述する熱抵抗のシミュレーション結果（図１８）より、第１アルミニウム緩和層２４Ｕの厚さは０．１ｍｍ以下、第２厚銅層１８の厚さは、２ｍｍ以上が好ましい。
　第２厚銅層１８上に第１アルミニウム緩和層２４Ｕを形成する方法としては、圧延接着などによる接合（クラッド材）が可能である。圧延接着などにより形成された構造は、クラッド材と呼ばれる。尚、圧延技術による接着の代わりに、スパッタリング技術、コールドスプレー技術若しくは溶射技術を用いて接着されていても良い。
　第１アルミニウム緩和層２４Ｕ上にメッキ層３０を形成する理由は、半導体デバイス２２を第１アルミニウム緩和層２４Ｕと良好に接合するためである。また、メッキ層３０を用いる代わりに、例えば、溶射による形成皮膜を適用しても良い。
　絶縁シート層１６は、例えば、エポキシ系やポリイミド系樹脂などをベース樹脂とした半硬化材料のシート層である。絶縁シート層１６は、熱伝導率が１０Ｗ／ｍＫ以上、厚さは、例えば、０．１ｍｍ～０．２ｍｍである。絶縁シート層１６を使用する理由は、セラミック基板と比較して低コストとするためである。
　更に、第１の実施の形態に係るパワーモジュール１は、図２（ａ）に示すように、冷却器１０を備え、第１厚銅層１４は、冷却器１０上に半田層１２を介して配置されていても良い。半田層１２の材料としては、Ｓｎ系半田層を適用可能である。また、Ａｇ焼成層や、Ｃｕ焼成層を適用しても良い。また、サーマルコンパウンドを適用しても良い。また、実施の形態に係るパワーモジュール１においては、冷却器１０は、水冷式若しくは空冷式を備える。
　（変形例）
　第１の実施の形態の変形例に係るパワーモジュール１は、図２（ｂ）に示すように、絶縁シート層１６上に配置された第２アルミニウム緩和層２４Ｄを備える。第２厚銅層１８は、第２アルミニウム緩和層２４Ｄ上に圧延接着などにより接合可能である。その他の構成は、第１の実施の形態に係るパワーモジュール１と同様である。
　第１の実施の形態およびその変形例によれば、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワーモジュールおよびその製造方法を提供することができる。
　（第２の実施の形態）
　第２の実施の形態に係るパワーモジュール１の模式的断面構造は、図３（ａ）に示すように表され、第２の実施の形態の変形例に係るパワーモジュール１の模式的断面構造は、図３（ｂ）に示すように表される。
　第２の実施の形態に係るパワーモジュール１は、図３（ａ）に示すように、メッキ層３０上に配置されたＡｇ焼成層２０を備え、半導体デバイス２２は、Ａｇ焼成層２０およびメッキ層３０を介して、応力緩和金属層２４Ｕと接合している。
　第２の実施の形態に係るパワーモジュール１においては、半導体デバイス２２は、Ａｇ焼成層２０を介して、メッキ層３０および応力緩和金属層２４Ｕと接合可能である。その他の構成は、第１の実施の形態に係るパワーモジュール１と同様である。また、図３では、Ａｇ焼成層２０の大きさは半導体デバイス２２と同じ大きさになっているが、半導体デバイス２２より大きくても良い。
　（変形例）
　第２の実施の形態の変形例に係るパワーモジュール１は、図３（ｂ）に示すように、絶縁シート層１６上に配置された第２アルミニウム緩和層２４Ｄを備える。第２厚銅層１８は、第２アルミニウム緩和層２４Ｄ上に圧延接着などにより接合可能である。その他の構成は、第２の実施の形態に係るパワーモジュール１と同様である。
　第２の実施の形態およびその変形例によれば、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワーモジュールおよびその製造方法を提供することができる。
　（第３の実施の形態）
　第３の実施の形態に係るパワーモジュール１の模式的断面構造は、図４（ａ）に示すように表され、第３の実施の形態の変形例に係るパワーモジュール１の模式的断面構造は、図４（ｂ）に示すように表される。
　第３の実施の形態に係るパワーモジュール１は、図４（ａ）に示すように、応力緩和金属層２４Ｕ上に配置されたＡｇ焼成層２０を備え、半導体デバイス２２は、Ａｇ焼成層２０を介して、応力緩和金属層２４Ｕと接合している。
　第３の実施の形態に係るパワーモジュール１においては、半導体デバイス２２と応力緩和金属層２４Ｕは、Ａｇ焼成層２０を介して、固相拡散により接合可能である。
　また、半導体デバイス２２は、Ａｇ焼成層２０を介して、応力緩和金属層２４Ｕ上に加熱しながら加圧する加熱・加圧プロセスにより接合可能である。
　（変形例）
　第３の実施の形態の変形例に係るパワーモジュール１は、図４（ｂ）に示すように、絶縁シート層１６上に配置された第２アルミニウム緩和層２４Ｄを備える。第２厚銅層１８は、第２アルミニウム緩和層２４Ｄ上に圧延接着などにより接合可能である。その他の構成は、第３の実施の形態に係るパワーモジュール１と同様である。
　第３の実施の形態およびその変形例によれば、熱抵抗を増加させることなく、接合の信頼性の向上が可能なパワーモジュールおよびその製造方法を提供することができる。
　（比較例）
　比較例１に係るパワーモジュール１Ａの模式的断面構造（厚銅＋絶縁層構造例）は、図５（ａ）に示すように表される。
　比較例１に係るパワーモジュール１Ａは、図５（ａ）に示すように、厚銅基板２Ａと、厚銅基板２Ａ上に配置されたＡｇ焼成層２０と、Ａｇ焼成層２０上に配置された半導体デバイス２２とを備える。
　更に、厚銅基板２Ａは、図５（ａ）に示すように、第１厚銅層１４Ａと、第１厚銅層１４Ａ上に配置された第２厚銅層１８Ａとを備える。ここで、Ａｇ焼成層２０は、第２厚銅層１８Ａ上に配置される。
　また、図５（ａ）に示すように、第１厚銅層１４Ａ上に配置された絶縁シート層１６Ａを備える。第２厚銅層１８Ａは、絶縁シート層１６Ａ上に配置される。
　半導体デバイス２２は、Ａｇ焼成層２０を介して、第２厚銅層１８Ａと接続される。
　更に、比較例１に係るパワーモジュール１Ａは、図５（ａ）に示すように、冷却器１０を備え、第１厚銅層１４Ａは、冷却器１０上に半田層１２を介して配置される。
　比較例１に係るパワーモジュール１Ａは、Ａｇ焼成層２０を介して厚銅基板２Ａと半導体デバイス２２とを接続するため、図９～図１１において説明するように、接合層の劣化による信頼性の低下が懸念される。
　比較例２に係るパワーモジュール１Ｂの模式的断面構造（厚銅＋セラミックス基板構造例）は、図５（ｂ）に示すように表される。
　比較例２に係るパワーモジュール１Ｂは、図５（ｂ）に示すように、絶縁基板２Ｂと、絶縁基板２Ｂ上に配置されたＡｇ焼成層２０と、Ａｇ焼成層２０上に配置された半導体デバイス２２とを備える。
　更に、絶縁基板２Ｂは、図５（ｂ）に示すように、第１厚銅層１４Ｂと、第１厚銅層１４Ｂ上にセラミックス基板１７を介して配置された第２厚銅層１８Ｂとを備える。ここで、Ａｇ焼成層２０は、第２厚銅層１８Ｂ上に配置される。
　半導体デバイス２２は、Ａｇ焼成層２０を介して、第２厚銅層１８Ａと接続される。
　更に、比較例２に係るパワーモジュール１Ｂは、図５（ｂ）に示すように、冷却器１０を備え、第１厚銅層１４Ｂは、冷却器１０上に半田層１２を介して配置される。
　比較例２に係るパワーモジュール１Ｂも、Ａｇ焼成層２０を介して絶縁基板２Ｂと半導体デバイス２２とを接続するため、信頼性の低下が懸念される。また、比較例２に係るパワーモジュール１Ｂは、厚銅＋セラミックス基板構造を備えるため、コスト高となる。
　実施の形態およびその変形例に係るパワーモジュール１においては、厚銅基板２上に応力緩和金属層２４Ｕとして、例えば、アルミニウム緩和層２４Ｕを導入することにより、熱抵抗を増加させることなく、信頼性の向上が可能となる。さらに、拡散接合若しくは固相拡散接合による接合が可能となるため、工程数の削減にもつながる。
　（プレス加工工程）
　実施の形態に係るパワーモジュールのプレス加工工程の説明図であって、半導体デバイス２２をアルミニウム緩和層２４Ｕ上に搭載する工程は図６（ａ）に示すように表され、加熱・加圧工程は図６（ｂ）に示すように表される。また、加熱・加圧工程後の形状であって、半導体デバイス２２がアルミニウム緩和層２４Ｕに一部埋め込まれた形状の説明図は、図６（ｃ）に示すように表される。図６においては、第１の実施の形態や第３の実施の形態における加熱・加圧工程により、半導体デバイス２２がアルミニウム緩和層２４Ｕに一部埋め込まれる構造を説明しており、メッキ層３０やＡｇ焼成層２０は、図示を省略している。
　（Ａ）まず、図６（ａ）に示すように、チップマウント工程として、半導体デバイス２２をアルミニウム緩和層２４Ｕ上に搭載する。ここで、アルミニウム緩和層２４Ｕは、厚銅基板２の第２厚銅層１８上に圧延接着などにより形成されている。尚、上記の圧延技術による接着の代わりに、スパッタリング技術、コールドスプレー技術若しくは溶射技術を用いて接着されていても良い。
　（Ｂ）次に、図６（ｂ）に示すように、上記構造をヒータ等の加熱装置（図示省略）上に配置し、プレス板２６を用い、加熱・加圧工程を実施する。加熱温度は、例えば、約３００℃～３５０℃程度であり、加圧圧力ＰＡは、例えば、約１０ＭＰａ～８０ＭＰａ程度である。
　（Ｃ）加熱・加圧工程後の形状は、図６（ｃ）に示すように、半導体デバイス２２がアルミニウム緩和層２４Ｕに一部埋め込まれた形状を備える。アルミニウム緩和層２４Ｕの材質の剛性（柔軟性）により、加熱・加圧工程後、加熱加圧によりアルミニウムが変形するため、図６（ｃ）に示すように、ＳｉＣからなる半導体デバイスは、アルミニウム緩和層２４Ｕに一部埋め込まれた形状となる。
　第１の実施の形態や第３の実施の形態に係るパワーモジュール１において、半導体デバイス２２がアルミニウム緩和層２４Ｕに一部埋め込まれた形状の詳細説明図は、図７に示すように表される。半導体デバイス２２の厚さｔＤに対して、アルミニウム緩和層２４Ｕは、第１アルミニウム緩和層の加圧厚さｔＢだけ半導体デバイス２２がアルミニウム緩和層２４Ｕに埋め込まれている。また、図６（ｃ）に示すように、半導体デバイス２２の側壁部と台形形状のアルミニウム緩和層２４Ｕ表面との距離（第１アルミニウム緩和層表面と半導体デバイスとの離間距離）ＳＤは、半導体デバイス２２表面とアルミニウム緩和層２４Ｕとの間に印加される電界強度に対する沿面距離程度であることが望ましい。また、アルミニウム緩和層２４Ｕの台形形状部分のテーパー角度θは、例えば、約３０度～６０度程度である。
　Ａｇ焼成層２０を用いる比較例１・２に係るパワーモジュール１Ａ・１Ｂの製造方法では、厚銅基板２Ａ・絶縁基板２Ｂ上へのＡｇペースト材の塗布工程、チップマウント工程、予備乾燥工程、加熱・加圧工程により接合を行っていた。一方、第１の実施の形態や第３の実施の形態に係るパワーモジュール１の製造方法では、アルミニウム緩和層２４Ｕを備える厚銅基板２上へのチップマウント工程、加熱・加圧工程により接合が可能となる。
　Ａｇ焼成層２０を用いる比較例１・２に係るパワーモジュール１Ａ・１Ｂでは接合層の劣化が確認されている。接合層の劣化とはＡｇ焼成層２０の劣化のことである。ＣｕとＳｉＣの線膨張係数(温度変化に対する材料の伸び率)が異なるため(ＳｉＣが３ｐｐｍ／Ｋ、Ｃｕが１６．５ｐｐｍ／Ｋ)、環境温度やデバイスの発熱により熱応力がＡｇ焼成層２０にかかり、Ａｇ焼成層２０の劣化が観測される。
　第１～第３の実施の形態に係るパワーモジュールにおいては、ＣｕとＳｉＣ間の熱応力を柔らかいアルミニウム緩和層２４Ｕにより緩和可能である。さらに、第３の実施の形態のようにアルミニウム緩和層２４Ｕ上にあらかじめＡｇ焼成層２０を備える構造を採用しても良い。
　（熱サイクルテスト）
　第１～第３の実施の形態に係るパワーモジュールにおいて、熱サイクルテストにおける温度プロファイル例は、図８に示すように表される。すなわち、図８に示すように、－５０℃～２００℃の範囲で熱サイクルテストを行った。熱サイクルの１サイクルの周期は８０分であり、その内訳は、マイナス５０℃で３０分、マイナス５０℃からプラス２００℃までの昇温時間１０分、プラス２００℃で３０分、プラス２００℃からマイナス５０℃までの冷却時間１０分である（図８参照）。
　（超音波探傷装置による内部観察）
　超音波探傷装置（ＳＡＴ：Scanning Acoustic Tomography)による内部観察のための実験系の模式的説明図は、図９（ａ）に示すように表され、内部観察された画像の模式図は、図９（ｂ）に示すように表され、サンプルの模式的断面構造は、図９（ｃ）に示すように表される。図９（ａ）においては、厚銅層１８Ａと、厚銅層１８Ａ上にＡｇ焼成層２０を接合層として形成された半導体デバイス２２とを備える比較例に係るパワーモジュールに対して、超音波プローブ２９を走査して内部観察するためのＳＡＴ実験系の模式的構造が示されている。
　比較例に係るパワーモジュールにおいては、環境温度やデバイスの発熱により熱応力がＡｇ焼成層２０にかかり、図９（ａ）および図９（ｂ）に示すように、Ａｇ焼成層２０中にクラック２３Ｂが形成され、Ａｇ焼成層２０が劣化し易い。
　（厚銅基板：比較例１）
　厚銅層１８Ａ上にＡｇ焼成層２０を接合層として半導体デバイス２２を搭載した比較例１に係るパワーモジュールの初期状態のＳＡＴ画像例は、図１０（ａ）に示すように表され、図１０（ａ）を説明するための線図は、図１０（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１０（ｃ）に示すように表される。
　比較例１に係るパワーモジュールの熱サイクルテスト結果を示す図であり、２００サイクル（－５０℃～＋３００℃、３０分）後の接合層の劣化を示すＳＡＴ画像例は、図１１（ａ）に示すように表され、図１１（ａ）を説明するための線図は、図１１（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１１（ｃ）に示すように表される。
図１１（ａ）および図１１（ｂ）に示すように、２００サイクル後（－５０℃～＋３００℃、３０分）の結果より、厚銅基板では、接合層の劣化が顕著である。
　（ＤＢＡ基板）
　セラミックス基板１７と、セラミックス基板１７の上下にアルミニウム層２４Ａ・２４Ｂを形成したＤＢＡ（Direct Bonded Aluminum）基板を用い、ＤＢＡ基板上に半導体デバイス２２を搭載したパワーモジュールの初期状態のＳＡＴ画像例は、図１２（ａ）に示すように表され、図１２（ａ）を説明するための線図は、図１２（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１２（ｃ）に示すように表される。ＤＢＡ基板上に半導体デバイス２２を搭載したパワーモジュール構造は、アルミニウム層２４Ａ・２４Ｂを備えるセラミックス基板１７を用いており、実施の形態に係るパワーモジュールと同様の緩和効果が見られる。
　ＤＢＡ基板上に半導体デバイス２２を搭載したパワーモジュールの熱サイクルテスト結果であり、２００サイクル（－５０℃～＋３００℃、３０分）後のＳＡＴ画像例は、図１３（ａ）に示すように表され、図１３（ａ）を説明するための線図は、図１３（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１３（ｃ）に示すように表される。ここで、実験に用いたＤＢＡ基板のアルミニウム層２４Ａ・２４Ｂの厚さは、約０．４ｍｍ、セラミックス基板１７の厚さは、約０．６３５ｍｍである。
　図１３（ａ）および図１３（ｂ）に示すように、２００サイクル後（－５０℃～＋３００℃、３０分）の結果より、ＤＢＡ基板における上側のアルミニウム層２４Ａは、実施の形態に係るパワーモジュール１におけるアルミニム緩和層２４Ｕと同様の働きをする。すなわち、アルミニウム緩和層２４Ｕによる緩和効果と同様の緩和効果が見られる。
　（厚銅化セラミックス基板：比較例２）
　セラミックス基板１７と、セラミックス基板１７の上下に厚銅層１４Ｂ・１８Ｂを形成した厚銅化セラミックス基板を用い、厚銅層１８Ｂ上にＡｇ焼成層２０を介して半導体デバイス２２を搭載した比較例２に係るパワーモジュールにおいて、５０サイクル（－５０℃～＋２００℃）後のＣｕ／ＳｉＮセラミックス間の劣化を示すＳＡＴ画像例は、図１４（ａ）に示すように表され、図１４（ａ）を説明するための線図は、図１４（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１４（ｃ）に示すように表される。
　また、比較例２に係るパワーモジュールにおいて、１００サイクル（－５０℃～＋２００℃）後のＣｕ／ＳｉＮセラミックス間の劣化を示すＳＡＴ画像例は、図１５（ａ）に示すように表され、図１５（ａ）を説明するための線図は、図１５（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１５（ｃ）に示すように表される。
　図１４（ａ）および図１４（ｂ）、図１５（ａ）および図１５（ｂ）に示すように、熱衝撃試験（－５０℃～＋２００℃）の結果より、セラミックス基板を厚銅化すると、セラミックス凝集破壊により、セラミックス基板の信頼性が低下することが観測される。凝集破壊とは、物質と物質の界面ではなく物質自身が破壊してちぎれる現象である。セラミックス凝集破壊とはセラミックスであるＳｉＮの内部が破壊していることを示す。
　セラミックス基板を厚銅化し、半導体デバイスを搭載した比較例２に係るパワーモジュールの初期状態のＳＡＴ画像例は、図１６（ａ）に示すように表され、図１６（ａ）を説明するための線図は、図１６（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１６（ｃ）に示すように表される。
　また、セラミックス基板を厚銅化し、半導体デバイスを搭載した比較例２に係るパワーモジュールにおいて、２００サイクル（－５０℃～＋３００℃、３０分）後の接合層の劣化を示すＳＡＴ画像例は、図１７（ａ）に示すように表され、図１７（ａ）を説明するための線図は、図１７（ｂ）に示すように表される。また、サンプルの模式的断面構造は、図１７（ｃ）に示すように表される。
　図１６（ａ）および図１６（ｂ）、図１７（ａ）および図１７（ｂ）に示すように、２００サイクル（－５０℃～＋３００℃、３０分）の結果より、セラミックス基板においても厚銅化することにより、接合層の劣化が顕著となる。
　ここで、接合層の劣化とはＡｇ焼成層２０の劣化のことである。ＣｕとＳｉＣの線膨張係数(温度変化に対する材料の伸び率)が異なるため(ＳｉＣが３ｐｐｍ／Ｋ、Ｃｕが１６．５ｐｐｍ／Ｋ)、環境温度やデバイスの発熱により熱応力がＡｇ焼成層２０にかかり、Ａｇ焼成層２０の劣化が観測される。
　第１～第３の実施の形態に係るパワーモジュールにおいては、ＣｕとＳｉＣ間の熱応力を柔らかいアルミニウム緩和層２４Ｕにより緩和可能である。
　（熱抵抗シミュレーション）
　第１の実施の形態に係るパワーモジュールにおいて、アルミニウム緩和層２４Ｕの厚さｔＡをパラメータとした熱抵抗ＲＴj-wと第２厚銅層１８の厚さｔ１の関係のシミュレーション結果は、図１８に示すように表される。また、第１の実施の形態に係るパワーモジュールにおいて、アルミニウム緩和層２４Ｕの厚さｔＡおよび第２厚銅層１８の厚さｔ１のシミュレーション条件を説明するための図は、図１９に示すように表され、熱抵抗ＲＴj-wのシミュレーション条件を説明するための図は、図２０に示すように表される。尚、図１９においては、メッキ層３０は図示を省略している。また、図２０においては、第３の実施の形態に係るパワーモジュール１を水冷式の冷却器１０に搭載する例を図示しているが、第１～第２の実施の形態に係るパワーモジュール１も図２０と同様に、水冷式の冷却器１０に搭載可能である。
　熱抵抗シミュレーション結果において、境界条件は、裏面６５℃、熱伝達率＝５０００（Ｗ／ｍ2Ｋ）、アルミニウム緩和層２４Ｕの厚さｔＡは、０．０３ｍｍ、０．０５ｍｍ、０．１ｍｍ、０．５ｍｍ、１ｍｍとした。
　裏面６５℃とは、冷却器１０の下層面に境界条件として６５℃固定を想定している。水冷式のため、熱伝達率＝５０００（Ｗ／ｍ2Ｋ）と設定している。すなわち、図２０に示すように、アルミニウム製の冷却器１０において、冷却水１０Ｗとして、冷却水１０Ｗの温度を６５℃固定とする。熱伝達率とは２つの物体の接触面を通過する熱の伝わり易さのことであり、熱伝導率とは異なる。
　熱抵抗シミュレーションでは、ＳｉＣ半導体デバイス２２／アルミニウム緩和層２４Ｕ／第２厚銅層１８／絶縁シート層１６／第１厚銅層１４／ＳｎＡｇＣｕ半田層１２／アルミニウム冷却器１０の構造において、ＳｉＣ半導体デバイス２２の厚さ＝３５０μｍ／アルミニウム緩和層２４Ｕの厚さｔＡパラメータ／第２厚銅層１８の厚さｔ１パラメータ／絶縁シート層１６の厚さ＝０．１ｍｍ／第１厚銅層１４の厚さｔ２＝０．３ｍｍ／ＳｎＡｇＣｕ半田層１２の厚さ＝０．２ｍｍ／アルミニウム冷却器１０の厚さ＝１ｍｍにて計算している。
　比較例１では、ＳｉＣ半導体デバイス２２／Ａｇ焼成層２０／第２厚銅層１８Ａ／絶縁シート層１６Ａ／第１厚銅層１４Ａ／ＳｎＡｇＣｕ半田層１２／アルミニウム冷却器１０の構造において、ＳｉＣ半導体デバイス２２の厚さ＝３５０μｍ／Ａｇ焼成層２０の厚さ＝６０μｍ／第２厚銅層１８Ａの厚さ＝３ｍｍ／絶縁シート層１６Ａの厚さ＝０．１ｍｍ／第１厚銅層１４の厚さ＝０．３ｍｍ／ＳｎＡｇＣｕ半田層１２の厚さ＝０．２ｍｍ／アルミニウム冷却器１０の厚さ＝１ｍｍにて計算している。
　熱抵抗ＲＴj-wは、ＳｉＣ半導体デバイス２２のＴj(ジャンクション温度)とＴw(冷却水温度)間の熱抵抗を表す。
　第１の実施の形態に係るパワーモジュールにおいては、アルミニウム緩和層２４Ｕの厚さｔＡと第２厚銅層１８の厚さｔ１を調節することによって、比較例１と同等の熱抵抗が得られる。ここで、比較例１とは、図５（ａ）に示す厚銅＋絶縁層構造に対応している。
　熱抵抗シミュレーション結果より、第１の実施の形態に係るパワーモジュールにおいては、第２厚銅層１８の厚さｔ１は、１ｍｍ～３ｍｍの範囲を備えることが望ましい。
　また、熱抵抗シミュレーション結果より、第１の実施の形態に係るパワーモジュールにおいては、アルミニウム緩和層２４Ｕの厚さは、０．０１ｍｍ～０．５ｍｍの範囲を備えることが望ましい。
　尚、シミュレーションにおいては、第１厚銅層１４の厚さは、例えば、約０．３ｍｍ固定として算出したが、１ｍｍ～２ｍｍ内に最適値がある。
　（固相拡散接合後の食い込み例）
　固相拡散接合を形成後の半導体デバイス２２のアルミニウム緩和層２４への食い込みに関して、プロセス時の加圧力を変更してＤＢＡ基板上に接合したサンプルを例として説明する。
　ＤＢＡ基板（Ａｌ／ＳｉＮ／Ａｌ）上にＡｇ焼成層２０を介して半導体デバイス２２を形成するパワーモジュールの模式的断面構造は、図２１（ａ）に示すように表され、半導体デバイス２２／Ａｇ焼成層２０／Ａｌ層２４Ａの接合部の断面顕微鏡写真例（加圧圧力２２ＭＰａ）は、図２１（ｂ）に示すように表され、図２１（ｂ）を説明するための線図は図２１（ｃ）に示すように表される。
　また、図２１に対応するパワーモジュールにおいて、半導体デバイス２２／Ａｇ焼成層２０／Ａｌ層２４Ａの接合部の断面ＳＥＭ写真例（加圧圧力２２ＭＰａ）は、図２２（ａ）に示すように表され、図２２（ａ）を説明するための線図は、図２２（ｂ）に示すように表される。図２１・図２２に示す例では、加圧圧力は、２２ＭＰａであり、約１０μｍ以下の食い込み量が観測される。
　ＤＢＡ基板（Ａｌ／ＳｉＮ／Ａｌ）上にＡｇ焼成層２０を介して半導体デバイス２２を形成するパワーモジュールにおいて、半導体デバイス２２／Ａｇ焼成層２０／Ａｌ層２４Ａの接合部の断面顕微鏡写真例（加圧圧力３８ＭＰａ）は、図２３（ａ）に示すように表され、図２３（ａ）を説明するための線図は図２３（ｂ）に示すように表される。図２３に示す例では、加圧圧力は、３８ＭＰａであり、約５０μｍ～６０μｍ程度の食い込み量が観測される。
　ＤＢＡ基板（Ａｌ／ＳｉＮ／Ａｌ）上にＡｇ焼成層２０を介して半導体デバイス２２を形成するパワーモジュールにおいて、半導体デバイス２２／Ａｇ焼成層２０／Ａｌ層２４Ａの接合部の断面顕微鏡写真例（加圧圧力８６ＭＰａ）は、図２４（ａ）に示すように表され、図２４（ａ）を説明するための線図は図２４（ｂ）に示すように表される。図２４に示す例では、加圧圧力は、８６ＭＰａであり、約５０μｍ～６０μｍ程度の食い込み量が観測される。図２４に示す例では、半導体デバイス２２の側壁部において、Ａｌ層２４Ａの盛り上がり構造が観測されているが、平坦部に比べた食い込み量は、約５０μｍ～６０μｍ程度である。
　（冷却器搭載例）
　（構成例１）
　冷却器１０に搭載可能な第３の実施の形態に係るパワーモジュール（構成例１）は、図２０に示すように、冷却器１０と、冷却器１０上に配置された第１サーマルコンパウンド層１２ＴＨとを備える。ここで、厚銅基板２は、冷却器１０上に第１サーマルコンパウンド層１２ＴＨを介して配置される。その他の構成は、図４（ａ）に示す第３の実施の形態に係るパワーモジュールと同様である。また、第１サーマルコンパウンド層１２ＴＨの代わりに、半田層、銀焼成層若しくは拡散接合層を備え、厚銅基板２は、冷却器１０上に半田層、銀焼成層若しくは拡散接合層のいずれかを介して配置されていても良い。
　更に、冷却器１０に搭載可能な第３の実施の形態に係るパワーモジュール（構成例１）は、図２０に示すように、第２厚銅層１８を挟んで、第１アルミニウム緩和層２４Ｕに対向して配置される第２アルミニウム緩和層２４Ｄを備えていても良い。尚、構成例１では、水冷式の例を開示したが、空冷式を採用しても良い。また、構成例１においても搭載するパワーモジュールは、第３の実施の形態の変形例に係るパワーモジュールであっても良い。また、構成例１において、冷却器１０に搭載するパワーモジュールは、第１～第２の実施の形態およびその変形例に係るパワーモジュールであっても良い。
　（構成例２）
　冷却器１０に搭載可能な第３の実施の形態に係るパワーモジュール（構成例２）は、図２５に示すように、冷却器１０と、冷却器１０上に配置された第１サーマルコンパウンド層１２ＴＨとを備える。ここで、厚銅基板２は、冷却器１０上に第１サーマルコンパウンド層１２ＴＨを介して配置される。その他の構成は、図４（ａ）に示す第３の実施の形態に係るパワーモジュールと同様である。
　更に、冷却器１０に搭載可能な第３の実施の形態に係るパワーモジュール（構成例２）は、図２５に示すように、第２厚銅層１８を挟んで、第１アルミニウム緩和層２４Ｕに対向して配置される第２アルミニウム緩和層２４Ｄを備えていても良い。尚、構成例２では、空冷式の例を開示したが、水冷式を採用しても良い。また、構成例２においても搭載するパワーモジュールは、第３の実施の形態の変形例に係るパワーモジュールであっても良い。また、構成例２において、冷却器１０に搭載するパワーモジュールは、第１～第２の実施の形態およびその変形例に係るパワーモジュールであっても良い。
　（構成例３）
　冷却器１０に搭載可能な実施の形態に係るパワーモジュール（構成例３）は、図２６に示すように、冷却器１０と、冷却器１０上に配置された絶縁シート１６とを備える。ここで、第２厚銅層１８は、冷却器１０上に絶縁シート１６を介して配置される。ここで、構成例３は、図２６に示すように、厚銅基板２として、第２厚銅層１８を用いる例に対応している。その他の構成は、図４（ａ）に示す第３の実施の形態に係るパワーモジュールと同様である。
　更に、冷却器１０に搭載可能な実施の形態に係るパワーモジュール（構成例３）は、図２６に示すように、第２厚銅層１８を挟んで、第１アルミニウム緩和層２４Ｕに対向して配置される第２アルミニウム緩和層２４Ｄを備えていても良い。尚、構成例３では、空冷式の例を開示したが、水冷式を採用しても良い。また、構成例３においても搭載するパワーモジュールは、第３の実施の形態の変形例に係るパワーモジュールであっても良い。また、構成例３において、冷却器１０に搭載するパワーモジュールは、第１～第２の実施の形態およびその変形例に係るパワーモジュールであっても良い。
　（構成例４）
　冷却器１０に搭載可能な実施の形態に係るパワーモジュール（構成例４）は、図２７に示すように、冷却器１０と、冷却器１０上に配置された絶縁基板２Ｂとを備える。ここで、絶縁基板２Ｂは、冷却器１０上に第１サーマルコンパウンド層１２ＴＨを介して配置される。
　ここで、構成例４は、図２７に示すように、厚銅基板２として、第２厚銅層１８を用いる例に対応している。更に、構成例４は、絶縁基板２Ｂ上に配置された第２サーマルコンパウンド層１６ＴＨを備え、厚銅基板２は、第２サーマルコンパウンド層１６ＴＨ上に配置されていても良い。
　絶縁基板２Ｂは、例えば、セラミックス基板１７と、セラミックス基板１７の表面に配置されたＣｕ層１８Ｂと、セラミックス基板１７の裏面に配置されたＣｕ層１４Ｂとを備えるＤＢＣ（Direct Bonding Copper）基板を備えていても良い。なお、絶縁基板２Ｂには、ＡＭＢ（Active Metal Brazed、Active Metal Bond）基板、若しくはＤＢＡ基板なども適用できる。また、絶縁基板２Ｂは、セラミックス基板１７と、セラミックス基板１７の表面に配置されたＣｕ層１８Ｂと、セラミックス基板１７の裏面に配置されたＣｕ層１４Ｂとを備えるＤＢＣ（Direct Bonding Copper）基板を備えていても良い。また、絶縁基板２Ｂは、セラミックス板１７(上下に銅箔などが接合されていないもの)を備えていても良い。その他の構成は、図４（ａ）に示す第３の実施の形態に係るパワーモジュールと同様である。
　更に、冷却器１０に搭載可能な実施の形態に係るパワーモジュール（構成例４）は、図２７に示すように、第２厚銅層１８を挟んで、第１アルミニウム緩和層２４Ｕに対向して配置される第２アルミニウム緩和層２４Ｄを備えていても良い。尚、構成例４では、空冷式の例を開示したが、水冷式を採用しても良い。また、構成例４においても搭載するパワーモジュールは、第３の実施の形態の変形例に係るパワーモジュールであっても良い。また、構成例４において、冷却器１０に搭載するパワーモジュールは、第１～第２の実施の形態およびその変形例に係るパワーモジュールであっても良い。
　以上の構成例１～４において、冷却器１０は、水冷式若しくは空冷式であり、車載機器に用いられる。
　（パワーモジュールの製造方法）
　実施の形態に係るパワーモジュールの製造方法であって、Ａｌ／Ｃｕ材の製造工程は図２８（ａ）に示すように表され、絶縁シート貼付け工程は図２８（ｂ）に示すように表され、半導体デバイス接合形成工程は図２８（ｃ）に示すように表され、樹脂モールド形成工程は図２８（ｄ）に示すように表される。図２８においては、第１の実施の形態や第３の実施の形態における加熱・加圧工程により、半導体デバイス２２がアルミニウム緩和層２４Ｕに一部埋め込まれる構造を説明しており、メッキ層３０やＡｇ焼成層２０は、図示を省略している。
　実施の形態に係るパワーモジュールの製造方法は、図２８（ａ）～図２８（ｃ）に示すように、第２厚銅層１８上に第１アルミニウム緩和層２４Ｕを形成する工程と、第１厚銅層１４上に絶縁シート層１６を介して第２厚銅層１８を配置する工程と、第１アルミニウム緩和層２４Ｕ上に半導体デバイス２２を配置し、加熱しながら加圧する加熱・加圧プロセスにより半導体デバイス２２を第第１アルミニウム緩和層２４Ｕと接合する工程と、半導体デバイス２２の電極と外部端子とを接続する工程とを有する。
　更に、図示は省略されているが、半導体デバイス２２に対するワイヤボンディングおよび端子接合の形成工程を有する。更に、図２８（ｄ）に示すように、パワーモジュールの外部端子の一部を除くパワーモジュール全体を樹脂層３００により、樹脂封止する工程を有する。加熱・加圧プロセスの加熱温度は、例えば、約３００℃～３５０℃程度を有し、加圧圧力は、例えば、約１０ＭＰａ～８０ＭＰａ程度を有していても良い。
　実施の形態に係るパワーモジュールの別の製造方法であって、Ａｌ／Ｃｕ材の製造工程は図２９（ａ）に示すように表され、半導体デバイス接合形成工程は図２９（ｂ）に示すように表され、絶縁シート貼付け工程は図２９（ｃ）に示すように表され、樹脂モールド形成工程は図２９（ｄ）に示すように表される。図２９においても、第１の実施の形態や第３の実施の形態における加熱・加圧工程により、半導体デバイス２２がアルミニウム緩和層２４Ｕに一部埋め込まれる構造を説明しており、メッキ層３０やＡｇ焼成層２０は、図示を省略している。
　実施の形態に係るパワーモジュールの別の製造方法は、図２９（ａ）～図２９（ｃ）に示すように、第２厚銅層１８上に第１アルミニウム緩和層２４Ｕを形成する工程と、第１アルミニウム緩和層２４Ｕ上に半導体デバイス２２を配置し、加熱しながら加圧する加熱・加圧プロセスにより半導体デバイス２２を第１アルミニウム緩和層２４Ｕと接合する工程と、第１厚銅層１４上に絶縁シート層１６を介して第２厚銅層１８を配置する工程と、半導体デバイス２２の電極と外部端子とを接続する工程とを有する。
　更に、図示は省略されているが、半導体デバイス２２に対するワイヤボンディングおよび端子接合の形成工程を有する。更に、図２９（ｄ）に示すように、パワーモジュールの外部端子の一部を除くパワーモジュール全体を樹脂層３００により、樹脂封止する工程を有する。加熱・加圧プロセスの加熱温度は、例えば、約３００℃～３５０℃程度を有し、加圧圧力は、例えば、約１０ＭＰａ～８０ＭＰａ程度を有していても良い。
　また、樹脂層３００としては、ＳｉＣ系半導体デバイスに適用可能なトランスファモールド樹脂、熱硬化樹脂などを使用可能である。また、 シリコンゲルなどのシリコーン系樹脂を部分的に若しくはケース型パワーモジュールを採用して全体に適用しても良い。
　（パワーモジュールの具体例）
　（ワンインワン構成）
　実施の形態に係るパワーモジュール１であって、１ in １モジュールの模式的平面パターン構成は図３０（ａ）に示すように表され、図３０（ａ）のＩ－Ｉ線に沿う模式的断面構造は図３０（ｂ）に示すように表される。更に、実施の形態に係るパワーモジュールであって、図３０（ａ）および図３０（ｂ）に対応する１ in １モジュールの模式的鳥瞰構成は、図３１に示すように表される。
　実施の形態に係るパワーモジュール１は、図３０（ａ）・図３０（ｂ）および図３１に示すように、平板状の第１厚銅層１４と、第１厚銅層１４上に配置された絶縁シート層１６と、絶縁シート層１６上に配置され、パターン形成された第２厚銅層１８と、第２厚銅層１８上に配置された第１アルミニウム緩和層２４Ｕと、第１アルミニウム緩和層２４Ｕ上に配置された半導体デバイスＱＡ（２２）・ＱＢ（２２）とを備える。また、半導体デバイスＱＡ（２２）・ＱＢ（２２）は、第１アルミニウム緩和層２４Ｕと接合している。
　また、第１アルミニウム緩和層２４Ｕ上に配置されたメッキ層３０（図示省略）を備え、半導体デバイス２２は、メッキ層３０を介して、第１アルミニウム緩和層２４Ｕと接合されていても良い。
　また、第１アルミニウム緩和層２４Ｕ上に配置されたＡｇ焼成層２０（図示省略）を備え、半導体デバイスＱＡ（２２）・ＱＢ（２２）は、Ａｇ焼成層２０を介して、第１アルミニウム緩和層２４Ｕと接合されていても良い。
　また、メッキ層３０（図示省略）上に配置されたＡｇ焼成層２０（図示省略）を備え、半導体デバイスＱＡ（２２）・ＱＢ（２２）は、Ａｇ焼成層２０およびメッキ層３０を介して、第１アルミニウム緩和層２４Ｕと接合されていても良い。
　半導体デバイスＱＡ（２２）・ＱＢ（２２）の一部は、第１アルミニウム緩和層２４Ｕに食い込んで固着していても良い。
　また、半導体デバイスＱＡ（２２）・ＱＢ（２２）と第１アルミニウム緩和層２４Ｕとの接合面は、一体化していても良い。すなわち、拡散接合若しくは固相拡散接合により接合されていても良い。
　また、半導体デバイスＱＡ（２２）・ＱＢ（２２）は、例えば、約０μｍ～１００μｍ程度食い込んで接合していても良い。或いは、半導体デバイスＱＡ（２２）・ＱＢ（２２）の厚さの約１／３～１／２程度第１アルミニウム緩和層２４Ｕに食い込んで接合していても良い。
　絶縁シート層１６上に配置された第２アルミニウム緩和層２４Ｄ（図示省略）を備え、第２厚銅層１８は、第２アルミニウム緩和層２４Ｄ上に圧延接着されていても良い。上記の圧延技術による接着の代わりに、スパッタリング技術、コールドスプレー技術若しくは溶射技術を用いて接着されていても良い。
　また、半導体デバイスＱＡ（２２）・ＱＢ（２２）は、その上面にソース電極またはエミッタ電極とゲート電極が形成され、その下面にドレイン電極またはコレクタ電極が形成されたＦＥＴまたはＩＧＢＴであり、絶縁シート層１６上に配置され、第２厚銅層１８と同一材料によりパターン形成され、ゲート電極に電気的に接続されるゲート信号用配線パターンおよびソース電極またはエミッタ電極に電気的に接続されるソースまたはエミッタ信号用配線パターンとを備えていても良い。
　半導体デバイスＱＡ（２２）・ＱＢ（２２）は複数のチップを備えていても良い。
　実施の形態に係るパワーモジュール１は、図３０（ａ）・図３０（ｂ）および図３１に示すように、絶縁シート層１６上に配置され、第２厚銅層１８と同一材料によりパターン形成されたゲート信号用配線パターン１８（ＧＰ）およびソース信号用配線パターン１８（ＳＰ）とを備えていても良い。
　第１の実施の形態に係るパワーモジュール１は、図３０（ａ）・図３０（ｂ）および図３１に示すように、半導体デバイスＱＡ（２２）・ＱＢ（２２）が第１アルミニウム緩和層２４Ｕ上に配置され、半導体デバイスＱＡ（２２）・ＱＢ（２２）のドレイン電極が第１アルミニウム緩和層２４Ｕと加熱・加圧プロセスによる拡散接合若しくは固相拡散接合により接合されている。
　ここで、ゲート信号用配線パターンＧＰは半導体デバイスＱＡ（２２）・ＱＢ（２２）のゲート電極とゲートボンディングワイヤＧＷＡ・ＧＷＢを介して接続され、ソース信号用配線パターンＳＰは半導体デバイスＱＡ（２２）・ＱＢ（２２）のソース電極とソースボンディングワイヤＳＷＡ・ＳＷＢを介して接続されている。尚、ここでは図示は省略するが、これらのボンディングワイヤの代わりに、板状電極と柱状電極の組合せ構造や、リードフレームなどを用いても良い。
　更に、半導体デバイスＱＡ（２２）・ＱＢ（２２）のドレイン電極が接続される第１アルミニウム緩和層２４Ｕには、はんだ付けなどにより、ドレイン端子ＤＴが接合され、半導体デバイスＱＡ（２２）・ＱＢ（２２）のソース電極とソースボンディングワイヤＳＷＡ・ＳＷＢを介して接続されるソース信号用配線パターンＳＰには、はんだ付けなどにより、ソース端子ＳＴが接合される。また、図示は省略されているが、ゲート信号用配線パターンＧＰには、はんだ付けなどにより、ゲート端子ＧＴ１が接合される。
　ここで、半導体デバイス２２としては、Ｓｉ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＧａＮ系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えていても良い。
　実施の形態に係るパワーモジュールであって、１ in １モジュール５０のＳｉＣ　ＭＯＳＦＥＴの模式的回路表現は、図３２（ａ）に示すように表され、１ in １モジュール５０のＩＧＢＴの模式的回路表現は、図３２（ｂ）に示すように表される。図３２（ａ）には、ＭＯＳＦＥＴに逆並列接続されるダイオードＤＩが示されている。ＭＯＳＦＥＴの主電極は、ドレイン端子ＤＴおよびソース端子ＳＴで表される。同様に、図３２（ｂ）には、ＩＧＢＴに逆並列接続されるダイオードＤＩが示されている。ＩＧＢＴの主電極は、コレクタ端子ＣＴおよびエミッタ端子ＥＴで表される。
　また、実施の形態に係るパワーモジュールにであって、１ in １モジュール５０のＳｉＣ　ＭＯＳＦＥＴの詳細回路表現は、図３３に示すように表される。
　１ in １モジュール５０は、例えば、１個のＭＯＳＦＥＴが１つのモジュールに内蔵されている。一例として、５チップ（ＭＯＳＦＥＴ×５）搭載可能であり、それぞれのＭＯＳＦＥＴは、５個まで並列接続可能である。なお、５チップの内、一部をダイオードＤＩ用として搭載することも可能である。
　さらに詳細には、図３３に示すように、ＭＯＳＦＥＴＱに並列にセンス用ＭＯＳＦＥＴＱｓが接続される。センス用ＭＯＳＦＥＴＱｓは、ＭＯＳＦＥＴＱと同一チップ内に、微細トランジスタとして形成されている。図３３において、ＳＳはソースセンス端子、ＣＳは電流センス端子であり、Ｇはゲート信号端子である。実施の形態に係るパワーモジュールにおいても、ＭＯＳＦＥＴＱには、センス用ＭＯＳＦＥＴＱｓが同一チップ内に、微細トランジスタとして形成されていても良い。
　（ツーインワン構成）
　実施の形態に係るパワーモジュールであって、２ in １モジュールの模式的平面パターン構成は図３４に示すように表され、模式的鳥瞰構成は図３５に示すように表される。
　実施の形態に係るパワーモジュール１であって、ハーフブリッジ内蔵モジュールにおいて、樹脂層を形成前の模式的平面パターン構成は、図３４に示すように表される。実施の形態に係るパワーモジュール１は、ハーフブリッジ内蔵モジュールの構成を備え、２個のＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４が１つのモジュールに内蔵されている。図３４においては、ＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４は、それぞれ２チップ並列に配置されている例が示されている。
　実施の形態に係るパワーモジュール１は、図３４および図３５に示すように、厚銅基板２（１８・１６・１４）の第１の辺に配置された正側電力端子Ｐおよび負側電力端子Ｎと、第１の辺に隣接する第２の辺に配置されたゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１と、第１の辺に対向する第３の辺に配置された出力端子Ｏ（Ｄ４）・Ｏ（Ｓ１）と、第２の辺に対向する第４の辺に配置されたゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４とを備える。
　実施の形態に係るパワーモジュール１は、図３４・図３５に示すように、第１厚銅層１４と、平板状の第１厚銅層１４上に配置された絶縁シート層１６と、絶縁シート層１６上に配置され、パターン形成された第２厚銅層１８と、第２厚銅層１８上に配置された第１アルミニウム緩和層２４Ｕと、第１アルミニウム緩和層２４Ｕ上に配置された半導体デバイスＱ１（２２）・Ｑ４（２２）とを備える。ここで、半導体デバイスＱ１（２２）・Ｑ４（２２）は、第１アルミニウム緩和層２４Ｕと接合している。
　また、第１アルミニウム緩和層２４Ｕ上に配置されたメッキ層３０（図示省略）を備え、半導体デバイスＱ１（２２）・Ｑ４（２２）は、メッキ層３０を介して、第１アルミニウム緩和層２４Ｕと接合されていても良い。
　また、第１アルミニウム緩和層２４Ｕ上に配置されたＡｇ焼成層２０（図示省略）を備え、半導体デバイスＱ１（２２）・Ｑ４（２２）は、Ａｇ焼成層２０を介して、第１アルミニウム緩和層２４Ｕと接合されていても良い。
　また、メッキ層３０（図示省略）上に配置されたＡｇ焼成層２０（図示省略）を備え、半導体デバイスＱ１（２２）・Ｑ４（２２）は、Ａｇ焼成層２０およびメッキ層３０を介して、第１アルミニウム緩和層２４Ｕと接合されていても良い。
　半導体デバイスＱ１（２２）・Ｑ４（２２）の一部は、第１アルミニウム緩和層２４Ｕに食い込んで固着していても良い。
　また、半導体デバイスＱ１（２２）・Ｑ４（２２）と第１アルミニウム緩和層２４Ｕとの接合面は、一体化していても良い。すなわち、拡散接合若しくは固相拡散接合により接合されていても良い。
　また、半導体デバイスＱ１（２２）・Ｑ４（２２）は、例えば、約０μｍ～１００μｍ程度食い込んで接合していても良い。或いは、半導体デバイスＱ１（２２）・Ｑ４（２２）の厚さの約１／３～１／２程度第１アルミニウム緩和層２４Ｕに食い込んで接合していても良い。
　絶縁シート層１６上に配置された第２アルミニウム緩和層２４Ｄ（図示省略）を備え、第２厚銅層１８は、第２アルミニウム緩和層２４Ｄ上に圧延接着されていても良い。上記の圧延技術による接着の代わりに、スパッタリング技術、コールドスプレー技術若しくは溶射技術を用いて接着されていても良い。
　また、半導体デバイスＱ１（２２）・Ｑ４（２２）は、その上面にソース電極またはエミッタ電極とゲート電極が形成され、その下面にドレイン電極またはコレクタ電極が形成されたＦＥＴまたはＩＧＢＴであり、絶縁シート層１６上に配置され、第２厚銅層１８と同一材料によりパターン形成され、ゲート電極に電気的に接続されるゲート信号用配線パターンおよびソース電極またはエミッタ電極に電気的に接続されるソースまたはエミッタ信号用配線パターンとを備えていても良い。
　半導体デバイスＱ１（２２）・Ｑ４（２２）は複数のチップを備えていても良い。
　実施の形態に係るパワーモジュール１は、図３４・図３５に示すように、絶縁シート層１６上に配置され、第２厚銅層１８と同一材料によりパターン形成されたゲート信号用配線パターンＧＰ１・ＧＰ４およびソース信号用配線パターンＳＰ１・ＳＰ４とを備える。
　実施の形態に係るパワーモジュール１は、図３４・図３５に示すように、半導体デバイスＱ１（２２）・Ｑ４（２２）が第１アルミニウム緩和層２４Ｕ上に配置され、半導体デバイスＱ１（２２）・Ｑ４（２２）のドレイン電極が第１アルミニウム緩和層２４Ｕと加熱・加圧プロセスによる拡散接合若しくは固相拡散接合により接合されている。
　また、半導体デバイスＱ１・Ｑ４は、第２厚銅層１８上に配置されたドレインパターンＤ１（２４Ｕ）・Ｄ４（２４Ｕ）上にフェースアップに配置される。
　ここで、ゲート端子ＧＴ１・ソースセンス端子ＳＳＴ１は、半導体デバイスＱ１のゲート信号用配線パターンＧＰ１・ソース信号用配線パターンＳＰ１に接続され、ゲート端子ＧＴ４・ソースセンス端子ＳＳＴ４は、半導体デバイスＱ４のゲート信号用配線パターンＧＰ４・ソース信号用配線パターンＳＰ４に接続される。
　図３４・図３５に示すように、ＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４から、第２厚銅層１８上に配置されたドレインパターンＤ４（２４Ｕ）・ソースパターンＳ４に向けてソースボンディングワイヤＳＷＯ・ＳＷＮが接続され、ゲート信号用配線パターンＧＰ１・ＧＰ４に向けてゲートボンディングワイヤＧＷ１・ＧＷ４が接続され、ソース信号用配線パターンＳＰ１・ＳＰ４に向けてソースボンディングワイヤＳＷ１・ＳＷ４が接続される。
　また、ゲート信号用配線パターンＧＰ１・ＧＰ４には、外部取り出し用のゲート端子ＧＴ１・ＧＴ４が半田付けなどによって接続され、ソース信号用配線パターンＳＰ１・ＳＰ４には、外部取り出し用のソースセンス端子ＳＳＴ１・ＳＳＴ４が半田付けなどによって接続される。
　また、ドレインパターンＤ１（２４Ｕ）には、正側電力端子Ｐが半田付けなどによって接続され、ソースパターンＳ４には、負側電力端子Ｎが半田付けなどによって接続され、ドレインパターンＤ４（２４Ｕ）には、出力端子Ｏ（Ｓ１）・Ｏ（Ｄ４）が半田付けなどによって接続される。
　正側電力端子Ｐ・負側電力端子Ｎ、出力端子Ｏ（Ｓ１）・Ｏ（Ｄ４）、ゲート端子ＧＴ１・ＧＴ４およびＳＳＴ１・ＳＳＴ４は、例えば、Ｃｕで形成可能である。
　ソースボンディングワイヤＳＷＯ・ＳＷＮ・ＳＷ１・ＳＷ４およびゲートボンディングワイヤＧＷ１・ＧＷ４は、例えば、Ａｌ、ＡｌＣｕなどで形成可能である。
　ここで、半導体デバイス２２としては、Ｓｉ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＧａＮ系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えていても良い。
　また、半導体デバイスを第１電源と第２電源との間に直列に接続し、直列接続された半導体デバイスの接続点を出力とするスイッチング回路を複数用いると共に、半導体デバイスの各ゲートを個別に制御してインバータ回路装置またはコンバータ回路を構成することも可能である。
　なお、本実施の形態に係るパワーモジュール１においては、半導体デバイスを用いて、主として１ in １モジュール、２ in １モジュールを構成可能であることを説明したが、これに限らず、例えばフォーインワン（４ in １）モジュール、シックスインワン（６ in １）モジュール、６ in １モジュールにスナバコンデンサなどを備えたセブンインワン（７ in １）モジュール、エイトインワン（８ in １）モジュール、トゥエルブインワン（１２ in １）モジュール、フォーティーンイン（１４ in １）モジュールなどのいずれかを構成することもできる。
　（回路構成）
　実施の形態に係るパワーモジュールであって、２ in １モジュール１００のＳｉＣ　ＭＯＳＦＥＴの模式的回路表現は、図３６（ａ）に示すように表され、２ in １モジュール１００のＩＧＢＴの模式的回路表現は、図３６（ｂ）に示すように表される。
　実施の形態に係るパワーモジュールであって、２個の半導体デバイスＱ１・Ｑ４が１つのモールド樹脂に封止された２ in １タイプのモジュールについて説明する。
　半導体デバイスＱ１・Ｑ４として、ＳｉＣ　ＭＯＳＦＥＴを適用した２ in １モジュール１００は、図３６（ａ）に示すように、２個のＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４が内蔵されたハーフブリッジ構成を備える。
　ここで、モジュールは、１つの大きなトランジスタとみなすことができるが、内蔵トランジスタが１チップまたは複数チップの場合がある。すなわち、モジュールには、１ in １、２ in １、４ in １、６ in １などがあり、例えば、１つのモジュールにおいて、２個分のトランジスタ（チップ）を内蔵したモジュールは２ in １、２ in １を２組み内蔵したモジュールは４ in １、２ in １を３組み内蔵したモジュールは６ in １と呼ばれる。
　図３６（ａ）に示すように、２ in １モジュール１００には、２個のＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４と、ＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が内蔵される。図３６（ａ）において、Ｇ１はＭＯＳＦＥＴＱ１のゲート信号用のリード端子であり、Ｓ１はＭＯＳＦＥＴＱ１のソース信号用のリード端子である。同様に、Ｇ４はＭＯＳＦＥＴＱ４のゲート信号用のリード端子であり、Ｓ４はＭＯＳＦＥＴＱ４のソース信号用のリード端子である。Ｐは正側電力端子であり、Ｎは負側電力端子であり、Ｏは出力端子電極である。
　また、半導体デバイスＱ１・Ｑ４として、ＩＧＢＴを適用した２ in １モジュール１００には、図３６（ｂ）に示すように、２個のＩＧＢＴＱ１・Ｑ４と、ＩＧＢＴＱ１・Ｑ４に逆並列接続されるダイオードＤＩ１・ＤＩ４が内蔵される。図３６（ｂ）において、Ｇ１はＩＧＢＴＱ１のゲート信号用のリード端子であり、Ｅ１はＩＧＢＴＱ１のエミッタ信号用のリード端子である。同様に、Ｇ４はＩＧＢＴＱ４のゲート信号用のリード端子であり、Ｅ４はＩＧＢＴＱ４のエミッタ信号用のリード端子である。
　実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
　（デバイス構造）
　実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４の例であって、ソースパッド電極ＳＰＤ、ゲートパッド電極ＧＰＤを含むＳｉＣ　ＭＯＳＦＥＴ１３０Ａの模式的断面構造は、図３７に示すように表される。
　図３７に示すように、ＳｉＣ　ＭＯＳＦＥＴ１３０Ａは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
　ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。また、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤは、図３７に示すように、ＳｉＣ　ＭＯＳＦＥＴ１３０Ａの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
　なお、ゲートパッド電極ＧＰＤおよびソースパッド電極ＳＰＤの下方の半導体層３１内には、図示していないが、微細構造のトランジスタ構造が形成されていても良い。
　さらに、図３７に示すように、中央部のトランジスタ構造においても、パッシベーション用の層間絶縁膜３９上にソースパッド電極ＳＰＤが延在して配置されていても良い。
　図３７において、ＳｉＣ　ＭＯＳＦＥＴ１３０Ａは、プレーナゲート型のｎチャネル縦型ＳｉＣ　ＭＯＳＦＥＴで構成されているが、後述する図４０に示すように、トレンチゲート型のｎチャネル縦型ＳｉＣ　ＴＭＯＳＦＥＴ１３０Ｄなどで構成されていても良い。
　または、実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４としては、ＳｉＣ　ＭＯＳＦＥＴ１３０Ａの代わりに、ＧａＮ系ＦＥＴなどを採用することもできる。
　実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
　さらには、実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１～Ｑ６には、バンドギャップエネルギーが、例えば、１．１ｅＶ～８ｅＶのワイドバンドギャップ型と称される半導体を用いることができる。
　同様に、実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ１・Ｑ４の例であって、エミッタパッド電極ＥＰＤ、ゲートパッド電極ＧＰＤを含むＩＧＢＴ１３０Ｂの模式的断面構造は、図３８に示すように表される。
　図３８に示すように、ＩＧＢＴ１３０Ｂは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたエミッタ領域３３Ｅと、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅと、半導体層３１の表面と反対側の裏面に配置されたｐ+コレクタ領域３７Ｐと、ｐ+コレクタ領域３７Ｐに接続されたコレクタ電極３８Ｃとを備える。
　ゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続され、エミッタパッド電極ＥＰＤは、エミッタ領域３３Ｅおよびｐボディ領域３２に接続されたエミッタ電極３６Ｅに接続される。また、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤは、図３８に示すように、ＩＧＢＴ１３０Ｂの表面を覆うパッシベーション用の層間絶縁膜３９上に配置される。
　なお、ゲートパッド電極ＧＰＤおよびエミッタパッド電極ＥＰＤの下方の半導体層３１内には、図示していないが、微細構造のＩＧＢＴ構造が形成されていても良い。
　さらに、図３８に示すように、中央部のＩＧＢＴ構造においても、パッシベーション用の層間絶縁膜３９上にエミッタパッド電極ＥＰＤが延在して配置されていても良い。
　図３８において、ＩＧＢＴ１３０Ｂは、プレーナゲート型のｎチャネル縦型ＩＧＢＴで構成されているが、トレンチゲート型のｎチャネル縦型ＩＧＢＴなどで構成されていても良い。
　実施の形態に係るパワーモジュールに適用可能な半導体デバイスＱ２・Ｑ５、および半導体デバイスＱ３・Ｑ６についても同様である。
　半導体デバイスＱ１～Ｑ６としては、ＳｉＣ　ＤＩＭＯＳＦＥＴ、ＳｉＣ　ＴＭＯＳＦＥＴなどのＳｉＣ系パワーデバイス、或いはＧａＮ系ＨＥＭＴなどのＧａＮ系パワーデバイスを適用可能である。また、場合によっては、Ｓｉ系ＭＯＳＦＥＴやＳｉＣ系ＩＧＢＴなどのパワーデバイスも適用可能である。
　―ＳｉＣ　ＤＩＭＯＳＦＥＴ―
　実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ　ＤＩＭＯＳＦＥＴ１３０Ｃの模式的断面構造は、図３９に示すように表される。
　図３９に示すＳｉＣ　ＤＩＭＯＳＦＥＴ１３０Ｃは、ｎ-高抵抗層からなる半導体層３１と、半導体層３１の表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２間の半導体層３１の表面上に配置されたゲート絶縁膜３４と、ゲート絶縁膜３４上に配置されたゲート電極３５と、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１の表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
　図３９において、ＳｉＣ　ＤＩＭＯＳＦＥＴ１３０Ｃは、ｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３が、ダブルイオン注入（ＤＩＩ）で形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
　図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたゲート電極３５に接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図３９に示すように、ＳｉＣ　ＤＩＭＯＳＦＥＴ１３０Ｃの表面を覆うように、パッシベーション用の層間絶縁膜３９上に配置される。
　ＳｉＣ　ＤＩＭＯＳＦＥＴ１３０Ｃは、図３９に示すように、ｐボディ領域３２に挟まれたｎ-高抵抗層からなる半導体層３１内に、破線で示されるような空乏層が形成されるため、接合型ＦＥＴ（ＪＦＥＴ）効果に伴うチャネル抵抗Ｒ JFETが形成される。また、ｐボディ領域３２／半導体層３１間には、図３９に示すように、ボディダイオードＢＤが形成される。
　―ＳｉＣ　ＴＭＯＳＦＥＴ―
　実施の形態に係るパワーモジュールに適用可能な半導体デバイスの例であって、ＳｉＣ　ＴＭＯＳＦＥＴ１３０Ｄの模式的断面構造は、図４０に示すように表される。
　図４０に示すＳｉＣ　ＴＭＯＳＦＥＴ１３０Ｄは、ｎ層からなる半導体層３１Ｎと、半導体層３１Ｎの表面側に形成されたｐボディ領域３２と、ｐボディ領域３２の表面に形成されたｎ+ソース領域３３と、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介して形成されたトレンチゲート電極３５ＴＧと、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６と、半導体層３１Ｎの表面と反対側の裏面に配置されたｎ+ドレイン領域３７と、ｎ+ドレイン領域３７に接続されたドレイン電極３８とを備える。
　図４０において、ＳｉＣ　ＴＭＯＳＦＥＴ１３０Ｄは、ｐボディ領域３２を貫通し、半導体層３１Ｎまで形成されたトレンチ内にゲート絶縁膜３４および層間絶縁膜３９Ｕ・３９Ｂを介してトレンチゲート電極３５ＴＧが形成され、ソースパッド電極ＳＰＤは、ソース領域３３およびｐボディ領域３２に接続されたソース電極３６に接続される。
　図示を省略するゲートパッド電極ＧＰＤは、ゲート絶縁膜３４上に配置されたトレンチゲート電極３５ＴＧに接続される。また、ソースパッド電極ＳＰＤおよびゲートパッド電極ＧＰＤは、図４０に示すように、ＳｉＣ　ＴＭＯＳＦＥＴ１３０Ｄの表面を覆うように、パッシベーション用の層間絶縁膜３９Ｕ上に配置される。
　ＳｉＣ　ＴＭＯＳＦＥＴ１３０Ｄでは、ＳｉＣ　ＤＩＭＯＳＦＥＴ１３０ＣのようなＪＦＥＴ効果に伴うチャネル抵抗Ｒ JFETは形成されない。ｐボディ領域３２／半導体層３１Ｎ間には、図３９と同様に、ボディダイオードＢＤが形成される。
　（応用例）
　実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ４０Ａの回路構成において、半導体デバイスとしてＳｉＣ　ＭＯＳＦＥＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した回路構成例は、図４１（ａ）に示すように表される。同様に、半導体デバイスとしてＩＧＢＴを適用し、電源端子ＰＬ・接地端子ＮＬ間にスナバコンデンサＣを接続した３相交流インバータ４０Ｂの回路構成例は、図４１（ｂ）に示すように表される。
　パワーモジュールを電源Ｅと接続し、スイッチング動作を行うと、接続ラインの有するインダクタンスＬによって、ＳｉＣ　ＭＯＳＦＥＴやＩＧＢＴのスイッチング速度が速いため、大きなサージ電圧Ｌｄｉ／ｄｔを生ずる。例えば、電流変化ｄｉ＝３００Ａとし、スイッチングに伴う時間変化ｄｔ＝１００ｎｓｅｃとすると、ｄｉ／ｄｔ＝３×１０９（Ａ／ｓ）となる。
　インダクタンスＬの値により、サージ電圧Ｌｄｉ／ｄｔの値は変化するが、電源Ｅに、このサージ電圧Ｌｄｉ／ｄｔが重畳される。電源端子ＰＬ・接地端子ＮＬ間に接続されるスナバコンデンサＣによって、このサージ電圧Ｌｄｉ／ｄｔを吸収することができる。
　（具体例）
　次に、図４２を参照して、半導体デバイスとしてＳｉＣ　ＭＯＳＦＥＴを適用した３相交流インバータ４２Ｂについて説明する。
　図４２に示すように、３相交流インバータ４２Ａは、ゲートドライバ（ＧＤ）１８０に接続されたパワーモジュール部２００と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部２００は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
　ここで、ＧＤ１８０は、ＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４、ＳｉＣ　ＭＯＳＦＥＴＱ２・Ｑ５、およびＳｉＣ　ＭＯＳＦＥＴＱ３・Ｑ６に接続されている。
　パワーモジュール部２００は、電源もしくは蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（－）Ｎとの間に接続され、インバータ構成のＳｉＣ　ＭＯＳＦＥＴＱ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＳｉＣ　ＭＯＳＦＥＴＱ１～Ｑ６のソース・ドレイン間には、フリーホイールダイオードＤＩ１～ＤＩ６がそれぞれ逆並列に接続されている。
　次に、図４３を参照して、半導体デバイスとしてＩＧＢＴを適用し、実施の形態に係るパワーモジュールを用いて構成した３相交流インバータ４２Ｂについて説明する。
　図４３に示すように、３相交流インバータ４２Ｂは、パワーモジュール部２００と、ＧＤ１８０と、３相交流モータ部５１と、電源もしくは蓄電池（Ｅ）５３と、コンバータ５５とを備える。パワーモジュール部２００は、３相交流モータ部５１のＵ相、Ｖ相、Ｗ相に対応して、Ｕ相、Ｖ相、Ｗ相のインバータが接続されている。
　ここで、ＧＤ１８０は、ＩＧＢＴＱ１・Ｑ４、ＩＧＢＴＱ２・Ｑ５、およびＩＧＢＴＱ３・Ｑ６に接続されている。
　パワーモジュール部２００は、蓄電池（Ｅ）５３が接続されたコンバータ５５のプラス端子（＋）Ｐとマイナス端子（－）Ｎとの間に接続され、インバータ構成のＩＧＢＴ　Ｑ１・Ｑ４、Ｑ２・Ｑ５、およびＱ３・Ｑ６を備える。また、ＩＧＢＴ　Ｑ１～Ｑ６のエミッタ・コレクタ間には、フリーホイールダイオードＤＩ１～ＤＩ６がそれぞれ逆並列に接続されている。
　（拡散接合技術）
　＜インサート金属を入れない例＞
　拡散接合技術を適用する一実施の形態に係るパワーモジュールの製造方法の説明図であって、拡散接合形成前のＳｉＣ半導体デバイス２２の裏面近傍の模式的断面構造は、図４４（ａ）に示すように表され、拡散接合形成前の厚銅基板２の表面近傍の模式的断面構造は、図４４（ｂ）に示すように表される。
　ＳｉＣ半導体デバイス２２の裏面電極１３４は、例えば、金属の多層構造を備え、ＳｉＣ半導体デバイス２２の裏面側から順にチタン層１３０、ニッケル層１２８、金層１２６、および銀層１２４を備える。これらのチタン層１３０、ニッケル層１２８、金層１２６、および銀層１２４は、例えば、スパッタリング技術を用いて形成可能である。
　また、厚銅基板２の表面電極１３２は、例えば、金属の多層構造を備え、厚銅基板２の表面側から順にニッケル層１２０、および銀層１２２を備える。厚銅基板２は、Ｃｕ層１８と、Ｃｕ層１８上に形成されたアルミニウム層からなる応力緩和金属層２４Ｕとを備える。
　アルミニウム層からなる応力緩和金属層２４Ｕの上にニッケル層１２０、そしてその上に銀層１２２が、例えば、めっき技術により形成されている。
　次に拡散接合技術を適用して、ＳｉＣ半導体デバイス２２の裏面と、厚銅基板２の表面とを加熱・加圧して拡散接合を形成した一実施の形態に係るパワーモジュールの模式的断面構造は、図４５に示すように表される。
　すなわち、図４５に示すように、加熱・加圧プロセスにより、厚銅基板２の表面側の銀層１２２とＳｉＣ半導体デバイス２２の裏面側の銀層１２４が拡散接合されて、Ａｇ層－Ａｇ層同士が一体化された銀層１２３が形成される。
　―断面構造のＳＥＭ写真例―
　拡散接合技術を適用する一実施の形態に係るパワーモジュールの拡散接合近傍の断面構造のＳＥＭ写真例は、図４６（ａ）に示すように表され、図４６（ａ）を説明するための線図は、図４６（ｂ）に示すように表される。
　また、銀焼成接合技術を適用する一実施の形態に係るパワーモジュールの銀焼成接合近傍の断面構造のＳＥＭ写真例は、図４７（ａ）に示すように表され、図４７（ａ）を説明するための線図は、図４７（ｂ）に示すように表される。
　図４６（ａ）および図４６（ｂ）に示すように、拡散接合を行うと、Ａｇ層－Ａｇ層同士が一体化される。一方、銀焼成接合では、銀焼成層内に空隙を多数有するポーラス構造が形成されており接合構造は明らかに異なる。
　ここで、銀焼成接合技術により形成される銀焼成層の厚さは、例えば約８０μｍ程度であり、熱伝導率の値は、例えば、約２００Ｗ／ｍＫである。これに対して、拡散接合技術によるＡｇ層－Ａｇ層拡散接合層の厚さは、例えば約２μｍ程度であり、熱伝導率の値は、例えば、約４３０Ｗ／ｍＫである。
　本技術を適用する一実施の形態に係るパワーモジュールによれば、厚銅基板上に拡散接合を用いて接合層を形成することにより、薄層化および高熱伝導化を図ることができる。
　＜インサート金属を入れる例＞
　上述のインサート金属をいれない例において、ＳｉＣ半導体デバイス２２の裏面電極１３４の最下面が銀層１２４で、厚銅基板２の表面電極１３２の最上面も銀層１２２の場合、銀層１２４と銀層１２２間に銀層からなるインサート金属を更に配置して、加熱・加圧プロセスを実施しても良い。ＳｉＣ半導体デバイス２２の裏面電極１３４の最下面と、厚銅基板２の表面電極１３２の最上面を同じ金属にして、インサート金属も同じものにすることで、良好な拡散接合を形成可能である。インサート金属として銀層を適用した場合も図４６（ａ）および図４６（ｂ）と同様の銀層１２４－インサート金属（銀層）－銀層１２２が一体化された拡散接合が形成可能である。
　尚、第１の実施の形態においても上記のＡｇ－Ａｇ拡散接合を同様に適用可能である。また、第１の実施の形態の説明において、インサート金属を用いる固相拡散接合で接合する技術を適用しても良い。
　また、第２～第３の実施の形態においてもＡｇ焼成層２０の代わりに上記のＡｇ－Ａｇ拡散接合を同様に適用可能である。また、第２～第３の実施の形態においても、インサート金属を用いる固相拡散接合で接合する技術を適用しても良い。
　上記のように、インサート金属をいれない拡散接合の実施の形態、およびインサート金属を入れる固相拡散の実施の形態の両方の技術を本技術としている。
　（埋め込み部の説明）
　本技術を適用する一実施の形態に係るパワーモジュールの厚銅基板の表面近傍の模式的断面図（その１）は図４８（ａ）に示すように表され、厚銅基板の表面近傍の模式的断面図（その２）は図４８（ｂ）に示すように表される。
　図２３や図２４では、ＳｉＣ半導体デバイス２２がＳｉＣブロックとして表現されていたが、ＳｉＣ半導体デバイス２２として図３９に示されるＳｉＣ　ＤＩＭＯＳＦＥＴの模式的断面構造を例として、どれくらい埋め込まれるのか表現した図が、図４８（ａ）および図４８（ｂ）に対応している。
　図４８（ａ）の例では、埋め込み部ＢＲ１の厚さは相対的に薄く、ＳｉＣ半導体デバイス２２は、裏面電極側から、ｎ+ドレイン領域３７の途中まで埋め込まれている。
　図４８（ｂ）の例では、埋め込み部ＢＲ２の厚さは相対的に厚く、ＳｉＣ半導体デバイス２２は、裏面電極側から、ｎ-高抵抗層からなる半導体層３１の途中まで埋め込まれている。ＳｉＣ半導体デバイス２２としては、図３９に示されるＳｉＣ　ＤＩＭＯＳＦＥＴに限らず、図４０に示されるＳｉＣ　ＴＭＯＳＦＥＴであっても同様である。
　―熱サイクル信頼性試験結果―
　拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテストに用いた基板構造の模式的断面構造は、図４９に示すように表される。
　基板構造は、Ａｌ（２４Ｕ）／Ｃｕ（１８）／Ａｌ（２４Ｄ）の３層構造を備える。ＳｉＣ半導体デバイス２２は、Ａｌ（２４Ｕ）上に上述のＡｇ－Ａｇ拡散接合により接合される。ここで、基板構造の厚さ例は、Ａｌ（２４Ｕ）／Ｃｕ（１８）／Ａｌ（２４Ｄ）＝０．１ｍｍ／１．６ｍｍ／０．１ｍｍである。
　拡散接合技術を適用する一実施の形態に係るパワーモジュールの熱サイクルテスト結果であって、初期状態（０サイクル）のＳＡＴ画像例は、図５０（ａ）に示すように表され、図５０（ａ）を説明するための線図は、図５０（ｂ）に示すように表される。
　また、５００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例は、図５１（ａ）に示すように表され、図５１（ａ）を説明するための線図は、図５１（ｂ）に示すように表される。
　また、１０００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例は、図５２（ａ）に示すように表され、図５２（ａ）を説明するための線図は、図５２（ｂ）に示すように表される。
　また、１５００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例は、図５３（ａ）に示すように表され、図５３（ａ）を説明するための線図は、図５３（ｂ）に示すように表される。
　また、２０００サイクル（－４０℃～＋１５０℃、各３０分）後のＳＡＴ画像例は、図５４（ａ）に示すように表され、図５４（ａ）を説明するための線図は、図５４（ｂ）に示すように表される。
　図５０～図５４に示すように、０～２０００サイクル（－４０℃～＋１５０℃、各３０分）までの熱サイクルテスト結果によれば、厚銅基板上に拡散接合を用いて接合層を形成することにより、良好な接合が形成されていることが確認できる。
　[その他の実施の形態]
　上記のように、いくつかの実施の形態について記載したが、開示の一部をなす論述および図面は例示的なものであり、限定するものであると理解すべきではない。この開示から当業者には様々な代替実施の形態、実施例および運用技術が明らかとなろう。
　このように、本実施の形態は、ここでは記載していない様々な実施の形態などを含む。
　本実施の形態のパワーモジュールは、ＩＧＢＴモジュール、ダイオードモジュール、ＭＯＳモジュール（Ｓｉ、ＳｉＣ、ＧａＮ）などの各種の半導体モジュール技術に利用することができ、ＨＥＶ（Hybrid Electric Vehicle）／ＥＶ（Electric Vehicle）向けのインバータ、産業向けのインバータやコンバータなど、幅広い応用分野に適用可能である。
１…パワーモジュール
２，２Ａ…厚銅基板
２Ｂ…絶縁基板
１０…冷却器
１０Ｗ…冷却水
１２…半田層
１２ＴＨ…第１サーマルコンパウンド層
１４、１４Ｂ…第１厚銅層（Ｃｕ層）
１６…絶縁シート層
１６ＴＨ……第２サーマルコンパウンド層
１７…セラミックス基板
１８、１８Ｂ…第２厚銅層（Ｃｕ層）
２０…Ａｇ焼成層
２２、ＱＡ、ＱＢ、Ｑ、Ｑ１～Ｑ６…半導体デバイス（ＳｉＣ　ＭＯＳＦＥＴ）
２４Ａ、２４Ｂ…アルミニウム（Ａｌ）層
２４Ｕ…応力緩和金属層（第１アルミニウム緩和層）
２４Ｄ…応力緩和金属層（第２アルミニウム緩和層）
２６…プレス板
２９…超音波プローブ
３０、３０Ｕ、３０Ｄ…メッキ層
４０Ａ、４０Ｂ、４２Ａ、４２Ｂ…３相交流インバータ
５０…１ in １モジュール
１００…２ in １モジュール
１２２、１２３、１２４…銀層
１２０、１２８…ニッケル層
１２６…金層
１３０…チタン層
１３２…表面電極
１３４…裏面電極
２００…パワーモジュール部
３００…樹脂層
ｔ１…第２厚銅層の厚さ
ｔＡ…応力緩和金属層（第１アルミニウム緩和層）の厚さ
ｔＤ…半導体デバイスの厚さ
ｔＢ…第１アルミニウム緩和層の加圧厚さ
ＳＤ…半導体デバイスの側壁部と台形形状のアルミニウム緩和層表面との距離
ＰＡ…加圧圧力
ＲＴj-w…熱抵抗
Ｐ…正側電力端子
Ｎ…負側電力端子
Ｏ、Ｕ、Ｖ、Ｗ…出力端子
ＧＴ１、ＧＴ４…ゲート端子
ＳＴ…ソース端子
ＤＴ…ドレイン端子
ＧＷＡ、ＧＷＢ、ＧＷ１、ＧＷ４…ゲートボンディングワイヤ
ＳＷＡ、ＳＷＢ、ＳＷ１、ＳＷ４、ＳＷＯ、ＳＷＮ…ソースボンディングワイヤ
ＧＰ、ＧＰ１、ＧＰ４…ゲート信号用配線パターン
ＳＰ、ＳＰ１、ＳＰ４…ソース信号用配線パターン
ＢＲ１、ＢＲ２…埋め込み部

Claims (39)

  1. 　平板状の厚銅基板と、
    　前記厚銅基板上に配置された導電性の応力緩和金属層と、
    　前記応力緩和金属層上に配置された半導体デバイスと
    　を備え、前記半導体デバイスは、前記応力緩和金属層と接合していることを特徴とするパワーモジュール。
  2. 　前記応力緩和金属層上に配置されたメッキ層を備え、
    　前記半導体デバイスは、前記応力緩和金属層と前記メッキ層を介して接合していることを特徴とする請求項１に記載のパワーモジュール。
  3. 　前記応力緩和金属層上に配置されたＡｇ焼成層を備え、
    　前記半導体デバイスは、前記Ａｇ焼成層を介して、前記応力緩和金属層と接合していることを特徴とする請求項１に記載のパワーモジュール。
  4. 　前記メッキ層上に配置されたＡｇ焼成層を備え、
    　前記半導体デバイスは、前記Ａｇ焼成層および前記メッキ層を介して、前記応力緩和金属層と接合していることを特徴とする請求項２に記載のパワーモジュール。
  5. 　前記半導体デバイスの一部は、前記応力緩和金属層または前記メッキ層に食い込んで固着していることを特徴とする請求項２または４に記載のパワーモジュール。
  6. 　前記半導体デバイスと前記応力緩和金属層または前記メッキ層との接合面は、一体化していることを特徴とする請求項５に記載のパワーモジュール。
  7. 　前記半導体デバイスは、前記応力緩和金属層または前記メッキ層に前記半導体デバイスの厚さの１／３～１／２食い込んで接合していることを特徴とする請求項６に記載のパワーモジュール。
  8. 　前記応力緩和金属層は、第１アルミニウム緩和層を備えることを特徴とする請求項１～７のいずれか１項に記載のパワーモジュール。
  9. 　前記厚銅基板は、
    　第１厚銅層と、
    　前記第１厚銅層上に配置された第２厚銅層と
    　を備え、前記応力緩和金属層は、前記第２厚銅層上に配置されることを特徴とする請求項１～８のいずれか１項に記載のパワーモジュール。
  10. 　前記第１厚銅層上に配置された絶縁シート層を備え、
    　前記第２厚銅層は、前記絶縁シート層上に配置されることを特徴とする請求項９に記載のパワーモジュール。
  11. 　前記絶縁シート層上に配置された第２アルミニウム緩和層を備え、
    　前記第２厚銅層は、前記第２アルミニウム緩和層上に圧延接着されていることを特徴とする請求項９または１０に記載のパワーモジュール。
  12. 　前記絶縁シート層上に配置された第２アルミニウム緩和層を備え、
    　前記第２厚銅層は、前記第２アルミニウム緩和層上にスパッタリング技術、コールドスプレー技術若しくは溶射技術を用いて接着されていることを特徴とする請求項９または１０に記載のパワーモジュール。
  13. 　冷却器と、
    　前記冷却器上に配置された第１サーマルコンパウンド層と
    　を備え、前記厚銅基板は、前記冷却器上に前記第１サーマルコンパウンド層を介して配置されることを特徴とする請求項９～１１のいずれか1項に記載のパワーモジュール。
  14. 冷却器と、前記冷却器上に配置された半田層、銀焼成層若しくは拡散接合層とを備え、前記厚銅基板は、前記冷却器上に前記半田層、前記銀焼成層若しくは前記拡散接合層のいずれかを介して配置されることを特徴とする請求項９～１１のいずれか1項に記載のパワーモジュール。
  15. 　前記厚銅基板を挟んで、前記第１アルミニウム緩和層に対向して配置される第２アルミニウム緩和層を備えることを特徴とする請求項８に記載のパワーモジュール。
  16. 　冷却器と、
    　前記冷却器上に配置された絶縁シートと
    　を備え、前記厚銅基板は、前記絶縁シート上に配置されることを特徴とする請求項１５に記載のパワーモジュール。
  17. 　絶縁基板と、
    　前記絶縁基板上に配置された第２サーマルコンパウンド層と
    　を備え、前記厚銅基板は、前記第２サーマルコンパウンド層上に配置されることを特徴とする請求項１５に記載のパワーモジュール。
  18. 　冷却器と、
    　前記冷却器上に配置された第２サーマルコンパウンド層と
    　を備え、前記厚銅基板は、前記冷却器上に前記第２サーマルコンパウンド層を介して配置されることを特徴とする請求項１７に記載のパワーモジュール。
  19. 　前記絶縁基板は、ＤＢＣ基板、ＤＢＡ基板、ＡＭＢ基板、若しくはセラミックス基板のいずれかを備えることを特徴とする請求項１７または１８に記載のパワーモジュール。
  20. 　前記冷却器は、水冷式若しくは空冷式であり、車載機器に用いられることを特徴とする請求項１３、１４、１６、若しくは１８のいずれか１項に記載のパワーモジュール。
  21. 　前記第１アルミニウム緩和層の厚さは、０．０１ｍｍ～０．５ｍｍの範囲を備えることを特徴とする請求項８に記載のパワーモジュール。
  22. 　前記第２厚銅層の厚さは、１ｍｍ～３ｍｍの範囲を備えることを特徴とする請求項９～１３のいずれか１項に記載のパワーモジュール。
  23. 　平板状の第１厚銅層と、
    　前記第１厚銅層上に配置された絶縁シート層と、
    　前記絶縁シート層上に配置され、パターン形成された第２厚銅層と、
    　前記第２厚銅層上に配置された第１アルミニウム緩和層と、
    　前記第１アルミニウム緩和層上に配置された半導体デバイスと
    　を備え、前記半導体デバイスは、前記第１アルミニウム緩和層と接合していることを特徴とするパワーモジュール。
  24. 　前記第１アルミニウム緩和層上に配置されたメッキ層を備え、
    　前記半導体デバイスは、前記メッキ層を介して、前記第１アルミニウム緩和層と接合していることを特徴とする請求項２３に記載のパワーモジュール。
  25. 　前記第１アルミニウム緩和層上に配置されたＡｇ焼成層を備え、
    　前記半導体デバイスは、前記Ａｇ焼成層を介して、前記第１アルミニウム緩和層と接合していることを特徴とする請求項２３に記載のパワーモジュール。
  26. 　前記メッキ層上に配置されたＡｇ焼成層を備え、
    　前記半導体デバイスは、前記Ａｇ焼成層および前記メッキ層を介して、前記第１アルミニウム緩和層と接合していることを特徴とする請求項２４に記載のパワーモジュール。
  27. 　前記半導体デバイスの一部は、前記メッキ層または前記第１アルミニウム緩和層に食い込んで固着していることを特徴とする請求項２４または２６に記載のパワーモジュール。
  28. 　前記半導体デバイスと前記メッキ層または前記第１アルミニウム緩和層との接合面は、一体化していることを特徴とする請求項２７に記載のパワーモジュール。
  29. 　前記半導体デバイスは、前記メッキ層または前記第１アルミニウム緩和層に前記半導体デバイスの厚さの１／３～１／２食い込んで接合していることを特徴とする請求項２８に記載のパワーモジュール。
  30. 　前記絶縁シート層上に配置された第２アルミニウム緩和層を備え、
    　前記第２厚銅層は、前記第２アルミニウム緩和層上に圧延接着されていることを特徴とする請求項２３～２９のいずれか1項に記載のパワーモジュール。
  31. 　前記絶縁シート層上に配置された第２アルミニウム緩和層を備え、
    　前記第２厚銅層は、前記第２アルミニウム緩和層上にスパッタリング技術、コールドスプレー技術若しくは溶射技術を用いて接着されていることを特徴とする請求項２３～２９のいずれか1項に記載のパワーモジュール。
  32. 　前記半導体デバイスは、その上面にソース電極またはエミッタ電極とゲート電極が形成され、その下面にドレイン電極またはコレクタ電極が形成されたＦＥＴまたはＩＧＢＴであり、
    　前記絶縁シート層上に配置され、前記第２厚銅層と同一材料によりパターン形成され、前記ゲート電極に電気的に接続されるゲート信号用配線パターンおよび前記ソース電極または前記エミッタ電極に電気的に接続されるソースまたはエミッタ信号用配線パターンとを備えることを特徴とする請求項２３～３１のいずれか１項に記載のパワーモジュール。
  33. 　前記半導体デバイスは複数のチップを並列接続した構成を備えることを特徴とする請求項３２に記載のパワーモジュール。
  34. 　前記半導体デバイスは、Ｓｉ系ＩＧＢＴ、Ｓｉ系ＭＯＳＦＥＴ、ＳｉＣ系ＭＯＳＦＥＴ、ＳｉＣ系ＩＧＢＴ、ＧａＮ系ＦＥＴのいずれか、またはこれらのうちの異なる複数を備えることを特徴とする請求項１～３３のいずれか１項に記載のパワーモジュール。
  35. 　前記半導体デバイスを用いて、ワンインワンモジュール、ツーインワンモジュール、フォーインワンモジュール、シックスインワンモジュール、セブンインワンモジュール、エイトインワンモジュール、トゥエルブインワンモジュール、またはフォーティーンインワンモジュールのいずれかを構成する請求項１～３４のいずれか１項に記載のパワーモジュール。
  36. 　前記半導体デバイスを第１電源と第２電源との間に直列に接続し、直列接続された前記半導体デバイスの接続点を出力とするスイッチング回路を複数用いると共に、前記半導体デバイスの各ゲートを個別に制御してインバータ回路装置またはコンバータ回路を構成することを特徴とする請求項３５に記載のパワーモジュール。
  37. 　第２厚銅層上に第１アルミニウム緩和層を形成する工程と、
    　第１厚銅層上に絶縁シート層を介して前記第２厚銅層を配置する工程と、
    　前記第１アルミニウム緩和層上に半導体デバイスを配置し、加熱しながら加圧する加熱・加圧プロセスにより前記半導体デバイスを前記第１アルミニウム緩和層と接合する工程と、
    　前記半導体デバイスの電極と外部端子とを接続する工程と
    　を有することを特徴とするパワーモジュールの製造方法。
  38. 　第２厚銅層上に第１アルミニウム緩和層を形成する工程と、
    　前記第１アルミニウム緩和層上に半導体デバイスを配置し、加熱しながら加圧する加熱・加圧プロセスにより前記半導体デバイスを前記第１アルミニウム緩和層と接合する工程と、
    　第１厚銅層上に絶縁シート層を介して前記第２厚銅層を配置する工程と、
    　前記半導体デバイスの電極と外部端子とを接続する工程と
    　を有することを特徴とするパワーモジュールの製造方法。
  39. 　前記加熱・加圧プロセスの加熱温度は、３００℃～３５０℃を備え、加圧圧力は、１０ＭＰａ～８０ＭＰａを備えることを特徴とする請求項３７または３８に記載のパワーモジュールの製造方法。
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