CN110476244B - 功率模块及其制造方法 - Google Patents

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Abstract

功率模块(1)具备平板状的厚铜基板(2)、配置在厚铜基板(2)上的导电性的应力缓和金属层(24U)、配置在应力缓和金属层(24U)上的半导体器件(22)和配置在应力缓和金属层(24U)上的镀层(30)，半导体器件(22)隔着镀层(30)与应力缓和金属层(24U)接合。厚铜基板(2)具备第1厚铜层(14)和配置在第1厚铜层(14)上的第2厚铜层(18)，应力缓和金属层(24U)配置在第2厚铜层(18)上。半导体器件(22)的一部分嵌入应力缓和金属层(24U)并固着。半导体器件(22)与应力缓和金属层(24U)的接合面通过扩散接合或固相扩散接合而一体化。提供一种能够不增加热阻而提高接合的可靠性的功率模块。

Description

功率模块及其制造方法
技术领域
本实施方式涉及功率模块及其制造方法。
背景技术
作为功率模块的一种，以往已知下述功率模块：在包含绝缘栅双极晶体管(IGBT：Insulated Gate Bipolar Transistor)那样的功率元件(芯片)的半导体器件外围，用树脂成型。
工作状态下，半导体器件发热，因此一般在基板的背面侧配置散热片、散热鳍等散热器而散热，将半导体器件冷却。
尤其是近年来，为了低热阻化，基板部的厚铜化正在不断推进。
现有技术文献
专利文献
专利文献1：日本特开2015-195415号公报
非专利文献
非专利文献1：梨子田典弘、日向裕一朗、堀尾真史，“All-SiC模块技术”，富士电机技报，2012，第85卷，第6号，第403(15)-407(19)页。
发明内容
发明所要解决的课题
然而，基板的厚铜化中，接合的可靠性堪忧。
本实施方式提供能够不增加热阻而提高接合的可靠性的功率模块及其制造方法。
用于解决课题的方法
根据本实施方式的一个方式，提供一种功率模块，其特征在于，具备平板状的厚铜基板、配置在前述厚铜基板上的导电性的应力缓和金属层和配置在前述应力缓和金属层上的半导体器件，前述半导体器件与前述应力缓和金属层接合。
根据本实施方式的另一方式，提供一种功率模块，具备平板状的第1厚铜层、配置在前述第1厚铜层上的绝缘片层、配置在前述绝缘片层上且形成有图案的第2厚铜层、配置在前述第2厚铜层上的第1铝缓和层和配置在前述第1铝缓和层上的半导体器件，前述半导体器件与前述应力缓和金属层接合。
根据本实施方式的另一方式，提供一种功率模块的制造方法，具有：在第2厚铜层上形成第1铝缓和层的工序，在第1厚铜层上隔着绝缘片层配置前述第2厚铜层的工序，在前述第1铝缓和层上配置半导体器件、通过一边加热一边加压的加热-加压工艺使前述半导体器件与前述第1铝缓和层接合的工序，以及使前述半导体器件的电极与外部端子连接的工序。
根据本实施方式的另一方式，提供一种功率模块的制造方法，具有：在第2厚铜层上形成第1铝缓和层的工序，在前述第1铝缓和层上配置半导体器件、通过一边加热一边加压的加热-加压工艺使前述半导体器件与前述第1铝缓和层接合的工序，在第1厚铜层上隔着绝缘片层配置前述第2厚铜层的工序，以及使前述半导体器件的电极与外部端子连接的工序。
发明的效果
根据本实施方式，可以提供能够不增加热阻而提高接合的可靠性的功率模块及其制造方法。
附图说明
图1中，(a)为实施方式涉及的功率模块中能够应用的厚铜基板的示意性截面结构图，(b)为实施方式涉及的功率模块中能够应用的另一厚铜基板的示意性截面结构图。
图2中，(a)为第1实施方式涉及的功率模块的示意性截面结构图，(b)为第1实施方式的变形例涉及的功率模块的示意性截面结构图。
图3中，(a)为第2实施方式涉及的功率模块的示意性截面结构图，(b)为第2实施方式的变形例涉及的功率模块的示意性截面结构图。
图4中，(a)为第3实施方式涉及的功率模块的示意性截面结构图，(b)为第3实施方式的变形例涉及的功率模块的示意性截面结构图。
图5中，(a)为比较例1涉及的功率模块的示意性截面结构图(厚铜+绝缘层结构例)，(b)为比较例2涉及的功率模块的示意性截面结构图(厚铜+陶瓷基板结构例)。
图6为实施方式涉及的功率模块的加压加工工序的说明图，(a)为将半导体器件搭载在铝缓和层上的工序图，(b)为加热-加压工序图，(c)为加热-加压工序后的形状的说明图，为半导体器件一部分埋入铝缓和层的形状。
图7为实施方式涉及的功率模块中，半导体器件一部分埋入铝缓和层的形状的详细说明图。
图8为实施方式涉及的功率模块中，热循环测试中的温度曲线例。
图9中，(a)为用于利用超声波探伤装置(SAT：Scanning Acoustic Tomography(扫描声学层析成像))进行内部观察的实验体系的示意性说明图，(b)为内部观察到的图像的示意图，(c)为样品的示意性截面结构图。
图10中，(a)为通过Ag烧成在厚铜基板上搭载了半导体器件的比较例1涉及的功率模块的初始状态的SAT图像例，(b)为用于说明图10(a)的线图，(c)为样品的示意性截面结构图。
图11为显示比较例1涉及的功率模块的热循环测试结果的图，(a)为显示200循环(-50℃～+300℃，30分钟)后接合层的劣化的SAT图像例，(b)为用于说明图11(a)的线图，(c)为样品的示意性截面结构图。
图12中，(a)为DBA基板上搭载有半导体器件的实施方式涉及的功率模块的初始状态的SAT图像例，(b)为用于说明图12(a)的线图，(c)为样品的示意性截面结构图。
图13为显示DBA基板上搭载有半导体器件的实施方式涉及的功率模块的热循环测试结果的图，(a)为200循环(-50℃～+300℃，30分钟)后的SAT图像例，(b)为用于说明图13(a)的线图，(c)为样品的示意性截面结构图。
图14中，(a)为显示使陶瓷基板厚铜化、搭载有半导体器件的比较例2涉及的功率模块中，50循环(-50℃～+200℃)后Cu/SiN陶瓷间的劣化的SAT图像例，(b)为用于说明图14(a)的线图，(c)为样品的示意性截面结构图。
图15中，(a)为显示使陶瓷基板厚铜化、搭载有半导体器件的比较例2涉及的功率模块中，100循环(-50℃～+200℃)后Cu/SiN陶瓷间的劣化的SAT图像例，(b)为用于说明图15(a)的线图，(c)为样品的示意性截面结构图。
图16中，(a)为使陶瓷基板厚铜化、搭载有半导体器件的比较例2涉及的功率模块的初始状态的SAT图像例，(b)为用于说明图16(a)的线图，(c)为样品的示意性截面结构图。
图17中，(a)为显示使陶瓷基板厚铜化、搭载有半导体器件的比较例2涉及的功率模块中，200循环(-50℃～+300℃，30分钟)后接合层的劣化的SAT图像例，(b)为用于说明图17(a)的线图，(c)为样品的示意性截面结构图。
图18为实施方式涉及的功率模块中，以铝缓和层的厚度tA为参数，热阻RTj-w与Cu厚t1的关系的模拟结果。
图19为用于对实施方式涉及的功率模块中铝缓和层的厚度tA和Cu厚t1的模拟条件进行说明的图。
图20为用于对实施方式涉及的功率模块中热阻RTj-w的模拟条件进行说明的图，同时，为能够搭载于冷却器的实施方式涉及的功率模块的示意性截面结构图(构成例1)。
图21中，(a)为在DBA基板上隔着Ag烧成层形成半导体器件的功率模块的示意性截面结构图，(b)为半导体器件/Ag烧成层/Al层的接合部的截面显微镜照片例(加压压力22MPa)，(c)为用于说明图21(b)的线图。
图22中，(a)为对应于图21的功率模块中半导体器件/Ag烧成层/Al层的接合部的截面SEM照片例(加压压力22MPa)，(b)为用于说明图22(a)的线图。
图23中，(a)为在DBA基板上隔着Ag烧成层形成半导体器件的功率模块中半导体器件/Ag烧成层/Al层的接合部的截面显微镜照片例(加压压力38MPa)，(b)为用于说明图23(a)的线图。
图24中，(a)为在DBA基板上隔着Ag烧成层形成半导体器件的功率模块中半导体器件/Ag烧成层/Al层的接合部的截面显微镜照片例(加压压力86MPa)，(b)为用于说明图24(a)的线图。
图25为能够搭载于冷却器的实施方式涉及的功率模块的示意性截面结构图(构成例2)。
图26为能够搭载于冷却器的实施方式涉及的功率模块的示意性截面结构图(构成例3)。
图27为能够搭载于冷却器的实施方式涉及的功率模块的示意性截面结构图(构成例4)。
图28为实施方式涉及的功率模块的制造方法，(a)为Al/Cu材的制造工序图，(b)为绝缘片粘贴工序图，(c)为半导体器件接合形成工序图，(d)为树脂模形成工序图。
图29为实施方式涉及的功率模块的另一制造方法，(a)为Al/Cu材的制造工序图，(b)为半导体器件接合形成工序图，(c)为绝缘片粘贴工序图，(d)为树脂模形成工序图。
图30中，(a)为实施方式涉及的功率模块，是一对一(1in 1)模块的示意性平面图案构成图，(b)为沿图30(a)的I-I线的示意性截面结构图。
图31为实施方式涉及的功率模块，是一对一(1in 1)模块的示意性俯视图。
图32为实施方式涉及的功率模块，(a)为一对一模块的SiC MOSFET的示意性电路表示图，(b)为一对一模块的IGBT的示意性电路表示图。
图33为实施方式涉及的功率模块，是一对一模块的SiC MOSFET的详细电路表示图。
图34为实施方式涉及的功率模块，是二合一(2in 1)模块的示意性平面图案构成图。
图35为实施方式涉及的功率模块，是二合一模块的示意性俯视图。
图36为实施方式涉及的功率模块，(a)为二合一模块的SiC MOSFET的示意性电路表示图，(b)为二合一模块的IGBT的示意性电路表示图。
图37为实施方式涉及的功率模块中能够应用的半导体器件的例子，是包括源极焊盘电极SPD、栅极焊盘电极GPD的SiC MOSFET的示意性截面结构图。
图38为实施方式涉及的功率模块中能够应用的半导体器件的例子，是包括发射极焊盘电极EPD、栅极焊盘电极GPD的IGBT的示意性截面结构图。
图39为实施方式涉及的功率模块中能够应用的半导体器件的例子，是SiC DI(Double Implanted，双植入)MOSFET的示意性截面结构图。
图40为实施方式涉及的功率模块中能够应用的半导体器件的例子，是SiC T(Trench，沟槽栅)MOSFET的示意性截面结构图。
图41是在使用实施方式涉及的功率模块构成的三相交流逆变器的电路构成中，(a)使用SiC MOSFET作为半导体器件、在电源端子PL-接地端子NL间连接有缓冲电容器的电路构成例；(b)使用IGBT作为半导体器件、在电源端子PL-接地端子NL间连接有缓冲电容器的电路构成例。
图42是在使用实施方式涉及的功率模块构成的三相交流逆变器的电路构成中，使用SiC MOSFET作为半导体器件的三相交流逆变器的电路构成图。
图43是在使用实施方式涉及的功率模块构成的三相交流逆变器的电路构成中，使用IGBT作为半导体器件的三相交流逆变器的电路构成图。
图44为应用扩散接合技术的一个实施方式涉及的功率模块的制造方法的说明图，(a)为扩散接合形成前的SiC半导体器件背面附近的示意性截面图，(b)为扩散接合形成前的厚铜基板表面附近的示意性截面图。
图45为应用扩散接合技术对SiC半导体器件背面和厚铜基板表面加热-加压而形成扩散接合的一个实施方式涉及的功率模块的示意性截面图。
图46中，(a)为应用扩散接合技术的一个实施方式涉及的功率模块的扩散接合附近的截面结构的扫描型电子显微镜(SEM：Scanning Electron Microscope)照片例，(b)为用于说明图46(a)的线图。
图47中，(a)为应用银烧成接合技术的一个实施方式涉及的功率模块的银烧成接合附近的截面结构的SEM照片例，(b)为用于说明图47(a)的线图。
图48中，(a)为应用本技术的一个实施方式涉及的功率模块的厚铜基板表面附近的示意性截面图(其1)，(b)为厚铜基板表面附近的示意性截面图(其2)。
图49为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试中使用的基板结构的示意性截面图。
图50为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试结果，(a)为初始状态(0循环)的SAT图像例，(b)为用于说明图50(a)的线图。
图51为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试结果，(a)为500循环(-40℃～+150℃，各30分钟)后的SAT图像例，(b)为用于说明图51(a)的线图。
图52为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试结果，(a)为1000循环(-40℃～+150℃，各30分钟)后的SAT图像例，(b)为用于说明图52(a)的线图。
图53为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试结果，(a)为1500循环(-40℃～+150℃，各30分钟)后的SAT图像例，(b)为用于说明图53(a)的线图。
图54为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试结果，(a)为2000循环(-40℃～+150℃，各30分钟)后的SAT图像例，(b)为用于说明图54(a)的线图。
具体实施方式
接下来，参照附图对实施方式进行说明。以下附图的记载中，对于相同或类似的部分给予了相同或类似的符号。其中，应当注意的是，附图是示意性的，厚度与平面尺寸的关系、各层的厚度比率等与实际情况有所不同。因此，具体的厚度、尺寸应当参考以下的说明来判断。此外，附图相互之间当然也包括尺寸关系、比率互不相同的部分。
此外，以下所示实施方式例示的是用于将技术构思具体化的装置、方法，并非将构成部件的材质、形状、结构、配置等限定于下述方式。其实施方式可以在权利要求书中进行各种变更。
[实施方式]
(厚铜基板例)
实施方式涉及的功率模块1中能够应用的厚铜基板2的示意性截面结构显示于图1(a)，实施方式涉及的功率模块1中能够应用的另一厚铜基板2的示意性截面结构显示于图1(b)。
如图1(a)所示，实施方式涉及的功率模块1中能够应用的厚铜基板2具备第2厚铜层18和配置在第2厚铜层18上的第1铝缓和层24U。进一步，可以具备夹着第2厚铜层18而与第1铝缓和层24U相对地配置于第2厚铜层18背面的第2铝缓和层24D。进一步，第1铝缓和层24U上可以具备第1镀层30U。
如图1(b)所示，实施方式涉及的功率模块1中能够应用的另一厚铜基板2的示意性截面结构可以进一步具备夹着第2厚铜层18而与第1镀层30U相对地配置于第2铝缓和层24D背面的第2镀层30D。
第2厚铜层18可以使用经退火的铜板等。第2厚铜层18与第1铝缓和层24U轧制粘接。同样地，第2厚铜层18与第2铝缓和层24D轧制粘接。第2厚铜层18的厚度例如约为2mm以上。此外，第1铝缓和层24U、第2铝缓和层24D的厚度例如可以约为0.1mm以下。
此外，举个典型例子，第1铝缓和层24U、第2铝缓和层24D的厚度例如可以具有约0.01mm～0.5mm的范围，第2厚铜层18的厚度例如可以具有约1mm～3mm的范围。
此外，第1镀层30U、第2镀层30D例如可以使用以银(Ag)、金(Au)、钯(Pd)等为主要成分的电镀材料。第1镀层30U、第2镀层30D的厚度例如约为0.1μm～5μm左右。
此外，代替利用上述轧制技术进行的粘接，也可以使用溅射技术、冷喷技术或熔射(Thermal spraying)技术来粘接。
此外，厚铜基板2的构成不限于图1(a)、图1(b)所示构成，例如可以如后述图2、图3所示在第1厚铜层14上配置第2厚铜层18，也可以如图27所示在绝缘基板(参照图25)上配置第2厚铜层18。
(第1实施方式)
第1实施方式涉及的功率模块1的示意性截面结构显示于图2(a)，第1实施方式的变形例涉及的功率模块1的示意性截面结构显示于图2(b)。
如图2(a)所示，第1实施方式涉及的功率模块1具备平板状的厚铜基板2、配置在厚铜基板2上的导电性的应力缓和金属层24U和配置在应力缓和金属层24U上的半导体器件22。其中，半导体器件22与应力缓和金属层24U接合。
此外，如图2(a)所示，第1实施方式涉及的功率模块1具备配置在应力缓和金属层24U上的镀层30，半导体器件22隔着镀层30与应力缓和金属层24U接合。
此外，如图2(a)所示，第1实施方式涉及的功率模块1中，半导体器件22的一部分嵌入应力缓和金属层24U并固着。
此外，第1实施方式涉及的功率模块1中，半导体器件22与应力缓和金属层24U的接合面可以是一体化的。即，可以通过扩散接合或固相扩散接合而接合。
此外，通过加热-加压接合，半导体器件22在应力缓和金属层24U中嵌入例如约0～100μm左右而接合。或者，也可以按半导体器件22厚度的约1/3～1/2左右嵌入应力缓和金属层24U而接合。
此外，作为应力缓和金属层24U，可以使用铝层(第1铝缓和层)。
此外，也可以如图2(a)所示，第1实施方式涉及的功率模块1中，厚铜基板2具备第1厚铜层14和配置在第1厚铜层14上的第2厚铜层18，应力缓和金属层24U配置在第2厚铜层18上。
此外，也可以如图2(a)所示，第1实施方式涉及的功率模块1中，厚铜基板2具备配置在第1厚铜层14上的绝缘片层16，第2厚铜层18配置在绝缘片层16上。图2中，绝缘片层16的大小呈与厚铜层18同样的大小，但通过比厚铜层18大，能够降低短路的风险。
半导体器件22与应力缓和金属层24U可以通过扩散接合或固相扩散接合而接合。
此外，半导体器件22可以通过一边加热一边加压的加热-加压工艺接合在应力缓和金属层24U上。
根据后述热阻的模拟结果(图18)，第1实施方式涉及的功率模块1中，优选第1铝缓和层24U的厚度为0.1mm以下、第2厚铜层18的厚度为2mm以上。
作为在第2厚铜层18上形成第1铝缓和层24U的方法，可以是通过轧制粘接等进行的接合(覆层材料)。通过轧制粘接等形成的结构被称为覆层材料。此外，代替利用轧制技术进行的粘接，也可以使用溅射技术、冷喷技术或熔射技术来粘接。
在第1铝缓和层24U上形成镀层30的理由是为了使半导体器件22与第1铝缓和层24U良好地接合。此外，代替使用镀层30，例如也可以应用通过熔射形成皮膜。
绝缘片层16例如是以环氧系、聚酰亚胺系树脂等为基础树脂的半固化材料的片层。绝缘片层16的导热率为10W/mK以上，厚度例如为0.1mm～0.2mm。使用绝缘片层16的理由是为了比陶瓷基板成本低。
进一步，也可以如图2(a)所示，第1实施方式涉及的功率模块1具备冷却器10，第1厚铜层14隔着焊锡层12配置在冷却器10上。作为焊锡层12的材料，可以使用Sn系焊锡层。此外，也可以使用Ag烧成层、Cu烧成层。此外，还可以使用热复合物。此外，实施方式涉及的功率模块1中，冷却器10有水冷式或气冷式。
(变形例)
如图2(b)所示，第1实施方式的变形例涉及的功率模块1具备配置在绝缘片层16上的第2铝缓和层24D。第2厚铜层18可以通过轧制粘接等接合在第2铝缓和层24D上。其他构成与第1实施方式涉及的功率模块1是同样的。
根据第1实施方式及其变形例，可以提供能够不增加热阻而提高接合的可靠性的功率模块及其制造方法。
(第2实施方式)
第2实施方式涉及的功率模块1的示意性截面结构显示于图3(a)，第2实施方式的变形例涉及的功率模块1的示意性截面结构显示于图3(b)。
如图3(a)所示，第2实施方式涉及的功率模块1具备配置在镀层30上的Ag烧成层20，半导体器件22隔着Ag烧成层20和镀层30与应力缓和金属层24U接合。
第2实施方式涉及的功率模块1中，半导体器件22可以隔着Ag烧成层20与镀层30和应力缓和金属层24U接合。其他构成与第1实施方式涉及的功率模块1是同样的。此外，图3中，Ag烧成层20的大小呈与半导体器件22同样的大小，也可以比半导体器件22大。
(变形例)
如图3(b)所示，第2实施方式的变形例涉及的功率模块1具备配置在绝缘片层16上的第2铝缓和层24D。第2厚铜层18可以通过轧制粘接等接合在第2铝缓和层24D上。其他构成与第2实施方式涉及的功率模块1是同样的。
根据第2实施方式及其变形例，可以提供能够不增加热阻而提高接合的可靠性的功率模块及其制造方法。
(第3实施方式)
第3实施方式涉及的功率模块1的示意性截面结构显示于图4(a)，第3实施方式的变形例涉及的功率模块1的示意性截面结构显示于图4(b)。
如图4(a)所示，第3实施方式涉及的功率模块1具备配置在应力缓和金属层24U上的Ag烧成层20，半导体器件22隔着Ag烧成层20与应力缓和金属层24U接合。
第3实施方式涉及的功率模块1中，半导体器件22与应力缓和金属层24U可以隔着Ag烧成层20通过固相扩散而接合。
此外，半导体器件22也可以通过一边加热一边加压的加热-加压工艺而隔着Ag烧成层20接合在应力缓和金属层24U上。
(变形例)
如图4(b)所示，第3实施方式的变形例涉及的功率模块1具备配置在绝缘片层16上的第2铝缓和层24D。第2厚铜层18可以通过轧制粘接等接合在第2铝缓和层24D上。其他构成与第3实施方式涉及的功率模块1是同样的。
根据第3实施方式及其变形例，可以提供能够不增加热阻而提高接合的可靠性的功率模块及其制造方法。
(比较例)
比较例1涉及的功率模块1A的示意性截面结构(厚铜+绝缘层结构例)显示于图5(a)。
如图5(a)所示，比较例1涉及的功率模块1A具备厚铜基板2A、配置在厚铜基板2A上的Ag烧成层20和配置在Ag烧成层20上的半导体器件22。
进一步，如图5(a)所示，厚铜基板2A具备第1厚铜层14A和配置在第1厚铜层14A上的第2厚铜层18A。这里，Ag烧成层20配置在第2厚铜层18A上。
此外，如图5(a)所示，具备配置在第1厚铜层14A上的绝缘片层16A。第2厚铜层18A配置在绝缘片层16A上。
半导体器件22隔着Ag烧成层20与第2厚铜层18A连接。
进一步，如图5(a)所示，比较例1涉及的功率模块1A具备冷却器10，第1厚铜层14A隔着焊锡层12配置在冷却器10上。
比较例1涉及的功率模块1A中，将厚铜基板2A与半导体器件22隔着Ag烧成层20连接，因此如在图9～图11中说明的那样，存在因接合层的劣化导致可靠性降低的担忧。
比较例2涉及的功率模块1B的示意性截面结构(厚铜+陶瓷基板结构例)显示于图5(b)。
如图5(b)所示，比较例2涉及的功率模块1B具备绝缘基板2B、配置在绝缘基板2B上的Ag烧成层20和配置在Ag烧成层20上的半导体器件22。
进一步，如图5(b)所示，绝缘基板2B具备第1厚铜层14B和隔着陶瓷基板17配置在第1厚铜层14B上的第2厚铜层18B。其中，Ag烧成层20配置在第2厚铜层18B上。
半导体器件22隔着Ag烧成层20与第2厚铜层18A连接。
进一步，如图5(b)所示，比较例2涉及的功率模块1B具备冷却器10，第1厚铜层14B隔着焊锡层12配置在冷却器10上。
比较例2涉及的功率模块1B中，将绝缘基板2B与半导体器件22隔着Ag烧成层20连接，因此也存在可靠性降低的可能。此外，比较例2涉及的功率模块1B具备厚铜+陶瓷基板结构，因此成本提高。
实施方式及其变形例涉及的功率模块1中，通过在厚铜基板2上例如导入铝缓和层24U作为应力缓和金属层24U，能够不增加热阻而提高可靠性。进一步，能够通过扩散接合或固相扩散接合进行接合，因此还带来工序数的减少。
(加压加工工序)
作为实施方式涉及的功率模块的加压加工工序的说明图，将半导体器件22搭载在铝缓和层24U上的工序显示于图6(a)，加热-加压工序显示于图6(b)。此外，作为加热-加压工序后的形状、半导体器件22一部分埋入至铝缓和层24U的形状的说明图显示于图6(c)。图6中，对通过第1实施方式、第3实施方式中的加热-加压工序将半导体器件22一部分埋入铝缓和层24U的结构进行了说明，省略了镀层30、Ag烧成层20的图示。
(A)首先，如图6(a)所示，作为芯片安装工序，将半导体器件22搭载在铝缓和层24U上。这里，铝缓和层24U通过轧制粘接等形成在厚铜基板2的第2厚铜层18上。此外，代替上述利用轧制技术进行的粘接，也可以使用溅射技术、冷喷技术或熔射技术来粘接。
(B)接下来，如图6(b)所示，将上述结构配置在加热器等加热装置(省略图示)上，使用加压板26实施加热-加压工序。加热温度例如约为300℃～350℃左右，加压压力PA例如约为10MPa～80MPa左右。
(C)如图6(c)所示，加热-加压工序后的形状具有半导体器件22一部分埋入铝缓和层24U的形状。由于铝缓和层24U材质的刚性(柔软性)，加热-加压工序后，铝由于加热加压而变形，因此如图6(c)所示，由SiC构成的半导体器件呈部分埋入铝缓和层24U的形状。
第1实施方式、第3实施方式涉及的功率模块1中，半导体器件22一部分埋入铝缓和层24U的形状的详细说明图显示于图7。相对于半导体器件22的厚度tD，铝缓和层24U中，半导体器件22仅按照第1铝缓和层的加压厚度tB埋入铝缓和层24U。此外，如图6(c)所示，半导体器件22的侧壁部与台形形状的铝缓和层24U表面的距离(第1铝缓和层表面与半导体器件的间隔距离)SD优选为相对于施加在半导体器件22表面与铝缓和层24U之间的电场强度的爬电距离左右。此外，铝缓和层24U的台形形状部分的锥角θ例如约为30度～60度左右。
使用Ag烧成层20的比较例1、2涉及的功率模块1A、1B的制造方法中，通过在厚铜基板2A、绝缘基板2B上涂布Ag糊材的工序、芯片安装工序、预干燥工序、加热-加压工序进行接合。另一方面，第1实施方式、第3实施方式涉及的功率模块1的制造方法中，可以通过在具备铝缓和层24U的厚铜基板2上安装芯片的工序、加热-加压工序进行接合。
在使用Ag烧成层20的比较例1、2涉及的功率模块1A、1B中确认到接合层的劣化。接合层的劣化是指Ag烧成层20的劣化。Cu和SiC的线膨胀系数(材料相对于温度变化的伸长率)不同(SiC为3ppm/K，Cu为16.5ppm/K)，因此由于环境温度、器件的发热，热应力作用于Ag烧成层20，观察到Ag烧成层20的劣化。
第1～第3实施方式涉及的功率模块中，可以利用柔软的铝缓和层24U来缓和Cu与SiC间的热应力。进一步，可以采用第3实施方式那样在铝缓和层24U上预先具备Ag烧成层20的结构。
(热循环测试)
第1～第3实施方式涉及的功率模块中，热循环测试中的温度曲线例显示于图8。即，如图8所示，在-50℃～200℃的范围内进行热循环测试。热循环1个循环的周期为80分钟，其细项为：-50℃30分钟、从-50℃升温至+200℃的时间10分钟、+200℃30分钟、从+200℃冷却至-50℃的时间10分钟(参照图8)。
(利用超声波探伤装置进行的内部观察)
用于利用超声波探伤装置(SAT：Scanning Acoustic Tomography(扫描声学层析成像))进行内部观察的实验体系的示意性说明图显示于图9(a)，内部观察到的图像的示意图显示于图9(b)，样品的示意性截面结构显示于图9(c)。图9(a)中显示的是用于用超声探测器29对比较例涉及的功率模块扫描而进行内部观察的SAT实验体系的示意性结构，比较例涉及的该功率模块具备厚铜层18A和在厚铜层18A上形成Ag烧成层20作为接合层的半导体器件22。
比较例涉及的功率模块中，由于环境温度、器件的发热，热应力作用于Ag烧成层20，如图9(a)和图9(b)所示，Ag烧成层20中形成裂纹23B，Ag烧成层20容易劣化。
(厚铜基板：比较例1)
在厚铜层18A上以Ag烧成层20为接合层而搭载半导体器件22的比较例1涉及的功率模块的初始状态的SAT图像例显示于图10(a)，用于说明图10(a)的线图显示于图10(b)。此外，样品的示意性截面结构显示于图10(c)。
作为显示比较例1涉及的功率模块的热循环测试结果的图，显示200循环(-50℃～+300℃，30分钟)后接合层的劣化的SAT图像例显示于图11(a)，用于说明图11(a)的线图显示于图11(b)。此外，样品的示意性截面结构显示于图11(c)。
如图11(a)和图11(b)所示，根据200循环后(-50℃～+300℃，30分钟)的结果，厚铜基板中，接合层的劣化显著。
(DBA基板)
使用陶瓷基板17和在陶瓷基板17上下形成了铝层24A、24B的DBA(Direct BondedAluminum，直接连接铝材)基板、并且在DBA基板上搭载有半导体器件22的功率模块的初始状态的SAT图像例显示于图12(a)，用于说明图12(a)的线图显示于图12(b)。此外，样品的示意性截面结构显示于图12(c)。在DBA基板上搭载有半导体器件22的功率模块结构使用具备铝层24A、24B的陶瓷基板17，表现出与实施方式涉及的功率模块同样的缓和效果。
作为在DBA基板上搭载有半导体器件22的功率模块的热循环测试结果，200循环(-50℃～+300℃，30分钟)后的SAT图像例显示于图13(a)，用于说明图13(a)的线图显示于图13(b)。此外，样品的示意性截面结构显示于图13(c)。这里，实验中使用的DBA基板的铝层24A、24B的厚度约为0.4mm，陶瓷基板17的厚度约为0.635mm。
如图13(a)和图13(b)所示，根据200循环后(-50℃～+300℃，30分钟)的结果，DBA基板中上侧的铝层24A发挥与实施方式涉及的功率模块1中的铝缓和层24U同样的功能。即，表现出与铝缓和层24U带来的缓和效果同样的缓和效果。
(厚铜化陶瓷基板：比较例2)
显示使用陶瓷基板17和在陶瓷基板17上下形成了厚铜层14B、18B的厚铜化陶瓷基板、并且在厚铜层18B上隔着Ag烧成层20搭载有半导体器件22的比较例2涉及的功率模块中50循环(-50℃～+200℃)后Cu/SiN陶瓷间的劣化的SAT图像例显示于图14(a)，用于说明图14(a)的线图显示于图14(b)。此外，样品的示意性截面结构显示于图14(c)。
此外，显示比较例2涉及的功率模块中100循环(-50℃～+200℃)后Cu/SiN陶瓷间的劣化的SAT图像例显示于图15(a)，用于说明图15(a)的线图显示于图15(b)。此外，样品的示意性截面结构显示于图15(c)。
如图14(a)和图14(b)、图15(a)和图15(b)所示，根据热冲击试验(-50℃～+200℃)的结果，如果使陶瓷基板厚铜化，则观察到陶瓷凝聚破坏导致的陶瓷基板可靠性的降低。凝聚破坏是物质自身破坏而碎裂的现象，而不是在物质与物质的界面碎裂。陶瓷凝聚破坏表示作为陶瓷的SiN的内部发生破坏。
使陶瓷基板厚铜化、搭载有半导体器件的比较例2涉及的功率模块的初始状态的SAT图像例显示于图16(a)，用于说明图16(a)的线图显示于图16(b)。此外，样品的示意性截面结构显示于图16(c)。
此外，显示使陶瓷基板厚铜化、搭载有半导体器件的比较例2涉及的功率模块中200循环(-50℃～+300℃，30分钟)后接合层的劣化的SAT图像例显示于图17(a)，用于说明图17(a)的线图显示于图17(b)。此外，样品的示意性截面结构显示于图17(c)。
如图16(a)和图16(b)、图17(a)和图17(b)所示，根据200循环(-50℃～+300℃，30分钟)的结果，由于在陶瓷基板中也厚铜化，接合层的劣化显著。
这里，接合层的劣化是Ag烧成层20的劣化。Cu与SiC的线膨胀系数(材料相对于温度变化的伸长率)不同(SiC为3ppm/K，Cu为16.5ppm/K)，因此，由于环境温度、器件的发热，热应力作用于Ag烧成层20，观察到Ag烧成层20的劣化。
第1～第3实施方式涉及的功率模块中，可以利用柔软的铝缓和层24U来缓和Cu与SiC间的热应力。
(热阻模拟)
第1实施方式涉及的功率模块中，以铝缓和层24U的厚度tA为参数的热阻RTj-w与第2厚铜层18的厚度t1的关系的模拟结果显示于图18。此外，用于对第1实施方式涉及的功率模块中铝缓和层24U的厚度tA和第2厚铜层18的厚度t1的模拟条件进行说明的图显示于图19，用于对热阻RTj-w的模拟条件进行说明的图显示于图20。此外，图19中，镀层30省略了图示。此外，图20中，显示的是将第3实施方式涉及的功率模块1搭载于水冷式的冷却器10的例子，第1～第2实施方式涉及的功率模块1也能够与图20同样地搭载于水冷式的冷却器10。
热阻模拟结果中，边界条件设为背面65℃、传热系数＝5000(W/m2K)，铝缓和层24U的厚度tA设为0.03mm、0.05mm、0.1mm、0.5mm、1mm。
背面65℃是指，假定在冷却器10的下层面，作为边界条件，为固定65℃。因为是水冷式，所以设定传热系数＝5000(W/m2K)。即，如图20所示，铝制的冷却器10中，作为冷却水10W，使冷却水10W的温度为固定65℃。传热系数是指通过2个物体的接触面的热进行传递的容易度，与导热率是不同的。
热阻模拟中，在SiC半导体器件22/铝缓和层24U/第2厚铜层18/绝缘片层16/第1厚铜层14/SnAgCu焊锡层12/铝冷却器10的结构中，按SiC半导体器件22的厚度＝350μm/铝缓和层24U的厚度tA参数/第2厚铜层18的厚度t1参数/绝缘片层16的厚度＝0.1mm/第1厚铜层14的厚度t2＝0.3mm/SnAgCu焊锡层12的厚度＝0.2mm/铝冷却器10的厚度＝1mm来计算。
比较例1中，在SiC半导体器件22/Ag烧成层20/第2厚铜层18A/绝缘片层16A/第1厚铜层14A/SnAgCu焊锡层12/铝冷却器10的结构中，按SiC半导体器件22的厚度＝350μm/Ag烧成层20的厚度＝60μm/第2厚铜层18A的厚度＝3mm/绝缘片层16A的厚度＝0.1mm/第1厚铜层14的厚度＝0.3mm/SnAgCu焊锡层12的厚度＝0.2mm/铝冷却器10的厚度＝1mm来计算。
热阻RTj-w表示SiC半导体器件22的Tj(结温)与Tw(冷却水温度)间的热阻。
第1实施方式涉及的功率模块中，通过调节铝缓和层24U的厚度tA和第2厚铜层18的厚度t1，得到与比较例1同等的热阻。这里，比较例1对应于图5(a)所示的厚铜+绝缘层结构。
根据热阻模拟结果，第1实施方式涉及的功率模块中，第2厚铜层18的厚度t1优选具有1mm～3mm的范围。
此外，根据热阻模拟结果，第1实施方式涉及的功率模块中，铝缓和层24U的厚度优选具有0.01mm～0.5mm的范围。
此外，模拟中，第1厚铜层14的厚度例如是固定为约0.3mm而算出的，但最适值在1mm～2mm内。
(固相扩散接合后的嵌入例)
关于形成固相扩散接合后的半导体器件22向铝缓和层24的嵌入，以改变工艺中的加压压力而接合在DBA基板上的样品为例进行说明。
在DBA基板(Al/SiN/Al)上隔着Ag烧成层20形成半导体器件22的功率模块的示意性截面结构显示于图21(a)，半导体器件22/Ag烧成层20/Al层24A的接合部的截面显微镜照片例(加压压力22MPa)显示于图21(b)，用于说明图21(b)的线图显示于图21(c)。
此外，对应于图21的功率模块中，半导体器件22/Ag烧成层20/Al层24A的接合部的截面SEM照片例(加压压力22MPa)显示于图22(a)，用于说明图22(a)的线图显示于图22(b)。图21、图22所示例子中，加压压力为22MPa，观察到约10μm以下的嵌入量。
在DBA基板(Al/SiN/Al)上隔着Ag烧成层20形成半导体器件22的功率模块中，半导体器件22/Ag烧成层20/Al层24A的接合部的截面显微镜照片例(加压压力38MPa)显示于图23(a)，用于说明图23(a)的线图显示于图23(b)。图23所示例子中，加压压力为38MPa，观察到约50μm～60μm左右的嵌入量。
在DBA基板(Al/SiN/Al)上隔着Ag烧成层20形成半导体器件22的功率模块中，半导体器件22/Ag烧成层20/Al层24A的接合部的截面显微镜照片例(加压压力86MPa)显示于图24(a)，用于说明图24(a)的线图显示于图24(b)。图24所示例子中，加压压力为86MPa，观察到约50μm～60μm左右的嵌入量。图24所示例子中，在半导体器件22的侧壁部观察到Al层24A的隆起结构，与平坦部相比，嵌入量约为50μm～60μm左右。
(冷却器搭载例)
(构成例1)
如图20所示，能够搭载于冷却器10的第3实施方式涉及的功率模块(构成例1)具备冷却器10和配置在冷却器10上的第1热复合物层12TH。这里，厚铜基板2隔着第1热复合物层12TH配置在冷却器10上。其他构成与图4(a)所示第3实施方式涉及的功率模块是同样的。此外也可以是：代替第1热复合物层12TH，具备焊锡层、银烧成层或扩散接合层，并且厚铜基板2隔着焊锡层、银烧成层或扩散接合层中的任一种而配置在冷却器10上。
进一步，如图20所示，能够搭载于冷却器10的第3实施方式涉及的功率模块(构成例1)可以具备夹着第2厚铜层18而与第1铝缓和层24U相对地配置的第2铝缓和层24D。此外，构成例1中公开了水冷式的例子，也可以采用气冷式。此外，构成例1中搭载的功率模块也可以为第3实施方式的变形例涉及的功率模块。此外，构成例1中，搭载于冷却器10的功率模块可以为第1～第2实施方式及其变形例涉及的功率模块。
(构成例2)
如图25所示，能够搭载于冷却器10的第3实施方式涉及的功率模块(构成例2)具备冷却器10和配置在冷却器10上的第1热复合物层12TH。这里，厚铜基板2隔着第1热复合物层12TH配置在冷却器10上。其他构成与图4(a)所示第3实施方式涉及的功率模块是同样的。
进一步，如图25所示，能够搭载于冷却器10的第3实施方式涉及的功率模块(构成例2)可以具备夹着第2厚铜层18而与第1铝缓和层24U相对地配置的第2铝缓和层24D。此外，构成例2中公开了气冷式的例子，也可以采用水冷式。此外，构成例2中搭载的功率模块也可以为第3实施方式的变形例涉及的功率模块。此外，构成例2中，搭载于冷却器10的功率模块可以为第1～第2实施方式及其变形例涉及的功率模块。
(构成例3)
如图26所示，能够搭载于冷却器10的实施方式涉及的功率模块(构成例3)具备冷却器10和配置在冷却器10上的绝缘片16。这里，第2厚铜层18隔着绝缘片16配置在冷却器10上。这里，如图26所示，构成例3对应于使用第2厚铜层18作为厚铜基板2的例子。其他构成与图4(a)所示第3实施方式涉及的功率模块是同样的。
进一步，如图26所示，能够搭载于冷却器10的实施方式涉及的功率模块(构成例3)可以具备夹着第2厚铜层18而与第1铝缓和层24U相对地配置的第2铝缓和层24D。此外，构成例3中公开了气冷式的例子，也可以采用水冷式。此外，构成例3中搭载的功率模块也可以为第3实施方式的变形例涉及的功率模块。此外，构成例3中，搭载于冷却器10的功率模块可以为第1～第2实施方式及其变形例涉及的功率模块。
(构成例4)
如图27所示，能够搭载于冷却器10的实施方式涉及的功率模块(构成例4)具备冷却器10和配置在冷却器10上的绝缘基板2B。这里，绝缘基板2B隔着第1热复合物层12TH配置在冷却器10上。
这里，如图27所示，构成例4对应于使用第2厚铜层18作为厚铜基板2的例子。进一步，构成例4也可以具备配置在绝缘基板2B上的第2热复合物层16TH，并且厚铜基板2配置在第2热复合物层16TH上。
绝缘基板2B例如可以具备DBC(Direct Bonding Copper，直接连接铜材)基板，该DBC基板具备陶瓷基板17、配置于陶瓷基板17表面的Cu层18B和配置于陶瓷基板17背面的Cu层14B。其中，绝缘基板2B也可以使用AMB(Active Metal Brazed(活性金属钎焊)、ActiveMetal Bond(活性金属连接))基板或DBA基板等。此外，绝缘基板2B可以具备DBC(DirectBonding Copper，直接连接铜材)基板，该DBC基板具有陶瓷基板17、配置于陶瓷基板17表面的Cu层18B和配置于陶瓷基板17背面的Cu层14B。此外，绝缘基板2B可以具备陶瓷板17(上下不接合有铜箔等)。其他构成与图4(a)所示第3实施方式涉及的功率模块是同样的。
进一步，如图27所示，能够搭载于冷却器10的实施方式涉及的功率模块(构成例4)可以具备夹着第2厚铜层18而与第1铝缓和层24U相对地配置的第2铝缓和层24D。此外，构成例4中公开了气冷式的例子，也可以采用水冷式。此外，构成例4中搭载的功率模块也可以为第3实施方式的变形例涉及的功率模块。此外，构成例4中，搭载于冷却器10的功率模块可以为第1～第2实施方式及其变形例涉及的功率模块。
以上的构成例1～4中，冷却器10为水冷式或气冷式，用于车载设备。
(功率模块的制造方法)
作为实施方式涉及的功率模块的制造方法，Al/Cu材的制造工序显示于图28(a)，绝缘片粘贴工序显示于图28(b)，半导体器件接合形成工序显示于图28(c)，树脂模形成工序显示于图28(d)。图28中，对通过第1实施方式、第3实施方式中的加热-加压工序将半导体器件22一部分埋入铝缓和层24U的结构进行了说明，镀层30、Ag烧成层20省略了图示。
如图28(a)～图28(c)所示，实施方式涉及的功率模块的制造方法具有：在第2厚铜层18上形成第1铝缓和层24U的工序，在第1厚铜层14上隔着绝缘片层16配置第2厚铜层18的工序，在第1铝缓和层24U上配置半导体器件22、通过一边加热一边加压的加热-加压工艺使半导体器件22与第1铝缓和层24U接合的工序，以及将半导体器件22的电极与外部端子连接的工序。
进一步，虽然省略了图示，但具有对半导体器件22形成引线接合和端子接合的工序。进一步，具有如图28(d)所示将除了功率模块的外部端子的一部分以外的整个功率模块用树脂层300进行树脂密封的工序。加热-加压工艺的加热温度例如可以约为300℃～350℃左右，加压压力例如可以约为10MPa～80MPa左右。
作为实施方式涉及的功率模块的另一制造方法，Al/Cu材的制造工序显示于图29(a)，半导体器件接合形成工序显示于图29(b)，绝缘片粘贴工序显示于图29(c)，树脂模形成工序显示于图29(d)。图29中同样地，对通过第1实施方式、第3实施方式中的加热-加压工序将半导体器件22一部分埋入铝缓和层24U的结构进行了说明，镀层30、Ag烧成层20省略了图示。
如图29(a)～图29(c)所示，实施方式涉及的功率模块的另一制造方法具有在第2厚铜层18上形成第1铝缓和层24U的工序，在第1铝缓和层24U上配置半导体器件22、通过一边加热一边加压的加热-加压工艺使半导体器件22与第1铝缓和层24U接合的工序，在第1厚铜层14上隔着绝缘片层16配置第2厚铜层18的工序，以及将半导体器件22的电极与外部端子连接的工序。
进一步，虽然省略了图示，但具有对半导体器件22形成引线接合和端子接合的工序。进一步，具有如图29(d)所示将除了功率模块的外部端子的一部分以外的整个功率模块用树脂层300进行树脂密封的工序。加热-加压工艺的加热温度例如可以约为300℃～350℃左右，加压压力例如可以约为10MPa～80MPa左右。
此外，作为树脂层300，可以使用SiC系半导体器件中能够应用的传递模树脂、热固化树脂等。此外，还可以部分应用硅胶等有机硅系树脂，或采用壳型功率模块而应用于整体。
(功率模块的具体例)
(一对一构成)
作为实施方式涉及的功率模块1，一对一模块的示意性平面图案构成显示于图30(a)，沿图30(a)的I-I线的示意性截面结构显示于图30(b)。进一步，作为实施方式涉及的功率模块，对应于图30(a)和图30(b)的一对一模块的示意性俯视构成显示于图31。
如图30(a)、图30(b)和图31所示，实施方式涉及的功率模块1具备平板状的第1厚铜层14、配置在第1厚铜层14上的绝缘片层16、配置在绝缘片层16上且形成有图案的第2厚铜层18、配置在第2厚铜层18上的第1铝缓和层24U和配置在第1铝缓和层24U上的半导体器件QA(22)/QB(22)。此外，半导体器件QA(22)/QB(22)与第1铝缓和层24U接合。
此外，也可以具备配置在第1铝缓和层24U上的镀层30(省略图示)，半导体器件22隔着镀层30与第1铝缓和层24U接合。
此外，也可以具备配置在第1铝缓和层24U上的Ag烧成层20(省略图示)，半导体器件QA(22)/QB(22)隔着Ag烧成层20与第1铝缓和层24U接合。
此外，也可以具备配置在镀层30(省略图示)上的Ag烧成层20(省略图示)，半导体器件QA(22)/QB(22)隔着Ag烧成层20和镀层30与第1铝缓和层24U接合。
半导体器件QA(22)/QB(22)的一部分可以嵌入第1铝缓和层24U并固着。
此外，半导体器件QA(22)/QB(22)与第1铝缓和层24U的接合面可以是一体化的。即，可以通过扩散接合或固相扩散接合而接合。
此外，半导体器件QA(22)/QB(22)例如可以嵌入约0μm～100μm左右而接合。或者，也可以按半导体器件QA(22)/QB(22)厚度的约1/3～1/2左右嵌入第1铝缓和层24U而接合。
也可以具备配置在绝缘片层16上的第2铝缓和层24D(省略图示)，并且第2厚铜层18轧制粘接在第2铝缓和层24D上。代替上述利用轧制技术进行的粘接，也可以使用溅射技术、冷喷技术或熔射技术来粘接。
此外，半导体器件QA(22)/QB(22)是在其上表面形成有源极或发射极和栅极、在其下表面形成有漏极或集电极的FET或IGBT，可以具备配置在绝缘片层16上且由与第2厚铜层18相同的材料形成图案的、与栅极电连接的栅极信号用布线图案和与源极或发射极电连接的源极或发射极信号用布线图案。
半导体器件QA(22)/QB(22)可以具备多个芯片。
如图30(a)、图30(b)和图31所示，实施方式涉及的功率模块1可以具备配置在绝缘片层16上且由与第2厚铜层18相同的材料形成有图案的栅极信号用布线图案18(GP)和源极信号用布线图案18(SP)。
如图30(a)、图30(b)和图31所示，第1实施方式涉及的功率模块1中，半导体器件QA(22)/QB(22)配置在第1铝缓和层24U上，半导体器件QA(22)/QB(22)的漏极通过利用加热-加压工艺进行的扩散接合或固相扩散接合与第1铝缓和层24U接合。
这里，栅极信号用布线图案GP隔着栅极焊线GWA、GWB与半导体器件QA(22)/QB(22)的栅极连接，源极信号用布线图案SP隔着源极焊线SWA、SWB与半导体器件QA(22)/QB(22)的源极连接。此外，虽然这里省略了图示，但也可以使用板状电极与柱状电极的组合结构、引线框等来代替这些焊线。
进一步，在半导体器件QA(22)/QB(22)的漏极所连接的第1铝缓和层24U上，通过焊接(はんだ付け)等而接合有漏极端子DT，在隔着源极焊线SWA、SWB与半导体器件QA(22)/QB(22)的源极连接的源极信号用布线图案SP上，通过焊接等而接合有源极端子ST。此外，虽然省略了图示，但在栅极信号用布线图案GP上，通过焊接等而接合有栅极端子GT1。
这里，作为半导体器件22，可以具备Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、GaN系FET中的任一种或它们中不同的多种。
作为实施方式涉及的功率模块，一对一模块50的SiC MOSFET的示意性电路表示显示于图32(a)，一对一模块50的IGBT的示意性电路表示显示于图32(b)。图32(a)中显示的是与MOSFET反向并联连接的二极管DI。MOSFET的主电极由漏极端子DT和源极端子ST表示。同样地，图32(b)中显示的是与IGBT反向并联连接的二极管DI。IGBT的主电极由集电极端子CT和发射极端子ET表示。
此外，实施方式涉及的功率模块中，一对一模块50的SiC MOSFET的详细电路表示显示于图33。
一对一模块50中，例如1个MOSFET内置于1个模块中。作为一个例子，可以搭载5个芯片(MOSFET×5)，各个MOSFET可以并联连接多达5个。其中，5个芯片中的一部分可以搭载用于二极管DI。
进一步详细地，如图33所示，MOSFETQ上并排连接有感测用MOSFETQs。感测用MOSFETQs是在与MOSFETQ相同的芯片内作为精细晶体管形成的。图33中，SS是源极感测端子，CS是电流感测端子，G是栅极信号端子。实施方式涉及的功率模块中也可以是MOSFETQ中，在与感测用MOSFETQs相同的芯片内作为精细晶体管形成的。
(二合一构成)
作为实施方式涉及的功率模块，二合一模块的示意性平面图案构成显示于图34，示意性俯视构成显示于图35。
作为实施方式涉及的功率模块1，半桥内置模块中形成树脂层前的示意性平面图案构成显示于图34。实施方式涉及的功率模块1具备半桥内置模块的构成，2个SiCMOSFETQ1/Q4内置于1个模块中。图34中显示的是SiC MOSFETQ1/Q4分别并联配置有2个芯片的例子。
如图34和图35所示，实施方式涉及的功率模块1具备：配置于厚铜基板2(18、16、14)第1边的正侧电力端子P和负侧电力端子N，配置于与第1边相邻的第2边的栅极端子GT1、源极感测端子SST1，配置于与第1边相对的第3边的输出端子O(D4)、O(S1)，以及配置于与第2边相对的第4边的栅极端子GT4、源极感测端子SST4。
如图34、图35所示，实施方式涉及的功率模块1具备：第1厚铜层14，配置在平板状的第1厚铜层14上的绝缘片层16，配置在绝缘片层16上、形成有图案的第2厚铜层18，配置在第2厚铜层18上的第1铝缓和层24U，以及配置在第1铝缓和层24U上的半导体器件Q1(22)/Q4(22)。这里，半导体器件Q1(22)/Q4(22)与第1铝缓和层24U接合。
此外，也可以具备配置在第1铝缓和层24U上的镀层30(省略图示)，半导体器件Q1(22)/Q4(22)隔着镀层30与第1铝缓和层24U接合。
此外，也可以具备配置在第1铝缓和层24U上的Ag烧成层20(省略图示)，半导体器件Q1(22)/Q4(22)隔着Ag烧成层20与第1铝缓和层24U接合。
此外，也可以具备配置在镀层30(省略图示)上的Ag烧成层20(省略图示)，半导体器件Q1(22)/Q4(22)隔着Ag烧成层20和镀层30与第1铝缓和层24U接合。
半导体器件Q1(22)/Q4(22)的一部分可以嵌入第1铝缓和层24U并固着。
此外，半导体器件Q1(22)/Q4(22)与第1铝缓和层24U的接合面可以是一体化的。即，可以通过扩散接合或固相扩散接合而接合。
此外，半导体器件Q1(22)/Q4(22)例如可以嵌入约0μm～100μm左右而接合。或者，也可以按半导体器件Q1(22)/Q4(22)厚度的约1/3～1/2左右嵌入第1铝缓和层24U而接合。
也可以具备配置在绝缘片层16上的第2铝缓和层24D(省略图示)，并且第2厚铜层18轧制粘接在第2铝缓和层24D上。代替上述利用轧制技术进行的粘接，也可以使用溅射技术、冷喷技术或熔射技术来粘接。
此外，半导体器件Q1(22)/Q4(22)为在其上表面形成有源极或发射极和栅极、在其下表面形成有漏极或集电极的FET或IGBT，可以具备配置在绝缘片层16上且由与第2厚铜层18相同的材料形成图案的、与栅极电连接的栅极信号用布线图案和与源极或发射极电连接的源极或发射极信号用布线图案。
半导体器件Q1(22)/Q4(22)可以具备多个芯片。
如图34、图35所示，实施方式涉及的功率模块1具备配置在绝缘片层16上且由与第2厚铜层18相同的材料形成有图案的栅极信号用布线图案GP1、GP4和源极信号用布线图案SP1、SP4。
如图34、图35所示，实施方式涉及的功率模块1中，半导体器件Q1(22)/Q4(22)配置在第1铝缓和层24U上，半导体器件Q1(22)/Q4(22)的漏极通过利用加热-加压工艺进行的扩散接合或固相扩散接合与第1铝缓和层24U接合。
此外，半导体器件Q1/Q4面朝上配置于在第2厚铜层18上配置的漏极图案D1(24U)、D4(24U)上。
这里，栅极端子GT1、源极感测端子SST1连接于半导体器件Q1的栅极信号用布线图案GP1、源极信号用布线图案SP1，栅极端子GT4、源极感测端子SST4连接于半导体器件Q4的栅极信号用布线图案GP4、源极信号用布线图案SP4。
如图34、图35所示，从SiC MOSFETQ1/Q4，朝向配置在第2厚铜层18上的漏极图案D4(24U)、源极图案S4连接有源极焊线SWO、SWN，朝向栅极信号用布线图案GP1、GP4连接有栅极焊线GW1、GW4，朝向源极信号用布线图案SP1、SP4连接有源极焊线SW1、SW4。
此外，在栅极信号用布线图案GP1、GP4上通过焊接等而连接有外部安装用的栅极端子GT1、GT4，在源极信号用布线图案SP1、SP4上通过焊接等而连接有外部安装用的源极感测端子SST1、SST4。
此外，在漏极图案D1(24U)上通过焊接等而连接有正侧电力端子P，在源极图案S4上通过焊接等连接有负侧电力端子N，在漏极图案D4(24U)上通过焊接等而连接有输出端子O(S1)、O(D4)。
正侧电力端子P、负侧电力端子N、输出端子O(S1)、O(D4)、栅极端子GT1、GT4和SST1、SST4例如可以由Cu形成。
源极焊线SWO、SWN、SW1、SW4和栅极焊线GW1、GW4例如可以由Al、AlCu等形成。
这里，作为半导体器件22，可以具备Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、GaN系FET中的任一种或它们中不同的多种。
此外，也可以将半导体器件串联连接于第1电源与第2电源之间，使用多个以串联连接而成的半导体器件的连接点为输出的开关电路，同时，分别对半导体器件的各栅极进行控制，构成逆变器电路装置或变流器电路。
其中，本实施方式涉及的功率模块1中，主要对能够使用半导体器件构成一对一模块、二合一模块进行了说明，但不限于此，例如也可以构成四合一(4in 1)模块、六合一(6in1)模块、六合一模块中具备缓冲电容器等的七合一(7in 1)模块、八合一(8in 1)模块、十二合一(12in 1)模块、十四合一(14in 1)模块等中的任一种。
(电路构成)
作为实施方式涉及的功率模块，二合一模块100的SiC MOSFET的示意性电路表示显示于图36(a)，二合一模块100的IGBT的示意性电路表示显示于图36(b)。
作为实施方式涉及的功率模块，对2个半导体器件Q1/Q4密封于1个模塑树脂而成的二合一型模块进行说明。
如图36(a)所示，使用SiC MOSFET作为半导体器件Q1/Q4的二合一模块100具备内置有2个SiC MOSFETQ1/Q4的半桥构成。
这里，模块可以视为1个大的晶体管，存在内置晶体管为1个芯片或多个芯片的情况。即，模块有一对一、二合一、四合一、六合一等，例如，1个模块中内置2个晶体管(芯片)的模块称为二合一，内置两组二合一的模块称为四合一，内置三组二合一的模块称为六合一。
如图36(a)所示，二合一模块100中，内置有2个SiC MOSFETQ1/Q4和与SiCMOSFETQ1/Q4反向并联连接的二极管DI1、DI4。图36(a)中，G1是MOSFETQ1的栅极信号用引线端子，S1是MOSFETQ1的源极信号用引线端子。同样地，G4是MOSFETQ4的栅极信号用引线端子，S4是MOSFETQ4的源极信号用引线端子。P为正侧电力端子，N为负侧电力端子，O为输出端子电极。
此外，如图36(b)所示，使用IGBT作为半导体器件Q1/Q4的二合一模块100中，内置有2个IGBTQ1/Q4和与IGBTQ1/Q4反向并联连接的二极管DI1、DI4。图36(b)中，G1是IGBTQ1的栅极信号用引线端子，E1是IGBTQ1的发射极信号用引线端子。同样地，G4是IGBTQ4的栅极信号用引线端子，E4是IGBTQ4的发射极信号用引线端子。
实施方式涉及的功率模块中能够应用的半导体器件Q2/Q5与半导体器件Q3/Q6也是同样的。
(器件结构)
作为实施方式涉及的功率模块中能够应用的半导体器件Q1/Q4的例子，包含源极焊盘电极SPD、栅极焊盘电极GPD的SiC MOSFET130A的示意性截面结构显示于图37。
如图37所示，SiC MOSFET130A具备由n-高电阻层构成的半导体层31、形成于半导体层31表面侧的p体区32、形成于p体区32表面的源区33、配置在p体区32间的半导体层31表面上的栅极绝缘膜34、配置在栅极绝缘膜34上的栅极35、连接于源区33和p体区32的源极36、配置于与半导体层31表面相反侧的背面的n+漏区37、以及连接于n+漏区37的漏极38。
栅极焊盘电极GPD连接于配置在栅极绝缘膜34上的栅极35，源极焊盘电极SPD与连接于源区33和p体区32的源极36连接。此外，如图37所示，栅极焊盘电极GPD和源极焊盘电极SPD配置在覆盖SiC MOSFET130A表面的钝化用的层间绝缘膜39上。
其中，虽然没有图示，但在栅极焊盘电极GPD和源极焊盘电极SPD下方的半导体层31内，可以形成有结构微细的晶体管结构。
进一步，如图37所示，中央部的晶体管结构中也可以是源极焊盘电极SPD延伸配置在钝化用的层间绝缘膜39上。
图37中，SiC MOSFET130A由平面栅极型的n沟道垂直型SiC MOSFET构成，也可以如后述图40所示，由沟槽栅极型的n沟道垂直型SiC TMOSFET130D等构成。
或者，作为实施方式涉及的功率模块中能够应用的半导体器件Q1/Q4，可以采用GaN系FET等代替SiC MOSFET130A。
实施方式涉及的功率模块中能够应用的半导体器件Q2/Q5与半导体器件Q3/Q6也是同样的。
进一步，实施方式涉及的功率模块中能够应用的半导体器件Q1～Q6可以使用带隙能量例如为1.1eV～8eV的被称为宽带隙型的半导体。
同样地，作为实施方式涉及的功率模块中能够应用的半导体器件Q1/Q4的例子，包含发射极焊盘电极EPD、栅极焊盘电极GPD的IGBT130B的示意性截面结构显示于图38。
如图38所示，IGBT130B具备由n-高电阻层构成的半导体层31、形成于半导体层31表面侧的p体区32、形成于p体区32表面的发射区33E、配置在p体区32间的半导体层31表面上的栅极绝缘膜34、配置在栅极绝缘膜34上的栅极35、连接于发射区33E和p体区32的发射极36E、配置于与半导体层31表面相反侧的背面的p+集电区37P、以及连接于p+集电区37P的集电极38C。
栅极焊盘电极GPD连接于配置在栅极绝缘膜34上的栅极35，发射极焊盘电极EPD与连接于发射区33E和p体区32的发射极36E连接。此外，如图38所示，栅极焊盘电极GPD和发射极焊盘电极EPD配置在覆盖IGBT130B表面的钝化用的层间绝缘膜39上。
其中，虽然没有图示，但在栅极焊盘电极GPD和发射极焊盘电极EPD下方的半导体层31内，可以形成有结构微细的IGBT结构。
进一步，图38如所示，中央部的IGBT结构中也可以是发射极焊盘电极EPD延伸配置在钝化用的层间绝缘膜39上。
图38中，IGBT130B由平面栅极型的n沟道垂直型IGBT构成，但也可以由沟槽栅极型的n沟道垂直型IGBT等构成。
关于实施方式涉及的功率模块中能够应用的半导体器件Q2/Q5，与半导体器件Q3/Q6也是同样的。
作为半导体器件Q1～Q6，可以使用SiC DIMOSFET、SiC TMOSFET等SiC系功率器件、或者GaN系HEMT等GaN系功率器件。此外，根据情况的不同，也可以使用Si系MOSFET、SiC系IGBT等功率器件。
-SiC DIMOSFET-
作为实施方式涉及的功率模块中能够应用的半导体器件的例子，SiCDIMOSFET130C的示意性截面结构显示于图39。
图39所示的SiC DIMOSFET130C具备由n-高电阻层构成的半导体层31、形成于半导体层31表面侧的p体区32、形成于p体区32表面的n+源区33、配置在p体区32间的半导体层31表面上的栅极绝缘膜34、配置在栅极绝缘膜34上的栅极35、连接于源区33和p体区32的源极36、配置在与半导体层31表面相反侧的背面的n+漏区37、以及连接于n+漏区37的漏极38。
图39中，SiC DIMOSFET130C中，p体区32和形成于p体区32表面的n+源区33通过双离子注入(DII)形成，源极焊盘电极SPD与连接于源区33和p体区32的源极36连接。
省略了图示的栅极焊盘电极GPD连接于在栅极绝缘膜34上配置的栅极35。此外，如图39所示，源极焊盘电极SPD和栅极焊盘电极GPD以覆盖SiC DIMOSFET130C表面的方式配置在钝化用的层间绝缘膜39上。
如图39所示，SiC DIMOSFET130C中，夹在p体区32中的由n-高电阻层构成的半导体层31内形成有虚线所示那样的耗尽层，因此，形成与接合型FET(JFET)效应相伴随的沟道电阻RJFET。此外，如图39所示，p体区32/半导体层31间形成有体二极管BD。
-SiC TMOSFET-
作为实施方式涉及的功率模块中能够应用的半导体器件的例子，SiCTMOSFET130D的示意性截面结构显示于图40。
图40所示的SiC TMOSFET130D具备：由n层构成的半导体层31N，形成于半导体层31N表面侧的p体区32，形成于p体区32表面的n+源区33，在贯穿p体区32而形成至半导体层31N的沟槽内隔着栅极绝缘膜34和层间绝缘膜39U、39B形成的沟槽栅极35TG，连接于源区33和p体区32的源极36，配置在与半导体层31N表面相反侧的背面的n+漏区37，以及连接于n+漏区37的漏极38。
图40中，SiC TMOSFET130D在贯穿p体区32而形成至半导体层31N的沟槽内隔着栅极绝缘膜34和层间绝缘膜39U、39B形成有沟槽栅极35TG，源极焊盘电极SPD与连接于源区33和p体区32的源极36连接。
省略了图示的栅极焊盘电极GPD连接于配置在栅极绝缘膜34上的沟槽栅极35TG。此外，如图40所示，源极焊盘电极SPD和栅极焊盘电极GPD以覆盖SiC TMOSFET130D表面的方式配置在钝化用的层间绝缘膜39U上。
SiC TMOSFET130D中，不形成SiC DIMOSFET130C那样的与JFET效应相伴随的沟道电阻RJFET。与图39同样地，在p体区32/半导体层31N间形成有体二极管BD。
(应用例)
使用实施方式涉及的功率模块构成的三相交流逆变器40A的电路构成中，使用SiCMOSFET作为半导体器件、且在电源端子PL-接地端子NL间连接有缓冲电容器C的电路构成例显示于图41(a)。同样地，应用IGBT作为半导体器件、且在电源端子PL-接地端子NL间连接有缓冲电容器C的三相交流逆变器40B的电路构成例显示于图41(b)。
如果使功率模块与电源E连接、进行开关工作，则由于连接线具有的电感L，SiCMOSFET、IGBT的开关速度快，因此产生大的浪涌电压Ldi/dt。例如，如果设电流变化di＝300A、设伴随开关的时间变化dt＝100nsec，则di/dt＝3×109(A/s)。
浪涌电压Ldi/dt的值根据电感L的值而变化，但在电源E上，该浪涌电压Ldi/dt重叠。利用连接于电源端子PL-接地端子NL间的缓冲电容器C，可以吸收该浪涌电压Ldi/dt。
(具体例)
接下来，参照图42对应用SiC MOSFET作为半导体器件的三相交流逆变器42B进行说明。
如图42所示，三相交流逆变器42A具备连接于栅极驱动器(GD)180的功率模块部200、三相交流电动机部51、电源或蓄电池(E)53、以及变流器55。功率模块部200中，对应于三相交流电动机部51的U相、V相、W相，连接有U相、V相、W相的逆变器。
这里，GD180连接于SiC MOSFETQ1/Q4、SiC MOSFETQ2/Q5和SiC MOSFETQ3/Q6。
功率模块部200连接于连接有电源或蓄电池(E)53的变流器55的+端子(+)P与-端子(-)N之间，具备逆变器构成的SiC MOSFETQ1/Q4、Q2/Q5和Q3/Q6。此外，在SiC MOSFETQ1～Q6的源极、漏极间，分别反向并联连接有续流二极管DI1～DI6。
接下来，参照图43对应用IGBT作为半导体器件、使用实施方式涉及的功率模块构成的三相交流逆变器42B进行说明。
如图43所示，三相交流逆变器42B具备功率模块部200、GD180、三相交流电动机部51、电源或蓄电池(E)53、以及变流器55。功率模块部200中，对应于三相交流电动机部51的U相、V相、W相，连接有U相、V相、W相的逆变器。
这里，GD180连接于IGBTQ1/Q4、IGBTQ2/Q5和IGBTQ3/Q6。
功率模块部200连接于连接有蓄电池(E)53的变流器55的+端子(+)P与-端子(-)N之间，具备逆变器构成的IGBT Q1/Q4、Q2/Q5和Q3/Q6。此外，在IGBT Q1～Q6的发射极、集电极间，分别反向并联连接有续流二极管DI1～DI6。
(扩散接合技术)
<不加入插入金属的例子>
作为应用扩散接合技术的一个实施方式涉及的功率模块的制造方法的说明图，扩散接合形成前的SiC半导体器件22的背面附近的示意性截面结构显示于图44(a)，扩散接合形成前的厚铜基板2的表面附近的示意性截面结构显示于图44(b)。
SiC半导体器件22的背面电极134例如具备金属多层结构，从SiC半导体器件22的背面侧开始，依次具备钛层130、镍层128、金层126和银层124。该钛层130、镍层128、金层126和银层124例如可以使用溅射技术形成。
此外，厚铜基板2的表面电极132例如具备金属多层结构，从厚铜基板2的表面侧开始，依次具备镍层120和银层122。厚铜基板2具备Cu层18和形成于Cu层18上的由铝层构成的应力缓和金属层24U。
例如通过电镀技术，在由铝层构成的应力缓和金属层24U之上形成镍层120，而且在其上形成银层122。
接下来，应用扩散接合技术对SiC半导体器件22的背面和厚铜基板2的表面进行加热-加压而形成扩散接合的一个实施方式涉及的功率模块的示意性截面结构显示于图45。
即，如图45所示，通过加热-加压工艺，厚铜基板2表面侧的银层122与SiC半导体器件22背面侧的银层124扩散接合，形成Ag层-Ag层彼此一体化的银层123。
-截面结构的SEM照片例-
应用扩散接合技术的一个实施方式涉及的功率模块的扩散接合附近的截面结构的SEM照片例显示于图46(a)，用于说明图46(a)的线图显示于图46(b)。
此外，应用银烧成接合技术的一个实施方式涉及的功率模块的银烧成接合附近的截面结构的SEM照片例显示于图47(a)，用于说明图47(a)的线图显示于图47(b)。
如图46(a)和图46(b)所示，如果进行扩散接合，则Ag层-Ag层彼此一体化。另一方面，银烧成接合中，银烧成层内形成了具有大量空隙的多孔结构，接合结构明显不同。
这里，通过银烧成接合技术形成的银烧成层的厚度例如约为80μm左右，导热率的值例如约为200W/mK。与此相对，通过扩散接合技术形成的Ag层-Ag层扩散接合层的厚度例如约为2μm左右，导热率的值例如约为430W/mK。
根据应用本技术的一个实施方式涉及的功率模块，通过使用扩散接合在厚铜基板上形成接合层，能够实现薄层化和高热传导化。
<加入插入金属的例子>
上述未加入插入金属的例子中，SiC半导体器件22的背面电极134的最下面为银层124、厚铜基板2的表面电极132的最上面也为银层122的情况下，可以在银层124与银层122间进一步配置由银层构成的插入金属，实施加热-加压工艺。通过使SiC半导体器件22的背面电极134的最下面与厚铜基板2的表面电极132的最上面为同一金属、使插入金属也为同一物质，能够形成良好的扩散接合。应用银层作为插入金属的情况下也能够形成与图46(a)和图46(b)同样的银层124-插入金属(银层)-银层122一体化的扩散接合。
此外，第1实施方式中也能够同样地应用上述Ag-Ag扩散接合。此外，第1实施方式的说明中，也可以应用通过使用插入金属的固相扩散接合进行接合的技术。
此外，第2～第3实施方式中也可以同样地应用上述Ag-Ag扩散接合来代替Ag烧成层20。此外，第2～第3实施方式中也可以应用通过使用插入金属的固相扩散接合进行接合的技术。
如上所述，以不加入插入金属的扩散接合的实施方式和加入了插入金属的固相扩散的实施方式两者的技术作为主技术。
(埋入部的说明)
应用本技术的一个实施方式涉及的功率模块的厚铜基板的表面附近的示意性截面图(其1)显示于图48(a)，厚铜基板的表面附近的示意性截面图(其2)显示于图48(b)。
图23、图24中，SiC半导体器件22是作为SiC块表示的，作为SiC半导体器件22，以图39所示的SiC DIMOSFET的示意性截面结构为例，表示埋入多少的图对应于图48(a)和图48(b)。
图48(a)的例子中，埋入部BR1的厚度相对较薄，SiC半导体器件22从背面电极侧埋入至n+漏区37的途中。
图48(b)的例子中，埋入部BR2的厚度相对较厚，SiC半导体器件22从背面电极侧埋入至由n-高电阻层构成的半导体层31的途中。作为SiC半导体器件22，不限定于图39所示的SiC DIMOSFET，为图40所示的SiC TMOSFET也是同样的。
-热循环可靠性试验结果-
应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试中使用的基板结构的示意性截面结构显示于图49。
基板结构具备Al(24U)/Cu(18)/Al(24D)的3层结构。SiC半导体器件22通过上述Ag-Ag扩散接合而接合在Al(24U)上。这里，基板结构的厚度例为Al(24U)/Cu(18)/Al(24D)＝0.1mm/1.6mm/0.1mm。
作为应用扩散接合技术的一个实施方式涉及的功率模块的热循环测试结果，初始状态(0循环)的SAT图像例显示于图50(a)，用于说明图50(a)的线图显示于图50(b)。
此外，500循环(-40℃～+150℃，各30分钟)后的SAT图像例显示于图51(a)，用于说明图51(a)的线图显示于图51(b)。
此外，1000循环(-40℃～+150℃，各30分钟)后的SAT图像例显示于图52(a)，用于说明图52(a)的线图显示于图52(b)。
此外，1500循环(-40℃～+150℃，各30分钟)后的SAT图像例显示于图53(a)，用于说明图53(a)的线图显示于图53(b)。
此外，2000循环(-40℃～+150℃，各30分钟)后的SAT图像例显示于图54(a)，用于说明图54(a)的线图显示于图54(b)。
如图50～图54所示，根据0～2000循环(-40℃～+150℃，各30分钟)的热循环测试结果可以确认，通过使用扩散接合而在厚铜基板上形成接合层，形成了良好的接合。
[其他实施方式]
如上所述，记载了一些实施方式，但构成公开内容的一部分的论述和附图是例示性的，不应理解为限制。对于本领域技术人员而言，从该公开内容出发，各种替代实施方式、实施例和运用技术是显而易见的。
以这种方式，本实施方式还包括这里没有记载的各种实施方式等。
产业可利用性
本实施方式的功率模块能够用于IGBT模块、二极管模块、MOS模块(Si、SiC、GaN)等各种半导体模块技术，能够应用于面向HEV(Hybrid Electric Vehicle，混合动力车)/EV(Electric Vehicle，电动车)的逆变器、面向产业的逆变器、变流器等广阔的应用领域。
符号说明
1：功率模块；2、2A：厚铜基板；2B：绝缘基板；10：冷却器；10W：冷却水；12：焊锡层；12TH：第1热复合物层；14、14B：第1厚铜层(Cu层)；16：绝缘片层；16TH：第2热复合物层；17：陶瓷基板；18、18B：第2厚铜层(Cu层)；20：Ag烧成层；22、QA、QB、Q、Q1～Q6：半导体器件(SiCMOSFET)；24A、24B：铝(Al)层；24U：应力缓和金属层(第1铝缓和层)；24D：应力缓和金属层(第2铝缓和层)；26：加压板；29：超声探测器；30、30U、30D：镀层；40A、40B、42A、42B：三相交流逆变器；50：一对一模块；100：二合一模块；122、123、124：银层；120、128：镍层；126：金层；130：钛层；132：表面电极；134：背面电极；200：功率模块部；300：树脂层；t1：第2厚铜层的厚度；tA：应力缓和金属层(第1铝缓和层)的厚度；tD：半导体器件的厚度；tB：第1铝缓和层的加压厚度；SD：半导体器件的侧壁部与台形形状的铝缓和层表面的距离；PA：加压压力；RTj-w：热阻；P：正侧电力端子；N：负侧电力端子；O、U、V、W：输出端子；GT1、GT4：栅极端子；ST：源极端子；DT：漏极端子；GWA、GWB、GW1、GW4：栅极焊线；SWA、SWB、SW1、SW4、SWO、SWN：源极焊线；GP、GP1、GP4：栅极信号用布线图案；SP、SP1、SP4：源极信号用布线图案；BR1、BR2：埋入部。

Claims (35)

1.一种功率模块，其特征在于，
具备平板状的厚铜基板、配置在所述厚铜基板上的导电性的应力缓和金属层、配置在所述应力缓和金属层上的镀层、以及配置在所述应力缓和金属层上的半导体器件，
所述半导体器件隔着所述镀层与所述应力缓和金属层接合，
所述应力缓和金属层具备具有0.01mm～0.5mm的范围的厚度的第1铝缓和层，
所述半导体器件的一部分嵌入所述应力缓和金属层或所述镀层并固着。
2.根据权利要求1所述的功率模块，其特征在于，
具备配置在所述镀层上的Ag烧成层，
所述半导体器件隔着所述Ag烧成层和所述镀层与所述应力缓和金属层接合。
3.根据权利要求1或2所述的功率模块，其特征在于，
所述半导体器件与所述应力缓和金属层或所述镀层的接合面是一体化的。
4.根据权利要求3所述的功率模块，其特征在于，
所述半导体器件按所述半导体器件的厚度的1/3～1/2嵌入所述应力缓和金属层或所述镀层而接合。
5.根据权利要求1或2所述的功率模块，其特征在于，
所述厚铜基板具备第1厚铜层和配置在所述第1厚铜层上的第2厚铜层，
所述应力缓和金属层配置在所述第2厚铜层上。
6.根据权利要求5所述的功率模块，其特征在于，
具备配置在所述第1厚铜层上的由半固化材料构成的绝缘片层，
所述第2厚铜层配置在所述绝缘片层上。
7.根据权利要求6所述的功率模块，其特征在于，
具备配置在所述绝缘片层上的第2铝缓和层，
所述第2厚铜层轧制粘接在所述第2铝缓和层上。
8.根据权利要求6所述的功率模块，其特征在于，
具备配置在所述绝缘片层上的第2铝缓和层，
所述第2厚铜层使用溅射技术、冷喷技术或熔射技术粘接在所述第2铝缓和层上。
9.根据权利要求5所述的功率模块，其特征在于，
具备冷却器和配置在所述冷却器上的第1热复合物层，
所述厚铜基板隔着所述第1热复合物层配置在所述冷却器上。
10.根据权利要求5所述的功率模块，其特征在于，
具备冷却器、配置在所述冷却器上的焊锡层、银烧成层或扩散接合层，
所述厚铜基板隔着所述焊锡层、所述银烧成层或所述扩散接合层中的任一种配置在所述冷却器上。
11.根据权利要求5所述的功率模块，其特征在于，所述第2厚铜层的厚度为2mm以上，所述第1铝缓和层的厚度为0.1mm以下。
12.根据权利要求5所述的功率模块，其特征在于，所述第2厚铜层的厚度具有1mm～3mm的范围。
13.一种功率模块，其特征在于，
具备平板状的厚铜基板、配置在所述厚铜基板上的导电性的应力缓和金属层、以及配置在所述应力缓和金属层上的半导体器件，
所述半导体器件与所述应力缓和金属层接合，
所述应力缓和金属层具备具有0.01mm～0.5mm的范围的厚度的第1铝缓和层，并且
所述功率模块具备夹着所述厚铜基板而与所述第1铝缓和层相对地配置的第2铝缓和层。
14.根据权利要求13所述的功率模块，其特征在于，
具备冷却器和配置在所述冷却器上的由半固化材料构成的绝缘片，
所述厚铜基板配置在所述绝缘片上。
15.根据权利要求13所述的功率模块，其特征在于，
具备绝缘基板和配置在所述绝缘基板上的第2热复合物层，
所述厚铜基板配置在所述第2热复合物层上。
16.根据权利要求15所述的功率模块，其特征在于，
具备冷却器和配置在所述冷却器上的第2热复合物层，
所述厚铜基板隔着所述第2热复合物层配置在所述冷却器上。
17.根据权利要求15或16所述的功率模块，其特征在于，所述绝缘基板具备DBC基板、DBA基板、AMB基板或陶瓷基板中的任一种。
18.根据权利要求14或16所述的功率模块，其特征在于，所述冷却器为水冷式或气冷式，用于车载设备。
19.根据权利要求1～2和11～14中任一项所述的功率模块，其特征在于，
所述半导体器件具备Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、GaN系FET中的任一种或它们中不同的多种。
20.根据权利要求1～2和11～14中任一项所述的功率模块，使用所述半导体器件构成一对一模块、二合一模块、四合一模块、六合一模块、七合一模块、八合一模块、十二合一模块或十四合一模块中的任一种。
21.根据权利要求20所述的功率模块，其特征在于，
将所述半导体器件在第1电源与第2电源之间串联连接，使用多个以串联连接的所述半导体器件的连接点为输出的开关电路，同时，分别控制所述半导体器件的各栅极，构成逆变器电路装置或变流器电路。
22.一种功率模块，其特征在于，
具备平板状的第1厚铜层、配置在所述第1厚铜层上的由半固化材料构成的绝缘片层、配置在所述绝缘片层上且形成有图案的第2厚铜层、配置在所述第2厚铜层上的具有0.01mm～0.5mm的范围的厚度的第1铝缓和层、配置在所述第1铝缓和层上的镀层、以及配置在所述第1铝缓和层上的半导体器件，
所述半导体器件隔着所述镀层与所述第1铝缓和层接合，
所述半导体器件的一部分嵌入所述镀层或所述第1铝缓和层并固着。
23.根据权利要求22所述的功率模块，其特征在于，
具备配置在所述镀层上的Ag烧成层，
所述半导体器件隔着所述Ag烧成层和所述镀层与所述第1铝缓和层接合。
24.根据权利要求22或23所述的功率模块，其特征在于，
所述半导体器件与所述镀层或所述第1铝缓和层的接合面是一体化的。
25.根据权利要求24所述的功率模块，其特征在于，
所述半导体器件按所述半导体器件的厚度的1/3～1/2嵌入所述镀层或所述第1铝缓和层而接合。
26.根据权利要求22或23所述的功率模块，其特征在于，
具备配置在所述绝缘片层上的第2铝缓和层，
所述第2厚铜层使用溅射技术、冷喷技术或熔射技术粘接在所述第2铝缓和层上。
27.根据权利要求22或23所述的功率模块，其特征在于，
所述半导体器件是其上表面形成有源极或发射极和栅极、其下表面形成有漏极或集电极的FET或IGBT，
具备配置在所述绝缘片层上且由与所述第2厚铜层相同的材料形成图案的、与所述栅极电连接的栅极信号用布线图案和与所述源极或所述发射极电连接的源极或发射极信号用布线图案。
28.根据权利要求27所述的功率模块，其特征在于，所述半导体器件具有并联连接了多个芯片的构成。
29.根据权利要求22或23所述的功率模块，其特征在于，
所述半导体器件具备Si系IGBT、Si系MOSFET、SiC系MOSFET、SiC系IGBT、GaN系FET中的任一种或它们中不同的多种。
30.根据权利要求22或23所述的功率模块，使用所述半导体器件构成一对一模块、二合一模块、四合一模块、六合一模块、七合一模块、八合一模块、十二合一模块或十四合一模块中的任一种。
31.根据权利要求30所述的功率模块，其特征在于，
将所述半导体器件在第1电源与第2电源之间串联连接，使用多个以串联连接的所述半导体器件的连接点为输出的开关电路，同时，分别控制所述半导体器件的各栅极，构成逆变器电路装置或变流器电路。
32.一种功率模块，其特征在于，
具备平板状的第1厚铜层、配置在所述第1厚铜层上的由半固化材料构成的绝缘片层、配置在所述绝缘片层上且形成有图案的第2厚铜层、配置在所述第2厚铜层上的具有0.01mm～0.5mm的范围的厚度的第1铝缓和层、配置在所述第1铝缓和层上的半导体器件、以及配置在所述绝缘片层上的第2铝缓和层，
所述半导体器件与所述第1铝缓和层接合，
所述第2厚铜层轧制粘接在所述第2铝缓和层上。
33.一种功率模块的制造方法，其特征在于，具有：
在第2厚铜层上形成具有0.01mm～0.5mm的范围的厚度的第1铝缓和层的工序，
在所述第1铝缓和层上形成镀层的工序，
在第1厚铜层上隔着由半固化材料构成的绝缘片层配置所述第2厚铜层的工序，
在所述第1铝缓和层上配置半导体器件、通过一边加热一边加压的加热-加压工艺，以所述半导体器件的一部分嵌入所述第1铝缓和层或所述镀层并固着的方式，隔着所述镀层使所述半导体器件与所述第1铝缓和层接合的工序，以及
将所述半导体器件的电极与外部端子连接的工序。
34.一种功率模块的制造方法，其特征在于，具有：
在第2厚铜层上形成具有0.01mm～0.5mm的范围的厚度的第1铝缓和层的工序，
在所述第1铝缓和层上形成镀层的工序，
在所述第1铝缓和层上配置半导体器件、通过一边加热一边加压的加热-加压工艺，以所述半导体器件的一部分嵌入所述第1铝缓和层或所述镀层并固着的方式，隔着所述镀层使所述半导体器件与所述第1铝缓和层接合的工序，
在第1厚铜层上隔着由半固化材料构成的绝缘片层配置所述第2厚铜层的工序，以及
将所述半导体器件的电极与外部端子连接的工序。
35.根据权利要求33或34所述的功率模块的制造方法，其特征在于，所述加热-加压工艺的加热温度为300℃～350℃，加压压力为10MPa～80MPa。
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Families Citing this family (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7147502B2 (ja) 2018-11-19 2022-10-05 三菱電機株式会社 半導体装置、電力変換装置および半導体装置の製造方法
JP7342371B2 (ja) * 2019-02-14 2023-09-12 三菱マテリアル株式会社 絶縁回路基板、及び、絶縁回路基板の製造方法
JP7319808B2 (ja) 2019-03-29 2023-08-02 ローム株式会社 半導体装置および半導体パッケージ
WO2024024371A1 (ja) * 2022-07-27 2024-02-01 ローム株式会社 半導体装置

Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105009278A (zh) * 2013-03-29 2015-10-28 三菱综合材料株式会社 功率模块用基板、自带散热器的功率模块用基板及功率模块
CN107112298A (zh) * 2014-10-16 2017-08-29 三菱综合材料株式会社 附带冷却器的功率模块用基板及其制造方法
US9786577B2 (en) * 2014-04-25 2017-10-10 Mitsubishi Materials Corporation Power module substrate, heat-sink-attached power-module substrate, and heat-sink-attached power module
CN110178345A (zh) * 2016-05-31 2019-08-27 交互数字Ce专利控股公司 用于提供备用链路的方法和设备

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US4993148A (en) * 1987-05-19 1991-02-19 Mitsubishi Denki Kabushiki Kaisha Method of manufacturing a circuit board
DE4315272A1 (de) 1993-05-07 1994-11-10 Siemens Ag Leistungshalbleiterbauelement mit Pufferschicht
JP4595665B2 (ja) 2005-05-13 2010-12-08 富士電機システムズ株式会社 配線基板の製造方法
DE102009033029A1 (de) 2009-07-02 2011-01-05 Electrovac Ag Elektronische Vorrichtung
DE102009045181B4 (de) 2009-09-30 2020-07-09 Infineon Technologies Ag Leistungshalbleitermodul
JP6031784B2 (ja) * 2012-03-12 2016-11-24 三菱マテリアル株式会社 パワーモジュール用基板及びその製造方法
JP2014072314A (ja) 2012-09-28 2014-04-21 Toyota Industries Corp 半導体装置、及び半導体装置の製造方法
JP6262968B2 (ja) 2013-09-09 2018-01-17 Ｄｏｗａメタルテック株式会社 電子部品搭載基板およびその製造方法
JP6146242B2 (ja) * 2013-09-27 2017-06-14 三菱マテリアル株式会社 パワーモジュール用基板の製造方法
JP2016103526A (ja) * 2014-11-27 2016-06-02 トヨタ自動車株式会社 半導体装置
EP3252810B1 (en) * 2015-01-29 2020-01-08 Kyocera Corporation Circuit board and electronic device
JP2015195415A (ja) 2015-08-10 2015-11-05 三菱電機株式会社 半導体装置および半導体装置の製造方法
US10418295B2 (en) 2016-01-28 2019-09-17 Mitsubishi Electric Corporation Power module

Patent Citations (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
CN105009278A (zh) * 2013-03-29 2015-10-28 三菱综合材料株式会社 功率模块用基板、自带散热器的功率模块用基板及功率模块
US9786577B2 (en) * 2014-04-25 2017-10-10 Mitsubishi Materials Corporation Power module substrate, heat-sink-attached power-module substrate, and heat-sink-attached power module
CN107112298A (zh) * 2014-10-16 2017-08-29 三菱综合材料株式会社 附带冷却器的功率模块用基板及其制造方法
CN110178345A (zh) * 2016-05-31 2019-08-27 交互数字Ce专利控股公司 用于提供备用链路的方法和设备

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Publication number Publication date
WO2018181417A1 (ja) 2018-10-04
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