WO2018166024A1 - Tft的制造方法及阵列基板的制造方法 - Google Patents

Tft的制造方法及阵列基板的制造方法 Download PDF

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Definitions

  • the present invention relates to the field of display technologies, and in particular, to a method for fabricating a TFT and a method for fabricating an array substrate.
  • TFT has been widely adopted as a very important semiconductor device in the industry.
  • the metal electrodes of the existing TFTs generally need to be coated by various processes such as photoresist, exposure, development, etching, etc., and the occurrence of copper ions in the etching process causes a high risk of overheating explosion, which affects the electrical properties of the TFT.
  • the etching solution, the pattern transfer layer stripper solution and the waste liquid treatment of the two will also lead to high production costs.
  • the present invention provides a method for fabricating a TFT and a method for fabricating an array substrate, which can avoid the risk of overheating explosion caused by the accumulation of copper ions in the etching solution when the metal electrode is formed by the conventional process copper etching, and ensure the electrical performance of the TFT.
  • the cost of etching solution, pattern transfer layer stripping solution and both waste liquid treatment can be saved.
  • Forming a second intermediate layer on the gate insulating layer wherein the upper portion of the gate insulating layer is divided into a third region and a fourth region which are sequentially staggered in a direction parallel to the gate insulating layer, and the fourth region includes an edge a first sub-region, a second sub-region and a third sub-region arranged in parallel with the direction of the gate insulating layer, the second intermediate layer being formed in the third region and the second sub-region;
  • the second metal layer remains on the gate insulating layer to form a source and a drain, respectively, the source is connected to the source contact region of the semiconductor layer, and the drain is connected to the drain contact region of the semiconductor layer.
  • first intermediate layer Forming a first intermediate layer on the substrate substrate, wherein the upper portion of the substrate substrate is divided into a first region and a second region which are sequentially staggered in a direction parallel to the substrate substrate, Forming a first transfer layer in the first region;
  • DIW Deionized water rinsing
  • a deionization stripping process to strip the first metal layer of the first intermediate layer and the first region from the substrate substrate while the first metal layer of the second region remains on the substrate substrate
  • a metal electrode forming a thin film transistor
  • the present invention is designed to form a staggered interposed transfer layer on a substrate substrate, and a metal layer covering the substrate substrate is formed on the transfer layer, and the DIW stripping process is performed on the transfer layer to be unset.
  • the metal layer above the transfer layer remains on the substrate substrate to form a metal electrode of the TFT, and the metal electrode can be obtained without an etching process, thereby avoiding copper ion aggregation in the etching solution when the conventional process copper etching is performed to form the metal electrode.
  • the risk of overheating explosion ensures the electrical performance of the TFT, while saving the cost of etching solution, pattern transfer layer stripping solution and both waste liquid treatment.
  • FIG. 1 is a flow chart showing a method of manufacturing a TFT according to a first embodiment of the present invention
  • FIG. 2 is a schematic diagram of a scenario for fabricating a TFT based on the method shown in FIG. 1;
  • FIG. 3 is a schematic flow chart showing a method of manufacturing a TFT according to a second embodiment of the present invention.
  • FIG. 4 is a schematic diagram of a scenario for fabricating a TFT based on the method shown in FIG. 3;
  • FIG. 5 is a schematic flow chart showing a method of manufacturing a TFT according to a third embodiment of the present invention.
  • FIG. 6 is a schematic diagram of a scenario for fabricating a TFT based on the method shown in FIG. 5;
  • FIG. 7 is a schematic flow chart showing a method of manufacturing a TFT according to a fourth embodiment of the present invention.
  • FIG. 8 is a schematic flow chart of a method of manufacturing an array substrate according to a first embodiment of the present invention.
  • FIG. 9 is a flow chart showing a method of manufacturing an array substrate according to a second embodiment of the present invention.
  • the main object of the present invention is: firstly, forming a staggered interposed transfer layer on a substrate substrate; then, forming a metal layer covering the substrate substrate on the transfer layer; finally, performing a DIW stripping process on the transfer layer, The metal layer above and below the transfer layer is stripped from the substrate substrate, while the metal layer not disposed above the transfer layer remains on the substrate substrate to form a metal electrode of the TFT. That is, the present invention realizes a patterning process of a TFT metal electrode by a transfer layer having a predetermined pattern, and a metal electrode of the TFT can be obtained without an etching process.
  • the metal electrode of the TFT may be either a gate or at least one of a source and a drain.
  • the substrate substrate is also different depending on the metal electrode.
  • the substrate substrate may be a transparent substrate of the array substrate carrying the structural member such as the TFT and the pixel electrode; when the metal electrode is the source and/or the drain of the bottom gate TFT;
  • the substrate substrate may be a gate insulating layer of the TFT (Gate Insulation Layer, GI layer); when the metal electrode is the source and/or the drain of the top gate type TFT, the substrate substrate may be a dielectric isolation layer of the TFT (Interlayer) Dielectric Layer, IDL, also known as dielectric layer or interlayer dielectric layer).
  • FIG. 1 illustrates a method of fabricating a TFT according to a first embodiment of the present invention.
  • the manufacturing method of the TFT may include the following steps S11 to S16.
  • An embodiment of the present invention can form a relay layer having a predetermined pattern on a substrate substrate by a nanoimprint process.
  • a full-surface transfer layer 211 covering the substrate substrate 20 is formed on the substrate substrate 20.
  • the substrate substrate 20 includes, but is not limited to, a transparent substrate such as a glass substrate, a plastic substrate, or a flexible substrate. This embodiment can be applied, attached, PVD (Physical) A method of Vapor Deposition, physical vapor deposition or the like forms a full-surface transfer layer 211 on the substrate substrate 20.
  • the material of the transfer layer 211 includes but is not limited to PVA (Polyvinyl) Alcohol, polyvinyl alcohol).
  • a full-surface transfer layer 211 is subjected to a nanoimprint process to form a transfer layer 212 having a predetermined pattern.
  • a stencil 10 having a nano pattern can be embossed in a predetermined pattern by mechanical force on the substrate substrate 20 coated with the relay layer 211.
  • the present embodiment applies water pressure to the PVA of the first region 213, and removes the PVA of the first region 213 by controlling the imprint duration and the imprint temperature, while retaining only the second region.
  • the PVA of 214 forms a relay layer 212 of a predetermined pattern.
  • embodiments of the present invention may employ a bonding process to form the transfer layer 212 on the substrate substrate 20, i.e., directly attach the transfer layer 212 that already has a predetermined pattern to the substrate substrate 20.
  • a metal layer 22 is formed on the intermediate layer 212 by using a PVD method.
  • the material of the metal layer 22 includes, but is not limited to, copper and molybdenum.
  • the metal layer 22 of the first region 213 is formed on the intermediate layer 212, and the metal layer 22 of the second region 214 is directly formed on the substrate substrate 20.
  • the height of the metal layer 22 in the first region 213 is greater than that in the second region 214.
  • the height of the metal layer 22 adjacent to the first region 213 and the second region 214 is not connected.
  • the steps will be The structural member prepared in S12 is placed in the stripping solution, and the demolding material in the stripping solution is chemically reacted with the transfer layer 212, and the compound after the reaction is relaxed from the substrate substrate 20, and the solution is formed in time with the stripping solution.
  • the compound is separated from the substrate substrate 20.
  • the stripping solution does not react with the metal layer 22 and the substrate substrate 20, and thus does not cause damage to both.
  • the present embodiment can heat the stripping solution, for example, the temperature after heating is 80 to 90 °C.
  • This heating can be accomplished by a stainless steel tank with a heating (temperature control) function that loads the stripping solution.
  • this embodiment also performs a DIW process to remove ionic species adhering to the metal layer 22 of the second region 214 to ensure the electrical properties of the fabricated TFT.
  • the metal layer 22 of the remaining second region 214 can be formed as the gate 23 of the TFT.
  • the present embodiment realizes the patterning process of the gate 23 by the transfer layer 212 having a predetermined pattern, and the gate 23 can be obtained without an etching process, thereby effectively avoiding the time of forming the metal electrode by the conventional process copper etching.
  • the risk of overheating explosion caused by the accumulation of copper ions in the etching solution ensures the electrical properties of the TFT, and at the same time saves the cost of the conventional process metal etching solution, the pattern transfer layer stripping solution and the waste liquid treatment.
  • this embodiment may employ CVD (Chemical Vapor Deposition,
  • the chemical vapor deposition method forms a gate insulating layer 24 on the gate electrode 23, which is a one-sided structure covering the substrate substrate 20.
  • the material of the gate insulating layer 24 may be silicon oxide (SiOx).
  • the gate insulating layer 24 may also include a silicon oxide compound layer and a silicon nitride compound layer sequentially formed on the gate electrode 23, such as SiO2 (silicon dioxide).
  • Si3N4 silicon nitride
  • a full-face amorphous oxide semiconductor layer covering the substrate substrate 20 may be formed by a PVD method, and the material of the amorphous oxide semiconductor layer includes but is not limited to IGZO (Indium). Gallium Zinc Oxide, indium gallium zinc oxide), and then the semiconductor layer 25 is formed by annealing, coating photoresist, exposure, etching, and the like.
  • IGZO Indium
  • the semiconductor layer 25 is formed by annealing, coating photoresist, exposure, etching, and the like.
  • S16 forming a source and a drain on the gate insulating layer, a source connected to the source contact region of the semiconductor layer, and a drain connected to the drain contact region of the semiconductor layer.
  • a source 261 and a drain 262 may be formed on the gate insulating layer 24 by using a PVD method and a patterning process of coating photoresist, exposure, and etching.
  • the source 261 and the drain 262 are respectively located on the semiconductor layer 25. On both sides, the source 261 is connected to the source contact region of the semiconductor layer 25, and the drain 262 is connected to the drain contact region of the semiconductor layer 25.
  • the present invention can also fabricate the source and drain of the TFT by referring to the steps of manufacturing the gate 23 in the above steps S11 to S13.
  • the manufacturing method of the TFT of this embodiment may include the following steps S31 to S366.
  • Steps S31 to S35 can refer to steps S11 to S15 of the embodiment shown in FIG. 1 , and details are not described herein again.
  • the invention is identified by the same reference numerals. 2 and FIG. 4, in the present embodiment, the metal layer 22 forming the gate electrode 23 is regarded as the first metal layer, and the intermediate layer 212 is regarded as the first intermediate layer.
  • S361 forming a second intermediate layer on the gate insulating layer, and dividing the upper portion of the gate insulating layer into third regions and fourth regions which are sequentially staggered in a direction parallel to the gate insulating layer, and the second intermediate layer is formed. In the third area.
  • the second intermediate layer 41 having a predetermined pattern may be formed on the gate insulating layer 24 and the semiconductor layer 25 by using a nanoimprint process, or the gate insulating layer 24 and the semiconductor layer 25 may be formed by an attaching process. Two transfer layers 41.
  • the fourth region 422 is used to define a region where the source of the TFT is located, and the third region 421 is a region other than the fourth region 422.
  • the second metal layer 43 is formed on the second intermediate layer 41 by using the PVD method.
  • the material of the second metal layer 43 includes, but is not limited to, copper and molybdenum.
  • the second metal layer 43 of the third region 421 is formed on the second intermediate layer 41, and the second metal layer 43 of the fourth region 422 is directly formed on the gate insulating layer 24 and a portion of the semiconductor layer 25, and the second metal layer 43
  • the height of the third region 421 is greater than its height at the fourth region 422, and the second metal layers 43 of the adjacent third region 421 and the fourth region 422 are not connected.
  • S363 performing a DIW stripping process on the second intermediate layer to peel the second metal layer of the second intermediate layer and the third region from the gate insulating layer, while the second metal layer of the fourth region remains in the gate insulating layer
  • the source is formed on the layer.
  • the patterning process of the source electrode 431 is realized by the second intermediate layer 41 having a predetermined pattern, and the source electrode 431 can be obtained without using an etching process, thereby avoiding metal ions caused by etching to form the source electrode 431 (for example, copper ions aggregate to cause a risk of overheating explosion, ensuring the electrical properties of the TFT, while saving the cost of etching solution, pattern transfer layer stripping solution and both waste liquid treatment.
  • the source 431 is formed by an etching process
  • an etch barrier layer needs to be formed over the region where the source electrode 431 is located, and the etch barrier layer can be omitted in this embodiment, thereby simplifying the manufacturing process and improving the production efficiency.
  • the present embodiment can also avoid damage of the semiconductor layer 25 by the etching solution, thereby further ensuring electrical properties of the TFT.
  • S364 forming a third intermediate layer on the gate insulating layer, and dividing the upper portion of the gate insulating layer into fifth and sixth regions staggered in a direction parallel to the gate insulating layer, and forming a third intermediate layer In the fifth area.
  • the third intermediate layer 44 can be formed by a nanoimprint process.
  • the third metal layer 45 is formed on the third intermediate layer 44 by using the PVD method.
  • the material of the third metal layer 45 includes, but is not limited to, copper and molybdenum.
  • the third metal layer 45 of the fifth region 451 is formed on the third intermediate layer 44, and the fifth region of the sixth region 452 is directly formed on the gate insulating layer 24 and a portion of the semiconductor layer 25, and the third metal layer 45 is in the The height of the five regions 451 is greater than its height at the sixth region 452, and the third metal layers 45 of the adjacent fifth and fourth regions 451 and 452 are not connected.
  • S366 performing a DIW stripping process on the third intermediate layer to peel the third metal layer of the third intermediate layer and the fifth region from the gate insulating layer, while the third metal layer of the fourth region remains in the gate insulating layer A drain is formed on the layer.
  • the patterning process of the drain 451 is realized by the third intermediate transfer layer 44 having a predetermined pattern, and the drain electrode 451 can be obtained without using an etching process, thereby avoiding etching to form metal ions caused by the drain electrode 451 ( For example, copper ions aggregate to cause a risk of overheating explosion, ensuring the electrical properties of the TFT, while saving the cost of etching solution, pattern transfer layer stripping solution and both waste liquid treatment.
  • the drain 451 is formed by an etch process, an etch stop layer needs to be formed over the region where the drain 451 is located, and the etch stop layer can be omitted in this embodiment, thereby simplifying the manufacturing process and improving the production efficiency.
  • the present embodiment can also avoid damage of the semiconductor layer 25 by the etching solution, thereby further ensuring electrical properties of the TFT.
  • FIG. 5 illustrates a method of fabricating a TFT according to still another embodiment of the present invention. Different from the embodiment shown in Figures 3 and 4, the present embodiment can produce the source and drain of the TFT through a relay layer. As shown in FIG. 5, the manufacturing method of the TFT may include steps S51 to S563.
  • Steps S51 to S55 can refer to steps S51 to S55 of the embodiment shown in FIG. 1 , and details are not described herein again.
  • the invention is identified by the same reference numerals. 2 and FIG. 6, in this embodiment, the metal layer 22 forming the gate electrode 23 is regarded as the first metal layer, and the intermediate layer 212 is regarded as the first intermediate layer.
  • S561 forming a second intermediate layer on the gate insulating layer, and dividing the upper portion of the gate insulating layer into third regions and fourth regions staggered in a direction parallel to the gate insulating layer, the fourth region including the edge
  • the first sub-region, the second sub-region, and the third sub-region are sequentially arranged in parallel with the direction of the gate insulating layer, and the second intermediate layer is formed in the third region and the second sub-region.
  • the second intermediate layer 61 having a predetermined pattern may be formed on the gate insulating layer 24 and the semiconductor layer 25 by using a nanoimprint process, or the gate insulating layer 24 and the semiconductor layer 25 may be formed by an attaching process. Two transfer layers 61.
  • the first sub-region 621 is used to define a region where the source of the TFT is located
  • the third sub-region 622 is used to define a region where the drain of the TFT is located
  • the second sub-region 623 is used to define a channel between the source and the drain.
  • the region, the third region 624 is an area outside the fourth region.
  • the second metal layer 63 is a one-sided structure covering the gate insulating layer 24 and the semiconductor layer 25 and the second intermediate layer 61.
  • S563 performing a DIW stripping process on the second intermediate layer to peel the second metal layer of the second intermediate layer and the third region and the second sub-region from the gate insulating layer, and the first sub-region and the third sub-portion A second metal layer of the region remains on the gate insulating layer to form a source and a drain, respectively.
  • the present embodiment can produce the source 641 and the drain 642 of the TFT from a transition layer 61, which can further simplify the manufacturing process and improve the production efficiency. reduce manufacturing cost.
  • the above object of the present invention can be applied not only to the bottom gate type TFT shown in Figs. 4 and 6, but also to the fabrication of a top gate type TFT.
  • a light shielding layer and a buffer layer are sequentially formed on the substrate substrate, and the substrate substrate is formed with a staggered arrangement in a direction parallel to the substrate substrate.
  • the first region and the second region, as shown in FIG. 7, the method of manufacturing the top gate type TFT may include steps S71 to S77.
  • S71 forming a semiconductor layer on the buffer layer, the semiconductor layer and the first region being staggered in a direction parallel to the substrate substrate.
  • S75 Perform a DIW stripping process on the transfer layer to peel the metal layer of the transfer layer and the first region from the gate insulating layer, while the metal layer of the second region remains on the gate insulating layer to form The gate of the TFT.
  • S77 forming a source and a drain on the dielectric isolation layer, the source is connected to a source contact region of the semiconductor layer, and the drain is connected to a drain contact region of the semiconductor layer.
  • the process of forming the gate of the top gate type TFT can be referred to the embodiment shown in FIG. 2.
  • the present invention can also produce a top gate type TFT by the method of the embodiment shown in FIG. 4 or FIG.
  • the present invention also provides a method of fabricating an array substrate, wherein the TFT of the array substrate is fabricated by any of the methods of FIGS. 1 to 7 described above.
  • the present invention The method of manufacturing the array substrate of the embodiment may include steps S81 to S88 shown in FIG.
  • S86 forming a source and a drain on the gate insulating layer, a source connected to the source contact region of the semiconductor layer, and a drain connected to the drain contact region of the semiconductor layer.
  • S87 forming a planar layer covering the source and the drain on the gate insulating layer, the flat layer being provided with a contact hole exposing a drain of the TFT.
  • the method of fabricating the array substrate according to another embodiment of the present invention may include steps S91 to S99 as shown in FIG.
  • S91 forming a semiconductor layer on the buffer layer, the semiconductor layer and the first region being staggered in a direction parallel to the substrate substrate.
  • S97 forming a source and a drain on the dielectric isolation layer, the source is connected to a source contact region of the semiconductor layer, and the drain is connected to a drain contact region of the semiconductor layer.
  • S98 forming a planar layer covering the source and the drain on the dielectric isolation layer, the planarization layer being provided with a contact hole exposing a drain of the TFT.
  • the gate, the source and the drain of the TFT of the array substrate can be obtained by the above process, and thus the same technical effect can be achieved.

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Abstract

一种TFT的制造方法及阵列基板的制造方法。在衬底基材（20）上形成交错间隔设置的中转层（212）；在中转层上形成覆盖衬底基材的金属层（22）；对中转层进行DIW脱膜制程，以将中转层及其上方的金属层从衬底基材上剥离，而未设置在中转层上方的金属层保留在衬底基材上而形成TFT的金属电极（23）。

Description

TFT的制造方法及阵列基板的制造方法
【技术领域】
本发明涉及显示技术领域，具体涉及一种TFT的制造方法及阵列基板的制造方法。
【背景技术】
随着科技的发展和社会的进步，人们对于信息存储、传递及其处理的依赖程度日益增加。而半导体器件和工艺技术作为信息的存储、传递及其处理的主要载体和物质基础，现已成为众多科学家争相研究的热点。TFT作为一种非常重要的半导体器件已被业界普遍采用。然而，现有TFT的金属电极一般需要涂布光阻、曝光、显影、刻蚀等多道工艺制得，在刻蚀过程中发生铜离子聚集而引起过热爆炸的风险较高，影响TFT电学性能，同时刻蚀溶液、图案中转层剥离(Stripper)溶液及二者废液处理也会导致生产成本居高不下。
【发明内容】
有鉴于此，本发明提供一种TFT的制造方法及阵列基板的制造方法，能够避免传统制程铜刻蚀形成金属电极时刻蚀溶液中铜离子聚集而引起过热爆炸的风险，确保TFT电学性能，同时节省刻蚀溶液、图案中转层剥离溶液及二者废液处理的成本。
本发明一实施例的TFT的制造方法，包括：
在衬底基材上形成覆盖所述衬底基材的一整面中转层；
对一整面中转层采用纳米压印工艺以在衬底基材上形成第一中转层，其中，将衬底基材的上方划分为沿平行于衬底基材的方向依次交错排布的第一区域和第二区域，所述第一中转层形成于第一区域；
在第一区域和第二区域形成第一金属层；
对第一中转层进行DIW脱膜制程，以将第一中转层和第一区域的第一金属层从衬底基材上剥离，同时第二区域的第一金属层保留在衬底基材上而形成TFT的栅极；
在栅极上形成栅极绝缘层；
在栅极绝缘层上形成位于栅极正上方的半导体层；
在栅极绝缘层上形成第二中转层，其中，将栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于栅极绝缘层方向依次排布的第一子区域、第二子区域和第三子区域，所述第二中转层形成于第三区域和第二子区域；
在第三区域和第四区域形成第二金属层；
对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从栅极绝缘层上剥离，同时第一子区域和第三子区域的第二金属层保留在栅极绝缘层上而分别形成源极和漏极，所述源极与半导体层的源极接触区连接，所述漏极与半导体层的漏极接触区连接。
本发明一实施例的薄膜晶体管的制造方法，包括：
在衬底基材上形成第一中转层，其中，将所述衬底基材的上方划分为沿平行于所述衬底基材的方向依次交错排布的第一区域和第二区域，所述第一中转层形成于所述第一区域；
在所述第一区域和第二区域形成第一金属层；
对所述第一中转层进行DIW（Deionized water rinsing, 去离子）脱膜制程，以将第一中转层和第一区域的第一金属层从所述衬底基材上剥离，同时所述第二区域的第一金属层保留在衬底基材上而形成薄膜晶体管的金属电极。
本发明一实施例的阵列基板的制造方法，包括：
在衬底基材上形成中转层，其中，将所述衬底基材的上方划分为沿平行于所述衬底基材的方向依次交错排布的第一区域和第二区域，所述中转层形成于所述第一区域；
在所述第一区域和第二区域形成金属层；
对所述中转层进行DIW脱膜制程，以将中转层和第一区域的金属层从所述衬底基材上剥离，同时所述第二区域的金属层保留在衬底基材上而形成薄膜晶体管的金属电极。
通过上述方案，本发明设计在衬底基材上形成交错间隔设置的中转层，并在中转层上形成覆盖衬底基材的金属层，通过对中转层进行DIW脱膜制程即可将未设置于中转层上方的金属层保留在衬底基材上而形成TFT的金属电极，无需刻蚀工艺即可制得金属电极，从而能够避免传统制程铜刻蚀形成金属电极时刻蚀溶液中铜离子聚集而引起过热爆炸的风险，确保TFT电学性能，同时节省刻蚀溶液、图案中转层剥离溶液及二者废液处理的成本。
【附图说明】
图1是本发明第一实施例的TFT的制造方法的流程示意图；
图2是基于图1所示方法制造TFT的场景示意图；
图3是本发明第二实施例的TFT的制造方法的流程示意图；
图4是基于图3所示方法制造TFT的场景示意图；
图5是本发明第三实施例的TFT的制造方法的流程示意图；
图6是基于图5所示方法制造TFT的场景示意图；
图7是本发明第四实施例的TFT的制造方法的流程示意图；
图8是本发明第一实施例的阵列基板的制造方法的流程示意图；
图9是本发明第二实施例的阵列基板的制造方法的流程示意图。
【具体实施方式】
本发明的主要目的是：首先，在衬底基材上形成交错间隔设置的中转层；然后，在中转层上形成覆盖衬底基材的金属层；最后，对中转层进行DIW脱膜制程，以将中转层及其上方的金属层从衬底基材上剥离，而未设置在中转层上方的金属层保留在衬底基材上，形成TFT的金属电极。也就是说，本发明通过具有预定图案的中转层实现TFT金属电极的图案化制程，无需刻蚀工艺即可制得TFT的金属电极。
其中，TFT的金属电极既可以是栅极，也可以是源极和漏极中的至少一个。而根据金属电极的不同，所述衬底基材也不同。例如，当金属电极为栅极时，衬底基材可以为阵列基板的承载TFT和像素电极等结构件的透明基材；当金属电极为底栅型TFT的源极和/或漏极时，衬底基材可以为TFT的栅极绝缘层（Gate Insulation Layer, GI层）；当金属电极为顶栅型TFT的源极和/或漏极时，衬底基材可以为TFT的介质隔离层（Interlayer Dielectric Layer, IDL，又称介电层或层间介电层）。
下面结合附图对本发明的各个实施例的技术方案进行清楚、完整地描述。在不冲突的情况下，下述各个实施例的特征可相互组合。
请参阅图1，为本发明第一实施例的TFT的制造方法。所述TFT的制造方法可以包括以下步骤S11~S16。
S11：在衬底基材上形成中转层，其中，将衬底基材的上方划分为沿平行于衬底基材的方向依次交错排布的第一区域和第二区域，中转层形成于第一区域。
本发明一实施例可以采用纳米压印工艺在衬底基材上形成具有预定图案的中转层。结合图2所示，具体而言：
首先，在衬底基材20上形成覆盖衬底基材20的一整面中转层211。该衬底基材20包括但不限于玻璃基材、塑料基材、可挠式基材等透明基材。本实施例可以采用涂布、贴附、PVD（Physical Vapor Deposition, 物理气相沉积）等方法在衬底基材20上形成一整面中转层211。该中转层211的材质包括但不限于PVA（Polyvinyl Alcohol, 聚乙烯醇）。
然后，对一整面中转层211采用纳米压印工艺以形成具有预定图案的中转层212。本实施例可将一具有纳米图案的模版10以机械力在涂有中转层211的衬底基材20上等比例压印复制预定图案。例如，对于材质为PVA的中转层211，本实施例对第一区域213的PVA施加水压，并通过控制压印时长和压印温度，去除第一区域213的PVA，而仅保留第二区域214的PVA，以此形成预定图案的中转层212。
当然，本发明其他实施例可以采用贴附工艺在衬底基材20上形成中转层212，即，将已经具有预定图案的中转层212直接贴附在衬底基材20上。
S12：在第一区域和第二区域形成金属层。
本实施例可采用PVD方法在中转层212上形成金属层22，该金属层22的材质包括但不限于铜、钼。第一区域213的金属层22形成于中转层212上，第二区域214的金属层22直接形成于衬底基材20上，金属层22在第一区域213的高度大于其在第二区域214的高度，并且，相邻第一区域213和第二区域214的金属层22不连接。
S13：对中转层进行DIW脱膜制程，以将中转层和第一区域的第一金属层从衬底基材上剥离，同时第二区域的金属层保留在衬底基材上而形成TFT的栅极。
在本发明一实施例中，将经过步骤 S12制得的结构件放置于脱膜溶液中，脱膜溶液中的脱模材质与中转层212发生化学反应，反应后的化合物从衬底基材20上松懈后，及时与脱膜溶液形成络合物，并从衬底基材20上分离。在脱膜过程中，脱膜溶液不会与金属层22以及衬底基材20发生任何反应，因此不会对两者造成损坏。
为了促进脱膜制程中化学反应的进行，本实施例可以对脱膜溶液进行加热，例如加热后温度为80~90℃。该加热可由装载脱膜溶液的带有加热（温控）功能的不锈钢水槽完成。
在脱膜制程中，本实施例还进行DIW处理，以去除附着于第二区域214的金属层22上的离子物质，以保证所制得的TFT的电学性能。至此，保留下来的第二区域214的金属层22即可形成为TFT的栅极23。
由上述可知，本实施例通过具有预定图案的中转层212实现栅极23的图案化制程，而无需刻蚀工艺即可制得栅极23，因此能够有效避免传统制程铜刻蚀形成金属电极时刻蚀溶液中铜离子聚集而引起过热爆炸的风险，确保TFT电学性能，同时能够节省传统制程金属刻蚀溶液、图案中转层剥离溶液及二者废液处理的成本。
S14：在栅极上形成栅极绝缘层。
继续参阅图2，本实施例可采用CVD（Chemical Vapor Deposition, 化学气相沉积）方法在栅极23上形成栅极绝缘层24，该栅极绝缘层24为覆盖衬底基材20的一整面结构。栅极绝缘层24的材质可以为硅氧化物（SiOx），当然，栅极绝缘层24也可以包括依次形成于栅极23上的硅氧化合物层和硅氮化合物层，例如SiO2（二氧化硅）和Si3N4（三氮化硅），进一步提高栅极绝缘层24的耐磨损能力和绝缘性能。
S15：在栅极绝缘层上形成位于栅极正上方的半导体层。
本实施例可以采用PVD方法形成覆盖衬底基材20的一整面非晶态氧化半导体层，该非晶态氧化半导体层的材质包括但不限于IGZO（Indium Gallium Zinc Oxide, 铟镓锌氧化物），然后，通过退火、涂布光阻、曝光、刻蚀等工艺形成半导体层25。
S16：在栅极绝缘层上形成源极和漏极，源极与半导体层的源极接触区连接，漏极与半导体层的漏极接触区连接。
本实施例可以采用PVD方法以及涂布光阻、曝光、刻蚀的图案化处理工艺在栅极绝缘层24上形成源极261和漏极262，源极261和漏极262分别位于半导体层25的两侧，源极261与半导体层25的源极接触区连接，漏极262与半导体层25的漏极接触区连接。
当然，本发明也可以借鉴上述步骤S11~S13制造栅极23的工艺去制造TFT的源极和漏极。如图3所示，本实施例的TFT的制造方法可以包括如下步骤S31~S366。
S31：在衬底基材上形成第一中转层，其中，将衬底基材的上方划分为沿平行于衬底基材的方向依次交错排布的第一区域和第二区域，第一中转层形成于第一区域。
S32：在第一区域和第二区域形成第一金属层。
S33：对中转层进行DIW脱膜制程，以将第一中转层和第一区域的第一金属层从衬底基材上剥离，同时第二区域的第一金属层保留在衬底基材上而形成TFT的栅极。
S34：在栅极上形成栅极绝缘层。
S35：在栅极绝缘层上形成位于栅极正上方的半导体层。
步骤S31~35可以参阅图1所示实施例的步骤S11~15，此处不再予以赘述。对于两个实施例中相同结构元件，本发明采用相同标号予以标识。结合图2和图4所示，本实施例将形成栅极23的金属层22视为第一金属层、将中转层212视为第一中转层。
S361：在栅极绝缘层上形成第二中转层，将栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第三区域和第四区域，第二中转层形成于第三区域。
本实施例可以采用纳米压印工艺在栅极绝缘层24和半导体层25上形成具有预定图案的第二中转层41，也可以采用贴附工艺在栅极绝缘层24和半导体层25上形成第二中转层41。
其中，第四区域422用于限定TFT的源极所在区域，第三区域421为第四区域422之外的区域。
S362：在第三区域和第四区域形成第二金属层。
本实施例可采用PVD方法在第二中转层41上形成第二金属层43，该第二金属层43的材质包括但不限于铜、钼。第三区域421的第二金属层43形成于第二中转层41上，第四区域422的第二金属层43直接形成于栅极绝缘层24和一部分的半导体层25上，第二金属层43在第三区域421的高度大于其在第四区域422的高度，并且，相邻第三区域421和第四区域422的第二金属层43不连接。
S363：对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域的第二金属层从栅极绝缘层上剥离，同时第四区域的第二金属层保留在栅极绝缘层上而形成源极。
本实施例通过具有预定图案的第二中转层41实现源极431的图案化制程，而无需采用刻蚀工艺即可制得源极431，因此能够避免刻蚀形成源极431导致的金属离子（例如铜离子）聚集而引起过热爆炸的风险，确保TFT电学性能，同时节省刻蚀溶液、图案中转层剥离溶液及二者废液处理的成本。
另外，如果采用刻蚀工艺形成源极431，则需要在源极431所在区域上方形成一刻蚀阻挡层，而本实施例可以省略该刻蚀阻挡层，从而简化制造工艺，提高生产效率。并且，本实施例还能够避免刻蚀溶液对半导体层25的损伤，从而进一步确保TFT电学性能。
S364：在栅极绝缘层上形成第三中转层，将栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第五区域和第六区域，第三中转层形成于第五区域。
其中，第三中转层44可采用纳米压印工艺形成。
S365：在第五区域和第六区域形成第三金属层。
本实施例可采用PVD方法在第三中转层44上形成第三金属层45，该第三金属层45的材质包括但不限于铜、钼。第五区域451的第三金属层45形成于第三中转层44上，第六区域452的第五区域直接形成于栅极绝缘层24和一部分的半导体层25上，第三金属层45在第五区域451的高度大于其在第六区域452的高度，并且，相邻第五区域451和第六区域452的第三金属层45不连接。
S366：对第三中转层进行DIW脱膜制程，以将第三中转层和第五区域的第三金属层从栅极绝缘层上剥离，同时第四区域的第三金属层保留在栅极绝缘层上而形成漏极。
本实施例通过具有预定图案的第三中转层44实现漏极451的图案化制程，而无需采用刻蚀工艺即可制得漏极451，因此能够避免刻蚀形成漏极451导致的金属离子（例如铜离子）聚集而引起过热爆炸的风险，确保TFT电学性能，同时节省刻蚀溶液、图案中转层剥离溶液及二者废液处理的成本。
另外，如果采用刻蚀工艺形成漏极451，则需要在漏极451所在区域上方形成一刻蚀阻挡层，而本实施例可以省略该刻蚀阻挡层，从而简化制造工艺，提高生产效率。并且，本实施例还能够避免刻蚀溶液对半导体层25的损伤，从而进一步确保TFT电学性能。
请参阅图5，为本发明又一实施例的TFT的制造方法。不同于图3和图4所示实施例，本实施例通过一个中转层即可制得TFT的源极和漏极。如图5所示，所述TFT的制造方法可以包括步骤S51~S563。
S51：在衬底基材上形成第一中转层，其中，将衬底基材的上方划分为沿平行于衬底基材的方向依次交错排布的第一区域和第二区域，第一中转层形成于第一区域。
S52：在第一区域和第二区域形成第一金属层。
S53：对中转层进行DIW脱膜制程，以将第一中转层和第一区域的第一金属层从衬底基材上剥离，同时第二区域的第一金属层保留在衬底基材上而形成TFT的栅极。
S54：在栅极上形成栅极绝缘层。
S55：在栅极绝缘层上形成位于栅极正上方的半导体层。
步骤S51~55可以参阅图1所示实施例的步骤S51~S55，此处不再予以赘述。对于两个实施例中相同结构元件，本发明采用相同标号予以标识。结合图2和图6所示，本实施例将形成栅极23的金属层22视为第一金属层、将中转层212视为第一中转层。
S561：在栅极绝缘层上形成第二中转层，将栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于栅极绝缘层方向依次排布的第一子区域、第二子区域和第三子区域，第二中转层形成于第三区域和第二子区域。
本实施例可以采用纳米压印工艺在栅极绝缘层24和半导体层25上形成具有预定图案的第二中转层61，也可以采用贴附工艺在栅极绝缘层24和半导体层25上形成第二中转层61。
其中，第一子区域621用于限定TFT的源极所在区域，第三子区域622用于限定TFT的漏极所在区域，第二子区域623用于限定源极和漏极之间的沟道区，第三区域624为第四区域之外的区域。
S562：在第三区域和第四区域形成第二金属层。
其中，第二金属层63为覆盖于栅极绝缘层24和半导体层25、第二中转层61上的一整面结构。
S563：对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从栅极绝缘层上剥离，同时第一子区域和第三子区域的第二金属层保留在栅极绝缘层上而分别形成源极和漏极。
在图3和图4所示实施例具有的有益效果的基础上，本实施例可以由一个中转层61制得TFT的源极641和漏极642，能够进一步简化制造工艺，从而提高生产效率，降低生产成本。
本发明的上述发明目的不仅可以适用于图4和图6所示的底栅型TFT，还可以用于制造顶栅型TFT。在顶栅型TFT的结构中，衬底基材上还依次形成有遮光层和缓冲层，所述衬底基材的上方形成有沿平行于所述衬底基材的方向依次交错排布的第一区域和第二区域，如图7所示，该顶栅型TFT的制造方法可以包括步骤S71~S77。
S71：在缓冲层上形成半导体层，所述半导体层与所述第一区域在沿平行于所述衬底基材的方向上交错排布。
S72：在半导体层上形成有覆盖缓冲层的栅极绝缘层。
S73：在栅极绝缘层上形成中转层。
S74：在第一区域和第二区域形成金属层。
S75：对所述中转层进行DIW脱膜制程，以将中转层和第一区域的金属层从栅极绝缘层上剥离，同时所述第二区域的金属层保留在栅极绝缘层上而形成TFT的栅极。
S76：在栅极上形成覆盖栅极绝缘层的介质隔离层。
S77：在介质隔离层上形成源极和漏极，所述源极与半导体层的源极接触区连接，漏极与半导体层的漏极接触区连接。
其中，形成该顶栅型TFT的栅极的过程可参阅图2所示实施例。当然，本发明也可以采用图4或图6所示实施例的方法制得顶栅型TFT。
本发明还提供一种阵列基板的制造方法，该阵列基板的TFT由上述图1~图7任一种方法制得，例如，对于图4和图6所示的底栅型TFT，本发明一实施例的阵列基板的制造方法可以包括图8所示的步骤S81~S88。
S81：在衬底基材上形成中转层，其中，将衬底基材的上方划分为沿平行于衬底基材的方向依次交错排布的第一区域和第二区域，中转层形成于第一区域。
S82：在第一区域和第二区域形成金属层。
S83：对中转层进行DIW脱膜制程，以将中转层和第一区域的第一金属层从衬底基材上剥离，同时第二区域的金属层保留在衬底基材上而形成TFT的栅极。
S84：在栅极上形成栅极绝缘层。
S85：在栅极绝缘层上形成位于栅极正上方的半导体层。
S86：在栅极绝缘层上形成源极和漏极，源极与半导体层的源极接触区连接，漏极与半导体层的漏极接触区连接。
S87：在栅极绝缘层上形成覆盖源极和漏极的平坦层，所述平坦层开设有暴露所述TFT的漏极的接触孔。
S88：在所述接触孔中形成像素电极，使得所述像素电极通过所述接触孔与所述TFT的漏极电连接。
对于顶栅型TFT，本发明另一实施例的阵列基板的制造方法可以包括如图9所示的步骤S91~S99。
S91：在缓冲层上形成半导体层，所述半导体层与所述第一区域在沿平行于所述衬底基材的方向上交错排布。
S92：在半导体层上形成有覆盖缓冲层的栅极绝缘层。
S93：在栅极绝缘层上形成中转层。
S94：在第一区域和第二区域形成金属层。
S95：对所述中转层进行DIW脱膜制程，以将中转层和第一区域的金属层从栅极绝缘层上剥离，同时所述第二区域的金属层保留在栅极绝缘层上而形成TFT的栅极。
S96：在栅极上形成覆盖栅极绝缘层的介质隔离层。
S97：在介质隔离层上形成源极和漏极，所述源极与半导体层的源极接触区连接，漏极与半导体层的漏极接触区连接。
S98：在介质隔离层上形成覆盖源极和漏极的平坦层，所述平坦层开设有暴露所述TFT的漏极的接触孔。
S99：在所述接触孔中形成像素电极，使得所述像素电极通过所述接触孔与所述TFT的漏极电连接。
其中，阵列基板的TFT的栅极、源极和漏极可以采用上述工艺制得，因此也能实现相同的技术效果。
应理解，以上所述仅为本发明的实施例，并非因此限制本发明的专利范围，凡是利用本发明说明书及附图内容所作的等效结构或等效流程变换，例如各实施例之间技术特征的相互结合，或直接或间接运用在其他相关的技术领域，均同理包括在本发明的专利保护范围内。

Claims (19)

  1. 一种TFT（Thin Film Transistor, 薄膜晶体管）的制造方法，其中，所述方法包括：
    在衬底基材上形成覆盖所述衬底基材的一整面中转层；
    对所述一整面中转层采用纳米压印工艺以在衬底基材上形成第一中转层，其中，将所述衬底基材的上方划分为沿平行于所述衬底基材的方向依次交错排布的第一区域和第二区域，所述第一中转层形成于所述第一区域；
    在所述第一区域和第二区域形成第一金属层；
    对所述第一中转层进行DIW（去离子）脱膜制程，以将第一中转层和第一区域的第一金属层从所述衬底基材上剥离，同时所述第二区域的第一金属层保留在衬底基材上而形成TFT的栅极；
    在所述栅极上形成栅极绝缘层；
    在所述栅极绝缘层上形成位于栅极正上方的半导体层；
    在所述栅极绝缘层上形成第二中转层，其中，将所述栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于栅极绝缘层方向依次排布的第一子区域、第二子区域和第三子区域，所述第二中转层形成于第三区域和第二子区域；
    在所述第三区域和第四区域形成第二金属层；
    对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从栅极绝缘层上剥离，同时第一子区域和第三子区域的第二金属层保留在栅极绝缘层上而分别形成源极和漏极，所述源极与所述半导体层的源极接触区连接，所述漏极与所述半导体层的漏极接触区连接。
  2. 一种TFT（Thin Film Transistor, 薄膜晶体管）的制造方法，其中，所述方法包括：
    在衬底基材上形成第一中转层，其中，将所述衬底基材的上方划分为沿平行于所述衬底基材的方向依次交错排布的第一区域和第二区域，所述第一中转层形成于所述第一区域；
    在所述第一区域和第二区域形成第一金属层；
    对所述第一中转层进行DIW（去离子）脱膜制程，以将第一中转层和第一区域的第一金属层从所述衬底基材上剥离，同时所述第二区域的第一金属层保留在衬底基材上而形成TFT的金属电极。
  3. 根据权利要求2所述的方法，其中，所述金属电极为栅极，在形成TFT的金属电极之后，所述方法还包括：
    在所述栅极上形成栅极绝缘层；
    在所述栅极绝缘层上形成位于栅极正上方的半导体层；
    在所述栅极绝缘层上形成源极和漏极，所述源极与所述半导体层的源极接触区连接，所述漏极与所述半导体层的漏极接触区连接。
  4. 根据权利要求3所述的方法，其中，所述在所述栅极绝缘层上形成源极和漏极，包括：
    在所述栅极绝缘层上形成第二中转层，其中，将所述栅极绝缘层的上方划分为沿平行于所述栅极绝缘层的方向依次交错排布的第三区域和第四区域，所述第二中转层形成于所述第三区域；
    在所述第三区域和第四区域形成第二金属层；
    对所述第二中转层进行DIW脱膜制程，以将第二中转层和第三区域的第二金属层从所述栅极绝缘层上剥离，同时所述第四区域的第二金属层保留在栅极绝缘层上而形成源极；
    在所述栅极绝缘层上形成第三中转层，其中，将所述栅极绝缘层的上方划分为沿平行于所述栅极绝缘层的方向依次交错排布的第五区域和第六区域，所述第三中转层形成于所述第五区域；
    在所述第五区域和第六区域形成第三金属层；
    对所述第三中转层进行DIW脱膜制程，以将第三中转层和第五区域的第三金属层从所述栅极绝缘层上剥离，同时所述第六区域的第三金属层保留在栅极绝缘层上而形成漏极。
  5. 根据权利要求3所述的方法，其中，所述在所述栅极绝缘层上形成源极和漏极，包括：
    在所述栅极绝缘层上形成第二中转层，其中，将所述栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于栅极绝缘层方向依次排布的第一子区域、第二子区域和第三子区域，所述第二中转层形成于第三区域和第二子区域；
    在所述第三区域和第四区域形成第二金属层；
    对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从栅极绝缘层上剥离，同时第一子区域和第三子区域的第二金属层保留在栅极绝缘层上而分别形成源极和漏极。
  6. 根据权利要求5所述的方法，其中，所述金属电极为栅极，所述衬底基材上还依次形成有遮光层和缓冲层，所述遮光层与所述第一区域在沿平行于所述衬底基材的方向上交错排布，
    在衬底基材上形成第一中转层，包括：
    在缓冲层上形成半导体层，所述半导体层与所述第一区域在沿平行于所述衬底基材的方向上交错排布；
    在所述半导体层上形成有覆盖所述缓冲层的栅极绝缘层；
    在所述栅极绝缘层上形成第一中转层；
    在形成TFT的金属电极之后，所述方法还包括：
    在所述栅极上形成覆盖栅极绝缘层的介质隔离层；
    在所述介质隔离层上形成源极和漏极，所述源极与所述半导体层的源极接触区连接，所述漏极与所述半导体层的漏极接触区连接。
  7. 根据权利要求6所述的方法，其中，所述在所述介质隔离层上形成源极和漏极，包括：
    在所述介质隔离层上形成第二中转层，其中，将所述介质隔离层的上方划分为沿平行于所述介质隔离层的方向依次交错排布的第三区域和第四区域，所述第二中转层形成于所述第三区域；
    在所述第三区域和第四区域形成第二金属层；
    对所述第二中转层进行DIW脱膜制程，以将第二中转层和第三区域的第二金属层从所述介质隔离层上剥离，同时所述第四区域的第二金属层保留在介质隔离层上而形成源极；
    在所述介质隔离层上形成第三中转层，其中，将所述介质隔离层的上方划分为沿平行于所述介质隔离层的方向依次交错排布的第五区域和第六区域，所述第三中转层形成于所述第五区域；
    在所述第五区域和第六区域形成第三金属层；
    对所述第三中转层进行DIW脱膜制程，以将第三中转层和第五区域的第三金属层从所述介质隔离层上剥离，同时所述第六区域的第三金属层保留在介质隔离层上而形成漏极。
  8. 根据权利要求6所述的方法，其中，所述在所述介质隔离层上形成源极和漏极，包括：
    在所述介质隔离层上形成第二中转层，其中，将所述介质隔离层的上方划分为沿平行于介质隔离层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于介质隔离层方向依次排布的第一子区域、第二子区域和第三子区域，所述第二中转层形成于第三区域和第二子区域；
    在所述第三区域和第四区域形成第二金属层；
    对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从介质隔离层上剥离，同时第一子区域和第三子区域的第二金属层保留在介质隔离层上而分别形成源极和漏极。
  9. 根据权利要求2所述的方法，其中，在衬底基材上形成第一中转层，包括：
    在衬底基材上形成覆盖所述衬底基材的一整面中转层；
    对所述一整面中转层采用纳米压印工艺以形成所述第一中转层。
  10. 根据权利要求2所述的方法，其中，采用贴附工艺直接在衬底基材上贴附第一中转层。
  11. 一种阵列基板的制造方法，其中，所述方法包括：
    在衬底基材上形成第一中转层，其中，将所述衬底基材的上方划分为沿平行于所述衬底基材的方向依次交错排布的第一区域和第二区域，所述第一中转层形成于所述第一区域；
    在所述第一区域和第二区域形成第一金属层；
    对所述第一中转层进行DIW（去离子）脱膜制程，以将第一中转层和第一区域的第一金属层从所述衬底基材上剥离，同时所述第二区域的第一金属层保留在衬底基材上而形成TFT的金属电极。
  12. 根据权利要求11所述的方法，其中，所述金属电极为栅极，在形成TFT的金属电极之后，所述方法还包括：
    在所述栅极上形成栅极绝缘层；
    在所述栅极绝缘层上形成位于栅极正上方的半导体层；
    在所述栅极绝缘层上形成源极和漏极，所述源极与所述半导体层的源极接触区连接，所述漏极与所述半导体层的漏极接触区连接。
  13. 根据权利要求12所述的方法，其中，所述在所述栅极绝缘层上形成源极和漏极，包括：
    在所述栅极绝缘层上形成第二中转层，其中，将所述栅极绝缘层的上方划分为沿平行于所述栅极绝缘层的方向依次交错排布的第三区域和第四区域，所述第二中转层形成于所述第三区域；
    在所述第三区域和第四区域形成第二金属层；
    对所述第二中转层进行DIW脱膜制程，以将第二中转层和第三区域的第二金属层从所述栅极绝缘层上剥离，同时所述第四区域的第二金属层保留在栅极绝缘层上而形成源极；
    在所述栅极绝缘层上形成第三中转层，其中，将所述栅极绝缘层的上方划分为沿平行于所述栅极绝缘层的方向依次交错排布的第五区域和第六区域，所述第三中转层形成于所述第五区域；
    在所述第五区域和第六区域形成第三金属层；
    对所述第三中转层进行DIW脱膜制程，以将第三中转层和第五区域的第三金属层从所述栅极绝缘层上剥离，同时所述第六区域的第三金属层保留在栅极绝缘层上而形成漏极。
  14. 根据权利要求12所述的方法，其中，所述在所述栅极绝缘层上形成源极和漏极，包括：
    在所述栅极绝缘层上形成第二中转层，其中，将所述栅极绝缘层的上方划分为沿平行于栅极绝缘层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于栅极绝缘层方向依次排布的第一子区域、第二子区域和第三子区域，所述第二中转层形成于第三区域和第二子区域；
    在所述第三区域和第四区域形成第二金属层；
    对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从栅极绝缘层上剥离，同时第一子区域和第三子区域的第二金属层保留在栅极绝缘层上而分别形成源极和漏极。
  15. 根据权利要求11所述的方法，其中，所述金属电极为栅极，所述衬底基材上还依次形成有遮光层和缓冲层，所述遮光层与所述第一区域在沿平行于所述衬底基材的方向上交错排布，
    在衬底基材上形成第一中转层，包括：
    在缓冲层上形成半导体层，所述半导体层与所述第一区域在沿平行于所述衬底基材的方向上交错排布；
    在所述半导体层上形成有覆盖所述缓冲层的栅极绝缘层；
    在所述栅极绝缘层上形成第一中转层；
    在形成TFT的金属电极之后，所述方法还包括：
    在所述栅极上形成覆盖栅极绝缘层的介质隔离层；
    在所述介质隔离层上形成源极和漏极，所述源极与所述半导体层的源极接触区连接，所述漏极与所述半导体层的漏极接触区连接。
  16. 根据权利要求15所述的方法，其中，所述在所述介质隔离层上形成源极和漏极，包括：
    在所述介质隔离层上形成第二中转层，其中，将所述介质隔离层的上方划分为沿平行于所述介质隔离层的方向依次交错排布的第三区域和第四区域，所述第二中转层形成于所述第三区域；
    在所述第三区域和第四区域形成第二金属层；
    对所述第二中转层进行DIW脱膜制程，以将第二中转层和第三区域的第二金属层从所述介质隔离层上剥离，同时所述第四区域的第二金属层保留在介质隔离层上而形成源极；
    在所述介质隔离层上形成第三中转层，其中，将所述介质隔离层的上方划分为沿平行于所述介质隔离层的方向依次交错排布的第五区域和第六区域，所述第三中转层形成于所述第五区域；
    在所述第五区域和第六区域形成第三金属层；
    对所述第三中转层进行DIW脱膜制程，以将第三中转层和第五区域的第三金属层从所述介质隔离层上剥离，同时所述第六区域的第三金属层保留在介质隔离层上而形成漏极。
  17. 根据权利要求15所述的方法，其中，所述在所述介质隔离层上形成源极和漏极，包括：
    在所述介质隔离层上形成第二中转层，其中，将所述介质隔离层的上方划分为沿平行于介质隔离层的方向依次交错排布的第三区域和第四区域，第四区域包括沿平行于介质隔离层方向依次排布的第一子区域、第二子区域和第三子区域，所述第二中转层形成于第三区域和第二子区域；
    在所述第三区域和第四区域形成第二金属层；
    对第二中转层进行DIW脱膜制程，以将第二中转层和第三区域及第二子区域的第二金属层从介质隔离层上剥离，同时第一子区域和第三子区域的第二金属层保留在介质隔离层上而分别形成源极和漏极。
  18. 根据权利要求11所述的方法，其中，在衬底基材上形成第一中转层，包括：
    在衬底基材上形成覆盖所述衬底基材的一整面中转层；
    对所述一整面中转层采用纳米压印工艺以形成所述第一中转层。
  19. 根据权利要求11所述的方法，其中，采用贴附工艺直接在衬底基材上贴附第一中转层。
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