WO2018150809A1 - 半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法 - Google Patents

半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法 Download PDF

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Definitions

  • the present disclosure relates to a semiconductor device, a chip-like semiconductor element, an electronic device including the semiconductor device, and a method for manufacturing the semiconductor device.
  • a flip chip mounting method has been proposed in which a chip-like semiconductor element (hereinafter sometimes simply referred to as a chip) is bonded to a wiring substrate such as an interposer substrate using solder bumps.
  • FIG. 28A shows a basic process in this mounting method.
  • 2007-324418 discloses that protrusions different from electrodes are formed on a chip for the purpose of preventing short-circuiting between electrodes and improving fluidity of an underfill material by a capillary underfill method. This is disclosed in Japanese Patent Application Laid-Open No. 2008-270257.
  • the capillary underfill method In the capillary underfill method, a capillary phenomenon is used to infiltrate the underfill material into the gap between the wiring board and the chip. For this reason, if the gap is narrowed or the pitch of the joint portion between the wiring board and the chip is narrowed, the wettability of the underfill material deteriorates due to residues such as flux, and the penetration of the underfill material is hindered. Therefore, there is a limit to narrowing the pitch when using the capillary underfill method. In addition, the sealing process using the capillary underfill method requires a relatively long time, and a process such as flux cleaning is also required. The mounting method using the capillary underfill method has a tact time of the production process. There is a problem that it is difficult to improve productivity by shortening.
  • FIG. 28B shows a basic process in this mounting method.
  • the underfill material pre-coating method does not require a residual flux cleaning process, and sealing is performed even if the gap between the wiring board and the chip is narrowed or the pitch between the wiring board and the chip is reduced. It has the advantage of being able to.
  • a chip is formed by selectively applying an underfill material or positioning it with high precision between a wiring board and a chip and then applying pressure under heating. It is necessary to implement. However, from the viewpoint of improving productivity, it is preferable that chip mounting can be performed without requiring selective application of an underfill material or high-accuracy positioning.
  • an object of the present disclosure is not to require selective application of an underfill material or high-accuracy positioning, and furthermore, a semiconductor device capable of reducing voids in the underfill material during chip mounting.
  • Another object of the present invention is to provide an electronic apparatus including the semiconductor device, a chip-like semiconductor element used in the semiconductor device, and a method for manufacturing the semiconductor device.
  • a semiconductor device includes: A wiring board; A chip-like semiconductor element flip-chip mounted on a wiring board; With On the surface of the chip-like semiconductor element facing the wiring substrate, a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided, The chip-like semiconductor element is subjected to a reflow process after being disposed so as to face the wiring substrate through the underfill material in a state where the underfill material having a characteristic that the viscosity decreases as the temperature rises is applied on the wiring substrate.
  • the underfill material having a characteristic that the viscosity decreases as the temperature rises is applied on the wiring substrate.
  • a chip-shaped semiconductor element includes: A chip-like semiconductor element that is flip-chip mounted on a wiring board to which an underfill material is applied, On the surface of the chip-like semiconductor element facing the wiring board, a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided. It is a chip-like semiconductor element.
  • the electronic device for achieving the above-described object is: An electronic device comprising a semiconductor device comprising a wiring substrate and a chip-like semiconductor element flip-chip mounted on the wiring substrate, On the surface of the chip-like semiconductor element facing the wiring substrate, a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided, The chip-like semiconductor element is subjected to a reflow process after being disposed so as to face the wiring board through the underfill material in a state in which the underfill material having a characteristic that the viscosity decreases as the temperature rises is applied on the wiring board. By being flip-chip mounted on the wiring board, It is an electronic device.
  • a method for manufacturing a semiconductor device for achieving the above object is as follows.
  • a chip-like semiconductor element in which a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided on the surface facing the wiring board is wired with an underfill material having a characteristic that the viscosity decreases as the temperature rises.
  • the chip-like semiconductor element used in the semiconductor device of the present disclosure is provided with a plurality of solder bumps and a plurality of protrusions made of an insulating material on the surface facing the wiring board. Then, the chip-like semiconductor element is reflowed after being disposed so as to face the wiring substrate through the underfill material in a state where the underfill material having the characteristic that the viscosity decreases as the temperature rises is applied on the wiring substrate.
  • Implemented by processing Because it is possible to correct the position by self-alignment without the need for heating and pressurizing processes on individual chips, chip mounting is possible without the need for selective application of underfill material or high-precision positioning. Can do. In addition, since the gap between the protrusions of the chip-like semiconductor element becomes a gas flow path during the reflow process, voids in the underfill material during chip mounting can be reduced.
  • FIG. 1 is a schematic exploded perspective view for explaining the semiconductor device according to the first aspect of the present disclosure.
  • FIG. 2 is a process diagram for describing a basic manufacturing process of the semiconductor device according to the first aspect of the present disclosure.
  • 3A and 3B are schematic perspective views for explaining the arrangement of the electrodes and protrusions of the chip-like semiconductor element.
  • FIG. 3A shows a state before the projection is formed
  • FIG. 3B shows a state after the projection is formed.
  • FIG. 4 is a schematic perspective view for explaining the electrode arrangement of the wiring board.
  • FIG. 5 is a schematic perspective view for explaining the arrangement of the electrodes of the wiring board and the pre-painted underfill material layer.
  • 6A to 6E are schematic partial cross-sectional views for explaining a manufacturing process of a semiconductor device.
  • FIG. 7A to 7C are schematic partial cross-sectional views for explaining the manufacturing process of the semiconductor device, following FIG. 6E. 8A to 8D are schematic partial cross-sectional views for explaining the manufacturing process of the semiconductor device.
  • FIG. 9 is a schematic plan view for explaining the structure of the chip-shaped semiconductor element according to the second embodiment.
  • FIG. 10 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the third embodiment.
  • FIG. 11 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the fourth embodiment.
  • 12A and 12B are schematic plan views for explaining the structure of the chip-like semiconductor element according to the fifth embodiment.
  • FIG. 12A shows the arrangement relationship of the electrodes, and FIG. The arrangement relationship is shown.
  • FIG. 12A shows the arrangement relationship of the electrodes, and FIG. The arrangement relationship is shown.
  • FIG. 13 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the fifth embodiment, and shows the positional relationship between electrodes and protrusions.
  • 14A and 14B are schematic plan views for explaining the structure of the chip-like semiconductor element according to the sixth embodiment.
  • FIG. 14A shows the arrangement relationship of the electrodes
  • FIG. 14B shows the protrusions. The arrangement relationship is shown.
  • FIG. 15 is a schematic plan view for explaining the structure of the chip-shaped semiconductor element according to the sixth embodiment, and shows the positional relationship between electrodes and protrusions.
  • 16A and 16B are schematic plan views for explaining the structure of the chip-shaped semiconductor element according to the seventh embodiment.
  • FIG. 16A shows an arrangement relationship of electrodes, and FIG. The arrangement relationship is shown.
  • FIG. 16A shows an arrangement relationship of electrodes, and FIG. The arrangement relationship is shown.
  • FIG. 17 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the seventh embodiment, and shows the positional relationship between electrodes and protrusions.
  • 18A and 18B are schematic plan views for explaining the structure of the chip-like semiconductor element according to the eighth embodiment.
  • FIG. 18A shows the arrangement relationship of the electrodes
  • FIG. 18B shows the protrusions. The arrangement relationship is shown.
  • FIG. 19 is a schematic plan view for explaining the structure of the chip-shaped semiconductor element according to the eighth embodiment, and shows the positional relationship between electrodes and protrusions.
  • FIG. 20 is a schematic plan view for explaining the structure of the semiconductor device according to the ninth embodiment provided with a pair of chip-like semiconductor elements.
  • FIG. 21A and 21B are schematic plan views for explaining the structure of one of the pair of chip-like semiconductor elements according to the ninth embodiment, and FIG. 21A shows the arrangement relationship of the electrodes, FIG. 21B shows the arrangement relationship of the protrusions.
  • 22A and 22B are schematic plan views for explaining the other structure of the pair of chip-like semiconductor elements according to the ninth embodiment, and FIG. 22A shows the arrangement relationship of the electrodes.
  • FIG. 22B shows the arrangement relationship of the protrusions.
  • 23A and 23B are schematic partial cross-sectional views for explaining a manufacturing process of the semiconductor device according to the tenth embodiment.
  • FIG. 24 is a schematic diagram for explaining the structure of the protrusions of the chip-like semiconductor element according to the eleventh embodiment.
  • FIG. 25B are schematic diagrams for explaining the function of the protrusions of the chip-like semiconductor element according to the eleventh embodiment.
  • FIG. 26 is a diagram of the twelfth embodiment, and is a schematic perspective view of an electronic apparatus in which the semiconductor device of the present disclosure is used.
  • FIG. 27 is a schematic block diagram illustrating a circuit configuration of the electronic device illustrated in FIG. 28A and 28B are process diagrams for explaining a manufacturing process of a semiconductor device.
  • a semiconductor device according to the present disclosure, a semiconductor device used in an electronic apparatus according to the present disclosure, and a semiconductor device manufactured by the method for manufacturing a semiconductor device according to the present disclosure (hereinafter, simply referred to as a semiconductor device according to the present disclosure).
  • the chip-like semiconductor element may have a protrusion formed so that the tip does not reach the wiring board in a state where the chip-like semiconductor element is flip-chip mounted.
  • the chip-like semiconductor element is bonded to the wiring board by fusing the solder bump provided on the wiring board and the solder bump provided on the chip-like semiconductor element by a reflow process.
  • the chip-like semiconductor element can be configured to be mounted in a state where the positioning is performed.
  • the underfill material may be selectively applied on the wiring substrate or may be applied collectively. From the viewpoint of improving productivity, it is preferable that the coating is applied onto the wiring substrate at once.
  • the underfill material preferably has a flux function. According to this configuration, since the oxide on the metal surface in contact with the underfill material is removed, the solder bumps can be well fused by the reflow process.
  • the chip-shaped semiconductor element according to the present disclosure is a chip-shaped semiconductor element that is flip-chip mounted on a wiring board on which an underfill material is applied.
  • a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided on the surface of the chip-like semiconductor element facing the wiring board. And it can be set as the structure which has the protrusion formed so that the front-end
  • the chip-shaped semiconductor element according to the present disclosure and the chip-shaped semiconductor element used for the semiconductor chip of the present disclosure may be simply referred to as the chip-shaped semiconductor element of the present disclosure
  • It may be a configuration having a protrusion formed higher than the solder bump provided, a configuration having a protrusion formed at the same height as the solder bump, or lower than the solder bump.
  • the structure which has the protrusion currently formed may be sufficient.
  • the chip-shaped semiconductor element of the present disclosure including the various preferable configurations described above, It can be set as the structure by which the protrusion is provided with the fixed density in the area
  • the region where the protrusions are arranged on the surface of the chip-like semiconductor element can be configured such that the protrusions are provided at different densities depending on the position in the region.
  • the gap between adjacent protrusions may be provided so as to cross the region where the protrusions are disposed.
  • the density of the protrusions in the central region of the surface of the chip-like semiconductor element can be higher than the density of the protrusions in the peripheral region surrounding the central region.
  • a protrusion having the same shape may be provided on the surface of the chip-shaped semiconductor element.
  • a plurality of types of protrusions having different shapes can be provided on the surface of the chip-like semiconductor element.
  • it can be set as the structure by which the multiple types of protrusion from which height differs is provided.
  • the protrusion may be formed so that the shape becomes smaller as the distance from the surface of the chip-shaped semiconductor element increases.
  • the protrusion may have a truncated pyramid shape in which the surface side of the chip-shaped semiconductor element is the bottom surface and the cross-sectional shape decreases as the distance from the surface of the chip-shaped semiconductor element increases.
  • the protrusions may have a symmetric shape or an asymmetric shape.
  • a semiconductor device, a chip-shaped semiconductor element, an electronic device including the semiconductor device, and a method for manufacturing a semiconductor device (hereinafter, these may be simply referred to as the present disclosure) according to the present disclosure, including the various preferable configurations described above.
  • the configuration may be such that one chip-like semiconductor element is mounted on one wiring substrate, or the configuration may be such that a plurality of chip-like semiconductor elements are mounted on one wiring substrate.
  • positioned the chip-shaped semiconductor element and the surface mounting component may be sufficient.
  • the protrusions provided on the chip-like semiconductor element of the present disclosure are formed using, for example, a photosensitive resin such as PI, phenol, PBO, BCB, or acrylic, and using a photolithography technique such as exposure. can do.
  • a photosensitive resin such as PI, phenol, PBO, BCB, or acrylic
  • a photolithography technique such as exposure. can do.
  • it can be formed using a 3D printer technique using a polyamide-based resin, an ABS-based resin, or the like.
  • it can be formed by an etching technique using a glass-based material.
  • the method of applying the underfill material on the wiring board is not particularly limited as long as the implementation of the present disclosure is not hindered.
  • it can apply
  • the material constituting the underfill material used in the present disclosure is not particularly limited as long as it does not hinder the implementation of the present disclosure. Specifically, any material may be used as long as the viscosity decreases to such an extent that self-alignment is not hindered during the reflow process and the curing process can be performed after the reflow process.
  • a material constituting the underfill material for example, an epoxy-based material can be exemplified.
  • a thermosetting underfill material is cured by a reaction of a curing agent by heating for a long time. The heating time during reflow is short, the curing reaction is slight, and the viscosity decreases with increasing temperature.
  • the first embodiment relates to a semiconductor device, a chip-like semiconductor element, and a method for manufacturing a semiconductor device according to the first aspect of the present disclosure.
  • FIG. 1 is a schematic exploded perspective view for explaining a semiconductor device according to a first aspect of the present disclosure.
  • the semiconductor device 1 includes a wiring substrate 20 and a chip-like semiconductor element 10 flip-chip mounted on the wiring substrate 20.
  • a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided on the surface of the chip-like semiconductor element 10 facing the wiring substrate 20.
  • the chip-like semiconductor element 10 is disposed so as to face the wiring substrate 20 through the underfill material 22 in a state where the underfill material 22 having a characteristic that the viscosity decreases as the temperature rises is applied on the wiring substrate 20. Then, the chip is flip-chip mounted on the wiring board 20 by performing a reflow process.
  • the chip-like semiconductor element 10 has a protrusion formed so that the tip does not reach the wiring board 20 in a state where the chip-like semiconductor element 10 is flip-chip mounted.
  • the chip-like semiconductor element 10 is positioned with respect to the wiring board 20 by fusing the solder bumps provided on the wiring board 20 and the solder bumps provided on the chip-like semiconductor element 10 by reflow processing. Implemented in.
  • FIG. 2 is a process diagram for explaining a basic manufacturing process of the semiconductor device according to the first aspect of the present disclosure.
  • the underfill material 22 is collectively applied onto the wiring board 20 (see, for example, FIG. 5 described later).
  • the chip-like semiconductor element 10 is disposed so as to face the wiring board 20 with the underfill material 22 interposed therebetween. At this time, it is sufficient that the chip-like semiconductor element 10 is arranged with such an accuracy that self-alignment is effective. In other words, it is not necessary that the electrodes of the wiring board 20 and the electrodes of the chip-like semiconductor element 10 are positioned with high precision so as to face each other accurately.
  • a batch reflow process is performed. As will be described later in detail with reference to FIGS.
  • a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided on the surface of the chip-like semiconductor element 10 facing the wiring substrate 20.
  • the chip-like semiconductor element 10 before flip chip mounting will be described in detail.
  • FIG. 3A and 3B are schematic perspective views for explaining the arrangement of the electrodes and protrusions of the chip-like semiconductor element 10.
  • FIG. 3A shows a state before the projection is formed
  • FIG. 3B shows a state after the projection is formed.
  • solder bumps 11 are provided at predetermined intervals along each side of the rectangular chip-shaped semiconductor element 10 (see FIG. 3A).
  • a plurality of protrusions 12 made of an insulating material are formed inside a region surrounded by the solder bumps 11 using, for example, a photolithography technique (see FIG. 3B).
  • the protrusion 12 is formed to have a shape that becomes smaller as the distance from the surface of the chip-like semiconductor element 10 increases, and is a symmetrical shape.
  • the protrusion 12 has a function of sucking and filling the underfill material 22 pre-coated on the wiring board 20 to the chip-like semiconductor element side by a capillary phenomenon.
  • the protrusion 12 is formed higher than the solder bump 11.
  • FIG. 4 is a schematic perspective view for explaining the electrode arrangement of the wiring board.
  • FIG. 5 is a schematic perspective view for explaining the arrangement of the electrodes of the wiring board and the pre-painted underfill material layer.
  • a portion of the wiring board 20 that faces the chip-like semiconductor element 10 is denoted by reference numeral 20A.
  • the portion represented by reference numeral 20A may be simply referred to as the facing portion 20A.
  • 20 A of opposing parts are substantially rectangular, and the solder bump 21 is formed so that it may correspond with the chip-shaped semiconductor element 10 along each edge
  • the underfill material 22 is collectively applied to the wiring board 20 in this state (see FIG. 5).
  • a method for manufacturing a semiconductor device includes: A chip-like semiconductor element 10 in which a plurality of solder bumps 11 and a plurality of protrusions 12 made of an insulating material are provided on the surface facing the wiring board 20 is an underlayer having a characteristic that the viscosity decreases as the temperature rises.
  • 6A to 6E are schematic partial cross-sectional views for explaining a manufacturing process of a semiconductor device.
  • 7A to 7C are schematic partial cross-sectional views for explaining the manufacturing process of the semiconductor device, following FIG. 6E.
  • FIG. 6E For the convenience of illustration, in these drawings, only the portion of the facing portion 20A is shown in the wiring board. The shape of each component is shown in a simplified manner.
  • Step-100 A chip-like semiconductor element 10 is prepared, and solder bumps 11 serving as electrodes are formed thereon (see FIG. 6A). Next, a plurality of protrusions 12 made of an insulating material are formed inside a region surrounded by the solder bumps 11 using, for example, a photolithography technique (see FIG. 6B).
  • Step-110 (see FIGS. 6C and 6D) A wiring board 20 is prepared, and solder bumps 21 serving as electrodes are formed on the facing portion 20A (see FIG. 6C). Next, the underfill material 22 is collectively applied over the entire surface including the facing portion 20A (see FIG. 6D).
  • the underfill material 22 is collectively applied onto the wiring board 20. There is no need to selectively apply the facing portion 20A. Moreover, the underfill material 22 which has a flux function is used for application
  • Step-120 (see FIG. 6E) Thereafter, the chip-like semiconductor element 10 is disposed so as to face the wiring substrate 20 with the underfill material 22 interposed therebetween.
  • Step-130 (see FIGS. 7A and 7B) Next, reflow processing is performed.
  • the underfill material in a fluid state is represented by reference numeral 22A.
  • the chip-like semiconductor element 10 is further submerged by the fusion of the solder bumps 11 and 21, filling of the underfill material 22A between the chip-like semiconductor element 10 and the wiring board 20 is promoted.
  • the gap between the protrusions of the chip-like semiconductor element 10 becomes a gas flow path in the filling process of the underfill material 22A. Accordingly, voids in the underfill material 22 during chip mounting can be reduced.
  • the amount of suction and the reaching height of the underfill material 22 ⁇ / b> A during the reflow process can be controlled by the design of the protrusion 12.
  • the protrusion 12 is formed so that the tip does not reach the wiring substrate 20 in a state where the chip-like semiconductor element 10 is flip-chip mounted.
  • it may further include a protrusion such as a gap interval setting application in which the tip reaches the wiring board 20 within a range not inhibiting the self-alignment effect.
  • Step-140 (see FIG. 7C) Next, the underfill material 22A is cured.
  • the curing process may be appropriately selected according to the type of the underfill material.
  • the underfill material after curing is represented by reference numeral 22B. As a result, the semiconductor device 1 in which the chip-like semiconductor element 10 is mounted on the wiring board 20 can be obtained.
  • the manufacturing method of the present disclosure is a method of pre-coating an underfill material, and the tact time required for sealing is shorter than that of the capillary underfill method. Furthermore, the manufacturing method of the present disclosure does not require pressure heating for each chip when mounting the chip. And since the self-alignment by solder bonding is exhibited, the positioning accuracy at the time of disposing the chip-like semiconductor element is eased. Therefore, according to the manufacturing method of this indication, a process can be simplified and tact time and lead time can be shortened significantly.
  • the protrusions 12 are formed higher than the solder bumps 11.
  • the present invention is not limited to this.
  • the protrusion 12 may be the same height as the solder bump 11, or the protrusion 12 may be lower than the solder bump 11.
  • FIG. 8 shows a process chart when the protrusion 12 is made lower than the solder bump 11.
  • FIG. 8A corresponds to FIG. 6E. Since the protrusion 12 is lower than the solder bump 11, the solder bump 11 contacts the underfill material 22 before the protrusion 12.
  • FIG. 8B is a diagram corresponding to FIG. 7A
  • FIG. 8C is a diagram corresponding to FIG. 7B.
  • FIG. 8D corresponds to FIG. 7C.
  • the second embodiment relates to a chip-shaped semiconductor element according to the first aspect of the present disclosure.
  • FIG. 9 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the second embodiment.
  • the solder bumps 11 are continuously arranged along each side of the outer peripheral portion of the chip-like semiconductor element 10.
  • the protrusions 12 are provided at a constant density in a region where the protrusions are disposed on the surface of the chip-like semiconductor element 10 (more specifically, a region surrounded by the solder bumps).
  • the protrusions 12 having the same shape are uniformly arranged at the same pitch on the surface of the chip-like semiconductor element 10.
  • the protrusions 12 can be formed by using a photolithography technique in which, for example, a photosensitive insulating resin material is applied, then exposed using a photomask on which a necessary pattern is drawn, and then developed. it can.
  • the third embodiment also relates to a chip-shaped semiconductor element according to the first aspect of the present disclosure.
  • the protrusions are provided at a constant density in the region where the protrusions are arranged.
  • the protrusions are provided with different densities according to the positions in the region.
  • FIG. 10 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the third embodiment.
  • the solder bumps 11 are continuously arranged along each side of the outer peripheral portion of the chip-like semiconductor element 10, and the protrusions 12 are formed in the region where the protrusions are arranged on the surface of the chip-like semiconductor element 10. Is provided.
  • the region surrounded by the solder bumps 11 is divided into a plurality of blocks.
  • a gap 13 is provided between the blocks.
  • protrusions 12 having the same shape are uniformly arranged at the same pitch.
  • the gap 13 is set wider than the interval between the protrusions in the block. In this structure, it arrange
  • the fourth embodiment is a modification of the third embodiment.
  • protrusions having the same shape are uniformly arranged at the same pitch in each block.
  • the fourth embodiment is mainly different in that a plurality of types of protrusions having different shapes are provided.
  • FIG. 11 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the fourth embodiment.
  • the solder bumps 11 are continuously arranged along each side of the outer peripheral portion of the chip-shaped semiconductor element 10, and the protrusions are formed in the region where the protrusions are disposed on the surface of the chip-shaped semiconductor element 10. Is provided.
  • the area surrounded by the solder bumps 11 is divided into a plurality of blocks. A gap 13 is provided between the blocks.
  • a protrusion 12B having a larger diameter is arranged in the block near the center of the chip-like semiconductor element 10.
  • the protrusions 12 ⁇ / b> B are also formed so as to become smaller in shape as they move away from the surface of the chip-like semiconductor element 10, and have a symmetrical shape.
  • the heights of the protrusions 12A and the protrusions 12B may be the same or different.
  • the gap 13 is set wider than the interval between the protrusions in the block. Similar to the third embodiment, these gaps 13 serve as a gas flow path when the chip-shaped semiconductor element is mounted, so that voids of the underfill material when mounting the chip-shaped semiconductor element are efficiently reduced. be able to.
  • the fifth embodiment also relates to a chip-shaped semiconductor element according to the first aspect of the present disclosure.
  • FIG. 12A and 12B are schematic plan views for explaining the structure of the chip-like semiconductor element according to the fifth embodiment.
  • FIG. 12A shows the arrangement relationship of the electrodes
  • FIG. The arrangement relationship is shown.
  • FIG. 13 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the fifth embodiment, and shows the positional relationship between electrodes and protrusions.
  • the solder bumps are continuously arranged along each side of the outer peripheral portion of the chip-like semiconductor element.
  • the solder bumps 11 are arranged in a matrix on the surface of the chip-like semiconductor element 10. And in the area
  • the protrusions are provided with different densities according to the positions in the region.
  • the surface of the chip-like semiconductor element 10 is provided with a plurality of types of protrusions having different shapes, and the density of the protrusions in the central region of the surface of the chip-like semiconductor element 10 is in the peripheral region surrounding the central region. It is higher than the density of protrusions.
  • the surface of the chip-like semiconductor element 10 is divided into four blocks. Basically, the projections 12B having a large size are arranged with high density in the region close to the center of the chip-shaped semiconductor element 10, and the projections 12A having a small size are discarded when the chip-shaped semiconductor element 10 is separated from the center. In addition, the density is reduced.
  • the sixth embodiment is a modification of the fifth embodiment.
  • the solder bumps are arranged in a matrix on the surface of the chip-like semiconductor element.
  • the sixth embodiment is different in that a solder bump is not disposed in part and a protrusion is formed instead.
  • FIG. 14A and 14B are schematic plan views for explaining the structure of the chip-like semiconductor element according to the sixth embodiment.
  • FIG. 14A shows the arrangement relationship of the electrodes
  • FIG. 14B shows the protrusions. The arrangement relationship is shown.
  • FIG. 15 is a schematic plan view for explaining the structure of the chip-shaped semiconductor element according to the sixth embodiment, and shows the positional relationship between electrodes and protrusions.
  • solder bumps 11 are not arranged in the region indicated by reference numeral 13.
  • the projections 12A and 12B are arranged so as to fill the region 13.
  • the seventh embodiment is a modification of the sixth embodiment.
  • FIG. 16A and 16B are schematic plan views for explaining the structure of the chip-shaped semiconductor element according to the seventh embodiment.
  • FIG. 16A shows an arrangement relationship of electrodes
  • FIG. The arrangement relationship is shown.
  • FIG. 17 is a schematic plan view for explaining the structure of the chip-like semiconductor element according to the seventh embodiment, and shows the positional relationship between electrodes and protrusions.
  • a protrusion 12C formed so as to follow the planar shape is formed.
  • the eighth embodiment also relates to a chip-shaped semiconductor element according to the first aspect of the present disclosure.
  • FIG. 18A and 18B are schematic plan views for explaining the structure of the chip-like semiconductor element according to the eighth embodiment.
  • FIG. 18A shows the arrangement relationship of the electrodes
  • FIG. 18B shows the protrusions. The arrangement relationship is shown.
  • FIG. 19 is a schematic plan view for explaining the structure of the chip-shaped semiconductor element according to the eighth embodiment, and shows the positional relationship between electrodes and protrusions.
  • the process when the protrusion is lower than the solder bump has been described with reference to FIGS. 8A to 8D.
  • the solder bump comes into contact with the underfill material prior to the protrusion, it is preferable to arrange the solder bump or the like so as to secure a passage communicating with the outside of the chip.
  • the solder bumps 11 are arranged along each side of the outer peripheral portion of the chip-like semiconductor element 10. However, the solder bumps 11 are arranged at intervals in these portions so as to secure passages that lead to the outside of the chip at the center of each of the four corners and the left and right sides of the chip-like semiconductor element 10.
  • the protrusions 12C are provided so as to secure a flow path that leads to the outside of the chip.
  • 12D, 12E are arranged.
  • the ninth embodiment relates to a semiconductor device and a chip-like semiconductor element according to the first aspect of the present disclosure.
  • the semiconductor device is configured by mounting one chip-like semiconductor element on the wiring board.
  • the semiconductor device of the ninth embodiment has a so-called multichip configuration.
  • FIG. 20 is a schematic plan view for explaining the structure of the semiconductor device according to the ninth embodiment provided with a pair of chip-like semiconductor elements.
  • a semiconductor device 1A according to the ninth embodiment is a semiconductor device having a multi-chip configuration, and chip-like semiconductor elements 10A and 10B are mounted on a wiring board. In FIG. 20, the wiring board is not shown.
  • FIG. 21A and 21B are schematic plan views for explaining the structure of one of the pair of chip-like semiconductor elements according to the ninth embodiment, and FIG. 21A shows the arrangement relationship of the electrodes, FIG. 21B shows the arrangement relationship of the protrusions.
  • the solder bumps 11 are arranged in a matrix on the surface of the chip-like semiconductor element 10A.
  • the protrusions 12A and 12B are disposed so as to fill the space between the solder bumps in the region where the protrusions are disposed on the surface of the chip-like semiconductor element 10A (more specifically, the region where the solder bumps are not disposed). Has been.
  • FIG. 22A and 22B are schematic plan views for explaining the other structure of the pair of chip-like semiconductor elements according to the ninth embodiment, and FIG. 22A shows the arrangement relationship of the electrodes. FIG. 22B shows the arrangement relationship of the protrusions.
  • solder bumps 11 are not partially arranged, and instead, protrusions are formed.
  • the surface of the chip-like semiconductor element is divided into four blocks. And it is the structure which made the size of the protrusion of the area
  • the tenth embodiment relates to a semiconductor device according to the first aspect of the present disclosure.
  • the semiconductor device according to the tenth embodiment is a semiconductor device in which a connection by flip chip mounting and a connection by wire bonding are mixed.
  • 23A and 23B are schematic partial cross-sectional views for explaining a manufacturing process of the semiconductor device according to the tenth embodiment.
  • FIG. 23A shows a state during the reflow process.
  • the semiconductor device 1B is wired by wiring to the electrode 23 by the wire bonding 40. Can be obtained (see FIG. 23B).
  • the eleventh embodiment relates to a chip-shaped semiconductor element according to the first aspect of the present disclosure.
  • the underfill material is basically pushed out isotropically around the protrusions.
  • the underfill material has a non-uniform filling property, it is possible to take measures such as adjusting the arrangement density of the protrusions on the surface of the chip-like semiconductor element and making the shape of the protrusions asymmetric.
  • FIG. 24 is a schematic diagram for explaining the structure of the protrusions of the chip-like semiconductor element according to the tenth embodiment.
  • the protrusion 12 shown in the figure differs from the chip-like semiconductor element surface in the angle formed by the left slope (indicated by reference symbol A1) and the angle formed by the right slope (indicated by reference symbol A2).
  • 12 has an asymmetric shape in which the center position is different between the surface of the tip end 12 and the surface on the chip-like semiconductor element side.
  • FIG. 25A and FIG. 25B are schematic diagrams for explaining the function of the protrusions of the chip-like semiconductor element according to the eleventh embodiment.
  • the fluidized underfill material 22A is pushed out more to the right side of the protrusion 12. Thereby, the degree of filling of the underfill material 22 can be adjusted.
  • the asymmetric shape of the protrusion 12 may be selected as appropriate based on the specifications of the chip-like semiconductor element.
  • the asymmetric protrusion can be formed using, for example, 3D printer technology.
  • the twelfth embodiment according to the present disclosure is an electronic apparatus in which the semiconductor device obtained by each of the above-described embodiments is mounted.
  • FIG. 26 illustrates a schematic configuration of the electronic device.
  • the electronic device 1100 includes, for example, necessary parts disposed inside and outside an outer casing 1101 formed in a horizontally long flat shape, and is used as, for example, a game device.
  • a display panel 1102 is provided in the center in the left-right direction on the front surface of the outer casing 1101, and four operation keys 1103 and four operations arranged on the left and right sides of the display panel 1102 are spaced apart from each other in the circumferential direction.
  • a key 1104 is provided.
  • four operation keys 1105 are provided at the lower end of the front surface of the outer casing 1101.
  • the operation keys 1103, the operation keys 1104, and the operation keys 1105 function as direction keys and determination keys used for selection of menu items displayed on the display panel 1102, game progress, and the like.
  • connection terminal 1106 for connecting an external device, a supply terminal 1107 for supplying power, a light receiving window 1108 for performing infrared communication with the external device, and the like are provided.
  • FIG. 27 is a schematic block diagram showing a circuit configuration of the electronic device shown in FIG.
  • the electronic device 1100 includes a main CPU (Central Processing Unit) 1110 and a system controller 1120. For example, power is supplied to the main CPU 1110 and the system controller 1120 from different systems from a battery (not shown).
  • the electronic device 1100 further includes a setting information holding unit 1130 including a memory that holds various types of information set by the user.
  • the main CPU 1110, the system controller 1120, and the setting information holding unit 1130 are configured as an integrated semiconductor device according to the present disclosure.
  • the main CPU 1110 includes a menu processing unit 111 that generates a menu screen for allowing a user to set various information and select an application, and an application processing unit 112 that executes an application.
  • the set information is sent to the setting information holding unit 1130 by the main CPU 1110 and held in the setting information holding unit 1130.
  • the system controller 1120 includes an operation input receiving unit 121, a communication processing unit 122, and a power control unit 123.
  • the operation input receiving unit 121 detects the state of the operation key 1103, the operation key 1104, and the operation key 1105, the communication processing unit 122 performs communication processing with an external device, and the power control unit 123 The supplied power is controlled.
  • Semiconductor device By being flip-chip mounted on the wiring board, Semiconductor device.
  • the chip-like semiconductor element has a protrusion formed so that the tip does not reach the wiring board in a state where the chip-like semiconductor element is flip-chip mounted.
  • [A3] The chip-like semiconductor element is mounted in a state where the solder bump provided on the wiring board and the solder bump provided on the chip-like semiconductor element are fused with each other by reflow processing.
  • [A4] Underfill material is applied all over the circuit board.
  • [A5] Underfill material has a flux function, The semiconductor device according to any one of [A1] to [A4].
  • the protrusions are provided with a constant density.
  • the protrusions are provided with different densities according to the positions in the area.
  • the gap between adjacent protrusions on the surface of the chip-like semiconductor element is provided so as to cross the region where the protrusions are disposed. The semiconductor device according to [A7] above.
  • the density of the protrusions in the central region of the surface of the chip-like semiconductor element is higher than the density of the protrusions in the peripheral region surrounding the central region.
  • [A10] Projections having the same shape are provided on the surface of the chip-like semiconductor element.
  • [A12] Plural kinds of protrusions having different heights are provided on the surface of the chip-like semiconductor element.
  • the protrusion on the surface of the chip-shaped semiconductor element is formed so that the shape becomes smaller as it is away from the surface of the chip-shaped semiconductor element.
  • the protrusions on the surface of the chip-like semiconductor element are symmetrical.
  • the protrusion on the surface of the chip-like semiconductor element has an asymmetric shape.
  • the chip-like semiconductor element has a protrusion formed so that the tip does not reach the wiring board in a state where the chip-like semiconductor element is flip-chip mounted.
  • the chip-shaped semiconductor element as described in [B1] above.
  • the protrusions are provided with a constant density.
  • the protrusions are provided with different densities according to the positions in the area.
  • the gap between adjacent protrusions is provided so as to cross the region where the protrusions are disposed.
  • the density of the protrusions in the central region of the surface of the chip-like semiconductor element is higher than the density of the protrusions in the peripheral region surrounding the central region.
  • [B7] Projections having the same shape are provided on the surface of the chip-like semiconductor element.
  • a plurality of types of protrusions having different shapes are provided on the surface of the chip-like semiconductor element.
  • Plural types of protrusions with different heights are provided, The chip-shaped semiconductor element as described in [B8] above.
  • the protrusion is formed such that the shape becomes smaller as the distance from the surface of the chip-like semiconductor element increases.
  • the projection is symmetrical.
  • the protrusion has an asymmetric shape, The chip-shaped semiconductor element according to any one of [B1] to [B10].
  • An electronic device comprising a semiconductor device comprising a wiring substrate and a chip-like semiconductor element flip-chip mounted on the wiring substrate, On the surface of the chip-like semiconductor element facing the wiring substrate, a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided, The chip-like semiconductor element is subjected to a reflow process after being disposed so as to face the wiring board through the underfill material in a state in which the underfill material having a characteristic that the viscosity decreases as the temperature rises is applied on the wiring board.
  • the underfill material having a characteristic that the viscosity decreases as the temperature rises is applied on the wiring board.
  • the chip-like semiconductor element has a protrusion formed so that the tip does not reach the wiring board in a state where the chip-like semiconductor element is flip-chip mounted.
  • [C3] The chip-like semiconductor element is mounted in a state where the solder bump provided on the wiring board and the solder bump provided on the chip-like semiconductor element are fused with each other by reflow processing.
  • [C4] Underfill material is applied all over the circuit board.
  • [C5] Underfill material has a flux function, The electronic device according to any one of [C1] to [C4].
  • the protrusions are provided with a constant density.
  • the protrusions are provided with different densities according to the positions in the area.
  • the gap between adjacent protrusions on the surface of the chip-like semiconductor element is provided so as to cross the region where the protrusions are disposed. The electronic device according to [C7] above.
  • the density of the protrusions in the central region of the surface of the chip-like semiconductor element is higher than the density of the protrusions in the peripheral region surrounding the central region.
  • [C10] Projections having the same shape are provided on the surface of the chip-like semiconductor element.
  • [C12] Plural kinds of protrusions having different heights are provided on the surface of the chip-like semiconductor element.
  • the protrusion on the surface of the chip-shaped semiconductor element is formed so that the shape becomes smaller as it is away from the surface of the chip-shaped semiconductor element.
  • the protrusions on the surface of the chip-like semiconductor element are symmetrical.
  • [C15] The protrusion on the surface of the chip-like semiconductor element has an asymmetric shape.
  • a chip-like semiconductor element in which a plurality of solder bumps and a plurality of protrusions made of an insulating material are provided on the surface facing the wiring board is wired with an underfill material having a characteristic that the viscosity decreases as the temperature rises.
  • Including a step of flip-chip mounting on the wiring board by performing a reflow process after being arranged so as to face the wiring board through the underfill material in a state of being applied on the board A manufacturing method of a manufacturing method of a semiconductor device.
  • the chip-like semiconductor element has a protrusion formed so that the tip does not reach the wiring board in a state where the chip-like semiconductor element is flip-chip mounted.
  • the protrusions are provided with a constant density.
  • [D7] In the area where the protrusions are arranged on the surface of the chip-like semiconductor element, the protrusions are provided with different densities according to the positions in the area.
  • [D8] The gap between adjacent protrusions on the surface of the chip-like semiconductor element is provided so as to cross the region where the protrusions are disposed. The manufacturing method of the semiconductor device as described in said [D7].
  • [D12] Plural kinds of protrusions having different heights are provided on the surface of the chip-like semiconductor element.
  • [D13] The protrusion on the surface of the chip-shaped semiconductor element is formed so that the shape becomes smaller as it is away from the surface of the chip-shaped semiconductor element.
  • the protrusions on the surface of the chip-like semiconductor element are symmetrical.
  • [D15] The protrusion on the surface of the chip-like semiconductor element has an asymmetric shape.
  • operation keys 1106 ... terminals, 1107 ... supply terminals for power supply, 1108 ... light receiving window, 1110 ... main CPU, 111 ... Menu processing unit, 1112 ... Application processing unit, 1120 ... System controller, 1121 ... Operation input receiving unit, 1122 ... Communication processing unit, 1123 ... Power control unit, 1130 ..Setting information holding unit

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Abstract

半導体装置は、配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成り、配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている。

Description

半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法
　本開示は、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法に関する。
　電子機器の小型化や薄型化に伴い、チップ状半導体素子を含むパッケージについても、小型薄型化や多端子化が要求されている。このため、ハンダバンプなどを用いて、チップ状半導体素子（以下、単に、チップと称する場合がある）を、インターポーザー基板などの配線基板に接合するフリップチップ実装方式が提案されている。
　先ず、チップと配線基板とが電気的に接合された状態とし、次いで、チップの周辺部に液状のアンダーフィル材を塗布して毛細管現象を利用してアンダーフィル材を配線基板とチップとの間隙に浸透させる、所謂キャピラリーアンダーフィル方式を用いた実装方式について説明する。この実装方式における基本的な工程を図２８Ａに示す。
　チップと配線基板との間でハンダ接合を行なう際には、金属表面の酸化膜を除去するためにフラックス処理を施す必要がある。しかしならが、フラックスが残存していると、アンダーフィル封止工程において信頼性が低下する原因となる。従って、チップと配線基板を接合した後に、残留フラックスを除去するための洗浄処理を施す。次いで、チップの周辺部に液状のアンダーフィル材を塗布し、毛細管現象を利用してアンダーフィル材を配線基板とチップとの間隙に浸透させる。そして、その後、アンダーフィル材に硬化処理を施して硬化させて封止を行なう。電極間の短絡防止や、キャピラリーアンダーフィル方式によるアンダーフィル材の流動性向上などを目的として、電極とは別の突起物をチップに形成するといったことが、例えば、特開２００７－３２４４１８号公報や特開２００８－２７０２５７号公報に開示されている。
　キャピラリーアンダーフィル方式では、毛細管現象を利用してアンダーフィル材を配線基板とチップの間隙に浸透させる。このため、間隙を狭くしたり、配線基板とチップとの接合部の狭ピッチ化をすると、フラックス等の残渣によりアンダーフィル材のぬれ性が悪化し、アンダーフィル材の浸透が妨げられる。従って、キャピラリーアンダーフィル方式による封止を用いる場合、狭ピッチ化には限界がある。また、キャピラリーアンダーフィル方式による封止工程には比較的長時間を要し、また、フラックスの洗浄といった工程も必要となるなど、キャピラリーアンダーフィル方式を用いた実装方式には、生産工程のタクトタイム短縮による生産性の向上を図り難いといった課題がある。
　このため、アンダーフィル材を先に塗布し、次いで、チップと配線基板とが電気的に接合された状態とするといった、アンダーフィル材の先塗り方式による実装方式が、例えば、特開２００２－２０３８７４号公報に開示されている。この実装方式における基本的な工程を図２８Ｂに示す。
　アンダーフィル材の先塗り方式は、残留フラックスの洗浄工程が不要であり、配線基板とチップの間隙を狭くしたり配線基板とチップとの接合部の狭ピッチ化を図っても封止を行なうことができるといった利点を備えている。
特開２００７－３２４４１８号公報 特開２００８－２７０２５７号公報 特開２００２－２０３８７４号公報
　上述した特許文献３に開示された技術では、アンダーフィル材の選択的な塗布や、配線基板とチップとの間で高精度な位置出しがされた状態とした上で加熱下で加圧してチップを実装するといったことが必要となる。しかしながら、生産性向上の観点からは、アンダーフィル材の選択的な塗布や高精度な位置出しといったことを必要とせずにチップ実装ができることが好ましい。
　また、アンダーフィル材の先塗り方式では、チップ実装工程において、フラックス機能の還元作用等によるボイドがアンダーフィル材中に残留しやすい。しかしながら、上述した特許文献３に開示された技術では、チップ実装時においてアンダーフィル材中に残るボイドをどのように外部に逃がしていくかといったことについて、アンダーフィル材の粘度の低下による効果の他には、何ら言及されていない。
　従って、本開示の目的は、アンダーフィル材の選択的な塗布や高精度な位置出しといったことを必要とせず、更には、チップ実装時におけるアンダーフィル材のボイドを低減することができる、半導体装置、係る半導体装置を備えた電子機器、係る半導体装置に用いられるチップ状半導体素子、及び、係る半導体装置の製造方法を提供することにある。
　上記の目的を達成するための本開示の第１の態様に係る半導体装置は、
　配線基板と、
　配線基板上にフリップチップ実装されたチップ状半導体素子と、
を備えており、
　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
　チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
半導体装置である。
　上記の目的を達成するための本開示の第１の態様に係るチップ状半導体素子は、
　アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子であって、
　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている、
チップ状半導体素子である。
　上記の目的を達成するための本開示の第１の態様に係る電子機器は、
　配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成る半導体装置を備えた電子機器であって、
　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
　チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
電子機器である。
　上記の目的を達成するための本開示の第１の態様に係る半導体装置の製造方法は、
　配線基板と対向する側の面に複数のハンダバンプと絶縁性材料から成る複数の突起物とが設けられているチップ状半導体素子を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置した後、リフロー処理を施すことによって配線基板上にフリップチップ実装する工程を含む、
半導体装置の製造方法である。
　本開示の半導体装置に用いられるチップ状半導体素子は、配線基板と対向する側の面に、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。そして、チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、実装される。個々のチップへの加熱加圧プロセスを必要とせず、セルフアライメントによる位置補正が可能なため、アンダーフィル材の選択的な塗布や高精度な位置出しといったことを必要とせずにチップ実装を行なうことができる。また、リフロー処理の際に、チップ状半導体素子の突起物間の隙間が気体の流路となるので、チップ実装時におけるアンダーフィル材のボイドを低減することができる。
図１は、本開示の第１の態様に係る半導体装置を説明するための模式的な分解斜視図である。 図２は、本開示の第１の態様に係る半導体装置の基本的な製造工程を説明するための工程図である。 図３Ａ及び図３Ｂは、チップ状半導体素子の電極と突起物の配置を説明するための模式的な斜視図である。図３Ａは突起物形成前の状態を示し、図３Ｂは突起物形成後の状態を示す。 図４は、配線基板の電極配置を説明するための模式的な斜視図である。 図５は、配線基板の電極と先塗りアンダーフィル材層の配置を説明するための模式的な斜視図である。 図６Ａないし図６Ｅは、半導体装置の製造工程を説明するための、模式的な一部断面図である。 図７Ａないし図７Ｃは、図６Ｅに引き続き、半導体装置の製造工程を説明するための、模式的な一部断面図である。 図８Ａないし図８Ｄは、半導体装置の製造工程を説明するための、模式的な一部断面図である。 図９は、第２の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。 図１０は、第３の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。 図１１は、第４の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。 図１２Ａ及び図１２Ｂは、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１２Ａは電極の配置関係を示し、図１２Ｂは突起物の配置関係を示す。 図１３は、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。 図１４Ａ及び図１４Ｂは、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１４Ａは電極の配置関係を示し、図１４Ｂは突起物の配置関係を示す。 図１５は、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。 図１６Ａ及び図１６Ｂは、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１６Ａは電極の配置関係を示し、図１６Ｂは突起物の配置関係を示す。 図１７は、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。 図１８Ａ及び図１８Ｂは、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１８Ａは電極の配置関係を示し、図１８Ｂは突起物の配置関係を示す。 図１９は、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。 図２０は、一対のチップ状半導体素子を供える第９の実施形態に係る半導体装置の構造を説明するための模式的な平面図である。 図２１Ａ及び図２１Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの一方の構造を説明するための模式的な平面図であって、図２１Ａは電極の配置関係を示し、図２１Ｂは突起物の配置関係を示す。 図２２Ａ及び図２２Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの他方の構造を説明するための模式的な平面図であって、図２２Ａは電極の配置関係を示し、図２２Ｂは突起物の配置関係を示す。 図２３Ａ及び図２３Ｂは、第１０の実施形態に係る半導体装置の製造工程を説明するための、模式的な一部断面図である。 図２４は、第１１の実施形態に係るチップ状半導体素子の突起部の構造を説明するための模式図である。 図２５Ａ及び図２５Ｂは、第１１の実施形態に係るチップ状半導体素子の突起部の機能を説明するための模式図である。 図２６は、第１２の実施形態についての図であって、本開示の半導体装置が用いられる電子機器の模式的な斜視図である。 図２７は、図２６に示す電子機器の回路構成を示す模式的なブロック図である。 図２８Ａ及び図２８Ｂは、半導体装置の製造工程を説明するための工程図である。
　以下、図面を参照して、実施形態に基づいて本開示を説明する。本開示は実施形態に限定されるものではなく、実施形態における種々の数値や材料は例示である。以下の説明において、同一要素または同一機能を有する要素には同一符号を用いることとし、重複する説明は省略する。尚、説明は、以下の順序で行う。
　１．本開示に係る、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法、全般に関する説明
　２．　第１の実施形態
　３．　第２の実施形態
　４．　第３の実施形態
　５．　第４の実施形態
　６．　第５の実施形態
　７．　第６の実施形態
　８．　第７の実施形態
　９．　第８の実施形態
１０．　第９の実施形態
１１．第１０の実施形態
１２．第１１の実施形態
１３．第１２の実施形態
１４．その他
［本開示に係る、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法、全般に関する説明］
　本開示に係る半導体装置、本開示に係る電子機器に用いられる半導体装置、及び、本開示に係る半導体装置の製造方法により製造される半導体装置（以下、これらを単に、本開示の半導体装置と呼ぶ場合がある）において、チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する構成とすることができる。
　上述した好ましい構成を含む本開示の半導体装置において、チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される構成とすることができる。
　上述した各種の好ましい構成を含む本開示の半導体装置において、アンダーフィル材は配線基板上に選択的に塗布されてもよいし、一括塗布されてもよい。生産性の向上といった観点からは、配線基板上に一括塗布される構成とすることが好ましい。
　上述した各種の好ましい構成を含む本開示の半導体装置にあっては、アンダーフィル材はフラックス機能を有するものであることが好ましい。この構成によれば、アンダーフィル材と接する金属表面の酸化物が除去されるので、リフロー処理によるハンダバンプの融合を良好に行なうことができる。
　上述したように、本開示に係るチップ状半導体素子は、アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子である。配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。そして、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する構成とすることができる。
　本開示に係るチップ状半導体素子、及び、本開示の半導体チップに用いられるチップ状半導体素子（以下、これらを単に、本開示のチップ状半導体素子と呼ぶ場合がある）は、チップ状半導体素子に設けられているハンダバンプよりも高く形成されている突起物を有する構成であってもよいし、ハンダバンプと同じ高さに形成されている突起物を有する構成であってもよいし、ハンダバンプよりも低く形成されている突起物を有する構成であってもよい。
　上述した各種の好ましい構成を含む本開示のチップ状半導体素子にあっては、
　チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている構成とすることができる。
　あるいは又、チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている構成とすることができる。
　この場合において、隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている構成とすることができる。あるいは又、チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い構成とすることができる。
　上述した各種の好ましい構成を含む本開示のチップ状半導体素子にあっては、チップ状半導体素子の面には、同一形状の突起物が設けられている構成とすることができる。
　あるいは又、チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている構成とすることができる。この場合において、高さの異なる複数種の突起物が設けられている構成とすることができる。
　上述した各種の好ましい構成を含む本開示のチップ状半導体素子において、突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている構成とすることができる。例えば、突起物は、チップ状半導体素子の面側を底面とし、チップ状半導体素子の面から離れるほど断面形状が小さくなる切頭錐といった形状とすることができる。上述した各種の好ましい構成を含む本開示のチップ状半導体素子にあっては、突起物は対称形状であってもよいし、非対称形状であってもよい。
　上述した各種の好ましい構成を含む、本開示に係る、半導体装置、チップ状半導体素子、半導体装置を備えた電子機器、及び、半導体装置の製造方法（以下、これらを単に、本開示と呼ぶ場合がある）に用いられる配線基板の形状や構成は、本開示の実施に支障がない限り、特に限定するものではない。例えば、１つの配線基板上に１つのチップ状半導体素子を実装するといった構成であってもよいし、１つの配線基板に複数のチップ状半導体素子を実装するといった構成であってもよい。また、チップ状半導体素子と表面実装部品とを配置した構成であってもよい。
　本開示のチップ状半導体素子に設けられれる突起物は、例えば、ＰＩ系、フェノール系、ＰＢＯ系、ＢＣＢ系、アクリル系などの感光性樹脂を用いて、露光等によるフォトリソグラフィー技術を用いて形成することができる。あるいは又、ポリアミド系、ＡＢＳ系などの樹脂を用いて、３Ｄプリンター技術を用いて形成することができる。更には又、ガラス系の材料を用いてエッチング技術によって形成することができる。
　配線基板上にアンダーフィル材を塗布する方法は、本開示の実施に支障がない限り、特に限定するものではない。例えば、スピンコート法、スプレーコート法、印刷法などの各種印刷法で塗布することができる。
　本開示に用いられるアンダーフィル材を構成する材料は、本開示の実施に支障がない限り、特に限定するものではない。具体的には、リフロー処理の際にセルフアライメントが阻害されない程度に粘度が低下すると共に、リフロー処理後に硬化処理を行うことができる材料であればよい。アンダーフィル材を構成する材料として、例えば、エポキシ系の材料を例示することができる。例えば、熱硬化性のアンダーフィル材は長時間の加熱により硬化剤が反応することで硬化する。リフローの際の加熱時間は短く、硬化反応は僅かであって、温度上昇によって粘度は低下する。
　本明細書における各種の条件は、厳密に成立する場合の他、実質的に成立する場合にも満たされる。設計上あるいは製造上生ずる種々のばらつきの存在は許容される。また、以下の説明で用いる各図面は模式的なものであり、実際の寸法やその割合を示すものではない。
［第１の実施形態］
　第１の実施形態は、本開示の第１の態様に係る、半導体装置、チップ状半導体素子、及び、半導体装置の製造方法に関する。
　図１は、本開示の第１の態様に係る半導体装置を説明するための模式的な分解斜視図である。
　尚、図示および説明の都合上、図１においては、チップ状半導体素子１０や配線基板２０などに設けられる電極や突起物などを誇張して示した。また、説明の都合上、１つの配線基板には１つのチップ状半導体素子が実装されるとして説明するが、本開示はこれに限るものではない。
　半導体装置１は、配線基板２０と、配線基板２０上にフリップチップ実装されたチップ状半導体素子１０とを備えている。配線基板２０と対向する側のチップ状半導体素子１０の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。
　チップ状半導体素子１０は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材２２が配線基板２０上に塗布された状態で、アンダーフィル材２２を介して配線基板２０と対向するように配置された後にリフロー処理が施されることによって、配線基板２０上にフリップチップ実装されている。
　チップ状半導体素子１０は、チップ状半導体素子１０がフリップチップ実装された状態において先端が配線基板２０に達しないように形成されている突起物を有する。そして、チップ状半導体素子１０は、配線基板２０に設けられたハンダバンプとチップ状半導体素子１０に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板２０に対して位置出しがされた状態で実装される。
　半導体装置１の基本的な製造工程について説明する。
　図２は、本開示の第１の態様に係る半導体装置の基本的な製造工程を説明するための工程図である。
　図２に示すように、アンダーフィル材２２は、配線基板２０上に一括して塗布される（例えば、後述する図５参照）。チップ状半導体素子１０は、アンダーフィル材２２を介して配線基板２０と対向するように配置される。尚、このとき、チップ状半導体素子１０はセルフアライメントが効く程度の精度で配置されていれば足りる。即ち、配線基板２０の電極とチップ状半導体素子１０の電極とが正確に対向するように高精度に位置出しされていることを要としない。次いで、一括のリフロー処理が行われる。後述する図６及び図７を参照して後で詳しく説明するが、リフロー処理の際にハンダ接合によるセルフアライメントが生じ、チップ状半導体素子１０は配線基板２０に対して位置合わせがされた状態で実装される。その後、アンダーフィル材２２に硬化処理が行われ、半導体装置１が完成する。
　上述したように、配線基板２０と対向する側のチップ状半導体素子１０の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている。フリップチップ実装前のチップ状半導体素子１０について、詳しく説明する。
　図３Ａ及び図３Ｂは、チップ状半導体素子１０の電極と突起物の配置を説明するための模式的な斜視図である。図３Ａは突起物形成前の状態を示し、図３Ｂは突起物形成後の状態を示す。
　図に示す例では、矩形状のチップ状半導体素子１０の各辺に沿って、所定の間隔でハンダバンプ１１が設けられている（図３Ａ参照）。この状態のチップ状半導体素子１０に対して、例えばフォトリソグラフィー技術を用いて、ハンダバンプ１１で囲まれた領域の内側に、絶縁性材料から成る複数の突起物１２を形成する（図３Ｂ参照）。
　図に示す例では、突起物１２は、チップ状半導体素子１０の面から離れるほど形状が小さくなるように形成されており、対称形状である。突起物１２は、配線基板２０に先塗りされたアンダーフィル材２２を、毛細管現象によってチップ状半導体素子側に吸い上げて充填させる機能を有する。突起物１２は、ハンダバンプ１１よりも高く形成されている。
　次いで、フリップチップ実装前の配線基板２０について説明する。
　図４は、配線基板の電極配置を説明するための模式的な斜視図である。図５は、配線基板の電極と先塗りアンダーフィル材層の配置を説明するための模式的な斜視図である。
　配線基板２０においてチップ状半導体素子１０と対向する部分を符号２０Ａで表す。尚、以下の説明において、符号２０Ａで表す部分を単に対向部２０Ａと呼ぶ場合がある。対向部２０Ａは略矩形であり、各辺に沿って、チップ状半導体素子１０と対応するようにハンダバンプ２１が形成されている（図４参照）。この状態の配線基板２０に対して、アンダーフィル材２２が一括塗布される（図５参照）。
　以上、半導体装置１の概要について説明した。引き続き、図を参照して、半導体装置１の製造方法について詳しく説明する。
　本開示の半導体装置の製造方法は、
　配線基板２０と対向する側の面に複数のハンダバンプ１１と絶縁性材料から成る複数の突起物１２とが設けられているチップ状半導体素子１０を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材２２が配線基板２０上に塗布された状態でアンダーフィル材２２を介して配線基板２０と対向するように配置した後、リフロー処理を施すことによって配線基板２０上にフリップチップ実装する工程を含む。
　図６Ａないし図６Ｅは、半導体装置の製造工程を説明するための、模式的な一部断面図である。図７Ａないし図７Ｃは、図６Ｅに引き続き、半導体装置の製造工程を説明するための、模式的な一部断面図である。図示の都合上、これらの図において、配線基板は対向部２０Ａの部分のみ図示した。また、各構成要素の形状などは簡略化して示した。
　　［工程－１００］（図６Ａ及び図６Ｂ、参照）
　チップ状半導体素子１０を準備し、その上に、電極となるハンダバンプ１１を形成する（図６Ａ参照）。次いで、例えばフォトリソグラフィー技術を用いて、ハンダバンプ１１で囲まれた領域の内側に、絶縁性材料から成る複数の突起物１２を形成する（図６Ｂ参照）。
　　［工程－１１０］（図６Ｃ及び図６Ｄ、参照）
　配線基板２０を準備し、対向部２０Ａ上に、電極となるハンダバンプ２１を形成する（図６Ｃ参照）。次いで、対向部２０Ａ上を含む全面に、アンダーフィル材２２を一括して塗布する（図６Ｄ参照）。
　上述したように、アンダーフィル材２２は配線基板２０上に一括塗布される。対向部２０Ａに対して選択的に塗布するといったことを要しない。また、塗布には、フラックス機能を有するアンダーフィル材２２が用いられる。
　　［工程－１２０］（図６Ｅ参照）
　その後、チップ状半導体素子１０を、アンダーフィル材２２を介して配線基板２０と対向するように配置する。
　　［工程－１３０］（図７Ａ及び図７Ｂ、参照）
　次いで、リフロー処理を行う。
　温度上昇に伴いアンダーフィル材２２の粘度が低下すると、チップ状半導体素子１０の突起物１２は毛細管現象によってアンダーフィル材２２を吸い上げる（図７Ａ参照）。流動状態のアンダーフィル材を符号２２Ａで表す。
　続いて、チップ状半導体素子１０と配線基板２０のハンダバンプ１１，２１が融合してお互いを引き合う(図７Ｂ参照）。これによってセルフアライメントが生じ、チップ状半導体素子１０は配線基板２０に対して位置合わせがされた状態となる。従って、［工程－１２０］においてチップ状半導体素子１０の配置に多少のずれが残っていても、位置合わせに支障は生じない。
　また、ハンダバンプ１１，２１の融合によって、チップ状半導体素子１０は更に沈み込むので、チップ状半導体素子１０と配線基板２０間のアンダーフィル材２２Ａの充填が促進される。チップ状半導体素子１０の突起物間の隙間は、アンダーフィル材２２Ａの充填過程において、気体の流路となる。従って、チップ実装時におけるアンダーフィル材２２のボイドを低減することができる。リフロー処理の際のアンダーフィル材２２Ａの吸い上がり量や到達高さは、突起物１２のデザインによって制御することができる。
　アンダーフィル材２２Ａの充填過程において突起物１２の先端が配線基板２０に達していると、ハンダバンプ１１，２１が融合することによるセルフアライメント効果が阻害される。従って、突起物１２は、チップ状半導体素子１０がフリップチップ実装された状態において先端が配線基板２０に達しないように形成されている。尚、場合によっては、セルフアライメント効果を阻害しない範囲で、先端が配線基板２０に達するギャップ間隔設定用途などの突起物を更に含んでいてもよい。
　　［工程－１４０］（図７Ｃ、参照）
　次いで、アンダーフィル材２２Ａの硬化処理を行う。硬化処理は、アンダーフィル材の種類に応じて、適宜好適な方法を選択すればよい。硬化後のアンダーフィル材を符号２２Ｂで表す。これによって、配線基板２０にチップ状半導体素子１０が実装されて成る半導体装置１を得ることができる。
　本開示の製造方法は、アンダーフィル材を先塗りする方法であり、キャピラリーアンダーフィル方式よりも封止に要するタクトタイムは短い。更に、本開示の製造方法では、チップ実装の際にチップ個別での加圧加熱といったことを必要としない。そして、ハンダ接合によるセルフアライメントが発揮されるので、チップ状半導体素子を配置する際の位置出しの精度は緩和される。従って、本開示の製造方法によれば、工程を簡素化することができ、タクトタイムやリードタイムを大幅に短縮することができる。
　尚、以上の説明では、突起物１２はハンダバンプ１１よりも高く形成されているとしたが、これに限るものではない。例えば、突起物１２はハンダバンプ１１と同じ高さ、あるいは、突起物１２はハンダバンプ１１よりも低いといった構成であってもよい。突起物１２をハンダバンプ１１より低くした場合の工程図を、図８に示す。
　図８Ａは図６Ｅに対応する図である。突起物１２がハンダバンプ１１より低いので、突起物１２よりもハンダバンプ１１が先にアンダーフィル材２２に接触する。
　図８Ｂは図７Ａに対応する図であって、図８Ｃは図７Ｂに対応する図である。リフロー処理によってアンダーフィル材２２の粘度が低下すると、先ず、ハンダバンプ１１を通じて樹脂が吸い上げられ（図８Ｂ参照）、次いで、突起部１２によっても樹脂が吸い上げられる（図８Ｃ参照）。
　図８Ｄは図７Ｃに対応する図である。リフロー処理後に硬化処理を行うことで、配線基板２０にチップ状半導体素子１０が実装されて成る半導体装置１を得ることができる。
［第２の実施形態］
　第２の実施形態は、本開示の第１の態様に係るチップ状半導体素子に関する。
　図９は、第２の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
　第２の実施形態に係るチップ状半導体素子１０は、ハンダバンプ１１がチップ状半導体素子１０の外周部の各辺に沿って連続して配置されている。そして、チップ状半導体素子１０の面における突起物が配置される領域（より具体的には、ハンダバンプによって囲まれた領域）には、一定の密度で突起物１２が設けられている。
　この構成では、チップ状半導体素子１０の面には、同一形状の突起物１２が、一様に同一ピッチで配置されている。突起物１２は、例えば、感光性の絶縁樹脂材料を塗布した後、必要なパターンが描かれたフォトマスクを用いて露光し、その後、現像処理を行なうといったフォトリソグラフィー技術を用いて形成することができる。
［第３の実施形態］
　第３の実施形態も、本開示の第１の態様に係るチップ状半導体素子に関する。第２の実施形態では、突起物が配置される領域には、一定の密度で突起物が設けられいた。これに対し、第３の実施形態では、領域内の位置に応じた異なる密度で突起物が設けられている。
　図１０は、第３の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
　第３の実施形態においても、ハンダバンプ１１はチップ状半導体素子１０の外周部の各辺に沿って連続して配置され、チップ状半導体素子１０の面における突起物が配置される領域に突起物１２が設けられている。
　但し、第３の実施形態にあっては、ハンダバンプ１１によって囲まれた領域は複数のブロックに分割されている。そして、ブロックとブロックとの間には間隙１３が設けられている。各ブロック内には、同一形状の突起物１２が、一様に同一ピッチで配置されている。間隙１３は、ブロック内における突起物間の間隔よりも広く設定されている。この構造においては、隣接する突起物間の間隙１３が突起物が配置される領域を横切るように配置されている。これらの間隙１３は、チップ状半導体素子１０の実装時における気体の流路となるので、チップ状半導体素子１０の実装時におけるアンダーフィル材のボイドを効率的に低減することができる。
［第４の実施形態］
　第４の実施形態は、第３の実施形態の変形例である。第３の実施形態にあっては、各ブロック内には、同一形状の突起物が、一様に同一ピッチで配置されていた。これに対して、第４の実施形態では、形状の異なる複数種の突起物が設けられている点が主に相違する。
　図１１は、第４の実施形態に係るチップ状半導体素子の構造を説明するための、模式的な平面図である。
　第４の実施形態においても、ハンダバンプ１１はチップ状半導体素子１０の外周部の各辺に沿って連続して配置され、チップ状半導体素子１０の面における突起物が配置される領域に突起物が設けられている。そして、ハンダバンプ１１によって囲まれた領域は複数のブロックに分割されている。そして、ブロックとブロックとの間には間隙１３が設けられている。
　チップ状半導体素子１０の周辺付近のブロックには、例えば図１０に示す突起物１２と同様の突起物１２Ａが配置されている。一方、チップ状半導体素子１０の中央付近のブロックには、より大径の突起物１２Ｂが配置されている。突起物１２Ｂも、チップ状半導体素子１０の面から離れるほど形状が小さくなるように形成されており、対称形状である。尚、突起物１２Ａと突起物１２Ｂの高さは同一であってもよいし、異なっていてもよい。
　第３の実施形態と同様に、間隙１３は、ブロック内における突起物間の間隔よりも広く設定されている。第３の実施形態と同様に、これらの間隙１３は、チップ状半導体素子の実装時における気体の流路となるので、チップ状半導体素子の実装時におけるアンダーフィル材のボイドを効率的に低減することができる。
［第５の実施形態］
　第５の実施形態も、本開示の第１の態様に係るチップ状半導体素子に関する。
　図１２Ａ及び図１２Ｂは、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１２Ａは電極の配置関係を示し、図１２Ｂは突起物の配置関係を示す。　図１３は、第５の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
　第２の実施形態ないし第４の実施形態にあっては、ハンダバンプがチップ状半導体素子の外周部の各辺に沿って連続して配置されていた。これに対し、第５の実施形態にあっては、ハンダバンプ１１がチップ状半導体素子１０の面にマトリクス状に配置されている。そして、チップ状半導体素子１０の面における突起物が配置される領域（より具体的には、ハンダバンプが配置されていない領域）には、ハンダバンプの間を埋めるように、突起物が配置されている。
　チップ状半導体素子１０の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている。そして、チップ状半導体素子１０の面には、形状の異なる複数種の突起物が設けられており、チップ状半導体素子１０の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い。
　図に示す例では、チップ状半導体素子１０の面は４つのブロックに分割されている。そして、基本的には、チップ状半導体素子１０の中心部に近い領域はサイズが大きい突起物１２Ｂを密度高く配置し、チップ状半導体素子１０の中心部から離れるとサイズの小さい突起物１２Ａを廃しかつ密度を低くするといった構成である。
［第６の実施形態］
　第６の実施形態は、第５の実施形態の変形例である。第５の実施形態にあっては、ハンダバンプがチップ状半導体素子の面にマトリクス状に配置されていた。これに対し、第６の実施形態にあっては、一部にハンダバンプが配置されておらず、代わりに、突起物が形成されているといった点が相違する。
　図１４Ａ及び図１４Ｂは、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１４Ａは電極の配置関係を示し、図１４Ｂは突起物の配置関係を示す。図１５は、第６の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
　第６の実施形態においては、符号１３で示す領域には、ハンダバンプ１１が配置されていない。この領域１３を埋めるように、突起物１２Ａ，１２Ｂが配置されているといった構成である。
［第７の実施形態］
　第７の実施形態は、第６の実施形態の変形例である。
　図１６Ａ及び図１６Ｂは、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１６Ａは電極の配置関係を示し、図１６Ｂは突起物の配置関係を示す。図１７は、第７の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
　第７の実施形態において、ハンダバンプ１１が配置されていない領域１３には、平面形状に倣うように形成された突起物１２Ｃが形成されている。
［第８の実施形態］
　第８の実施形態も、本開示の第１の態様に係るチップ状半導体素子に関する。
　図１８Ａ及び図１８Ｂは、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、図１８Ａは電極の配置関係を示し、図１８Ｂは突起物の配置関係を示す。図１９は、第８の実施形態に係るチップ状半導体素子の構造を説明するための模式的な平面図であって、電極と突起物の配置関係を示す。
　第１の実施形態において、突起物がハンダバンプより低い場合の工程を図８Ａないし図８Ｄを参照して説明した。この場合、突起物よりもハンダバンプが先にアンダーフィル材に接触するので、チップの外に通ずる通路を確保するようにハンダバンプなどを配置することが好ましい。
　第８の実施形態に係るチップ状半導体素子１０において、ハンダバンプ１１は、チップ状半導体素子１０の外周部の各辺に沿って配置されている。しかしながら、チップ状半導体素子１０の四隅と左右の辺それぞれの中央部においてチップの外に通ずる通路を確保するように、これらの部分では間隔を空けてハンダバンプ１１が配されている。
　そして、チップ状半導体素子１０の面における突起物が配置される領域（より具体的には、ハンダバンプによって囲まれた領域）には、チップの外に通ずる流路を確保するように、突起物１２Ｃ，１２Ｄ，１２Ｅが配されている。
　この構成によれば、リフロー時にハンダバンプ１１が先にアンダーフィル材２２に触れたとしても、チップ状半導体素子１０の中央からチップの外に通ずる通路が確保されるので、ボイドを効率的に低減することができる。
［第９の実施形態］
　第９の実施形態は、本開示の第１の態様に係る半導体装置やチップ状半導体素子に関する。
　第１の実施形態では、半導体装置は配線基板に１つのチップ状半導体素子が実装されて構成されるとして説明した。これに対し、第９の実施形態の半導体装置は、所謂マルチチップ構成である。
　図２０は、一対のチップ状半導体素子を供える第９の実施形態に係る半導体装置の構造を説明するための模式的な平面図である。
　第９の実施形態に係る半導体装置１Ａは、マルチチップ構成の半導体装置であって、配線基板にチップ状半導体素子１０Ａ，１０Ｂが実装されて成る。尚、図２０では、配線基板の記載は省略されている。
　図２１Ａ及び図２１Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの一方の構造を説明するための模式的な平面図であって、図２１Ａは電極の配置関係を示し、図２１Ｂは突起物の配置関係を示す。
　一方のチップ状半導体素子１０Ａにあっては、第５の実施形態と同様に、ハンダバンプ１１がチップ状半導体素子１０Ａの面にマトリクス状に配置されている。そして、チップ状半導体素子１０Ａの面における突起物が配置される領域（より具体的には、ハンダバンプが配置されていない領域）には、ハンダバンプの間を埋めるように、突起物１２Ａ，１２Ｂが配置されている。
　図２２Ａ及び図２２Ｂは、第９の実施形態に係る一対のチップ状半導体素子のうちの他方の構造を説明するための模式的な平面図であって、図２２Ａは電極の配置関係を示し、図２２Ｂは突起物の配置関係を示す。
　他方のチップ状半導体素子１０Ｂにあっては、第６実施形態と同様に、一部にハンダバンプ１１が配置されておらず、代わりに、突起物が形成されている。
　チップ状半導体素子１０Ａ，１０Ｂのいずれにおいても、チップ状半導体素子の面は４つのブロックに分割されている。そして、それぞれのチップ状半導体素子の中心部に近い領域の突起物のサイズを大きくかつ密度を高くし、外側に向かうにつれて小さくかつ密度を低くしたといった構成である。更に、チップ状半導体素子１０Ａ，１０Ｂが対向する辺側においては、他の辺に比べて突起物のサイズを小さくかつ密度を低くしたといった構成である。突起物の密度を低くすることで、チップ状半導体素子１０Ａとチップ状半導体素子１０Ｂとが対向する面についてアンダーフィル材の過剰な流入を防ぐことができ、チップ状半導体素子間で発生する張力を適切に制御することができる。
［第１０の実施形態］
　第１０の実施形態は、本開示の第１の態様に係る半導体装置に関する。
　第１０の実施形態に係る半導体装置は、フリップチップ実装による結線とワイヤーボンディングによる結線とを混在させた半導体装置である。
　図２３Ａ及び図２３Ｂは、第１０の実施形態に係る半導体装置の製造工程を説明するための、模式的な一部断面図である。
　アンダーフィル材の一括塗布は、ワイヤーボンディングを行なう上で支障となる。そこで、配線基板２０には、フリップチップ実装するチップ状半導体素子１０Ｃに対応する部分にアンダーフィル材２２を選択的に塗布する。そして、その上にチップ状半導体素子１０Ｄを配置した後、リフロー処理、次いで、硬化処理を行う。図２３Ａは、リフロー処理中の様子を示す。
　次いで、フリップチップ実装されたチップ状半導体素子１０Ｃ上に、例えば接着層３０によってワイヤーボンディングされるチップ状半導体素子１０Ｄを搭載した後、ワイヤーボンディング４０によって電極２３に配線を行なうことによって半導体装置１Ｂを得ることができる（図２３Ｂ参照）。
［第１１の実施形態］
　第１１の実施形態は、本開示の第１の態様に係るチップ状半導体素子に関する。
　チップ状半導体素子に設ける突起物が対称形状である場合、軟化したアンダーフィル材に突起物が沈む際には、基本的には、突起物周辺に等方的にアンダーフィル材が押し出される。
　アンダーフィル材の充填性について不均一があるような場合に、チップ状半導体素子の面における突起物の配置密度を調整するといった対処の他、突起物の形状を非対称にするといった対処が考えられる。
　図２４は、第１０の実施形態に係るチップ状半導体素子の突起部の構造を説明するための模式図である。
　図に示す突起物１２は、チップ状半導体素子面に対して、左側の斜面がなす角（符号Ａ１で示す）と右側の斜面がなす角（符号Ａ２で示す）とが異なり、また、突起物１２における先端の面とチップ状半導体素子側の面とにおいて中心位置が異なるといった、非対称形状である。
　図２５Ａ及び図２５Ｂは、第１１の実施形態に係るチップ状半導体素子の突起部の機能を説明するための模式図である。
　図２５Ａに示す状態からチップ状半導体素子が更に沈み図２５Ｂに示す状態となるとき、流動状態のアンダーフィル材２２Ａは突起物１２の右側により多く押し出される。これによって、アンダーフィル材２２の充填の程度を調整することができる。
　突起物１２をどのような非対称形状とするかは、チップ状半導体素子の仕様などに基づいて、適宜好適な形状を選択すればよい。非対称形状の突出部は、例えば３Ｄプリンター技術などを用いて形成することができる。
［第１２の実施形態］
　本開示に係る第１２の実施形態は、上述した各実施形態によって得られる半導体装置を搭載した電子機器である。電子機器の概略構成を図２６に示す。
　電子機器１１００は、例えば、横長の扁平な形状に形成された外筐１１０１の内外に所要の各部が配置されて成り、例えば、ゲーム機器として用いられる。
　外筐１１０１の前面には、左右方向における中央部に表示パネル１１０２が設けられ、表示パネル１１０２の左右には、それぞれ、周方向に離隔して配置された４つの操作キー１１０３と、４つの操作キー１１０４が設けられている。また、外筐１１０１の前面における下端部には、４つの操作キー１１０５が設けられている。操作キー１１０３、操作キー１１０４、及び、操作キー１１０５は、表示パネル１１０２に表示されるメニュー項目の選択やゲームの進行などに用いられる方向キーや決定キーとして機能する。
　外筐１１０１の上面には、外部機器を接続するための接続端子１１０６、電力供給用の供給端子１１０７、外部機器との赤外線通信を行う受光窓１１０８などが設けられている。
　引き続き、電子機器１１００の回路構成について説明する。
　図２７は、図２６に示す電子機器の回路構成を示す模式的なブロック図である。
　電子機器１１００は、メインＣＰＵ（Central Processing Unit）１１１０とシステムコントローラー１１２０とを備えている。メインＣＰＵ１１１０とシステムコントローラー１１２０には、例えば、図示しないバッテリーから異なる系統で電力が供給される。電子機器１１００は、更に、ユーザーにより設定された各種の情報を保持するメモリーなどから成る設定情報保持部１１３０を有している。メインＣＰＵ１１１０、システムコントローラー１１２０、及び、設定情報保持部１１３０は、本開示による一体の半導体装置として構成されている。
　メインＣＰＵ１１１０は、各種の情報の設定やアプリケーションの選択をユーザーに行わせるためのメニュー画面を生成するメニュー処理部１１１と、アプリケーションを実行するアプリケーション処理部１１２とを有している。設定された情報は、メインＣＰＵ１１１０によって設定情報保持部１１３０に送出され、設定情報保持部１１３０において保持される。システムコントローラー１１２０は操作入力受付部１２１、通信処理部１２２及び電力制御部１２３を有している。操作入力受付部１２１によって操作キー１１０３、操作キー１１０４、及び、操作キー１１０５の状態検出が行われ、通信処理部１２２によって外部機器との間の通信処理が行われ、電力制御部１２３によって各部に供給される電力の制御が行われる。
［その他］
　以上、本開示の実施形態について具体的に説明したが、本開示は、上述の実施形態に限定されるものではなく、本開示の技術的思想に基づく各種の変形が可能である。例えば、上述の実施形態において挙げた数値、構造、基板、原料、プロセスなどはあくまでも例に過ぎず、必要に応じて、これらと異なる数値、構造、基板、原料、プロセスなどを用いてもよい。
　尚、本開示の技術は以下のような構成も取ることができる。
［Ａ１］
　配線基板と、
　配線基板上にフリップチップ実装されたチップ状半導体素子と、
を備えており、
　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
　チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
半導体装置。
［Ａ２］
　チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ａ１］に記載の半導体装置。
［Ａ３］
　チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
上記［Ａ１］または［Ａ２］に記載の半導体装置。
［Ａ４］
　アンダーフィル材は配線基板上に一括塗布される、
上記［Ａ１］ないし［Ａ３］のいずれかに記載の半導体装置。
［Ａ５］
　アンダーフィル材はフラックス機能を有する、
上記［Ａ１］ないし［Ａ４］のいずれかに記載の半導体装置。
［Ａ６］
　チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ａ１］ないし［Ａ５］のいずれかに記載の半導体装置。
［Ａ７］
　チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ａ１］ないし［Ａ５］のいずれかに記載の半導体装置。
［Ａ８］
　　チップ状半導体素子の面の隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ａ７］に記載の半導体装置。
［Ａ９］
　チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ａ７］または［Ａ８］に記載の半導体装置。
［Ａ１０］
　チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ａ１］ないし［Ａ９］のいずれかに記載の半導体装置。
［Ａ１１］
　チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ａ１］ないし［Ａ９］のいずれかに記載の半導体装置。
［Ａ１２］
　チップ状半導体素子の面には、高さの異なる複数種の突起物が設けられている、
上記［Ａ１１］に記載の半導体装置。
［Ａ１３］
　チップ状半導体素子の面の突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ａ１］ないし［Ａ１２］のいずれかに記載の半導体装置。
［Ａ１４］
　チップ状半導体素子の面の突起物は対称形状である、
上記［Ａ１］ないし［Ａ１３］のいずれかに記載の半導体装置。
［Ａ１５］
　チップ状半導体素子の面の突起物は非対称形状である、
上記［Ａ１］ないし［Ａ１３］のいずれかに記載の半導体装置。
［Ｂ１］
　アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子であって、
　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている、
チップ状半導体素子。
［Ｂ２］
　チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ｂ１］に記載のチップ状半導体素子。
［Ｂ３］
　チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ｂ１］または［Ｂ２］に記載のチップ状半導体素子。
［Ｂ４］
　チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ｂ１］ないし［Ｂ３］のいずれかに記載のチップ状半導体素子。
［Ｂ５］
　隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ｂ４］に記載のチップ状半導体素子。
［Ｂ６］
　チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ｂ４］または［Ｂ５］に記載のチップ状半導体素子。
［Ｂ７］
　チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ｂ１］ないし［Ｂ６］のいずれかに記載のチップ状半導体素子。
［Ｂ８］
　チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ｂ１］ないし［Ｂ６］のいずれかに記載のチップ状半導体素子。
［Ｂ９］
　高さの異なる複数種の突起物が設けられている、
上記［Ｂ８］に記載のチップ状半導体素子。
［Ｂ１０］
　突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ｂ１］ないし［Ｂ９］のいずれかに記載のチップ状半導体素子。
［Ｂ１１］
　突起物は対称形状である、
上記［Ｂ１］ないし［Ｂ１０］のいずれかに記載のチップ状半導体素子。
［Ｂ１２］
　突起物は非対称形状である、
上記［Ｂ１］ないし［Ｂ１０］のいずれかに記載のチップ状半導体素子。
［Ｃ１］
　配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成る半導体装置を備えた電子機器であって、
　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
　チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
電子機器。
［Ｃ２］
　チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ｃ１］に記載の電子機器。
［Ｃ３］
　チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
上記［Ｃ１］または［Ｃ２］に記載の電子機器。
［Ｃ４］
　アンダーフィル材は配線基板上に一括塗布される、
上記［Ｃ１］ないし［Ｃ３］のいずれかに記載の電子機器。
［Ｃ５］
　アンダーフィル材はフラックス機能を有する、
上記［Ｃ１］ないし［Ｃ４］のいずれかに記載の電子機器。
［Ｃ６］
　チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ｃ１］ないし［Ｃ５］のいずれかに記載の電子機器。
［Ｃ７］
　チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ｃ１］ないし［Ｃ５］のいずれかに記載の電子機器。
［Ｃ８］
　　チップ状半導体素子の面の隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ｃ７］に記載の電子機器。
［Ｃ９］
　チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ｃ７］または［Ｃ８］に記載の電子機器。
［Ｃ１０］
　チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ｃ１］ないし［Ｃ９］のいずれかに記載の電子機器。
［Ｃ１１］
　チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ｃ１］ないし［Ｃ９］のいずれかに記載の電子機器。
［Ｃ１２］
　チップ状半導体素子の面には、高さの異なる複数種の突起物が設けられている、
上記［Ｃ１１］に記載の電子機器。
［Ｃ１３］
　チップ状半導体素子の面の突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ｃ１］ないし［Ｃ１２］のいずれかに記載の電子機器。
［Ｃ１４］
　チップ状半導体素子の面の突起物は対称形状である、
上記［Ｃ１］ないし［Ｃ１３］のいずれかに記載の電子機器。
［Ｃ１５］
　チップ状半導体素子の面の突起物は非対称形状である、
上記［Ｃ１］ないし［Ｃ１３］のいずれかに記載の電子機器。
［Ｄ１］
　配線基板と対向する側の面に複数のハンダバンプと絶縁性材料から成る複数の突起物とが設けられているチップ状半導体素子を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置した後、リフロー処理を施すことによって配線基板上にフリップチップ実装する工程を含む、
半導体装置の製造方法の製造方法。
［Ｄ２］
　チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
上記［Ｄ１］に記載の半導体装置の製造方法。
［Ｄ３］
　チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
上記［Ｄ１］または［Ｄ２］に記載の半導体装置の製造方法。
［Ｄ４］
　アンダーフィル材を配線基板上に一括塗布する、
上記［Ｄ１］ないし［Ｄ３］のいずれかに記載の半導体装置の製造方法。
［Ｄ５］
　アンダーフィル材はフラックス機能を有する、
上記［Ｄ１］ないし［Ｄ４］のいずれかに記載の半導体装置の製造方法。
［Ｄ６］
　チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
上記［Ｄ１］ないし［Ｄ５］のいずれかに記載の半導体装置の製造方法。
［Ｄ７］
　チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
上記［Ｄ１］ないし［Ｄ５］のいずれかに記載の半導体装置の製造方法。
［Ｄ８］
　　チップ状半導体素子の面の隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
上記［Ｄ７］に記載の半導体装置の製造方法。
［Ｄ９］
　チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
上記［Ｄ７］または［Ｄ８］に記載の半導体装置の製造方法。
［Ｄ１０］
　チップ状半導体素子の面には、同一形状の突起物が設けられている、
上記［Ｄ１］ないし［Ｄ９］のいずれかに記載の半導体装置の製造方法。
［Ｄ１１］
　チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
上記［Ｄ１］ないし［Ｄ９］のいずれかに記載の半導体装置の製造方法。
［Ｄ１２］
　チップ状半導体素子の面には、高さの異なる複数種の突起物が設けられている、
上記［Ｄ１１］に記載の半導体装置の製造方法。
［Ｄ１３］
　チップ状半導体素子の面の突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
上記［Ｄ１］ないし［Ｄ１２］のいずれかに記載の半導体装置の製造方法。
［Ｄ１４］
　チップ状半導体素子の面の突起物は対称形状である、
上記［Ｄ１］ないし［Ｄ１３］のいずれかに記載の半導体装置の製造方法。
［Ｄ１５］
　チップ状半導体素子の面の突起物は非対称形状である、
上記［Ｄ１］ないし［Ｄ１３］のいずれかに記載の半導体装置の製造方法。
１，１Ａ，１Ｂ・・・半導体装置、１０，１０Ａ，１０Ｂ，１０Ｃ，１０Ｄ・・・チップ状半導体素子、１１・・・チップ状半導体素子の電極（ハンダバンプ）、１２，１２Ａ，１２Ｂ，１２Ｃ，１２Ｄ，１２Ｅ，１２Ｆ・・・突起物、１３・・・間隙、２０・・・配線基板、２０Ａ・・・対向部、２１・・・配線基板の電極（ハンダバンプ）、２２，２２Ａ，２２Ｂ・・・アンダーフィル材、２３・・・電極、３０・・・接着層、４０・・・ボンディングワイヤ、１１００・・・電子機器、１１０１・・・外筐、１１０２・・・表示パネル、１１０３・・・操作キー、１１０４・・・操作キー、１１０５・・・操作キー、１１０６・・・端子、１１０７・・・電力供給用の供給端子、１１０８・・・受光窓、１１１０・・・メインＣＰＵ、１１１１・・・メニュー処理部、１１１２・・・アプリケーション処理部、１１２０・・・システムコントローラー、１１２１・・・操作入力受付部、１１２２・・・通信処理部、１１２３・・・電力制御部、１１３０・・・設定情報保持部

Claims (19)

  1. 　配線基板と、
    　配線基板上にフリップチップ実装されたチップ状半導体素子と、
    を備えており、
    　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
    　チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
    半導体装置。
  2. 　チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
    請求項１に記載の半導体装置。
  3. 　チップ状半導体素子は、配線基板に設けられたハンダバンプとチップ状半導体素子に設けられたハンダバンプとがリフロー処理によって融合することによって、配線基板に対して位置出しがされた状態で実装される、
    請求項１に記載の半導体装置。
  4. 　アンダーフィル材は配線基板上に一括塗布される、
    請求項１に記載の半導体装置。
  5. 　アンダーフィル材はフラックス機能を有する、
    請求項１に記載の半導体装置。
  6. 　アンダーフィル材が塗布されている配線基板上にフリップチップ実装されるチップ状半導体素子であって、
    　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられている、
    チップ状半導体素子。
  7. 　チップ状半導体素子は、チップ状半導体素子がフリップチップ実装された状態において先端が配線基板に達しないように形成されている突起物を有する、
    請求項６に記載のチップ状半導体素子。
  8. 　チップ状半導体素子の面における突起物が配置される領域には、一定の密度で突起物が設けられている、
    請求項６に記載のチップ状半導体素子。
  9. 　チップ状半導体素子の面における突起物が配置される領域には、領域内の位置に応じた異なる密度で突起物が設けられている、
    請求項６に記載のチップ状半導体素子。
  10. 　隣接する突起物間の間隙が突起物が配置される領域を横切るように設けられている、
    請求項９に記載のチップ状半導体素子。
  11. 　チップ状半導体素子の面の中央領域における突起物の密度は、中央領域を囲む周辺領域における突起物の密度よりも高い、
    請求項９に記載のチップ状半導体素子。
  12. 　チップ状半導体素子の面には、同一形状の突起物が設けられている、
    請求項６に記載のチップ状半導体素子。
  13. 　チップ状半導体素子の面には、形状の異なる複数種の突起物が設けられている、
    請求項６に記載のチップ状半導体素子。
  14. 　高さの異なる複数種の突起物が設けられている、
    請求項１３に記載のチップ状半導体素子。
  15. 　突起物は、チップ状半導体素子の面から離れるほど形状が小さくなるように形成されている、
    請求項６に記載のチップ状半導体素子。
  16. 　突起物は対称形状である、
    請求項６に記載のチップ状半導体素子。
  17. 　突起物は非対称形状である、
    請求項６に記載のチップ状半導体素子。
  18. 　配線基板と配線基板上にフリップチップ実装されたチップ状半導体素子とから成る半導体装置を備えた電子機器であって、
    　配線基板と対向する側のチップ状半導体素子の面には、複数のハンダバンプと、絶縁性材料から成る複数の突起物とが設けられており、
    　チップ状半導体素子は、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置された後にリフロー処理が施されることによって、配線基板上にフリップチップ実装されている、
    電子機器。
  19. 　配線基板と対向する側の面に複数のハンダバンプと絶縁性材料から成る複数の突起物とが設けられているチップ状半導体素子を、温度上昇に伴い粘度が低下する特性を有するアンダーフィル材が配線基板上に塗布された状態でアンダーフィル材を介して配線基板と対向するように配置した後、リフロー処理を施すことによって配線基板上にフリップチップ実装する工程を含む、
    半導体装置の製造方法。
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