JP5104149B2 - 半導体装置およびその製造方法 - Google Patents
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Description
(a)半導体素子を実装する回路基板の、前記半導体素子の実装位置の外周にあらかじめ第1の接着層を形成し、
(b)前記半導体素子の実装面に、あらかじめ第2の接着層を形成し、
(c)前記半導体素子を前記回路基板上に配置し、前記第1の接着層と前記第2の接着層とを溶融・一体化してフィレットを形成する、
工程を含む。
11 ビルトアップ基板(回路基板)
12、22 回路基板側接着層(第2の接着層;半硬化封止樹脂層)
13 半導体素子(半導体チップ)
14 突起電極
15 チップ側接着層(第1の接着層;半硬化封止樹脂層)
16、26 フィレット
18 基板側パッド電極
19 充填剤(シリカフィラー)
G ギャップ
Claims (5)
- 半導体素子を実装する回路基板の、前記半導体素子の実装位置の外周にあらかじめ第1の接着層を形成し、
前記半導体素子の実装面に、あらかじめ第2の接着層を形成し、
前記半導体素子を前記回路基板上に配置し、前記第1の接着層と前記第2の接着層とを溶融・一体化してフィレットを形成し、
前記第1の接着層は、前記半導体素子の実装位置のコーナー近傍での樹脂量が、その他の部分よりも多くなるように形成されることを特徴とする半導体装置の製造方法。 - 半導体素子を実装する回路基板の、前記半導体素子の実装位置の外周にあらかじめ第1の接着層を形成し、
前記半導体素子の実装面に、あらかじめ第2の接着層を形成し、
前記半導体素子を前記回路基板上に配置し、前記第1の接着層と前記第2の接着層とを溶融・一体化してフィレットを形成し、
前記第1の接着層は、前記半導体素子の実装位置のコーナー近傍での幅よりも、コーナー間の中央部に対応する位置での幅が狭くなるように形成されることを特徴とする半導体装置の製造方法。 - 前記第1接着層は、前記半導体素子の実装位置から所定の間隔をあけて形成されることを特徴とする請求項1又は2に記載の半導体装置の製造方法。
- 半導体素子を回路基板上に実装した半導体装置において、
前記半導体素子と前記回路基板の間に位置する接着層を有し、
前記接着層は、前記半導体素子の外周端面を覆い、かつ前記回路基板に向かって裾が拡がる形状を有し、前記接着層に含まれる充填剤の濃度分布が、前記裾拡がりの部分の端部に向かうほど低くなっていることを特徴とする半導体装置。 - 前記半導体素子は、前記回路基板にフリップチップ接合されていることを特徴とする請求項4に記載の半導体装置。
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