WO2018123351A1 - 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法 - Google Patents

両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法 Download PDF

Info

Publication number
WO2018123351A1
WO2018123351A1 PCT/JP2017/041735 JP2017041735W WO2018123351A1 WO 2018123351 A1 WO2018123351 A1 WO 2018123351A1 JP 2017041735 W JP2017041735 W JP 2017041735W WO 2018123351 A1 WO2018123351 A1 WO 2018123351A1
Authority
WO
WIPO (PCT)
Prior art keywords
carrier
double
side polishing
semiconductor wafer
dlc film
Prior art date
Application number
PCT/JP2017/041735
Other languages
English (en)
French (fr)
Inventor
一将 浅井
智史 高野
大輔 古川
翔 轟
隆広 木田
Original Assignee
信越半導体株式会社
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 信越半導体株式会社 filed Critical 信越半導体株式会社
Publication of WO2018123351A1 publication Critical patent/WO2018123351A1/ja

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/08—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for double side lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/27—Work carriers
    • B24B37/28—Work carriers for double side lapping of plane surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting

Definitions

  • the present invention relates to a carrier for a double-side polishing apparatus that holds a semiconductor wafer when polishing the semiconductor wafer in a double-side polishing apparatus.
  • the semiconductor wafer When simultaneously polishing both surfaces of a semiconductor wafer with a double-side polishing apparatus, the semiconductor wafer is held by a carrier for the double-side polishing apparatus.
  • the carrier is formed with a thickness thinner than that of the semiconductor wafer and includes a holding hole for holding the semiconductor wafer.
  • the semiconductor wafer is held in the holding hole, the semiconductor wafer is sandwiched from both sides by the polishing cloth affixed to the upper and lower surface plates, and double-side polishing of the semiconductor wafer is performed while supplying the polishing agent to the polishing surface.
  • a carrier in which a DLC film (diamond-like carbon film) is formed on the carrier surface is used for the purpose of reducing the wear of the carrier, stabilizing the shape of the semiconductor wafer, and extending the life of the carrier (for example, patents). Reference 1).
  • the present invention has been made in view of the above problems, and a carrier for a double-side polishing apparatus capable of preventing deterioration of the wafer shape while maintaining improvement of a wafer surface defect during double-side polishing of a semiconductor wafer. And a double-side polishing apparatus and a double-side polishing method using the same.
  • a semiconductor disposed between upper and lower surface plates to which a polishing cloth is attached and sandwiched between the upper and lower surface plates during polishing.
  • a carrier for a double-side polishing apparatus in which one or more holding holes for holding a wafer are formed The surface of the carrier has a region covered with a DLC film and a region not covered with the DLC film, In each of the upper surface and the lower surface of the carrier, a region of 30% or less of the area of one surface of the carrier is covered with the DLC film from the gear tooth bottom to the inside on the outer periphery of the carrier.
  • a carrier for a double-side polishing apparatus is provided.
  • a semiconductor wafer having a flat and good surface state can be obtained by partially coating only the outer periphery of the carrier having a large thickness change with a DLC film. Furthermore, since carrier thickness variation can be reduced, carrier life can be improved.
  • a region of 5% or more of the area of the one surface of the carrier is covered with the DLC film from the gear tooth bottom to the inside on the outer periphery of the carrier. It is preferable that
  • a region from the gear tooth bottom on the outer periphery of the carrier to the outer peripheral side of the carrier in the holding hole is covered with the DLC film.
  • a DLC film can be formed in such a region, and deterioration of the wafer shape can be prevented while maintaining improvement of the wafer surface defect.
  • the thickness of the DLC film is 0.1 ⁇ m to 5 ⁇ m, and the DLC film is covered in corresponding regions on the upper and lower surfaces of the carrier.
  • it can be set to a thickness sufficient for protecting the surface of the carrier.
  • a double-side polishing apparatus comprising the above-described carrier for double-side polishing apparatus of the present invention.
  • the carrier for a double-side polishing apparatus of the present invention since the carrier for a double-side polishing apparatus of the present invention is provided, a flat semiconductor wafer having a good surface state can be obtained. Furthermore, since the carrier life can be improved, the carrier replacement frequency can be lowered, the cost can be reduced, and the semiconductor wafer can be polished on both sides efficiently.
  • a method for polishing both sides of a semiconductor wafer wherein the carrier for a double-side polishing apparatus of the present invention described above is disposed between upper and lower surface plates to which a polishing cloth is attached, and formed on the carrier.
  • a semiconductor wafer double-side polishing method is provided, wherein the semiconductor wafer is held in the holding hole and sandwiched between the upper and lower surface plates to perform double-side polishing.
  • the carrier for a double-side polishing apparatus of the present invention since the carrier for a double-side polishing apparatus of the present invention is used, a flat semiconductor wafer having a good surface state can be obtained. Furthermore, since the carrier life can be improved, the carrier replacement frequency can be lowered, the cost can be reduced, and the semiconductor wafer can be polished on both sides efficiently.
  • the present invention by coating only the outer peripheral portion of the carrier having a large thickness change with the DLC film, a semiconductor wafer having a flat and good surface state can be obtained, and further, the thickness variation of the carrier Therefore, it is possible to provide a carrier for a double-side polishing apparatus capable of improving carrier life, a double-side polishing apparatus using the same, and a double-side polishing method.
  • FIG. 6 is a schematic view showing a carrier for a double-side polishing apparatus used in Example 2.
  • FIG. 6 is a schematic view showing a carrier for a double-side polishing apparatus used in Example 3.
  • FIG. 5 is a schematic view showing a carrier for a double-side polishing apparatus used in Comparative Example 1.
  • FIG. It is the schematic which showed the carrier for double-side polish apparatuses used in the comparative example 2.
  • FIG. 10 is a schematic view showing a carrier for a double-side polishing apparatus used in Comparative Example 3.
  • FIG. It is the schematic which showed the carrier for double-side polish apparatuses used in the comparative example 4.
  • the present inventors have intensively studied to solve such problems.
  • the surface of the carrier has a region covered with the DLC film and a region not covered with the DLC film, and from the bottom of the gear on the outer periphery of the carrier on each of the upper surface and the lower surface of the carrier. If a region of 30% or less of the area of one surface of the carrier is covered with a DLC film to the inside, a semiconductor wafer having a flat and good surface state can be obtained, and the carrier life is further improved. I came up with the idea that I could do it. And the best form for implementing these was scrutinized and the present invention was completed.
  • the present invention relates to improvement of a carrier for holding a semiconductor wafer in a double-side polishing apparatus for simultaneously polishing both surfaces of a semiconductor wafer.
  • a double-side polishing apparatus for simultaneously polishing both surfaces of a semiconductor wafer.
  • the double-side polishing apparatus 10 provided with the carrier 1 for double-side polishing apparatus of the present invention includes a lower surface plate 11 and an upper surface plate 12 provided opposite to each other on the upper and lower sides, and opposite surface sides of the surface plates 11 and 12. Abrasive cloth 11a, 12a is affixed to each.
  • a nozzle 15 for supplying polishing slurry is provided above the upper surface plate 12, and a through hole 16 is provided in the upper surface plate 12.
  • a sun gear 13 is provided at the center between the upper surface plate 12 and the lower surface plate 11, and an internal gear 14 is provided at the peripheral portion.
  • the semiconductor wafer W is held in the holding hole 2 of the carrier 1 and is sandwiched between the upper surface plate 12 and the lower surface plate 11.
  • the teeth of the outer periphery of the carrier 1 are engaged with the teeth of the sun gear 13 and the internal gear 14 to hold the carrier 1 and rotate and revolve the carrier 1.
  • the semiconductor wafer W is held in the holding hole 2 of the carrier 1, and both surfaces are simultaneously polished by the upper and lower polishing cloths 11a and 12a.
  • the polishing slurry is supplied from the nozzle 15 through the through hole 16.
  • the carrier 1 for a double-side polishing apparatus of the present invention provided in the double-side polishing apparatus 10 will be described below with reference to FIG.
  • the surface of the double-side polishing apparatus carrier 1 has a region 4a covered with the DLC film 3 and a region 4b not covered with the DLC film 3. Then, on each of the upper surface and the lower surface of the carrier 1, an outer peripheral region of 30% or less of the area of one surface of the carrier 1 is covered with the DLC film 3 from the gear tooth bottom 5 to the inside of the outer periphery of the carrier 1. It is a thing.
  • the DLC film was coated on the entire surface, so that the amount of abrasives in the semiconductor wafer changed greatly during double-side polishing, and the wafer shape was the same as when the semiconductor wafer was uncoated. It was difficult to finish with. Therefore, in the present invention, the DLC film is coated only on the outer peripheral portion where the change in the thickness of the carrier is large (easy to wear).
  • the outer peripheral portion of the carrier can be, for example, a portion from the gear tooth bottom portion to the outer peripheral side 1/4 of the diameter of the charging hole (holding hole).
  • a region of 5% or more of the area of one surface of the carrier 1 is covered with the DLC film 3 from the gear tooth bottom 5 to the inside on the outer periphery of the carrier 1. It is preferable that With such a configuration, it is possible to more reliably prevent deterioration of the wafer shape while maintaining improvement of the wafer surface defect.
  • the region from the gear tooth bottom 5 on the outer periphery of the carrier 1 to the outer peripheral side of the carrier 1 in the holding hole 2 is covered with the DLC film 3.
  • the thickness of the DLC film 3 is 0.1 ⁇ m to 5 ⁇ m, and the corresponding regions on the upper and lower surfaces of the carrier 1 are coated with the DLC film 3. If it is such, it can be set as thickness sufficient for protection of the surface of the carrier 1, and the cost at the time of forming the DLC film 3 can be suppressed.
  • the carrier 1 of the present invention is cut out from a Ti plate, lapped, and polished, and then, as shown in FIG. 3, (1) a masking process, (2) a DLC coating process, (3 ) It can be manufactured by performing a masking peeling process and then insert bonding.
  • the (1) masking process includes (1-1) an alkali cleaning process, (1-2) a laminate (resist film) process, (1-3) an exposure / development process, and (1-4) a baking process.
  • the (3) masking peeling step includes (3-1) a resist peeling step by alkali soaking, and (3-2) a rinsing step.
  • the double-side polishing apparatus 10 of the present invention as shown in FIG. 2 equipped with the carrier 1 for double-side polishing apparatus of the present invention as described above a semiconductor wafer W having a flat and good surface state can be obtained. it can. Furthermore, since the carrier life can be improved, the replacement frequency of the carrier 1 can be lowered, the cost can be reduced, and the semiconductor wafer W can be polished on both sides efficiently.
  • the carrier 1 for a double-side polishing apparatus of the present invention is disposed between the upper and lower surface plates 11 and 12 to which the polishing cloths 11 a and 12 a of the double-side polishing apparatus 10 are attached, and the semiconductor wafer W is held by the holding holes 2.
  • the semiconductor wafer W can be polished on both sides while being sandwiched between the upper and lower surface plates 11 and 12 and supplying the polishing slurry.
  • the carrier for a double-side polishing apparatus of the present invention since the carrier for a double-side polishing apparatus of the present invention is used, a flat semiconductor wafer having a good surface state can be obtained. Furthermore, since the carrier life can be improved, the carrier replacement frequency can be lowered, the cost can be reduced, and the semiconductor wafer can be polished on both sides efficiently.
  • Example 1 The double-side polishing of the semiconductor wafer was performed using the double-side polishing apparatus provided with the carrier for the double-side polishing apparatus of the present invention.
  • a region of 5% of the area of one surface of the carrier 1 is DLC on the outer periphery of the carrier 1 from the gear tooth bottom 5 to the inside.
  • a carrier 1 covered with a film 3 was prepared.
  • the carrier 1 has the DLC film 3 covered in corresponding regions on the upper and lower surfaces.
  • double-side polishing of the semiconductor wafer W (silicon wafer) is performed according to the double-side polishing method of the present invention.
  • the wafer shape and the wafer surface defect occurrence rate of the subsequent semiconductor wafer W were evaluated.
  • Example 2 As a carrier for a double-side polishing apparatus, as shown in FIG. 9, in each of the upper surface and the lower surface of the carrier 1 a, the area of one surface of the carrier 1 a is 15 inward from the gear tooth bottom 5 on the outer periphery of the carrier 1 a.
  • the double-side polishing of the semiconductor wafer was performed in the same manner as in Example 1 except that the carrier 1a having the% region covered with the DLC film 3 was used.
  • the DLC film 3 is covered in the corresponding regions on the upper and lower surfaces.
  • Example 3 As a carrier for a double-side polishing apparatus, as shown in FIG. 10, in each of the upper surface and the lower surface of the carrier 1b, the area of one surface of the carrier 1b is 30 inward from the gear tooth bottom 5 on the outer periphery of the carrier 1b.
  • the double-side polishing of the semiconductor wafer was performed in the same manner as in Example 1 except that the carrier 1b whose% region was covered with the DLC film 3 was used.
  • the carrier 1b has the DLC film 3 covered in corresponding regions on the upper and lower surfaces.
  • Both surfaces of the semiconductor wafer are the same as in Example 1 except that the carrier 100a having the entire upper and lower surfaces of the carrier 100a covered with the DLC film 103 as shown in FIG. Polishing was performed.
  • Example 2 Double-side polishing of a semiconductor wafer in the same manner as in Example 1 except that a carrier 100b whose upper and lower surfaces of the carrier 100b are not covered with a DLC film as shown in FIG. Went.
  • FIG. 14 shows the relationship between the carrier usage time, the flatness, and the carrier thickness variation of the carrier 100b in Comparative Example 2. As shown in FIG. 14, in Comparative Example 2, as the carrier usage time progressed, the carrier thickness variation increased, and the target shape of the wafer became undefined.
  • FIG. 17 shows the wafer shape of the semiconductor wafer after double-side polishing in Example 1 and Comparative Examples 1 and 2.
  • Example 1 in which only the outer peripheral portion of the carrier was partially coated with the DLC film, the change in the shape of the semiconductor wafer after double-side polishing was compared with Comparative Example 1 in which the entire surface was coated with the DLC film. It turns out that there are few.
  • the variation in thickness of the carrier can be made comparable to Comparative Examples 1, 3, and 4, and a semiconductor wafer having a good surface state can be obtained. did it.
  • Comparative Example 2 since the coating with the DLC film was not performed at all, the variation in the thickness of the carrier was larger than in Examples 1 to 3.
  • the carrier thickness variation can be reduced, so that the carrier life can be improved.
  • the present invention is not limited to the above embodiment.
  • the above-described embodiment is an exemplification, and the present invention has any configuration that has substantially the same configuration as the technical idea described in the claims of the present invention and that exhibits the same effects. Are included in the technical scope.

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

本発明は、両面研磨装置において、研磨布が貼付された上下定盤の間に配設され、研磨の際に前記上下定盤の間に挟まれた半導体ウェーハを保持するための保持孔が一つ以上形成された両面研磨装置用キャリアであって、該キャリアの表面は、ＤＬＣ膜で覆われた領域と、前記ＤＬＣ膜で覆われていない領域とを有し、前記キャリアの上面と下面のそれぞれの面において、前記キャリアの外周におけるギアの歯底から内側へ、前記キャリアの一方の面の面積の３０％以下の領域が前記ＤＬＣ膜で覆われたものであることを特徴とする両面研磨装置用キャリアである。これにより、半導体ウェーハの両面研磨の際に、ウェーハ表面不良の改善を維持しつつ、ウェーハ形状の悪化を防止することができる両面研磨装置用キャリア、及びこれを用いた両面研磨装置並びに両面研磨方法が提供される。

Description

両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法
　本発明は、両面研磨装置において、半導体ウェーハを研磨する際に半導体ウェーハを保持する両面研磨装置用キャリアに関する。
　両面研磨装置で半導体ウェーハの両面を同時に研磨する際、両面研磨装置用のキャリアによって半導体ウェーハを保持している。このキャリアは、半導体ウェーハより薄い厚みに形成され、半導体ウェーハを保持するための保持孔を備えている。この保持孔内に半導体ウェーハが保持され、上下定盤に貼付された研磨布により両面から半導体ウェーハが挟み込まれ、研磨面に研磨剤を供給しながら半導体ウェーハの両面研磨が行われる。
　両面研磨装置用キャリアは、使用を続けるとキャリアの外周部が摩耗して厚さムラが生じる。このようにして、キャリアの厚さバラツキが大きくなると、両面研磨後の半導体ウェーハの形状が安定しないという問題が起こる。そこで、キャリアの摩耗を減少させて半導体ウェーハ形状を安定させ、キャリアのライフを長くするという目的で、キャリア表面にＤＬＣ膜（ダイヤモンドライクカーボン膜）を形成したキャリアが使われている（例えば、特許文献１）。
　このようなＤＬＣ膜をつけたキャリアで半導体ウェーハを加工（両面研磨）することにより、キャリアの硬度が向上しキャリアの厚さ、歪みの変化が小さくなりウェーハ形状の安定、キャリアライフの延長に期待がされた。
特開２０１１－１４３４７７号公報
　しかしながら、キャリア全面にＤＬＣ膜によるコーティングを実施したキャリアを使って半導体ウェーハを両面研磨すると、ウェーハ表面不良（キズ、パーティクル）は改善されたものの、両面研磨中に半導体ウェーハへの研磨剤の介在量が大きく変化しウェーハ形状が悪化するという問題点があった。
　本発明は上記のような問題に鑑みてなされたもので、半導体ウェーハの両面研磨の際に、ウェーハ表面不良の改善を維持しつつ、ウェーハ形状の悪化を防止することができる両面研磨装置用キャリア、及びこれを用いた両面研磨装置並びに両面研磨方法を提供することを目的とする。
　上記目的を達成するために、本発明によれば、両面研磨装置において、研磨布が貼付された上下定盤の間に配設され、研磨の際に前記上下定盤の間に挟まれた半導体ウェーハを保持するための保持孔が一つ以上形成された両面研磨装置用キャリアであって、
　該キャリアの表面は、ＤＬＣ膜で覆われた領域と、前記ＤＬＣ膜で覆われていない領域とを有し、
　前記キャリアの上面と下面のそれぞれの面において、前記キャリアの外周におけるギアの歯底から内側へ、前記キャリアの一方の面の面積の３０％以下の領域が前記ＤＬＣ膜で覆われたものであることを特徴とする両面研磨装置用キャリアを提供する。
　このような両面研磨装置用キャリアであれば、厚さ変化の大きいキャリアの外周部だけを部分的にＤＬＣ膜でコーティングすることで、フラットで表面状態が良好な半導体ウェーハを得ることができる。さらに、キャリアの厚さ変動を小さくすることができるので、キャリアライフを向上させることができる。
　このとき、前記キャリアの上面と下面の少なくとも一方の面において、前記キャリアの外周におけるギアの歯底から内側へ、前記キャリアの一方の面の面積の５％以上の領域が前記ＤＬＣ膜で覆われたものであることが好ましい。
　このようなものであれば、ウェーハ表面不良の改善を維持しつつ、ウェーハ形状の悪化を防止することがより確実にできる。
　またこのとき、前記キャリアの外周における前記ギアの歯底から、前記保持孔における前記キャリアの外周側までの領域が前記ＤＬＣ膜で覆われたものであることが好ましい。
　本発明は、このような領域にＤＬＣ膜を形成することができ、ウェーハ表面不良の改善を維持しつつ、ウェーハ形状の悪化を防止することができる。
　またこのとき、前記ＤＬＣ膜の厚さが０．１μｍ～５μｍであり、前記キャリアの上下面において対応する領域に前記ＤＬＣ膜が被覆されたものであることが好ましい。
　このようなものであれば、キャリアの表面の保護として十分な厚さとすることができる。
　また本発明によれば、上記した本発明の両面研磨装置用キャリアを具備したものであることを特徴とする両面研磨装置を提供する。
　このようなものであれば、上記本発明の両面研磨装置用キャリアを具備したものであるので、フラットで表面状態が良好な半導体ウェーハを得ることができる。さらに、キャリアライフを向上させることができるので、キャリアの交換頻度を低くすることができ、コストを低減し、効率良く半導体ウェーハを両面研磨することが可能である。
　また、本発明によれば、半導体ウェーハを両面研磨する方法であって、研磨布が貼付された上下定盤の間に上記した本発明の両面研磨装置用キャリアを配設し、該キャリアに形成された前記保持孔に前記半導体ウェーハを保持して、前記上下定盤の間に挟み込んで両面研磨することを特徴とする半導体ウェーハの両面研磨方法を提供する。
　このようにすれば、上記本発明の両面研磨装置用キャリアを用いるので、フラットで表面状態が良好な半導体ウェーハを得ることができる。さらに、キャリアライフを向上させることができるので、キャリアの交換頻度を低くすることができ、コストを低減し、効率良く半導体ウェーハを両面研磨することが可能である。
　本発明によれば、厚さ変化の大きいキャリアの外周部だけを部分的にＤＬＣ膜でコーティングすることで、フラットで表面状態が良好な半導体ウェーハを得ることができ、さらに、キャリアの厚さ変動を小さくすることができるので、キャリアライフを向上させることができる両面研磨装置用キャリア、及びこれを用いた両面研磨装置並びに両面研磨方法を提供することができる。
本発明の両面研磨装置用のキャリアの一例を示した概略図である。 本発明の両面研磨装置用のキャリアを具備した両面研磨装置の一例を示した概略図である。 本発明の両面研磨装置用のキャリアを作製する方法の一例を示した工程図である。 実施例及び比較例における両面研磨後の半導体ウェーハのＲｏｌｌ　Ｏｆｆ値を示したグラフである。 実施例及び比較例における両面研磨後の半導体ウェーハのＧＢＩＲ値を示したグラフである。 実施例及び比較例における両面研磨後の半導体ウェーハのＥＳＦＱＲｍａｘ値を示したグラフである。 実施例及び比較例における両面研磨後の半導体ウェーハのウェーハ表面欠陥発生率を示したグラフである。 実施例及び比較例における両面研磨後の半導体ウェーハの厚さ変化バラツキを示したグラフである。 実施例２において用いた両面研磨装置用キャリアを示した概略図である。 実施例３において用いた両面研磨装置用キャリアを示した概略図である。 比較例１において用いた両面研磨装置用キャリアを示した概略図である。 比較例２において用いた両面研磨装置用キャリアを示した概略図である。 比較例２におけるキャリアの使用前の厚さと、１０，０００ｍｉｎ使用後の厚さの変化の測定結果を示したグラフである。 比較例２におけるキャリア使用時間とフラットネス及びキャリア厚さバラツキの関係を示したグラフである。 比較例３において用いた両面研磨装置用キャリアを示した概略図である。 比較例４において用いた両面研磨装置用キャリアを示した概略図である。 実施例１、比較例１、２における両面研磨後の半導体ウェーハのウェーハ形状を示したグラフである。
　以下、本発明について実施の形態を説明するが、本発明はこれに限定されるものではない。
　上記したように、キャリアの全面にＤＬＣ膜によるコーティングを実施したキャリアを使って半導体ウェーハを両面研磨すると、半導体ウェーハへの研磨剤の介在量が大きく変化しウェーハ形状が悪化するという問題があった。
　そこで、本発明者らはこのような問題を解決すべく鋭意検討を重ねた。その結果、キャリアの表面が、ＤＬＣ膜で覆われた領域と、ＤＬＣ膜で覆われていない領域とを有し、キャリアの上面と下面のそれぞれの面において、キャリアの外周におけるギアの歯底から内側へ、キャリアの一方の面の面積の３０％以下の領域がＤＬＣ膜で覆われたものであれば、フラットで表面状態が良好な半導体ウェーハを得ることができ、さらに、キャリアライフを向上させることができることに想到した。そして、これらを実施するための最良の形態について精査し、本発明を完成させた。
　本発明は、半導体ウェーハの両面を同時に研磨する両面研磨装置において、半導体ウェーハを保持するキャリアの改良に関するものであり、まず両面研磨装置の概要について図２を用いて説明する。
　本発明の両面研磨装置用キャリア１を具備した両面研磨装置１０は、上下に相対向して設けられた下定盤１１と上定盤１２を備えており、各定盤１１、１２の対向面側には、それぞれ研磨布１１ａ、１２ａが貼付されている。また、上定盤１２の上部には研磨スラリーを供給するノズル１５、上定盤１２には貫通孔１６が設けられている。そして上定盤１２と下定盤１１の間の中心部にはサンギア１３が、周縁部にはインターナルギア１４が設けられている。半導体ウェーハＷはキャリア１の保持孔２に保持され、上定盤１２と下定盤１１の間に挟まれている。
　両面研磨装置では、サンギア１３及びインターナルギア１４の各歯部に、キャリア１の外周部の歯を噛ませることで、キャリア１の保持とキャリア１の自公転を行っている。このとき半導体ウェーハＷはキャリア１の保持孔２で保持されており、上下の研磨布１１ａ及び１２ａにより両面を同時に研磨される。なお、研磨時には、ノズル１５から貫通孔１６を通して研磨スラリーが供給される。
　ここで、上記両面研磨装置１０に具備される本発明の両面研磨装置用キャリア１について、図１を用いて以下に説明する。
　両面研磨装置用キャリア１の表面は、ＤＬＣ膜３で覆われた領域４ａと、ＤＬＣ膜３で覆われていない領域４ｂとを有する。そして、キャリア１の上面と下面のそれぞれの面において、キャリア１の外周におけるギアの歯底５から内側へ、キャリア１の一方の面の面積の３０％以下の外周領域がＤＬＣ膜３で覆われたものである。
　このようなものであれば、厚さ変化の大きいキャリア１の外周部だけを部分的にＤＬＣ膜３でコーティングすることで、半導体ウェーハＷへの研磨剤の流れ込み量、キャリア１と研磨布との接触の変化が非コーティングキャリアと同等になるため、フラットで表面状態が良好な半導体ウェーハＷを得ることができる。さらに、キャリア１の厚さ変動を小さくすることができるので、キャリアライフを向上させることができる。
　従来の両面研磨装置用キャリアでは、ＤＬＣ膜のコーティングを全面に行っていたため、両面研磨中に半導体ウェーハへの研磨剤の介在量が大きく変化し、半導体ウェーハをコーティング無しの場合と同等のウェーハ形状で仕上げることが困難であった。そこで、本発明では、キャリアの厚さ変化が大きい（摩耗しやすい）箇所である外周部にのみＤＬＣ膜のコーティングを実施した。ここで、キャリアの外周部とは、例えば、このギア歯底部から仕込み穴（保持孔）の径の外周側１／４までの箇所とすることができる。
　このとき、キャリア１の上面と下面の少なくとも一方の面において、キャリア１の外周におけるギアの歯底５から内側へ、キャリア１の一方の面の面積の５％以上の領域がＤＬＣ膜３で覆われたものであることが好ましい。このようなものであれば、ウェーハ表面不良の改善を維持しつつ、ウェーハ形状の悪化を防止することがより確実にできる。
　またこのとき、キャリア１の外周におけるギアの歯底５から、保持孔２におけるキャリア１の外周側までの領域がＤＬＣ膜３で覆われたものであることが好ましい。このようなものであれば、ウェーハ表面不良の改善を維持しつつ、ウェーハ形状の悪化を防止することがより確実にできる。
　またこのとき、ＤＬＣ膜３の厚さが０．１μｍ～５μｍであり、キャリア１の上下面において対応する領域にＤＬＣ膜３が被覆されたものであることが好ましい。このようなものであれば、キャリア１の表面の保護として十分な厚さとすることができ、またＤＬＣ膜３を形成する際のコストを抑えたものとすることができる。
　このような本発明のキャリア１は、例えば、Ｔｉ板から切り抜き、ラップ、研磨を行った後、図３に示すようにして（１）マスキング加工工程と、（２）ＤＬＣコーティング工程と、（３）マスキング剥がし工程を行い、その後、インサート接着することにより、作製することができる。
　このとき（１）マスキング加工工程は、（１－１）アルカリ洗浄工程、（１－２）ラミネート（レジストフィルム）工程、（１－３）露光・現像工程、（１－４）ベーキング工程とを有し、（３）マスキング剥がし工程は、（３－１）アルカリ漬けによるレジスト剥離工程、（３－２）リンス工程とを有することが好ましい。
　また、上記のような本発明の両面研磨装置用キャリア１を具備した、図２に示すような本発明の両面研磨装置１０であれば、フラットで表面状態が良好な半導体ウェーハＷを得ることができる。さらに、キャリアライフを向上させることができるので、キャリア１の交換頻度を低くすることができ、コストを低減し、効率良く半導体ウェーハＷを両面研磨することが可能である。
　そして、上記本発明の両面研磨装置用キャリア１を両面研磨装置１０の研磨布１１ａ、１２ａが貼付された上下定盤１１、１２の間に配設し、保持孔２で半導体ウェーハＷを保持して上下定盤１１、１２の間に挟み込み、研磨スラリーを供給しつつ半導体ウェーハＷを両面研磨することができる。
　このようにすれば、上記本発明の両面研磨装置用キャリアを用いるので、フラットで表面状態が良好な半導体ウェーハを得ることができる。さらに、キャリアライフを向上させることができるので、キャリアの交換頻度を低くすることができ、コストを低減し、効率良く半導体ウェーハを両面研磨することが可能である。
　以下、本発明の実施例及び比較例を示して本発明をより具体的に説明するが、本発明はこれらに限定されるものではない。
（実施例１）
　本発明の両面研磨装置用キャリアを具備した両面研磨装置を用いて、半導体ウェーハの両面研磨を行った。
　まず、図１に示すような、キャリア１の上面と下面のそれぞれの面において、キャリア１の外周におけるギアの歯底５から内側へ、キャリア１の一方の面の面積の５％の領域がＤＬＣ膜３で覆われたキャリア１を用意した。ここで、キャリア１は、上下面において対応する領域にＤＬＣ膜３が被覆されたものとした。
　このような本発明の両面研磨装置用キャリア１を具備した図２に示すような両面研磨装置１０を用い、本発明の両面研磨方法に従って半導体ウェーハＷ（シリコンウェーハ）の両面研磨を行い、両面研磨後の半導体ウェーハＷのウェーハ形状及びウェーハ表面欠陥発生率を評価した。
　そして、両面研磨後の半導体ウェーハのウェーハ形状及びウェーハ表面欠陥発生率（比較例２を１とした時）の結果を、後述する実施例２～３及び比較例１～４と共に、表１及び図４～７に示した。このとき、ウェーハ形状として、Ｒｏｌｌ　Ｏｆｆ値（比較例２を０とした時）、ＧＢＩＲ（比較例２を１００とした時）、ＥＳＦＱＲｍａｘ（比較例２を１００した時）をそれぞれ測定した。
　また、キャリアの使用前の厚さと、１０，０００ｍｉｎ使用後の厚さの変化を測定した。測定箇所は、それぞれの保持孔の周りを６点ずつとし、１枚のキャリアにつき１８点を計５枚のキャリアで測定し、合計９０点を測定した。そして、この９０点の変化量の最大値－最小値でキャリアの厚さ変化バラツキを比較した。そして、その結果（比較例２を１００とした時）を後述する実施例２～３及び比較例１～４と共に、図８に示した。
（実施例２）
　両面研磨装置用キャリアとして、図９に示すような、キャリア１ａの上面と下面のそれぞれの面において、キャリア１ａの外周におけるギアの歯底５から内側へ、キャリア１ａの一方の面の面積の１５％の領域がＤＬＣ膜３で覆われたキャリア１ａを用いたこと以外は、実施例１と同様にして半導体ウェーハの両面研磨を行った。ここで、キャリア１ａは、上下面において対応する領域にＤＬＣ膜３が被覆されたものとした。
　そして、両面研磨後の半導体ウェーハのウェーハ形状、ウェーハ表面不良、及びキャリアの厚さ変化バラツキを実施例１と同様にして測定し、その結果を、表１及び図４～８に示した。
（実施例３）
　両面研磨装置用キャリアとして、図１０に示すような、キャリア１ｂの上面と下面のそれぞれの面において、キャリア１ｂの外周におけるギアの歯底５から内側へ、キャリア１ｂの一方の面の面積の３０％の領域がＤＬＣ膜３で覆われたキャリア１ｂを用いたこと以外は、実施例１と同様にして半導体ウェーハの両面研磨を行った。ここで、キャリア１ｂは、上下面において対応する領域にＤＬＣ膜３が被覆されたものとした。
　そして、両面研磨後の半導体ウェーハのウェーハ形状、ウェーハ表面不良、及びキャリアの厚さ変化バラツキを実施例１と同様にして測定し、その結果を、表１及び図４～８に示した。
（比較例１）
　両面研磨装置用キャリアとして、図１１に示すような、キャリア１００ａの上面と下面の全面がＤＬＣ膜１０３で覆われたキャリア１００ａを用いたこと以外は、実施例１と同様にして半導体ウェーハの両面研磨を行った。
　そして、両面研磨後の半導体ウェーハのウェーハ形状、ウェーハ表面不良、及びキャリアの厚さ変化バラツキを実施例１と同様にして測定し、その結果を、表１及び図４～８に示した。
（比較例２）
　両面研磨装置用キャリアとして、図１２に示すような、キャリア１００ｂの上面と下面が共にＤＬＣ膜で覆われていないキャリア１００ｂを用いたこと以外は、実施例１と同様にして半導体ウェーハの両面研磨を行った。
　そして、両面研磨後の半導体ウェーハのウェーハ形状、ウェーハ表面不良、及びキャリアの厚さ変化バラツキを実施例１と同様にして測定し、その結果を、表１及び図４～８に示した。
　このとき、比較例２におけるキャリア１００ｂの使用前の厚さと、１０，０００ｍｉｎ使用後の厚さの変化の測定結果を図１３に示した。図１３に示すように、キャリア１００ｂの外周部である測定点１の個所が最も変化が大きいことが分かった。
　また、比較例２におけるキャリア１００ｂの、キャリア使用時間とフラットネス及びキャリア厚さバラツキの関係を図１４に示した。図１４に示すように、比較例２では、キャリア使用時間が進むと、キャリアの厚さバラツキが大きくなり、ウェーハの狙い形状が定まらなくなった。
（比較例３）
　両面研磨装置用キャリアとして、図１５に示すような、キャリア１００ｃの上面と下面のそれぞれの面において、キャリア１００ｃの外周におけるギアの歯底１０５から内側へ、キャリア１００ｃの一方の面の面積の４０％の領域がＤＬＣ膜１０３で覆われたキャリア１００ｃを用いたこと以外は、実施例１と同様にして半導体ウェーハの両面研磨を行った。
　そして、両面研磨後の半導体ウェーハのウェーハ形状、ウェーハ表面不良、及びキャリアの厚さ変化バラツキを実施例１と同様にして測定し、その結果を、表１及び図４～８に示した。
（比較例４）
　両面研磨装置用キャリアとして、図１６に示すような、キャリア１００ｄの上面と下面のそれぞれの面において、キャリア１００ｄの外周におけるギアの歯底１０５から内側へ、キャリア１００ｄの一方の面の面積の５５％の領域がＤＬＣ膜１０３で覆われたキャリア１００ｄを用いたこと以外は、実施例１と同様にして半導体ウェーハの両面研磨を行った。
　そして、両面研磨後の半導体ウェーハのウェーハ形状、ウェーハ表面不良、及びキャリアの厚さ変化バラツキを実施例１と同様にして測定し、その結果を、表１及び図４～８に示した。
Figure JPOXMLDOC01-appb-T000001
　その結果、表１及び図４～６に示すように、比較例１、３、４では両面研磨後の半導体ウェーハに外周がダレており、またＧＢＩＲ及びＥＳＦＱＲｍａｘも高く、フラットな半導体ウェーハを得ることができなかった。一方、実施例１～３では、Ｒｏｌｌ　Ｏｆｆ、ＧＢＩＲ、ＥＳＦＱＲｍａｘをＤＬＣ膜のない比較例２と同程度とすることができ、フラットな半導体ウェーハを得ることができた。
　また、図１７に、実施例１、比較例１、２における両面研磨後の半導体ウェーハのウェーハ形状を示した。図１７に示すように、キャリアの外周部だけを部分的にＤＬＣ膜でコーティングした実施例１では、全面をＤＬＣ膜でコーティングした比較例１に比べて、両面研磨後の半導体ウェーハの形状の変化が少ないことが分かった。
　さらに、実施例１～３では、表１及び図７に示すように、キズやパーティクル等のウェーハ表面欠陥の発生率を比較例１、３、４と同程度とすることができ、表面状態が良好な半導体ウェーハを得ることができた。一方、比較例２では、ＤＬＣ膜によるコーティングを全く行わなかったので、実施例１～３に比べてウェーハ表面欠陥発生率が高かった。
　また、実施例１～３では、図８に示すように、キャリアの厚さ変化バラツキを比較例１、３、４と同程度とすることができ、表面状態が良好な半導体ウェーハを得ることができた。一方、比較例２では、ＤＬＣ膜によるコーティングを全く行わなかったので、実施例１～３に比べてキャリアの厚さ変化バラツキが大きかった。このように、実施例１～３では、キャリアの厚さ変動を小さくすることができたので、キャリアライフを向上させることができる。
　なお、本発明は、上記実施形態に限定されるものではない。上記実施形態は例示であり、本発明の特許請求の範囲に記載された技術的思想と実質的に同一な構成を有し、同様な作用効果を奏するものは、いかなるものであっても本発明の技術的範囲に包含される。

Claims (6)

  1. 　両面研磨装置において、研磨布が貼付された上下定盤の間に配設され、研磨の際に前記上下定盤の間に挟まれた半導体ウェーハを保持するための保持孔が一つ以上形成された両面研磨装置用キャリアであって、
    　該キャリアの表面は、ＤＬＣ膜で覆われた領域と、前記ＤＬＣ膜で覆われていない領域とを有し、
    　前記キャリアの上面と下面のそれぞれの面において、前記キャリアの外周におけるギアの歯底から内側へ、前記キャリアの一方の面の面積の３０％以下の領域が前記ＤＬＣ膜で覆われたものであることを特徴とする両面研磨装置用キャリア。
  2. 　前記キャリアの上面と下面の少なくとも一方の面において、前記キャリアの外周におけるギアの歯底から内側へ、前記キャリアの一方の面の面積の５％以上の領域が前記ＤＬＣ膜で覆われたものであることを特徴とする請求項１に記載の両面研磨装置用キャリア。
  3. 　前記キャリアの外周における前記ギアの歯底から、前記保持孔における前記キャリアの外周側までの領域が前記ＤＬＣ膜で覆われたものであることを特徴とする請求項１又は請求項２に記載の両面研磨装置用キャリア。
  4. 　前記ＤＬＣ膜の厚さが０．１μｍ～５μｍであり、前記キャリアの上下面において対応する領域に前記ＤＬＣ膜が被覆されたものであることを特徴とする請求項１から請求項３のいずれか一項に記載の両面研磨装置用キャリア。
  5. 　請求項１から請求項４のいずれか一項に記載の両面研磨装置用キャリアを具備したものであることを特徴とする両面研磨装置。
  6. 　半導体ウェーハを両面研磨する方法であって、研磨布が貼付された上下定盤の間に請求項１から請求項４のいずれか一項に記載の両面研磨装置用キャリアを配設し、該キャリアに形成された前記保持孔に前記半導体ウェーハを保持して、前記上下定盤の間に挟み込んで両面研磨することを特徴とする半導体ウェーハの両面研磨方法。
PCT/JP2017/041735 2016-12-26 2017-11-21 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法 WO2018123351A1 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016251523A JP2018107261A (ja) 2016-12-26 2016-12-26 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法
JP2016-251523 2016-12-26

Publications (1)

Publication Number Publication Date
WO2018123351A1 true WO2018123351A1 (ja) 2018-07-05

Family

ID=62707281

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/041735 WO2018123351A1 (ja) 2016-12-26 2017-11-21 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法

Country Status (3)

Country Link
JP (1) JP2018107261A (ja)
TW (1) TW201838771A (ja)
WO (1) WO2018123351A1 (ja)

Families Citing this family (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP7415888B2 (ja) * 2020-11-17 2024-01-17 信越半導体株式会社 研磨パッド、両面研磨装置及びウェーハの両面研磨方法

Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1110530A (ja) * 1997-06-25 1999-01-19 Shin Etsu Handotai Co Ltd 両面研磨用キャリア
JP2010280026A (ja) * 2009-06-03 2010-12-16 Fujikoshi Mach Corp 両面研磨装置および両面研磨方法

Patent Citations (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH1110530A (ja) * 1997-06-25 1999-01-19 Shin Etsu Handotai Co Ltd 両面研磨用キャリア
JP2010280026A (ja) * 2009-06-03 2010-12-16 Fujikoshi Mach Corp 両面研磨装置および両面研磨方法

Also Published As

Publication number Publication date
TW201838771A (zh) 2018-11-01
JP2018107261A (ja) 2018-07-05

Similar Documents

Publication Publication Date Title
JP4904960B2 (ja) 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法
US9991110B2 (en) Method for manufacturing semiconductor wafer
WO2006090661A1 (ja) 両面研磨装置用キャリアおよびこれを用いた両面研磨装置、両面研磨方法
JP6447332B2 (ja) 両面研磨装置用のキャリアの製造方法およびウェーハの両面研磨方法
JPWO2006001340A1 (ja) 両面研磨用キャリアおよびその製造方法
WO2014118860A1 (ja) 両面研磨装置用キャリア及びウェーハの両面研磨方法
JP2015008247A (ja) 半導体ウェーハの加工プロセス
JP5870960B2 (ja) ワークの研磨装置
JP6652202B2 (ja) 両面研磨装置用キャリア及び両面研磨装置並びに両面研磨方法
WO2018123351A1 (ja) 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法
JPWO2017141704A1 (ja) 両面研磨方法及び両面研磨装置
JP5286381B2 (ja) 半導体ウエハの研磨方法
JP5605260B2 (ja) インサート材及び両面研磨装置
JP2011143477A (ja) 両面研磨装置用キャリア及びこれを用いた両面研磨装置並びに両面研磨方法
WO2018116690A1 (ja) シリコンウェーハの枚葉式片面研磨方法
TW201945121A (zh) 研磨裝置、晶圓的研磨方法及晶圓的製造方法
JP6330735B2 (ja) ウェーハの両面研磨方法
JP6858763B2 (ja) 多結晶仕上げを有する半導体ウエハを処理する方法
WO2019208042A1 (ja) 研磨装置、ウェーハの研磨方法、及び、ウェーハの製造方法
TWI637812B (zh) 晶圓之兩面研磨方法
JP2016047578A (ja) サファイア基板とその研磨方法
JP2008238287A (ja) 両面研磨装置用キャリア

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17889111

Country of ref document: EP

Kind code of ref document: A1

NENP Non-entry into the national phase

Ref country code: DE

122 Ep: pct application non-entry in european phase

Ref document number: 17889111

Country of ref document: EP

Kind code of ref document: A1