WO2018086571A1 - 一种基于fpga的光栅细分装置及方法 - Google Patents

一种基于fpga的光栅细分装置及方法 Download PDF

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WO2018086571A1
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pulse signal
time period
digital pulse
frequency
module
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Inventor
李建伟
潘奕
李辰
丁庆
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深圳市太赫兹科技创新研究院
深圳市太赫兹系统设备有限公司
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    • G—PHYSICS
    • G01—MEASURING; TESTING
    • G01B—MEASURING LENGTH, THICKNESS OR SIMILAR LINEAR DIMENSIONS; MEASURING ANGLES; MEASURING AREAS; MEASURING IRREGULARITIES OF SURFACES OR CONTOURS
    • G01B11/00—Measuring arrangements characterised by the use of optical techniques

Definitions

  • the invention relates to the technical field of grating scales, in particular to an FPGA-based grating subdivision device and method.
  • the grating scale is widely used in various high-precision measurement and processing fields, but it is limited by the lithography process, and it is difficult to further increase the scribe line density. It is necessary to improve the resolution by subdividing the original moire fringe signal in the later stage.
  • High-precision grating rulers provide their own grating subdivision joints, but the disadvantage is that they are bulky, which is not conducive to application in various movable miniaturized devices, and the subdivision magnification is fixed and the flexibility is poor.
  • phase-locked loop frequency multiplication method mainly used are phase-locked loop frequency multiplication method and single chip microcomputer and DSP combination method.
  • the disadvantage of the phase-locked loop frequency doubling method is that the frequency stability of the input signal is relatively high. If the moving speed of the grating head reading head changes rapidly, a large error will occur.
  • the disadvantage of the combination of single-chip microcomputer and DSP is that the external signal conditioning circuit is relatively complicated, and because the operating frequency of the single-chip microcomputer is limited, the processing speed of the sub-processing algorithm is not up to the required subdivision magnification.
  • An FPGA-based raster subdivision device includes:
  • a differential amplification module connected to the grating ruler, configured to perform differential processing on the two sets of opposite phase sinusoidal signals output by the grating scale, corresponding to outputting the first differential signal and the second differential signal;
  • a comparison module connected to the differential amplification module, for respectively comparing the first differential signal, the second differential signal, and the reference signal, and correspondingly outputting the first digital pulse signal and the second digital pulse signal;
  • a logic gate module coupled to the comparison module, for the first digital pulse signal, the second The digital pulse signal is XORed and outputs a third digital pulse signal;
  • the processing module is respectively connected to the comparison module and the logic gate module for performing subdivision of the target multiple of the first digital pulse signal, the second digital pulse signal or the third digital pulse signal, wherein the processing module It is an FPGA operation module.
  • the above-mentioned FPGA-based grating subdivision device omits the analog quantity acquisition and processing of the sinusoidal signal of the moiré fringe, and the four-way of the moire fringe can be obtained only by the simple peripheral circuit of the differential amplifying module, the comparison module, and the logic gate module.
  • the sinusoidal signal is converted into a first digital pulse signal, a second digital pulse signal or a third digital pulse signal recognizable by the FPGA operation module, which reduces the need for additional hardware and saves cost.
  • the first digital pulse signal, the second digital pulse signal or the third digital pulse signal can be subdivided by the target unit (high multiple) through the FPGA operation module.
  • the FPGA operation module has high frequency and strong anti-interference performance. , processed.
  • the differential amplification module includes a first differential amplifier and a second differential amplifier
  • the first differential amplifier is configured to convert a sinusoidal signal whose phase of the grating scale output is 0 degrees and 180 degrees into the first differential signal;
  • the second differential amplifier is configured to convert a sinusoidal signal with a phase of the grating scale output of 90 degrees and 270 degrees into the second differential signal.
  • the comparison module includes a first zero crossing comparator and a second zero crossing comparator
  • a first input of the first zero-crossing comparator is coupled to an output of the first differential amplifier, a second input of the first zero-crossing comparator is coupled to ground; and the first differential signal is coupled to a ground signal Performing comparison to output a first digital pulse signal;
  • a first input end of the second zero-crossing comparator is connected to an output end of the second differential amplifier, and a second input end of the second zero-crossing comparator is grounded to make the second differential signal and a ground signal A comparison is performed to output a second digital pulse signal.
  • the logic gate module is an exclusive OR gate logic circuit; an output of the first zero crossing comparator and the second zero crossing comparator is respectively connected to an input end of the XOR gate logic circuit
  • the XOR gate logic circuit is used for exclusive OR logic processing to obtain the third digital pulse signal.
  • the frequency of the third digital pulse signal is twice the frequency of the first digital pulse signal or the second digital pulse signal.
  • an FPGA-based raster subdivision method which is based on a raster signal processing module and an FPGA operation module; the method includes:
  • Controlling the raster signal processing module to receive two sets of opposite phase sinusoidal signals output by the grating ruler, and obtaining a first digital pulse signal and a second digital pulse signal third digital pulse signal that can be recognized by the FPGA operation module;
  • the main frequency of the FPGA operation module is divided according to the required frequency division multiple calculated in the first time period, and the target output frequency of the reference pulse signal corresponding to the time period is output;
  • the main frequency of the FPGA operation module is counted, and the frequency division multiple required in the next time period adjacent to the second time period is calculated;
  • the main frequency of the FPGA operation module is divided according to the frequency division multiple calculated in the N-1 time period, and the target output frequency of the reference pulse signal corresponding to the time period is output;
  • the second time period is an adjacent next time period of the first time period, and the Nth time period is an adjacent next time period of the N-1 time period.
  • the raster signal processing module includes a differential amplification module, a comparison module, and a logic gate module; the method further includes the steps of:
  • Controlling the differential amplification module to receive two sets of sinusoidal signals having opposite phases, and controlling corresponding outputting of the first differential signal and the second differential signal;
  • Controlling the comparison module to compare the first differential signal and the second differential signal with the reference signal, respectively, to control outputting the first digital pulse signal and the second digital pulse signal;
  • the control logic gate module performs exclusive OR logic processing on the first digital pulse signal and the second digital pulse signal to control outputting the third digital pulse signal.
  • the FPGA operation module is controlled to count at a dominant frequency, and the output frequency of the reference pulse signal and the required time within a next time period adjacent to the first time period are calculated.
  • the specific steps of the division ratio are:
  • the main frequency of the FPGA operation module is divided according to the required frequency division multiple calculated in the first time period, and the reference pulse is outputted for the corresponding time period.
  • the target output frequency of the signal; the specific steps of controlling the frequency of the FPGA operation module to count and calculating the frequency division multiple required in the next time period adjacent to the second time period include:
  • Target output frequency is a ratio of a main frequency of the FPGA operation module to a required frequency division multiple calculated in the first time period
  • FIG. 1 is a circuit diagram of an FPGA-based raster subdivision device in an embodiment
  • FIG. 2 is a timing waveform diagram of a moiré fringe sinusoidal signal conversion in an embodiment
  • FIG. 3 is a flow chart of an FPGA-based raster tessellation method in an embodiment
  • FIG. 4 is a flow chart of obtaining a digital pulse signal that can be recognized by an FPGA operation module in an embodiment.
  • FIG. 5 is a schematic diagram showing the timing of subdividing the third digital pulse signal by the FPGA operation module in an embodiment.
  • FIG. 1 is a schematic diagram of an FPGA-based raster subdivision device.
  • the FPGA-based raster subdivision device includes a differential amplification module 110, a comparison module 120, a logic gate module 130, and a processing module 140.
  • the differential amplification module 110, the comparison module 120, the logic gate module 130, and the processing module 140 are electrically connected in sequence.
  • the differential amplification module 110 is connected to the grating scale, and performs differential processing on the two sets of four sinusoidal phases (A1+, A1-, B1+, B1-) having opposite phases of the moire fringe outputted by the grating scale, and correspondingly obtains the first The differential signal A2 and the second differential signal B2.
  • the comparison module 120 receives the first differential signal A2 and the second differential signal B2, and compares the first differential signal A2 and the second differential signal B2 with the reference signal, respectively, and correspondingly outputs the first digital pulse signal A3 and the second digital pulse signal.
  • the logic gate module 130 receives the first digital pulse signal A3 and the second digital pulse signal B3 and performs exclusive OR logic processing thereon, and outputs a third digital pulse signal C1.
  • the first digital pulse signal A3, the second digital pulse signal B3, and the third digital pulse signal C1 are input to a processing module (FPGA operation module) 140, and the FPGA operation module 140 pairs the first digital pulse signal A3 and the second digital pulse signal B3 or
  • the third digital pulse signal C1 performs subdivision of the target subdivision factor.
  • the grating ruler selects Renishaw's ATOM micro-grating system with four phase sine wave signals of 0, 180, 90 and 270 degrees.
  • the first group of sinusoidal signals with opposite phases are sinusoidal signal A1+(0 degrees) and sinusoidal signal A1-(180 degrees); the second group of sinusoidal signals with opposite phases are sinusoidal signals B1+(90 degrees) and sinusoidal signals B1 - (270 degrees).
  • the sinusoidal signal A1+ is 90 degrees out of phase with the sinusoidal signal B1+; A1- and B1-phase are 90 degrees out of phase.
  • the differential amplification module 110 includes a first differential amplifier U1 and a second differential amplifier U2.
  • the sinusoidal signals A1+, A1- are respectively input to the in-phase and inverting input terminals of the first differential amplifier U1, and are processed by the first differential amplifier U1 to output a first differential signal A2.
  • the amplitude value of the first differential signal A2 is the sum of the amplitude values of the sinusoidal signals A1+ and A1-, and is recorded as 3.3V.
  • the sinusoidal signals B1+ and B1- are respectively input to the in-phase and inverting input terminals of the second differential amplifier U2, and are processed by the second differential amplifier U2 to output a second differential signal B2.
  • the amplitude value of the second differential signal B2 is the sum of the amplitude values of the sinusoidal signals B1+ and B1-, and is recorded as 3.3V.
  • the comparison module 120 includes a first zero crossing comparator U3 and a second zero crossing comparator U4.
  • a first input terminal (forward input terminal) of the first zero-crossing comparator U3 is connected to an output terminal of the first differential amplifier U1, and a second input terminal of the first zero-crossing comparator U3 (negative direction)
  • the input terminal is grounded;
  • the first differential signal A2 is compared with the ground signal to output a first digital pulse signal A3.
  • the first number is within a half cycle of the amplitude value of the first differential signal A2 being greater than zero.
  • the pulse signal A3 is kept at a high level.
  • the first digital pulse signal A3 When the amplitude value of the first differential signal A2 is less than 0, the first digital pulse signal A3 is kept at a low level, and the opposite phase A1+, A1-analog sinusoidal signals can be converted.
  • a digital pulse signal recognizable by the FPGA operation module 140.
  • a first input (forward input) of the second zero-crossing comparator U4 is coupled to an output of the second differential amplifier U2, and a second input of the second zero-cross comparator U4 (negative)
  • the input terminal is grounded, and the second differential signal B2 is compared with the ground signal to output a second digital pulse signal B3. That is, in a half cycle in which the second differential signal B2 has an amplitude value greater than 0, the second digital pulse signal B3 maintains a high level; and in a half cycle in which the second differential signal B2 has an amplitude value less than 0, the second digital pulse signal B3 is kept low, and the analog sinusoidal signals of B1+ and B1- with opposite phases can be adjusted to the identifiable digital pulse signals of the FPGA operation module 140.
  • the logic gate module 130 is an exclusive OR gate logic circuit.
  • the output ends of the first zero-crossing comparator U3 and the second zero-crossing comparator U4 are respectively connected to two input ends of the XOR gate logic circuit, that is, the first digital pulse signal A3 and the second digital pulse Signal B3 is input to the two inputs of the XOR gate logic.
  • the XOR gate logic circuit XORs the first digital pulse signal A3 and the second digital pulse signal B3 to obtain the third digital pulse signal C1.
  • the frequency of the third digital pulse signal C1 is twice the frequency of the signal of the first digital pulse signal A3 or the second digital pulse signal B3.
  • the first digital pulse signal A3, the second digital pulse signal B3, and the third digital pulse signal C1 processed by the XOR gate logic circuit are simultaneously input into the FPGA operation module, and the first digital pulse signal A3 and the second digital pulse signal are input.
  • the B3 or the third digital pulse signal C1 performs subdivision and resolution algorithm processing of the target subdivision multiple.
  • the analog quantity acquisition and processing of the sinusoidal signal of the moiré fringe is omitted, and the moire fringe can be obtained by the simple peripheral circuit of the differential amplification module 110, the comparison module 120, and the logic gate module 130.
  • the four-way sinusoidal signal is converted into a digital signal recognizable by the FPGA arithmetic module, which reduces the need for additional hardware and saves costs.
  • the first digital pulse signal A3, the second digital pulse signal B3 or the third digital pulse signal C1 can be subdivided by the target multiple (high multiple) through the FPGA operation module 140, and the FPGA operation module 140 has a high frequency. High anti-interference performance, high real-time processing and accuracy.
  • An FPGA-based raster subdivision method is based on a raster signal processing module and an FPGA operation module;
  • the raster signal processing module includes a differential amplification module 110, a comparison module 120, and a logic gate module 130.
  • the differential amplification module 110, the comparison module 120, the logic gate module 130, and the processing module 140 are electrically connected in sequence.
  • the FPGA-based raster subdivision method includes the following steps:
  • Step S10 Control the grating signal processing module to receive two sets of opposite phase sinusoidal signals output by the grating ruler, and obtain a first digital pulse signal and a second digital pulse signal third digital pulse that can be recognized by the FPGA operation module. signal.
  • the grating ruler selects Renishaw's ATOM micro-grating system, whose output phase is four-degree, 180-degree, 90-degree and 270-degree four-way sine wave signals, wherein the first group of opposite phase sinusoidal signals are sinusoidal signals A1+(0 Degree), sinusoidal signal A1-(180 degrees); the second group of sinusoidal signals with opposite phases are sinusoidal signal B1+ (90 degrees) and sinusoidal signal B1-(270 degrees).
  • the sinusoidal signal A1+ is 90 degrees out of phase with the sinusoidal signal B1+; A1- and B1-phase are 90 degrees out of phase.
  • the specific steps of obtaining the first digital pulse signal and the second digital pulse signal third digital pulse signal that can be recognized by the FPGA operation module include:
  • Step S110 Control the differential amplification module 110 to receive two sets of sinusoidal signals having opposite phases, and control correspondingly output the first differential signal and the second differential signal.
  • the differential amplification module 110 includes a first differential amplifier U1 and a second differential amplifier U2.
  • the first differential amplifier U1 is controlled to perform differential processing on the sinusoidal signals A1+, A1-, and to control the output of the first differential signal A2.
  • the second differential amplifier U2 is controlled to perform differential processing on the sinusoidal signals B1+, B1-, and to control the output of the second differential signal B2.
  • Step S120 The comparison module 120 controls the first differential signal and the second differential signal to be compared with the reference signal, and controls to output the first digital pulse signal and the second digital pulse signal.
  • the comparison module 120 includes a first zero crossing comparator U3 and a second zero crossing comparator U4.
  • the first zero-crossing comparator U3 is controlled to compare the first differential signal with the ground signal, and controls the identifiable first digital pulse signal A3 of the output FPGA operation module.
  • the second zero-crossing comparator U4 is controlled to compare the second differential signal with the ground signal, and controls the identifiable second digital pulse signal B3 of the output FPGA operation module.
  • Step S130 The control logic gate module 130 performs exclusive OR logic processing on the first digital pulse signal and the second digital pulse signal to control output of the third digital pulse signal.
  • the logic gate module 130 is an exclusive OR gate logic circuit that controls the exclusive OR gate logic circuit to perform exclusive OR logic calculation on the input first digital pulse signal A3 and the second digital pulse signal B3, and controls the identifiable number of the output FPGA operation module. Three digital pulse signal C1.
  • Step S20 Control the FPGA operation module to receive the first digital pulse signal, the second digital pulse signal, the third digital pulse signal, and set any digital pulse signal as a reference pulse signal to perform subdivision of the target subdivision multiple.
  • the control FPGA operation module simultaneously receives the first digital pulse signal A3 output by the first zero-crossing comparator U3, the second digital pulse signal B3 outputted by the second zero-crossing comparator U4, and the third output by the exclusive OR gate logic circuit.
  • Digital pulse signal C1. And set the subdivision of the target subdivision multiple by using any of the digital pulse signals as the reference pulse signal.
  • the third digital pulse signal C1 is set as the reference pulse signal.
  • the first digital pulse signal A3 and the second digital pulse may also be set.
  • the signal B3 is a reference pulse signal and can be set according to actual needs.
  • Step S30 Control the FPGA operation module to count at a main frequency in a first time period, and calculate an output frequency of the reference pulse signal and a required frequency division multiple in a next time period adjacent to the first time period, Refer to Figure 5.
  • the main frequency CLK of the FPGA operation module is 50 MHz
  • the moiré fringe target subdivision multiple is N
  • the target subdivision multiple N can be 1000 times, that is, the first digital pulse signal A3, the second
  • the digital pulse signal B3 is N-subdivided or N/2-times subdivided into the third digital pulse signal C1.
  • the frequency of the digital pulse signal after the sinusoidal signal conversion of the moiré fringes always changes with time, and the frequency of the digital pulse signal may be different in each time period.
  • a first time period t 1 the control arithmetic module clocked FPGA CLK (50MHz) is counted, which is referred to as a counting result n 1, n 1 is assumed counting result 105.
  • Step S40 In the second time period, frequency-divide the main frequency of the FPGA operation module according to the required frequency division multiple calculated in the first time period, and output a target output of the reference pulse signal corresponding to the time period. Frequency; controlling the main frequency of the FPGA operation module to count, and calculating a frequency division multiple required in the next time period adjacent to the second time period.
  • the target output frequency is a ratio of the main frequency CLK of the FPGA operation module to the required frequency division multiple calculated in the first time period t 1 N 1 ', that is, 200 times the 50 MHz main clock is divided to obtain a target output frequency of 250 KHz of the third digital pulse signal C1.
  • the second time period t 2 it is verified by the oscilloscope that if the actual output frequency of the third digital pulse signal C1 is 250 kHz, it can be stated that the FPGA operation module can achieve a target subdivision factor of 1000 times for the moiré fringe. Minute.
  • the FPGA operation module is controlled to count at the main frequency, wherein the counting result is n 2 , and the counting result n 1 is 2*. 10 5 .
  • step S50 in the Nth time period t N , according to the frequency division multiple N N-1 ' calculated in the N-1 time period, the frequency division operation of the FPGA operation module is performed,
  • the target output frequency of the reference pulse signal C1 can be output in the N period t N .
  • the frequency of CLK FPGA arithmetic module counts n N, calculate the frequency f (inN) of the input signal, depending on the desired target multiple segments N (1000) to Calculate the final frequency f(outN) that needs to be output, and calculate the division ratio N N ' of the main frequency CLK (50MHz) of the FPGA operation module, and then perform the frequency division operation in the t N+1 time period.

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Abstract

一种基于FPGA的光栅细分装置及方法。该装置包括：差分放大模块(110)、比较模块(120)、逻辑门模块(130)以及处理模块(140)，其中处理模块(140)为FPGA运算模块。仅仅通过差分放大模块(110)、比较模块(120)、逻辑门模块(130)简单的外围电路可以将莫尔条纹的四路正弦信号转换为FPGA运算模块可识别的第一数字脉冲信号(A3)、第二数字脉冲信号(B3)或第三数字脉冲信号(C1)，减少了额外硬件的需求，节约了成本。同时，通过FPGA运算模块可以实现第一数字脉冲信号(A3)、第二数字脉冲信号(B3)或第三数字脉冲信号(C1)进行目标倍数(高倍数)的细分，同时，其FPGA运算模块主频高、抗干扰性能强。

Description

一种基于FPGA的光栅细分装置及方法 技术领域
本发明涉及光栅尺技术领域，特别是涉及一种基于FPGA的光栅细分装置及方法。
背景技术
光栅尺广泛应用于各种高精度测量及加工领域，但受限于光刻工艺，很难进一步提高刻线密度，需要通过后期对原始莫尔条纹信号进行细分来提高分辨率。高精度光栅尺生产厂家都提供各自的光栅细分接头，但缺点是体积较大，不利于应用在各种可移动的小型化设备中，而且细分倍率固定，灵活性较差。
目前主要使用的两种光栅模拟信号细分方法为锁相环倍频法及单片机和DSP组合法。锁相环倍频法的缺点是对输入信号的频率稳定性要求较高，如果光栅尺读数头移动速度变化较快，会产生较大误差。单片机和DSP组合法的缺点是外部信号调理电路相对复杂，而且由于单片机工作频率有限，处理细分算法时运算速度达不到要求细分倍率受限。
发明内容
基于此，有必要针对上述问题，提供一种外围电路简单、成本低其细分倍数高的基于FPGA的光栅细分装置及方法。
一种基于FPGA的光栅细分装置，包括：
差分放大模块，与光栅尺连接，用于对所述光栅尺输出的两组相位相反的正弦信号分别进行差分处理，对应输出第一差分信号和第二差分信号；
比较模块，与所述差分放大模块连接，用于分别对所述第一差分信号、第二差分信号与基准信号进行比较，并对应输出第一数字脉冲信号和第二数字脉冲信号；
逻辑门模块，与所述比较模块连接，用于对所述第一数字脉冲信号、第二 数字脉冲信号进行异或处理并输出第三数字脉冲信号；
处理模块，分别与所述比较模块、逻辑门模块连接，用于对所述第一数字脉冲信号、第二数字脉冲信号或第三数字脉冲信号进行目标倍数的细分，其中，所述处理模块为FPGA运算模块。
上述基于FPGA的光栅细分装置，省略了对莫尔条纹的正弦信号进行模拟量的采集和处理，仅仅通过差分放大模块、比较模块、逻辑门模块简单的外围电路可以将莫尔条纹的四路正弦信号转换为FPGA运算模块可识别的第一数字脉冲信号、第二数字脉冲信号或第三数字脉冲信号，减少了额外硬件的需求，节约了成本。同时，通过FPGA运算模块可以实现第一数字脉冲信号、第二数字脉冲信号或第三数字脉冲信号进行目标倍数(高倍数)的细分，同时，其FPGA运算模块主频高、抗干扰性能强，处理的。
在其中一个实施例中，所述差分放大模块包括第一差分放大器和第二差分放大器；
所述第一差分放大器用于将所述光栅尺输出的相位为0度与180度的正弦信号转换为所述第一差分信号；
所述第二差分放大器用于将所述光栅尺输出的相位为90度与270度的正弦信号转换为所述第二差分信号。
在其中一个实施例中，所述比较模块包括第一过零比较器和第二过零比较器；
所述第一过零比较器的第一输入端与所述第一差分放大器的输出端连接，所述第一过零比较器的第二输入端接地；使所述第一差分信号与接地信号进行比较输出第一数字脉冲信号；
所述第二过零比较器的第一输入端与所述第二差分放大器的输出端连接，所述第二过零比较器的第二输入端接地，使所述第二差分信号与接地信号进行比较输出第二数字脉冲信号。
在其中一个实施例中，所述逻辑门模块为异或门逻辑电路；所述第一过零比较器、第二过零比较器的输出端分别与所述异或门逻辑电路的输入端连接，所述异或门逻辑电路用于异或逻辑处理得到所述第三数字脉冲信号。
在其中一个实施例中，所述第三数字脉冲信号的频率为所述第一数字脉冲信号或第二数字脉冲信号的频率的二倍。
此外，还提供一种基于FPGA的光栅细分方法，基于光栅信号处理模组和FPGA运算模块；所述方法包括：
控制所述光栅信号处理模组接收光栅尺输出的两组相位相反的正弦信号，并获得能够被所述FPGA运算模块识别的第一数字脉冲信号、第二数字脉冲信第三数字脉冲信号；
控制所述FPGA运算模块接收所述第一数字脉冲信号、第二数字脉冲信号、第三数字脉冲信号并设定任一数字脉冲信号为基准脉冲信号进行目标细分倍数的细分；
在第一时间段内，控制所述FPGA运算模块以主频进行计数，并计算所述基准脉冲信号的输出频率和与第一时间段相邻下一时间段内的所需分频倍数；
在第二时间段内，根据在第一时间段计算的所需分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；控制所述FPGA运算模块的主频进行计数，并计算与第二时间段相邻下一时间段内所需的分频倍数；
在第N时间段内，根据在第N-1时间段计算的分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；其中，第二时间段为第一时间段的相邻下一时间段，第N时间段为第N-1时间段的相邻下一时间段。
在其中一个实施例中，所述光栅信号处理模组包括差分放大模块、比较模块和逻辑门模块；所述方法还包括步骤：
控制所述差分放大模块接收两组相位相反的正弦信号，控制对应输出第一差分信号和第二差分信号；
控制所述比较模块分别对所述第一差分信号和第二差分信号与基准信号进行比较，控制输出第一数字脉冲信号和第二数字脉冲信号；
控制逻辑门模块对所述第一数字脉冲信号和第二数字脉冲信号进行异或逻辑处理，控制输出第三数字脉冲信号。
在其中一个实施例中，在第一时间段内，控制所述FPGA运算模块以主频进行计数，并计算所述基准脉冲信号的输出频率和与第一时间段相邻下一时间段内的所需分频倍数的具体步骤包括：
在第一时间段内，控制所述FPGA运算模块以主频进行计数；
根据所述FPGA运算模块的主频与计数结果计算在第一时间段的所述基准脉冲信号的输入频率；
根据所述第一时间段的的所述基准脉冲信号的输入频率与目标细分倍数计算第一时间段所述基准脉冲信号的输出频率；
根据所述FPGA运算模块的主频和第一时间段所述基准脉冲信号的输出频率计算与第一时间段相邻下一时间段内的所需分频倍数。
在其中一个实施例中，在第二时间段内，根据在第一时间段计算的所需分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；控制所述FPGA运算模块的主频进行计数，并计算与第二时间段相邻下一时间段内所需的分频倍数的具体步骤包括：
计算第二时间段内所述基准脉冲信号的目标输出频率，其中，目标输出频率为FPGA运算模块的主频与在第一时间段计算的所需分频倍数的比值；
控制所述FPGA运算模块以主频进行计数，并计算与第二时间段的基准脉冲信号的输入频率；
根据所述第二时间段的基准脉冲信号的输入频率与目标细分倍数，计算第二时间段的基准脉冲信号的输出频率；
根据所述FPGA运算模块的主频与第二时间段的基准脉冲信号的输出频率计算与第二时间段相邻下一时间段内的所需分频倍数。
附图说明
图1为一实施例中基于FPGA的光栅细分装置的电路图；
图2为一实施例中莫尔条纹正弦信号转换时序波形图；
图3为一实施例中基于FPGA的光栅细分方法流程图；
图4为一实施例中获得能够被FPGA运算模块识别的数字脉冲信号的流程 图；
图5为一实施例中FPGA运算模块对第三数字脉冲信号细分时序示意图。
具体实施方式
为了便于理解本发明，下面将参照相关附图对本发明进行更全面的描述。附图中给出了本发明的较佳实施例。但是，本发明可以以许多不同的形式来实现，并不限于本文所描述的实施例。相反地，提供这些实施例的目的是使对本发明的公开内容的理解更加透彻全面。
除非另有定义，本文所使用的所有的技术和科学术语与属于本发明的技术领域的技术人员通常理解的含义相同。本文中在本发明的说明书中所使用的术语只是为了描述具体的实施例的目的，不是旨在限制本发明。本文所使用的术语“和/或”包括一个或多个相关的所列项目的任意的和所有的组合。
如图1所示为基于FPGA的光栅细分装置电路图，基于FPGA的光栅细分装置包括差分放大模块110、比较模块120、逻辑门模块130以及处理模块140。差分放大模块110、比较模块120、逻辑门模块130、处理模块140依次电连接。差分放大模块110与光栅尺连接，对所述光栅尺输出的莫尔条纹的两组具有相反相位的四路正弦相位(A1+、A1-、B1+、B1-)分别进行差分处理，对应得到第一差分信号A2和第二差分信号B2。比较模块120接收第一差分信号A2和第二差分信号B2，并将第一差分信号A2和第二差分信号B2分别与基准信号进行比较，对应输出第一数字脉冲信号A3和第二数字脉冲信号B3。逻辑门模块130接收第一数字脉冲信号A3和第二数字脉冲信号B3并对其做异或逻辑处理，并输出第三数字脉冲信号C1。第一数字脉冲信号A3、第二数字脉冲信号B3、第三数字脉冲信号C1输入至处理模块(FPGA运算模块)140，FPGA运算模块140对第一数字脉冲信号A3、第二数字脉冲信号B3或第三数字脉冲信号C1进行目标细分倍数的细分。
在一实施例中，光栅尺选择雷尼绍的ATOM微型光栅系统，其输出相位为0度、180度、90度和270度四路正弦波信号。其中，第一组相位相反的正弦信号分别为正弦信号A1+(0度)、正弦信号A1-(180度)；第二组相位相反的 正弦信号分别为正弦信号B1+(90度)、正弦信号B1-(270度)。正弦信号A1+与正弦信号B1+相位相差90度；A1-与B1-相位相差90度。其中，四路正弦波信号的幅度值均为Vpp＝1.65V。
在一实施例中，差分放大模块110包括第一差分放大器U1和第二差分放大器U2。参考图2，正弦信号A1+、A1-分别对应输入至所述第一差分放大器U1的同相、反相输入端，经第一差分放大器U1处理，输出第一差分信号A2。其中第一差分信号A2的幅度值为正弦信号A1+、A1-的幅度值之和，记为3.3V。正弦信号B1+、B1-分别对应输入至所述第二差分放大器U2的同相、反相输入端，经第二差分放大器U2处理，输出第二差分信号B2。其中第二差分信B2的幅度值为正弦信号B1+、B1-的幅度值之和，记为3.3V。
在一实施例中，比较模块120包括第一过零比较器U3和第二过零比较器U4。所述第一过零比较器U3的第一输入端(正向输入端)与所述第一差分放大器U1的输出端连接，所述第一过零比较器U3的第二输入端(负向输入端)接地；使所述第一差分信号A2与接地信号进行比较输出第一数字脉冲信号A3，参考图2，在第一差分信号A2的幅度值大于0的半个周期内，第一数字脉冲信号A3保持高电平，在第一差分信号A2的幅度值小于0的半个周期内，第一数字脉冲信号A3保持低电平，即可将相位相反的A1+、A1-模拟正弦信号转换为FPGA运算模块140可识别的数字脉冲信号。
所述第二过零比较器U4的第一输入端(正向输入端)与所述第二差分放大器U2的输出端连接，所述第二过零比较器U4的第二输入端(负向输入端)接地，使所述第二差分信号B2与接地信号进行比较输出第二数字脉冲信号B3。即，在第二差分信号B2幅度值大于0的半个周期内，第二数字脉冲信号B3保持高电平；在第二差分信号B2幅度值小于0的半个周期内，第二数字脉冲信号B3保持低电平，可将相位相反的B1+、B1-的模拟正弦信号调整为FPGA运算模块140的可识别的数字脉冲信号。
逻辑门模块130为异或门逻辑电路。所述第一过零比较器U3、第二过零比较器U4的输出端分别与所述异或门逻辑电路的两个输入端连接，也即，第一数字脉冲信号A3、第二数字脉冲信号B3输入到异或门逻辑电路的两个输入端。 所述异或门逻辑电路对第一数字脉冲信号A3、第二数字脉冲信号B3进行异或处理，得到所述第三数字脉冲信号C1。其中，第三数字脉冲信号C1的频率为第一数字脉冲信号A3或第二数字脉冲信号B3信号频率的2倍。
第一数字脉冲信号A3、第二数字脉冲信号B3以及经异或门逻辑电路处理后的第三数字脉冲信号C1同时输入到FPGA运算模块中，对第一数字脉冲信号A3、第二数字脉冲信号B3或第三数字脉冲信号C1进行目标细分倍数的细分及辨向算法处理。
通过上述基于FPGA的光栅细分装置，省略了对莫尔条纹的正弦信号进行模拟量的采集和处理，通过差分放大模块110、比较模块120、逻辑门模块130简单的外围电路可以将莫尔条纹的四路正弦信号转换为FPGA运算模块可识别的数字信号，减少了额外硬件的需求，节约了成本。同时，通过FPGA运算模块140可以实现第一数字脉冲信号A3、第二数字脉冲信号B3或第三数字脉冲信号C1进行目标倍数(高倍数)的细分，同时，其FPGA运算模块140主频高、抗干扰性能强，处理的实时性和准确性高。
一种基于FPGA的光栅细分方法，基于光栅信号处理模组和FPGA运算模块；所述光栅信号处理模组包括差分放大模块110、比较模块120和逻辑门模块130。差分放大模块110、比较模块120、逻辑门模块130、处理模块140依次电连接。
如图3所示的为基于FPGA的光栅细分方法的流程图，基于FPGA的光栅细分方法包括如下步骤：
步骤S10：控制所述光栅信号处理模组接收光栅尺输出的两组相位相反的正弦信号，并获得能够被所述FPGA运算模块识别的第一数字脉冲信号、第二数字脉冲信第三数字脉冲信号。
光栅尺选择雷尼绍的ATOM微型光栅系统，其输出相位为0度、180度、90度和270度四路正弦波信号，其中，第一组相位相反的正弦信号分别为正弦信号A1+(0度)、正弦信号A1-(180度)；第二组相位相反的正弦信号分别为正弦信号B1+(90度)、正弦信号B1-(270度)。正弦信号A1+与正弦信号B1+相位相差90度；A1-与B1-相位相差90度。其中，四路正弦波信号的幅度值均 为Vpp＝1.65V。
参考图4，获得能够被所述FPGA运算模块识别的第一数字脉冲信号、第二数字脉冲信第三数字脉冲信号的具体步骤包括：
步骤S110：控制所述差分放大模块110接收两组相位相反的正弦信号，控制对应输出第一差分信号和第二差分信号。
差分放大模块110包括第一差分放大器U1和第二差分放大器U2。控制第一差分放大器U1对正弦信号A1+、A1-进行差分处理，并控制输出第一差分信号A2。控制第二差分放大器U2对正弦信号B1+、B1-进行差分处理，并控制输出第二差分信号B2。
步骤S120：控制所述比较模块120分别对所述第一差分信号和第二差分信号与基准信号进行比较，控制输出第一数字脉冲信号和第二数字脉冲信号。
比较模块120包括第一过零比较器U3和第二过零比较器U4。控制第一过零比较器U3比较第一差分信号与接地信号，并控制输出FPGA运算模块的可识别的第一数字脉冲信号A3。控制第二过零比较器U4比较第二差分信号与接地信号，并控制输出FPGA运算模块的可识别的第二数字脉冲信号B3。
步骤S130：控制逻辑门模块130对所述第一数字脉冲信号和第二数字脉冲信号进行异或逻辑处理，控制输出第三数字脉冲信号。
逻辑门模块130为异或门逻辑电路，控制异或门逻辑电路对输入的第一数字脉冲信号A3和第二数字脉冲信号B3进行异或逻辑计算，并控制输出FPGA运算模块的可识别的第三数字脉冲信号C1。
步骤S20：控制所述FPGA运算模块接收所述第一数字脉冲信号、第二数字脉冲信号、第三数字脉冲信号并设定任一数字脉冲信号为基准脉冲信号进行目标细分倍数的细分。
控制FPGA运算模块同时接收由第一过零比较器U3输出的第一数字脉冲信号A3、由第二过零比较器U4输出的第二数字脉冲信号B3以及由异或门逻辑电路输出的第三数字脉冲信号C1。并设定以其中任一数字脉冲信号为基准脉冲信号进行目标细分倍数的细分。在本实施例中，设定第三数字脉冲信号C1为基准脉冲信号。在其他实施例中，还可以设定第一数字脉冲信号A3、第二数字脉冲 信号B3为基准脉冲信号，可根据实际需求进行设定。
步骤S30：在第一时间段内，控制所述FPGA运算模块以主频进行计数，并计算所述基准脉冲信号的输出频率和与第一时间段相邻下一时间段内的所需分频倍数，参考图5。
在一实施例中，FPGA运算模块的主频CLK为50MHz，莫尔条纹目标细分倍数为N，其中，目标细分倍数N可达到1000倍，也即对第一数字脉冲信号A3、第二数字脉冲信号B3进行N细分，或对第三数字脉冲信号C1进行N/2倍细分。莫尔条纹的正弦信号转换后的数字脉冲信号的频率总是随着时间变化，每个时间段内的数字脉冲信号的频率可能不同。
在第一时间段t1内，控制FPGA运算模块以主频CLK(50MHz)进行计数，其计数结果记为n1，假设计数结果n1为105个。设定第三数字脉冲信号C1为基准脉冲信号。根据主频CLK以及计数结果n1可计算在第一时间段的所述第三数字脉冲信号的输入频率为：f(in1)＝CLK/n1，也即输入频率f(in1)为500Hz。
根据所述第一时间段的所述第三数字脉冲信号的输入频率与目标细分倍数N，由于第三数字脉冲信号C1已经对第一数字脉冲信号A3或第二数字脉冲信号B3进行2分频了，即可计算第一时间段所述第三数字脉冲信号的输出频率：f(out1)＝N*f(in1)/2＝250KHz。
根据所述FPGA运算模块的主频CLK和第一时间段所述第三数字脉冲信号的输出频率f(out1)计算与第一时间段相邻下一时间段内的所需分频倍数N1’，N1’＝CLK/f(out1)＝200。虽然已计算出下一时间段内的所需分频倍数N1’，但是第一时间段t1已结束，来不及进行实际的分频操作，其具体的分频操作要等到与第一时间段相邻下一时间段t2进行。
步骤S40：在第二时间段内，根据在第一时间段计算的所需分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；控制所述FPGA运算模块的主频进行计数，并计算与第二时间段相邻下一时间段内所需的分频倍数。
计算第二时间段t2所述第三数字脉冲信号C1的目标输出频率，其中，目标输出频率为FPGA运算模块的主频CLK与在第一时间段t1计算的所需分频倍数 的比值N1’，也即对50MHz的主时钟进行200倍分频可得到第三数字脉冲信号C1的目标输出频率250KHz。在第二时间段t2，通过示波器验证，若第三数字脉冲信号C1的实际输出频率为250KHz，即可说明，其FPGA运算模块能够实现对莫尔条纹进行目标细分倍数为1000倍的细分。
在第二时间段t2，在对FPGA运算模块的主频CLK分频的同时，控制所述FPGA运算模块以主频进行计数，其中，计数结果为n2，假设计数结果n1为2*105个。根据主频CLK以及计数结果n2可计算，在第二时间段t2的第三数字脉冲信号的输入频率f(in2)＝CLK/n2＝250Hz。
根据所述第二时间段的第三数字脉冲信号的输入频率与目标细分倍数，计算第二时间段的第三数字脉冲信号的输出频率f(out2)＝N*f(in2)/2＝125KHz。
根据所述FPGA运算模块的主频与第二时间段的第三数字脉冲信号的输出频率计算与第二时间段t2相邻下一时间段t3内的所需分频倍数N2’＝CLK/f(out1)＝400。即在第三时间段t3，只需要对FPGA运算模块的主时钟CLK(50MHz)进行400倍分频即可输出目标输出频率125KHz。在第三时间段t3，通过示波器验证，若第三数字脉冲信号C1的实际输出频率为125KHz，即可说明，其FPGA运算模块能够实现对莫尔条纹进行目标细分倍数为1000倍的细分。
依次类推，步骤S50：在第N时间段tN内，根据在第N-1时间段计算的分频倍数NN-1’，对所述FPGA运算模块的主频进行分频操作，在第N时间段tN即可输出基准脉冲信号C1的目标输出频率。
同时，在tN时间段，对FPGA运算模块的主频CLK(50MHz)进行计数nN，可计算出输入信号的频率f(inN)，根据所要求的目标细分倍数N(1000)即可计算出需要输出的最后频率f(outN)，并计算对FPGA运算模块的主频CLK(50MHz)的分频比NN’，然后在tN+1时间段内进行分频操作即可。
通过上述基于FPGA的光栅细分方法，即可实现对可以实现第一数字脉冲信号、第二数字脉冲信号或第三数字脉冲信号进行高倍数(1000倍)的细分操作，由于基于FPGA运算模块，其主频高、抗干扰强，其实现过程中实时性和准确性高。
以上所述实施例的各技术特征可以进行任意的组合，为使描述简洁，未对上述实施例中的各个技术特征所有可能的组合都进行描述，然而，只要这些技术特征的组合不存在矛盾，都应当认为是本说明书记载的范围。
以上所述实施例仅表达了本发明的几种实施方式，其描述较为具体和详细，但并不能因此而理解为对发明专利范围的限制。应当指出的是，对于本领域的普通技术人员来说，在不脱离本发明构思的前提下，还可以做出若干变形和改进，这些都属于本发明的保护范围。因此，本发明专利的保护范围应以所附权利要求为准。

Claims (9)

  1. 一种基于FPGA的光栅细分装置，其特征在于，包括：
    差分放大模块，与光栅尺连接，用于对所述光栅尺输出的两组相位相反的正弦信号分别进行差分处理，对应输出第一差分信号和第二差分信号；
    比较模块，与所述差分放大模块连接，用于分别对所述第一差分信号、第二差分信号与基准信号进行比较，并对应输出第一数字脉冲信号和第二数字脉冲信号；
    逻辑门模块，与所述比较模块连接，用于对所述第一数字脉冲信号、第二数字脉冲信号进行异或处理并输出第三数字脉冲信号；
    处理模块，分别与所述比较模块、逻辑门模块连接，用于对所述第一数字脉冲信号、第二数字脉冲信号或第三数字脉冲信号进行目标倍数的细分，其中，所述处理模块为FPGA运算模块。
  2. 根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于，所述差分放大模块包括第一差分放大器和第二差分放大器；
    所述第一差分放大器用于将所述光栅尺输出的相位为0度与180度的正弦信号转换为所述第一差分信号；
    所述第二差分放大器用于将所述光栅尺输出的相位为90度与270度的正弦信号转换为所述第二差分信号。
  3. 根据权利要求2所述的基于FPGA的光栅细分装置，其特征在于，所述比较模块包括第一过零比较器和第二过零比较器；
    所述第一过零比较器的第一输入端与所述第一差分放大器的输出端连接，所述第一过零比较器的第二输入端接地；使所述第一差分信号与接地信号进行比较输出第一数字脉冲信号；
    所述第二过零比较器的第一输入端与所述第二差分放大器的输出端连接，所述第二过零比较器的第二输入端接地，使所述第二差分信号与接地信号进行比较输出第二数字脉冲信号。
  4. 根据权利要求3所述的基于FPGA的光栅细分装置，其特征在于，所述逻辑门模块为异或门逻辑电路；所述第一过零比较器、第二过零比较器的输出 端分别与所述异或门逻辑电路的输入端连接，所述异或门逻辑电路用于异或逻辑处理得到所述第三数字脉冲信号。
  5. 根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于，所述第三数字脉冲信号的频率为所述第一数字脉冲信号或第二数字脉冲信号的频率的二倍。
  6. 一种基于FPGA的光栅细分方法，其特征在于，基于光栅信号处理模组和FPGA运算模块；所述方法包括：
    控制所述光栅信号处理模组接收光栅尺输出的两组相位相反的正弦信号，并获得能够被所述FPGA运算模块识别的第一数字脉冲信号、第二数字脉冲信第三数字脉冲信号；
    控制所述FPGA运算模块接收所述第一数字脉冲信号、第二数字脉冲信号、第三数字脉冲信号并设定任一数字脉冲信号为基准脉冲信号进行目标细分倍数的细分；
    在第一时间段内，控制所述FPGA运算模块以主频进行计数，并计算所述基准脉冲信号的输出频率和与第一时间段相邻下一时间段内的所需分频倍数；
    在第二时间段内，根据在第一时间段计算的所需分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；控制所述FPGA运算模块的主频进行计数，并计算与第二时间段相邻下一时间段内所需的分频倍数；
    在第N时间段内，根据在第N-1时间段计算的分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；其中，第二时间段为第一时间段的相邻下一时间段，第N时间段为第N-1时间段的相邻下一时间段。
  7. 根据权利要求1所述的基于FPGA的光栅细分方法，其特征在于，所述光栅信号处理模组包括差分放大模块、比较模块和逻辑门模块；所述方法还包括步骤：
    控制所述差分放大模块接收两组相位相反的正弦信号，控制对应输出第一差分信号和第二差分信号；
    控制所述比较模块分别对所述第一差分信号和第二差分信号与基准信号进行比较，控制输出第一数字脉冲信号和第二数字脉冲信号；
    控制逻辑门模块对所述第一数字脉冲信号和第二数字脉冲信号进行异或逻辑处理，控制输出第三数字脉冲信号。
  8. 根据权利要求1所述的基于FPGA的光栅细分方法，其特征在于，在第一时间段内，控制所述FPGA运算模块以主频进行计数，并计算所述基准脉冲信号的输出频率和与第一时间段相邻下一时间段内的所需分频倍数的具体步骤包括：
    在第一时间段内，控制所述FPGA运算模块以主频进行计数；
    根据所述FPGA运算模块的主频与计数结果计算在第一时间段的所述基准脉冲信号的输入频率；
    根据所述第一时间段的的所述基准脉冲信号的输入频率与目标细分倍数计算第一时间段所述基准脉冲信号的输出频率；
    根据所述FPGA运算模块的主频和第一时间段所述基准脉冲信号的输出频率计算与第一时间段相邻下一时间段内的所需分频倍数。
  9. 根据权利要求8所述的基于FPGA的光栅细分方法，其特征在于，在第二时间段内，根据在第一时间段计算的所需分频倍数，对所述FPGA运算模块的主频进行分频，并输出对应时间段所述基准脉冲信号的目标输出频率；控制所述FPGA运算模块的主频进行计数，并计算与第二时间段相邻下一时间段内所需的分频倍数的具体步骤包括：
    计算第二时间段内所述基准脉冲信号的目标输出频率，其中，目标输出频率为FPGA运算模块的主频与在第一时间段计算的所需分频倍数的比值；
    控制所述FPGA运算模块以主频进行计数，并计算与第二时间段的基准脉冲信号的输入频率；
    根据所述第二时间段的基准脉冲信号的输入频率与目标细分倍数，计算第二时间段的基准脉冲信号的输出频率；
    根据所述FPGA运算模块的主频与第二时间段的基准脉冲信号的输出频率计算与第二时间段相邻下一时间段内的所需分频倍数。
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