CN104567955A - 一种基于fpga的光栅细分装置及方法 - Google Patents
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Abstract
本发明涉及一种基于FPGA的光栅细分装置及方法，属于光栅细分处理技术领域。本发明FPGA器件输出信号控制A/D转换电路的时钟和片选端；输入信号经过差分放大电路Ⅰ、差分放大电路Ⅱ后：经过过零比较电路Ⅰ、过零比较电路Ⅱ生成2位电平信号；同时经过绝对值电路Ⅰ、绝对值电路Ⅱ得到绝对值信号：绝对值信号经过比较器Ⅱ得到1位电平信号，绝对值信号同时经过比较器Ⅰ、模拟选择器、跟随电路、A/D转换电路将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号。本发明加快了细分数据处理算法的运算速度，克服单片机和DSP导致的运算速度慢的缺点，提高了细分倍数。
Description
技术领域
本发明涉及一种基于FPGA的光栅细分装置及方法，属于光栅细分处理技术领域。
背景技术
光栅作为精密测量的一种工具，已在精密仪器、大行程精密定位、高精度加工等领域得到了广泛的应用。光栅测量技术是以光栅形成的莫尔条纹为基础的。由于两块叠放在一起的光栅的相对移动，会产生光强度周期性的变化，此光信号经光电转换成周期性的电信号，对此电信号进行一系列处理，即可获得光栅相对移动的位移量。
通过对莫尔条纹的进一步细分，光栅测量可以获得更高的精度。莫尔条纹细分方法有光学细分法、机械细分法和电子学细分法。所谓电子学细分法是把周期性变化的莫尔条纹信号，经光电转换和信号处理后得到较理想的正弦信号，用电子学的方法对正弦波再进行细分。电子细分法的实时性非常好，读数很快，适合于动态测量场合，这些优点恰好是电力传动系统所看重的，所以电子细分法已经成为目前细分技术主流。
电子学细分方法主要有以下六种：四倍频细分辨向法、幅值分割细分法、锁相倍频细分法、电阻链移相细分法、载波调制细分法。四倍频辨向细分和电阻链移相细分电路虽然简单但细分倍数很低。锁相倍频细分和载波调制细分对编码器输入信号频率要求很高，如果频率变化过快会导致细分误差大。幅值分割方法细分倍数高，适合高倍频细分场合，但通常采用信号调理电路和单片机或和DSP结合办法，由于单片机和DSP在处理细分算法时速度也不够快，导致细分装置在高精度、高分辨率细分场合不能满足要求，而且最多只能实现上百细分。由于集成逻辑器器件的飞速发展，利用可编程逻辑器件高速并行处理能够提高处理速度和集成化。
发明内容
针对上述现有技术，为克服单片机和DSP导致的运算速度慢的缺点，提高细分倍数等，本发明提供了一种基于FPGA的光栅细分装置及方法。
本发明的技术方案是：一种基于FPGA的光栅细分装置，包括输入信号1、差分放大电路Ⅰ2、差分放大电路Ⅱ3、绝对值电路Ⅰ4、绝对值电路Ⅱ5、比较器Ⅰ6、模拟选择器7、比较器Ⅱ8、过零比较电路Ⅰ9、过零比较电路Ⅱ10、跟随电路11、A/D转换电路12、FPGA器件13；
其中，FPGA器件13输出信号控制A/D转换电路12的时钟和片选端；
输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3后：经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；同时经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：绝对值信号经过比较器Ⅱ8得到1位电平信号，绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
3位电平信号、8位电平信号同时输入至FPGA器件13。
所述FPGA器件13包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块；其中A/D控制模块通过输出接口与A/D转换电路12控制端相连，A/D转换电路12通过FPGA器件13的输入接口与数据缓冲模块相连，比较器8、过零比较电路Ⅰ9和过零比较电路Ⅱ10通过FPGA器件13的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综合数据处理模块相连，综合数据处理模块与FPGA器件13输出接口相连。
所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转换电路12控制端。
所述数据缓冲模块包括D触发器Ⅰ和D触发器Ⅱ；其中A/D转换电路12输出端与D触发器Ⅰ的输入端相连，D触发器Ⅰ的输出端连接D触发器Ⅱ的输入端，D触发器Ⅱ的输出端与综合数据处理模块输入端连接。
所述8细分模块包括D触发器Ⅲ、D触发器Ⅳ、数值比较器Ⅰ、D触发器Ⅴ、D触发器Ⅵ、数值比较器Ⅱ和计数器；其中3位电平信号依次缓存到D触发器Ⅲ、D触发器Ⅳ；数值比较器Ⅰ比较D触发器Ⅲ、D触发器Ⅳ的缓存值输出2路电平信号到D触发器Ⅴ；2路电平信号依次缓存到D触发器Ⅴ和D触发器Ⅵ；数值比较器Ⅱ比较D触发器Ⅴ和D触发器Ⅵ的缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。
所述综合数据处理模块包括D触发器Ⅶ、D触发器Ⅷ、加法器Ⅰ、加法器Ⅱ、加法器Ⅲ、移位寄存器Ⅰ、移位寄存器Ⅱ、减法器和数据选择器；其中D触发器Ⅱ的输出端与D触发器Ⅶ输入端连接，D触发器Ⅶ输出端连接加法器Ⅰ和加法器Ⅱ输入端；加法器Ⅰ输出端连接减法器输入端，减法器输出端连接数据选择器输入端；加法器Ⅱ输出端连接数据选择器输入端；计数器输出端与D触发器Ⅷ输入端连接，D触发器Ⅷ输出端连接加法器Ⅲ、移位寄存器Ⅰ输入端和数据选择器控制端；加法器Ⅲ输出端连接移位寄存器Ⅱ输入端，移位寄存器Ⅱ输出端连接减法器输入端；移位寄存器Ⅰ输出端连接加法器Ⅱ输入端。
一种基于FPGA的光栅细分方法，所述方法的具体步骤如下：
Step1、来自读数头输出的正余弦输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3；
Step1.1、经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；
Step1.2、经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：
Step1.2.1、绝对值信号经过比较器Ⅱ8得到1位电平信号；
Step1.2.2、绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
Step2、8位电平信号输入至数据缓冲模块后，输出数据DAT_AD；3位电平信号输入至8细分模块后，输出数据DAT_8：
如果输出数据DAT_8为奇数时，综合数据处理模块输出数据 ；
如果输出数据DAT_8为偶数时，综合数据处理模块输出数据。
其中，A/D转换电路可为TEXAS INSTRUMENTS公司生产的ADC芯片TLV5510，模拟选择器可为Analog Devices公司生产的AD7502，FPGA器件为ALTERA公司生产的CycloneⅡ系列EP2C5T144C8。
本发明的工作原理是：
读数头输出4路相位差90°的正弦信号即A、B、C、D，外部输入信号经差分放大电路输出2路相位差90°的正弦信号E、F。正弦信号E、F经过绝对值电路、比较器、过零比较电路输出3个电平信号SIGNAL1、SIGNAL2、SIGNAL3。每个周期的正弦信号E、F经过绝对值电路、比较器、模拟选择器、跟随电路、A/D转换电路被分成8个线性区间，A/D转换电路输出每个周期中8个线性区间的精细分数据，即1/8栅距精细分数据D0-D7；FPGA器件读输入的3个电平信号SIGNAL1、SIGNAL2、SIGNAL3，根据电平信号变化特点即每移动1/8栅距计数一次，得到数据DAT_8；FPGA器件读输入的A/D转换电路输出每个周期中8个区间中精细分数据D0-D7，得到数据DAT_AD。
A/D转换电路中A/D器件位数为n，则每个线性区间细分数为2 n ，即1/8栅距精细分数据为2 n ，总的细分数为8×2 n 。若本装置采用8位A/D，故总的细分数为8×2 n =2048，即将每个栅距进行2048细分。
光栅每移动1/2048个栅距，FPGA器件根据数据DAT_8和数据DAT_AD计数一次，即输出数据SUM_DAT。判断DAT_8的奇偶性，当DAT_8为奇数时，则输出。当DAT_8为偶数时，则输出SUM_DAT=DAT_8256+DAT_AD。
一种基于FPGA的光栅信号细分方法及实现的装置的具体实现方式如下：
前置信号处理电路。前置信号处理电路主要由差分放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路连接而成。利用绝对值电路、比较器和过零比较电路将读数头输出的正弦信号每个周期分成8个区间，比较器输出8细分需要的3个电平信号SIGNAL1、SIGNAL2、SIGNAL3。利用绝对值电路、比较器、模拟选择器、跟随电路和A/D转换电路将读数头输出的正弦信号每个周期分成8个线性区间，A/D芯片TLV5510对信号每个线性区间进行模数转换，从而得到精细分数据D0-D7。
片上可编程逻辑电路。在Altera Quartus II 开发环境下，用任何一个HDL语言（如VHDL或Verilog），编写4个逻辑模块。4个逻辑模块分别为A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。将这个四个模块连接成完整电路，编译并生成用户设计的逻辑电路的固件，通过JTAG接口下载到FPGA中进行在线调试。调试通过后的固件，可通过AS接口下载并保存到Flash存储器中，这样FPGA上电后，系统自动配置，得到所需的逻辑电路。可以读取前置信号处理电路的电平信号，进行实时处理。
前置信号处理电路包括差分放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。差分放大电路主要用于对原始信号进行放大和滤波，消除原始信号中的直流分量和偶次谐波，同时放大所需的交流信号，以方便后面的采样电路进行采样。绝对值电路的输入信号频率最高可达25KHz，满足输入信号频率的要求，实现了绝对值运算。模拟选择器和比较器相连，主要根据输入信号的幅度，决定其输出到下一级电路的端口号。跟随电路主要增强信号的驱动能力，其输出端接限幅钳位电路，避免输入电压过高损坏A/D芯片。A/D转换电路将读数头输出的正弦信号每个周期分成8个线性区间，A/D芯片TLV5510对信号每个线性区间进行模数转换，从而得到精细分数据D0-D7。比较器主要是将两路信号进行比较，过零比较电路主要将信号与零电平进行比较。
若A/D转换电路为TEXAS INSTRUMENTS公司生产的ADC芯片TLV5510，所述A/D芯片TLV5510的时钟输入端CLK连接FPGA器件内部的A/D控制模块。TLV5510的参考输入端REFT连接跟随电路输出幅值较大端，A/D芯片TLV5510的模拟输入端ANALOGIN接入跟随电路输出幅值较小端。A/D芯片TLV5510的输出数字数据D0-D7端连接FPGA内部的数据输入接口。
FPGA片上可编程电路包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。
A/D控制模块为锁相环PLL电路，锁相环PLL电路为FPGA的IP核。Altera QuartusⅡ软件对此IP核配置，可以输出任意频率的信号。A/D控制模块输出端可以控制A/D芯片TLV5510的时钟输入端CLK。
数据缓冲模块包括D触发器Ⅰ和D触发器Ⅱ，A/D转换电路12输出数据D0-D7经过两个触发器可以实现2个时钟周期的缓存，缓冲数据为DAT_AD。
8细分模块包括D触发器Ⅲ、D触发器Ⅳ、数值比较器Ⅰ、D触发器Ⅴ、D触发器Ⅵ、数值比较器Ⅱ和计数器。当输入信号SIGNAL1、SIGNAL2、SIGNAL3按100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距；D触发器Ⅲ、D触发器Ⅳ依次缓存变化的电平信号，数值比较器Ⅰ根据D触发器Ⅲ、D触发器Ⅳ信号变化特点输出电平信号“11”和“01”；当缓存信号不变，数值比较器Ⅰ输出“01”，当缓存信号变化，数值比较器Ⅰ输出“11”，则数值比较器Ⅰ电平变化特点01-11-01；D触发器Ⅴ、D触发器Ⅵ依次缓存数值比较器Ⅰ输出的电平信号，数值比较器Ⅱ根据D触发器Ⅴ、D触发器Ⅵ的缓存信号变化特点输出控制信号至计数器，使计数器进行加计数。当输入信号SIGNAL1、SIGNAL2、SIGNAL3L按000-001-011-010-110-111-101-100-00顺序变化一次表示光栅反向移动1/8栅距，D触发器Ⅲ、D触发器Ⅳ依次缓存变化的电平信号，数值比较器Ⅰ根据缓存信号变化特点输出电平信号“10”和“00”；当缓存信号不变，数值比较器Ⅰ输出“00”，当缓存信号变化，数值比较器Ⅰ输出“10”，则数值比较器Ⅰ电平变化特点00-10-00；D触发器Ⅴ、D触发器Ⅵ依次缓存数值比较器Ⅰ输出的电平信号，数值比较器Ⅱ根据D触发器Ⅴ、D触发器Ⅵ的缓存信号变化特点输出控制信号至计数器，使计数器进行减计数。8细分模块输出数据DAT_8。
综合数据处理模块包括D触发器Ⅶ、D触发器Ⅷ、加法器Ⅰ、加法器Ⅱ、加法器Ⅲ、移位寄存器Ⅰ、移位寄存器Ⅱ、减法器和数据选择器；光栅每移动1/2048个栅距（设A/D转换电路中A/D器件位数为n，则每个线性区间细分数为2 n ，即1/8栅距精细分数据为2 n ，总的细分数为8×2 n 。若本装置采用8位A/D，故总的细分数为8×2 n =2048，即将每个栅距进行2048细分。），综合数据处理模块根据缓冲模块输出数据DAT_AD和8细分模块输出数据DAT_8计数一次，输出数据SUM_DAT。DAT_AD经D触发器Ⅶ缓冲到加法器Ⅰ、加法器Ⅱ输入端。DAT_8经D触发器Ⅷ缓冲到移位寄存器Ⅰ、加法器Ⅲ输入端和数据选择器控制端。移位寄存器Ⅰ将缓冲数据DAT_8左移8位至加法器Ⅱ输入端，即进行DAT_8256的运算。加法器Ⅱ将缓冲数据DAT_AD和移位寄存器Ⅰ输出数据相加，即输出SUM_DAT1=DAT_8256+DAT_AD；加法器Ⅰ将缓冲数据DAT_AD+1至减法器输入端；加法器Ⅲ将缓冲数据DAT+1至移位寄存器Ⅱ输入端，移位寄存器Ⅱ将输入数据（DAT+1）左移8位，即进行（DAT+1）256运算至减法器，减法器将输入数据（DAT+1）256和数据DAT_AD+1相减，即输出；数据选择器控制端根据DAT_8是奇数，则输出SUM_DAT=SUM_DAT2，数据选择器控制端根据DAT_8是偶数，则输出SUM_DAT=SUM_DAT1。
本发明的有益效果是：
使用硬件描述语言完成传统数字逻辑电路的设计，而且利用FPGA高速并行处理、处理能力强的特点，加快了细分数据处理算法的运算速度，克服单片机和DSP导致的运算速度慢的缺点，提高了细分倍数。
附图说明
图1是本发明的一个系统结构图；
图2是本发明的实施例1的FPGA内部角度测量模块图；
图3是本发明的实施例2的FPGA内部长度测量模块图；
图4是本发明的一个AD控制模块电路图；
图5是本发明的一个数据缓冲模块电路图；
图6是本发明的一个8细分模块电路图；
图7是本发明的一个综合数据处理模块电路图；
图中各标号：1为输入信号、2为差分放大电路Ⅰ、3为差分放大电路Ⅱ、4为绝对值电路Ⅰ、5为绝对值电路Ⅱ、6为比较器Ⅰ、7为模拟选择器、8为比较器Ⅱ、9为过零比较电路Ⅰ、10为过零比较电路Ⅱ、11为跟随电路、12为A/D转换电路、13为FPGA器件。
具体实施方式
实施例1：如图1-7所示，一种基于FPGA的光栅细分装置，包括输入信号1、差分放大电路Ⅰ2、差分放大电路Ⅱ3、绝对值电路Ⅰ4、绝对值电路Ⅱ5、比较器Ⅰ6、模拟选择器7、比较器Ⅱ8、过零比较电路Ⅰ9、过零比较电路Ⅱ10、跟随电路11、A/D转换电路12、FPGA器件13；
其中，FPGA器件13输出信号控制A/D转换电路12的时钟和片选端；
输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3后：经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；同时经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：绝对值信号经过比较器Ⅱ8得到1位电平信号，绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
3位电平信号、8位电平信号同时输入至FPGA器件13。
所述FPGA器件13包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块；其中A/D控制模块通过输出接口与A/D转换电路12控制端相连，A/D转换电路12通过FPGA器件13的输入接口与数据缓冲模块相连，比较器8、过零比较电路Ⅰ9和过零比较电路Ⅱ10通过FPGA器件13的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综合数据处理模块相连，综合数据处理模块与FPGA器件13输出接口相连。
所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转换电路12控制端。
所述数据缓冲模块包括D触发器Ⅰ和D触发器Ⅱ；其中A/D转换电路12输出端与D触发器Ⅰ的输入端相连，D触发器Ⅰ的输出端连接D触发器Ⅱ的输入端，D触发器Ⅱ的输出端与综合数据处理模块输入端连接。
所述8细分模块包括D触发器Ⅲ、D触发器Ⅳ、数值比较器Ⅰ、D触发器Ⅴ、D触发器Ⅵ、数值比较器Ⅱ和计数器；其中3位电平信号依次缓存到D触发器Ⅲ、D触发器Ⅳ；数值比较器Ⅰ比较D触发器Ⅲ、D触发器Ⅳ的缓存值输出2路电平信号到D触发器Ⅴ；2路电平信号依次缓存到D触发器Ⅴ和D触发器Ⅵ；数值比较器Ⅱ比较D触发器Ⅴ和D触发器Ⅵ的缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。
所述综合数据处理模块包括D触发器Ⅶ、D触发器Ⅷ、加法器Ⅰ、加法器Ⅱ、加法器Ⅲ、移位寄存器Ⅰ、移位寄存器Ⅱ、减法器和数据选择器；其中D触发器Ⅱ的输出端与D触发器Ⅶ输入端连接，D触发器Ⅶ输出端连接加法器Ⅰ和加法器Ⅱ输入端；加法器Ⅰ输出端连接减法器输入端，减法器输出端连接数据选择器输入端；加法器Ⅱ输出端连接数据选择器输入端；计数器输出端与D触发器Ⅷ输入端连接，D触发器Ⅷ输出端连接加法器Ⅲ、移位寄存器Ⅰ输入端和数据选择器控制端；加法器Ⅲ输出端连接移位寄存器Ⅱ输入端，移位寄存器Ⅱ输出端连接减法器输入端；移位寄存器Ⅰ输出端连接加法器Ⅱ输入端。
一种基于FPGA的光栅细分方法，所述方法的具体步骤如下：
Step1、来自读数头输出的正余弦输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3；
Step1.1、经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；
Step1.2、经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：
Step1.2.1、绝对值信号经过比较器Ⅱ8得到1位电平信号；
Step1.2.2、绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
Step2、8位电平信号输入至数据缓冲模块后，输出数据DAT_AD；3位电平信号输入至8细分模块后，输出数据DAT_8：
如果输出数据DAT_8为奇数时，综合数据处理模块输出数据；
如果输出数据DAT_8为偶数时，综合数据处理模块输出数据。
实施例2：如图1-7所示，一种基于FPGA的光栅细分装置，包括输入信号1、差分放大电路Ⅰ2、差分放大电路Ⅱ3、绝对值电路Ⅰ4、绝对值电路Ⅱ5、比较器Ⅰ6、模拟选择器7、比较器Ⅱ8、过零比较电路Ⅰ9、过零比较电路Ⅱ10、跟随电路11、A/D转换电路12、FPGA器件13；
其中，FPGA器件13输出信号控制A/D转换电路12的时钟和片选端；
输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3后：经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；同时经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：绝对值信号经过比较器Ⅱ8得到1位电平信号，绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
3位电平信号、8位电平信号同时输入至FPGA器件13。
所述FPGA器件13包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块；其中A/D控制模块通过输出接口与A/D转换电路12控制端相连，A/D转换电路12通过FPGA器件13的输入接口与数据缓冲模块相连，比较器8、过零比较电路Ⅰ9和过零比较电路Ⅱ10通过FPGA器件13的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综合数据处理模块相连，综合数据处理模块与FPGA器件13输出接口相连。
所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转换电路12控制端。
所述数据缓冲模块包括D触发器Ⅰ和D触发器Ⅱ；其中A/D转换电路12输出端与D触发器Ⅰ的输入端相连，D触发器Ⅰ的输出端连接D触发器Ⅱ的输入端，D触发器Ⅱ的输出端与综合数据处理模块输入端连接。
所述8细分模块包括D触发器Ⅲ、D触发器Ⅳ、数值比较器Ⅰ、D触发器Ⅴ、D触发器Ⅵ、数值比较器Ⅱ和计数器；其中3位电平信号依次缓存到D触发器Ⅲ、D触发器Ⅳ；数值比较器Ⅰ比较D触发器Ⅲ、D触发器Ⅳ的缓存值输出2路电平信号到D触发器Ⅴ；2路电平信号依次缓存到D触发器Ⅴ和D触发器Ⅵ；数值比较器Ⅱ比较D触发器Ⅴ和D触发器Ⅵ的缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。
所述综合数据处理模块包括D触发器Ⅶ、D触发器Ⅷ、加法器Ⅰ、加法器Ⅱ、加法器Ⅲ、移位寄存器Ⅰ、移位寄存器Ⅱ、减法器和数据选择器；其中D触发器Ⅱ的输出端与D触发器Ⅶ输入端连接，D触发器Ⅶ输出端连接加法器Ⅰ和加法器Ⅱ输入端；加法器Ⅰ输出端连接减法器输入端，减法器输出端连接数据选择器输入端；加法器Ⅱ输出端连接数据选择器输入端；计数器输出端与D触发器Ⅷ输入端连接，D触发器Ⅷ输出端连接加法器Ⅲ、移位寄存器Ⅰ输入端和数据选择器控制端；加法器Ⅲ输出端连接移位寄存器Ⅱ输入端，移位寄存器Ⅱ输出端连接减法器输入端；移位寄存器Ⅰ输出端连接加法器Ⅱ输入端。
实施例3：如图1-7所示，一种基于FPGA的光栅细分装置，包括输入信号1、差分放大电路Ⅰ2、差分放大电路Ⅱ3、绝对值电路Ⅰ4、绝对值电路Ⅱ5、比较器Ⅰ6、模拟选择器7、比较器Ⅱ8、过零比较电路Ⅰ9、过零比较电路Ⅱ10、跟随电路11、A/D转换电路12、FPGA器件13；
其中，FPGA器件13输出信号控制A/D转换电路12的时钟和片选端；
输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3后：经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；同时经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：绝对值信号经过比较器Ⅱ8得到1位电平信号，绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
3位电平信号、8位电平信号同时输入至FPGA器件13。
实施例4：如图1-7所示，一种基于FPGA的光栅细分方法，所述方法的具体步骤如下：
Step1、来自读数头输出的正余弦输入信号1经过差分放大电路Ⅰ2、差分放大电路Ⅱ3；
Step1.1、经过过零比较电路Ⅰ9、过零比较电路Ⅱ10生成2位电平信号；
Step1.2、经过绝对值电路Ⅰ4、绝对值电路Ⅱ5得到绝对值信号：
Step1.2.1、绝对值信号经过比较器Ⅱ8得到1位电平信号；
Step1.2.2、绝对值信号同时经过比较器Ⅰ6、模拟选择器7、跟随电路11、A/D转换电路12将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
Step2、8位电平信号输入至数据缓冲模块后，输出数据DAT_AD；3位电平信号输入至8细分模块后，输出数据DAT_8：
如果输出数据DAT_8为奇数时，综合数据处理模块输出数据；
如果输出数据DAT_8为偶数时，综合数据处理模块输出数据。
实施例5：如图1-7所示，一种基于FPGA的光栅细分装置及方法，采用码盘线数为512，码盘将其固定在电机的轴上，码盘相对读数头运动，主要用于高精度角度测量。此装置包括前置信号处理电路和FPGA器件。前置信号处理电路主要包括差分放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。FPGA器件读取前置信号处理得到的电平信号SIGNAL1、SIGNAL2、SIGNAL3和D0-D7。FPGA内部的片上可编程逻辑电路包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。
所述前置信号处理电路主要包括差分放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。其中的差分放大电路采用了差分放大电路OPA2132对原始信号进行差分放大和滤波，该放大电路具有很高的宽带和转换速率，可满足较高频率信号的要求。其中的绝对值电路采用运放OPA4132，该绝对值电路具有响应速度快，信号失真小。其中的比较器和过零比较电路采用了低功耗比较器LM219和LM211，通过正反馈引起微小滞回，加速比较器翻转速度，消除电平在跳变时干扰。比较器LM219和2个过零比较电路构成8细分电路模块，当它们输出信号电平即SIGNAL1、SIGNAL2、SIGNAL3L按100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距。当它们输出信号电平按000-001-011-010-110-111-101-100-000顺序变化一次表示光栅反向移动1/8个栅距。其中比较器LM211和模拟选择器AD7502构成多路选择作用，主要根据输入信号||、||的幅度大小来决定其输出到下一级路端口。其中的跟随电路选用OPA2132构成跟随电路，使输入阻抗高，输出阻抗低，增强信号驱动能力，跟随电路的输出使用双二极管钳位，避免电压过高对后面A/D转换电路造成损害。其中A/D转换电路采用高速模拟转换芯片TLV5510及相关匹配器件组成，该电路巧妙完成了对正、弦信号在1/8周期内构造线性度很好的正余切函数转换和A/D幅值采样，避免了复杂且耗时的除法电路完成精细分。A/D转换输出的数据很好地完成了1/8个周期的精细分，其精细分数据为输出数据D0-D7。
所述的FPGA器件内部的片上可编程逻辑电路包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。其中的A/D控制模块通过输出接口与A/D转换电路控制端相连，输出控制A/D芯片TLV5510的控制信号AD_CON。其中的数据缓冲模块以接收A/D芯片TLV5510输出的数据D0-D7，缓冲并输出8位的数据AD_ANG至综合数据处理模块。其中的8细分模块根据信号电平SIGNAL1、SIGNAL2、SIGNAL3按100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距，进行加计数。8细分模块根据信号电平SIGNAL1、SIGNAL2、SIGNAL3按000-001-011-010-110-111-101-100-000顺序变化一次表示光栅反向移动1/8个栅距，进行减计数。因为采用码盘线数为512时，则有512个光栅栅距。8细分模块输出数据ANG_8最大值为5128=4096，其二进制数据宽度为12位，故将数据宽度取12位。其中的综合数据处理模块根据8细分模块输出数据ANG_8为奇数时，综合数据处理模块输出数据。综合数据处理模块根据8细分模块输出数据ANG_8为偶数时，综合数据处理模块输出数据ANG_DAT=ANG_8256+AD_ANG。综合数据处理模块输出数据ANG_DAT的最大值对应二进制的数据宽度21位，故将数据宽度取21位。因为采用码盘线数为512，又因为每个周期正弦信号细分倍数为2048，所以转动角度的计算公式为。
实施例6：如图1-7所示，一种基于FPGA的光栅细分装置及方法，采用光栅线数为50线对/mm的光栅尺，光栅尺固定在待测物上，读数头相对光栅尺运动，主要用于高精度长度测量。此装置主要由前置信号处理电路和FPGA器件连接而成。前置信号处理电路主要包括差分放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。FPGA器件读取前置信号处理得到的电平信号SIGNAL1、SIGNAL2、SIGNAL3和D0-D7。FPGA内部的片上可编程逻辑电路分别为A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。
所述前置信号处理电路主要包括差分放大电路、绝对值电路、比较器、模拟选择器、过零比较电路、跟随电路、A/D转换电路。其中的差分放大电路采用了差分放大电路OPA2132对原始信号进行差分放大和滤波，该放大电路具有很高的宽带和转换速率，可满足较高频率信号的要求。其中的绝对值电路采用运放OPA4132，该绝对值电路具有响应速度快，信号失真小。其中的比较器和过零比较电路采用了低功耗比较器LM219和LM211，通过正反馈引起微小滞回，加速比较器翻转速度，消除电平在跳变时干扰。比较器LM219和2个过零比较电路构成8细分电路模块，当它们输出信号电平即SIGNAL1、SIGNAL2、SIGNAL3L按100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距。当它们输出信号电平按000-001-011-010-110-111-101-100-000顺序变化一次表示光栅反向移动1/8个栅距。其中比较器LM211和模拟选择器AD7502构成多路选择作用，主要根据输入信号||、||的幅度大小来决定其输出到下一级路端口。其中的跟随电路选用OPA2132构成跟随电路，使输入阻抗高，输出阻抗低，增强信号驱动能力，跟随电路的输出使用双二极管钳位，避免电压过高对后面A/D转换电路造成损害。其中A/D转换电路采用高速模拟转换芯片TLV5510及相关匹配器件组成，该电路巧妙完成了对正、弦信号在1/8周期内构造线性度很好的正余切函数转换和A/D幅值采样，避免了复杂且耗时的除法电路完成精细分。A/D转换输出的数据很好地完成了1/8个周期的精细分，其精细分数据为输出数据D0-D7。
所述的FPGA器件内部的片上可编程逻辑电路包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块。其中的A/D控制模块通过输出接口与A/D转换电路控制端相连，输出控制A/D芯片TLV5510的控制信号AD_CON。其中的数据缓冲模块以接收A/D芯片TLV5510输出的数据D0-D7，缓冲并输出8位的数据AD_LEN至综合数据处理模块。其中的8细分模块根据信号电平SIGNAL1、SIGNAL2、SIGNAL3按100-101-111-110-010-011-001-000-100顺序变化一次表示光栅正向移动1/8栅距，进行加计数。8细分模块根据信号电平SIGNAL1、SIGNAL2、SIGNAL3按000-001-011-010-110-111-101-100-000顺序变化一次表示光栅反向移动1/8个栅距，进行减计数。因为采用栅线数为50线对/mm的光栅尺，其光栅栅距为0.02mm，则8细分模块输出数据LEN_8最大值为508=400，其二进制数据宽度为9位，故将数据宽度取9位。其中的综合数据处理模块根据8细分模块输出数据LEN_8为奇数时，综合数据处理模块输出数据。综合数据处理模块根据8细分模块输出数据LEN _8为偶数时，综合数据处理模块输出数据LEN_DAT= LEN_8256+AD_LEN。综合数据处理模块输出数据LEN_DAT的最大值对应二进制的数据宽度17位，故将数据宽度取17位。因为采用栅线数为50线对/mm的光栅尺，其光栅栅距为0.02mm，又因为每个周期正弦信号细分倍数为2048，所以光栅运动位移计算公式为。
上面结合附图对本发明的具体实施方式作了详细说明，但是本发明并不限于上述实施方式，在本领域普通技术人员所具备的知识范围内，还可以在不脱离本发明宗旨的前提下作出各种变化。
Claims (7)
1.一种基于FPGA的光栅细分装置，其特征在于：包括输入信号（1）、差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）、绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）、比较器Ⅰ（6）、模拟选择器（7）、比较器Ⅱ（8）、过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）、跟随电路（11）、A/D转换电路（12）、FPGA器件（13）；
其中，FPGA器件（13）输出信号控制A/D转换电路（12）的时钟和片选端；
输入信号（1）经过差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）后：经过过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）生成2位电平信号；同时经过绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）得到绝对值信号：绝对值信号经过比较器Ⅱ（8）得到1位电平信号，绝对值信号同时经过比较器Ⅰ（6）、模拟选择器（7）、跟随电路（11）、A/D转换电路（12）将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
3位电平信号、8位电平信号同时输入至FPGA器件（13）。
2.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述FPGA器件（13）包括A/D控制模块、数据缓冲模块、8细分模块、综合数据处理模块；其中A/D控制模块通过输出接口与A/D转换电路（12）控制端相连，A/D转换电路（12）通过FPGA器件（13）的输入接口与数据缓冲模块相连，比较器（8）、过零比较电路Ⅰ（9）和过零比较电路Ⅱ（10）通过FPGA器件（13）的输入接口与8细分模块相连，数据缓冲模块、8细分模块再与综合数据处理模块相连，综合数据处理模块与FPGA器件（13）输出接口相连。
3.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述A/D模块为锁相环PLL电路；其中锁相环PLL电路的频率输出端连接A/D转换电路（12）控制端。
4.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述数据缓冲模块包括D触发器Ⅰ和D触发器Ⅱ；其中A/D转换电路（12）输出端与D触发器Ⅰ的输入端相连，D触发器Ⅰ的输出端连接D触发器Ⅱ的输入端，D触发器Ⅱ的输出端与综合数据处理模块输入端连接。
5.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述8细分模块包括D触发器Ⅲ、D触发器Ⅳ、数值比较器Ⅰ、D触发器Ⅴ、D触发器Ⅵ、数值比较器Ⅱ和计数器；其中3位电平信号依次缓存到D触发器Ⅲ、D触发器Ⅳ；数值比较器Ⅰ比较D触发器Ⅲ、D触发器Ⅳ的缓存值输出2路电平信号到D触发器Ⅴ；2路电平信号依次缓存到D触发器Ⅴ和D触发器Ⅵ；数值比较器Ⅱ比较D触发器Ⅴ和D触发器Ⅵ的缓存电平信号输出控制信号至计数器；计数器输出端与综合数据处理模块输入端连接。
6.根据权利要求1所述的基于FPGA的光栅细分装置，其特征在于：所述综合数据处理模块包括D触发器Ⅶ、D触发器Ⅷ、加法器Ⅰ、加法器Ⅱ、加法器Ⅲ、移位寄存器Ⅰ、移位寄存器Ⅱ、减法器和数据选择器；其中D触发器Ⅱ的输出端与D触发器Ⅶ输入端连接，D触发器Ⅶ输出端连接加法器Ⅰ和加法器Ⅱ输入端；加法器Ⅰ输出端连接减法器输入端，减法器输出端连接数据选择器输入端；加法器Ⅱ输出端连接数据选择器输入端；计数器输出端与D触发器Ⅷ输入端连接，D触发器Ⅷ输出端连接加法器Ⅲ、移位寄存器Ⅰ输入端和数据选择器控制端；加法器Ⅲ输出端连接移位寄存器Ⅱ输入端，移位寄存器Ⅱ输出端连接减法器输入端；移位寄存器Ⅰ输出端连接加法器Ⅱ输入端。
7.一种基于FPGA的光栅细分方法，其特征在于：所述方法的具体步骤如下：
Step1、来自读数头输出的正余弦输入信号（1）经过差分放大电路Ⅰ（2）、差分放大电路Ⅱ（3）；
Step1.1、经过过零比较电路Ⅰ（9）、过零比较电路Ⅱ（10）生成2位电平信号；
Step1.2、经过绝对值电路Ⅰ（4）、绝对值电路Ⅱ（5）得到绝对值信号：
Step1.2.1、绝对值信号经过比较器Ⅱ（8）得到1位电平信号；
Step1.2.2、绝对值信号同时经过比较器Ⅰ（6）、模拟选择器（7）、跟随电路（11）、A/D转换电路（12）将读数头输出的正弦信号每个周期分成8个线性区间并对8个区间逐个进行精细分得到8位电平信号；
Step2、8位电平信号输入至数据缓冲模块后，输出数据DAT_AD；3位电平信号输入至8细分模块后，输出数据DAT_8：
如果输出数据DAT_8为奇数时，综合数据处理模块输出数据 ；
如果输出数据DAT_8为偶数时，综合数据处理模块输出数据。
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