WO2018083931A1 - 半導体ウェーハの両面研磨方法 - Google Patents

半導体ウェーハの両面研磨方法 Download PDF

Info

Publication number
WO2018083931A1
WO2018083931A1 PCT/JP2017/036008 JP2017036008W WO2018083931A1 WO 2018083931 A1 WO2018083931 A1 WO 2018083931A1 JP 2017036008 W JP2017036008 W JP 2017036008W WO 2018083931 A1 WO2018083931 A1 WO 2018083931A1
Authority
WO
WIPO (PCT)
Prior art keywords
polishing
double
semiconductor wafer
side polishing
value
Prior art date
Application number
PCT/JP2017/036008
Other languages
English (en)
French (fr)
Inventor
真美 久保田
史也 福原
三浦　友紀
Original Assignee
株式会社Sumco
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 株式会社Sumco filed Critical 株式会社Sumco
Priority to CN201780068038.4A priority Critical patent/CN110235225B/zh
Priority to DE112017005536.9T priority patent/DE112017005536T5/de
Priority to US16/341,692 priority patent/US11731234B2/en
Priority to KR1020197007838A priority patent/KR102119556B1/ko
Publication of WO2018083931A1 publication Critical patent/WO2018083931A1/ja

Links

Images

Classifications

    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/11—Lapping tools
    • B24B37/20—Lapping pads for working plane surfaces
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/042—Lapping machines or devices; Accessories designed for working plane surfaces operating processes therefor
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/04—Lapping machines or devices; Accessories designed for working plane surfaces
    • B24B37/07—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool
    • B24B37/08—Lapping machines or devices; Accessories designed for working plane surfaces characterised by the movement of the work or lapping tool for double side lapping
    • B—PERFORMING OPERATIONS; TRANSPORTING
    • B24—GRINDING; POLISHING
    • B24B—MACHINES, DEVICES, OR PROCESSES FOR GRINDING OR POLISHING; DRESSING OR CONDITIONING OF ABRADING SURFACES; FEEDING OF GRINDING, POLISHING, OR LAPPING AGENTS
    • B24B37/00—Lapping machines or devices; Accessories
    • B24B37/27—Work carriers
    • B24B37/28—Work carriers for double side lapping of plane surfaces
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02013—Grinding, lapping
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02016—Backside treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02002—Preparing wafers
    • H01L21/02005—Preparing bulk and homogeneous wafers
    • H01L21/02008—Multistep processes
    • H01L21/0201—Specific process step
    • H01L21/02024—Mirror polishing
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • H01L21/304—Mechanical treatment, e.g. grinding, polishing, cutting

Definitions

  • the present invention relates to a semiconductor wafer double-side polishing method for simultaneously polishing both front and back surfaces of a semiconductor wafer.
  • a semiconductor wafer is generally a slicing process in which a single crystal ingot is sliced with a wire saw to form a thin disk-shaped wafer, and a grinding process for flattening the front and back surfaces of the sliced wafer to a predetermined thickness, The surface of the wafer after grinding is eliminated, and the polishing process is performed sequentially through a polishing process for applying a mirror finish with high flatness. Further, depending on the application, an epitaxial layer may be formed on the polished semiconductor wafer surface by MOCVD or the like.
  • the double-side polishing apparatus 9 includes a carrier plate 30 having a holding hole 40 for holding the semiconductor wafer 20, an upper surface plate 50a and a lower surface plate 50b provided with polishing pads 60a and 60b, respectively. And a pair of motors 90a and 90b for rotating the upper surface plate 50a and the lower surface plate 50b, respectively.
  • the upper surface plate 50a and the lower surface plate 50b are configured such that the semiconductor wafer 20 held in the holding hole 40 can be sandwiched with a desired load.
  • the motors 90a and 90b rotate the upper surface plate 50a and the lower surface plate 50b in the opposite directions.
  • the carrier plate 30 is provided with an outer peripheral gear, and the carrier plate 30 rotates and revolves ("planetary rotation") by meshing with the sun gear 70 at the center of the lower surface plate 50b and the internal gear 80 at the outer surface of the lower surface plate 50b. ").
  • the sun gear 70 and the internal gear 80 are driven by motors 90c and 90d different from the motors 90a and 90b, respectively.
  • the double-side polishing apparatus 9 simultaneously chemically and mechanically polishes the front and back surfaces of the semiconductor wafer 20 with pressure applied by the polishing pads 60a and 60b and dripping slurry (not shown) while rotating the sandwiched carrier plate 30 as a planet.
  • the shape specification required for a semiconductor wafer after double-side polishing varies depending on various processes performed thereafter, such as making the wafer center convex or concave. Therefore, in the double-side polishing method, it is required to control the polishing conditions so that a semiconductor wafer shape according to the target shape can be obtained according to specifications.
  • the target shape after polishing is determined and both sides of the semiconductor wafer are polished, it is difficult to obtain a completely precise shape as the target shape, and errors occur. Further, when the polishing process is advanced in the double-sided polishing method, it is inevitable that the polishing pad is worn, the slurry temperature is changed during polishing, and further the change in the polishing environment such as local change in the amount of slurry is supplied. Changes in the environment further deteriorate the polishing quality. Therefore, various methods for controlling the polishing conditions in the double-side polishing method have been studied.
  • a semiconductor wafer polishing method includes a first polishing step for polishing at a high polishing rate and a second polishing step for polishing at a low polishing rate. Later, the cross-sectional shape of the semiconductor wafer is optically measured, and the polishing conditions for the first and second polishing steps at the next polishing are set based on the measurement result. According to Patent Document 1, the flatness of the entire semiconductor wafer including the outermost peripheral portion of the semiconductor wafer can be improved by this double-side polishing method.
  • the double-side polishing method of Patent Document 1 is a technique that reflects the corrected polishing conditions for polishing after the next batch after the polishing is once finished. For this reason, the technique described in Patent Document 1 cannot cope with changes in the polishing environment during polishing, even though the polishing conditions after the next polishing can be corrected. Similar to the technique described in Patent Document 1, in the conventional double-side polishing method, even if the polishing conditions may be changed in a plurality of stages, predetermined polishing conditions in each stage are set before the polishing is started, and once polishing is performed. However, the polishing conditions were not adjusted.
  • an object of the present invention is to provide a double-side polishing method for a semiconductor wafer that can suppress variations in polishing quality by responding to changes in the polishing environment during polishing.
  • the present inventors have conducted intensive studies.
  • the present inventors have conceived of adjusting the polishing conditions in-situ during polishing in order to cope with the change in the polishing environment during polishing.
  • By adjusting the polishing conditions in situ it becomes possible to cope with changes in the polishing environment during polishing, and as a result, variations in polishing quality can be improved.
  • the present inventors diligently studied and confirmed that there is a strong multiple correlation between them by conducting multiple regression analysis using the shape index of the semiconductor wafer as an objective variable and the device data log during polishing as an explanatory variable. Furthermore, when apparatus log data during polishing was applied to a linear function obtained by multiple regression analysis, it was found that the state of the shape of the semiconductor wafer during polishing can be determined based on the value calculated from the linear function. . Based on the determination result, the inventors have found that by adjusting the polishing conditions during polishing, it is possible to suppress variations in polishing quality in response to environmental changes during polishing, and to complete the present invention. It came.
  • a double-side polishing method for performing double-side polishing of a semiconductor wafer using a double-side polishing apparatus Performing multiple regression analysis based on the shape index of a plurality of semiconductor wafers after finishing double-side polishing using the double-side polishing apparatus, and the apparatus log data at the end of polishing of the double-side polishing apparatus corresponding to the shape index, Obtaining in advance a determination function for determining the polishing tendency of the double-side polishing; A first step of starting double-side polishing of the semiconductor wafer according to initial polishing conditions; Subsequent to the first step, while performing double-side polishing of the semiconductor wafer under the initial polishing conditions, the value of the determination function is calculated using apparatus log data at the final polishing stage of the first step.
  • a method for polishing both sides of a semiconductor wafer comprising:
  • polishing conditions in the present specification refers to parameters that affect chemical mechanical polishing over time, such as the platen rotation speed, load, slurry flow rate, and slurry temperature, and “polishing time”. Shall be distinguished.
  • the double-side polishing method for a semiconductor wafer of the present invention it is possible to provide a double-side polishing method for a semiconductor wafer that can suppress variations in polishing quality by responding to changes in the polishing environment during polishing.
  • a double-side polishing method for a semiconductor wafer according to an embodiment of the present invention is a method for performing double-side polishing of a semiconductor wafer using a double-side polishing apparatus, for example, using a double-side polishing apparatus 1 shown in FIG. And in double-side polishing, each process shown in the flowchart of FIG. 3 is included.
  • the double-side polishing apparatus 1 includes a carrier plate 30 having a holding hole 40 for holding a semiconductor wafer 20, an upper surface plate 50a and a lower surface plate 50b provided with polishing pads 60a and 60b, an upper surface plate 50a and a lower surface plate, respectively. It includes a pair of motors 90a and 90b that respectively rotate the board 50b.
  • the upper surface plate 50a and the lower surface plate 50b are configured so that the semiconductor wafer 20 held in the holding hole 40 can be sandwiched 20 with a desired load.
  • the motors 90a and 90b rotate the upper surface plate 50a and the lower surface plate 50b in the opposite directions.
  • the carrier plate 30 is provided with an outer peripheral gear, and the carrier plate 30 rotates in a planetary manner by meshing with the sun gear 70 at the center of the lower surface plate 50b and the internal gear 80 at the outer surface of the lower surface plate 50b.
  • the sun gear 70 and the internal gear 80 are driven by motors 90c and 90d different from the motors 90a and 90b, respectively.
  • the double-side polishing apparatus 1 simultaneously chemically and mechanically polishes the front and back surfaces of the semiconductor wafer 20 with pressure applied by the polishing pads 60a and 60b and dripping slurry (not shown) while rotating the sandwiched carrier plate 30 on a planet.
  • the double-side polishing apparatus has a slurry inflow / outlet for supplying slurry and an inflow / outlet of steady constant temperature water for maintaining a constant platen temperature.
  • a generally known configuration used in a double-side polishing apparatus such as a temperature-controlled room in each surface plate, a wavelength-variable infrared laser measuring instrument for measuring the thickness of a semiconductor wafer being polished may be included.
  • the carrier plate 30 rotates when the outer peripheral gear of the carrier plate 30 meshes with the sun gear 70 and the internal gear 80, the meshing of the sun gear 70, the internal gear 80 and the outer peripheral gear of the carrier is performed by the double-side polishing apparatus 1.
  • the internal gear 80 can be composed of individual shaft pins or gears in which a large number of rotational drive shaft pins or gears are arranged in the circumferential direction, and the individual shaft pins or gears serve as the outer peripheral gears of the carrier plate 30.
  • the carrier plate 30 can be rotated by meshing.
  • the individual shaft pins are not shown in order to simplify the schematic diagram of the double-side polishing apparatus 1.
  • the double-side polishing apparatus 1 is provided with a measurement unit 110, and the measurement unit 110 can acquire device log data of the double-side polishing apparatus 1 during double-side polishing in real time according to the progress of polishing.
  • the equipment log data includes the thickness of the semiconductor wafer being polished, fluttering of the upper and lower surface plates, slurry flow rate, slurry inflow temperature, slurry outflow temperature, upper surface plate rotation speed, lower surface plate rotation speed, constant temperature water inflow temperature.
  • Various apparatus data types that can be measured by the double-side polishing apparatus 1, such as the constant temperature water outflow temperature, the load factor of the upper platen, the load factor of the lower platen, the sun gear load factor, and the carrier plate rotation speed can be included.
  • the control unit 120 of the double-side polishing apparatus 1 controls each configuration described above to perform double-side polishing, and acquires the apparatus log data of the double-side polishing apparatus 1 in real time by the measurement unit 110.
  • the double-side polishing method performs double-side polishing of a semiconductor wafer by including at least the following steps S0 to S30 using the double-side polishing apparatus as described above. That is, by performing multiple regression analysis based on the shape index of a plurality of semiconductor wafers after the double-side polishing using the double-side polishing apparatus and the apparatus log data of the double-side polishing apparatus corresponding to the shape index, First, step S0 for obtaining a judgment function for judging the polishing tendency is performed first. Then, a first step S10 for starting double-side polishing of the semiconductor wafer is performed according to the initial polishing conditions.
  • the value of the determination function is calculated using the apparatus log data at the final stage of polishing in the first step S10, and the value of the determination function is obtained.
  • a second step S20 is performed in which the adjusted polishing conditions obtained by adjusting the initial polishing conditions are set in the double-side polishing apparatus.
  • a third step S30 for performing double-side polishing of the semiconductor wafer under the adjusted polishing conditions is performed.
  • the first step S10 to the third step S30 are continuously performed without stopping the polishing.
  • Step S0 for obtaining the determination function in advance in this embodiment will be specifically described. This step S0 is performed in advance prior to double-side polishing of the semiconductor wafer.
  • the determination function obtained in this step S0 can be obtained as follows. First, the shape index of a plurality of semiconductor wafers after the double-side polishing is finished using the double-side polishing apparatus and the apparatus log data of the double-side polishing apparatus corresponding to the shape index are measured in advance. Note that the number of measurements is sufficient to be statistically significant.
  • GBIR Global backside side range
  • GBIR Global backside side range
  • GBIR (plus / minus notation) itself may be used as a shape index, or a relative value to the target shape GBIR (plus / minus notation) (for example, GBIR (plus / minus notation) of a measurement result and the target shape GBIR (difference from plus and minus notation) may be used.
  • GBIR can be obtained by calculating the difference between the maximum displacement and the minimum displacement of the entire wafer on the basis of the back surface of the wafer when it is assumed that the back surface of the polished semiconductor wafer is completely adsorbed.
  • a commercially available laser displacement meter can be used.
  • GBIR (plus or minus notation) follows the above-described relationship between the thickness at the wafer center position and the average thickness.
  • GBIR (plus or minus notation) is used as the shape index of a semiconductor wafer, the present invention is not limited to an index related to global flatness, and an index according to another definition (for example, SFQR ⁇ ESFQR etc.) may be substituted.
  • a Y A 0 + A 1 X 1 + A 2 X 2 +... A N X N (1)
  • a 0 is a constant
  • a 1 , A 2 ,..., A N (where N is a positive integer) is a partial regression coefficient.
  • a 0, A 1, A 2, ⁇ , A N may be determined by a general statistical method such as the least squares method.
  • the present inventors have confirmed that the predicted value of the shape index obtained by the above equation (1) and the actually measured value of the shape index have a strong multiple correlation. It was. Therefore, if the apparatus log data during polishing is applied to the above equation (1), the shape index of the semiconductor wafer at that time during polishing can be accurately evaluated, and the polishing tendency of double-side polishing (the center of the shape compared to the target shape) The present inventors have found that it is possible to determine how much polishing proceeds to a convex shape or a concave shape. Therefore, in this embodiment, while continuing the polishing of the semiconductor wafer, the shape of the semiconductor wafer is evaluated using the determination function of the above formula (1), the polishing conditions are adjusted based on the value of the determination function, Polishing is performed according to the polishing conditions.
  • first step S10 arbitrary initial polishing conditions are set in the double-side polishing apparatus, and double-side polishing of the semiconductor wafer is started.
  • the polishing time performed in the first step S10 may be set as desired. That is, after the polishing time has elapsed, the process may move from the first step S10 to the subsequent second step S20. Further, in order to increase the precision of polishing removal, when the semiconductor wafer reaches a predetermined thickness, the process proceeds from the first step S10 to the second step S20. In other words, the second step S20 is changed to the predetermined thickness. It is also preferred to start when reached.
  • ⁇ Second step> In the second step S20, following the first step S10, double-side polishing of the semiconductor wafer is performed under the same initial polishing conditions as in the first step S10. In the second step S20, while performing this double-side polishing, the value of the determination function according to the above equation (1) is calculated using the apparatus log data at the final stage of polishing in the first step S10 (step S21). Further, based on the value of the determination function, the adjusted polishing condition obtained by adjusting the initial polishing condition is set in the double-side polishing apparatus (step S22).
  • steps S21 and S22 will be described in order.
  • step S21 the apparatus log data at the end of polishing in the first process S10 is read, the apparatus log data is applied to the above equation (1) using the apparatus log data, and the value of the determination function is calculated. Based on the value of the calculated determination function (more specifically, based on whether the target shape is larger or smaller than the value of the determination function when the target shape is obtained, or how much difference is generated), the first step It is possible to accurately evaluate the degree of approximation of the shape of the semiconductor wafer at the final stage of polishing with respect to the target shape (that is, the polishing tendency including the degree of deviation as to whether or not polishing can be performed according to the target shape).
  • step S22 the adjusted polishing condition obtained by adjusting the initial polishing condition is set in the double-side polishing apparatus based on the value of the determination function.
  • the adjustment of the polishing conditions performed in step S22 will be described in more detail using a case where the target shape is a central convex shape (in this case, GBIR (plus / minus notation) is a plus notation).
  • the shape of the semiconductor wafer at the end of the polishing in the first step S10 becomes a center convex shape further than the target shape. Can be evaluated. In this case, adjustment is performed to correct the polishing conditions so that the center of the semiconductor wafer is polished more intensively. That is, at the final stage of polishing in the first step S10, if the center convex shape is more than the target shape, the polishing condition is too strong to create the degree of central convex under the initial polishing conditions. Since it can be determined that the center convexity is present, adjustment to relax the central convexity is performed.
  • the shape of the semiconductor wafer at the end of polishing in the first step S10 is a central concave shape rather than the target shape. It can be evaluated that it is. That is, at the final stage of polishing in the first step S10, if the center concave shape is formed rather than the target shape, the polishing condition is weak in the formation of the center convexity in the initial polishing conditions due to the change in the polishing environment. Can be determined. Therefore, in this case, an adjustment for correcting the polishing conditions for polishing the outer periphery of the semiconductor wafer more intensively (that is, reinforcing the central convexity) may be performed.
  • the adjustment polishing condition preferably includes adjustment of at least one of the surface plate rotation speed and the surface plate load of the double-side polishing apparatus, and adjustment to increase or decrease both the surface plate rotation speed and the surface plate load of the double-side polishing apparatus. It is more preferable to carry out.
  • the polishing time in the second step S20 is the total of the calculation time for calculating the value of the determination function described above and the time for setting the adjusted polishing condition adjusted based on the value in the double-side polishing apparatus. Although it varies depending on the specifications, it is several seconds to several tens of seconds at most. However, in this embodiment, in order to adjust the polishing conditions in-situ, the polishing is continued even during the second step S20.
  • ⁇ Third step> double-side polishing is performed following the second step S20.
  • the polishing was performed under the initial polishing conditions.
  • the semiconductor wafer is subjected to double-side polishing under the adjusted polishing conditions set in the second step S20.
  • polishing process S30 is made into the target shape rather than the shape of the semiconductor wafer at the end of the 1st grinding
  • the polishing time in the third step S30 is arbitrary, and the polishing time may be set as desired. However, it is preferable that the polishing time in the third step S30 is based on the value of the above-described determination function, and it is more preferable to set the polishing time by the following equation (2). This is because polishing can be performed in consideration of the difference from the target shape at the end of the first step S10.
  • [Polishing time of the third step] B ⁇
  • B and C are constants depending on the target shape, and C includes the case of 0.
  • Y 1 is the value of the determination function obtained in the second step S20
  • Y 0 is the value of the shape index of the target shape
  • is the absolute value of Y 1 -Y 0 Mean value.
  • the above-described determination function is obtained in advance, and the semiconductor wafer is subjected to double-side polishing according to the first step S10 to the third step S30. Can be improved. Furthermore, when the double-side polishing method according to the present embodiment is applied to mass production, variations in the polishing quality of the resulting semiconductor wafer can be suppressed. It should be understood that once the determination function described above is obtained, it is not necessary to obtain the determination function again when performing polishing according to the present embodiment in the mass production stage.
  • the apparatus log data used in the second step S20 of the present embodiment is matched with the apparatus log data used in the step S0 for obtaining the determination function in advance.
  • the second Also in step S20 it is preferable to use an average value of the same period as the predetermined period before the end point of the first step S10.
  • the value of the determination function calculated in the second step S20 coincides with the value of the shape index in the target shape.
  • the polishing in the third step S30 may not be performed. That is, the adjusted polishing conditions include a case where polishing is stopped. In this case, rather than adjusting the polishing time of the third step S30, it means that the polishing conditions are adjusted to stop the rotation of the platen and to turn the platen load to no load.
  • the total polishing time in the first step S10 to the third step S30 can be a general polishing time in double-side polishing, for example, about 20 minutes to 1 hour.
  • the polishing time in the first step S10 is preferably 50% or more, more preferably 80% or more of the total polishing time. This is because the polishing in the third step S30 is intended to correct the polishing in the first step S10.
  • the double-side polishing method according to the present embodiment includes at least the steps S0 to S30 described above.
  • a value of the determination function is further calculated, and the polishing conditions of the third step are readjusted based on the value of the determination function. Polishing may be performed by setting the readjustment polishing conditions in the double-side polishing apparatus.
  • final polishing may be further performed by stopping polishing, changing the kind of dripping slurry, or using an abrasive-free slurry.
  • the carrier plate 30 is made of, for example, stainless steel (SUS: Steel, Special, Use, Stainless), or a resin material such as epoxy, phenol, polyimide, and a fiber reinforced plastic in which a resin material is combined with a reinforcing fiber such as glass fiber, carbon fiber, or aramid fiber. Any material can be used.
  • a fast-wearing carrier plate such as a resin material
  • the polishing environment changes drastically. Therefore, the polishing method according to this embodiment is suitable.
  • the polishing pads 60a and 60b and the slurry can be of any type.
  • a pad made of a non-woven fabric made of polyester, a pad made of polyurethane, or the like can be used as the polishing pad.
  • an alkaline aqueous solution containing free abrasive grains or the like can be used as the dropping slurry.
  • the semiconductor wafer targeted by the present invention is preferably a silicon wafer, but the present invention is also applicable to double-side polishing of any semiconductor wafer that performs double-side polishing, such as a SiC wafer, a sapphire wafer, and a compound semiconductor wafer. It is possible to apply.
  • a determination function was obtained as follows.
  • a double-side polishing apparatus having the same configuration as that shown in FIG. 2 was used.
  • As the semiconductor wafer an initial thickness of 790 ⁇ m, a diameter of 300 mm, and a P ++ type silicon wafer was used.
  • the carrier plates used in this example are made of SUS, and all use the same carrier.
  • this double-side polishing apparatus one silicon wafer is set for one carrier plate, and five carrier plates are set per batch. Then, double-side polishing was performed until the thickness of the silicon wafer was 777 ⁇ m.
  • device log data of the double-side polishing device was continuously acquired.
  • the upper surface plate and the lower surface plate were rotated in opposite directions while the carrier plate was sandwiched between the upper and lower surface plates under a constant surface plate load (pressure) by the elevator.
  • the carrier plate was rotated in the same direction as the upper surface plate by meshing the internal gear, the sun gear, and the outer peripheral gear of the carrier plate, and the front and back surfaces of five silicon wafers loaded on the carrier plate one by one were polished.
  • the upper surface plate, the lower surface plate, the internal gear, and the sun gear were rotated by different motors.
  • the device log data includes the following device data types.
  • GBIR (plus or minus notation) in the target shape after polishing is simply referred to as “target shape value”.
  • target shape value Each GBIR (plus or minus notation) of the polished silicon wafer was measured using a flatness measuring apparatus (KLA-Tencor, WaferSight). The difference between the measured shape value of GBIR (plus or minus notation) after polishing and the target shape value obtained by subtracting the target shape value after polishing is shown in the graph of FIG. However, in the graph of FIG. 4, the difference from the target shape value is described as a relative value.
  • the target shape after polishing is the central convex shape, so if the difference from the target shape value is a positive value, it means that the central convex shape is further than the target shape. If the difference from the target shape value is a negative value, it means that the center shape is more concave than the target shape.
  • Double-side polishing according to the above conditions was performed on 23 batches, a total of 115 silicon wafers, and the GBIR (plus / minus notation) of all wafers was measured to obtain measurement results according to the present invention.
  • the polished wafer GBIR (plus / minus notation) was within ⁇ 10 nm of the target shape value GBIR (plus / minus notation), it was determined as non-defective, and the non-defective rate was determined.
  • the GBIR (plus / minus notation) of the wafer measured when obtaining the judgment function is regarded as the result of the prior art
  • the non-defective product judgment rate according to the prior art was 78.5%
  • the non-defective product judgment according to the example of the present invention It was confirmed that the rate was improved to 93.8%.
  • the quality improvement rate was significantly improved because the double-side polishing method according to the present invention was able to cope with changes in the polishing environment during polishing. It was also confirmed that variation in polishing quality could be suppressed because it was able to cope with changes in the polishing environment during polishing.
  • the semiconductor wafer double-side polishing method of the present invention it is possible to suppress variations in polishing quality by responding to changes in the polishing environment during polishing.

Landscapes

  • Engineering & Computer Science (AREA)
  • Mechanical Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Finish Polishing, Edge Sharpening, And Grinding By Specific Grinding Devices (AREA)
  • Mechanical Treatment Of Semiconductor (AREA)

Abstract

研磨中の研磨環境変化に対応することにより、研磨品質のばらつきを抑制することのできる半導体ウェーハの両面研磨方法を提供する。　本発明による半導体ウェーハの両面研磨方法は、両面研磨の研磨傾向を判定する判定関数を予め求める工程と、初期研磨条件により、前記半導体ウェーハの両面研磨を開始する第１工程と、前記初期研磨条件により前記半導体ウェーハの両面研磨を行いつつ、前記第１工程の所定期間における装置ログデータを用いて前記判定関数の値を計算し、該判定関数の値に基づき、前記初期研磨条件を調整した調整研磨条件を前記両面研磨装置に設定する第２工程と、前記調整研磨条件により、前記半導体ウェーハの両面研磨を行う第３工程と、を含む。

Description

半導体ウェーハの両面研磨方法
　本発明は半導体ウェーハの表裏の両面を同時に研磨する半導体ウェーハの両面研磨方法に関する。
　半導体ウェーハとして、シリコンウェーハおよびＧａＡｓ等の化合物半導体ウェーハが知られている。半導体ウェーハは、一般的に、単結晶インゴットをワイヤーソーによりスライスして薄円板状のウェーハとするスライス工程と、スライスしたウェーハの表裏面を平坦化しつつ、所定の厚みにする研削工程と、研削後のウェーハ表面の凹凸をなくし、平坦度の高い鏡面仕上げを施す研磨工程とを順次経ることにより得られる。また、用途に応じて、研磨後の半導体ウェーハ表面に、ＭＯＣＶＤ法などを用いてエピタキシャル層を形成することもある。
　上述の半導体ウェーハの研磨工程おいては、半導体ウェーハの両面を同時に研磨する両面研磨法と、片面のみを研磨する片面研磨法とのいずれか一方または両方が用いられ、両面研磨法を行った後、さらに片面研磨法を順次行う多段研磨も行われている。
　ここで、図１を用いて、従来技術に従う一般的な両面研磨装置９を説明する。図１に示すように、両面研磨装置９は、半導体ウェーハ２０を保持するための保持孔４０を有するキャリアプレート３０と、研磨パッド６０ａ，６０ｂがそれぞれ設けられた上定盤５０ａおよび下定盤５０ｂと、上定盤５０ａおよび下定盤５０ｂをそれぞれ回転させる一対のモータ９０ａおよび９０ｂとを含む。
　上定盤５０ａおよび下定盤５０ｂは、保持孔４０に保持された半導体ウェーハ２０を所望の荷重で挟み込むことができるように構成される。モータ９０ａおよび９０ｂは、上定盤５０ａおよび下定盤５０ｂを逆方向に回転させる。また、キャリアプレート３０には外周ギアが設けられており、下定盤５０ｂ中心部のサンギア７０と、下定盤５０ｂ外周のインターナルギア８０と噛み合わさることで、キャリアプレート３０は自転かつ公転（「遊星回転」と呼ばれる）する。なお、サンギア７０およびインターナルギア８０は、モータ９０ａおよび９０ｂとは異なるモータ９０ｃ，９０ｄによりそれぞれ駆動する。両面研磨装置９は、挟み込んだキャリアプレート３０を遊星回転させながら、研磨パッド６０ａおよび６０ｂによる加圧と滴下スラリー（図示せず）とにより、半導体ウェーハ２０の表裏面を同時に化学機械研磨する。
　両面研磨後の半導体ウェーハに要求される形状仕様は、ウェーハ中心を凸形状にする、あるいは凹形状にするなど、その後に行われる種々の工程に応じて異なる。そのため、両面研磨法においては、仕様に応じて、狙い形状どおりの半導体ウェーハ形状が得られるよう、研磨条件を制御することが求められている。
　さて、研磨後の狙い形状を定めて半導体ウェーハの両面研磨を行うものの、狙い形状どおりの完全に精密な形状を得ることは難しく、誤差は生じる。また、両面研磨法において、研磨処理を進めると、研磨パッドの摩耗や、研磨中でのスラリー温度変化、さらには局所的なスラリー供給量変化等の研磨環境変化は不可避であり、このような研磨環境変化が研磨品質の悪化をさらに招く。そこで、両面研磨法における研磨条件を制御する種々の手法が検討されている。
　例えば、特許文献１に記載の技術では、高研磨レートで研磨する第１の研磨工程と、次いで低研磨レートで研磨する第２の研磨工程とを含む半導体ウェーハの両面研磨方法において、半導体ウェーハ研磨後に、半導体ウェーハの断面形状を光学的に測定し、当該測定結果に基づき次回研磨時の第１及び第２の研磨工程の研磨条件を設定する。特許文献１によれば、この両面研磨方法により、半導体ウェーハの最外周部を含めた半導体ウェーハ全体の平坦度を向上することができる。
特開２０１４－９９４７１号公報
　しかしながら、特許文献１の両面研磨法は、一旦研磨を終えた後の、次回バッチ以降の研磨に対して修正した研磨条件を反映する技術である。そのため、特許文献１に記載される技術では、次回研磨以降の研磨条件を修正することはできても、研磨中の研磨環境変化には対応できない。特許文献１に記載の技術と同様に、従来の両面研磨方法では、複数段階で研磨条件を変えることがあっても、それぞれの段階での所定の研磨条件を研磨開始前に設定し、一旦研磨が開始すれば研磨条件の調整は行われていなかった。そのため、従来技術による両面研磨方法では、研磨中に研磨環境変化が生じたバッチの半導体ウェーハは不良品となってしまうため、歩留まり改善には限界がある。また、従来技術による両面研磨方法では、研磨後の半導体ウェーハを狙い形状どおりとできたかという観点での研磨品質（すなわち形状制御性）にもばらつきが生じてしまう。
　そこで本発明は、研磨中の研磨環境変化に対応することにより、研磨品質のばらつきを抑制することのできる半導体ウェーハの両面研磨方法を提供することを目的とする。
　上述の目的を達成すべく本発明者らは鋭意検討を重ねた。そして、本発明者らは、研磨中の研磨環境変化に対応するため、研磨中にイン・サイチュ（in-situ；その場）で研磨条件を調整することを着想した。イン・サイチュで研磨条件を調整することで、研磨中の研磨環境変化に対応することが可能となり、その結果、研磨品質のばらつきを改善することができる。
　本発明者らは鋭意検討し、半導体ウェーハの形状指標を目的変数とし、研磨中の装置データログを説明変数として重回帰分析をすると、両者に強い重相関関係があることを確認した。さらに、重回帰分析により得られる線形関数に研磨中の装置ログデータを当てはめた場合に、当該線形関数から算出される値に基づき、研磨中での半導体ウェーハの形状の状態を判定できることを見出した。そして、当該判定結果に基づき、研磨中に研磨条件を調整することにより、研磨中の環境変化に対応して研磨品質のばらつきを抑制できることを本発明者らは知見し、本発明を完成するに至った。
　上記知見に基づき完成した本発明の要旨構成は以下のとおりである。
（１）両面研磨装置を用いて半導体ウェーハの両面研磨を行う両面研磨方法であって、
　前記両面研磨装置を用いて両面研磨を終えた後の複数の半導体ウェーハの形状指標と、該形状指標に対応する前記両面研磨装置の研磨末期の装置ログデータとに基づき重回帰分析を行って、前記両面研磨の研磨傾向を判定する判定関数を予め求める工程と、
　初期研磨条件により、前記半導体ウェーハの両面研磨を開始する第１工程と、
　前記第１工程に引き続き、前記初期研磨条件により前記半導体ウェーハの両面研磨を行いつつ、前記第１工程の研磨末期における装置ログデータを用いて前記判定関数の値を計算し、該判定関数の値に基づき、前記初期研磨条件を調整した調整研磨条件を前記両面研磨装置に設定する第２工程と、
　前記第２工程に引き続き、前記調整研磨条件により、前記半導体ウェーハの両面研磨を行う第３工程と、
を含むことを特徴とする半導体ウェーハの両面研磨方法。
　なお、本明細書における「研磨条件」とは、定盤回転数や荷重、スラリー流量、スラリー温度などの化学機械研磨に対して経時的に影響を与えるパラメータを指すものとし、「研磨時間」とは区別するものとする。
（２）前記第３工程における研磨時間が前記判定関数の値に基づく、前記（１）に記載の半導体ウェーハの両面研磨方法。
（３）前記調整研磨条件が、前記両面研磨装置の定盤回転数および定盤荷重の少なくともいずれかの調整を含む、前記（１）または（２）に記載の半導体ウェーハの両面研磨方法。
（４）前記第２工程を、前記半導体ウェーハが所定厚みに達したときに開始する、前記（１）～（３）のいずれかに記載の半導体ウェーハの両面研磨方法。
　本発明の半導体ウェーハの両面研磨方法によれば、研磨中の研磨環境変化に対応することにより、研磨品質のばらつきを抑制することのできる半導体ウェーハの両面研磨方法を提供することができる。
従来技術における半導体ウェーハの両面研磨装置の模式図である。 本発明の一実施形態に従う半導体ウェーハの両面研磨方法に用いる半導体ウェーハの両面研磨装置の模式図である。 本発明の一実施形態に従う半導体ウェーハの両面研磨方法を説明するフローチャートである。 実施例において判定関数を求める際の、狙い形状値との差分の実測値および予測値を示すグラフである。
　以下、図面を参照しつつ本発明の一実施形態に従う半導体ウェーハの両面研磨方法を説明する。なお、図中の各構成の縦横比は、説明の便宜上誇張して図示しており、実際とは異なる。
　本発明の一実施形態に従う半導体ウェーハの両面研磨方法は、両面研磨装置により半導体ウェーハの両面研磨を行うものであり、例えば図１に示す両面研磨装置１を用いるものである。そして、両面研磨にあたり、図３のフローチャートに示す各工程を含む。
　まず、本実施形態において用いることのできる両面研磨装置１を、図２を用いて説明する。既述の図１を用いて説明した両面研磨装置９と重複する構成については、同一の符号を用い、詳細な説明は省略する場合がある。両面研磨装置１は、半導体ウェーハ２０を保持するための保持孔４０を有するキャリアプレート３０と、研磨パッド６０ａ，６０ｂがそれぞれ設けられた上定盤５０ａおよび下定盤５０ｂと、上定盤５０ａおよび下定盤５０ｂをそれぞれ回転させる一対のモータ９０ａおよび９０ｂとを含む。
　上定盤５０ａおよび下定盤５０ｂは、保持孔４０に保持された半導体ウェーハは２０を所望の荷重で挟み込むことができるように構成される。モータ９０ａおよび９０ｂは、上定盤５０ａおよび下定盤５０ｂを逆方向に回転させる。また、キャリアプレート３０には外周ギアが設けられており、下定盤５０ｂ中心部のサンギア７０と、下定盤５０ｂ外周のインターナルギア８０と噛み合わさることで、キャリアプレート３０は遊星回転する。なお、サンギア７０およびインターナルギア８０は、モータ９０ａおよび９０ｂとは異なるモータ９０ｃ，９０ｄによりそれぞれ駆動する。両面研磨装置１は、挟み込んだキャリアプレート３０を遊星回転させながら、研磨パッド６０ａおよび６０ｂによる加圧と滴下スラリー（図示せず）とにより、半導体ウェーハ２０の表裏面を同時に化学機械研磨する。
　両面研磨装置１の模式図を簡略化するため図２には図示しないが、両面研磨装置にはスラリー供給のためのスラリー流入出口および定盤温度を一定に維持するための定常恒温水の流入出口および各定盤内の恒温室、研磨中の半導体ウェーハの厚みを測定するための波長可変型の赤外線レーザ計測器などの、両面研磨装置において用いられる一般的な公知の構成も含まれ得る。また、キャリアプレート３０の外周ギアがサンギア７０およびインターナルギア８０と噛み合わさることでキャリアプレート３０は回転するものの、サンギア７０、インターナルギア８０とキャリアの外周ギアの噛み合わせについては、両面研磨装置１の模式図を簡略化するために図示しない。また、インターナルギア８０は、円周方向に多数の回転駆動軸ピンまたはギアを配置した個々の軸ピンもしくはギアから構成され得るものであり、個々の軸ピンもしくはギアがキャリアプレート３０の外周ギアに噛み合わさることで、キャリアプレート３０を回転させることができる。ただし、個々の軸ピンについては、両面研磨装置１の模式図を簡略化するために図示していない。
　また、両面研磨装置１には、測定部１１０が設けられ、測定部１１０は両面研磨中における両面研磨装置１の装置ログデータを研磨の進行に合わせて、リアルタイムで取得することができる。装置ログデータには、研磨中の半導体ウェーハ厚み、上下定盤のばたつき、スラリー流量、スラリーの流入温度、スラリーの流出温度、上定盤の回転数、下定盤の回転数、恒温水の流入温度、恒温水の流出温度、上定盤の負荷率、下定盤の負荷率、サンギア負荷率、キャリアプレート回転数など、両面研磨装置１において測定可能な種々の装置データ種が含まれ得る。両面研磨装置１の制御部１２０は、上述した各構成を制御して、両面研磨を行うと共に、測定部１１０により両面研磨装置１の装置ログデータをリアルタイムで取得する。
　さて、本実施形態による両面研磨方法は、上述したような両面研磨装置を用いて、以下の工程Ｓ０～Ｓ３０を少なくとも含むことにより、半導体ウェーハの両面研磨を行うものである。すなわち、両面研磨装置を用いて両面研磨を終えた後の複数の半導体ウェーハの形状指標と、該形状指標に対応する両面研磨装置の装置ログデータとに基づき重回帰分析を行って、両面研磨による研磨傾向を判定する判定関数を予め求める工程Ｓ０をまず行う。そして、初期研磨条件により、半導体ウェーハの両面研磨を開始する第１工程Ｓ１０を行う。また、第１工程Ｓ１０に引き続き、初期研磨条件により半導体ウェーハの両面研磨を行いつつ、第１工程Ｓ１０の研磨末期における装置ログデータを用いて判定関数の値を計算し、該判定関数の値に基づき、初期研磨条件を調整した調整研磨条件を両面研磨装置に設定する第２工程Ｓ２０を行う。さらに、第２工程Ｓ２０に引き続き、調整研磨条件により、半導体ウェーハの両面研磨を行う第３工程Ｓ３０を行う。なお、本実施形態では、研磨を停止することなく、第１工程Ｓ１０～第３工程Ｓ３０を連続的に行うものである。以下、各工程の詳細を順次説明する。
＜判定関数を予め求める工程＞
　本実施形態における判定関数を予め求める工程Ｓ０について具体的に説明する。なお、本工程Ｓ０は、半導体ウェーハの両面研磨に先立ち、予め行うものである。
　本工程Ｓ０において求める判定関数は、以下のようにして求めることができる。まず、両面研磨装置を用いて両面研磨を終えた後の複数の半導体ウェーハの形状指標と、当該形状指標に対応する両面研磨装置の装置ログデータとを予め測定しておく。なお、測定回数は、統計学的に有意な程度に充分な回数とする。半導体ウェーハの形状指標としては、グローバルフラットネスの代表的指標である、半導体ウェーハ全面の厚さむらを評価するＧＢＩＲ（Global backside ideal range）を利用することができる。ただし、ＧＢＩＲは絶対値により定義されるため正の値となり、半導体ウェーハの凹凸形状までは表現できない。これは、半導体ウェーハの中心位置での厚みが半導体ウェーハの平均厚みに比べて大きい場合、半導体ウェーハの形状は中心凸形状と目視評価され、逆の場合には中心凹形状と目視評価され、同等のＧＢＩＲの値が測定されても、目視評価が大きく異なるためである。そこで、半導体ウェーハの中心位置での厚みが半導体ウェーハの平均厚みよりも大きい場合にＧＢＩＲの値をプラス表記とし、半導体ウェーハの中心位置での厚みが半導体ウェーハの平均厚みよりも小さい場合にＧＢＩＲの値をマイナス表記とした値を利用するものとする。以下、上記定義に従いプラスマイナス表記されるＧＢＩＲのことを、本明細書では「ＧＢＩＲ（プラスマイナス表記）」と記載する。
　形状指標としてＧＢＩＲ（プラスマイナス表記）そのものを用いてもよいし、狙い形状のＧＢＩＲ（プラスマイナス表記）に対しての相対値（例えば、測定結果のＧＢＩＲ（プラスマイナス表記）と、狙い形状でのＧＢＩＲ（プラスマイナス表記）との差分）を用いてもよい。
　なお、ＧＢＩＲは、研磨後の半導体ウェーハの裏面を完全に吸着したと仮定した場合における該ウェーハの裏面を基準として、該ウェーハ全体の最大変位と最小変位との差を算出することにより求めることができ、測定にあたっては市販のレーザ変位計を用いることができる。ＧＢＩＲ（プラスマイナス表記）は、上述したウェーハ中心位置の厚みと、平均厚みとの大小関係に従う。また、半導体ウェーハの形状指標としてＧＢＩＲ（プラスマイナス表記）を用いて説明したが、グローバルフラットネスに関わる指標に限定せず、フラットネスに関わる指標であれば、他の定義に従う指標（例えばSFQR・ESFQR等）に置き換えてもよい。
　さて、目的変数Ｙとして上述した形状指標を用い、説明変数Ｘ（Ｘ１，Ｘ２，・・・，ＸＮ；但しＮは正の整数）として、当該形状指標が得られたときの両面研磨装置の研磨末期の装置ログデータのうち、複数種類の装置データ種を用い、重回帰分析を行う。なお、装置ログデータとしては、両面研磨の終点を含む研磨末期における所定期間の平均値を用いることが好ましく、例えば両面研磨の終点を含み、かつ終点以前の３０秒～１２０秒の平均値を用いることが好ましい。重回帰分析により、下記式（１）の判定関数が得られる。
　　　　Ｙ＝Ａ０＋Ａ１Ｘ１＋Ａ２Ｘ２＋・・・ＡＮＸＮ　　・・・（１）
　ここで、Ａ０は定数であり、Ａ１，Ａ２，・・・，ＡＮ（但しＮは正の整数）は、偏回帰係数である。
　また、Ａ０，Ａ１，Ａ２，・・・，ＡＮは最小二乗法などの一般的な統計的手法により求めることができる。
　実施例においても後述するが、本発明者らの検討により、上記式（１）により得られる形状指標の予測値と、形状指標の実測値とには、強い重相関関係があることが確認された。そのため、研磨中の装置ログデータを上記式（１）に適用すれば、研磨中のその時点での半導体ウェーハの形状指標を精度良く評価でき、両面研磨の研磨傾向（狙い形状に比べて、中心凸形状または凹形状に研磨がどの程度進むか）を判定できることを本発明者らは知見した。そこで本実施形態では、半導体ウェーハの研磨を続けながら、上記式（１）の判定関数を用いて半導体ウェーハの形状を評価し、当該判定関数の値に基づき、研磨条件を調整し、調整後の研磨条件に従い研磨を行うのである。
＜第１工程＞
　第１工程Ｓ１０では、任意の初期研磨条件を両面研磨装置に設定し、半導体ウェーハの両面研磨を開始する。第１工程Ｓ１０で行う研磨時間は、所望に応じて研磨時間を設定してもよい。すなわち、当該研磨時間経過後に第１工程Ｓ１０から後続の第２工程Ｓ２０へと移行してもよい。また、研磨取り代の精度を高めるため、半導体ウェーハが所定厚みに達したときに第１工程Ｓ１０から第２工程Ｓ２０に移行する、換言すれば、第２工程Ｓ２０を、半導体ウェーハが所定厚みに達したときに開始することも好ましい。
＜第２工程＞
　第２工程Ｓ２０では、第１工程Ｓ１０に引き続き、第１工程Ｓ１０と同じ初期研磨条件により半導体ウェーハの両面研磨を行う。第２工程Ｓ２０では、この両面研磨を行いつつ、第１工程Ｓ１０の研磨末期における装置ログデータを用いて、上記式（１）に従う判定関数の値を計算する（ステップＳ２１）。さらに、この判定関数の値に基づき、上記初期研磨条件を調整した調整研磨条件を両面研磨装置に設定する（ステップＳ２２）。以下、ステップＳ２１、Ｓ２２の具体的態様を順に説明する。
　ステップＳ２１では、第１工程Ｓ１０の研磨末期における装置ログデータを読み込み、当該装置ログデータを用いて上記式（１）に装置ログデータを適用し、判定関数の値を計算する。計算した判定関数の値に基づき（より具体的には、狙い形状が得られるときの判定関数の値より大きいか、小さいか、さらにはどの程度の差が生じているかに基づき）、第１工程の研磨末期時点における半導体ウェーハの形状の、狙い形状との近似度合い（すなわち、狙い形状どおりに研磨できているか否かのずれ度合いを含む研磨傾向）を精度良く評価することができる。
　そこで、ステップＳ２２では、判定関数の値に基づき、初期研磨条件を調整した調整研磨条件を両面研磨装置に設定する。ステップＳ２２で行う研磨条件の調整に関し、狙い形状が中心凸形状である場合（この場合、ＧＢＩＲ（プラスマイナス表記）はプラス表記となる）を用いて、より具体的に説明する。
　ステップＳ２１で算出した判定関数の値が狙い形状のＧＢＩＲ（プラスマイナス表記）よりも大きな値の場合、第１工程Ｓ１０の研磨末期の半導体ウェーハの形状は、狙い形状よりもさらに中心凸形状になっていると評価できる。この場合、半導体ウェーハの中心をより集中的に研磨する研磨条件に修正する調整を行う。すなわち、第１工程Ｓ１０の研磨末期において、狙い形状よりもさらに中心凸形状となっているのであれば、研磨環境変化に伴って、初期研磨条件では中心凸度合いの作り込みが強すぎる研磨条件になっていると判定できるため、中心凸度合いを緩和する調整を行うのである。
　反対に、ステップＳ２１で算出した判定関数の値が狙い形状のＧＢＩＲ（プラスマイナス表記）よりも小さな値の場合、第１工程Ｓ１０の研磨末期の半導体ウェーハの形状は、狙い形状よりも中心凹形状になっていると評価できる。すなわち、第１工程Ｓ１０の研磨末期において、狙い形状よりも中心凹形状となっているのであれば、研磨環境変化に伴って、初期研磨条件では中心凸度合いの作り込みが弱い研磨条件になっていると判定できる。そこで、この場合には、半導体ウェーハの外周をより集中的に研磨する研磨条件を修正する調整（すなわち、中心凸度合いの補強）を行えばよい。
　なお、例えば定盤回転数を増大させる、あるいは、定盤荷重を増大させると、半導体ウェーハの外周部をより集中的に研磨する研磨条件となることが知られている（中心凸形状に近づく）。同様に、例えば定盤回転数を低減させる、あるいは、定盤荷重を低減させると、半導体ウェーハの中心部をより集中的に研磨する研磨条件となることも知られている（中心凹形状に近づく）。このように、研磨条件を変更すれば、半導体ウェーハの外周部または中心部のいずれかを選択的に集中的に研磨することができるため、調整後の研磨条件を用いて研磨を行うことで、第１工程Ｓ１０の研磨末期における半導体ウェーハ形状を狙い形状に近づける。
　両面研磨装置の研磨条件のうち、定盤回転数および定盤荷重を調整することで、ウェーハ中心部側、あるいはウェーハ外周部側など、ウェーハ径方向において集中的に研磨しようとする部分（部位）を特に制御しやすくなる。そこで、調整研磨条件は両面研磨装置の定盤回転数および定盤荷重の少なくともいずれかの調整を含むことが好ましく、両面研磨装置の定盤回転数および定盤荷重の両方を増大または低減する調整を行うことがより好ましい。
　なお、第２工程Ｓ２０における研磨時間は、前述した判定関数の値を計算する計算時間および、当該値に基づき調整した調整研磨条件を両面研磨装置に設定する時間の合計であるため、両面研磨装置の仕様によっても異なるが、長くてもせいぜい数秒～数十秒程度である。ただし、本実施形態では、イン・サイチュ（in-situ）で研磨条件を調整するため、第２工程Ｓ２０の間でも、研磨を続ける。
＜第３工程＞
　第３工程Ｓ３０では、第２工程Ｓ２０に引き続き両面研磨を行う。第１工程Ｓ１０および第２工程Ｓ２０では、初期研磨条件により研磨していたところ、本第３工程Ｓ３０では、第２工程Ｓ２０により設定された調整研磨条件により、半導体ウェーハの両面研磨を行う。そして、本第３工程Ｓ３０では既述の調整研磨条件による両面研磨を行うため、第３研磨工程Ｓ３０後の半導体ウェーハの形状を、第１研磨工程末期の半導体ウェーハの形状よりも、狙い形状により近づけることができる。
　第３工程Ｓ３０における研磨時間は任意であり、所望に応じて研磨時間を設定してもよい。しかしながら、第３工程Ｓ３０における研磨時間が上述の判定関数の値に基づくことが好ましく、下記式（２）により研磨時間を設定することがより好ましい。第１工程Ｓ１０末期における狙い形状との差分を考慮した研磨を行うことができるためである。
　　　［第３工程の研磨時間］＝Ｂ×｜Ｙ１－Ｙ０｜＋Ｃ　　　・・・（２）
　ここで、ＢおよびＣは、狙い形状に依存する定数であり、Ｃは０の場合を含む。また、Ｙ１は、第２工程Ｓ２０により求めた判定関数の値であり、Ｙ０は、狙い形状の形状指標の値であり、｜Ｙ１－Ｙ０｜は、Ｙ１－Ｙ０の絶対値を意味する。
　以上、本実施形態では上述の判定関数を予め求め、さらに第１工程Ｓ１０～第３工程Ｓ３０に従い、半導体ウェーハの両面研磨を行うため、研磨中の研磨環境変化に対応することができ、研磨品質を改善することができる。さらに、本実施形態に従う両面研磨方法を量産に適用した場合、得られる半導体ウェーハの研磨品質のばらつきを抑制することができる。なお、上述した判定関数を一度求めれば、量産段階で本実施形態に従う研磨を実施する際に、当該判定関数を再度求める必要がないことは当然に理解される。
　なお、判定関数の値の信頼性をより高めるためには、本実施形態の第２工程Ｓ２０において用いる装置ログデータを、判定関数を予め求める工程Ｓ０において用いた装置ログデータと整合させておくことが好ましい。すなわち、判定関数を予め求める工程Ｓ０において、装置ログデータとして、両面研磨の終点以前の所定期間の平均値（既述のとおり、例えば３０秒～１２０秒の平均値）を用いた場合、第２工程Ｓ２０においても、第１工程Ｓ１０の終点以前の、上記所定期間と同一期間の平均値を用いることが好ましい。
　なお、上記実施形態では、第３工程Ｓ３０において研磨を行うことを前提に説明してきたものの、仮に第２工程Ｓ２０において計算した判定関数の値が、狙い形状での形状指標の値と一致する場合には、第３工程Ｓ３０での研磨を行わなくてもよい。すなわち、調整研磨条件には、研磨を停止させる場合を含むものとする。この場合、第３工程Ｓ３０の研磨時間を調整するというよりは、定盤回転の停止や定盤荷重を無荷重へと、研磨条件を調整することを意味する。
　また、第１工程Ｓ１０～第３工程Ｓ３０での総研磨時間は、両面研磨における一般的な研磨時間とすることができ、例えば２０分～１時間程度とすることができる。また、第１工程Ｓ１０の研磨時間を、総研磨時間の５０％以上とすることが好ましく、８０％以上とすることがより好ましい。第３工程Ｓ３０における研磨は、第１工程Ｓ１０による研磨の修正を目的とするものであるからである。
　さらに、本実施形態による両面研磨方法は、上述した工程Ｓ０～Ｓ３０を少なくとも含むものである。第３工程Ｓ３０の後に、本実施形態の第２工程Ｓ２０および第３工程Ｓ３０と同様に、さらに判定関数の値を計算し、この判定関数の値に基づき、第３工程の研磨条件を再調整した再調整研磨条件を両面研磨装置に設定し、研磨を行ってもよい。
　また、本実施形態による両面研磨方法の後、研磨を停止し、滴下スラリーの種類を変える、無砥粒のスラリーを用いるなどして、さらに仕上げ研磨を行ってもよい。
　以下、本実施形態に適用可能な具体的態様について説明するが、本実施形態は以下の態様に何ら限定されない。
　キャリアプレート３０は、例えばステンレス鋼 (SUS: Steel special Use Stainless)、あるいはエポキシ、フェノール、ポリイミドなどの樹脂材料、さらに樹脂材料にガラス繊維、炭素繊維、アラミド繊維などの強化繊維を複合した繊維強化プラスチックなど、任意の材質のものを用いることができる。樹脂材料など、摩耗の速いキャリアプレートを用いる場合、研磨環境変化が激しいため、本実施形態による研磨方法を供して好適である。
　また、研磨パッド６０ａおよび６０ｂやスラリーは任意のものを用いることができ、例えば研磨パッドとしては、ポリエステル製の不織布からなるパッド、ポリウレタン製のパッドなどを用いることができる。滴下スラリーとしては、遊離砥粒を含むアルカリ性水溶液などを用いることができる。
　本発明が対象とする半導体ウェーハはシリコンウェーハであることが好ましいが、他にも、例えば、ＳｉＣウェーハ、サファイアウェーハ、および化合物半導体ウェーハなど、両面研磨を行う任意の半導体ウェーハの両面研磨に本発明を適用することが可能である。
　次に、本発明の効果をさらに明確にするため、以下の実施例を挙げるが、本発明は以下の実施例に何ら制限されるものではない。
＜判定関数＞
　まず、図３のフローチャートにおける工程Ｓ０に従い、以下のとおりにして判定関数を求めた。前述の図２に示した構成と同様の両面研磨装置を用いた。また、半導体ウェーハとしては、初期の厚さ７９０μｍ、直径３００ｍｍ、Ｐ＋＋型のシリコンウェーハを用いた。また、本実施例で用いたキャリアプレートは、SUS製であり、全て同一キャリアを使用している。なお、この両面研磨装置には１枚のキャリアプレートに対して１枚のシリコンウェーハを設置し、１バッチあたり５枚のキャリアプレートを設置する。そして、シリコンウェーハの厚みを７７７μｍとするまで両面研磨を行った。両面研磨の最中には、両面研磨装置の装置ログデータを取得し続けた。昇降機により一定の定盤負荷（圧力）の下、キャリアプレートを上下定盤間で挟持しながら、上定盤および下定盤を互いに逆方向に回転させた。キャリアプレートは、インターナルギア、サンギアおよびキャリアプレートの外周ギアの噛み合わせにより上定盤と同方向に回転させて、キャリアプレートに１枚ずつ装填した５枚のシリコンウェーハの表裏面を研磨した。なお、上定盤、下定盤、インターナルギアおよびサンギアは、それぞれ異なるモータにより回転させた。なお、装置ログデータは、下記の装置データ種を含む。
　　（ｘ１）スラリー流量［Ｌ／分］
　　（ｘ２）スラリーの流入温度［℃］
　　（ｘ３）恒温水の流入温度［℃］
　　（ｘ４）上定盤の負荷率（負荷電流値）（％）
　　（ｘ５）下定盤の負荷率（負荷電流値）（％）
　　（ｘ６）サンギア負荷率（負荷電流値）（％）
　なお、ｘ４～ｘ６の負荷電流値とは、上定盤、下定盤およびサンギアのそれぞれのモータ仕様最大容量［Ａ］に対する実使用電流値［Ａ］の比を％表示したものであり、実使用電流値がモータ仕様最大容量に等しいとき１００％となる。
　以下では、研磨後の狙い形状におけるＧＢＩＲ（プラスマイナス表記）のことを単に「狙い形状値」と言う。研磨後のシリコンウェーハのそれぞれのＧＢＩＲ（プラスマイナス表記）を、平坦度測定装置（KLA-Tencor社製：WaferSight）を用いて測定した。研磨後のＧＢＩＲ（プラスマイナス表記）の実測値から、研磨後の狙い形状値を差し引いた狙い形状値との差分を図４のグラフに示す。但し、図４のグラフでは、狙い形状値との差分を相対値で記載している。なお、本実施例では、研磨後の狙い形状を中心凸形状としているため、狙い形状値との差分がプラスの値であれば、狙い形状よりもさらに中心凸形状になっていることを意味し、狙い形状値との差分がマイナスの値であれば、狙い形状よりも中心凹形状になっていることを意味する。
　次に、狙い形状値からの差分を目的変数Ｙとし、説明変数を上記ｘ１～ｘ６として、重回帰分析を行ったところ、下記式（３）を得た。なお、上記ｘ１～ｘ６のそれぞれは、研磨終了時を含む研磨終了以前の６０秒の平均値である。
Figure JPOXMLDOC01-appb-M000001
 　上記式（３）より得られる狙い形状値からの差分の予測値を、図４に併せて示す。実測値と、予測値との重相関係数は０．８５であり、十分に強い重相関関係にあると言える。
＜両面研磨＞
　上記式（３）を用いて、図３のフローチャートの工程Ｓ１０～Ｓ３０に従い、シリコンウェーハの両面研磨を行った。シリコンウェーハおよび研磨の初期条件としては、判定関数を求める際の条件と同一とした。また、第１工程の研磨時間を１５００秒とし、研磨開始から１５００秒経過した時点で、第２工程の計算を開始し、上記式（３）に従い判定関数の値αを計算した。なお、第２工程で用いる装置ログデータとして、第１工程の最後の６０秒間（すなわち、１４６０～１５００秒の間）の平均値を用いた。
　第２工程Ｓ２０において、判定関数の値αがプラスの場合、初期研磨条件から上定盤の回転数を１．３５ｒｐｍ増大させ、かつ、定盤荷重を１０％増大させることにより、研磨条件を調整した。さらに、判定関数の値αがマイナスの場合、初期研磨条件から上定盤の回転数を１．３５ｒｐｍ低減させ、かつ、定盤荷重を１０％低減させることにより、研磨条件を調整した。なお、判定関数の値αがゼロの場合はなかった。さらに、第３工程Ｓ３０における研磨時間を、下記式（４）のとおりとした。
　［第３工程の研磨時間］＝12.57×α　　・・・（４）
　以上の条件に従う両面研磨を２３バッチ、合計１１５枚のシリコンウェーハに対して行い、全てのウェーハのＧＢＩＲ（プラスマイナス表記）を測定し、本発明例による測定結果とする。
　研磨後のウェーハのＧＢＩＲ（プラスマイナス表記）が、狙い形状値のＧＢＩＲ（プラスマイナス表記）から±１０ｎｍの範囲内にあったものを良品として判定し、良品率を判定した。
　判定関数を求める際に測定したウェーハのＧＢＩＲ（プラスマイナス表記）を従来技術の結果とみなすと、従来技術による良品判定率は７８．５％であったのに対して、本発明例による良品判定率は９３．８％へと改善されたことが確認された。
　以上の結果から、良品判定率に大幅な改善が見られたのは、本発明に従う両面研磨方法では、研磨中の研磨環境変化に対応できたからだと考えられる。また、研磨中の研磨環境変化に対応できたため研磨品質のばらつきを抑制できたことも確認された。
　本発明の半導体ウェーハの両面研磨方法によれば、研磨中の研磨環境変化に対応することにより、研磨品質のばらつきを抑制することができる。
１、９　　　研磨装置
２０　　半導体ウェーハ
３０　　キャリアプレート
４０　　保持孔
５０ａ　上定盤
５０ｂ　下定盤
６０ａ　研磨パッド
６０ｂ　研磨パッド
７０　　サンギア
８０　　インターナルギア
９０ａ　モータ
９０ｂ　モータ
９０ｃ　モータ
９０ｄ　モータ
１１０　測定部
１２０　制御部
 

Claims (4)

  1. 　両面研磨装置を用いて半導体ウェーハの両面研磨を行う両面研磨方法であって、
    　前記両面研磨装置を用いて両面研磨を終えた後の複数の半導体ウェーハの形状指標と、該形状指標に対応する前記両面研磨装置の研磨末期の装置ログデータとに基づき重回帰分析を行って、前記両面研磨の研磨傾向を判定する判定関数を予め求める工程と、
    　初期研磨条件により、前記半導体ウェーハの両面研磨を開始する第１工程と、
    　前記第１工程に引き続き、前記初期研磨条件により前記半導体ウェーハの両面研磨を行いつつ、前記第１工程の研磨末期における装置ログデータを用いて前記判定関数の値を計算し、該判定関数の値に基づき、前記初期研磨条件を調整した調整研磨条件を前記両面研磨装置に設定する第２工程と、
    　前記第２工程に引き続き、前記調整研磨条件により、前記半導体ウェーハの両面研磨を行う第３工程と、
    を含むことを特徴とする半導体ウェーハの両面研磨方法。
  2. 　前記第３工程における研磨時間が前記判定関数の値に基づく、請求項１に記載の半導体ウェーハの両面研磨方法。
  3. 　前記調整研磨条件が、前記両面研磨装置の定盤回転数および定盤荷重の少なくともいずれかの調整を含む、請求項１または２に記載の半導体ウェーハの両面研磨方法。
  4. 　前記第２工程を、前記半導体ウェーハが所定厚みに達したときに開始する、請求項１～３のいずれか１項に記載の半導体ウェーハの両面研磨方法。
     
PCT/JP2017/036008 2016-11-02 2017-10-03 半導体ウェーハの両面研磨方法 WO2018083931A1 (ja)

Priority Applications (4)

Application Number Priority Date Filing Date Title
CN201780068038.4A CN110235225B (zh) 2016-11-02 2017-10-03 半导体晶片的双面抛光方法
DE112017005536.9T DE112017005536T5 (de) 2016-11-02 2017-10-03 Verfahren zum doppelseitigen polieren eines halbleiterwafers
US16/341,692 US11731234B2 (en) 2016-11-02 2017-10-03 Method of double-side polishing semiconductor wafer
KR1020197007838A KR102119556B1 (ko) 2016-11-02 2017-10-03 반도체 웨이퍼의 양면 연마 방법

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP2016215561A JP6635003B2 (ja) 2016-11-02 2016-11-02 半導体ウェーハの両面研磨方法
JP2016-215561 2016-11-02

Publications (1)

Publication Number Publication Date
WO2018083931A1 true WO2018083931A1 (ja) 2018-05-11

Family

ID=62076795

Family Applications (1)

Application Number Title Priority Date Filing Date
PCT/JP2017/036008 WO2018083931A1 (ja) 2016-11-02 2017-10-03 半導体ウェーハの両面研磨方法

Country Status (7)

Country Link
US (1) US11731234B2 (ja)
JP (1) JP6635003B2 (ja)
KR (1) KR102119556B1 (ja)
CN (1) CN110235225B (ja)
DE (1) DE112017005536T5 (ja)
TW (1) TWI648778B (ja)
WO (1) WO2018083931A1 (ja)

Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
DE102017210423A1 (de) * 2017-06-21 2018-12-27 Siltronic Ag Verfahren, Steuerungssystem und Anlage zum Bearbeiten einer Halbleiterscheibe sowie Halbleiterscheibe
JP7031491B2 (ja) * 2018-05-22 2022-03-08 株式会社Sumco ワークの両面研磨装置および両面研磨方法
JP7010166B2 (ja) * 2018-07-24 2022-01-26 株式会社Sumco ワークの両面研磨装置および両面研磨方法
JP6899080B2 (ja) * 2018-09-05 2021-07-07 信越半導体株式会社 ウェーハ形状データ化方法
JP7078525B2 (ja) * 2018-12-03 2022-05-31 株式会社神戸製鋼所 薄膜トランジスタのストレス耐性の予測方法
CN110193775B (zh) * 2019-03-12 2021-09-17 上海新昇半导体科技有限公司 化学机械抛光方法以及化学抛光系统
JP7200898B2 (ja) * 2019-09-27 2023-01-10 株式会社Sumco ワークの両面研磨方法
KR102104014B1 (ko) * 2019-10-11 2020-05-29 김병호 일면 연마가 가능한 양면연마장치
JP7215412B2 (ja) * 2019-12-26 2023-01-31 株式会社Sumco 半導体ウェーハ用研磨布の使用開始時期の判定方法及びそれを用いた半導体ウェーハの研磨方法、並びに半導体ウェーハ研磨システム
CN111805400A (zh) * 2020-07-17 2020-10-23 中国科学院微电子研究所 抛光装置
JP7452403B2 (ja) * 2020-12-18 2024-03-19 株式会社Sumco ウェーハの研磨方法およびウェーハの製造方法

Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004306173A (ja) * 2003-04-03 2004-11-04 Sharp Corp 基板研磨装置
JP2012232353A (ja) * 2011-04-28 2012-11-29 Sumco Corp ワークの研磨方法及び研磨装置
JP2015047656A (ja) * 2013-08-30 2015-03-16 株式会社Sumco ワークの両面研磨装置及び両面研磨方法

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000254857A (ja) * 1999-01-06 2000-09-19 Tokyo Seimitsu Co Ltd 平面加工装置及び平面加工方法
JP3791302B2 (ja) * 2000-05-31 2006-06-28 株式会社Ｓｕｍｃｏ 両面研磨装置を用いた半導体ウェーハの研磨方法
US6709981B2 (en) * 2000-08-16 2004-03-23 Memc Electronic Materials, Inc. Method and apparatus for processing a semiconductor wafer using novel final polishing method
JP5614397B2 (ja) * 2011-11-07 2014-10-29 信越半導体株式会社 両面研磨方法
JP5896884B2 (ja) 2012-11-13 2016-03-30 信越半導体株式会社 両面研磨方法
DE102013204839A1 (de) * 2013-03-19 2014-09-25 Siltronic Ag Verfahren zum Polieren einer Scheibe aus Halbleitermaterial
JP6222171B2 (ja) * 2015-06-22 2017-11-01 信越半導体株式会社 定寸装置、研磨装置、及び研磨方法
JP6579056B2 (ja) 2016-07-29 2019-09-25 株式会社Sumco ウェーハの両面研磨方法

Patent Citations (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2004306173A (ja) * 2003-04-03 2004-11-04 Sharp Corp 基板研磨装置
JP2012232353A (ja) * 2011-04-28 2012-11-29 Sumco Corp ワークの研磨方法及び研磨装置
JP2015047656A (ja) * 2013-08-30 2015-03-16 株式会社Sumco ワークの両面研磨装置及び両面研磨方法

Also Published As

Publication number Publication date
JP2018074086A (ja) 2018-05-10
TWI648778B (zh) 2019-01-21
CN110235225A (zh) 2019-09-13
DE112017005536T5 (de) 2019-07-25
US11731234B2 (en) 2023-08-22
JP6635003B2 (ja) 2020-01-22
KR20190040031A (ko) 2019-04-16
US20200039021A1 (en) 2020-02-06
CN110235225B (zh) 2022-09-23
TW201828346A (zh) 2018-08-01
KR102119556B1 (ko) 2020-06-05

Similar Documents

Publication Publication Date Title
WO2018083931A1 (ja) 半導体ウェーハの両面研磨方法
JP6146213B2 (ja) ワークの両面研磨装置及び両面研磨方法
US8039397B2 (en) Using optical metrology for within wafer feed forward process control
TWI680507B (zh) 晶圓研磨方法
TWI614802B (zh) 晶圓研磨方法及研磨裝置
US20120064803A1 (en) Method of polishing object to be polished and polishing pad
TWI752045B (zh) 研磨裝置
WO2016021094A1 (ja) ワークの研磨方法およびワークの研磨装置
JP2002254299A (ja) ウエーハ研磨方法
TWI553722B (zh) Silicon wafer manufacturing method and silicon wafer
TW201334049A (zh) 矽晶圓的研磨方法及研磨裝置
JP6323515B2 (ja) 半導体ウェーハのラッピング方法および半導体ウェーハ
JP7110877B2 (ja) ワークの両面研磨装置および両面研磨方法
US20200353585A1 (en) Method of double-side polishing wafer
JP5282440B2 (ja) 評価用ウェーハ及び両面研磨の研磨代の評価方法
US20150087205A1 (en) Adaptive uniform polishing system
JP2021106226A (ja) 半導体ウェーハ用研磨布の使用開始時期の判定方法及びそれを用いた半導体ウェーハの研磨方法、並びに半導体ウェーハ研磨システム
JP6973315B2 (ja) ワークの両面研磨装置および両面研磨方法
JP2012069897A (ja) 半導体ウエハの研磨方法及び半導体ウエハ研磨装置
JP6572790B2 (ja) ウェーハの両面研磨方法
JP2010023167A (ja) 砥粒加工装置およびそれを用いた砥粒加工方法
KR101259315B1 (ko) 반도체 웨이퍼의 연마 방법 및 반도체 웨이퍼의 연마 장치
JP2011036954A (ja) 研磨装置、研磨方法、研磨制御プログラム、及びそのプログラムを記録した記録媒体
Komarenko et al. Improvements in Profile Control using ISPC TM System During the Stop-in-Oxide CMP Step in the RMG Process Flow on IBM 20nm Short-Loop Wafers

Legal Events

Date Code Title Description
121 Ep: the epo has been informed by wipo that ep was designated in this application

Ref document number: 17867145

Country of ref document: EP

Kind code of ref document: A1

ENP Entry into the national phase

Ref document number: 20197007838

Country of ref document: KR

Kind code of ref document: A

122 Ep: pct application non-entry in european phase

Ref document number: 17867145

Country of ref document: EP

Kind code of ref document: A1